JP6503333B2 - ゲートドライバ及びディスプレイ装置 - Google Patents

Description

本発明は、ゲートドライバ及びこれを含むディスプレイ装置に係り、特に、ＧＩＰ（内蔵ゲートパネル、ｇａｔｅ ｉｎ ｐａｎｅｌ）の４チャンネルを構成するために必要な薄膜トランジスタの数を減少することでベゼルのサイズを小さくすることができる、ゲートドライバ及びこれを含むディスプレイ装置に関するものである。

移動通信端末機、ノートパソコンのような各種ポータブル電子機器が発展することにつれ、これに適用することができる平板ディスプレイ装置（Ｆｌａｔ Ｐａｎｅｌ Ｄｉｓｐｌａｙ Ｄｅｖｉｃｅ）に対する要求が次第に増大している。

平板ディスプレイ装置としては、ディスプレイ装置（ＬＣＤ：Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ ａｐｐａｒａｔｕｓ）、プラズマディスプレイパネル（ＰＤＰ：Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、電界放出ディスプレイ装置（ＦＥＤ：Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ ａｐｐａｒａｔｕｓ）、有機発光ダイオードディスプレイ装置（ＯＬＥＤ：Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ Ｄｉｓｐｌａｙ ａｐｐａｒａｔｕｓ）などが研究されている。

このような平板ディスプレイ装置の中で、液晶ディスプレイ装置は、量産技術、駆動手段の容易性、高画質、低電力消費及び大型画面の具現の長所によって適用分野が拡がっている。

図１は、従来技術によるディスプレイ装置を簡略に示す図面である。

図１を参照すれば、液晶ディスプレイ装置は入力される映像信号に応じて画素（ｐｉｘｅｌ）ごとに光透過率を調節することで画像を表示する。このために、ディスプレイ装置は、液晶セルがマトリックスの形態で配列されたディスプレイパネル１０と、ディスプレイパネル１０に光を供給するためのバックライトユニット（未図示）と、前記ディスプレイパネル１０及びバックライトを駆動させるための駆動回路部を含んでなる。

ディスプレイパネル１０は、画像がディスプレイされるアクティブ領域２０と、非表示領域としてゲートドライバ６０及びデータパッドが形成されたパッド領域３０を含む。

前記駆動回路部は、タイミングコントローラ、データドライバ５０及びゲートドライバ６０を含む。パッド領域３０の上端部（または下端部）にはデータパッド４０が配置され、データドライバ５０はＰＣＢ（ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ Ｂｏａｒｄ）またはＣＯＦ（ｃｈｉｐ ｏｎ ｆｉｌｍ）に配置されてもよく、ＦＰＣ（ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ）を通じてデータパッド４０と連結されてもよい。

ゲートドライバ６０は、各画素に形成された薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）をターンオン（ｔｕｒｎ-ｏｎ）させるためのスキャン信号（ゲート駆動信号）を複数のゲートラインそれぞれに順次供給する。これによって、ディスプレイパネル１０の画素を順次駆動させる。

このために、ゲートドライバ６０はシフトレジスタ及びシフトレジスタの出力信号を薄膜トランジスタの駆動に適するスイング幅に変換するためのレベルシフタを含む複数のゲートドライバを含んで構成される。

アモルファスシリコン（ａ-Ｓｉ）を利用してディスプレイパネル１０の下部基板（アレイ基板）上に薄膜トランジスタ（ＴＦＴ）を配置すると同時に、ゲートドライバ６０をディスプレイパネルに集積化する方式、つまり、ディスプレイパネルにゲートドライバ６０を内蔵させるＧＩＰ（Ｇａｔｅ Ｉｎ Ｐａｎｅｌ）方式が適用されている。このとき、ゲートドライバ６０はアレイ基板のパッド領域の左右側にＧＩＰ方式で配置されてもよい。

図２は従来技術によるＧＩＰの中で４つのチャンネルを示す図面で、図３は従来技術によるディスプレイ装置のＧＩＰ回路を示す図面である。

図２及び図３を参照すれば、従来技術によるＧＩＰ方式のゲートドライバ６０はスキャン信号を生成し、ゲートラインそれぞれに供給する複数のステージを含んで構成される。複数のステージのそれぞれがゲートドライバのチャンネルとなる。

ＧＩＰ方式のゲートドライバ６０は、複数のチャンネルを通じてゲートラインにスキャン信号を供給する。ゲートドライバ６０の全チャンネルは２つのチャンネル単位でＱＢノードを共有し、それぞれのチャンネルが個別にＱノードを有するように構成されている。一つのゲートラインにスキャン信号を供給するため、ゲートドライバ６０の各チャンネルは１７つのトランジスタ（ＴＲ）を含んで構成される。

ゲートドライバ回路の動作は、入力信号（ＶＳＴ）が印加されれば、Ｑノードにハイ（Ｈｉｇｈ）状態の電圧を印加するプレチャージ（ｐｒｅ-ｃｈａｒｇｅ）動作、ゲートドライバの出力がロー（ｌｏｗ）状態からハイ（Ｈｉｇｈ）状態となる充電動作、ハイ（ｈｉｇｈ）からロー（ｌｏｗ）に転換する放電動作、ロー（Ｌｏｗ）状態を維持するホールディング（ｈｏｌｄＩｎｇ）区間を繰り返すことになる。ここで、各チャンネルの出力は、それぞれの該当するＱノードによってプレチャージ及び出力が行われるようになる。

第１チャンネルのＴ１と第２チャンネルのＴ１は、リセットトランジスタとして、リセット信号が入力されれば各チャンネルがリセットされる。第１チャンネルのＴ２と第２チャンネルのＴ２は、相違するステージの出力をＶＳＴ１信号で入力され、相互異なる時間にターンオンされる。Ｔ１５はプルアップ（ｐｕｌｌｕｐ）トランジスタであって、Ｔ１の出力によってターンオンされてＶＳＳ電圧を出力するか、またはＴ２の出力とＣＬＫによるブートストラップでターンオンされて出力電圧（Ｖｏｕｔ）、すなわち、スキャン信号を出力させる。

図２及び図３に図示される、従来技術によるＧＩＰ方式のゲートドライバ６０は、ＱノードがＱ１／Ｑ２に分離して動作されるように設計されていて、２チャンネル当たり１つのＱＢノードを共有するように設計され、Ｑノードのディスチャージング（ｄｉｓｃｈａｒｇｉｎｇ）及び出力電圧のホールディングを制御する。

このような、従来技術によるＧＩＰ回路は１つのステージの出力を得るために１７個のトランジスタ（ＴＲ）が必要で、４つのステージの出力を得るためには６８個のトランジスタ（ＴＲ）が必要となる。

Ｆｕｌｌ-ＨＤ解像度の場合、１,９２０個のチャンネルで構成されると、ＧＩＰ回路には１ステージのトランジスタ（ＴＲ）個数（１７）×全チャンネル個数（１,９２０）である３２,６４０個のトランジスタ（ＴＲ）が必要となる。これにより、非表示領域であるパッド領域に形成されるＧＩＰのサイズが増加するようになる。解像度がＵ-ＨＤに高くなれば、ＧＩＰ回路のトランジスタ（ＴＲ）個数が２倍に増加するようになり、非表示領域であるパッド領域に形成されるＧＩＰのサイズが増加するようになる。

結果的に、ＧＩＰのサイズに応じて、非表示領域を包むように形成されるベゼル（Ｂｅｚｅｌ）のサイズが決まるので、ＧＩＰのサイズが大きい場合はベゼル（Ｂｅｚｅｌ）のサイズも増加し、ディスプレイ装置のデザイン美感が落ちる問題点がある。

また、従来の技術では、ベゼルサイズの増加によって母基板で一度に製造できるパネルの個数が減少する短所がある。

本発明は、前記説明した問題点を解決するためのもので、ＧＩＰ方式のゲートドライバで複数のチャンネルを構成するために必要な薄膜トランジスタの数を減らせる、ゲートドライバ及びこれを含むディスプレイ装置を提供することを技術的課題とする。

本発明は、前記説明した問題点を解決するためのもので、ＧＩＰ（ｇａｔｅ ｉｎ ｐａｎｅｌ）方式のゲートドライバのサイズを減少することができるゲートドライバ及びこれを含むディスプレイ装置を提供することを技術的課題とする。

本発明は、前記説明した問題点を解決するためのもので、高解像度（ＵＨＤ／ＵＨＤ）級ディスプレイ装置に適用することができるゲートドライバ及びこれを含むディスプレイ装置を提供することを技術的課題とする。

本発明は、前記説明した問題点を解決するためのもので、狭いベゼル（ｎａｒｒｏｗ ｂｅｚｅｌ）を具現することができる、ゲートドライバ及びこれを含むディスプレイ装置を提供することを技術的課題とする。

本発明は、前記説明した問題点を解決するためのもので、ディスプレイ装置のデザイン美感を向上させることを技術的課題とする。

本発明は、ＧＩＰ方式のゲートドライバで複数チャンネルの出力特性偏差を減少させることができる、ゲートドライバ及びこれを含むディスプレイ装置を提供することを技術的課題とする。

前記本発明の技術的課題の他にも、本発明の他の特徴及び利点が以下で記述され、そのような技術及び説明によって、本発明が属する技術分野において通常の知識を有する者に明確に理解される。

本発明によるゲートドライバは、ＧＩＰ（Ｇａｔｅ Ｉｎ Ｐａｎｅｌ）方式のゲートドライバにおいて、ディスプレイパネルに形成された複数のゲートラインに、ゲート駆動信号を順次供給する複数のチャンネルを含み、一つのＱノードを２チャンネルが共有してハイ（ｈｉｇｈ）ゲート駆動信号を出力し、一つのＱＢノードを４チャンネルが共有してロー（ｌｏｗ）ゲート駆動信号を出力する。

本発明によるゲートドライバは、１つのチャンネル当たり１０個のトランジスタが構成されている。

本発明によるゲートドライバにおける前記一つのＱノードを共有する第１チャンネルと第２チャンネルは、第１クロック信号（ＣＬＫ１）による第１出力電圧を第１ゲートラインにハイゲート駆動信号で出力する第１プルアップトランジスタ、及び第２クロック信号（ＣＬＫ２）による第２出力電圧を第２ゲートラインにハイゲート駆動信号で出力する第２プルアップトランジスタを含む。

このように、第１チャンネルの第１プルアップトランジスタと第２チャンネルの第２プルアップトランジスタを別に形成し、第１クロック信号（ＣＬＫ１）と第２クロック信号（ＣＬＫ２）を利用することで、第１チャンネルと第２チャンネルのハイゲート駆動信号の出力が順次に行われるようにすることができる。

本発明によるゲートドライバは、前記一つのＱノードを共有する第１チャンネルと第２チャンネルの中で、前記第１チャンネルでハイゲート駆動信号を出力する際に前記第２チャンネルでローゲート駆動信号を出力する。

本発明によるゲートドライバの前記Ｑノードは、オッドＱＢノードとイーブンＱＢノードを含み、前記一つのＱＢノードを共有する第１ないし第４チャンネルは、前記オッドＱＢノードと前記イーブンＱＢノードが交互に駆動される。

本発明によるゲートドライバにおいて、前記一つのＱＢノードを共有する第１ないし第４チャンネルは、前記オッドＱＢノードの信号によってターンオンされて基底電圧を出力するオッドプルダウントランジスタ、及び前記イーブンＱＢノードの信号によってターンオンされて基底電圧を出力するイーブンプルダウントランジスタを含む。

また、上述した課題の解決手段として、ＧＩＰ（Ｇａｔｅ Ｉｎ Ｐａｎｅｌ）方式のゲートドライバにおいて、ディスプレイパネルに配置された複数のゲートラインにスキャン信号を順次供給する第Ｎ（Ｎは自然数）ないし第Ｎ＋３チャンネルを含み、Ｑ１ノードを第Ｎ及び第Ｎ＋１チャンネルが共有し、Ｑ２ノードを第Ｎ＋２及び第Ｎ＋３チャンネルが共有してハイ（ｈｉｇｈ）レベルのスキャン信号を出力し、ＱＢノードを第Ｎないし第Ｎ＋３チャンネルが共有してロー（ｌｏｗ）レベルのスキャン信号を出力し、第Ｎ＋１チャンネルは補償部を含むゲートドライバを提供することができる。したがって、本発明は第Ｎ＋１チャンネルの補償部によって第Ｎ及び第Ｎ＋１チャンネルの出力電圧の立下り時間が類似となって、第Ｎ及び第Ｎ＋１チャンネルの出力電圧の出力偏差が減少する。

また、上述した課題の解決手段として、ＧＩＰ（Ｇａｔｅ Ｉｎ Ｐａｎｅｌ）方式のゲートドライバにおいて、ディスプレイパネルに配置された複数のゲートラインにスキャン信号を順次供給する第Ｎ（Ｎは自然数）ないし第Ｎ＋３チャンネルを含み、Ｑ１ノードを第Ｎ及び第Ｎ＋１チャンネルが共有し、Ｑ２ノードを第Ｎ＋２及び第Ｎ＋３チャンネルが共有してハイ（ｈｉｇｈ）レベルのスキャン信号を出力し、ＱＢノードを第Ｎないし第Ｎ＋３チャンネルが共有してロー（ｌｏｗ）レベルのスキャン信号を出力し、第Ｎ＋１チャンネルは放電部を含むゲートドライバを提供することができる。したがって、本発明は第Ｎ＋１チャンネルの放電部によって第Ｎ及び第Ｎ＋１チャンネルの出力電圧の立下り時間が類似となって、第Ｎ及び第Ｎ＋１チャンネルの出力電圧の出力偏差が減少する。

本発明によるディスプレイ装置は、ＧＩＰ（ｇａｔｅ ｉｎ ｐａｎｅｌ）の複数のチャンネルを構成するために必要な薄膜トランジスタ（ＴＦＴ）の個数を減らしてＧＩＰのサイズを減少させることができる。

また、本発明によるディスプレイ装置は、ＧＩＰ（ｇａｔｅ ｉｎ ｐａｎｅｌ）に形成されたＴＦＴの個数を減らして狭いベゼル（ｎａｒｒｏｗ ｂｅｚｅｌ）を具現することができる。

また、本発明は、高解像度（ＵＨＤ／ＵＨＤ）級ディスプレイ装置に適用することができるＧＩＰ方式のゲートドライバを提供することができる。

また、本発明は、ディスプレイ装置のデザイン美感を向上させることができる。

また、本発明は、ＧＩＰ方式のゲートドライバで複数チャンネルの出力特性偏差を減少させることができる。

この他、本発明の実施例を通じて本発明の他の特徴及び利点が新たに把握されることもできる。

従来技術によるディスプレイ装置を簡略に示す図面である。 従来技術によるＧＩＰの中で４つのチャンネルを示す図面である。 従来技術によるディスプレイ装置のＧＩＰ回路を示す図面である。 本発明の実施例によるディスプレイ装置を簡略に示す図面である。 本発明の実施例によるＧＩＰの中で４つのチャンネルを示す図面である。 本発明の一実施例によるディスプレイ装置のＧＩＰ回路を示す図面である。 本発明の一実施例によるＧＩＰの中で４チャンネルのＱ１ノード、Ｑ２ノード及びＱＢノード出力を示す図面である。 ゲートドライバ回路部の面積を減少させてベゼルサイズを減らした効果を示す図面である。 本発明の一実施例によるＱ１ノードを共有する第１及び第２チャンネルの出力特性を示す図面である。 本発明の他の実施例によるディスプレイ装置のＧＩＰ回路を示す図面である。 本発明の他の実施例によるＱ１ノードを共有する第１及び第２チャンネルの出力特性を示す図面である。 本発明の他の実施例によるＱ１ノードを共有する第１及び第２チャンネルの中で第２チャンネルの出力特性を示す図面である。 本発明の他の実施例による第１ないし第４チャンネルの出力特性を示す図面である。 本発明の他の実施例において、Ｑ１ノードを共有する第１及び第２チャンネルの出力偏差が補償キャパシタによって改善する様子である。 本発明の他の実施例によるディスプレイ装置のＧＩＰ回路を示す図面である。 本発明の他の実施例によるＱ１ノードを共有する第１及び第２チャンネルの出力特性を示す図面である。

次に紹介される実施例は、当業者に本発明の思想を充分に伝えるために例として提供されるものである。よって、本発明は、以下で説明される実施例に限定されずに他の形態として具体化されてもよい。明細書全体にわたる同一符号は同一の構成要素を示す。

本発明の利点及び特徴、そしてそれらを果たす方法は、添付の図面と共に詳しく後述されている実施例を参照すれば明確になる。しかし、本発明は、以下で開示される実施例に限定されるのではなく、相異なる多様な形態で具現される。また、単に、本実施例は本発明の開示が完全であるようにして、本発明が属する技術分野において通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものである。また、本発明は請求項の範疇によって定義されるだけである。明細書全体にわたる同一符号は同一の構成要素を指す。図面における層及び領域の大きさ、及び相対的大きさは、説明の明瞭性のために誇張されてもよい。

素子（ｅｌｅｍｅｎｔ）または層が異なる素子、または「上（ｏｎ）」表すものは、他の素子または層の真上だけでなく、その中間に別の層または別の素子を介在した場合を全て含む。一方、素子が「直接上（ｄｉｒｅｃｔｌｙ ｏｎ）」または「真上」と指すことは、中間に他の素子または層を介在しないことを表す。

空間的に相対的用語である「下（ｂｅｌｏｗ、ｂｅｎｅａｔｈ）」、「下部（ｌｏｗｅｒ）」、「上（ａｂｏｖｅ）」、「上部（ｕｐｐｅｒ）」などは、図面に図示されているように、一つの素子や構成要素と、他の素子または構成要素との相関関係を容易に記述するために使われる。空間的に相対的用語は、図面に図示されている方向に加えて使用時、または動作時の素子の相互異なる方向を含む用語として理解しなければならない。例えば、図面に図示されている素子をひっくり返す場合、他の素子の「下（ｂｅｌｏｗ、またはｂｅｎｅａｔｈ）」と記述された素子は、他の素子の「上（ａｂｏｖｅ）」に置かれることができる。よって、例示的用語である「下」は下と上の方向をいずれも含むことができる。

本明細書で使われた用語は、実施例を説明するためのもので、本発明を制限するためのものではない。本明細書において、単数型は文句で特別に言及しない限り複数型も含む。明細書で使われる「含む（ｃｏｍｐｒｉｓｅ）」及び／または「含んだ（ｃｏｍｐｒｉｓｉｎｇ）」は、言及された構成要素、段階、動作及び／または素子が一つ以上の他の構成要素、段階、動作及び／または素子の存在または追加を排除しない。

図面を参照した説明に先立って、本発明のゲートドライバが液晶ディスプレイ装置に適用されたものを一例として説明する。

液晶ディスプレイ装置は、液晶層の配列を調節する方式に従ってＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＩＰＳ（Ｉｎ Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モードなど、多様に開発されている。

本発明の実施例によるディスプレイ装置は、液晶層を駆動させるモードに制限されないし、本発明の技術的事項がモードに制限されず、同様に適用されてもよい。

以下、添付の図面を参照して本発明の実施例によるディスプレイ装置のゲートドライバについて説明する。

図４は本発明の実施例によるディスプレイ装置を簡略に示す図面である。

本発明のディスプレイ装置は、画素がマトリックス形態で配列されたディスプレイパネル１００と、ディスプレイパネル１００に光を供給するためのバックライトユニット（未図示）と、前記ディスプレイパネル１００及びバックライトを駆動させるための駆動回路部を含む。

前記ディスプレイパネル１００は、画像がディスプレイされるアクティブ領域（Ａ／Ａ）と非表示領域（Ｎ）としてゲートドライバ３００を含む。前記ディスプレイパネル１００は、ゲートライン（ＧＬ１ないしＧＬn）とデータライン（ＤＬ１ないしＤＬm）がマトリックス形態で交差され、交差地点に多数の画素を定義する。各画素には薄膜トランジスタ（ＴＦＴ）と液晶キャパシタ（Ｃｌｃ）及びストレージキャパシタ（Ｃｓｔ）が備えられ、すべての画素は一つのアクティブ領域（Ａ／Ａ）を成す。

前記駆動回路部は、タイミングコントローラ４００と、データドライバ２００及びゲートドライバ３００を含む。前記ディスプレイパネル１００は画像を表示することができる。前記タイミングコントローラ４００は、外部システムからタイミング信号を印加されて各種制御信号を生成することができる。前記データドライバ２００とゲートドライバ３００は前記制御信号に対応して液晶パネル１００を制御することができる。

タイミングコントローラ４００は、外部システムから伝送される映像信号（ＲＧＢ）と、クロック信号（ＤＣＬＫ）、水平同期信号（Ｈｓｙｎｃ）、垂直同期信号（Ｖｓｙｎｃ）、及びデータイネーブル信号（ＤＥ）などのタイミング信号を印加され、データドライバ２００とゲートドライバ３００の制御信号を生成する。

ここで、水平同期信号（Ｈｓｙｎｃ）は画面に一つの水平線を表示するまでかかる時間を示す信号で、垂直同期信号（Ｖｓｙｎｃ）は一つのフレームの画面を表示するまでにかかる時間を示す信号である。また、データイネーブル信号（ＤＥ）は、液晶パネル１００に定義された画素にデータ電圧を供給する期間を示す信号である。

一方、タイミングコントローラ４００は、外部システムと所定のインターフェースを通じて連結され、それから出力される映像関連信号とタイミング信号をノイズなしに高速で受信するように設計されている。このようなインターフェースでは、ＬＶＤＳ（ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌ）方式またはＴＴＬ（Ｔｒａｎｓｉｓｔｏｒ-Ｔｒａｎｓｉｓｔｏｒ Ｌｏｇｉｃ）インターフェース方式などがある。

また、タイミングコントローラ４００は、入力されるタイミング信号に同期してデータドライバ２００の制御信号（ＤＣＳ）及びゲートドライバ３００の制御信号（ＧＣＳ）を生成する。

その他、タイミングコントローラ４００は、ゲートドライバ３００の各ステージの駆動タイミングを決める複数のクロック信号を生成してゲートドライバ３００に提供する。そして、タイミングコントローラ４００は、入力された映像データ（ＲＧＢ ＤＡＴＡ）をデータドライバ２００が処理できる形で整列及び変調して出力する。ここで、整列された映像データは、画質改善のための表色系補正アルゴリズムが適用された形態であってもよい。また、前記ゲートドライバ３００の制御信号（ＧＣＳ）は、ゲート開始信号（Ｇａｔｅ Ｓｔａｒｔ Ｐｕｌｓｅ）、ゲートシフトクロック（Ｇａｔｅ Ｓｈｉｆｔ Ｃｌｏｃｋ）及びゲート出力イネーブル（Ｇａｔｅ Ｏｕｔｐｕｔ Ｅｎａｂｌｅ）などがある。

次に、データドライバ２００は、ＰＣＢ（ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ Ｂｏａｒｄ）またはＣＯＦ（ｃｈｉｐ ｏｎ ｆｉｌｍ）に形成されてもよく、ＦＰＣ（ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）を通じて前記液晶パネル１００に配置されたパッド（未図示）と連結されてもよい。データドライバ２００は、タイミングコントローラ４００からのソーススタートパルス（Ｓｏｕｒｃｅ Ｓｔａｒｔ Ｐｕｌｓｅ；ＳＳＰ）をソースシフトクロック（Ｓｏｕｒｃｅ Ｓｈｉｆｔ Ｃｌｏｃｋ；ＳＳＣ）によってシフトさせてサンプリング信号を発生する。そして、データドライバ２００は、ソースシフトクロック（ＳＳＣ）によって入力される映像データをサンプリング信号によってラッチし、データ信号に変更する。その後、データドライバ２００は、ソース出力イネーブル（Ｓｏｕｒｃｅ Ｏｕｔｐｕｔ Ｅｎａｂｌｅ；ＳＯＥ）信号に応答して水平ライン単位でデータ信号をデータライン（ＤＬ）に供給する。このために、データドライバ２００はデータサンプリング部、ラッチ部、デジタルアナログ変換部及び出力バッファーなどを含んでもよい。

次に、ゲートドライバ３００は、シフトレジスタを含む複数のステージからなる。また、ゲートドライバ３００はシフトレジスタの出力信号を薄膜トランジスタの駆動に適合するスイング幅に変換するためのレベルシフタを含んでもよい。このようなゲートドライバ３００は、タイミングコントローラ４００から入力されるゲート制御信号（ＧＣＳ）に応答して液晶パネル１００に形成された多数のゲート配線（ＧＬ１〜ＧＬn）を通じてスキャンパルスであるゲートハイ電圧（ＶＧＨ）を交番して出力することができる。ここで、出力されたゲートハイ電圧（ＶＧＨ）は、一定の水平期間、重なってもよい。これは、ゲート配線（ＧＬ１〜ＧＬn）をプレチャージング（ｐｒｅｃｈａｒｇｉｎｇ）するためであって、データ電圧を印加する時より安定的な画素充電を行うことができる。ゲートハイ電圧（ＶＧＨ）のスキャンパルスが供給されない残り期間には、ゲートライン（ＧＬ１ないしＧＬn）にゲートロー電圧（ＶＧＬ）を供給する。前記ゲートロー電圧（ＶＧＬ）は、第１基底電源（ＶＳＳ１）と第２基底電源（ＶＳＳ２）から提供されてもよい。第１基底電源（ＶＳＳ１）は画素に配置されたＴＦＴのゲートが安定的に動作するためのロー（ｌｏｗ）レベルの電圧である。第２基底電源（ＶＳＳ２）はゲートドライバ回路のＱノードあるいはＱＢノードの放電動作を行うために前記第１基底電源（ＶＳＳ１）よりさらに低いロー（Ｌｏｗ）レベルの電圧である。

一方、本発明に適用されるゲートドライバ３００は、パネルと独立するように形成され、多様な方式でパネルと電気的に連結される形態で構成されてもよい。同時に、前記ゲートドライバ３００は、液晶パネル１００のアレイ基板製造時の薄膜パターンの形態で非表示領域（Ｎ）上に内蔵ゲートパネル（Ｇａｔｅ -Ｉｎ-Ｐａｎｅｌ、ＧＩＰ）方式で一側または両側に内蔵されてもよい。この場合、ゲートドライバ３００を制御するためのゲート制御信号（ＧＣＳ）としては、クロック信号（ＣＬＫ）及びシフトレジスタの一番目に駆動するステージの駆動のためのゲート開始信号（Ｇａｔｅ Ｓｔａｒｔ Ｐｕｌｓｅ ＶＳＴ）になることができる。以下の説明において「ゲートドライバ３００」を「ＧＩＰ３００」と称する。

本発明は、ディスプレイ装置のＧＩＰサイズを減少させてベゼル（Ｂｅｚｅｌ）サイズを小さくすることと、複数のステージの出力特性偏差を減少させることを主な内容とする。よって、ＧＩＰ回路を除いた駆動回路部及びディスプレイパネルに光を供給するバックライトユニットに対する詳細な説明と図面は省略されてもよい。

図５は本発明の実施例によるＧＩＰの中で４つのチャンネルを示す図面で、図６は本発明の一実施例によるディスプレイ装置のＧＩＰ回路を示す図面である。

図５及び図６ではＧＩＰの全チャンネルの中で４つのチャンネルを図示している。

図５を参照すれば、本発明の実施例によるディスプレイ装置のＧＩＰ３００はスキャン信号を生成し、チャンネルを通じてゲートラインにスキャン信号を供給する。このために、ＧＩＰ３００は各チャンネルにスキャン信号を供給するための複数のステージを含んで構成される。複数のステージそれぞれの出力はゲートの１チャンネルとなり、ゲートラインにスキャン信号が供給される。

本発明の一実施例によるＧＩＰ３００は、シフトレジスタのトランジスタの数を減らしつつ、ゲートドライバの設計面積を画期的に減らすことを特徴とする。

図６を参照すれば、本発明の一実施例は４チャンネルを基準にして１チャンネル当たりＴＲの数を１０個に減少させて４０個のトランジスタで４チャンネルを構成することができる。既存に１チャンネル当たり１７個のトランジスタが必要であったことを１チャンネル当たり１０個のトランジスタに減少させることで、ＧＩＰ設計面積を減らすことができる。

ＧＩＰ３００のステージごとに形成されたプルアップトランジスタ（ＴＲ１５、ＴＲ１８）を駆動させるためのＱノードと、プルダウントランジスタ（ＴＲ１６、ＴＲ１７、ＴＲ１９、ＴＲ２０）を駆動させるためのＱＢノードを含む。

図６では４チャンネル単位で１つのＱＢノードを共有、つまり、一つのＱＢノードを４つのチャンネルが共有する。そして、２チャンネル単位で１つのＱノードを共有、つまり、一つのＱノードを２つのチャンネルが共有するＧＩＰ回路を図示している。このように、ＱノードとＱＢノードを共有することで、４チャンネルでゲート駆動信号を順次出力することができる。これを通じて、ＧＩＰの設計面積を減らすことができる。

第１チャンネルのＴ１５及び第２チャンネルのＴ１８はプルアップトランジスタである。これと同様に、第３チャンネルのＴ１５及び第４チャンネルのＴ１８はプルアップトランジスタである。

また、プルダウントランジスタの劣化を防ぐために、各チャンネルのＱＢノードをオッド（ｏｄｄ）とイーブン（ｅｖｅｎ）に分けて駆動させることができる。前記ＱＢノードの数字は本発明の実施例に制限されるものではない。

第１チャンネルと第２チャンネルは、同一のＱノードを共有することで、第１チャンネルプルアップトランジスタ（Ｔ１５）がターンオンされて、第１チャンネルでゲート駆動信号がハイ（ｈｉｇｈ）で出力される際には第２チャンネルのプルアップトランジスタ（Ｔ１８）はターンオフされ、第２チャンネルではゲート駆動信号がロー（ｌｏｗ）で出力される。

これと同様、第３チャンネルと第４チャンネルは同一のＱノードを共有することで、第３チャンネルプルアップトランジスタ（Ｔ１５）がターンオンされて第３チャンネルでゲート駆動信号がハイ（ｈｉｇｈ）で出力される際には、第４チャンネルのプルアップトランジスタ（Ｔ１８）はターンオフされて第４チャンネルではゲート駆動信号がロー（ｌｏｗ）で出力される。

第１チャンネルのＴ１６及び第２チャンネルのＴ１９はオッドプルダウントランジスタである。これと同様、第３チャンネルのＴ１６及び第４チャンネルのＴ１９はオッドプルダウントランジスタである。そして、第１チャンネルのＴ１７及び第２チャンネルのＴ２０はイーブンプルダウントランジスタである。これと同様、第３チャンネルのＴ１７及び第４チャンネルのＴ２０はイーブンプルダウントランジスタである。

第１チャンネルないし第４チャンネルは同一のＱＢノード（ｏｄｄ／ｅｖｅｎ）を共有する。各チャンネルのオッドＱＢノードとイーブンＱＢノードが交互に駆動され、第１チャンネルないし第４チャンネルがオッドＱＢノードとイーブンＱＢノードを共有する。

第１チャンネル及び第２チャンネルに共通して形成されたＴ１は、リセットＴＲとしてリセット信号が入力されれば第１チャンネル及び第２チャンネルがリセットされる。これと同様、第３チャンネル及び第４チャンネルに共通して形成されたＴ１は、リセットＴＲとしてリセット信号が入力されれば第３チャンネル及び第４チャンネルがリセットされる。

第１チャンネルと第２チャンネルに駆動電源を供給するＴ２及びＴ３が駆動電源（ＶＤＤ）と第２基底電源（ＶＳＳ２）の間に直列で連結されて形成されている。

第１チャンネル及び第２チャンネルのＴ２のゲートに入力されるＶＳＴ１信号は、n-４番目チャンネルの出力電圧が利用されてもよい。そして、Ｔ３のゲートに入力されるＶＮＥＸＴ信号は、n+４番目チャンネルの出力電圧（ＶＯＵＴ（Ｎ＋４））が利用されてもよい。また、前記ＶＮＥＸＴ信号は、n+４番目チャンネルのキャリー電圧（ＶＣ（Ｎ＋４））が利用されてもよい。

Ｔ２のゲートにはＶＳＴ１信号が供給され、ソースには駆動電源（ＶＤＤ）が供給される。そして、Ｔ２の出力端（ドレーン）はＱノードを通じてプルアップトランジスタ（Ｔ１５）のゲートと接続される。

一方、Ｔ３のゲートにはＶＮＥＸＴ１信号が供給され、ソースには第２基底電源（ＶＳＳ２）が供給される。そして、Ｔ３の出力端（ドレーン）はＱノードを通じてプルアップトランジスタ（Ｔ１５）のゲートと接続される。

ＱＢノードを通じて駆動電源（ＶＤＤ）をプルダウントランジスタ（Ｔ１６、Ｔ１７、Ｔ１９、Ｔ２０）のゲートに供給する。

第１チャンネルと第２チャンネルには、第１クロック信号（ＣＬＫ１）による第１出力電圧を第１チャンネルに供給する第１プルアップトランジスタ（Ｔ１５）、及び第２クロック信号（ＣＬＫ２）による第２出力電圧を第２チャンネルに供給する第２プルアップトランジスタ（Ｔ１８）が形成されている。

第３チャンネルと第４チャンネルには、第３クロック信号（ＣＬＫ３）による第３出力電圧を第３チャンネルに供給する第１プルアップトランジスタ（Ｔ１５）、及び第４クロック信号（ＣＬＫ４）による第４出力電圧を第４チャンネルに供給する第２プルアップトランジスタ（Ｔ１８）が形成されている。

第１プルアップトランジスタ（Ｔ１５）は１番目ゲートラインにスキャン信号を供給するための第１チャンネルのプルアップトランジスタである。そして、第２プルアップトランジスタ（Ｔ１８）はＮ＋１番目ゲートラインにスキャン信号を供給するための第２チャンネルのプルアップトランジスタである。第１プルアップトランジスタ（Ｔ１５）及び第２プルアップトランジスタ（Ｔ１８）は前記Ｔ２及びＴ３の出力によってターンオンされる。

第１プルアップトランジスタ（Ｔ１５）の出力端（ドレーン）はＮ番目ゲートラインのチャンネルと接続され、第２プルアップトランジスタ（Ｔ１８）の出力端（ドレーン）はＮ＋１番目ゲートラインのチャンネルと接続される。

プルアップトランジスタ（Ｔ１５）の第１出力電圧を第１基底電源（ＶＳＳ１）にプルダウンさせるプルダウントランジスタ（Ｔ１６、Ｔ１７、Ｔ１９、Ｔ２０）が形成されている。

Ｔ１６、Ｔ１７プルダウントランジスタのゲートはＱＢノードのオッドまたはイーブンに接続され、ソースはプルアップトランジスタ（Ｔ１５）の出力端に接続され、ドレーンは第１基底電源（ＶＳＳ１）に接続される。

Ｔ１９、Ｔ２０プルダウントランジスタのゲートはＱＢノードのオッドまたはイーブンに接続され、ソースはプルアップトランジスタ（Ｔ１８）の出力端に接続され、ドレーンは第１基底電源（ＶＳＳ１）に接続される。

ここで、プルダウントランジスタ（Ｔ１６、Ｔ１７、Ｔ１９、Ｔ２０）はＶＤＤオッド電圧またはＶＤＤイーブン電圧によってターンオンされる。プルダウントランジスタ（Ｔ１６、Ｔ１７、Ｔ１９、Ｔ２０）はＮ番目からＮ＋３番目ゲートラインに供給されるスキャン信号をダウンさせる。

ＶＤＤオッド電圧またはＶＤＤイーブン電圧をプルダウントランジスタ（Ｔ１６、Ｔ１７、Ｔ１９、Ｔ２０）のゲートに供給するＴ６〜Ｔ８、Ｔ１１が形成されている。Ｔ６のゲート及びソースにはＶＤＤオッド電圧またはＶＤＤイーブン電圧が交互に供給されて、Ｔ８とＴ１１を経由してＶＤＤオッド電圧またはＶＤＤイーブン電圧がプルダウントランジスタ（Ｔ１６、Ｔ１７、Ｔ１９、Ｔ２０）に供給される。

前記ＱＢノードには前記プルダウントランジスタ（Ｔ１６、Ｔ１７、Ｔ１９、Ｔ２０）のＶＤＤオッド電圧またはＶＤＤイーブン電圧が供給され、ゲートラインに供給されたスキャン信号の電圧レベルを第１基底電源（ＶＳＳ１）にダウンさせる。

前記Ｑノードは、前記Ｔ２の出力端と第１プルアップトランジスタ（Ｔ１５）のゲート及び第２プルアップトランジスタ（Ｔ１８）のゲートの間に形成される。そして、ＱＢノードは前記プルダウントランジスタ（Ｔ１６、Ｔ１７、Ｔ１９、Ｔ２０）のゲートと第１基底電源（ＶＳＳ１）の間、及びＴ８、Ｔ９、Ｔ１０の出力端と第２基底電源（ＶＳＳ２）の間に形成される。

図７は本発明の一実施例によるＧＩＰの中で４チャンネルのＱ１ノード、Ｑ２ノード及びＱＢノード出力を示す図面である。

図７を参照すれば、本発明の一実施例によるディスプレイ装置のＧＩＰ３００は一つのＱＢノードを４つのチャンネルが共有し、一つのＱノードを２つのチャンネルが共有して４チャンネルで順次にゲート駆動信号を出力することができる。具体的に、Ｑノードは１チャンネルに配置されたＱ１ノードと３チャンネルに配置されたＱ３ノードを含むことができる。前記Ｑ１ノードは１チャンネル及び２チャンネルが共有し、前記Ｑ２ノードは３チャンネル及び４チャンネルが共有することができる。また、前記第１クロック信号（ＣＬＫ１）ないし第４クロック信号（ＣＬＫ４）を利用して４チャンネルで出力されるゲート駆動信号を分離することができる。

本発明の一実施例によるＧＩＰ３００は、Ｑ１ノード及びＱ２ノードを共有することで２つのＣＬＫ信号によってブートストラップ（Ｂｏｏｔｓｔｒａｐ）が二回発生する。その結果、Ｎ番目の出力端ＶＯＵＴ（Ｎ）とＮ＋１番目の出力端ＶＯＵＴ（Ｎ＋１）は、互いに立上り（ｒｉｓｉｎｇ）、立下り（ｆａｌｌｉｎｇ）時間に少しの差があるものの、正常に画素電圧をチャージング及びホールディングすることができる。

図８は、ゲートドライバ回路部の面積を減少させてベゼルサイズを減らした効果を示す図面である。

図８を参照すれば、従来技術によるＧＩＰ回路は、１つのステージの出力を得るために１７個のトランジスタが必要で、４つのチャンネルの出力を得るためには総６８個のトランジスタが必要であった。これにより、ゲートドライバ回路部の面積が増加し、ベゼルのサイズが大きくなる問題点があった。

一方、本発明の一実施例によるディスプレイ装置のゲートドライバは、１つのチャンネル当たり１０個のトランジスタが形成され、４つのチャンネルの出力を得るために４０個のトランジスタのみが必要である。したがって、従来技術に比べてゲートドライバ回路部の面積を４０％くらい低減させ、ベゼルのサイズを減らすことができる長所がある。

図９は、本発明の一実施例によるＱ１ノードを共有する第１及び第２チャンネルの出力特性を示す図面である。

図９を参照すれば、本発明の一実施例によるＧＩＰ３００において、第１チャンネルの出力電圧（ＶＯＵＴ１）と第２チャンネルの出力電圧（ＶＯＵＴ２）は一つのＱ１ノードを共有するので、互いに立上り（ｒｉｓｉｎｇ）、立下り（ｆａｌｌｉｎｇ）時間に少しの差がある出力特性偏差が存在する。本発明の一実施例は、前記出力特性偏差が存在しても正常に画素電圧をチャージング及びホールディングすることができる。しかし、前記出力特性偏差は特定パターンやディスプレイ駆動環境、またはディスプレイ領域（Ａ／Ａ）の端での画素電圧のチャージング不良によるＲＧＢ Ｄataにおける色の混ざりなどのような問題が発生することがある。本発明の一実施例において、出力特性偏差が発生する理由は、Ｑ１ノードにハイ（ｈｉｇｈ）レベルの電圧が印加される間にＱ１ノードをホールディングするトランジスタに漏れ電流（Ｉｏｆｆ）が発生するためである。すなわち、Ｑ１ノードは二回のブートストラップが発生し、Ｑ１ノードを高速で放電させるために第１基底電圧（ＶＳＳ１）ではなく、それより低いレベルの第２基底電圧（ＶＳＳ２）を印加する。これにより、Ｑ１ノードをホールディングするトランジスタに高電圧が印加されて漏れ電流が発生する。以下の説明では、前記一実施例による問題が４つのチャンネルの中でＱノードを共有するチャンネルの間に発生するものであるため、Ｑ１ノードを共有する第１チャンネルと第２チャンネルを挙げて説明する。つまり、前記問題は、Ｑ２ノードを共有する第３チャンネルと第４チャンネルの間でも発生することができる。

図７及び図９を参照すれば、本発明の一実施例によるＧＩＰ３００におけるＱ１ノードは、二番目のブートストラップのスタート前の電圧と、第２チャンネルの出力電圧（ＶＯＵＴ２）にゲートロー電圧を印加するための二番目の放電スタート前の電圧と比べてＱ１ノードの下向電圧（ΔＶ１）が発生する。前記Ｑ１ノードの下向電圧（ΔＶ１）は、Ｑ１ノードをホールディングするトランジスタの漏れ電流によって発生したものである。これによって、本発明の一実施例によるＧＩＰ３００は、Ｑ１ノードの高い電圧で高速駆動する第１チャンネルと比べて、第２チャンネルの出力電圧（ＶＯＵＴ２）の立下り時間がＱ１ノードの下向電圧（ΔＶ１）に減少する。

図１０は、本発明の他の実施例によるディスプレイ装置のＧＩＰ回路を示す図面である。

図１０を参照すれば、本発明の他の実施例によるＧＩＰ５００は、一実施例によるＧＩＰ３００の出力特性偏差を改善したことを特徴とする。

本発明の他の実施例によるＧＩＰ５００は、一実施例によるＧＩＰ３００の構成を全て含む。同時に、本発明の他の実施例によるＧＩＰ５００は、Ｑノードを共有する第Ｎチャンネル及び第Ｎ＋１チャンネルのうち、第Ｎ＋１チャンネルに補償部５５０を含む。また、本発明の他の実施例によるＧＩＰ５００は、Ｑノードを共有する第Ｎ＋２チャンネル及び第Ｎ＋３チャンネルのうち、第Ｎ＋３チャンネルに補償部５５０を含む。前記補償部５５０は補償キャパシタＣ１、Ｃ２を含んでもよい。例えば、前記ＧＩＰ５００は４チャンネルで、Ｑ１ノードを共有する第１チャンネル及び第２チャンネルの中で第２チャンネルには第１補償部５５１を含み、Ｑ２ノードを共有する第３チャンネル及び第４チャンネルの中で第４チャンネルには第２補償部５５２を含むことができる。具体的に、前記第１補償部５５１は第１補償キャパシタＣ１を含んでもよい。前記第１補償キャパシタＣ１は、第２チャンネルに配置されたＴ１８トランジスタとＴ１９トランジスタの間に配置されてもよい。すなわち、前記第１補償キャパシタＣ１は、第２チャンネルでＴ１８トランジスタのゲートとＴ１９トランジスタのソースと連結されてもよい。また、前記第２補償部５５２は第２補償キャパシタＣ２を含んでもよい。前記第２補償キャパシタＣ２は、第４チャンネルに配置されたＴ１８トランジスタとＴ１９トランジスタの間に配置されてもよい。すなわち、前記第２補償キャパシタＣ２は、第４チャンネルでＴ１８トランジスタのゲートとＴ１９トランジスタのソースと連結されてもよい。したがって、第２チャンネルのＱ１ノードと第４チャンネルのＱ２ノードは、第１及び第２補償部５５１、５５２によって電圧が上向されてもよい。これにより、本発明の他の実施例によるＧＩＰ５００は、本発明の一実施例に比べて第２及び第４チャンネルの出力電圧（ＶＯＵＴ２、ＶＯＵＴ４）の立下り時間が第１及び第３チャンネルの出力電圧（ＶＯＵＴ１、ＶＯＵＴ３）の立下り時間と類似することで出力偏差が減少する。

図１１は本発明の他の実施例によるＱ１ノードを共有する第１及び第２チャンネルの出力特性を示す図面で、図１２は本発明の他の実施例によるＱ１ノードを共有する第１及び第２チャンネルの中で第２チャンネルの出力特性を示す図面で、図１３は本発明の他の実施例による第１ないし第４チャンネルの出力特性を示す図面である。

図１１を参照すれば、本発明の他の実施例によるＱ１ノードは、下向電圧（ΔＶ１）が図９と比べて減少した。図１２を参照すれば、他の実施例によるＱ１ノードの電圧は、一実施例によるＱ１'ノードの電圧よりΔＶ２くらい増加した。前記Ｑ１ノードの電圧増加は、第１補償部５５１の第１補償キャパシタＣ１によって電圧を補償したためである。

図１３を参照すれば、本発明の一実施例と他の実施例における第１ないし第４チャンネルの出力電圧特性及びＱノードの電圧特性を比較したものである。より詳しくは、本発明の一実施例によるＧＩＰ３００の場合、第１チャンネルの出力電圧（ＶＯＵＴ１'）と第２チャンネルの出力電圧（ＶＯＵＴ２'）の立下り時間偏差は０．６０μsである。本発明の他の実施例によるＧＩＰ５００の場合、第１チャンネルの出力電圧（ＶＯＵＴ１）と第２チャンネルの出力電圧（ＶＯＵＴ２）の立下り時間偏差は０．４１μsである。また、本発明の一実施例によるＧＩＰ３００の場合、第３チャンネルの出力電圧（ＶＯＵＴ３'）と第４チャンネルの出力電圧（ＶＯＵＴ４'）の立下り時間偏差は０．５０μsである。本発明の他の実施例によるＧＩＰ５００の場合、第３チャンネルの出力電圧（ＶＯＵＴ３）と第４チャンネルの出力電圧（ＶＯＵＴ４）の立下り時間偏差は０．３９μsである。すなわち、本発明の他の実施例によるＧＩＰ５００のチャンネル間出力偏差は、一実施例によるＧＩＰ３００と比べて減少した。

したがって、本発明の他の実施例によるＧＩＰ５００は、第１及び第２補償部５５１、５５２によるＱ１ノード及びＱ２ノードの電圧増加によって高速駆動が可能となり、第２及び第４チャンネルの出力電圧（ＶＯＵＴ２、ＶＯＵＴ４）の立下り時間が減少するようになる。すなわち、本発明の他の実施例によるＧＩＰ５００は、第１及び第２チャンネルの出力電圧（ＶＯＵＴ１、ＶＯＵＴ２）の立下り時間が類似することで、第１及び第２チャンネルの出力電圧（ＶＯＵＴ１、ＶＯＵＴ２）の出力偏差が減少する。

図１４は、本発明の他の実施例において、Ｑ１ノードを共有する第１及び第２チャンネルの出力偏差が補償キャパシタによって改善する様子である。

図１４を参照すれば、本発明の他の実施例によるＧＩＰ５００は、補償部５５０の補償キャパシタの容量が増加すればするほど、第Ｎ＋１チャンネル出力の立下り時間が減少して、第Ｎチャンネルと第Ｎ＋１チャンネルの立下り時間が類似することになる。例えば、Ｑ１ノードを共有する第１チャンネルと第２チャンネルは、第１補償部５５１の第１補償キャパシタＣ１の容量が増加すればするほど、出力電圧の立下り時間が類似することになって、両チャンネルの出力偏差が減少する。

図１５は本発明の他の実施例によるディスプレイ装置のＧＩＰ回路を示す図面で、図１６は本発明の他の実施例によるＱ１ノードを共有する第１及び第２チャンネルの出力特性を示す図面である。

図１５を参照すれば、本発明の他の実施例によるＧＩＰ６００は一実施例によるＧＩＰ３００の出力特性偏差を改善したことを特徴とする。

本発明の他の実施例によるＧＩＰ６００は、一実施例によるＧＩＰ３００の構成を全て含む。同時に、本発明の他の実施例によるＧＩＰ６００は、一つのＱノードを共有する第Ｎチャンネル及び第Ｎ＋１チャンネルのうち、第Ｎ＋１チャンネルに放電部６５０を含む。また、本発明の他の実施例によるＧＩＰ６００は、一つのＱノードを共有する第Ｎ＋２チャンネル及び第Ｎ＋３チャンネルのうち、第Ｎ＋３チャンネルに放電部６５０を含む。例えば、前記ＧＩＰ６００は４つのチャンネルで、Ｑ１ノードを共有する第１チャンネル及び第２チャンネルのうち、第２チャンネルには第１放電部６５１を含み、Ｑ２ノードを共有する第３チャンネル及び第４チャンネルのうち、第４チャンネルには第２放電部６５２を含むことができる。具体的に、前記第１放電部５５１は放電トランジスタ（Ｔ２１）を含んでもよい。前記第１放電部５５１の放電トランジスタ（Ｔ２１）のゲートはＶＮＥＸＴ１信号が供給され、ソースは第２チャンネルのプルアップトランジスタ（Ｔ１８）の出力端に接続され、ドレーンは第２基底電源（ＶＳＳ２）に接続される。また、前記第２放電部５５２は放電トランジスタ（Ｔ２１）を含んでもよい。前記第２放電部６５２の放電トランジスタ（Ｔ２１）のゲートはＶＮＥＸＴ２信号が供給され、ソースは第４チャンネルのプルアップトランジスタ（Ｔ１８）の出力端に接続され、ドレーンは第２基底電源（ＶＳＳ２）に接続される。

図１６を参照して本発明の他の実施例によるＧＩＰ６００と、本発明の一実施例によるＧＩＰ３００とを比べると、他の実施例における第２チャンネルの出力電圧（ＶＯＵＴ２）は、一実施例における第２チャンネルの出力電圧（ＶＯＵＴ２'）より立下り時間が減少する。すなわち、本発明の他の実施例によるＧＩＰ６００は、第１及び第２放電部６５１、６５２によって第２及び第４チャンネルの出力電圧（ＶＯＵＴ２、ＶＯＵＴ４）の立下り時間が減少する。

したがって、本発明の他の実施例によるＧＩＰ６００は、第２及び第４チャンネルの出力電圧（ＶＯＵＴ２、ＶＯＵＴ４）の立下り時間が第１及び第３チャンネルの出力電圧（ＶＯＵＴ１、ＶＯＵＴ３）の立下り時間と類似することになり、出力偏差が減少する。

このように、ゲートドライバ回路部の面積を減らしながらも、ＧＩＰの全体チャンネルから正常にゲート駆動信号を出力することができるので、高解像度（ＵＨＤ／ＵＨＤ）級ディスプレイ装置に適用する時、ベゼルサイズの減少及びデザイン美感が向上する効果を得ることができる。

従来の技術では、ベゼルサイズの増加によって、母基板で一度に製造できるパネルの数が減少する短所があるが、本発明のゲートドライバを適用すれば母基板で一度に製造できるパネルの数が減少することを防止することができる。

また、本発明はＧＩＰ方式のゲートドライバで複数チャンネルの出力特性偏差を減少することができる。

本発明が属する技術分野における当業者は、上述した本発明がその技術的思想や必須特徴を変更しなくても、他の具体的形態で実施されてもよいことを理解することができる。したがって、以上で記述した実施例は、すべての面において例示的なものであり、限定的なものではないものとして理解しなければならない。

本発明の範囲は、前記詳細な説明よりは後述する特許請求の範囲によって表され、特許請求範囲の意味及び範囲、そしてその等価概念から導かれる全ての変更または変形された形態が本発明の範囲に含まれるものとして解釈されなければならない。

１００ ディスプレイパネル
２００ データドライバ
３００、５００、６００ ゲートドライバ（ＧＩＰ）
４００ タイミングコントローラ
５５０ 補償部
６５０ 放電部

Claims (6)

1. ＧＩＰ（内蔵ゲートパネル、ｇａｔｅ ｉｎ ｐａｎｅｌ）方式のゲートドライバにおいて、
   ディスプレイパネルに配置された複数のゲートラインにスキャン信号を順次供給する第Ｎ（Ｎは自然数）ないし第Ｎ＋３チャンネルを含み、
   Ｑ１ノードを第Ｎチャンネルの第１プルアップトランジスタ及び第Ｎ＋１チャンネルの第２プルアップトランジスタが共有し、Ｑ２ノードを第Ｎ＋２チャンネルの第３プルアップトランジスタ及び第Ｎ＋３チャンネルの第４プルアップトランジスタが共有してハイ（ｈｉｇｈ）レベルのスキャン信号を出力し、ＱＢノードを前記第Ｎないし前記第Ｎ＋３チャンネルのそれぞれに対応する第１プルダウントランジスタないし第４プルダウントランジスタのゲートが共有してロー（ｌｏｗ）レベルのスキャン信号を出力し、
   前記第１プルアップトランジスタは、第Ｎクロック信号による第Ｎ出力電圧を第Ｎゲートラインにハイレベルのスキャン信号で出力し、
   前記第２プルアップトランジスタは、第Ｎ＋１クロック信号による第Ｎ＋１出力電圧を第Ｎ＋１ゲートラインにハイレベルのスキャン信号で出力し、
   前記Ｑ１ノードを前記第１プルアップトランジスタのゲート及び前記第２プルアップトランジスタのゲートが共有し、
   前記Ｑ２ノードを前記第３プルアップトランジスタのゲート及び前記第４プルアップトランジスタのゲートが共有し、
   前記第Ｎ＋１チャンネルは、第１補償キャパシタを含み、前記第Ｎ＋３チャンネルは、第２補償キャパシタを含み、
   前記第１補償キャパシタは、前記第２プルアップトランジスタのゲートと前記第２プルダウントランジスタのソースに連結され、
   前記第２補償キャパシタは、前記第４プルアップトランジスタのゲートと前記第４プルダウントランジスタのソースに連結され、
   前記第１プルアップトランジスタのゲートと前記第１プルダウントランジスタのソースの間には、キャパシタが存在せず、
   前記第３プルアップトランジスタのゲートと前記第３プルダウントランジスタのソースの間には、キャパシタが存在しないことを特徴とする、ゲートドライバ。
2. 前記第１プルダウントランジスタは、ＱＢノードの信号によってターンオンされて第１基底電圧を出力し、
   前記第２プルダウントランジスタは、ＱＢノードの信号によってターンオンされて第１基底電圧を出力することを特徴とする、請求項１に記載のゲートドライバ。
3. ＧＩＰ（ｇａｔｅ ｉｎ ｐａｎｅｌ）方式のゲートドライバにおいて、
   ディスプレイパネルに配置された複数のゲートラインにスキャン信号を順次供給する第Ｎ（Ｎは自然数）ないし第Ｎ＋３チャンネルを含み、
   Ｑ１ノードを第Ｎチャンネルの第１プルアップトランジスタ及び第Ｎ＋１チャンネルの第２プルアップトランジスタが共有し、Ｑ２ノードを第Ｎ＋２チャンネルの第３プルアップトランジスタ及び第Ｎ＋３チャンネルの第４プルアップトランジスタが共有してハイ（ｈｉｇｈ）レベルのスキャン信号を出力し、
   ＱＢノードを前記第Ｎないし前記第Ｎ＋３チャンネルのそれぞれに対応する第１プルダウントランジスタないし第４プルダウントランジスタのゲートが共有してロー（ｌｏｗ）レベルのスキャン信号を出力し、
   前記第１プルアップトランジスタは、第Ｎクロック信号による第Ｎ出力電圧を第Ｎゲートラインにハイレベルのスキャン信号で出力し、
   前記第２プルアップトランジスタは、第Ｎ＋１クロック信号による第Ｎ＋１出力電圧を第Ｎ＋１ゲートラインにハイレベルのスキャン信号で出力し、
   前記第Ｎ＋１チャンネルは放電部を含み、
   前記Ｑ１ノードを前記第１プルアップトランジスタのゲート及び前記第２プルアップトランジスタのゲートが共有し、
   前記Ｑ２ノードを前記第３プルアップトランジスタのゲート及び前記第４プルアップトランジスタのゲートが共有し、
   前記放電部は、放電トランジスタを含み、
   前記放電トランジスタは、前記第２プルアップトランジスタの出力端及び第２基底電圧に連結され、前記放電トランジスタは、ＶＮＥＸＴ信号によってターンオンされて第Ｎ＋１の出力端に前記第２基底電圧を提供することを特徴とする、ゲートドライバ。
4. 前記第１プルダウントランジスタは、ＱＢノードの信号によってターンオンされて第１基底電圧を出力し、
   前記第２プルダウントランジスタは、ＱＢノードの信号によってターンオンされて第１基底電圧を出力することを特徴とする、請求項３に記載のゲートドライバ。
5. 複数のデータライン、複数のゲートライン及び前記複数のゲートラインにスキャン信号を順次供給する第Ｎ（Ｎは自然数）ないし第Ｎ＋３チャンネルを含むゲートドライバが配置されたアレイ基板；
   前記複数のデータラインにデータ電圧を供給するデータドライバ；及び
   前記ゲートドライバと前記データドライバに制御信号を提供するタイミングコントローラ；を含み、
   前記ゲートドライバは、
   ＱＢノードを前記第Ｎないし前記第Ｎ＋３チャンネルのそれぞれに対応する第１プルダウントランジスタないし第４プルダウントランジスタのゲートが共有してロー（ｌｏｗ）レベルのスキャン信号を出力し、
   Ｑ１ノードを第１プルアップトランジスタのゲート及び第２プルアップトランジスタのゲートが共有し、
   Ｑ２ノードを第３プルアップトランジスタのゲート及び第４プルアップトランジスタのゲートが共有し、
   前記第１プルアップトランジスタは、第Ｎクロック信号による第Ｎ出力電圧を第Ｎゲートラインにハイレベルのスキャン信号で出力し、
   前記第２プルアップトランジスタは、第Ｎ＋１クロック信号による第Ｎ＋１出力電圧を第Ｎ＋１ゲートラインにハイレベルのスキャン信号で出力し、
   前記第Ｎ＋１チャンネルは、第１補償キャパシタを含み、前記第Ｎ＋３チャンネルは、第２補償キャパシタを含み、
   前記第１補償キャパシタは、前記第２プルアップトランジスタのゲートと前記第２プルダウントランジスタのソースに連結され、
   前記第２補償キャパシタは、前記第４プルアップトランジスタのゲートと前記第４プルダウントランジスタのソースに連結され、
   前記第１プルアップトランジスタのゲートと前記第１プルダウントランジスタのソースの間には、キャパシタが存在せず、
   前記第３プルアップトランジスタのゲートと前記第３プルダウントランジスタのソースの間には、キャパシタが存在しないことを特徴とする、ディスプレイ装置。
6. 複数のデータライン、複数のゲートライン及び前記複数のゲートラインにスキャン信号を順次供給する第Ｎ（Ｎは自然数）ないし第Ｎ＋３チャンネルを含むゲートドライバが配置されたアレイ基板；
   前記複数のデータラインにデータ電圧を供給するデータドライバ；及び
   前記ゲートドライバと前記データドライバに制御信号を提供するタイミングコントローラ；を含み、
   前記ゲートドライバは、Ｑ１ノードを第Ｎチャンネルの第１プルアップトランジスタ及び第Ｎ＋１チャンネルの第２プルアップトランジスタが共有し、Ｑ２ノードを第Ｎ＋２チャンネルの第３プルアップトランジスタ及び第Ｎ＋３チャンネルの第４プルアップトランジスタが共有してハイ（ｈｉｇｈ）レベルのスキャン信号を出力し、
   前記第１プルアップトランジスタは、第Ｎクロック信号による第Ｎ出力電圧を第Ｎゲートラインにハイレベルのスキャン信号で出力し、
   前記第２プルアップトランジスタは、第Ｎ＋１クロック信号による第Ｎ＋１出力電圧を第Ｎ＋１ゲートラインにハイレベルのスキャン信号で出力し、
   ＱＢノードを前記第Ｎないし前記第Ｎ＋３チャンネルのそれぞれの対応する第１プルダウントランジスタないし第４プルダウントランジスタのゲートが共有してロー（ｌｏｗ）レベルのスキャン信号を出力し、
   前記第Ｎ＋１チャンネルは放電部を含み、
   前記Ｑ１ノードを前記第１プルアップトランジスタのゲート及び前記第２プルアップトランジスタのゲートが共有し、
   前記Ｑ２ノードを前記第３プルアップトランジスタのゲート及び前記第４プルアップトランジスタのゲートが共有し、
   前記放電部は、放電トランジスタを含み、
   前記放電トランジスタは、前記第２プルアップトランジスタの出力端及び第２基底電圧に連結され、前記放電トランジスタは、ＶＮＥＸＴ信号によってターンオンされて第Ｎ＋１の出力端に前記第２基底電圧を提供することを特徴とする、ディスプレイ装置。
   

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