JP6415736B2 - 画像表示装置および画像表示素子の製造方法 - Google Patents
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Description
本出願は、2015年9月11日に出願された特願2015−179405号に対して、優先権の利益を主張するものであり、それを参照することにより、その内容のすべてを本書に含める。
好ましくは、第1の基板は、柔軟性を有するフィルム基板である。
(画像表示装置の構成)
図1は、この発明の第1の実施形態に係る画像表示装置の全体構成を示す図である。
図2は、画素アレイ部2における画素部3の概略構成を示す図である。
図3を参照して、画素部3(i,j)は、LEDチップ13〜15をそれぞれ駆動する駆動部23〜25と、テストトランジスタ36〜39とを含む。駆動部23〜25およびテストトランジスタ36〜39はいずれもドライバIC90に内蔵される。ドライバIC90は、図3に示すように、発光素子、テスト用パッドおよびこれらを結ぶ配線を除いて、画素部3(i,j)の構成要素のほとんどを含む。なお、図3の例では作図上の都合により入力端子9,10がドライバIC90に含まれているが、本来、ドライバIC90は入力端子9,10を含まない。
次に、第1の実施形態に係る画像表示装置の製造方法について説明する。以下では、画素サイズ1.0mm×1.0mm、かつ、有効画素数640×480(VGA:Video Graphics Array規格に対応)からなる画素アレイ部2を備えたディスプレイ1を製造する方法を例に挙げて、製造方法を具体的に説明する。
ベース基板形成工程(図5のS10)では、ベース基板100が形成される。図6は、ベース基板100を模式的に示す平面図である。図6では、ベース基板100の主面のうち1画素分を構成する領域を部分的に示している。図7(1)は図6中に示した線分A−Aに沿った断面図であり、図7(2)は図6中に示した線分B−Bに沿った断面図である。
画素基板形成工程(図5のS20)では、画素基板200が形成される。図8は、画素基板200を模式的に示す平面図である。図8では、画素基板200の主面のうち1画素分を構成する領域を部分的に示している。図8に示される画素基板200の1画素分領域は、ベース基板100上に画素基板200を配置した状態(図4参照)を平面視した場合において、図6に示されるベース基板100の1画素分領域と互いに重なり合う領域である。図9は、図8中に示される線分C−Cに沿った断面図である。
画素基板検査工程(図5のS30)では、画素基板200ごとに、画素基板200に搭載される発光素子(LEDチップ)の発光特性の検査が行なわれる。検査は全画素部について行なわれる。この検査では、画素基板200上に設けられた外部接続パッド208〜214にテスト信号が入力される。以下では、1つの画素部の検査について説明するが、実際の検査は、複数の画素部を並行して検査することで、検査時間を短縮することが可能である。
貼り合せ工程(図5のS40)では、ベース基板100に複数の画素基板200が貼り合わされることによって画素アレイ部2(図4参照)が形成される。図11(1)は、ベース基板100上に画素基板200を配置した状態での図6および図8中に示される線分A−Aに沿った断面図である。図11(2)は、図6および図8中に示される線分B−Bに沿った断面図である。
以下、本実施形態に係る画像表示装置の作用効果について説明する。
第2および第3の実施形態では、画素基板200の他の構成例について説明する。
図14は、この発明の第3の実施形態に係る画像表示装置が備える画素基板200Bの平面図である。本実施形態に係る画像表示装置の基本的構成は、画素基板200Bの構成を除いて、図1に示す画像表示装置1と同じであるため、ここでの説明は省略する。
第4から第11の実施形態では、画素基板200(図8),200A(図13),200B(図14)に搭載されるドライバIC205の回路構成例について説明する。
図16は、この発明の第5の実施形態に係る画像表示装置が備える画素部3Bの回路構成を示す図である。本実施形態に係る画像表示装置の基本的構成は、画素部3Bの構成を除いて、図1に示す画像表示装置1と同じであるため、ここでの説明は省略する。
図17は、この発明の第6の実施形態に係る画像表示装置が備える画素部3Cの回路構成を示す図である。本実施形態に係る画像表示装置の基本的構成は、画素部3Cの構成を除いて、図1に示す画像表示装置1と同じであるため、ここでの説明は省略する。
図18は、この発明の第7の実施形態に係る画像表示装置が備える画素部3Dの回路構成を示す図である。本実施形態に係る画像表示装置の基本的構成は、画素部3Dの構成を除いて、図1に示す画像表示装置1と同じであるため、ここでの説明は省略する。
図19は、この発明の第8の実施形態に係る画像表示装置が備える画素部3Eの回路構成を示す図である。本実施形態に係る画像表示装置の基本的構成は、画素部3Eの構成を除いて、図1に示す画像表示装置1と同じであるため、ここでの説明は省略する。
カラム信号出力回路5(図1参照)は、カラムデータ信号Ri,Gi,Biをシリアルデジタル信号として送信する。シリアル伝送を用いたのは、ベース基板形成工程(図5のS10)において、ベース基板上に多数の細い信号線を配設することがコスト的に不利であることによる。
図20は、この発明の第9の実施形態に係る画像表示装置が備える画素部3Fの回路構成を示す図である。本実施形態に係る画像表示装置の基本的構成は、画素部3Fの構成を除いて、図1に示す画像表示装置1と同じであるため、ここでの説明は省略する。
図21は、この発明の第10の実施形態に係る画像表示装置が備える画素部3Gの回路構成を示す図である。本実施形態に係る画像表示装置の基本的構成は、画素部3Gの構成を除いて、図1に示す画像表示装置1と同じであるため、ここでの説明は省略する。
図22は、この発明の第11の実施形態に係る画像表示装置が備える画素部3Hの回路構成を示す図である。本実施形態に係る画像表示装置の基本的構成は、画素部3Hの構成を除いて、図1に示す画像表示装置1と同じであるため、ここでの説明は省略する。
第12の実施形態では、不良画素部を修復する他の方法について説明する。
Claims (30)
- 複数の画素部を二次元的に配列してなる画像表示装置であって、
ベース基板と、
前記ベース基板上に並べて配置され、各々が少なくとも1個の前記画素部を構成する複数の画素基板とを備え、
前記ベース基板は、
第1の主面と、前記第1の主面と反対側に位置する第2の主面とを有する第1の基板と、
前記第1または前記第2の主面上に配設され、平面視において部分的に重なり合って配置された第1配線層および第2配線層を有する第1の配線部材とを含み、
前記画素基板は、
第3の主面と、前記第3の主面と反対側に位置する第4の主面とを有する第2の基板と、
前記第3の主面上に搭載された複数の発光素子と、
前記第3の主面上に搭載され、前記複数の発光素子を駆動し、前記画素部の動作性能をテストする機能を有するドライバICと、
前記第3の主面上に形成され、前記画素基板の外部から供給される画素テスト用入力信号を受付けるための複数の外部接続端子と、
前記第2の基板を貫通するビアホールと、
前記第3の主面上に配設され、前記複数の発光素子、前記ドライバIC、前記複数の外部接続端子および前記ビアホールに電気的に接続される第2の配線部材とを含み、
前記第2の基板は、前記第1の主面および前記第4の主面が対向するように、前記第1の基板と積層して配置され、かつ、
前記第2の配線部材は、前記ビアホールを介して前記第1配線層および前記第2配線層に電気的に接続される、画像表示装置。 - 前記第1配線層および前記第2配線層は、前記画素部内で連続している、請求項1に記載の画像表示装置。
- 前記第1配線層および前記第2配線層は、電源線、接地線、行選択線およびカラムデータ線を含む、請求項1または2に記載の画像表示装置。
- 前記第1配線層は、前記電源線、前記接地線および前記カラムデータ線を含む、請求項3に記載の画像表示装置。
- 前記第2配線層は、前記行選択線を含む、請求項3または4に記載の画像表示装置。
- 前記第2配線層は、前記第1の基板の厚み方向における前記第1配線層の上側に形成されており、
前記第1の配線部材は、前記第1配線層と前記第2配線層との間に配置された絶縁層を有し、前記絶縁層は、前記第1配線層の一部の領域を覆うとともに、前記第2配線層の領域を少なくとも含むように形成される、請求項1〜5のいずれか1項に記載の画像表示装置。 - 前記第2の配線部材は、隣接する前記画素部間では断絶されている、請求項1〜6のいずれか1項に記載の画像表示装置。
- 前記複数の外部接続端子は、それぞれ、テストモード選択信号、テスト用電源電圧、テスト用接地電圧、テスト用行選択信号、テスト用カラムデータ信号を受ける、請求項3〜5のいずれか1項に記載の画像表示装置。
- 前記テスト用行選択信号を受ける外部接続端子、および前記テスト用カラムデータ信号を受ける外部接続端子は、前記行選択線および前記カラムデータ線とは電気的に切り離されている、請求項8に記載の画像表示装置。
- 前記複数の外部接続端子は、前記ドライバICと電気的に接続されており、
前記テスト用電源電圧を受ける外部接続端子、および前記テスト用接地電圧を受ける外部接続端子は、前記ビアホールを介して、前記電源線および前記接地線にそれぞれ電気的に接続されている、請求項8または9に記載の画像表示装置。 - 前記テストモード選択信号を受ける外部接続端子は、前記ビアホールを介して、前記ベース基板上の接地線または電源線に電気的に接続されている、請求項9または10に記載の画像表示装置。
- 前記ドライバICは、前記テストモード選択信号が活性化されることで、前記複数の外部接続端子を有効とするテストトランジスタを搭載する、請求項8〜11のいずれか1項に記載の画像表示装置。
- 前記画素基板は、前記複数の発光素子のいずれかの発光素子が不良であった場合に、代替えの発光素子を搭載するための接続パッドを有する、請求項1に記載の画像表示装置。
- 前記ドライバICは、前記代替えの発光素子が搭載された場合に前記接続パッドに電流を流すように、切換機能を有している、請求項13に記載の画像表示装置。
- 前記ドライバICは、前記切換機能を実現するために、不揮発性メモリを有している、請求項14に記載の画像表示装置。
- 前記ドライバICは、同じカラム信号線に隣接して接続される複数の前記画素部によって共有される、請求項1に記載の画像表示装置。
- 前記ドライバICは、同じ行選択線に隣接して接続される複数の前記画素部によって共有される、請求項1に記載の画像表示装置。
- 前記画素基板では、前記複数の発光素子の発光特性が正常であるかどうかの検査が前記画素部ごとに行なわれており、前記発光特性が正常でない発光素子または前記ドライバICを含む不良画素部を含む前記画素基板において、前記不良画素部が前記画素基板より切除され、代替えの画素部によって置き換えられる、請求項1に記載の画像表示装置。
- 前記複数の発光素子は、青紫色LEDチップおよび赤色波長変換層の組合せにより構成される赤色発光素子を含む、請求項1〜18のいずれか1項に記載の画像表示装置。
- 前記複数の発光素子は、青紫色LEDチップおよび緑色波長変換層の組合せにより構成される緑色発光素子を含む、請求項1〜18のいずれか1項に記載の画像表示装置。
- 前記ドライバICは、単結晶シリコン基板上に形成されたトランジスタを含む、請求項1〜20のいずれか1項に記載の画像表示装置。
- 前記第1の基板および前記第2の基板は、柔軟性を有するフィルム基板である、請求項1〜21のいずれか1項に記載の画像表示装置。
- 前記ドライバICは、前記複数の発光素子の発光強度を示すデータとしてシリアルデジタルデータを受信し、前記シリアルデジタルデータに基づいて前記複数の発光素子を駆動する、請求項1〜22のいずれか1項に記載の画像表示装置。
- 複数の画素部を二次元的に配列してなる画像表示装置であって、
ベース基板と、
前記ベース基板上に並べて配置され、各々が少なくとも1個の前記画素部を構成する複数の画素基板とを備え、
前記ベース基板は、
第1の主面と、前記第1の主面と反対側に位置する第2の主面とを有する第1の基板と、
前記第1または前記第2の主面上に配設された第1配線層とを含み、
前記画素基板は、
第3の主面と、前記第3の主面と反対側に位置する第4の主面とを有する第2の基板と、
前記第3の主面上に搭載された複数の発光素子と、
前記第3の主面上に搭載され、前記複数の発光素子を駆動し、前記画素部の動作性能をテストする機能を有するドライバICと、
前記第3の主面上に形成され、前記画素基板の外部から供給される画素テスト用入力信号を受付けるための複数の外部接続端子と、
前記第2の基板を貫通するビアホールと、
前記第3の主面上に配設され、前記複数の発光素子、前記ドライバIC、前記複数の外部接続端子および前記ビアホールに電気的に接続される第2の配線部材とを含み、
前記第2の基板は、前記第1の主面および前記第4の主面が対向するように、前記第1の基板と積層して配置され、かつ、
前記第2の配線部材は、前記ビアホールを介して前記第1配線層に電気的に接続されており、
前記ドライバICは、特定の行アドレスを不揮発性メモリに記憶しており、行アドレス信号およびカラムデータ信号をシリアルデジタルデータとして受信し、受信した前記行アドレス信号が示す行アドレスが前記特定の行アドレスと一致する場合に、前記複数の発光素子を駆動する、画像表示装置。 - 前記行アドレス信号は、前記シリアルデジタルデータの先頭に配置されている、請求項24に記載の画像表示装置。
- 前記ドライバICは、クロック信号を受信する、請求項24または25に記載の画像表示装置。
- 前記シリアルデジタルデータを配信するカラム信号線を少なくとも3本有する、請求項24〜26のいずれか1項に記載の画像表示装置。
- 前記シリアルデジタルデータを配信するカラム信号線を1本有する、請求項24〜26のいずれか1項に記載の画像表示装置。
- 画像表示素子の製造方法であって、
第1のフィルム基板上に第1配線層を形成し、前記第1配線層の一部を覆う層間絶縁膜を形成し、前記層間絶縁膜上に第2配線層を形成することによりベース基板を形成するとともに、前記ベース基板上の前記第1配線層および前記第2配線層を検査する工程と、
第2のフィルム基板上に、配線パターンおよびビアホールを形成し、前記ビアホール内に導電材料を充填し、かつ、発光素子およびドライバICを含む画素部を少なくとも1個搭載することにより、画素基板を形成する工程と、
前記画素基板の各前記画素部について発光テストを実施し、見い出した不良画素部を切除する工程と、
良品である前記ベース基板上の、前記画素基板の前記ビアホールと対向する部分に導電性ペーストを形成する工程、前記ベース基板に対して、前記不良画素部が切除された前記画素基板を貼り合わせる工程、および、補修用画素基板から切り出した正常な画素部を、前記不良画素部が切除された部分に貼り合わせる工程を実施することにより、画素アレイ部を形成する工程とを備える、画像表示素子の製造方法。 - 前記発光テストでは、不点灯欠陥および諧調不良の両方を検出する、請求項29に記載の画像表示素子の製造方法。
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