JP6412515B2 - １−ｒ抵抗変化素子アレイの読取りおよびプログラミング方法 - Google Patents

１−ｒ抵抗変化素子アレイの読取りおよびプログラミング方法 Download PDF

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Description

［関連事例の相互参照］
本出願は、本出願の譲受人へ譲渡されている下記の米国特許に関連するものであり、これらの特許は、参照によりその全体が本明細書に含まれる。
２００２年４月２３日に提出された、「Ｍｅｔｈｏｄｓ ｏｆ Ｎａｎｏｔｕｂｅ Ｆｉｌｍｓ ａｎｄ Ａｒｔｉｃｌｅｓ」と題する米国特許第６，８３５，５９１号明細書、
２００３年１月１３日に提出された、「Ｍｅｔｈｏｄｓ ｏｆ Ｕｓｉｎｇ Ｐｒｅ−Ｆｏｒｍｅｄ Ｎａｎｏｔｕｂｅｓ ｔｏ Ｍａｋｅ Ｃａｒｂｏｎ Ｎａｎｏｔｕｂｅ Ｆｉｌｍｓ， Ｌａｙｅｒｓ， Ｆａｂｒｉｃｓ， Ｒｉｂｂｏｎｓ， Ｅｌｅｍｅｎｔｓ， ａｎｄ Ａｒｔｉｃｌｅｓ」と題する米国特許第７，３３５，３９５号明細書、
２００４年３月１６日に提出された、「Ｎａｎｏｔｕｂｅ Ｆｉｌｍｓ ａｎｄ Ａｒｔｉｃｌｅｓ」と題する米国特許第６，７０６，４０２号明細書、
２００４年６月９日に提出された、「Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｅｌｅｃｔｒｏｍｅｃｈａｎｉｃａｌ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｄｅｖｉｃｅｓ ａｎｄ Ｃｉｒｃｕｉｔｓ Ｕｓｉｎｇ Ｓａｍｅ ａｎｄ Ｍｅｔｈｏｄｓ ｏｆ Ｆｏｒｍｉｎｇ Ｓａｍｅ」と題する米国特許第７，１１５，９０１号明細書、
２００５年９月２０日に提出された、「Ｒｅｓｉｓｔｉｖｅ Ｅｌｅｍｅｎｔｓ Ｕｓｉｎｇ Ｃａｒｂｏｎ Ｎａｎｏｔｕｂｅｓ」と題する米国特許第７，３６５，６３２号明細書、
２００５年１１月１５日に提出された、「Ｔｗｏ−Ｔｅｒｍｉｎａｌ Ｎａｎｏｔｕｂｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｓｙｓｔｅｍｓ ａｎｄ Ｍｅｔｈｏｄｓ ｏｆ Ｍａｋｉｎｇ Ｓａｍｅ」と題する米国特許第７，７８１，８６２号明細書、
２００５年１１月１５日に提出された、「Ｍｅｍｏｒｙ Ａｒｒａｙｓ Ｕｓｉｎｇ Ｎａｎｏｔｕｂｅ Ａｒｔｉｃｌｅｓ ｗｉｔｈ Ｒｅｐｒｏｇｒａｍｍａｂｌｅ Ｒｅｓｉｓｔａｎｃｅ」と題する米国特許第７，４７９，６５４号明細書、
２００７年８月８日に提出された、「Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｄｉｏｄｅｓ ａｎｄ Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｂｌｏｃｋｓ ａｎｄ Ｓｙｓｔｅｍｓ Ｕｓｉｎｇ Ｓａｍｅ ａｎｄ Ｍｅｔｈｏｄｓ ｏｆ Ｍａｋｉｎｇ Ｓａｍｅ」と題する米国特許第８，２１７，４９０号明細書、
２００７年８月８日に提出された、「Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｄｉｏｄｅｓ ａｎｄ Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｂｌｏｃｋｓ ａｎｄ Ｓｙｓｔｅｍｓ Ｕｓｉｎｇ Ｓａｍｅ ａｎｄ Ｍｅｔｈｏｄｓ ｏｆ Ｍａｋｉｎｇ Ｓａｍｅ」と題する米国特許第７，８３５，１７０号明細書、
２００９年８月６日に提出された、「Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅｓ ａｎｄ ａ Ｎｏｎｖｏｌａｔｉｌｅ Ｎａｎｏｔｕｂｅ Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ Ｕｓｉｎｇ Ｓａｍｅ」と題する米国特許第８，３１９，２０５号明細書、
２００９年１０月２３日に提出された、「Ｄｙｎａｍｉｃ Ｓｅｎｓｅ Ｃｕｒｒｅｎｔ Ｓｕｐｐｌｙ Ｃｉｒｃｕｉｔ ａｎｄ Ａｓｓｏｃｉａｔｅｄ Ｍｅｔｈｏｄ ｆｏｒ Ｒｅａｄｉｎｇ ａｎｄ Ｃｈａｒａｃｔｅｒｉｚｉｎｇ ａ Ｒｅｓｉｓｔｉｖｅ Ｍｅｍｏｒｙ Ａｒｒａｙ」と題する米国特許第８，３５１，２３９号明細書、
２００９年１１月１３日に提出された、「Ｍｅｔｈｏｄ ｆｏｒ Ｒｅｓｅｔｔｉｎｇ ａ Ｒｅｓｉｓｔｉｖｅ Ｃｈａｎｇｅ Ｍｅｍｏｒｙ Ｅｌｅｍｅｎｔ」と題する米国特許第８，０００，１２７号明細書。
本出願は、本出願の譲受人へ譲渡されている下記の米国特許出願に関連するものであり、これらの特許出願は、参照によりその全体が本明細書に含まれる。
２０１０年９月１日に提出された、「Ａ Ｍｅｔｈｏｄ ｆｏｒ Ａｄｊｕｓｔｉｎｇ ａ Ｒｅｓｉｓｔｉｖｅ Ｃｈａｎｇｅ Ｅｌｅｍｅｎｔ Ｕｓｉｎｇ ａ Ｒｅｆｅｒｅｎｃｅ」と題する米国特許出願第２０１１ ００５１４９９号明細書、
２０１２年１２月１２日に提出された、「Ｃａｒｂｏｎ Ｂａｓｅｄ Ｎｏｎｖｏｌａｔｉｌｅ Ｃｒｏｓｓ Ｐｏｉｎｔ Ｍｅｍｏｒｙ Ｉｎｃｏｒｐｏｒａｔｉｎｇ Ｃａｒｂｏｎ Ｂａｓｅｄ Ｄｉｏｄｅ Ｓｅｌｅｃｔ Ｄｅｖｉｃｅｓ Ａｎｄ ＭＯＳＦＥＴ Ｓｅｌｅｃｔ Ｄｅｖｉｃｅｓ Ｆｏｒ Ｍｅｍｏｒｙ Ａｎｄ Ｌｏｇｉｃ Ａｐｐｌｉｃａｔｉｏｎｓ」と題する米国特許出願第２０１４ ０１６６９５９号明細書。
本開示は、概して、抵抗変化素子のアレイに関し、より具体的には、このようなアレイを、セルの原位置選択および電流制限素子を必要とすることなく読み取りかつプログラムするための改良された方法に関する。
本明細書を通じて、関連技術に関するあらゆる論考は、如何なる場合も、そうした技術が広範に知られている、または当分野における共通の一般知識の一部を形成することを承認するものとして考慮されるべきではない。
当業者によって抵抗ＲＡＭと称されることの多い抵抗変化デバイスおよびアレイは、半導体業界において周知である。このようなデバイスおよびアレイには、例えば、相変化メモリ、固体電解質メモリ、金属酸化物抵抗メモリおよびＮＲＡＭ（商標）等のカーボンナノチューブメモリが含まれるが、この限りではない。
抵抗変化デバイスおよびアレイは、典型的には加えられる刺激に応答して幾つかの不揮発性抵抗状態間で調整されることが可能な何らかの物質を含む抵抗変化素子を調整することによって、２つ以上の抵抗状態間の各個別アレイセル内に情報を記憶する。例えば、抵抗変化素子セル内の各抵抗状態は、デバイスまたはアレイ内の回路をサポートすることによりプログラムされかつ読み返されることが可能なデータ値に対応することが可能である。
例えば、抵抗変化素子は、２つの抵抗状態、即ち高い抵抗状態（論理「０」に相当する場合もある）と、低い抵抗値（論理「１」に相当する場合もある）との間で切り換わるように配置される場合もある。この方法において、抵抗変化素子は、１バイナリディジット（ビット）のデータを記憶するために使用されることが可能である。
あるいは、別の例として、抵抗変化素子は、２ビットのデータを記憶するために４つの抵抗状態間で切り換わるように配置される場合もある。あるいは、抵抗変化素子は、４ビットのデータを記憶するために８つの抵抗状態間で切り換わるように配置される場合もある。あるいは、抵抗変化素子は、ｎビットのデータを記憶するために２ｎ個の抵抗状態間で切り換わるように配置される場合もある。
現時点の最新技術においては、抵抗変化素子アレイの、アレイのセル密度をスケーリングしかつ増大する必要性が高まっている。しかしながら、最新技術において、ますます小型化する抵抗変化素子を提供する技術の開発に伴い、所定のアプリケーションでは、抵抗変化素子アレイ内部における個々のアレイセルの物理的サイズが、従来の抵抗変化素子アレイセル内部で使用される選択回路の物理的寸法によって制限されてきている。このため、各セル内における原位置選択回路または他の電流制御デバイスを必要とすることなく個々のアレイセルに迅速にアクセスする（読み取る）または調整（プログラム）することができるような、抵抗変化素子のアレイを読み取りかつプログラムするための方法が実現されれば、効果的であると思われる。
本開示は、抵抗変化素子のアレイをプログラムしかつ読み取るための方法に関し、より具体的には、各セル内の原位置選択回路または電流制御回路を必要とすることなくアレイ内部のセルを迅速にプログラムする、または読み取ることができる、上述のような方法に関する。
具体的には、本開示は、抵抗変化素子アレイ内の少なくとも１つの抵抗変化素子の抵抗状態を決定するための方法を提供する。本方法は、まず、抵抗変化素子アレイを提供することを含む。この抵抗変化素子アレイは、複数のワードラインと、複数のビットラインと、複数の抵抗変化素子とを備える。これらの抵抗変化素子は各々、第１の端子と、第２の端子とを有し、各抵抗変化素子の第１の端子は、ワードラインと電気連通状態にあり、かつ各抵抗変化素子の第２の端子は、ビットラインと電気連通状態にある。抵抗変化素子アレイは、さらに、少なくとも１つの抵抗参照素子を備え、この抵抗参照素子は、ワードラインと電気連通する第１の端子と、ビットラインと電気連通する第２の端子とを有する。
少なくとも１つの抵抗変化素子の抵抗状態を決定するための本方法は、まず、抵抗変化素子アレイ内の全てのビットラインおよび全てのワードラインを接地へと初期化することを含む。本方法は、次に、抵抗変化素子アレイ内の１つのワードラインを選択し、かつ他の全てのワードラインを接地に保ち全てのビットラインを浮動させながら、この選択されたワードラインを予め選択された電圧まで荷電する。本方法は、次に、選択されたワードラインを、少なくとも１つの抵抗変化素子を介して放電し、かつ少なくとも１つの抵抗変化素子を介する少なくとも１つの放電電流を観察する。
少なくとも１つの抵抗変化素子の抵抗状態を決定するための本方法は、次に、抵抗変化素子アレイ内の全てのビットラインおよび全てのワードラインを接地へと再初期化する。本方法は、次に、少なくとも１つの抵抗参照素子を選択し、かつ、他の全てのワードラインを接地に保ち全てのビットラインを浮動させながら、少なくとも１つの選択された抵抗参照素子と電気連通するワードラインを予め選択された電圧まで荷電する。本方法は、次に、少なくとも１つの選択された抵抗参照素子と電気連通するワードラインを、少なくとも１つの選択された抵抗参照素子を介して放電し、かつ少なくとも１つの選択された抵抗参照素子を介する少なくとも１つの放電電流を観察する。本方法は、次に、少なくとも１つの抵抗変化素子を介して観察される少なくとも１つの放電電流と、少なくとも１つの選択された抵抗参照素子を介して観察される少なくとも１つの放電電流とを比較して、少なくとも１つの抵抗変化素子の抵抗状態を決定する。
さらに、本開示は、抵抗変化素子アレイ内の少なくとも１つの抵抗変化素子の抵抗状態を調整するための方法も提供する。本方法は、まず、抵抗変化素子アレイを提供することを含む。この抵抗変化素子アレイは、複数のワードラインと、複数のビットラインと、複数の抵抗変化素子とを備える。抵抗変化素子は各々、第１の端子と、第２の端子とを有し、各抵抗変化素子の第１の端子は、ワードラインと電気連通状態にあり、かつ各抵抗変化素子の第２の端子は、ビットラインと電気連通状態にある。
抵抗変化素子アレイ内の少なくとも１つの抵抗変化素子の抵抗状態を調整するためのこの方法は、まず、抵抗変化素子アレイ内の全てのビットラインおよび全てのワードラインを接地へと初期化する。本方法は、次に、１つのワードラインを選択し、この選択されるワードラインは、調整されるべき少なくとも１つの抵抗変化素子と電気連通状態にある。本方法は、次に、選択されていない前記ワードラインを全て浮動させる。本方法は、次に、全てのビットラインを、選択可能な電流制限素子を介して接地へ引き寄せる。これらの選択可能な電流制限素子は各々、少なくとも２つの状態において、即ち、選択可能な電流制限素子を介して十分なプログラミング電流が流れることを許容する第１の構成状態、および選択可能な電流制限素子を介して十分なプログラミング電流が流れることを抑止する第２の構成状態、において構成されることが可能である。本方法は、次に、抵抗変化素子と電気連通するビットラインに関連づけられる選択可能な電流制限素子を、第１の構成状態へと調整されるように構成し、かつ抵抗変化素子と電気連通するビットラインに関連づけられる選択可能な電流制限素子を、第２の構成状態へと調整されないように構成する。本方法は、次に、選択されたワードラインを予め選択された電圧へ駆動し、かつ選択されたワードラインを、少なくとも１つの抵抗変化素子を介して放電し、少なくとも１つの抵抗変化素子を介して少なくとも１つのプログラミング電流を提供する。さらに、この少なくとも１つのプログラミング電流は、少なくとも１つの抵抗変化素子の電気抵抗を第１の抵抗状態から第２の抵抗状態へ調整する。
本開示の別の態様によれば、抵抗変化素子の抵抗状態を調整するためのこの方法において、第１の抵抗状態は、第２の抵抗状態より低い。
本開示の別の態様によれば、抵抗変化素子の抵抗状態を調整するためのこの方法において、第１の抵抗状態は、第２の抵抗状態より高い。
本開示の別の態様によれば、抵抗変化素子の抵抗状態を調整するためのこの方法において、選択されたワードラインと電気連通するあらゆる抵抗変化素子の抵抗状態は、同時に調整される。
本開示の別の態様によれば、抵抗変化素子の抵抗状態を調整するためのこの方法において、第１の抵抗状態は、第１の論理値に相当し、かつ第２の論理状態は、第２の論理値に相当する。
本開示の別の態様によれば、抵抗変化素子の抵抗状態を調整するためのこの方法において、選択されたワードラインと電気連通する全ての抵抗変化素子は、選択されたワードラインが放電した後に同じ論理値でプログラムされる。
さらに、本開示は、抵抗変化素子アレイ内の単一の抵抗変化素子の抵抗状態を調整するための方法も提供する。本方法は、まず、抵抗変化素子アレイを提供することを含む。この抵抗変化素子アレイは、複数のワードラインと、複数のビットラインと、複数の抵抗変化素子とを備える。抵抗変化素子は各々、第１の端子と、第２の端子とを有し、各抵抗変化素子の第１の端子は、ワードラインと電気連通状態にあり、かつ各抵抗変化素子の第２の端子は、ビットラインと電気連通状態にある。
抵抗変化素子アレイ内の単一の抵抗変化素子の抵抗状態を調整するためのこの方法は、まず、抵抗変化素子アレイ内の全てのビットラインおよび全てのワードラインを浮動させる。本方法は、次に、複数の抵抗変化素子のうちの１つを選択する。本方法は、次に、選択された抵抗変化素子と電気連通するビットラインを予め選択された電圧へ駆動し、かつ選択された抵抗変化素子と電気連通するワードラインを接地へと駆動する。本方法は、次に、選択された抵抗変化素子と電気連通するビットラインを、選択された抵抗変化素子を介して放電し、選択された抵抗変化素子を介してプログラミング電流を提供する。このプログラミング電流は、選択された抵抗変化素子の電気抵抗を第１の抵抗状態から第２の抵抗状態へ調整する。
本開示の別の態様によれば、単一の抵抗変化素子の抵抗状態を調整するためのこの方法において、第１の抵抗状態は、第２の抵抗状態より低い。
本開示の別の態様によれば、単一の抵抗変化素子の抵抗状態を調整するためのこの方法において、第１の抵抗状態は、第２の抵抗状態より高い。
本開示の別の態様によれば、単一の抵抗変化素子の抵抗状態を調整するためのこの方法において、第１の抵抗状態は、第１の論理値に相当し、かつ第２の論理状態は、第２の論理値に相当する。
本開示の別の態様によれば、単一の抵抗変化素子の抵抗状態を調整するためのこの方法において、電流制限経路は、選択されていない抵抗変化素子を介する放電電流が、選択されていない抵抗変化素子の抵抗状態を調整するに足る大きさであることを防止するに十分なものである。
本開示の別の態様によれば、提示するプログラミングおよび読取り方法において、抵抗変化素子は、２端子ナノチューブスイッチング素子である。
本開示の別の態様によれば、提示するプログラミングおよび読取り方法において、抵抗変化素子は、金属酸化物メモリ素子である。
本開示の別の態様によれば、提示するプログラミングおよび読取り方法において、抵抗変化素子は、相変化メモリ素子である。
本開示の別の態様によれば、提示するプログラミングおよび読取り方法において、抵抗変化素子アレイは、メモリアレイである。
本開示の他の特徴および優位点は、添付の図面に関連して行なう以下の本発明の説明から明らかとなるであろう。
図面において、
ＦＥＴ選択デバイスがアレイセル内で使用される、抵抗変化素子アレイの典型的なアーキテクチャ例を示す簡略図である。
ダイオード選択デバイスがアレイセル内で使用される、抵抗変化素子アレイの典型的なアーキテクチャ例を示す簡略図である。
選択デバイスも他の電流制限回路もアレイセル内で使用されない、１−Ｒ抵抗変化素子セルのアレイの典型的なアーキテクチャ例を示す簡略図である。
静的ＤＣプログラミングまたは読取り動作中に、（例えば、図３に示されているような）１−Ｒ抵抗変化素子アレイアーキテクチャ内に存在する寄生電流の流れを示す図である。
１−Ｒ抵抗変化素子セルの３Ｄアレイの配置を示す斜視図である。
（図３の場合のように）選択デバイスも他の電流制限回路もアレイセル内で使用されないが、本開示の所定の実施形態において記述されているように、固定電圧参照および各ビットラインに応答する例示的な測定および記憶素子はまた含む、１−Ｒ抵抗変化素子セルのアレイの例示的なアーキテクチャを示す簡略図である。
（図３の場合のように）選択デバイスも他の電流制限回路もアレイセル内で使用されないが、本開示の所定の実施形態において記述されているように、各ビットラインの参照抵抗素子および各ビットラインに応答する例示的な測定および記憶素子はまた含む、１−Ｒ抵抗変化素子セルのアレイの例示的なアーキテクチャを示す簡略図である。
抵抗変化素子アレイ内の選択された１つのビットラインに関連づけられる全てのビットに対し、固定電圧参照を用いてＲＥＡＤオペレーションを実行するための本開示による方法を詳述するフローチャートである。
抵抗変化素子アレイ内の選択された１つのビットラインに関連づけられる全てのビットに対し、アレイ内の参照抵抗素子を用いてＲＥＡＤオペレーションを実行するための本開示による方法を詳述するフローチャートである。
図７Ａに詳述されているような本開示の方法により実行される例示的なＲＥＡＤオペレーションの間に、（例えば、図６Ａに示されているような）例示的な抵抗変化素子アレイに与えられる電気刺激を詳述する簡略図である。
図８Ａに示されている例示的な読取りオペレーションにおいて、選択されたビットラインおよび選択されたワードラインに与えられる電気刺激を詳述する縮小略図である。
図７Ｂ（プロセスステップ７０３）に詳述されているような本開示の方法により実行される例示的なＲＥＡＤオペレーションの前半の間に、（例えば、図６Ｂに示されているような）例示的な抵抗変化素子アレイに与えられる電気刺激を詳述する簡略図である。
図９Ａに示されている例示的な読取りオペレーションにおいて、選択されたビットラインおよび選択されたワードラインに与えられる電気刺激を詳述する縮小略図である。
図７Ｂ（プロセスステップ７０５）に詳述されているような本開示の方法により実行される例示的なＲＥＡＤオペレーションの後半の間に、（例えば、図６Ｂに示されているような）例示的な抵抗変化素子アレイに与えられる電気刺激を詳述する簡略図である。
図９Ｃに示されている例示的な読取りオペレーションにおいて、選択されたビットラインおよび参照ワードラインに与えられる電気刺激を詳述する縮小略図である。
選択されたセルが論理１を読み取る図７Ａに詳述されているような本開示の方法により実行される例示的なＲＥＡＤオペレーションの間に、（例えば、図６Ａに示されているような）例示的な抵抗変化素子アレイに与えられる電気刺激を詳述する一連の波形図である。
選択されたセルが論理０を読み取る図７Ａに詳述されているような本開示の方法により実行される例示的なＲＥＡＤオペレーションの間に、（例えば、図６Ａに示されているような）例示的な抵抗変化素子アレイに与えられる電気刺激を詳述する一連の波形図である。
選択されたセルが論理１を読み取る図７Ｂに詳述されているような本開示の方法により実行される例示的なＲＥＡＤオペレーションの間に、（例えば、図６Ｂに示されているような）例示的な抵抗変化素子アレイに与えられる電気刺激を詳述する一連の波形図である。
選択されたセルが論理０を読み取る図７Ｂに詳述されているような本開示の方法により実行される例示的なＲＥＡＤオペレーションの間に、（例えば、図６Ｂに示されているような）例示的な抵抗変化素子アレイに与えられる電気刺激を詳述する一連の波形図である。
図８Ｂに示されている縮小略図のテブナン等価回路モデルであり、図１４および図１５Ａ〜図１５Ｃに詳述される例示的なＲＥＡＤオペレーションの論考に使用される。
図９Ｂおよび図９Ｄに示されている縮小略図のテブナン等価回路モデルであり、図１４および図１５Ａ〜図１５Ｃに詳述される例示的なＲＥＡＤオペレーションの論考に使用される。
図１４および図１５Ａ〜図１５Ｃに詳述される例示的な読取りオペレーションにおいて使用される非線形抵抗変化素子のＩＶ曲線を示す電流／電圧プロットである。
図７Ａおよび図７Ｂに詳述されているような本開示の方法によるＲＥＡＤオペレーションを幾つかの例示的なアレイ構成に対して実行した結果である最小（最低）ＲＥＡＤ信号レベルを詳述する表である。
図７Ａに詳述されているような本開示の方法によるＲＥＡＤオペレーションを幾つかの例示的なアレイ構成に対して実行したことで実現された結果的なビットライン電圧（ＶＢＬ）を詳述する表であり、アレイは、（図１３に関して記述されているような）非線形抵抗変化素子を用いる。
図７Ｂに詳述されているような本開示の方法によるＲＥＡＤオペレーションを幾つかの例示的なアレイ構成に対して実行したことで実現された結果的なビットライン電圧（ＶＢＬ）を詳述する表であり、アレイは、（図１３に関して記述されているような）非線形抵抗変化素子を用いる。
図７Ｂに詳述されているような本開示の方法によるＲＥＡＤオペレーションを幾つかの例示的なアレイ構成に対して実行したことで実現された結果的なビットライン電圧（ＶＢＬ）を詳述する表であり、アレイは、（図１３に関して記述されているような）２倍の非線形抵抗変化素子を用いる。
本開示の方法による電流制限プログラミング方法を用いて（例えば、図３、図５、図６Ａおよび図６Ｂに示されているもの等の）抵抗変化素子アレイ内の１つまたは複数の選択されたセルに対してプログラミングオペレーションを実行するための、本開示による一方法を詳述するフローチャートであり、ワードラインからビットラインへ流れる１つまたは複数のプログラミング電流は、選択された１つまたは複数のセルへ提供される。
本開示の方法による電流制限プログラミング方法を用いて（例えば、図３、図５、図６Ａおよび図６Ｂに示されているもの等の）抵抗変化素子アレイ内の１つまたは複数の選択されたセルに対してプログラミングオペレーションを実行するための、本開示による一方法を詳述するフローチャートであり、ビットラインからワードラインへ流れる１つまたは複数のプログラミング電流は、選択された１つまたは複数のセルへ提供される。
図１６Ａに詳述されているような本開示の方法により実行される例示的な電流制限プログラミングオペレーションの間に、（例えば、図３、図５、図６Ａおよび図６Ｂに示されているような）例示的な抵抗変化素子アレイに与えられる電気刺激を詳述する簡略図である。
図１６Ｂに詳述されているような本開示の方法により実行される例示的な電流制限プログラミングオペレーションの間に、（例えば、図３、図４、図６Ａおよび図６Ｂに示されているような）例示的な抵抗変化素子アレイに与えられる電気刺激を詳述する簡略図である。
図１７Ａに示されている例示的な電流制限プログラミングオペレーションにおいて、選択されたワードラインおよびビットラインに与えられる電気刺激を詳述する縮小略図である。
図１７Ｂに示されている例示的な電流制限プログラミングオペレーションにおいて、選択されたワードラインおよびビットラインに与えられる電気刺激を詳述する縮小略図である。
配向された電流経路を利用する本開示の方法によるプログラミング方法を用いて（例えば、図３、図５、図６Ａおよび図６Ｂに示されているもの等の）抵抗変化素子アレイ内の１つまたは複数の選択されたセルに対してＲＥＳＥＴオペレーションを実行するための、本開示による一方法を詳述するフローチャートである。
配向された電流経路を利用する本開示の方法によるプログラミング方法を用いて（例えば、図３、図５、図６Ａおよび図６Ｂに示されているもの等の）抵抗変化素子アレイ内の１つまたは複数の選択されたセルに対してＳＥＴオペレーションを実行するための、本開示による一方法を詳述するフローチャートである。
図１９Ａに詳述されているような本開示の方法により実行される例示的なプログラミングオペレーションの間に、（例えば、図３、図５、図６Ａおよび図６Ｂに示されているような）例示的な抵抗変化素子アレイに与えられる電気刺激を詳述する簡略図である。
図２０Ａに示されている例示的なプログラミングオペレーションにおいて、選択されたビットラインおよびワードラインに与えられる電気刺激を詳述する縮小略図である。
図２０Ａに示されている例示的なプログラミングオペレーションにおいて、選択されたビットラインおよびワードラインに与えられる電気刺激を詳述する等価モデル略図である。
図２０Ｂに描かれている比較的複雑な回路の等価回路モデルを提供する簡略図である。
図２０Ａに詳述されているＷＲＩＴＥ電圧の等価抵抗および等価電圧の計算に使用されるテブナン等価回路である。 図２０Ｂに詳述されているＷＲＩＴＥ電圧の等価抵抗および等価電圧の計算に使用されるテブナン等価回路である。 図２０Ｃに詳述されているＷＲＩＴＥ電圧の等価抵抗および等価電圧の計算に使用されるテブナン等価回路である。 図２０Ｄに詳述されているＷＲＩＴＥ電圧の等価抵抗および等価電圧の計算に使用されるテブナン等価回路である。
図２０Ａ〜図２０Ｄおよび図２１Ａ〜図２１Ｄに関連して論じる例示的な抵抗変化素子アレイにおいて詳述されるようなＷＲＩＴＥ電圧および電流を纏めた表である。
抵抗変化素子アレイに対して本開示のプログラミングおよびＲＥＡＤ方法を実行することができるアクセスおよびアドレスシステムを示す簡易ブロック図である。
図７Ｂに詳述されているような本開示のＲＥＡＤオペレーションおよび図１９Ａおよび図１９Ｂに詳述されているプログラミングオペレーションの実装によく適合する例示的なメモリデータパス回路を示す簡略図である。
図２４に詳述されているメモリデータパス回路略図の電気的パフォーマンスの計算から結果的に生じる様々な動作波形を示す一連の波形図である。
本開示は、抵抗変化素子アレイ、およびアレイにおける抵抗変化素子の抵抗状態をプログラムしかつ読み取るための方法に関する。後に詳しく論じるように、本開示のプログラミングおよび読取り方法は、１−Ｒ抵抗変化素子セルのアレイにおける使用によく適合する。これらの１−Ｒ抵抗変化素子アレイ［１−Ｒ ｒｅｓｉｓｔｉｖｅ ｃｈａｎｇｅ ｅｌｅｍｅｎｔ ａｒｒａｙ］（図３、図５、図６Ａおよび図６Ｂにその例を示し、かつこれらの図に関連して後に詳しく論じる）は、これらのセルが２端子抵抗変化素子のみで構成され、原位置選択回路または他の電流制限素子を含まないことを特徴とする。本開示のプログラミングおよび読取り方法は、抵抗変化素子アレイ内の所定のアレイラインを同時に荷電することと、次に、放電電流を選択されたセルのみを介して方向づけるために、特定のアレイラインを接地しながら他のアレイラインを「浮動」させることを含む。事例によっては、本開示の方法において、所定のアレイラインに対して電流制限素子が使用され、これらの電流制限素子は、プログラミング電流が所定のアレイセルを介して流れることを抑止するためにアレイセルの外部に位置づけられ、または、アプリケーションによっては、アレイ自体の外部に位置づけられる。この方法では、後に詳述するように、本開示の方法は、抵抗変化素子の抵抗状態を確実かつ迅速にプログラムし、即ち、第１の値から所望される第２の値へ調整し、かつアレイ内の１つまたは複数のセルにおける抵抗変化素子の抵抗状態を、多くの従来的なプログラミングおよび読取り方法に固有の所定の設計および配置を制約する必要なしに読み取る、即ち決定するために使用されることが可能である。
本開示の方法において記述される幾つかのプロセスステップは、所望される電圧レベルまで荷電された後に、１つまたは複数のアレイラインが「浮動」されることを必要とする。本開示の範囲内で、アレイラインを「浮動させる」ことは、アレイライン上のプリチャージされた電圧がラインキャパシタンスに起因して一時的に保持されるようにそのラインを駆動すること（または、単にラインを、ライン上へ所望される電圧を駆動するために使用される回路素子から切断すること）である点は留意されるべきである。後に詳述するように、この「浮動」技術は、本開示のプログラミングおよびＲＥＡＤ方法において、アレイセルにおける原位置選択回路を必要とすることなくアレイライン放電経路を選択されたセルを介して提供（しかつ選択されていないセルを介するこのような経路を防止）するために使用される。
後に詳述するように、本開示は、アレイ内の抵抗変化素子をプログラム（即ち、ＳＥＴおよびＲＥＳＥＴオペレーションを実行）し、かつこれにアクセス（即ち、ＲＥＡＤオペレーションを実行）するための方法を教示する。本開示の所定の実施形態において、抵抗変化素子のアレイは、各抵抗変化素子の第１の端子がワードラインへ電気的に結合され、かつ各抵抗変化素子の第２の端子がビットラインへ電気的に結合されるように配置される。この方法では、このような配置において、各抵抗変化素子は、ワードラインとビットラインとの特定の組合せを介して一意にアクセス可能である。（後に詳しく論じる）図３、図５、図６Ａおよび図６Ｂは、このような抵抗変化素子アレイの例を提供している。本開示の一部の態様は、局所的な原位置選択回路または電流制限デバイスを必要とすることなく、このようなアレイ内の抵抗変化素子をプログラムしかつアクセスするための方法（これらについても、後に詳しく説明する）を提供する。
この目的に沿って、本開示は、抵抗変化素子アレイ内の１つまたは複数のセルにＲＥＡＤオペレーションを実行するための方法を提供する。即ち、これは、１つまたは複数のアレイ素子内に記憶される抵抗状態を決定するために、抵抗変化素子アレイ内の１つまたは複数の素子が、関連のワードラインおよびビットラインを介してアクセスされるオペレーションである。本開示の一部の態様において、このようなＲＥＡＤ方法は、メモリアレイ回路自体において生成されるか外部制御回路により提供される（例えば、図６Ａに描かれているような）固定電圧参照を利用する。後にさらに詳述するように、このようなＲＥＡＤオペレーションにおいて、選択されたワードラインは、予め選択されたＲＥＡＤ電圧へ駆動され、次いで、１つまたは複数の選択されたアレイ素子を介して、１つまたは複数の選択されたアレイ素子に関連づけられる１つまたは複数のビットラインに応答する測定および記憶素子へ放電することが可能にされる。選択されたセルの各々を介して測定される放電電圧／電流は、次に、選択されたアレイセルの各々に記憶される抵抗状態を決定するために、固定電圧参照と比較される。後に論じるように、所定のアプリケーションにおいて、このような固定電圧参照のこうした使用は、より高速かつより低電圧のＲＥＡＤオペレーションを提供することができる。本開示の方法によるこのＲＥＡＤ方法については、後の図７Ａ、図８Ａ〜図８Ｂ、図１０Ａ〜図１０Ｂおよび図１４に関する論考において詳述する。
本開示の他の態様において、このようなＲＥＡＤ方法は、（例えば、図６Ｂに描かれているような）アレイ自体における抵抗参照素子を利用する。これらの参照素子は各々、参照ワードライン（試験電圧／電流を抵抗参照素子へ提供するために使用される専用アレイライン）へ電気的に結合される第１の端子と、各々ビットラインへ電気的に結合される第２の端子とを有する。後にさらに詳述するように、第１のオペレーション位相において、選択されたワードラインは、予め選択されたＲＥＡＤ電圧へ駆動され、次いで、１つまたは複数の選択されたアレイ素子を介して、１つまたは複数の選択されたアレイ素子に関連づけられる１つまたは複数のビットラインに応答する測定および記憶素子へ放電することが可能にされる。第２のオペレーション位相において、アレイの参照ワードラインは、同じ予め選択されたＲＥＡＤ電圧へ駆動され、かつ選択されたビットラインに関連づけられる各参照素子を介して、同じ測定および記憶素子へ放電することが可能にされる。第１のオペレーション位相および第２のオペレーション位相から測定される放電電圧／電流は、次に、選択された各アレイセルに記憶される抵抗状態を決定するために、選択されたアレイ素子毎に比較される。この方法において、選択された（１つまたは複数の）セルの電圧放電は、測定されてアレイ外部の何らかの期待値と比較されるのではなく、単に同一環境内の参照素子の電圧放電と比較されることが可能である。あるいは、参照素子は、第１のオペレーション位相において選択されてもよく、かつデータ素子は、第２のオペレーション位相において選択されてもよい。後に論じるように、所定のアプリケーションにおいて、参照素子のこうした使用は、より高速かつより低電圧のＲＥＡＤオペレーションを提供することができる。本開示の方法によるこのＲＥＡＤ方法については、後の図７Ｂ、図９Ａ〜図９Ｄ、図１１Ａ〜図１１Ｂおよび図１５Ａ〜図１５Ｃに関する論考において詳述する。
さらに、本開示の一部の態様による（本明細書で規定するところのＳＥＴまたはＲＥＳＥＴオペレーションである）プログラミングオペレーションは、抵抗変化素子アレイ内の選択されたワードラインに関連づけられる１つまたは複数の抵抗変化素子を設定（ＳＥＴ）またはリセット（ＲＥＳＥＴ）するために使用されることが可能である。本開示の一部の態様において、このようなプログラミング方法は、まずアレイラインを全て接地（０Ｖ）に初期化することと、次に、アレイ内の全てのワードラインを浮動させることを含む。アレイ内のビットラインは、次に、選択された電流制限素子（電流源、プログラム可能電源および抵抗素子等、但しこれらに限定されない）を介して接地へ引き寄せられる。調整（即ち、プログラム）されるべきアレイ素子に関連づけられるビットラインは、比較的高い電流が選択された素子を介して流れることを許容する電流制限素子を介して引き寄せられ、かつ調整されるべきでないアレイ素子に関連づけられるビットラインは、低電流のみの流れを許容する電流制限素子を介して引き寄せられる。選択されたワードラインは、次に、要求されるプログラミング電圧（ＶＰ）へ駆動され、よってプログラミング電流は、選択された抵抗変化素子を介して流れることができるようになる（電流制限素子は、十分なプログラミング電流が選択されていないアレイ素子を介して流れることを防止する）。本開示の方法によるこのようなプログラミングオペレーションの極性は、代わりにアレイ内の全てのビットラインを、選択された電流制限素子を介して選択されたプログラミング電圧（ＶＰ）まで引き寄せ、次に、選択されたワードラインを接地することにより、逆転されることが可能である。この方法では、抵抗変化素子アレイのＡＣ過渡挙動を用いて、プログラミング電流を、アレイ内の一群の選択された抵抗変化素子セルを介して、各アレイセル内の局所的な原位置選択回路を必要とすることなく、どちらの方向へも選択的に提供することができる。本開示によるこの選択される電流制限のプログラミング方法については、後の図１６Ａ〜図１６Ｂ、図１７Ａ〜図１７Ｂおよび図１８Ａ〜図１８Ｂに関する論考においてさらに詳述する。
また、本開示は、抵抗変化素子アレイ内のワードラインおよびビットラインの選択されたバイアシングを用いて、十分なプログラミング電流をプログラムされるべき単一のアレイ素子を介して方向づけ、同時にこのような電流がアレイ内の他の素子を介して流れることを防止するプログラミング方法も提供する。このプログラミング方法では、まず、全てのアレイライン（即ち、全てのビットラインおよび全てのワードライン）が浮動される。選択されたアレイ素子に関連づけられるビットラインは、要求されるプログラミング電圧（ＶＰ）へ駆動され、次に、選択されたアレイ素子に関連づけられるワードラインは、接地（０Ｖ）へ駆動される。この方法において、プログラミング電流は、選択されたアレイ素子を介してビットラインからワードラインへ流れるように誘導される。このプログラミング電流の極性は、選択されたアレイ素子に関連づけられるワードラインをプログラミング電圧（ＶＰ）へ駆動し、かつ選択されたアレイ素子に関連づけられるビットラインを接地（０Ｖ）へ駆動することにより、逆転されることが可能である。アレイにおける選択されていない素子は、選択されたビットラインと選択されたワードラインとの間に「漏れ」電流経路を提供する場合がある。しかしながら、後に詳しく説明するように、これらの漏れ電流は、アレイ内の選択されていない素子の抵抗状態の変化を誘導するに足る大きさの電流を防止するように、（例えば、プログラミング電圧、抵抗変化素子内で使用される抵抗値またはアレイサイズを選択することにより）制限されることが可能である。この方法では、抵抗変化素子アレイのＡＣ過渡挙動を用いて、プログラミング電流を、アレイ内の単一素子を介して、各アレイセル内の局所的な原位置選択回路を必要とすることなく、どちらの方向へも選択的に提供することができる。本開示によるこの配向される電流経路のプログラミング方法については、後の図１９Ａ〜図１９Ｂおよび図２０Ａ〜図２０Ｃに関する論考においてさらに詳述する。
本開示の方法による抵抗変化素子のプログラミングおよびアクセス方法に関するこれまでの論考は、概して、ワードラインからビットラインへ流れるプログラミングおよび読取り電流について述べているが、本開示の方法がこの点に限定されないことは留意されるべきである。実際に、後に詳述するように、プログラミングまたは読取り電流は、ビットラインからワードラインへ流れるプログラミングおよび読取り電流を提供するために、プリチャージされかつ、例えば選択された（１つまたは複数の）セルに関連づけられるビットライン上、および選択された接地されている（１つまたは複数の）セルに関連づけられる（１つまたは複数の）ワードライン上へ浮動されることも可能である。したがって、本開示の方法は、ユニポーラ（即ち、単一極性）およびバイポーラ（即ち、二重極性）抵抗変化素子オペレーションの双方に適合するプログラミングおよびアクセス方法を提供する。
抵抗変化セルは、セル内の抵抗変化素子を用いて情報を記憶する。電気刺激に反応して、この抵抗変化素子は、少なくとも２つの不揮発性抵抗状態間で調整されることが可能である。典型的には、２つの抵抗状態、即ち、低抵抗状態（典型的には、ＳＥＴ状態である論理「１」に相当する）および高抵抗状態（典型的には、ＲＥＳＥＴ状態である論理「０」に相当する）が使用される。この方法において、抵抗変化素子セル内の抵抗変化素子の抵抗値は、１ビットの情報（例えば、１ビットのメモリ素子として機能する）を記憶するために使用されることが可能である。本開示の他の態様によれば、３つ以上の抵抗状態が使用され、単一セルは、１ビットより多い情報を記憶できるようになる。例えば、抵抗変化メモリセルは、その抵抗変化素子を４つの不揮発性抵抗状態間で調整する場合もあり、単一セルにおける２ビット情報の記憶が見込まれる。
本開示において、「プログラミング」という用語は、抵抗変化素子が最初の抵抗状態から所望される新しい抵抗状態へ調整されるオペレーションを記述するために使用される。このようなプログラミングオペレーションは、抵抗変化素子が比較的高い抵抗状態（例えば、約１０ＭΩ）から比較的低い抵抗状態（例えば、約１００ｋΩ）へ調整されるＳＥＴオペレーションを含むことが可能である。（本開示が規定する）このようなプログラミングオペレーションは、抵抗変化素子が比較的低い抵抗状態（例えば、約１００ｋΩ）から比較的高い抵抗状態（例えば、約１ＭΩ）へ調整されるＲＥＳＥＴオペレーションも含むことが可能である。さらに、本開示が規定するＲＥＡＤオペレーションは、抵抗変化素子の抵抗状態が、記憶される抵抗状態を大幅に変えることなく決定されるオペレーションを記述するために使用される。
抵抗変化素子は、例えば、２端子ナノチューブスイッチング素子、相変化メモリ、金属酸化物メモリセルまたは導電性ブリッジメモリ（ＣＢＲＡＭ）ならびに他の物質および設計を用いることができる。
抵抗変化素子（およびそのアレイ）は、電子デバイス（携帯電話、デジタルカメラ、ソリッド・ステート・ハード・ドライブおよびコンピュータ等、但しこれらに限定されない）内に（抵抗状態としての論理値を記憶する）デジタルデータを記憶するための不揮発性メモリデバイスとしての使用に最適である。しかしながら、抵抗変化素子の用途は、メモリアプリケーションに限定されない。実際に、本開示の教示による抵抗変化素子のアレイならびに高度アーキテクチャは、論理デバイスにおいて、またはアナログ回路において使用される可能性もある。
典型的には、抵抗変化素子は、素子全体に電気刺激を加えることにより、異なる抵抗状態間で調整（プログラム）される。例えば、抵抗変化素子の電気抵抗を最初の抵抗値から所望される新しい抵抗値へ調整するために、抵抗変化素子全体に渡って（特定のアプリケーションによる必要に応じた）特定の電圧、電流およびパルス幅の１つまたは複数のプログラミングパルスを印加することができる。第２の（１つまたは複数の）プログラミングパルスを用いれば、抵抗変化素子を第１の初期抵抗状態へ戻すべく、または特定のアプリケーション次第では、第３の抵抗状態へと、調整することができる。
さらに、抵抗変化素子の状態は、例えば、抵抗変化素子全体にＤＣ試験電圧を印加して抵抗変化素子を介する電流を測定することにより、決定されることが可能である。アプリケーションによっては、この電流は、電流フィードバック出力を有する電源、例えばプログラム可能電源またはセンス増幅器、を用いて測定されることが可能である。他のアプリケーションにおいて、この電流は、電流測定デバイスを抵抗変化素子と直列に挿入することにより測定されることが可能である。あるいは、抵抗変化素子の状態は、例えば、抵抗変化素子を介して固定ＤＣ電流を駆動し、かつ抵抗変化素子に渡って結果的に生じる電圧を測定することによって決定されることも可能である。何れの場合も、抵抗変化素子に加えられる電気刺激は、素子の抵抗状態を変えないように制限される。この方法では、ＲＥＡＤオペレーションが抵抗変化メモリ素子の状態を決定することができる。
抵抗変化素子は、金属酸化物、固体電解質、カルコゲナイドガラスのような相変化物質およびカーボンナノチューブ織物等の、但しこれらに限定されない複数の物質から製造されることが可能である。例えば、参照により本明細書に含まれるＢｅｒｔｉｎらに付与された米国特許第７，７８１，８６２号の明細書は、第１および第２の導電端子と、ナノチューブ織物物品とを備える２端子ナノチューブ・スイッチングデバイスを開示している。Ｂｅｒｔｉｎは、ナノチューブ織物物品の抵抗性を複数の不揮発性抵抗状態間で調整するための方法を教示している。少なくとも１つの実施形態において、電気刺激は、前記ナノチューブ織物層を介して電流を通すように、第１および第２の導電素子のうちの少なくとも一方へ加えられる。（米国特許第７，７８１，８６２号明細書においてＢｅｒｔｉｎが記述しているように）この電気刺激を一連の既定パラメータの範囲内で慎重に制御することにより、ナノチューブ物品の抵抗性は、比較的高い抵抗状態と比較的低い抵抗状態との間で繰返し切換られることが可能である。所定の実施形態において、これらの高い、および低い抵抗状態は、１ビット情報を記憶するために使用されることが可能である。
本開示に含まれる引例により記述されているように、本明細書において本開示に関して言及しているナノチューブ織物は、複数の相互接続されたカーボンナノチューブより成る一層を含む。本開示における、例えば不織カーボンナノチューブ（ＣＮＴ）織物であるナノチューブの織物（または、ナノファブリック）は、例えば、互いに対して不規則に配置される複数の交絡したナノチューブより成る構造体を有してもよい。さらに、もしくは代替として、例えば、本開示のナノチューブ織物は、ナノチューブのある程度の位置規則性、例えば、その長手軸に沿ったある程度の並列性を有してもよい。このような位置規則性は、例えば、ナノチューブの平坦なアレイが、長さ約１ナノチューブおよび幅１０〜２０ナノチューブのラフトにおいてその長手軸沿いに相互に配列される、比較的小さいスケールで見出されることがある。他の例において、このような位置規則性は、規則正しいナノチューブの領域が、事例によっては織物層の略全体に渡って延びる、より大きいスケールで見出される場合もある。このような、より大きいスケールの位置規則性は、本開示にとって特に興味深い。
本開示における抵抗変化セルおよび素子の幾つかの例は、特にカーボンナノチューブ・ベースの抵抗変化セルおよび素子に言及しているが、本開示による方法は、これに限定されない。実際に、当業者には、本開示による方法が、あらゆるタイプの抵抗変化セルまたは素子（相変化および金属酸化物等、但しこれらに限定されない）に適用可能であることが明らかとなるであろう。
次に、図１を参照すると、抵抗変化素子アレイの例示的なアーキテクチャ１００が簡略図で示されている。この例示的なアーキテクチャ１００では、各抵抗変化素子セル内で、このセルに選択可能機能を提供するために電界効果トランジスタ（ＦＥＴ）が使用される。即ち、ＦＥＴデバイス（Ｑ００〜Ｑｘｙ）は、選択されていない素子を絶縁しながら、所望される抵抗変化素子にアクセスする手段を提供する。
次に、図１を具体的に参照すると、アレイ１００は、複数のセル（ＣＥＬＬ００〜ＣＥＬＬｘｙ）を備え、各セルは、１つの抵抗変化素子（ＳＷ００〜ＳＷｘｙ）と、１つの選択デバイス（Ｑ００〜Ｑｘｙ）とを含む。抵抗変化アレイ１００内の個々のアレイセル（ＣＥＬＬ００〜ＣＥＬＬｘｙ）は、後述するように、ソースライン（ＳＬ［０］〜ＳＬ［ｘ］）、ワードライン（ＷＬ［０］〜ＷＬ［ｙ］）およびビットライン（ＢＬ［０］〜ＢＬ［ｘ］）のアレイを用いて、読取りおよびプログラミングオペレーション用に選択される。
ワードライン（ＷＬ［０］〜ＷＬ［ｙ］）へ加えられる制御信号に応答して、個々のアレイセル内の選択デバイス（Ｑ００〜Ｑｘｙ）は、抵抗変化素子（ＳＷ００〜ＳＷｘｙ）へのアクセスを許容するか、抵抗変化素子（ＳＷ００〜ＳＷｘｙ）を電気絶縁する。特定の個別セル（例えば、ＣＥＬＬ００）は、所望されるセルの選択ＦＥＴ（ＣＥＬＬ００のＱ００）をオンにするに足る電気刺激により関連のワードライン（ＣＥＬＬ００のＷＬ［０］）を駆動することによってアクセスされることが可能である。選択された抵抗変化素子（ＣＥＬＬ００のＳＷ００）をプログラミング（即ち、ＳＥＴまたはＲＥＳＥＴ）またはＲＥＡＤするために必要とされる電気刺激は、次に、選択されたセルに関連づけられるビットライン（ＣＥＬＬ［０］のＢＬ［０］）および選択ライン（ＣＥＬＬ００のＳＬ［０］）に渡って加えられることが可能である。選択デバイス（本例ではＱ００）が有効化されると、選択された抵抗変化素子を介してビットラインと選択ラインとの間に導電経路が提供され、かつ提供されたプログラミングまたは読取り刺激は、選択された抵抗変化素子（ＣＥＬＬ００のＳＷ００）のみに渡って駆動される。使用されているビットラインおよび選択ラインに関連づけられる他のセルは、別のワードライン上にあり、よって有効化されない。この方法において、図１の例示的な抵抗変化素子アレイアーキテクチャ１００は、アレイ内の全てのセルに個々にアクセスしかつアドレスし、かつアレイ内の任意のセルをプログラミング（即ち、ＳＥＴまたはＲＥＳＥＴ）またはＲＥＡＤするに足る加えられた電気刺激を方向づけるための手段を提供する。
先に述べたように、図１の抵抗変化素子アレイアーキテクチャ１００は、各セルが３つの別々の制御ラインに応答することを必要とするアクセスおよびアドレススキームを提供する。さらに、これは、各セルが原位置ＦＥＴ選択デバイスを含むこと、かつさらに、このＦＥＴ選択デバイスの電力定格が、アレイ内で使用されている抵抗変化素子に必要なプログラミング電圧に耐えるに足る高さであることを必要とする。その結果、所定のアプリケーションにおいて、ＦＥＴ選択デバイスは、使用されている抵抗変化素子の物理的サイズに比較して、または、アレイセルの所望される物理的サイズ限界に比較しても、十分に大きいものになる。抵抗変化素子アレイのスケールダウンおよびセル密度の増加に伴って、図１のアレイアーキテクチャ１００のこれらの、および他の設計要件は、所定のアプリケーションにおいて、回路設計およびスケーリングの双方に関して大幅な制限を示す可能性がある。
次に、図２を参照すると、抵抗変化素子アレイの第２の例示的なアーキテクチャ２００が簡略図で示されている。この例示的なアーキテクチャ２００では、各抵抗変化素子セル内で、このセルに選択可能機能を提供するためにダイオードが使用される。即ち、ダイオードデバイス（Ｄ００〜Ｄｘｙ）は、選択されていない素子を絶縁しながら、所望される抵抗変化素子にアクセスする手段を提供する。
次に、図２を具体的に参照すると、アレイ２００は、複数のセル（ＣＥＬＬ００〜ＣＥＬＬｘｙ）を含み、各セルは、選択デバイス（Ｄ００〜Ｄｘｙ）と直列する抵抗変化素子（ＳＷ００〜ＳＷｘｙ）を含む。抵抗変化素子アレイ２００内の個々のアレイセル（ＣＥＬＬ００〜ＣＥＬＬｘｙ）は、後述するように、ワードライン（ＷＬ［０］〜ＷＬ［ｙ］）およびビットライン（ＢＬ［０］〜ＢＬ［ｘ］）のアレイを用いて、読取りおよびプログラミングオペレーション用に選択される。
そのワードライン（ＷＬ［０］〜ＷＬ［ｙ］）およびビットライン（ＢＬ［０］〜ＢＬ［ｘ］）のアレイを特定のバイアスで駆動することにより、図２の抵抗変化素子アレイアーキテクチャ２００は、選択されたアレイセルを、そのセルの選択ダイオードを順バイアスし、同時に残りの選択されていないセルの選択ダイオードを逆バイアスするか単に同選択ダイオードに渡る電圧降下を行わないことによって、有効化することができる。例えば、ＣＥＬＬ００にアクセスする場合、ＷＬ［０］に十分なＲＥＡＤ、ＳＥＴまたはＲＥＳＥＴ電圧（または電流）が印加され、同時にＢＬ［０］が接地（０Ｖ）へ駆動される。残りのワードライン（ＷＬ［１］〜ＷＬ［ｙ］）は、接地（０Ｖ）へ駆動され、かつ残りのビットライン（ＢＬ［１］〜ＢＬ［ｘ］）は、ＷＬ［０］に供給される同じ電圧で駆動される。この方法において、選択されたビットライン（ＢＬ［０］）上の残りのセル、即ちＣＥＬＬ０１〜ＣＥＬＬ０ｙ、における選択ダイオードは、バイアスされないままにされ、これらのセルは各々、その関連のワードラインおよび関連のビットライン上の双方で０Ｖに出合う。同様に、選択されたワードライン（ＷＬ［０］）上の残りのセル、即ちＣＥＬＬ１０〜ＣＥＬＬｘ０、における選択ダイオードも、バイアスされないままにされ、これらのセルは各々、その関連のワードラインおよび関連のビットライン上の双方で印加されたプログラミングまたはＲＥＡＤ電圧に出合う。かつ最後に、アレイ内の残りのセル、即ちＣＥＬＬ１１〜ＣＥＬＬｘｙ、における選択ダイオードは逆バイアスされ、これらのセルは各々、その関連のワードライン上で０Ｖに、かつその関連のビットライン上で印加されたプログラミング電圧またはＲＥＡＤ電圧に出合う。この方法では、Ｄ００のみが順バイアスされ、印加されるプログラミングまたはＲＥＡＤ電圧（または電流）は、選択された抵抗変化素子ＳＷ００上にのみ印加される。
先に述べたように、図２の抵抗変化素子アレイアーキテクチャ２００は、各セルが、図１のアレイアーキテクチャ１００により必要とされる３つの制御ラインに対し、２つの別々の制御ラインのみに応答することを必要とするアドレススキームを提供する。これは、アーキテクチャおよび配置において著しい簡易化を表すが、図２のアレイアーキテクチャ２００は、依然として、各セルが原位置選択デバイス（この事例ではダイオード）を含むことを必要とする。図１のアレイアーキテクチャ１００のＦＥＴ選択デバイスの場合と同様に、この選択ダイオードは、アレイ内で使用されている抵抗変化素子が必要とするプログラミング電圧に耐えるに足る高い電力定格にされなければならず、これは、使用されている抵抗変化素子が必要とするプログラミング電圧および電流より大きい逆バイアス定格を含む。その結果、図１のＦＥＴ選択デバイスの場合のように、所定のアプリケーションにおいて、ダイオード選択デバイスは、使用されている抵抗変化素子の物理的サイズに比較して、または、アレイセルの所望される物理的サイズ限界に比較しても、十分に大きいものになる。さらに、図２のアレイアーキテクチャ２００は、抵抗変化素子のバイポーラオペレーションを許容しない。即ち、プログラミング（ＳＥＴおよびＲＥＳＥＴ）電流およびＲＥＡＤ電流は、単に一方向にのみ、即ち選択ダイオードの順バイアス方向に関連づけられる極性にのみ印加されることが可能である。所定のアプリケーションでは、例えば、ＳＥＴオペレーションが抵抗変化素子を介してビットラインからワードラインへ流れる電流によって実行され、かつＲＥＳＥＴオペレーションがワードラインからビットラインへ流れる電流によって実行されるバイポーラオペレーションが、特定の抵抗変化素子技術または設定のためのプログラミングスキームにおいて望ましい。抵抗変化素子アレイのスケールダウンおよびセル密度の増加に伴って、図２のアレイアーキテクチャ２００のこれらの、および他の設計要件は、所定のアプリケーションにおいて、回路設計およびスケーリングの双方に関して大幅な制限を示す可能性がある。
次に、図３を参照すると、抵抗変化素子アレイの第３の例示的なアーキテクチャ３００が簡略図で示されている。例示的アーキテクチャ３００では、抵抗変化素子セルにおいて選択デバイスも他の電流制限素子も使用されない。即ち、各セルは、２つの制御ライン（ワードラインおよびビットライン）を介してアクセスされる抵抗変化素子のみで構成される。
図２に詳述されているアレイアーキテクチャ２００の場合と同様に、図３のアレイアーキテクチャ３００は、アレイ内の個々の抵抗変化セルに、特定のバイアスを用いてワードラインおよびビットラインを駆動することによりアドレスすることができる。個々のアレイセル（ＣＥＬＬ００〜ＣＥＬＬｘｙ）における選択デバイスの不在により、アレイアーキテクチャ３００へのアクセスオペレーションは、プログラミング（ＳＥＴまたはＲＥＳＥＴ）またはＲＥＡＤオペレーションに必要とされるような十分な電気刺激を選択されたアレイセルへ提供し、かつ同時に、アレイ内の他のセルがその記憶している抵抗状態を変えるような電気刺激を経験しないように防止しなければならない。
例えば、図３のアレイアーキテクチャ３００におけるＣＥＬＬ００にアクセスする場合、ＷＬ［０］に十分なＲＥＡＤ、ＳＥＴまたはＲＥＳＥＴ電圧（または電流）が印加され、同時にＢＬ［０］が接地（０Ｖ）へ駆動される。残りのワードライン（ＷＬ［１］〜ＷＬ［ｙ］）および残りのビットライン（ＢＬ［１］〜ＢＬ［ｘ］）は、ＷＬ［０］へ供給される電圧（または電流）の半分で駆動される。この方法では、印加されるプログラミングまたはＲＥＡＤ電圧（または電流）の半分だけが、選択されたビットライン（ＢＬ［０］）上の残りのセル、即ちＣＥＬＬ０１〜ＣＥＬＬ０ｙ、における、および選択されたワードライン（ＷＬ［０］）上の残りのセル、即ちＣＥＬＬ１０〜ＣＥＬＬｘ０、における抵抗変化素子へ印加される。即ち、ＣＥＬＬ０１〜ＣＥＬＬ０ｙは各々、その関連のワードライン上で印加されたプログラミングまたはＲＥＡＤ電圧の半分に、かつその関連のビットライン上で０Ｖに出合い、かつＣＥＬＬ１０〜ＣＥＬＬｘ０は、その関連のワードライン上でフルのプログラミングまたはＲＥＡＤ電圧に、但し、その関連のビットライン上ではプログラミングまたはＲＥＡＤ電圧の半分だけに出合う。アレイ内の残りのセル、即ちＣＥＬＬ１１〜ＣＥＬＬｘｙ、はバイアスされず、これらのセルは各々、その関連のワードライン上およびその関連のビットライン上の双方で印加されたプログラミングまたはＲＥＡＤ電圧（または電流）の半分に出合い、その結果、これらのセルにおける抵抗変化素子には電圧降下も電流降下も生じない。この方法において、印加されるプログラミングまたはＲＥＡＤ電圧は、選択された抵抗変化素子ＳＷ００上にのみ印加され、かつ、アレイ内の幾つかの選択されていないセルがアクセスおよびアドレスオペレーション中に部分的にバイアスされる間、これらのセルに印加される電気刺激は、これらのセルの抵抗状態を変えるほど、または選択されたセルに実行されているプログラミングまたはＲＥＡＤオペレーションを妨害するほど十分なものではない。
図４は、図３の１−Ｒ抵抗変化素子アレイに対して実行された（先に図３に関連して述べたような）従来の静的ＤＣプログラミングまたはＲＥＡＤオペレーションの間の、選択されたセルおよび選択されたセルに隣接するセルをも介する電流を示す図４００である。図４００において、選択されたセル４１０は、ＷＬ１上へ十分なプログラミング（ＳＥＴまたはＲＥＳＥＴ）またはＲＥＡＤ電圧（このような電圧要件は、使用されている抵抗変化素子の具体的なアプリケーションまたはタイプによる特有の必要性により決定される）を駆動し、かつＢＬ１を接地（０Ｖ）へ引き下げることによってアクセスされる。印加されたこの電気刺激に応答して、プログラミングまたはＲＥＡＤ電流４５０が、選択された抵抗変化セル４１０を介してＷＬ１からＢＬ１へと生成される。さらに（図３に関連して先に詳述したように）、ＷＬ１へ印加される電圧レベルの半分の電圧が、選択されていないワードライン（ＷＬ０およびＷＬ２）および選択されていないビットライン（ＢＬ０およびＢＬ２）へ印加される。この方法において、選択されていないセル４２１、４２３、４２６および４２８は、バイアスされないままである（これらのセルは各々、その関連のビットライン上およびその関連のワードライン上の双方で、印加されたプログラミングまたはＲＥＡＤ電圧の半分に出合う）。そして、選択されていないセル４２２、４２４、４２５および４２７は、ＷＬ１へ印加された電圧の半分でバイアス状態になり、これらのセルを介して寄生電流４６０が発生される。先に述べたように、抵抗変化素子自体のプログラミング電圧、電流および設計パラメータを慎重に選択することにより、これらの寄生電流４６０は、選択されていないセル４２２、４２４、４２５および４２７の抵抗状態を変える、または選択されたセル４１０に対するプログラミングまたはＲＥＡＤオペレーションを妨害するには至らない量に留まる。
先に論じたように、図３に詳述されているアレイアーキテクチャ３００は、図２のアレイアーキテクチャ２００の場合と同様に、各セルが、図１のアレイアーキテクチャ１００により必要とされる３つの制御ラインに対し、２つの別々の制御ラインのみに応答することを必要とする回路構造を提供する。さらに、図３に詳述されているようなアレイアーキテクチャ３００は、各抵抗変化素子を伴う原位置選択デバイスを必要とせず、かつアレイアーキテクチャ３００は、バイポーラオペレーションを見込んでいる（即ち、プログラミングまたはＲＥＡＤ電流は、特定のアプリケーションまたは特定の抵抗変化素子技術の必要性にふさわしく、ワードラインからビットラインへ、またはビットラインからワードラインへ流れることができる）。Ｂｅｒｔｉｎらによる、参照によりその全体が本明細書に含まれる米国特許出願第２０１４ ０１６６９５９号明細書は、このようなアレイにおけるセルをプログラムしかつ読み取るための（先に論じたような）幾つかの方法について記述しながら、抵抗変化素子アレイのこのタイプのアーキテクチャを教示している。米国特許出願第２０１４ ０１６６９５９号明細書において、Ｂｅｒｔｉｎは、アレイセルが２端子抵抗変化素子のみより成るこのタイプの抵抗変化素子セルを、１−Ｒセルと称している。
図３に詳述されている（かつ、Ｂｅｒｔｉｎへの１３／７１６，４５３で論じられている）この１−Ｒセル・アレイアーキテクチャ３００は、所定のアプリケーションで、回路のアーキテクチャおよび配置に関し、（図１および図２のアレイアーキテクチャ１００および２００よりも）さらに重大な改良および簡易化を表している。例えば、アレイアーキテクチャ３００におけるセルサイズのスケーリングは、抵抗変化素子自体の物理的寸法要件によってのみ制限される。さらに、各アレイセルは、１つのデバイス（抵抗変化素子自体）と、２つの相互接続部（抵抗変化素子の第１の端子へ電気的に結合されるビットライン、および第２の端子へ電気的に結合されるワードライン）とを含むだけであることから、抵抗変化素子アレイの複雑さが大幅に低減され、所定のアプリケーションでは、製造の容易さ、コスト、スケーリング能力の向上および回路一体化に関して多くの利点が提供される。したがって、図３に詳述されているような単純化されたアレイアーキテクチャ３００（または、例えば図５に示されているアレイ構造体等の類似の変形例）は、最新技術がより高密度の抵抗変化素子アレイを求め続けることから、かなり望ましい。
しかしながら、アレイアーキテクチャ３００（および類似の変形例）は、所定のアプリケーションではかなり望ましいものの、先に述べた、かつ図３および図４に関して詳述されている従来の静的ＤＣプログラミングおよび読取り方法（および、Ｂｅｒｔｉｎへの１３／７１６，４５３において論じられている方法）は、所定のアプリケーションにおいて、抵抗変化素子アレイの配置および設計に対して制限を示す可能性がある。例えば、図４に関連して記述されているような静的ＤＣプログラミングおよびＲＥＡＤオペレーションにおける固有の寄生電流４６０は、所定のアプリケーションにおいて、抵抗変化素子アレイ内に所定の設計制約を持ち込む。例えば、このようなプログラミング方法は、所定のアプリケーションにおいて、特定の抵抗変化素子内で使用される公称ＳＥＴおよびＲＥＳＥＴ抵抗値が、他のアーキテクチャ（例えば、図１および図２における１００および２００）内で使用される抵抗変化素子とは大幅にかけ離れていることを必要とする可能性がある。公称抵抗値におけるこのような広範さは、例えば、アレイのセルを構成する抵抗変化素子と共に使用されるナノチューブ織物またはカルコゲナイドブロック内に物理的寸法要件を持ち込む可能性もある。
さらに、別の例において、抵抗変化素子アレイ内で使用されるビットラインおよびワードラインの長さは、所定のアプリケーションにおいて、図４に詳述されている寄生電流４６０に一部起因して制限される可能性がある。例えば、ＲＥＡＤに関して言えば、ビットライン当たりのセル（ビット）数が増大するにつれて、センス増幅器へのＲＥＡＤ信号は低減され、よって、センス増幅器に対する十分な信号電圧を保証するために、ビットライン当たりのセル（またはビット）数が制限される。また、かなり長いアレイラインに固有のキャパシタンスも、やはり所定のアプリケーションでは、ライン自体がその必要とされる電圧まで荷電する間に、これらの小電流を選択されていないセルを介して流させる可能性がある。これらの寄生電流値の大きさは、例えば必要とされるプログラミング電流に比べれば小さいものである場合もあるが、長期の電流の流れは、アレイ設計において十分に考慮されていなければ、選択されていないセルに記憶される抵抗値を変えるに足る、またはプログラミングまたはＲＥＡＤオペレーションを妨害するか、そうでなければ悪影響を与えるに足るものである可能性がある。このような制限は、所定のアプリケーションにおいて、セル数およびラインのキャパシタンスを減らすために、ビットラインおよびワードラインが所定の長さに制限されることを必要とする可能性がある。
別の例において、図４に詳述されているアクセスおよびアドレス方法は、所定のアプリケーションにおいて、他の抵抗変化素子アレイアーキテクチャ（例えば、図１および図２における１００および２００）よりも高いＳＥＴ、ＲＥＳＥＴおよびＲＥＡＤ電流を必要とする可能性がある。例えば、図４に示されている寄生電流４６０の多くは、同じ駆動回路、即ち、ＷＬ１上のプログラミング電圧を駆動する外部回路によって駆動される。例えば、図２に示されているもの等のアレイアーキテクチャでは、選択されたセルのみがバイアスされて有効化され、供給電流は全て、選択された抵抗変化素子を介して流れる。しかしながら、図４に示されているように、従来の静的ＤＣプログラミングまたはＲＥＡＤ方法を、（アレイセルが選択素子を含んでいない）図３に示されているもの等のアレイ構造体において用いれば、供給されるプログラミングまたはＲＥＡＤ電流は、選択されたセルだけでなく、選択されたビットラインおよび選択されたワードライン上の多くの選択されていないセルをも介して駆動される。したがって、選択されたセルを介する有効電流は、これらの所定のアプリケーションにおいて、他のアーキテクチャよりも著しく低減される可能性がある。即ち、例えば、所定のアプリケーションおよび図４に詳述されているアクセスおよびアドレス方法を用いる抵抗変化素子技術が必要とする十分なＲＥＡＤ電流を提供するためには、ＷＬ１上へ、アクセスおよびアドレス方法に固有の寄生電流を不能にするだけの極めて高いＲＥＡＤ電流（または電圧）が供給される必要があると思われる。所定のアプリケーションにおいて、このような増大された電力要件は、望ましくない可能性がある。
先に詳述したように、図３の１−Ｒ抵抗変化素子アレイアーキテクチャ３００（および類似の変形例）は、設計および製造の容易さならびにコストおよびスケーリングといった考慮事項に関して多くの利点を提供するものの、他のタイプのアレイアーキテクチャ（各々図１および図２におけるアレイアーキテクチャ１００および２００等、但しこれらに限定されない）のために開発されている静的なＤＣプログラミング方法は、所定のアプリケーションにおいてこのようなアレイ構造体の効用を制限し得る望ましくない制限を持ち込む可能性がある。このため、本開示は、（例えば、図３に詳述されているように）アレイセル内で選択デバイス（または他の電流制限素子）が使用されない１−Ｒ抵抗変化素子アレイアーキテクチャでの使用によく適する改良されたアクセスおよびアドレス方法を提供する。この改良されたアクセスおよびアドレス方法は、このようなアーキテクチャにおいて、図４に関連して述べた方法に関する上述の制限を受けることなく、ＳＥＴ、ＲＥＳＥＴおよびＲＥＡＤオペレーションを実行するために使用されることが可能である。これらのアクセスおよびアドレス方法については、後に、残りの図に関する論考において詳述する。
図５は、３Ｄ抵抗変化素子アレイ５００の斜視図である。抵抗変化素子アレイ５００は、（ｘ軸、ｙ軸およびｚ軸に沿って）３次元的に配列される１−Ｒ抵抗変化セルから成る。第１のビットライン層（５４２ａ、５４４ａ、５４６ａおよび５４８ａ）は、ｙ軸に沿って配置され、かつ第１のワードライン層（５３２ａ、５３４ａ、５３６ａおよび５３８ａ）は、ｘ軸に沿って、かつビットラインによるこの第１の層の上に配置される。ビットライン（５４２ａ、５４４ａ、５４６ａおよび５４８ａ）およびワードライン（５３２ａ、５３４ａ、５３６ａおよび５３８ａ）による２つの第１の層の間には、抵抗変化素子５１０による第１の層が配置され、ワードラインとビットラインとの各交点に１つの抵抗変化素子が存在する。抵抗変化素子は各々、第１の導電素子５１２と第２の導電素子５１４との間に配置される抵抗変化物質５１６（ナノチューブ織物層または相変化物質のブロック等、但しこれらに限定されない）から成る。所定のアプリケーションでは、これらの第１および第２の導電素子（各々、５１２および５１４）を用いて、アレイライン（ワードラインまたはビットライン）と事実上の抵抗変化物質５１６との間の導電経路を提供することが望ましい。しかしながら、これらの導電素子（５１２および５１４）は、全てのアプリケーションで必要とされるわけではない。例えば、アレイラインに使用される物質、抵抗変化素子５１６として選択される具体的な物質および使用されている配置および製造方法に依存して、所定のアプリケーションでは、抵抗変化物質のブロックがアレイライン自体へ直に接続することがより好ましい可能性もある。したがって、第１および第２の導電素子（各々５１２および５１４）を包含することは、１−Ｒ抵抗変化素子アレイのアーキテクチャを限定するものと見なされるべきではない。
第２のビットライン層（５４２ｂ、５４４ｂ、５４６ｂおよび５４８ｂ）は、ｙ軸に沿って第１のワードライン層の上に配置される。この第２のビットライン層（５４２ｂ、５４４ｂ、５４６ｂおよび５４８ｂ）と第１のワードライン層（５３２ａ、５３４ａ、５３６ａおよび５３８ａ）との間には、抵抗変化素子５１０による第２の層が配置され、ワードラインとビットラインとの各交点に１つの抵抗変化素子が存在する。第２のワードライン層（５３２ｂ、５３４ｂ、５３６ｂおよび５３８ｂ）は、ｘ軸に沿って第２のビットライン層（５４２ｂ、５４４ｂ、５４６ｂおよび５４８ｂ）の上に配置され、かつ抵抗変化素子５１０による第３の層が配置され、ワードラインとビットラインとの各交点に１つの抵抗変化素子が存在する。この方法では、従来の２Ｄアレイ構造体における僅か１６個のアレイセルより成るアレイに使用される略同じ断面積に、４８個の１−Ｒ抵抗変化素子セルより成るアレイが配列される。
図５に詳述されているような３Ｄアレイ構造体は、スケーリングおよびアレイセル密度の面でかなり望ましい。また、（図３および図４に関連して詳述されているような）１−Ｒセルアーキテクチャが比較的簡易であることも、このような３Ｄ構造体によく適合し、かつ多くの製造および機能上の利点を提供する。さらに、本開示のＲＥＡＤおよびプログラミング方法は、このような複雑なアレイ構造体に特によく適合する。後に詳しく論じるように、本開示による改良されたアクセスおよびアドレス方法は、静的ＤＣ方法に固有の設計上の制約（先に図４に関連して述べたもの等）の多くを排除する。したがって、所定のアプリケーションにおいて、本開示による方法は、図５に描かれているもの等の複雑なアレイ構造体への使用によく適合する。
次に、図６Ａおよび図６Ｂを参照すると、図３に詳述されている１−Ｒアレイアーキテクチャ３００の２つの変更バージョンが簡略図で示されている。変更されたこれらのアレイアーキテクチャ６０１および６０２は、図３に示されているアレイアーキテクチャ３００に基づく変形例として提示され、かつ本開示による改良されたＲＥＡＤ方法での使用によく適合する。アレイアーキテクチャ６０１およびアレイアーキテクチャ６０２は共に、図３におけるアレイアーキテクチャ３００の構造にほぼ等しい。１−Ｒアレイセル（ＣＥＬＬ００〜ＣＥＬＬｘｙ）は、単一の抵抗変化素子（ＳＷ００〜ＳＷｘｙ）のみで構成され、アレイセル内で原位置選択デバイスまたは他の電流制限デバイスは使用されない。セル（ＣＥＬＬ００〜ＣＥＬＬｘｙ）は各々、２つのライン、即ち、ワードライン（ＷＬ［０］〜ＷＬ［ｙ］）およびビットライン（ＢＬ［０］〜ＢＬ［ｘ］）のみに応答してアドレスされかつアクセスされる。
図６Ａおよび図６Ｂの双方を参照すると、第１の変形は、アレイ（各々６０１および６０２）内の各ビットラインに応答する測定および記憶素子の追加である。これらの測定および記憶素子は、後に図７Ａ〜図７Ｂ、図８Ａ〜図８Ｂ、図９Ａ〜図９Ｂ、図１０Ａ〜図１０Ｂおよび図１１Ａ〜図１１Ｂに関連して詳しく論じるように、本開示によるＲＥＡＤ方法における使用によく適合する。図６Ａの例示的なアレイアーキテクチャ６０１において、これらの測定および記憶素子は各々、「データ」ＦＥＴ（ＱＤ０〜ＱＤｘ）を備え、これは、制御ライン（ＲＤ＿ＤＡＴＡ０〜ＲＤ＿ＤＡＴＡｘ）により有効化されると、関連する各ビットラインをコンパレータ素子（Ｕ１〜Ｕｘ）の第１の入力へ接続する。図６Ａの例示的なアレイアーキテクチャでは、基準電圧発生器Ｕ１００によって固定基準電圧が提供され、かつ測定および記憶素子内のコンパレータ素子（Ｕ０〜Ｕｘ）の第２の入力へ供給される。このような固定基準電圧は、アレイ回路自体における回路素子によって提供されること、または具体的なアプリケーションの必要性にふさわしくアレイ外部の回路によって提供されることが可能である。関連のビットラインおよび固定基準電圧に選択的に応答するコンパレータ素子（Ｕ０〜Ｕｘ）は各々、データ出力（Ｄ０〜Ｄｘ）を提供し、これらは、後に詳しく示すように、本開示による方法において、測定および記憶素子に関連づけられるビットライン上の選択された抵抗変化素子内に記憶されるデータ値を示すために使用されることが可能である。
図６Ｂを参照すると、（図３のアレイアーキテクチャ３００と比較した場合の）アレイアーキテクチャの第２の変形は、参照抵抗素子（ＲＲＥＦ０〜ＲＲＥＦｘ）および参照ワードライン（ＷＬ＿ＲＥＦ）の追加である。これらの参照抵抗素子（ＲＲＥＦ０〜ＲＲＥＦｘ）は各々、参照ワードライン（ＷＬ＿ＲＥＦ）と電気連通する第１の端子と、ビットライン（ＢＬ［０］〜ＢＬ［ｘ］）のうちの１つと電気連通する第２の端子とを有する。この方法において、アレイ６０２内の各ビットラインは、１つの参照抵抗素子に関連づけられる。図６Ｂの例示的なアレイアーキテクチャ６０２において、測定および記憶素子は各々、さらに、「参照」ＦＥＴ（ＱＲＥＦ０〜ＱＲＥＦｘ）を備え、これは、制御ライン（ＲＤ＿ＲＥＦ０〜ＲＤ＿ＲＥＦｘ）により有効化されると、測定および記憶素子に関連づけられるビットラインから「参照」記憶キャパシタ（ＣＲＥＦ０〜ＣＲＥＦｘ）への放電経路を提供する。さらに、各測定および記憶素子は、「データ」記憶キャパシタ（ＣＤＡＴＡ０〜ＣＤＡＴＡｘ）も含み、これは、（図７Ｂの論考において詳述する）ＲＥＡＤオペレーションのデータ相の間に出合うビットライン電圧を保持するために使用される。この方法において、図６Ｂのコンパレータ素子（Ｕ０〜Ｕｘ）は各々、「データ」記憶キャパシタ（ＣＤＡＴＡ０〜ＣＤＡＴＡｘ）および「参照」記憶キャパシタ（ＣＲＥＦ０〜ＣＲＥＦｘ）の双方に応答してデータ出力（Ｄ０〜Ｄｘ）を提供し、データ出力（Ｄ０〜Ｄｘ）は、後に詳しく示すように、本開示による方法において、測定および記憶素子に関連づけられるビットライン上の選択された抵抗変化素子内に記憶されるデータ値を示すために使用されることが可能である。これらの参照抵抗素子は、本開示のＲＥＡＤ方法の少なくとも１つの態様において使用されるが、その機能については、後の図７Ｂ、図９Ａ〜図９Ｄおよび図１１Ａ〜図１１Ｂに関する論考において詳述する。
後に、図７Ａおよび図７Ｂに関する論考においてさらに詳しく述べるように、例示的な測定および記憶素子は、第１のオペレーションにおける選択されたセルを介して駆動された放電電流から結果的に生じる電圧を測定しかつ記憶するために使用されることが可能である。所定のオペレーションでは、次にこの記憶された電圧を（図６Ａに示され、かつ図７ＡのＲＥＡＤ方法において記述されるような）固定基準電圧と比較し、選択された１つまたは複数のセルの抵抗状態を決定することができる。あるいは、他のオペレーションでは、抵抗参照素子を介して駆動された放電電流から結果的に生じる電圧を測定しかつ記憶するために、第２のプロセスステップを用いることができる。次には、記憶された２つの電圧を比較して、（図６Ｂに示され、かつ図７Ｂの方法において記述されるような）１つまたは複数の選択されたセルの抵抗状態を決定することができる。さらに、各ビットラインに応答する別々の測定および記憶素子により、例示的なアレイアーキテクチャ６０１および６０２は、選択されたワードライン上の全てのアレイセルを同時に読み取るために使用されることが可能である。このような機能は、高速のデータＲＥＡＤオペレーションまたはページモードのＲＥＡＤオペレーションが必要とされる所定のアプリケーションにおいて、極めて望ましいものである可能性がある。
例示的なアレイアーキテクチャ６０１および６０２は、所定の回路素子で構成されかつあらゆるビットラインが専用の測定および記憶素子に応答する例示的な測定および記憶素子を描いているが、本開示による方法がこうした点に限定されないことは留意されるべきである。実際に、後にさらに詳しく述べるように、本開示による方法は、単に、印加された読取り電圧から結果的に生じる放電電流または電圧が観察され、かつその値またはレベルがＲＥＡＤオペレーションの間に一時的に記憶または記録されることを要求する。図６Ａおよび図６Ｂに描かれている例示的な測定および記憶素子の目的は、この機能を実行できる電気回路の非限定的な例を示すことにある。放電電圧および／または電流（または単に、これらの電圧および電流の値）の観察、測定および記憶は、多数の類似回路素子およびアーキテクチャによって達成される可能性もある。さらに、所定のアプリケーションにおいて、このような測定は、アレイ自体の外部で（例えば、外部測定素子を介して、またはＲＥＡＤ電圧自体を駆動する電源素子内部で）実行される可能性もある。さらにまた、本開示の方法による測定および記憶素子は、必要な測定および記憶素子の数の低減等のために、アレイ内の１つまたは複数のビットラインに応答するように多重化される可能性もある。
図７Ａおよび図７Ｂは、抵抗変化素子アレイ内の１つまたは複数のセルにＲＥＡＤオペレーションを実行するための本開示による方法を詳述するフローチャートである。具体的には、図７Ａは、ＲＥＡＤ電圧（ＶＲＤ）が１つまたは複数の選択されたセルへ、これらの選択されたセルを介してＲＥＡＤ電流を提供するために印加される、ＲＥＡＤ方法を詳述している。この電流／電圧は、コンパレータ素子の一方の端子上に発現し、もう一方の端子に印加される固定電圧参照と比較されて、１ステップＲＥＡＤオペレーションにおいて１つまたは複数の選択されたセルに記憶される抵抗状態が決定される。図７Ｂは、第１のオペレーション（「データ」ＲＥＡＤ相）において、ＲＥＡＤ電圧（ＶＲＤ）が１つまたは複数のセルへ印加されて、これらのセルを介するＲＥＡＤ電流が提供され、かつ次に、第２のオペレーション（「参照」ＲＥＡＤ相）において、同等のＲＥＡＤ電圧（ＶＲＤ）が１つまたは複数の参照抵抗素子へ印加されて、これらの素子を介する電流が提供されるＲＥＡＤ方法を詳述している。（２ステップＲＥＡＤオペレーションにおいて達成される）これらの位相の双方から結果的に生じる電流／電圧は、一時的に記憶され、１つまたは複数の選択されたセルの抵抗状態を決定するために比較される。
図７Ａに記述されているような本開示によるＲＥＡＤ方法を例示するために、図８Ａは、図７Ａに記述されているように実行される例示的なＲＥＡＤオペレーション方法の間に、図６Ａに示されている抵抗変化素子アレイアーキテクチャ６０１へ印加される電圧を描いた簡略図を提供している。さらに、図８Ｂは、図８Ａに描かれているＲＥＡＤオペレーションの間のＢＬ［１］に沿ったアレイ素子を詳述する縮小略図である。さらに、図１０Ａおよび図１０Ｂは、図７Ａに詳述されているような本開示による２つの例示的なＲＥＡＤオペレーションを示す一連の波形図を提供している。特に、図１０Ａは、セルが論理「１」として読み取られる（図６Ａおよび図８Ａに示されているような）ＣＥＬＬ１１上のＲＥＡＤオペレーションを描き、かつ図１０Ｂは、セルが論理「０」として読み取られる同一セル上のＲＥＡＤオペレーションを描いている。
さらに、図７Ｂ（プロセスステップ７０４ｂまで）に記述されているような本開示によるＲＥＡＤ方法を例示するために、図９Ａは、図７Ｂに記述されているＲＥＡＤオペレーション方法の第１の位相（「データ」ＲＥＡＤ相）の間に、図６Ｂに示されている抵抗変化素子アレイアーキテクチャへ印加される電圧を描いた簡略図を提供している。さらに、図９Ｂは、図９Ａに描かれているプロセスステップの間のＢＬ［１］に沿ったアレイ素子を詳述する縮小略図である。同様に、図９Ｃは、図７Ｂ（プロセスステップ７０７ｂまで）に記述されているＲＥＡＤオペレーションの第２の位相（「参照」ＲＥＡＤ相）の間に、図６Ｂに示されている抵抗変化素子アレイアーキテクチャへ印加される電圧を描いた簡略図である。さらに、図９Ｄは、図９Ｃに描かれているプロセスステップの間のＢＬ［１］に沿ったアレイ素子を詳述する縮小略図である。図９Ｂおよび図９Ｄは、図７Ｂに記述されている方法に従って実行されるＲＥＡＤオペレーションの各位相中に実現されるビットライン電圧（ＶＢＬ１）を例示するために配置されている。これらのビットライン電圧（ＶＢＬ１）は、（各々、ＣＤＡＴＡ１およびＣＲＥＦ１内に）一時的に記憶され、かつ例示的なＲＥＡＤオペレーションにおいて、読み取られているセルの状態を決定するためにコンパレータ素子（Ｕ１）へ提供される。これらのビットライン電圧（ＶＢＬ１）は、テブナン電圧（ＶＴＨ）として図１２Ｂにおいても示され、かつ計算される。さらに、図１１Ａおよび図１１Ｂは、図７Ｂに詳述されているような本開示による２つの例示的なＲＥＡＤオペレーションを示す一連の波形図を提供している。特に、図１１Ａは、セルが論理「１」として読み取られる（図６Ｂおよび図９Ａに示されているような）ＣＥＬＬ１１上のＲＥＡＤオペレーションを描き、かつ図１１Ｂは、セルが論理「０」として読み取られる同一セル上のＲＥＡＤオペレーションを描いている。
次に、図７Ａおよび図７Ｂの双方を参照すると、第１のプロセスステップ７０１ａ／７０１ｂにおいて、抵抗変化素子アレイ内の全てのビットラインおよびワードライン（参照ワードラインを含む）は、接地（０Ｖ）に初期化される。次のプロセスステップ７０２ａ／７０２ｂでは、アレイ内のビットラインが全て浮動され、かつ読み取られるべきセルに関連づけられるアレイ内のビットラインが各々測定および記憶素子へ接続される。次のプロセスステップ７０３ａ／７０３ｂでは、選択されたワードライン、即ち、読み取られるべき１つまたは複数のセルに関連づけられるワードライン、が必要なＲＥＡＤ電圧（ＶＲＤ）へと駆動され、その間、選択されていないワードラインは全て、接地（０Ｖ）に保たれる。この方法において、１つまたは複数のＲＥＡＤ電流（ＩＲＤ）は、抵抗変化素子アレイ内の１つまたは複数の選択されたセルを介して選択されたワードラインから１つまたは複数の選択されたセルに関連づけられる１つまたは複数のビットラインへ、かつ関連の１つまたは複数のビットライン上の選択されていないセルの並列結合を介して接地へ、流れることを許容される。この電流経路については、図８Ｂおよび図９Ｂにおいてより明確に示されていて、これらの図面に関する論考においてさらに詳しく述べる。
次のプロセスステップ７０４ａ／７０４ｂでは、１つまたは複数の選択されたビットラインへ接続される１つまたは複数の測定および記憶素子を用いて、１つまたは複数の選択されたアレイセルの各々を介して結果的に生じるＲＥＡＤ電流（ＩＲＤ）の値（または、この電流から結果的に生じる電圧レベル）を観察し、かつ図７Ｂの事例では、これを一時的に記憶する。例えば、図６Ｂに詳述されている例示的なアレイ構造体では、測定および記憶素子内の記憶キャパシタを用いて、ビットライン上の選択されたアレイ素子内に記憶された抵抗値と、同じビットライン上の選択されていないアレイセルの結合された並列抵抗との間の抵抗分割を介して流れるＲＥＡＤ電流（ＩＲＤ）から結果的に生じる電圧が一時的に記憶される。結果的に生じるこの電圧値は、ＲＥＡＤ電流（ＩＲＤ）の値を指し、延いては、選択されたアレイセル内の抵抗変化素子に記憶される抵抗値を指す。
具体的に、図７Ａを参照すると、プロセスステップ７１０ａにおいて、この観察された電圧が固定電圧参照と比較され、１つまたは複数の選択されたアレイセル内に記憶される抵抗状態が決定される。先に述べたように、この固定電圧参照は、アレイ内の回路（例えば、アレイセルと同じダイ上に位置決めされるバンドギャップ電圧発生器回路）を介して、または、具体的なアプリケーションの必要性に最もふさわしく外部回路（例えば、較正電圧供給回路）から提供されることが可能である。
具体的に、図７Ｂを参照すると、プロセスステップ７０５ｂにおいて、全てのビットラインおよびワードライン（参照ワードラインを含む）は、接地（０Ｖ）に再初期化される。これにより、ＲＥＡＤオペレーションの第１の位相（「データ」ＲＥＡＤ相）が完了し、第２の位相（「参照」ＲＥＡＤ相）が始まる。次のプロセスステップ７０６ｂでは、アレイ内のビットラインが全て再度浮動され、かつ読み取られるべきセルに関連づけられるアレイ内のビットラインが各々測定および記憶素子へ再度接続される。次のプロセスステップ７０７ｂでは、参照ワードライン、即ち、アレイ内の参照抵抗素子に関連づけられるワードライン、が必要なＲＥＡＤ電圧（ＶＲＤ）へと駆動され、その間、他のワードラインは全て、接地（０Ｖ）に保たれる。この方法において、１つまたは複数のＲＥＡＤ電流（ＩＲＤ）は、抵抗変化素子アレイ内の１つまたは複数の抵抗参照素子を介して参照ワードラインから１つまたは複数の選択されたセルに関連づけられる１つまたは複数のビットラインへ、かつ関連の１つまたは複数のビットライン上のアレイセルの並列結合を介して接地へ、流れることを許容される。
次のプロセスステップ７０８ｂでは、１つまたは複数の選択されたビットラインへ接続される１つまたは複数の測定および記憶素子を用いて、１つまたは複数の参照抵抗素子の各々を介して結果的に生じるＲＥＡＤ電流（ＩＲＤ）の値を観察し、かつこれを記憶する。次のプロセスステップ７１０ｂでは、（プロセスステップ７０４ｂにおいて）１つまたは複数の選択されたアレイセルを介して測定されかつ記憶されたＲＥＡＤ電流が、（プロセスステップ７０８ｂにおいて）１つまたは複数の参照抵抗素子を介して測定されかつ記憶されたＲＥＡＤ電流と比較され、１つまたは複数の選択されたアレイセル内に記憶される抵抗状態が決定される。
本開示による方法において、アレイ内の参照抵抗素子は、ＳＥＴ状態の公称抵抗値と、ＲＥＳＥＴ状態の公称抵抗値との間の抵抗値を有するように選択される。したがって、選択されたアレイセルを介するＲＥＡＤ電流（または、印加ＲＥＡＤ電流から結果的に生じる電圧）であって、その測定値が、同じビットライン上の参照抵抗素子を介するＲＥＡＤ電流（または印加ＲＥＡＤ電流から結果的に生じる電圧）より高いものは、選択されたアレイセルが第１の論理値（例えば、論理「１」またはＳＥＴ状態）でプログラムされていることを示すことになる。また、選択されたアレイセルを介するＲＥＡＤ電流（または、印加ＲＥＡＤ電流から結果的に生じる電圧）であって、その測定値が、同じビットライン上の参照抵抗素子を介するＲＥＡＤ電流（または印加ＲＥＡＤ電流から結果的に生じる電圧）より低いものは、選択されたアレイセルが第２の論理値（例えば、論理「０」またはＲＥＳＥＴ状態）でプログラムされていることを示すことになる。（選択されたアレイセルおよび参照抵抗素子の双方を介する）これらのＲＥＡＤ電流は、ＲＥＡＤオペレーションの２位相中に実現される異なるＲＥＡＤ電流レベルを示す、延いては、選択されたセルおよび参照抵抗素子の異なる抵抗値を示すビットライン電圧（ＶＢＬ、図９Ｂおよび図９Ｄに関して詳しく論じる）を実現する。結果的に生じるこれらのビットライン電圧は、次に、選択されたセルの状態を決定するために比較されることが可能である。しかしながら、所定のアプリケーションでは、電流検出コンパレータ（または他のタイプの測定素子）が使用される可能性もあることは留意されるべきである。このような事例では、結果的に生じるビットライン電圧ではなく、ＲＥＡＤ電流が直に比較される可能性もある。
先に述べたように、本開示の所定の態様によれば、選択されたセルの抵抗状態は、選択されたアレイセルの電気応答を、選択されたセルと同じビットライン上の参照抵抗素子のそれと比較することによって決定される。したがって、選択されたセル内の抵抗変化素子および参照抵抗素子は共に、基本的に同じ回路状態（アレイラインのキャパシタンスおよびインピーダンス、選択されていないセルの電気抵抗、アレイ内の漏れ経路、他）の下にあり、よって、電気応答の差は、主として、ＲＥＡＤされる抵抗変化素子と参照抵抗素子との電気抵抗の差に起因する。この方法では、電流または電圧の僅差を、アレイセル内に原位置回路素子を追加する必要なしに確実かつ迅速に検出することができる。所定のアプリケーションにおいて、この精密さは、（例えば、図１および図２に関して論じているもの等、従来の静的ＤＣアクセスおよびアドレス方法と比較して）著しく低いＲＥＡＤ電圧および電流ならびに超高速なＲＥＡＤタイミングの使用を許容することができる。
図６Ａおよび図６Ｂに関する論考において先に論じたように、例示的なアレイアーキテクチャ６０１および６０２内に描かれている例示的な測定および記憶素子は、本開示のこの態様によく適合するが、本開示による方法がこれに限定されるものでないことは留意されるべきである。実際に、本開示のＲＥＡＤ方法は、結果的に生じるＲＥＡＤ電流（ＩＲＤ）または電圧分割値がＲＥＡＤ電圧（ＶＲＤ）の選択されたワードラインへの印加中に測定されかつ記憶されることのみを必要とする。図６Ａおよび図６Ｂは、記憶キャパシタおよびコンパレータ素子を備える測定および記憶素子の特定の実装を描いているが、本開示による方法がこれに限定されないことは留意されるべきである。先に述べたように、図７Ａおよび図７Ｂに詳述されているＲＥＡＤ方法が必要とするようなＲＥＡＤ電圧および／または電流（または単に、これらの電圧および電流の値）の観察、測定および記憶は、幾つかの類似する回路素子およびアーキテクチャによって達成される可能性もある。さらに、所定のアプリケーションにおいて、このような測定は、アレイ自体の外部で（例えば、外部測定素子を介して、またはＲＥＡＤ電圧自体を駆動する電源素子内部で）実行される可能性もある。したがって、図７Ａおよび図７ＢのＲＥＡＤ方法に関連して先に述べた特定の測定および記憶素子の使用は、単に本開示による方法を例示するための非限定的な例として意図されている。
また、先に述べたように、図７Ａおよび図７Ｂのフローチャートに詳述されているＲＥＡＤ方法が、アレイ内の単一セルにアクセスしかつその抵抗状態を決定するために使用可能であること、または、アレイ内の複数のセルの抵抗状態を同時に決定するために使用可能であることも留意されるべきである。さらに、図７Ａおよび図７Ｂに詳述されているようなこのＲＥＡＤ方法は、選択されたワードラインを必要なＲＥＡＤ電圧へと駆動すること、選択されていないワードラインを接地すること、およびビットラインを浮動させる（よって、選択されたワードライン上の１つまたは複数のアレイセルを読み取ることができる）ことについて記述しているが、本開示による方法は、これらに限定されるものではない。実際に、本開示によるＲＥＡＤ方法は、アレイ内の全てのワードラインを浮動させること、選択されたビットラインを必要なＲＥＡＤ電圧へと駆動すること、および選択されていないビットラインを接地することによって使用される可能性もある。このようなオペレーションでは、測定および記憶素子がビットラインではなくワードラインに応答し、かつ選択されたビットライン上の１つまたは複数のセルが読み取られることになる。
次に、図８Ａを参照すると、図６Ａの簡略図６０１が修正されて略図８０１が実現されている。略図８０１は、図７Ａに従って実行された例示的なＲＥＡＤオペレーションの間に、即ち、選択されたワードライン上の１つまたは複数のセルを介してＲＥＡＤ電流（ＩＲＤ）を誘導すべく選択されたワードラインをバイアスする間に、例示的な抵抗変化素子アレイへ印加される電気刺激を示している。具体的には、図８Ａでは、ＷＬ［１］が選択されて必要なＲＥＡＤ電圧（ＶＲＤ）へと駆動されていて、同時に残りのワードライン（ＷＬ［０］およびＷＬ［２］〜ＷＬ［ｙ］）は、接地（０Ｖ）に保持されている。アレイ内のビットライン（ＢＬ［０］〜ＢＬ［ｘ］）は全て、浮動される。この方法において、ＲＥＡＤ電流（ＩＲＤ）は、ＷＬ［１］上の各抵抗変化素子（即ち、ＳＷ０１〜ＳＷｘ１）を介して駆動される。
図８Ｂを参照すると、図８Ａの略図８０１がさらに縮小されて略図８０２が実現されている。略図８０２は、この例示的なＲＥＡＤオペレーションの間にＢＬ［１］上の素子へ印加される電気刺激を分かりやすく示している。図８Ｂから分かるように、ＢＬ［１］上の電圧（ＶＢＬ１）は、ＢＬ［１］上の選択されていないアレイセル（即ち、ＳＷ１０およびＳＷ１ｙ）内の抵抗変化素子と、ＢＬ［１］上の選択されたセル（即ち、ＳＷ１１）内の抵抗変化素子の抵抗ＲＳＥＬとの並列結合間の電圧分割によって決定される。図８Ｂの略図には、ＢＬ［１］上に固有のキャパシタンスを表すために、ＣＢＬ１が包含されていて、これが、ビットラインの荷電可能な速度、延いてはＣＥＬＬ１１（または、ＢＬ［１］上の任意のセル）に対して実行可能なＲＥＡＤオペレーションの速度を制限する。しかしながら、ＣＢＬ１が一旦荷電するに足る時間を有したとすれば、ＶＢＬ１は、基本的に次式によって決定される。
ＶＢＬ１ ＝ ＶＲＤ ＊ ＲＵＮＳＥＬ ／ （ＲＳＥＬ ＋ ＲＵＮＳＥＬ） ［式１］
そして、ＲＳＥＬは、基本的に、選択されたアレイセル内に記憶される抵抗（ＲＳＷ１１）であることから、これは、次式のようになる。
ＶＢＬ１ ＝ ＶＲＤ ＊ ＲＵＮＳＥＬ ／ （ＲＳＷ１１ ＋ ＲＵＮＳＥＬ） ［式２］
さらに、ＲＵＮＳＥＬは、基本的に、選択されていないアレイセル内に記憶された抵抗（ＲＳＷ１０〜ＲＳＷ１ｙ）の並列結合であって、基本的には、次式が成り立つ。
ＲＵＮＳＥＬ ＝ ＲＥＱ ／ （ｎ − １） ［式３］
ここで、ＲＥＱは、選択されたビットライン上の選択されていないセルの有効抵抗であり、ｎは、選択されたビットライン上のセル数である。この有効抵抗値（ＲＥＱ）については、図１４に関する論考においてさらに詳しく述べる。 式３を式２へ代入すると、次式が得られる。
ＶＢＬ１ ＝ ＶＲＤ ＊ （ＲＥＱ ／ ｎ −１） ／ （ＲＳＷ１１ ＋ （ＲＥＱ ／ （ｎ − １）） ［式４］
上記の式４に詳述されているように、ＲＥＡＤオペレーションにおけるこの時点でのＶＢＬ１上の電圧レベルは、選択された抵抗変化素子に記憶される抵抗状態（ＲＳＷ１１）を示している。ＲＤ＿ＤＡＴＡ１を有効化することにより、ビットラインＢＬ［１］は、ＱＤ１を介してコンパレータ素子Ｕ１の第１の入力（図８ＢにおけるノードＶＤＡＴＡ１）へ接続される。次に、この電圧（ＶＤＡＴＡ１）を、コンパレータ素子Ｕ１の第２の入力へ接続された固定電圧参照（図８ＢにおいてＶＲＥＦで表されている）と比較すれば、選択されたセル（本例ではＳＷ１１）内に記憶される抵抗状態（延いては、論理値）を決定することができる。即ち、（コンパレータ素子Ｕ１の第１の入力へ印加される）ノードＶＤＡＴＡ１上の電圧レベルが、（コンパレータ素子Ｕ１の第２の入力へ印加される）ＶＲＥＦより高ければ、ＣＥＬＬ１１内に記憶される抵抗状態は、第１の論理値（例えば、論理「１」またはＳＥＴ状態）となることが決定される。逆に、ノードＶＤＡＴＡ１上に記憶された電圧レベルが、ＶＲＥＦより低ければ、ＣＥＬＬ１１内に記憶される抵抗状態は、第２の論理値（例えば、論理「０」またはＲＥＳＥＴ状態）となることが決定される。
次に、図９Ａを参照すると、図６Ｂの簡略図６０２が修正されて略図９０１が実現されている。略図９０１は、図７Ｂのプロセスステップ７０４ｂの間に、即ち、選択されたワードライン上の１つまたは複数のセルを介してＲＥＡＤ電流（ＩＲＤ）を誘導すべく選択されたワードラインをバイアスする間に、例示的な抵抗変化素子アレイへ印加される電気刺激を示している。具体的には、図９Ａでは、ＷＬ［１］が選択されて必要なＲＥＡＤ電圧（ＶＲＤ）へと駆動されていて、同時に残りのワードライン（ＷＬ［０］およびＷＬ［２］〜ＷＬ［ｙ］）は、接地（０Ｖ）に保持されている。アレイ内のビットライン（ＢＬ［０］〜ＢＬ［ｘ］）は全て、浮動される。この方法において、ＲＥＡＤ電流（ＩＲＤ）は、ＷＬ［１］上の各抵抗変化素子（即ち、ＳＷ０１〜ＳＷｘ１）を介して駆動される。
図９Ｂを参照すると、図９Ａの略図９０１がさらに縮小されて略図９０２が実現されている。略図９０２は、この位相のＲＥＡＤオペレーションの間にＢＬ［１］上の素子へ印加される電気刺激を分かりやすく示している。図９Ｂから分かるように、ＢＬ［１］上の電圧（ＶＢＬ１）は、ＢＬ［１］上の選択されていないアレイセル（即ち、ＳＷ１０およびＳＷ１２〜ＳＷ１ｙ）内の抵抗変化素子ＲＵＮＳＥＬおよびＢＬ［１］上の参照抵抗素子（ＲＲＥＦ１）と、ＢＬ［１］上の選択されたセル（即ち、ＳＷ１１）内の抵抗変化素子の抵抗ＲＳＥＬとの並列結合間の電圧分割によって決定される。図９Ｂの略図には、ＢＬ［１］上に固有のキャパシタンスを表すために、ＣＢＬ１が包含されていて、これが、ビットラインの荷電可能な速度、延いてはＣＥＬＬ１１（または、ＢＬ［１］上の任意のセル）に対して実行可能なＲＥＡＤオペレーションの速度を制限する。しかしながら、ＣＢＬ１が一旦荷電するに足る時間を有したとすれば、ＶＢＬ１は、基本的に次式によって決定される。
ＶＢＬ１ ＝ ＶＲＤ ＊ ＲＵＮＳＥＬ ／ （ＲＳＥＬ ＋ ＲＵＮＳＥＬ） ［式５］
そして、ＲＳＥＬは、基本的に、選択されたアレイセル内に記憶される抵抗（ＲＳＷ１１）であることから、これは、次式のようになる。
ＶＢＬ１ ＝ ＶＲＤ ＊ ＲＵＮＳＥＬ ／ （ＲＳＷ１１ ＋ ＲＵＮＳＥＬ） ［式６］
上記の式６に詳述されているように、ＲＥＡＤオペレーションにおけるこの時点でのＶＢＬ１上の電圧レベルは、選択された抵抗変化素子に記憶される抵抗状態（ＲＳＷ１１）を示している。ＲＤ＿ＤＡＴＡ１を有効化することにより、記憶キャパシタＣＤＡＴＡ１は、ＱＤ１を介してＢＬ１へ接続され、かつこの電圧（ＶＢＬ１）は、残りのＲＥＡＤオペレーションの間にＣＤＡＴＡ１に記憶される。
次に、図９Ｃを参照すると、図６Ｂの簡略図６０２が再び修正されて略図９０３が実現されている。略図９０３は、図７Ｂのプロセスステップ７０７ｂの間に、即ち、アレイ内の参照抵抗素子を介してＲＥＡＤ電流（ＩＲＤ）を誘導すべく参照ワードラインをバイアスする間に、例示的な抵抗変化素子アレイへ印加される電気刺激を示している。具体的には、図９Ｃでは、ＷＬ＿ＲＥＦが必要なＲＥＡＤ電圧（ＶＲＤ）へと駆動され、同時に残りのワードライン（ＷＬ［０］〜ＷＬ［ｙ］）が接地（０Ｖ）に保持されている。アレイ内のビットライン（ＢＬ［０］〜ＢＬ［ｘ］）は全て、浮動される。この方法において、ＲＥＡＤ電流（ＩＲＤ）は、アレイ内の各参照抵抗素子（即ち、ＲＲＥＦ０〜ＲＲＥＦｘ）を介して駆動される。
図９Ｄを参照すると、図９Ｃの略図９０３がさらに縮小されて略図９０４が実現されている。略図９０４は（図９Ｂの場合のように）、この位相のＲＥＡＤオペレーションの間にＢＬ［１］上の素子へ印加される電気刺激を分かりやすく示している。図９Ｄから分かるように、ＢＬ［１］上の電圧（ＶＢＬ１）は、ＢＬ［１］上の全てのアレイセル（選択されたセルを含む）（即ち、ＳＷ１０〜ＳＷ１ｙ）内の抵抗変化素子ＲＵＮＳＥＬと、ＢＬ［１］上の参照抵抗素子（ＲＲＥＦ１）ＲＳＥＬとの並列結合間の電圧分割によって決定される。また、図９Ｂの場合と同様に、図９Ｄの略図には、ＢＬ［１］上に固有のキャパシタンスを表すためにＣＢＬ１が包含されていて、これが、ビットラインの荷電可能な速度、延いてはＣＥＬＬ１１（または、ＢＬ［１］上の任意のセル）に対して実行可能なＲＥＡＤオペレーションの速度を制限する。しかしながら、ＣＢＬ１が一旦荷電するに足る時間を有したとすれば、ＶＢＬ１は、やはり基本的に次式によって決定される。
ＶＢＬ１ ＝ ＶＲＤ ＊ ＲＵＮＳＥＬ ／ （ＲＳＥＬ ＋ ＲＵＮＳＥＬ） ［式７］
また、ＲＳＥＬは、基本的に、この位相のＲＥＡＤオペレーションにおけるＢＬ［１］上の参照抵抗素子の抵抗（ＲＲＥＦ１）であることから、これは、次式のようになる。
ＶＢＬ１ ＝ ＶＲＤ ＊ ＲＵＮＳＥＬ ／ （ＲＲＥＦ１ ＋ ＲＵＮＳＥＬ） ［式８］
上記の式８に詳述されているように、ＲＥＡＤオペレーションにおけるこの時点でのＶＢＬ１上の電圧レベルは、ＲＲＥＦ１の抵抗値を示していて、これは、（先に本開示において記述したように）公称ＳＥＴ抵抗値と公称ＲＥＳＥＴ抵抗値との間となるように選択されている。ＲＤ＿ＲＥＦ１を有効化することにより、記憶キャパシタＣＲＥＦ１は、ＱＲＥＦ１を介してＢＬ１へ接続され、かつこの電圧（ＶＢＬ１）は、残りのＲＥＡＤオペレーションの間にＣＲＥＦ１に記憶される。
先に論じたＲＥＡＤオペレーションの双方の位相（即ち、図９Ａおよび図９Ｂに詳述されている「データ」相および図９Ｃおよび図９Ｄに詳述されている「参照」相）において、ＲＵＮＳＥＬは、基本的に一定のままである。ＢＬ［１］上の選択されていないセル内の抵抗変化素子の抵抗は、これらの位相の双方を通じて不変のままであり、延いてはまた、これらの抵抗素子の並列結合も不変のままである。ＲＥＡＤオペレーションの第１の位相（図９Ａおよび図９Ｂ）では、並列抵抗結合ＲＵＮＳＥＬがＲＲＥＦ１を含み、かつ第２の位相（図９Ｃおよび図９Ｄ）では、ＲＵＮＳＥＬがＲＳＷ１１を含んでいるが、（例えば、ビットライン数が３２、６４、１２８、２５６、５１２、１０２４またはこれ以上ですらある）大型のビットラインアレイを有する実用的なアプリケーションでは、この差は容認できる。したがって、ＲＵＮＳＥＬの値は、式６および式８の双方で定数と捉えることができる。また、ＲＥＡＤオペレーションの各位相において測定されかつ記憶されるＢＬ［１］電圧（ＶＢＬ１）の差分は、選択されたアレイセル（ＣＥＬＬ１１）内に記憶される抵抗状態（延いては、論理値）を決定するために使用されることが可能である。即ち、ＣＤＡＴＡ１に記憶された電圧レベルが、ＣＲＥＦ１に記憶された電圧レベルより高ければ、ＣＥＬＬ１１内に記憶される抵抗状態は、第１の論理値（例えば、論理「１」またはＳＥＴ状態）となることが決定される。逆に、ＣＤＡＴＡ１に記憶された電圧レベルが、ＣＲＥＦ１に記憶された電圧レベルより低ければ、ＣＥＬＬ１１内に記憶される抵抗状態は、第２の論理値（例えば、論理「０」またはＲＥＳＥＴ状態）となることが決定される。
選択されたアレイセルの電気応答を、固定電圧参照、または同じアレイ（または回路）内に位置決めされかつ同じ状態下にある参照素子の電気応答の何れかと比較することにより、選択されたセル内に記憶される値は、所定のアプリケーションにおいて、選択されたアレイセル内の電気応答と何らかの既定値または期待値との比較を必要とするＲＥＡＤ方法よりも低い電圧および電流ＲＥＡＤ刺激を用いて、より高速かつ正確に決定（即ち、ＲＥＡＤ）されることが可能である。この参照比較ステップ（図７Ａおよび図７Ｂにおけるプロセスステップ７１０ａ／７１０ｂ）については、図１０Ａ〜図１０Ｂおよび図１１Ａ〜図１１Ｂの波形図においてさらに示し、かつ後にさらに詳しく説明する。
次に、図１０Ａを参照すると、一連の波形図が、図７Ａに記述されているような本開示の方法による図６ＡのＣＥＬＬ１１に対する例示的なＲＥＡＤオペレーション１００１を詳述している。図１０Ａの例示的なＲＥＡＤオペレーション１００１において、ＳＷ１１は、論理「１」またはＳＥＴ状態に対応して、予め比較的低い抵抗状態にプログラムされていることが想定されている。
時間指数ｔ０において、アレイライン（即ち、全てのビットラインおよびワードライン）は、接地（０Ｖ）に初期化される。これは、図７Ａにおけるプロセスステップ７０１ａに対応する。したがって、ＷＬ［１］およびＶＢＬ１の波形は、共に、０Ｖであることが示されている。また、ＲＤ＿ＤＡＴＡ１も、ｔ０において低値に保持され、ＱＤ１（図６Ａ、図８Ａおよび図８Ｂに示されている）が無効化されている。ＶＤＡＴＡ１の波形も、接地（０Ｖ）に存在する。ＶＲＥＦの波形は、定電圧で示され、かつこれが、ＲＥＡＤオペレーション全体に渡って続く。先に論じたように、ＶＲＥＦの電圧レベルは、公称ＳＥＴ状態および公称ＲＥＳＥＴ状態に関して予期されるＶＢＬ電圧の間となるように選択される。最後に、Ｄ１波形は、高インピーダンス状態を示し、コンパレータ素子（図６Ａ、図８Ａおよび図８ＢにおけるＵ１）が無効化されていることを示している。これは、図１０Ａの例示的なＲＥＡＤオペレーションにおいて、ＲＥＡＤオペレーションが、図７Ａにおけるプロセスステップ７１０ａに対応する時間指数ｔ３まで有効なデータ結果を生み出さないことを強化するために行われる。
時間指数ｔ１（図７Ａにおけるプロセスステップ７０２ａおよび７０３ａに対応する）において、アレイ内のビットラインは、高インピーダンスへと駆動されて測定および記憶素子へ接続される。同じく時間指数ｔ１において、この例示的なＲＥＡＤオペレーションの選択されたワードラインであるＷＬ［１］は、必要なＲＥＡＤ電圧（図８Ａおよび図８ＢにおけるＶＲＤ）へと駆動される。明確さのために図１０Ａには表示されていない、アレイ内の選択されていないワードラインは、接地（０Ｖ）に保持されたままである。これに対応して、図１０Ａの波形図では、時間指数ｔ１においてＷＬ［１］が駆動ＲＥＡＤ電圧まで荷電を開始し、かつＶＢＬ１も（ＷＬ［１］を追って）、（図８Ｂに関連して先に詳しく論じたように）ＳＷ１１内に記憶された抵抗値を示す電圧へと荷電する。同じく時間指数ｔ１において、ＲＤ＿ＤＡＴＡ１は、高値へと駆動され、（図６Ａ、図８Ａおよび図８Ｂに示されているように）ＱＤ１が有効化されて、ノードＶＤＡＴＡ１がＶＢＬ１電圧と共に追跡できるようにされる。そしてＤ１は、Ｕ１が（図６Ａ、図８Ａおよび図８Ｂに示されているように）依然として無効化された状態で、高インピーダンス状態に留まる。
時間指数ｔ２（図７Ａにおけるプロセスステップ７０４ａに対応する）までに、ＶＢＬ１は、十分な時間を経てＳＷ１１に記憶された抵抗値を示す電圧レベルまで完全に荷電し、この電圧が、（図８Ｂに示されているように、ＱＤ１を介してＢＬ［１］へ電気接続されている）ノードＶＤＡＴＡ１を介して（同じく図８Ｂに示されているような）コンパレータ素子Ｕ１の第１の入力へ提供される。（図８Ｂに示されているような）コンパレータ素子Ｕ１は、時間指数ｔ２において有効化されることが推測され、よって、ＶＤＡＴＡ１（コンパレータ素子Ｕ１の第１の入力へ印加される電圧）がＶＲＥＦ（コンパレータ素子Ｕ１の第２の入力へ印加される電圧）より高い状態で、Ｄ１は、移行して高い電圧レベル（論理「１」）を示す。時間指数ｔ３（図７Ａにおけるプロセスステップ７１０ａに対応する）までに、この結果は、このアレイから外部制御回路（マイクロプロセッサ、マイクロコントローラまたはＦＧＰＡ等、但しこれらに限定されない）へと出力される準備が整う。時間指数ｔ４までに、ワードラインおよびビットラインは接地（０Ｖ）へ戻され、ＲＤ＿ＤＡＴＡ１が再び低値へと駆動され、コンパレータ素子Ｕ１が無効化されてＲＥＡＤオペレーションが完了する。（図７Ａに記述されているような）本開示によるこのＲＥＡＤ方法の所定のアプリケーションでは、ＱＤ１および対応するＲＤ＿ＤＡＴＡ１信号が必要でない場合もあることは留意されるべきである。実際に、このようなアプリケーションでは、コンパレータ素子Ｕ１の第１の入力がＢＬ［１］へ直に接続される可能性もあり、かつビットラインＢＬ［１］と略同時にＶＲＥＦへ遷移される基準電圧は、結果的に生じるＶＢＬ電圧まで荷電する。
先に論じたように、ＢＬ［１］のラインキャパシタンス（図８ＢにおいてＣＢＬ１で表されている）は、所定のアプリケーションにおいて、ＶＢＬ１がその全電圧までどの程度迅速に荷電できるかを制限してもよい。また、所定のアプリケーションにおいて、ＷＬ［１］上のラインキャパシタンスがこの荷電時間における１つの要素でもあり得ることにも留意されるべきである。また、使用される測定および記憶素子のタイプおよび実装に依存して、ＶＢＬ１がその全電圧に達するとＶＢＬ１上の電圧を測定しかつ／または記憶するための追加時間が必要とされてもよい。図１０Ａの波形は、本開示の方法をよりよく例示するための（時間指数ｔ１およびｔ２間のＷＬ［１］、ＶＢＬ１およびＶＤＡＴＡ１上のランプアップ曲線により示されるような）可能なタイミング要件を示すものとされている。しかしながら、これらの例示的なＲＣタイミング遅延および過渡ＡＣ特性は、本開示による方法を限定するものと捉えられるべきではない。さらに、抵抗変化素子アレイの設計およびアーキテクチャは、所定のアプリケーションにおいて、本開示による方法をよりよく実行するために、これらのタイミング要件に関与する電気特性を制限する、または別段で制御するように選択されてもよい。
次に、図１０Ｂを参照すると、一連の波形図が、図７Ａに記述されているような本開示の方法による図６ＡのＣＥＬＬ１１に対する別の例示的なＲＥＡＤオペレーション１００２を詳述している。図１０Ｂの例示的なＲＥＡＤオペレーション１００２において、ＳＷ１１は、論理「０」またはＲＥＳＥＴ状態に対応して、予め比較的高い抵抗状態にプログラムされていることが想定されている。この第２の例示的なＲＥＡＤオペレーション１００２は、図１０Ａに詳述されている第１のＲＥＡＤオペレーション１００１と略同一であるが、論理「１」ではなく、論理「０」を読み出す点が異なる。
先の図１０Ａに関する論考においてより詳しく説明されているように、図１０Ｂに詳述されている第２の例示的なＲＥＡＤオペレーション１００２では、時間指数ｔ０（図７Ａにおけるプロセスステップ７０１ａに対応する）において、全てのアレイラインが接地（０Ｖ）に初期化される。時間指数ｔ１（図７Ａにおけるプロセスステップ７０２ａおよび７０３ａに対応する）では、アレイ内の全てのビットラインが浮動されて測定および記憶素子へ接続され、選択されたワードライン（ＷＬ［１］）は、ＲＥＡＤ電圧へと駆動され、かつＲＤ＿ＤＡＴＡ１は、有効化される（図８Ｂに示されているように、ＱＤ１が有効化され、かつノードＶＤＡＴＡ１がＢＬ［１］へ接続される）。時間指数ｔ２（図７Ａにおけるプロセスステップ７０４ａに対応する）までに、ＶＢＬ１上の電圧レベル（ＳＷ１１に記憶された抵抗状態を示す）は、十分に荷電する時間を保有し、よってコンパレータ素子Ｕ１は、有効化されることが可能である。図１０Ａに関連してより詳しく述べたように、ＶＤＡＴＡ１上の電圧がＶＲＥＦより低いことから、Ｄ１は低値に駆動され、ＳＷ１１がＲＥＳＥＴ状態にある（または、論理「０」でプログラムされている）ことが示される。
時間指数ｔ３（図７Ａにおけるプロセスステップ７１０ａに対応する）において、このデータ出力（Ｄ１の波形上に示される論理「０」値）は、このアレイから外部制御回路（マイクロプロセッサ、マイクロコントローラまたはＦＧＰＡ等、但しこれらに限定されない）へと出力される準備が整う。時間指数ｔ４までに、ワードラインおよびビットラインは接地（０Ｖ）へ戻され、ＲＤ＿ＤＡＴＡ１が再び低値へと駆動され、コンパレータ素子Ｕ１が無効化されてＲＥＡＤオペレーションが完了する。
次に、図１１Ａを参照すると、一連の波形図が、図７Ｂに記述されているような本開示の方法による図６ＢのＣＥＬＬ１１に対する例示的なＲＥＡＤオペレーション１１０１を詳述している。図１１Ａの例示的なＲＥＡＤオペレーション１１０１において、ＳＷ１１は、論理「１」またはＳＥＴ状態に対応して、予め比較的低い抵抗状態にプログラムされていることが想定されている。
時間指数ｔ０において、アレイライン（即ち、ビットラインおよび参照ワードラインを含むワードラインの全て）は、接地（０Ｖ）に初期化される。これは、図７Ｂにおけるプロセスステップ７０１ｂに対応する。したがって、ＷＬ［１］、ＷＬ＿ＲＥＦおよびＶＢＬ１の波形は、全て０Ｖであることが示されている。ＲＤ＿ＤＡＴＡ１およびＲＤ＿ＲＥＦ１も、ｔ０において低値に保たれ、ＱＤ１およびＱＲＥＦ１（図６Ｂおよび図９Ａ〜図９Ｄに示されている）が無効化される。ＣＤＡＴＡ１およびＣＲＥＦ１の波形も接地（０Ｖ）にあり、これらの記憶キャパシタがＲＥＡＤオペレーションの開始より前に放電されていることを示している。最後に、Ｄ１波形は、高インピーダンス状態を示し、コンパレータ素子（図６Ｂおよび図９Ａ〜図９ＤにおけるＵ１）が無効化されていることを示している。これは、図１１Ａの例示的なＲＥＡＤオペレーションにおいて、ＲＥＡＤオペレーションが、図７Ｂにおけるプロセスステップ７１０ｂに対応する時間指数ｔ６まで有効なデータ結果を生み出さないことを強化するために行われる。
時間指数ｔ１（図７Ｂにおけるプロセスステップ７０２ｂおよび７０３ｂに対応する）において、アレイ内のビットラインは、高インピーダンスへと駆動されて測定および記憶素子へ接続される。同じく時間指数ｔ１において、この例示的なＲＥＡＤオペレーションの選択されたワードラインであるＷＬ［１］は、必要なＲＥＡＤ電圧（図９Ａ〜図９ＤにおけるＶＲＤ）へと駆動される。ＷＬ＿ＲＥＦ（ならびに、明確さのために図１１Ａに表示されていない、アレイ内の他の選択されていないワードライン）は、接地（０Ｖ）に保たれたままである。これに対応して、図１１Ａの波形図では、時間指数ｔ１においてＷＬ［１］が駆動ＲＥＡＤ電圧まで荷電を開始し、かつＶＢＬ１も（ＷＬ［１］を追って）、（図９Ｂに関連して先に詳しく論じたように）ＳＷ１１内に記憶された抵抗値を示す電圧へと荷電する。ＷＬ＿ＲＥＦは、接地（０Ｖ）に留まる。ＲＤ＿ＤＡＴＡ１は、高値へと駆動され、（図６Ｂ、図９Ａ〜図９Ｄに示されているように）ＱＤ１が有効化されて、ＣＤＡＴＡ１がＶＢＬ１電圧まで荷電できるようにされる。ＲＤ＿ＲＥＦ１は、低値に保持されたままであり、（図６Ｂおよび図９Ａ〜図９Ｄに示されているように）ＱＲＥＦ１が無効化されて保たれ、かつＣＲＥＦ１がＶＢＬ１から電気絶縁される。したがって、ＣＲＥＦ１の波形は、０Ｖに留まる。そしてＤ１は、Ｕ１が（図６Ｂおよび図９Ａ〜図９Ｄに示されているように）依然として無効化された状態で、高インピーダンス状態に留まる。
時間指数ｔ２（図７Ｂにおけるプロセスステップ７０４ｂに対応する）までに、ＶＢＬ１およびＣＤＡＴＡ１は、十分な時間を経てＳＷ１１に記憶された抵抗値を示す電圧レベルまで完全に荷電し、かつＲＤ＿ＤＡＴＡ１は再び低値へと駆動され、（図６Ｂおよび図９Ａ〜図９Ｄに示されているように）ＣＤＡＴＡ１がＢＬ［１］から電気絶縁される。図１１Ａの波形図に示されているように、ＲＥＡＤオペレーションにおけるこの時点（時間指数ｔ２）でのＶＢＬ１の電圧レベルは、残りのＲＥＡＤオペレーションでＣＤＡＴＡ１上に保持される。先に論じたように、ＢＬ［１］のラインキャパシタンス（図９Ｂおよび図９ＤにおいてＣＢＬ１で表されている）は、所定のアプリケーションにおいて、ＶＢＬ１がその全電圧までどの程度迅速に荷電できるかを制限してもよい。また、所定のアプリケーションにおいて、ＷＬ［１］上のラインキャパシタンスがこの荷電時間における１つの要素でもあり得ることにも留意されるべきである。また、使用される測定および記憶素子のタイプおよび実装に依存して、ＶＢＬ１がその全電圧に達するとＶＢＬ１上の電圧を測定しかつ／または記憶するための追加時間が必要とされてもよい。
例えば、図６Ｂの例示的なアレイ構造体に示されている（かつ続いて、図９Ａ〜図９Ｄに示されている）例示的な測定および記憶素子を用いて、記憶キャパシタＣＤＡＴＡ１は、追加時間をかけて全ＶＢＬ１電圧まで荷電されてもよい。図１１Ａの波形は、本開示の方法をよりよく例示するための（時間指数ｔ１およびｔ２間のＷＬ１、ＶＢＬ１およびＣＤＡＴＡ１上のランプアップ曲線により示されるような）可能なタイミング要件を示すものとされている。しかしながら、これらの例示的なＲＣタイミング遅延および過渡ＡＣ特性は、本開示による方法を限定するものと捉えられるべきではない。さらに、抵抗変化素子アレイの設計およびアーキテクチャは、所定のアプリケーションにおいて、本開示による方法をよりよく実行するために、これらのタイミング要件に関与する電気特性を制限する、または別段で制御するように選択されてもよい。
時間指数ｔ３（図７Ｂにおけるプロセスステップ７０５ｂに対応する）において、アレイ内のビットラインおよびワードライン（参照ワードラインを含む）は、接地（０Ｖ）に再初期化される。したがって、ＷＬ［１］、ＷＬ＿ＲＥＦおよびＶＢＬ１の波形は、全て０Ｖに戻ることが示されている。時間指数ｔ４（図７Ｂにおけるプロセスステップ７０６ｂおよび７０７ｂに対応する）において、アレイ内のビットラインは、再び高インピーダンスへと駆動されて測定および記憶素子へ接続される。同じく時間指数ｔ４において、参照ワードラインであるＷＬ＿ＲＥＦは、必要なＲＥＡＤ電圧（図６Ｂおよび図９Ａ〜図９ＤにおけるＶＲＤ）へと駆動される。ＷＬ［１］（ならびに、明確さのために図１１Ａに表示されていない、アレイ内の他の全てのワードライン）は、接地（０Ｖ）に保たれたままである。これに対応して、図１１Ａの波形図における時間指数ｔ４では、ＷＬ＿ＲＥＦが駆動ＲＥＡＤ電圧までの荷電を開始し、かつＶＢＬ１も（ＷＬ＿ＲＥＦを追って）、（図９Ｄに関連して先に詳しく論じたように）参照抵抗素子ＲＲＥＦ１の抵抗値を示す電圧へと荷電する。ＷＬ［１］は、接地（０Ｖ）に留まる。ＲＤ＿ＲＥＦ１は、高値へと駆動され、（図６Ｂおよび図９Ａ〜図９Ｄに示されているように）ＱＲＥＦ１が有効化されて、ＣＲＥＦ１がＶＢＬ１電圧まで荷電できるようにされる。ＲＤ＿ＤＡＴＡ１は、低値に保持されたままであり、（図６Ｂおよび図９Ａ〜図９Ｄに示されているように）ＱＤＡＴＡ１が無効化されて保たれ、かつＣＤＡＴＡ１がＶＢＬ１から電気絶縁される。したがって、ＣＤＡＴＡ１は、妨害されないまま、時間指数ｔ２において測定された電圧を保持し続ける（これは、時間指数ｔ６において、選択されたセルＣＥＬＬ１１に記憶される抵抗状態を決定するために使用される）。そしてＤ１は、Ｕ１が（図６Ｂ、図９Ａ〜図９Ｄに示されているように）依然として無効化された状態で、高インピーダンス状態に留まる。
時間指数ｔ５（図７Ｂにおけるプロセスステップ７０８ｂに対応する）までに、ＶＢＬ１およびＣＲＥＦ１は、十分な時間を経てＲＲＥＦ１の抵抗値を示す電圧レベルまで完全に荷電し、かつＲＤ＿ＲＥＦ１は再び低値へと駆動され、（図６Ｂおよび図９Ａ〜図９Ｄに示されているように）ＣＲＥＦ１がＢＬ［１］から電気絶縁される。図１１Ａの波形図に示されているように、ＲＥＡＤオペレーションにおけるこの時点（時間指数ｔ５）でのＶＢＬ１の電圧レベルは、残りのＲＥＡＤオペレーションでＣＲＥＦ１上に保持される。この場合もやはり、時間指数ｔ２に関連して論じたように、ＲＥＡＤオペレーションにおいて使用されるアレイラインキャパシタンス、アレイの過渡ＡＣ特性および測定ならびに記憶素子の特徴は、ＢＬ［１］およびＣＲＥＦ１を完全に荷電するために必要な時間に影響することがある。したがって、図１１Ａの波形は、本開示の方法をよりよく例示するための（時間指数ｔ４およびｔ５間のＷＬ＿ＲＥＦ、ＶＢＬ１およびＣＲＥＦ１上のランプアップ曲線により指示されるような）アレイにおける可能なタイミング要件を示すものとされている。先と同様に、これらの例示的なＲＣタイミング遅延および過渡ＡＣ特性は、本開示による方法を限定するものと捉えられるべきではない。
時間指数ｔ６（図７Ｂにおけるプロセスステップ７１０ｂに対応する）では、ＳＷ１１内に記憶される抵抗状態を決定してＲＥＡＤオペレーションを完了するために、ＣＤＡＴＡ１およびＣＲＥＦ１に記憶された電圧が比較される。図１１Ａの波形により詳述される例示的なオペレーションでは、コンパレータ素子（図６Ｂおよび図９Ａ〜図９ＤにおけるＵ１）が有効化される。ＣＤＡＴＡ１上の電圧は、ＣＲＥＦ１上に記憶された電圧より高いことから、Ｄ１は、高値へと駆動され、ＳＷ１１がＳＥＴ状態にある（または、論理「１」でプログラムされている）ことを示す。時間指数ｔ７において、このデータ出力は、このアレイから外部制御回路（マイクロプロセッサ、マイクロコントローラまたはＦＧＰＡ等、但しこれらに限定されない）へと出力される準備が整い、ＲＥＡＤオペレーションが完了する。
次に、図１１Ｂを参照すると、一連の波形図が、図７Ｂに記述されているような本開示の方法による図６ＢのＣＥＬＬ１１に対する別の例示的なＲＥＡＤオペレーション１１０２を詳述している。図１１Ｂの例示的なＲＥＡＤオペレーション１１０２において、ＳＷ１１は、論理「０」またはＲＥＳＥＴ状態に対応して、予め比較的高い抵抗状態にプログラムされていることが想定されている。この例示的なＲＥＡＤオペレーション１１０２は、図１１Ａに詳述されているＲＥＡＤオペレーション１１０１と略同一であるが、論理「１」ではなく、論理「０」を読み出す点が異なる。
先の図１１Ａに関する論考においてより詳しく説明されているように、図１０Ｂに詳述されている第２の例示的なＲＥＡＤオペレーション１１０２では、時間指数ｔ０（図７Ｂにおけるプロセスステップ７０１ｂに対応する）において、全てのアレイラインが接地（０Ｖ）に初期化される。時間指数ｔ１（図７Ｂにおけるプロセスステップ７０２ｂおよび７０３ｂに対応する）では、アレイ内の全てのビットラインが浮動されて測定および記憶素子へ接続され、選択されたワードライン（ＷＬ［１］）がＲＥＡＤ電圧へと駆動される。時間指数ｔ２（図７Ｂにおけるプロセスステップ７０４ｂに対応する）では、ＲＤ＿ＤＡＴＡ１が有効化され、ＶＢＬ１上の電圧レベル（ＳＷ１１に記憶された抵抗状態を示す）がＣＤＡＴＡ１上に記憶される。時間指数ｔ３（図７Ｂにおけるプロセスステップ７０５ｂに対応する）において、全てのアレイラインは、接地（０Ｖ）へ再初期化される。時間指数ｔ４（図７Ｂにおけるプロセスステップ７０６ｂおよび７０７ｂに対応する）において、アレイ内の全てのビットラインは、再び浮動され、アレイ内の全てのワードラインは、接地（０Ｖ）へと引き寄せられ、かつ参照ワードライン（ＷＬ＿ＲＥＦ）は、ＲＥＡＤ電圧へと駆動される。時間指数ｔ５（図７Ｂにおけるプロセスステップ７０８ｂに対応する）では、ＲＤ＿ＲＥＦ１が有効化され、ＶＢＬ１上の電圧レベル（ＲＲＥＦ１の抵抗値を指示する）がＣＲＥＦ１上に記憶される。
時間指数ｔ６（図７Ｂにおけるプロセスステップ７１０に対応する）では、ＳＷ１１内に記憶される抵抗状態を決定してＲＥＡＤオペレーションを完了するために、ＣＤＡＴＡ１およびＣＲＥＦ１に記憶された電圧が比較される。図１１Ｂの波形により詳述される例示的なＲＥＡＤオペレーションでは、コンパレータ素子（図６Ａ、図６Ｂ、図８Ａ、図８Ｂ、図９Ａおよび図９ＢにおけるＵ１）が有効化される。ＣＤＡＴＡ１上の電圧は、ＣＲＥＦ１上に記憶された電圧より低いことから、Ｄ１は、低値へと駆動され、ＳＷ１１がＲＥＳＥＴ状態にある（または、論理「０」でプログラムされている）ことを示す。時間指数ｔ７において、このデータ出力は、このアレイから外部制御回路（マイクロプロセッサ、マイクロコントローラまたはＦＧＰＡ等、但しこれらに限定されない）へと出力される準備が整い、ＲＥＡＤオペレーションが完了する。
図１０Ａ〜図１０Ｂおよび図１１Ａ〜図１０Ｂは、抵抗変化素子アレイにおける単一ビットライン上の単一アレイセルに対して例示的なＲＥＡＤオペレーションを実行する一連の波形を描いているが、本開示による方法がこれに限定されないことは留意されるべきである。実際に、図１０Ａ〜図１０Ｂおよび図１１Ａ〜図１１Ｂの波形は、多セルＲＥＡＤオペレーションの間の例示的な単一ビットライン上の電気応答を例示するためのものである。所定のアプリケーションにおいて、アレイ内のあらゆるビットラインは、同時に読み取られる可能性もあり、各ビットラインは、図１０Ａ〜図１０Ｂおよび図１１Ａ〜図１１Ｂに示されているものに類似する一連の波形に応答する。このようにして、本開示のＲＥＡＤ方法は、抵抗変化素子アレイから大量のデータを迅速かつ効率的に出力するために使用されることが可能である。図７Ａおよび図７Ｂに詳述され、かつ図８Ａ〜図８Ｂ、図９Ａ〜図９Ｂ、図１０Ａ〜図１０Ｂおよび図１１Ａ〜図１１Ｂに関連して論考されかつ実証されている本開示によるＲＥＡＤ方法は、ＲＥＡＤオペレーションを、特定のアプリケーションの要件にふさわしくアレイ内の単一セルに対して、アレイ内のセルによる部分集合に対して同時に、または選択されたワードライン上の全てのセルに対して同時に実行することによく適合する。
図１２Ａおよび図１２Ｂは、図８Ｂ（図１２Ａ）および図９Ｂおよび図９Ｄ（図１２Ｂ）の縮小略図のテブナン等価回路（各々、１２０１および１２０２）である。これらのテブナン等価回路については、図１４および図１５Ａ〜図１５Ｃにおいて詳述する例示的な１−Ｒ抵抗変化素子アレイの構造およびＲＥＡＤオペレーション例の論考において言及する。これらのアレイ構成およびＲＥＡＤオペレーション例は、図７Ａおよび図７Ｂに詳述されているような本開示による方法に従って実行されるＲＥＡＤオペレーションの電圧およびタイミング要件を例示するために提示される。図８Ｂ、図９Ｂおよび図９Ｄに関連して先に論じたように、図１２Ａおよび図１２Ｂの双方において、ＶＴＨは、次式によって与えられる。
ＶＴＨ ＝ ＶＢＬ１ ＝ ＶＲＤ ＊ （ＲＵＮＳＥＬ） ／ （ＲＳＥＬ ＋ ＲＵＮＳＥＬ） ［式９］
また、ＲＴＨは、次式によって与えられる。
１／ＲＴＨ ＝ １／ＲＳＥＬ ＋ １／ＲＵＮＳＥＬ
ＲＴＨ ＝ （ＲＳＥＬ ＊ ＲＵＮＳＥＬ） ／ （ＲＳＥＬ ＋ ＲＵＮＳＥＬ） 式１０］
具体的に、図１２Ａを参照し、かつ図８Ｂの略図８０２を再度参照すると、ＲＵＮＳＥＬは、選択されたビットライン上の選択されていないセルの有効抵抗の並列結合（基本的には、先に述べたようにＲＥＱ／（ｎ−１））であり、かつＲＳＥＬは、選択されたセルの抵抗である。図１２Ｂに関して、図９Ｂの略図を表すために使用される場合、ＲＵＮＳＥＬは、選択されたビットライン上の選択されていないセルの有効抵抗の並列結合（この場合も、基本的には、先に論じたように、ＲＥＱ／（ｎ−１））、さらなる結合では、選択されたビットライン上の参照抵抗素子の並列結合であり、かつＲＳＥＬは、選択されたセルの抵抗である。また、図９Ｄの略図を表すために使用される場合、ＲＵＮＳＥＬは、選択されたビットライン上の全てのセル（選択されていないセルおよび選択されたセルの双方）の有効抵抗の並列結合であり、かつＲＳＥＬは、参照抵抗素子の抵抗である。これらの式および計算は、後の図１４および図１５Ａ〜図１５Ｃに関する論考において使用し、かつさらに詳しく説明する。
図１４および図１５Ａ〜図１５Ｃは、特定の例示的な抵抗変化素子アレイの構成に対して実行された幾つかの例示的なＲＥＡＤオペレーションから結果的に得られた最小ＲＥＡＤ電圧を詳述する表である。特に、図１４および図１５Ａ〜図１５ＣのＶＢＬ電圧を生成するために使用された抵抗変化素子アレイは、Ｂｅｒｔｉｎらに付与された米国特許第７，７８１，８６２号明細書（参照によりその全体が本明細書に含まれる）に記述されているような２端子ナノチューブ・スイッチングデバイスを用いる。クロスポイントアレイ構造の２端子ナノチューブ・スイッチングデバイスは、Ｂｅｒｔｉｎらに付与された米国特許第７，８３５，１７０号明細書（参照によりその全体が本明細書に含まれる）に示されている。これらの２端子ナノチューブ・スイッチングデバイスは、垂直の方向性を有する。２端子ナノチューブ・スイッチングデバイスならびにこのようなデバイスの１−Ｒアレイは、さらに、Ｂｅｒｔｉｎらの米国特許公開第２０１４０１６６９５９号明細書（参照によりその全体が本明細書に含まれる）に記述されている。米国特許公開第２０１４０１６６９５９号明細書は、非線形抵抗応答を示す２端子ナノチューブスイッチング素子の例についても記述している。所定のアプリケーションにおいて、抵抗変化素子の１−Ｒアレイにおける非線形および線形抵抗変化素子の選択的使用は、（図６Ａおよび図６Ｂに記述されているような）本開示によるＲＥＡＤ方法のアプリケーションに関する主要な設計パラメータである可能性がある。これを例示するために、図１４および図１５Ａ〜図１５Ｃに詳述されている例示的な抵抗変化素子構成は、線形抵抗変化素子、非線形変化素子および「２Ｘ」非線形変化素子（即ち、「非線形性」が先に論じたデバイスの２倍である抵抗変化素子）を含む。抵抗変化素子の非線形性については、図１３に関連してさらに説明する。
図１３は、例示的な非線形抵抗変化素子のＩ−Ｖ掃引の片対数プロット１３００である。プロット１３００に示されているように、０．５Ｖの印加電圧に応答して、例示的な非線形抵抗変化素子は、約５ＭΩの有効抵抗に相当する約１００ｎＡの電流を許容する。しかしながら、１．０Ｖの電圧において、例示的な非線形抵抗変化素子は、約１ＭΩの有効抵抗に相当する約１μＡの電流を許容する。同様に、−０．５Ｖの印加電圧に応答して、例示的な非線形抵抗変化素子は、約１６ＭΩの有効抵抗に相当する約３０ｎＡの電流を許容する。また、−１．０Ｖの電圧において、例示的な非線形抵抗変化素子は、約５ＭΩの有効抵抗に相当する約２００ｎＡの電流を許容する。即ち、非線形抵抗変化素子（図１４および図１５Ａ〜図１５Ｃに詳述されている例示的なＲＥＡＤオペレーションに使用されるもの等）の場合、素子に渡って駆動される電圧が低減されるにつれて、その素子の有効抵抗は増大される。例えば、Ｉ−Ｖプロット１３００から分かるように、非線形抵抗変化素子に渡る電圧が１．０Ｖから０．５Ｖへ下がると、素子の有効抵抗は５倍増加する。また、同じ非線形抵抗変化素子に渡る電圧が−１．０Ｖから−０．５Ｖへ下がると、素子の有効抵抗は３倍増加する。クロスポイントアレイのＲＥＡＤパフォーマンスに与えるＣＮＴスイッチ抵抗非線形性の効果を計算するために、図１３に示されているプロット１３００が示すＣＮＴスイッチ非線形性測定値は、ＣＮＴスイッチの第１の例として使用される。１ＶのＲＥＡＤ電圧（ＶＲＤ）および３倍のＣＮＴスイッチ抵抗非線形性は、プロット１３００を基礎として使用される。コンパレータ素子入力へのビットライン電圧（ＶＢＬ）信号は、後に詳述するようにして計算される。また、ＣＮＴスイッチ抵抗非線形性の第２の例として、第１の例における想定より２倍の大きさのＣＮＴスイッチ抵抗非線形性を想定して、１ＶのＶＲＤを有するＲＥＡＤ電圧および６倍の非線形性が、後に詳述するようにコンパレータ素子入力へのビットライン電圧ＶＢＬを計算するために使用される。図１４および図１５Ａ〜図１５Ｃに関連する論考において示されるように、抵抗変化素子におけるこのような非線形抵抗応答は、所定のアプリケーションにおいて、（図７Ａおよび図７Ｂに記述されているような）本開示によるＲＥＡＤ方法により効果的に使用されることが可能である。
図１４は、図７Ａおよび図７Ｂに記述されているような本開示によるＲＥＡＤ方法を適用する場合に、幾つかの例示的な１−Ｒ抵抗変化素子アレイ構成に対して可能な最小ＲＥＡＤ信号を纏めた表１４００である。後に詳述するように、これらの最小ＲＥＡＤ信号値は各々、ビットライン当たり所定数のセル（表の各列）を有する所定のアレイ構成（表の各行）について、（図６Ａおよび図６Ｂに関連して記述されているような）測定および記憶素子が出合う（ＳＥＴまたはＲＥＳＥＴ状態双方の）最小信号に対応する。ビットライン当たりのセル数の増大に伴うこれらの最小ＲＥＡＤ電圧値を調べることにより、異なる例示的なアレイ構成に対する（図７Ａおよび図７Ｂに示されているような）本開示によるＲＥＡＤ方法の有効性を調べることができる。
図１４に要約されている例示的なＲＥＡＤオペレーションは、線形抵抗変化素子および非線形抵抗変化素子の１−Ｒアレイに実行される（図７Ａに記述されているような）固定基準電圧のＲＥＡＤ方法、および（図７Ｂに記述されているような）参照抵抗素子のＲＥＡＤ方法の双方を例示するためのものである。この目的に沿って、第１の行１４０１は、（図６Ａに示されているような）線形抵抗変化素子を有しかつ固定電圧参照を用いるアレイ構成を詳述し、かつ第２の行１４０２は、（図６Ｂに示されているような）線形抵抗変化素子を有しかつ抵抗参照素子を伴うアレイ参照ラインを用いるアレイ構成を詳述している。第３の行１４０３は、（図６Ａに示されているような）非線形抵抗変化素子を有しかつ固定電圧参照を用いるアレイ構成を詳述し、かつ第４の行１４０４は、（図６Ｂに示されているような）非線形抵抗変化素子を有し抵抗参照素子を伴うアレイ参照ラインを用いるアレイ構成を詳述している。また、第５の行１４０５は、（図６Ｂに示されているような）２倍の非線形抵抗変化素子を有し抵抗参照素子を伴うアレイ参照ラインを用いるアレイ構成を詳述している。
図１３に関連して先に説明したように、行１４０３および行１４０４の例示的なアレイ構成における抵抗変化素子の非線形性は、比較的小さい電圧下で、抵抗変化素子の有効抵抗を３倍に増加させることが推測されている。同様に、行１４０５のアレイ構成による抵抗変化素子の非線形性も、比較的小さい電圧下で、抵抗変化素子の有効抵抗を６倍に増加させることが推測されている。行１４０１および行１４０２の例示的なアレイ構成の線形抵抗変化素子は、印加される電圧レベルに関わらず、同じ有効抵抗を示すことが推測されている。
図１４の例示的なアレイ構成において、例示的な１−Ｒアレイは、２つの不揮発性抵抗状態、即ち、公称高抵抗値ＲＨ＝２０ＭΩを有するＲＥＳＥＴ状態と、公称低抵抗値ＲＬ＝１ＭΩを有するＳＥＴ状態と、の間で調整されることが可能な抵抗変化素子で構成されることが推測されている。印加されるＲＥＡＤ電圧（図７Ａ、図７Ｂ、図８Ａ、図８Ｂおよび図９Ａ〜図９ＤにおけるＶＲＤ）は、１Ｖであることが推測されている。行１４０２、行１４０４および行１４０４の例示的なアレイ構成（図６Ｂおよび図９Ａ〜図９Ｄに示されているように、アレイ参照ラインおよび参照抵抗素子を用いる）の場合、抵抗参照素子は、ＲＲＥＦ＝２ＭΩであることが推測されている。図１５Ａに関連して後にさらに詳しく論じるように、行１４０３の例示的なアレイ構成（図６Ａおよび図８Ａ〜図８Ｂに示されているように、固定アレイ基準電圧を用いる）の場合、基準電圧の値（ＶＲＥＦ）は、具体的な構成のニーズを基礎として選択される。図１４の各列には、幾つかのビットライン構成（ビットライン当たり１６セルから、ビットライン当たり１０２４セルまで）に関して、例示的なアレイ構成（１４０１〜１４０５）毎の可能な最小ＲＥＡＤ信号値が示されている。
図１４に示されている例示的なアレイ構成１４０５について、公称ＲＥＳＥＴ高抵抗状態ＲＨ＝２ＭΩ、公称低抵抗状態ＲＬ＝１００ｋΩおよび参照抵抗値ＲＲＥＦ＝２００ｋΩである場合、表１４００の例示的なアレイ構成１４０５に示されているように、基本的に、同じ最小ＲＥＡＤ信号値が計算されていることは留意されるべきである。したがって、同じ非線形性において割合ＲＨ／ＲＬ＝２０およびＲＲＥＦ／ＲＬ＝２を維持することは、結果的に、ＲＨ、ＲＬおよびＲＲＥＦ抵抗値が１０分の１に低減されたとしても、同じ最小ＲＥＡＤ電圧をもたらすものと思われる。この結果は、非線形性および抵抗比が維持されれば、アレイ素子は、広範な抵抗値に渡って選択されることが可能であって、１−Ｒアレイの設計に柔軟性がもたらされることを示している。例えば、後に詳述するように、ＳＥＴ電圧が２Ｖである低抵抗ＳＥＴ状態をプログラムする場合、低抵抗状態値ＲＬ＝１ＭΩは、結果的に、最大ＳＥＴ電流２ｕＡをもたらす。しかしながら、低抵抗状態値がＲＬ＝１００ｋΩであれば、最大ＳＥＴ電流は、１０倍の値である２０ｕＡになる。
この具体的な１−Ｒアレイ構成およびこれらのアレイにおいて使用される抵抗変化素子が、単に非限定的な例として意図されている点は留意されるべきである。先に論じたように、本開示によるＲＥＡＤ方法は、抵抗変化素子の複数の１−Ｒアレイ構成およびタイプおよび実装への使用によく適合する。したがって、本開示によるＲＥＡＤ方法は、図１４および図１５Ａ〜図１５Ｃに詳述されている例に限定されるべきではない。
図１４（ならびに、後にさらに論じる図１５Ａ〜図１５Ｃ）において、例示的な各アレイ構成の最小ＲＥＡＤ信号値は、先に述べたように、図８Ｂの簡略図と式４（行１４０１および行１４０３の場合）、および図９Ｂおよび図９Ｄの簡略図と式６および式８（行１４０２、行１４０４および行１４０５の例示的なアレイの場合）を用いて計算される。
図１４の行１４０１を参照すると、固定電圧参照（ならびに先に述べたパラメータ）を用いて線形抵抗変化素子のアレイに対して実行された本開示の方法によるＲＥＡＤオペレーションの結果として生じた最小ＲＥＡＤ信号が記載されている。先に述べたように、これらの値は、先に図８Ｂに関連して述べたような式４を用いて計算される。行１４０１の例示的なアレイ構成において、抵抗変化素子は、線形的であることが推測され、即ち、選択されていない抵抗変化素子の有効抵抗は、印加される電圧に関わらず一定のままであることが想定されている。したがって、ＲＥＱ（選択されたビットライン上の選択されていないセルの有効抵抗）の可能な最高値は、（基本的には、あたかも、選択されたビットライン上の選択されていないセルが全てＲＥＳＥＴ状態ＲＨにあるかのように）公称ＲＥＳＥＴ抵抗である。また、ＲＥＱの可能な最低値は、（基本的には、あたかも選択されたビットライン上の選択されていないセルが全てＲＥＳＥＴ状態ＲＬにあるかのように）公称ＳＥＴ抵抗である。したがって、何れのＲＥＡＤオペレーションの実際のＲＥＱ値も、これらの２つの限度内に存在する。そして、（先に論じたような）式４への代入により、可能なＶＢＬの範囲限界は、ビットライン上のセル数「ｎ」の関数として求められることが可能である。
したがって、選択されたセルがＲＥＳＥＴ状態にある（即ち、ＲＳＥＬ＝２０ＭΩ）場合の、行１４０１のアレイ構成の最大ＶＢＬ値は、ＲＥＱ＝２０ＭΩ（公称ＲＥＳＥＴ値）を想定することによって与えられる。
ＶＢＬ ＝ （２０ＭΩ ／（ｎ −１）） ／ （２０ＭΩ ＋ （２０ＭΩ ／（ｎ−１）） ［式１１］
また、選択されたセルがＲＥＳＥＴ状態にある（即ち、ＲＳＥＬ＝２０ＭΩ）場合の、行１４０１のアレイ構成の最小ＶＢＬ値は、ＲＥＱ＝１ＭΩ（公称ＳＥＴ値）を想定することによって与えられる。
ＶＢＬ ＝ （１ＭΩ ／（ｎ −１）） ／ （２０ＭΩ ＋ （１ＭΩ ／（ｎ−１）） ［式１２］
同様に、選択されたセルがＳＥＴ状態にある（即ち、ＲＳＥＬ＝１ＭΩ）場合の、行１４０１のアレイ構成の最大ＶＢＬ値は、ＲＥＱ＝２０ＭΩ（公称ＲＥＳＥＴ値）を想定することによって与えられる。
ＶＢＬ ＝ （２０ＭΩ ／（ｎ −１）） ／ （１ＭΩ ＋ （２０ＭΩ ／（ｎ−１）） ［式１３］
また、選択されたセルがＳＥＴ状態にある（即ち、ＲＳＥＬ＝１ＭΩ）場合の、行１４０１のアレイ構成の最小ＶＢＬ値は、ＲＥＱ＝１ＭΩ（公称ＳＥＴ値）を想定することによって与えられる。
ＶＢＬ ＝ （１ＭΩ ／（ｎ −１）） ／ （１ＭΩ ＋ （１ＭΩ ／（ｎ−１）） ［式１４］
式１４と式１１とを比較すれば、ＳＥＴおよびＲＥＳＥＴ読取りオペレーション間のマージン、即ち、ＳＥＴ状態（式１４）において選択されたセルを読み取る場合の可能な最低ＶＢＬ値とＲＥＳＥＴ状態（式１１）において選択されたセルを読み取る場合の可能な最高ＶＢＬ値との差、を計算することができる。式１１および式１４は、ｎが如何なる値であっても同じＶＢＬ値になることから、この構成（固定電圧参照および図７Ａに記述されているようなＲＥＡＤ方法を用いる線形アレイセル）にとってのマージンは、ｎが如何なる値であっても０Ｖである。したがって、行１４０１の構成の最小ＲＥＡＤ信号は、±０Ｖである。基本的に、この結果は、（先に規定した例示的パラメータにおける）線形素子アレイに対して（図７Ａに記述されているような）本開示による固定電圧参照ＲＥＡＤ方法を用いることが、おそらくは結果的に、先に概説した極端な事例において、ＳＥＴ状態にあるセルと、ＲＥＳＥＴ状態にあるセル（即ち、ＲＥＳＥＴまたはＳＥＴを問わず、全ての選択されていないセル）とを区別できなくする可能性もある、ということを示している。行１４０３の例示的なアレイ構成に関する論考において示すように、この制限は、非線形抵抗素子の使用によって改善されることが可能である。さらに、行１４０２の例示的なアレイ構成に関する論考において示すように、（図７Ｂに詳述されているような）本開示による参照抵抗素子ＲＥＡＤ方法は、線形抵抗変化素子にＲＥＡＤオペレーションを実行するために類似の１−Ｒアレイ構成において使用され得ることが示される。
図１４の行１４０３を参照すると、固定電圧参照（ならびに先に述べたパラメータ）を用いて非線形抵抗変化素子のアレイに対して実行された本開示の方法によるＲＥＡＤオペレーションの結果として生じた最小ＲＥＡＤ信号が記載されている。先に述べたように、これらの値は、先に図８Ｂに関連して述べたような式４を用いて計算されている。行１４０３の例示的なアレイ構成において、抵抗変化素子は、非線形的であることが推測され、よって、選択されていない抵抗変化素子の有効抵抗は、（図１３に示されているように）比較的小さい電圧では３倍増加することが想定されている。即ち、全てのＲＥＡＤオペレーションで、ＶＢＬは、ＶＲＤより遙かに低いことが予期されることから、選択されていない抵抗素子に渡る電圧降下は、選択された抵抗変化素子に渡る電圧降下より遙かに少ないものと想定されることが可能である。
したがって、ＲＥＱ（選択されたビットライン上の選択されていないセルの有効抵抗）の可能な最低値は、図１４の行１４０１の例示的な構成に関連して述べた線形抵抗変化素子アレイの場合に比べて遙かに高いものと想定することができる。即ち、選択されていないセルに渡る比較的低いＶＢＬ電圧は、（この場合もやはり、図１３に関連して先に論じたように）これらのセルに対して遙かに高い有効抵抗値をもたらす。したがって、行１４０３の例示的な１−Ｒアレイ構成では、ＲＥＱの可能な最低値が、公称ＳＥＴ抵抗値の３倍の３ＭΩであることが想定される。そして、ＲＥＱの可能な最高値は、公称ＲＥＳＥＴ抵抗値である２０ＭΩのままである。行１４０１の論考において記述したように、行１４０３のアレイ構成を用いて実行されたあらゆるＲＥＡＤオペレーションのＲＥＱの実際値は、これらの２つの限界間に存在する。そして、この場合も、（先に論じたような）式４への代入により、可能なＶＢＬの範囲限界は、ビットライン上のセル数「ｎ」の関数として求めることができる。
したがって、選択されたセルがＲＥＳＥＴ状態にある場合（即ち、ＲＳＥＬ＝２０ＭΩ）の、行１４０３のアレイ構成の最小ＶＢＬ値は、ＲＥＱ＝３ＭΩ（公称ＳＥＴ値の３倍）を想定することによって与えられる。
ＶＢＬ ＝ （３ＭΩ ／（ｎ −１）） ／ （２０ＭΩ ＋ （３ＭΩ ／（ｎ−１）） ［式１５］
また、選択されたセルがＳＥＴ状態にある場合（即ち、ＲＳＥＬ＝１ＭΩ）の、行１４０３のアレイ構成の最小ＶＢＬ値は、ＲＥＱ＝３ＭΩ（この場合もやはり、公称ＳＥＴ値の３倍）を想定することによって与えられる。
ＶＢＬ ＝ （３ＭΩ ／（ｎ −１）） ／ （３ＭΩ ＋ （１ＭΩ ／（ｎ−１）） ［式１６］
そして、選択されたセルがＲＥＳＥＴまたはＳＥＴ状態にある場合の、行１４０３のアレイ構成の最大ＶＢＬ値は、（双方の事例で、ＲＥＱが依然として２０ＭΩに設定されている状態で）行１４０１の状態から不変のままであり、かつこれらの値は、やはり各々式１１および式１３によって与えられる。式１６と式１１とを比較すれば、ＳＥＴおよびＲＥＳＥＴ読取りオペレーション間のマージン、即ち、ＳＥＴ状態（式１６）において選択されたセルを読み取る場合の可能な最低ＶＢＬ値とＲＥＳＥＴ状態（式１１）において選択されたセルを読み取る場合の可能な最高ＶＢＬ値との差、を計算することができる。この方法において、ＳＥＴ状態とＲＥＳＥＴ状態との間の最小マージン（または最小デルタ電圧）は、例えば、ＲＥＡＤオペレーションにおいて使用される固定電圧参照（図６Ａ、図８Ａおよび図８ＢにおけるＶＲＥＦ）の値、ならびに（例えば、図６Ａおよび図８Ａに示されているような）測定および記憶素子の分解能および感度を選択するために決定されかつ使用されることが可能である。
次に、図１５Ａを参照すると、図１４の行１４０３のアレイ構成に関するこれらの値を記載した表１５０１が示されている。例えば、ビットライン当たり３２のセルを用いる例示的な構成の場合、ＳＥＴおよびＲＥＳＥＴ読取りオペレーション間の最小マージンの計算値は５７ｍＶであり、ＳＥＴ状態における可能な最低ＶＢＬは８８ｍＶ、およびＲＥＳＥＴ状態における可能な最高ＶＢＬは３１ｍＶである。このようなパラメータでは、例えば、固定基準電圧（ＶＲＥＦ）は、（表１５０１に示されているように）６０ｍＶで供給されることも可能であり、結果的に、ＲＥＳＥＴセルの最小ＲＥＡＤ信号は−２９ｍＶ、およびＳＥＴセルの最小ＲＥＡＤ信号は＋２８ｍＶになる。したがって、±２０ｍＶの有効解像度を有する測定および記憶素子は、図１４の行１４０３に関して規定される例示的なアレイ構成での本開示の固定電圧参照ＲＥＡＤ方法における使用によく適合するものと思われる。類似の解析を用いると、ビットライン当たり６４セルの場合、固定基準電圧（ＶＲＥＦ）は、３０ｍＶで供給され、かつ±１５ｍＶの分解能を有する測定および記憶素子に使用されることも可能である。図１４の行１４０３に記載されている最小ＲＥＡＤ信号値に対応する、表１５０１における他の事例についても同様である。
図１４の行１４０２、行１４０４および行１４０５を参照すると、（図７Ｂに詳述されているような）本開示による参照抵抗素子方法を用いて（先に述べたような）例示的なアレイ構成に対して行ったＲＥＡＤオペレーションの結果として生じた最小ＲＥＡＤ信号が記載されている。先に述べたように、これらの値は、（図７Ｂに詳述されているような）本開示による参照抵抗素子ＲＥＡＤ方法の「データ」相および「参照」相の双方の間の（固定値ＲＥＱの）予期されるＶＢＬ値を決定するために、図９Ｂおよび図９Ｄに関連して先に述べたような式６および式８を用いて計算される。これらのアレイパラメータを（図９Ｂに関連して先に論じたような）式６に適用することにより、ＲＥＳＥＴ状態における選択されたセルに対するＲＥＡＤオペレーションの「データ」相の間の予期されるＶＢＬ値は、次式によって与えられる。
ＶＢＬ ＝ ＲＵＮＳＥＬ ／ （２０ＭΩ ＋ ＲＵＮＳＥＬ） ［式１７］
そして、ＳＥＴ状態における選択されたセルに対するＲＥＡＤオペレーションの「データ」相の間の予期されるＶＢＬ値は、次式によって与えられる。
ＶＢＬ ＝ ＲＵＮＳＥＬ ／ （１ＭΩ ＋ ＲＵＮＳＥＬ） ［式１８］
図９Ｂに関連して先に論じたように、式１７および式１８の双方で、ＲＵＮＳＥＬは、次式によって与えられる。
ＲＵＮＳＥＬ ＝ （１／（２ＭΩ） ＋ （ｎ−１）／ＲＥＱ）−１ ［式１９］
同様に、先に論じた例示的なアレイパラメータを（図９Ｄに関連して先に論じたような）式８に適用することにより、ＲＥＳＥＴおよびＳＥＴ状態の双方における選択されたセルに対するＲＥＡＤオペレーションの「参照」相の間の予期されるＶＢＬ値は、次式によって与えられる。
ＶＢＬ ＝ ＲＵＮＳＥＬ ／ （２ＭΩ ＋ ＲＵＮＳＥＬ） ［式２０］
さらに、図９Ｄに関連して先に論じたように、ＲＥＳＥＴ状態における選択されたセルに対するＲＥＡＤオペレーションの「参照」相の間、ＲＵＮＳＥＬは、次式によって与えられる。
ＲＵＮＳＥＬ ＝ （１／（２０ＭΩ） ＋ （ｎ−１）／ＲＥＱ）−１ ［式２１］
選択されたセルの抵抗（ＲＳＷ−ＳＥＬ）は、これでＲＵＮＳＥＬの決定における１つのファクタとなることから、（例えば、行１４０４および行１４０５の構成における）選択されたセルの可能な非線形抵抗応答の説明がなされなければならない。したがって、ＳＥＴ状態における選択されたセルに対するＲＥＡＤオペレーションの「参照」相の間、ＲＵＮＳＥＬは、次式によって与えられる。
ＲＵＮＳＥＬ ＝ （１／（ＲＳＷ−ＳＥＬ） ＋ （ｎ−１）／ＲＥＱ）−１ ［式２２］
但し、ＲＳＷ−ＳＥＬは、（図１３に関連して述べたように）線形デバイスで１ＭΩ、非線形デバイスで３ＭΩおよび２倍の非線形デバイスで６ＭΩになると思われる。
ここで、表１４００の行１４０２を再度参照すると、この行における例示的なアレイ構成は、線形抵抗変化素子で構成される。即ち、抵抗変化素子の有効抵抗は、印加される電圧に関わらず、一定のままであることが想定されている。したがって、ＲＥＱ（選択されたビットライン上の選択されていないセルの有効抵抗）の可能な最高値は、（基本的には、あたかも、選択されたビットライン上の選択されていないセルが全てＲＥＳＥＴ状態にあるかのように）公称ＲＥＳＥＴ抵抗である。また、ＲＥＱの可能な最低値は、（基本的には、あたかも選択されたビットライン上の選択されていないセルが全てＲＥＳＥＴ状態にあるかのように）公称ＳＥＴ抵抗である。したがって、何れのＲＥＡＤオペレーションの実際のＲＥＱ値も、これらの２つの限度内に存在する。
したがって、行１４０２の例示的なアレイ構成の場合、ＲＥＳＥＴ状態を読み取るための最小ＲＥＡＤ信号は、式１７および式１９をＲＥＱ＝１ＭΩで用いてデータ相の間のＶＢＬを決定し、次に式２０および式２１をＲＥＱ＝１ＭΩで用いて参照相の間のＶＢＬを決定することにより計算されることになる。これらの２値を減算すれば、（図１４の行１４０２の例示的なアレイ構成のパラメータにおいて）ＲＥＳＥＴ状態にあるセルに対してＲＥＡＤオペレーションを実行する際の可能な最小ＲＥＡＤ電圧が与えられる。例えば、ビットライン当たり１６セルのビットライン構成を用いてこれらの値を代入すると、図１４の行１４０２に示されているように、ＲＥＳＥＴ状態にあるセルを読み出す場合、最小ＲＥＡＤ信号は、−２９ｍＶという結果になる。同様に、ビットライン当たり３２セルの構成にこれらの値を用いると、（同じく、ＲＥＳＥＴ状態で）最小ＲＥＡＤ信号は、−１４ｍＶという結果になる。
同様に、行１４０２の例示的なアレイ構成の場合、ＳＥＴ状態を読み取るための最小ＲＥＡＤ信号は、式１８および式１９をＲＥＱ＝１ＭΩで用いてデータ相の間のＶＢＬを決定し、次に式２０および式２２をＲＥＱ＝１ＭΩおよびＲＳＷ−ＳＥＬ＝１ＭΩで用いて参照相の間のＶＢＬを決定することにより計算されることになる。これらの２値を減算すれば、（図１４の行１４０２の例示的なアレイ構成のパラメータにおいて）ＳＥＴ状態にあるセルに対してＲＥＡＤオペレーションを実行する際の可能な最小ＲＥＡＤ電圧が与えられる。例えば、ビットライン当たり１６セルのビットライン構成を用いてこれらの値を代入すると、図１４の行１４０２に示されているように、ＳＥＴ状態にあるセルを読み出す場合、最小ＲＥＡＤ信号は、３０ｍＶという結果になる。同様に、ビットライン当たり３２セルの構成にこれらの値を用いると、（同じく、ＳＥＴ状態で）最小ＲＥＡＤ信号は、１５ｍＶという結果になる。
これらの計算から分かるように、（図７Ｂに詳述されているような）本開示によるＲＥＡＤ方法は、線形セルの１−Ｒアレイへの使用によく適合する。図１４に示されているように、このようなアレイは、ビットライン当たり１６セルの構成および±２０ｍＶの測定および記憶素子分解能によって、かつビットライン当たり３２セルの構成および±１０ｍＶの測定および記憶素子分解能によって確実に読み取られる可能性もある。
次に、図１５Ｂを参照すると、表１５０２には、（データ相および参照相の双方で）図１４の行１４０４（アレイ参照ライン構成を用いる非線形セルアレイ）の最小ＲＥＡＤ信号値を計算するために使用されるＶＢＬ値が記載されている。行１４０２に関連して先に論じた計算と同様に、行１４０４の例示的なアレイ構成によるＲＥＳＥＴ状態を読み取るための最小ＲＥＡＤ信号は、式１７および式１９をＲＥＱ＝３ＭΩで用いてデータ相の間のＶＢＬを決定し、次に式２０および式２１をＲＥＱ＝３ＭΩで用いて参照相の間のＶＢＬを決定することにより計算されることになる。この構成における抵抗変化素子の非線形性は、（図１３に関連して先に述べたように）結果的に、有効抵抗を増大させる。これらの２値を減算すれば、（図１４の行１４０４の例示的なアレイ構成のパラメータにおいて）ＲＥＳＥＴ状態にあるセルに対してＲＥＡＤオペレーションを実行する際の可能な最小ＲＥＡＤ電圧が与えられる。例えば、ビットライン当たり６４セルのビットライン構成を用いてこれらの値を代入すると、図１４の行１４０４に示されているように、ＲＥＳＥＴ状態にあるセルを読み出す場合、最小ＲＥＡＤ信号は、−２１ｍＶという結果になる。同様に、ビットライン当たり１２８セルの構成にこれらの値を用いると、（同じく、ＲＥＳＥＴ状態で）最小ＲＥＡＤ信号は、−１０ｍＶという結果になる。（図１５Ｂに記載されているような）最も大きい（最大）ＲＥＡＤ信号値は、ＲＥＳＥＴ ＲＥＡＤ状態の場合、先に論じたものと同じ式セットを用いて、但しＲＥＱ＝２０ＭΩを用いて計算されることが可能である。
同様に、行１４０４の例示的なアレイ構成の場合、ＳＥＴ状態を読み取るための最小ＲＥＡＤ信号は、式１８および式１９をＲＥＱ＝３ＭΩで用いてデータ相の間のＶＢＬを決定し、次に式２０および式２２をＲＥＱ＝３ＭΩおよびＲＳＷ−ＳＥＬ＝３ＭΩで用いて参照相の間のＶＢＬを決定することにより計算されることになる。この場合もやはり、この構成における抵抗変化素子の非線形性は、（図１３に関連して先に述べたように）結果的に、有効抵抗を増大させる。これらの２値を減算すれば、（図１４の行１４０４の例示的なアレイ構成のパラメータにおいて）ＳＥＴ状態にあるセルに対してＲＥＡＤオペレーションを実行する際の可能な最小ＲＥＡＤ電圧が与えられる。例えば、ビットライン当たり６４セルのビットライン構成を用いてこれらの値を代入すると、図１４の行１４０４に示されているように、ＳＥＴ状態にあるセルを読み出す場合、最小ＲＥＡＤ信号は、２１ｍＶという結果になる。同様に、ビットライン当たり１２８セルの構成にこれらの値を用いると、（同じく、ＳＥＴ状態で）最小ＲＥＡＤ信号は、１１ｍＶという結果になる。（図１５Ｂに記載されているような）最も大きい（最大）ＲＥＡＤ信号値は、ＳＥＴ ＲＥＡＤ状態の場合、先に論じたものと同じ式セットを用いて、但しＲＥＱ＝２０ＭΩおよびＲＳＷ−ＳＥＬ＝３ＭΩを用いて計算されることが可能である。
これらの計算から分かるように、（図７Ｂに詳述されているような）本開示によるＲＥＡＤ方法は、非線形セルの１−Ｒアレイへの使用にもよく適合する。図１４に示されているように、このようなアレイは、ビットライン当たり６４セルの構成および±２０ｍＶの測定および記憶素子分解能によって、かつビットライン当たり１２８セルの構成および±１０ｍＶの測定および記憶素子分解能によって確実に読み取られる可能性もある。
次に、図１５Ｃを参照すると、表１５０３には、（データ相および参照相の双方で）図１４の行１４０５（アレイ参照ライン構成を用いる２倍非線形セルのアレイ）の最小ＲＥＡＤ信号値を計算するために使用されるＶＢＬ値が記載されている。行１４０２および行１４０４に関連して先に論じた計算と同様に、行１４０５の例示的なアレイ構成によるＲＥＳＥＴ状態を読み取るための最小ＲＥＡＤ信号は、式１７および式１９をＲＥＱ＝６ＭΩで用いてデータ相の間のＶＢＬを決定し、次に式２０および式２１をＲＥＱ＝６ＭΩで用いて参照相の間のＶＢＬを決定することにより計算されることになる。この構成における抵抗変化素子の非線形性は、（図１３に関連して先に述べたように）結果的に、有効抵抗を増大させる。これらの２値を減算すれば、（図１４の行１４０５の例示的なアレイ構成のパラメータにおいて）ＲＥＳＥＴ状態にあるセルに対してＲＥＡＤオペレーションを実行する際の可能な最小ＲＥＡＤ電圧が与えられる。例えば、ビットライン当たり１２８セルのビットライン構成を用いてこれらの値を代入すると、図１４の行１４０５に示されているように、ＲＥＳＥＴ状態にあるセルを読み出す場合、最小ＲＥＡＤ信号は、−２１ｍＶという結果になる。同様に、ビットライン当たり２５６セルの構成にこれらの値を用いると、（同じく、ＲＥＳＥＴ状態で）最小ＲＥＡＤ信号は、−１０ｍＶという結果になる。（図１５Ｃに記載されているような）最も大きい（最大）ＲＥＡＤ信号値は、ＲＥＳＥＴ ＲＥＡＤ状態の場合、先に論じたものと同じ式セットを用いて、但しＲＥＱ＝２０ＭΩを用いて計算されることが可能である。
同様に、行１４０５の例示的なアレイ構成の場合、ＳＥＴ状態を読み取るための最小ＲＥＡＤ信号は、式１８および式１９をＲＥＱ＝６ＭΩで用いてデータ相の間のＶＢＬを決定し、次に式２０および式２２をＲＥＱ＝６ＭΩおよびＲＳＷ−ＳＥＬ＝６ＭΩで用いて参照相の間のＶＢＬを決定することにより計算されることになる。この場合もやはり、この構成における抵抗変化素子の非線形性は、（図１３に関連して先に述べたように）結果的に、有効抵抗を増大させる。これらの２値を減算すれば、（図１４の行１４０５の例示的なアレイ構成のパラメータにおいて）ＳＥＴ状態にあるセルに対してＲＥＡＤオペレーションを実行する際の可能な最小ＲＥＡＤ電圧が与えられる。例えば、ビットライン当たり１２８セルのビットライン構成を用いてこれらの値を代入すると、図１４の行１４０５に示されているように、ＳＥＴ状態にあるセルを読み出す場合、最小ＲＥＡＤ信号は、２１ｍＶという結果になる。同様に、ビットライン当たり２５６セルの構成にこれらの値を用いると、（同じく、ＳＥＴ状態で）最小ＲＥＡＤ信号は、１１ｍＶという結果になる。（図１５Ｃに記載されているような）最も大きい（最大）ＲＥＡＤ信号値は、ＳＥＴ ＲＥＡＤ状態の場合、先に論じたものと同じ式セットを用いて、但しＲＥＱ＝２０ＭΩおよびＲＳＷ−ＳＥＬ＝６ＭΩを用いて計算されることが可能である。
これらの計算から分かるように、（図７Ｂに詳述されているような）本開示によるＲＥＡＤ方法は、２倍の非線形セルの１−Ｒアレイへの使用にもよく適合する。図１４に示されているように、このようなアレイは、ビットライン当たり１２８セルの構成および±２０ｍＶの測定および記憶素子分解能によって、かつビットライン当たり２５６セルの構成および±１０ｍＶの測定および記憶素子分解能によって確実に読み取られる可能性がある。
図１６Ａおよび図１６Ｂは、抵抗変化素子アレイ内の１つまたは複数のアレイセルにプログラミングを行う（即ち、本開示において規定されているようなＳＥＴまたはＲＥＳＥＴオペレーションを実行する）ための第１の方法を記述するフローチャート（各々、１６０１および１６０２）である。この第１のプログラミング方法は、選択可能な電流制限素子を用いて、プログラミング電流が各々選択されたセルおよび選択されていないセルを介して流れることを選択的に許容または抑止する。
図１６Ａは、プログラミング電流が選択されたアレイ素子を介してワードラインからビットラインへ流れるように誘導される、この第１のプログラミング方法を記述したフローチャートである。また、図１６Ｂは、プログラミング電流がビットラインからワードラインへ流れるように誘導される、このプログラミング方法を記述したフローチャートである。この方法において（および、これらの図に関する後続の詳細な論考において示されるように）、本開示のこの第１のプログラミング方法は、図３、図５、図６Ａおよび図６Ｂに描かれているもの等の１−Ｒ抵抗変化素子セルのアレイ、ならびにこれらのアレイ構造体に類似する変形例に対するバイポーラ・プログラミング・オペレーションによく適合する。図１７Ａおよび図１８Ａは、図１６Ａのフローチャートに記述されているようなプログラミングオペレーションの間に（図３に描かれているような）抵抗変化素子アレイへ印加される電気刺激を例示する簡略図である。そして、図１７Ｂおよび図１８Ｂは、図１６Ｂのフローチャートに記述されているようなプログラミングオペレーションの間に（図３に描かれているような）抵抗変化素子アレイへ印加される電気刺激を例示する略図である。本開示によるこの電流制限プログラミング方法については、これらの図面に関する後の論考において詳述する。
次に、図１６Ａおよび図１６Ｂを参照すると、第１のプロセスステップ（各々、１６１０ａおよび１６１０ｂ）において、アレイ内の全てのワードラインおよびビットラインが接地（０Ｖ）に初期化される。次のプロセスステップ（各々、１６２０ａおよび１６２０ｂ）では、抵抗変化素子アレイ内の選択されていないワードラインが浮動される。次のプロセスステップ（各々、１６３０ａおよび１６３０ｂ）において、アレイ内のビットラインは、選択可能な電流制限素子を介して、接地へと引き下げられる（図１６Ａによるワードラインからビットラインへのプログラミング電流の流れの場合）か、プログラミング電圧ＶＰまで引き上げられる（図１６Ｂによるビットラインからワードラインへのプログラミング電流の流れの場合）。これらの選択可能な電流制限素子（例えば、図１７Ａ、図１７Ｂ、図１８Ａおよび図１８Ｂに描かれている電流源素子）は、プログラミング電流が選択されたワードライン上のアレイセルを介して流れることを抑止または許容するための何れかで使用されることが可能である。
プログラミングオペレーションの間にビットラインを介する電流の流れを選択的に制限することにより、選択されていないセルを介する電流の流れは抑止され、かつ選択されたセルを介する流れは許容されることが可能である。即ち、選択されていないセルを介する電流の流れは、これらの選択されていないセルの抵抗状態を調整できるほど大きくならないように制限されることが可能であり、一方で同時に、選択されたセルの抵抗状態を調整するに足る高い電流は、アレイ内の選択されたセルを介して流れることが可能である。この方法において、印加されるプログラミング電流は、選択されたワードライン上の単一セルをプログラムするように、または選択されたワードライン上の複数のセルを同時にプログラムするように導かれることが可能である。これらの選択されていないビットライン上の電流制限は、例えば、電流源、プログラム可能電源および抵抗素子の使用によって実行されることが可能である。
次のプロセスステップ（各々、１６４０ａおよび１６４０ｂ）において、抵抗変化素子アレイ内の選択されたワードラインは、必要なプログラミング電圧ＶＰへ駆動されて引かれる（図１６Ａによるワードラインからビットラインへのプログラミング電流の流れの場合）か、接地へと引かれる（図１６Ｂによるビットラインからワードラインへのプログラミング電流の流れの場合）。この方法において、プログラミング電流は、アレイ内の選択されたセルのみを介して流れることが許容される。
図１６Ａに記述されているプロセスにおいて、選択されたワードライン上のプログラミング電圧ＶＰは、比較的「高い」電流を可能にすべく選択される（または、プログラムまたは有効化される、等）選択可能な電流制限素子を介して接地へ引き下げられる選択されたワードライン上のアレイセルのみを介して十分なプログラミング電流を提供する。このプログラミング電流は、これらの選択されたセルの抵抗状態を最初の抵抗状態から所望される第２の状態（例えば、ＳＥＴ状態またはＲＥＳＥＴ状態の何れか）へ調整する。比較的「高い」電流を抑止するために選択された（または、プログラムまたは有効化された、等）選択可能な電流制限素子を介して接地へ引き下げられたセルは、十分なプログラミング電流に出合うことはなく、基本的には、同じ抵抗状態のままになる。
同様に、図１６Ｂに記述されているプロセスにおいて、ビットラインに印加されるプログラミング電圧ＶＰは、比較的「高い」電流を可能にすべく選択される（または、プログラムまたは有効化される、等）選択可能な電流制限素子を介してこのプログラミング電圧（ＶＰ）へ引き上げられるアレイセルのみを介して十分なプログラミング電流を提供する。このプログラミング電流は、これらの選択されたセルの抵抗状態を最初の抵抗状態から所望される第２の状態（例えば、ＳＥＴ状態またはＲＥＳＥＴ状態の何れか）へ調整する。比較的「高い」電流を抑止するために選択された（または、プログラムまたは有効化された、等）選択可能な電流制限素子を介してＶＰまで引き上げられたセルは、十分なプログラミング電流を経験することはなく、基本的には、同じ抵抗状態のままになる。
本開示のこの第１のプログラミング方法において、このプログラミング電圧ＶＰは、アレイ内で使用される抵抗変化素子の電気抵抗を第１の抵抗状態から第２の抵抗状態へ調整するに足るプログラミング電流を提供するように（具体的なアプリケーションのニーズおよびアレイ内で使用される抵抗変化素子のタイプによって決定される通りに）選択される。即ち、この選択されるプログラミング電圧は、選択されたアレイセルを設定する（抵抗変化素子を比較的高い抵抗状態から比較的低い抵抗状態へ調整する）、またはリセットする（抵抗変化素子を比較的低い抵抗状態から比較的高い抵抗状態へ調整する）に足るものである。
抵抗変化素子アレイの所定のアプリケーションでは、１組のプログラミング条件が抵抗変化素子をＳＥＴ状態へ駆動するために使用され、かつ異なる第２の組のプログラミング条件が抵抗変化素子をＲＥＳＥＴ状態へ駆動するために使用されることは留意されるべきである。即ち、例えば、このようなアプリケーションにおいて、第１の組のプログラミング条件（例えば、電圧、電流、パルス幅、極性、等）は、当初ＳＥＴ状態にある抵抗変化素子をＲＥＳＥＴ状態へ調整する。しかしながら、この同じ組のプログラミング条件が、既にＲＥＳＥＴ状態にある抵抗変化素子へ適用されると、この素子は、単に、印加されたプログラミング条件に応答してＲＥＳＥＴ状態に留まる（即ち、この素子の抵抗状態は、略不変のままになる）。したがって、これらの所定のアプリケーションにおいて、（図１６Ａおよび図１６Ｂに関連して記述されているような）本開示による第１のプログラミングオペレーションは、（例えば、選択されたワードライン上のセルの上の）セルグループ全体が同じ状態にあることを保証するために使用されることが可能である。例えば、このようなアプリケーションにおいて、本開示の方法による第１のプログラミングオペレーションは、選択されたワードラインに対してグローバルなＲＥＳＥＴオペレーションを実行するために使用される可能性もある。このようなオペレーションにおいて、選択されたワードライン上の当初ＳＥＴ状態にあるセルは、ＲＥＳＥＴ状態へ調整され、かつ選択されたワードライン上の当初ＲＥＳＥＴ状態にあるセルは、基本的にプログラミングオペレーションによって影響されないままであって、ＲＥＳＥＴ状態に留まる。この方法では、プログラミングオペレーションの終わりにおいて、選択されたワードライン上のセルは全て、ＲＥＳＥＴ状態にある。
次に、図１７Ａを参照すると、図３の簡略図３００が修正されて略図１７０１となり、図１６Ａに詳述されかつ先に記述された方法による例示的なプログラミングオペレーションの間に例示的な抵抗変化素子アレイへ印加される電気刺激が示されている。具体的には、図１７Ａでは、ＷＬ［１］が選択されて必要なプログラミング電圧（ＶＰ）へと駆動されていて、同時に残りのワードライン（ＷＬ［０］およびＷＬ［ｙ］）は、浮動される。また、アレイ内のビットライン（ＢＬ［０］〜ＢＬ［ｘ］）は各々、選択可能な電流制限デバイスを介して接地へと引かれている。これらの選択可能な電流制限デバイスは、図１７Ａにおいて電流源として表されているが、先に論じたように、本開示によるこの第１のプログラミングオペレーションは、これに限定されない。実際に、アレイ内のビットライン上の電流を選択的に制限するためには、プログラム可能電源および抵抗素子等の、但しこれらに限定されない幾つかの素子が使用される可能性もある。
図１７Ａに描かれている例示的なプログラミングオペレーションでは、ＣＥＬＬ０１、ＣＥＬＬ２１およびＣＥＬＬｘ１がプログラミングオペレーション用に選択されているものとして指定され、かつＣＥＬＬ１１が、選択されていないものとして指定されている。したがって、ＢＬ［０］、ＢＬ［２］およびＢＬ［ｘ］上の選択可能な電流制限素子は、比較的「高い」電流を許容するように構成されていて、かつこの構成は、結果的に、選択されたセル内の抵抗変化素子（各々、ＳＷ０１、ＳＷ２１およびＳＷｘ１）を当初の抵抗状態から所望される第２の状態へ調整するに足る、ワードラインからビットラインへ流れるプログラミング電流（各々、ＩＢＬ０、ＩＢＬ２およびＩＢＬＸ）をもたらす。しかしながら、ＢＬ［１］上の選択可能な電流制限素子は、比較的「低い」電流のみを許容する（または、所定のアプリケーションでは、基本的に電流を許容しない）ように構成され、かつこの構成は、結果的に、ＳＷ１１の抵抗状態をプログラミングオペレーションの間に略不変のままにするに足る低さのＣＥＬＬ１１を介するプログラミング電流（ＩＢＬ１）をもたらす。
次に、図１８Ａを参照すると、図１７Ａの略図１７０１がさらに縮小されて略図１８０１が実現されている。略図１８０１は、図１７Ａに描かれている例示的なプログラミングオペレーションの間にＷＬ［１］（選択されたワードライン）上の素子へ印加される電気刺激を分かりやすく示している。
図１８Ａにおいて分かるように、ＷＬ［１］上の電圧（ＶＰ）は、このワードライン（ＳＷ０１〜ＳＷｘ１）上の各抵抗変化素子の第１の端子へ提供される。抵抗変化素子ＳＷ０１、ＳＷ２１およびＳＷｘ１の第２の端子は、各々、（各々、ビットラインＢＬ［０］、ＢＬ［２］およびＢＬ［ｘ］を介して）比較的「高い」電流を許容するように構成される選択可能な電流制限素子を介して接地へと別々に引かれる。したがって、プログラミング電流ＩＢＬ０、ＩＢＬ２およびＩＢＬｘは、これらの抵抗変化素子の抵抗状態を調整（即ち、プログラム）するに足る高さである。しかしながら、抵抗変化素子ＳＷ１１の第２の端子は、（ビットラインＢＬ［１］を介して）比較的「低い」電流のみを許容するように構成される（または、所定のオペレーションでは、電流の流れを略抑止するように構成される）選択可能な電流制限素子を介して接地へと引かれる。したがって、プログラミング電流ＩＢＬ１は、基本的に、例示的なプログラミングオペレーションの間にＳＷ１１の抵抗状態が影響を受けないままであるような十分な低さである（あるいは、抑止される）。
この方法では、ＷＬ［１］上の選択された各アレイセル（即ち、ＣＥＬＬ０１、ＣＥＬＬ１２およびＣＥＬＬｘ１）を介して、これらのセル内の抵抗変化素子（即ち、ＳＷ０１、ＳＷ１２およびＳＷｘ１）の抵抗状態を調整する、または別段で変更する、に足るプログラミング電流（ＩＢＬ０、ＩＢＬ２およびＩＢＬｘ）が駆動され、かつこのようなプログラミング電流は、ＷＬ［１］上の選択されていないアレイセル（即ち、ＣＥＬＬ１１）を流れることを抑止され、プログラミングオペレーションの間のこれらのセル内の抵抗変化素子（即ち、ＳＷ１１）へのあらゆる調整が防止される。図１７Ａに示されているように、アレイ内の他のワードライン上のアレイセル（即ち、ＣＥＬＬ００〜ＣＥＬＬ０ｘおよびＣＥＬＬ０ｙ〜ＣＥＬＬｘｙ）は、プログラミングオペレーションによる影響を受けないままである。
次に、図１７Ｂを参照すると、図３の簡略図３００が修正されて略図１７０２となり、図１６Ｂに詳述されかつ先に記述された方法による例示的なプログラミングオペレーションの間に例示的な抵抗変化素子アレイへ印加される電気刺激が示されている。具体的には、図１７Ｂでは、ＷＬ［１］が選択されて接地（０Ｖ）へと引き下げられていて、同時に残りのワードライン（ＷＬ［０］およびＷＬ［ｙ］）は、浮動される。また、アレイ内の各ビットライン（ＢＬ［０］〜ＢＬ［ｘ］）は、選択可能な電流制限デバイスを介して必要なプログラミング電圧（ＶＰ）へ引き上げられている。これらの選択可能な電流制限デバイスは、図１７Ｂにおいて電流源として表されているが、先に論じたように、本開示によるこの第１のプログラミングオペレーションは、これに限定されない。実際に、アレイ内のビットライン上の電流を選択的に制限するためには、プログラム可能電源および抵抗素子等の、但しこれらに限定されない幾つかの素子が使用される可能性もある。
図１７Ａに描かれているプログラミングオペレーションにおけるように、図１７Ｂに描かれている例示的なプログラミングオペレーションでは、ＣＥＬＬ０１、ＣＥＬＬ２１およびＣＥＬＬｘ１がプログラミングオペレーション用に選択されているものとして指定され、かつＣＥＬＬ１１が、選択されていないものとして指定されている。したがって、ＢＬ［０］、ＢＬ［２］およびＢＬ［ｘ］上の選択可能な電流制限素子は、比較的「高い」電流を許容するように構成されていて、かつこの構成は、結果的に、選択されたセル内の抵抗変化素子（各々、ＳＷ０１、ＳＷ２１およびＳＷｘ１）を当初の抵抗状態から所望される第２の状態へ調整するに足る、ビットラインからワードラインへ流れるプログラミング電流（各々、ＩＢＬ０、ＩＢＬ２およびＩＢＬＸ）をもたらす。しかしながら、ＢＬ［１］上の選択可能な電流制限素子は、比較的「低い」電流のみを許容する（または、所定のアプリケーションでは、基本的に電流を許容しない）ように構成され、かつこの構成は、結果的に、ＳＷ１１の抵抗状態をプログラミングオペレーションの間に略不変のままにするに足る低さのＣＥＬＬ１１を介するプログラミング電流（ＩＢＬ１）をもたらす。
次に、図１８Ｂを参照すると、図１７Ｂの略図１７０２がさらに縮小されて略図１８０２が実現されている。略図１８０２は、図１７Ｂに描かれている例示的なプログラミングオペレーションの間にＷＬ［１］（選択されたワードライン）上の素子へ印加される電気刺激を分かりやすく示している。
図１８Ｂにおいて分かるように、ＷＬ［１］上の各抵抗変化素子（ＳＷ０１〜ＳＷｘ１）の第１の端子は、接地（０Ｖ）へ引き下げられる。抵抗変化素子ＳＷ０１、ＳＷ２１およびＳＷｘ１の第２の端子は、（各々、ビットラインＢＬ［０］、ＢＬ［２］およびＢＬ［ｘ］を介して）比較的「高い」電流を許容するように構成される選択可能な電流制限素子を介してプログラミング電圧（ＶＰ）へ各々別々に引き上げられる。したがって、プログラミング電流ＩＢＬ０、ＩＢＬ２およびＩＢＬｘは、これらの抵抗変化素子の抵抗状態を調整（即ち、プログラム）するに足る高さである。しかしながら、抵抗変化素子ＳＷ１１の第２の端子は、（ビットラインＢＬ［１］を介して）比較的「低い」電流のみを許容するように構成される（または、所定のオペレーションでは、電流の流れを略抑止するように構成される）選択可能な電流制限素子を介してプログラミング電圧（ＶＰ）へ引き上げられる。したがって、プログラミング電流ＩＢＬ１は、基本的に、例示的なプログラミングオペレーションの間にＳＷ１１の抵抗状態が影響を受けないままであるような十分な低さである（あるいは、抑止される）。
この方法では、ＷＬ［１］上の選択された各アレイセル（即ち、ＣＥＬＬ０１、ＣＥＬＬ１２およびＣＥＬＬｘ１）を介して、これらのセル内の抵抗変化素子（即ち、ＳＷ０１、ＳＷ１２およびＳＷｘ１）の抵抗状態を調整する、または別段で変更する、に足るプログラミング電流（ＩＢＬ０、ＩＢＬ２およびＩＢＬｘ）が駆動され、かつこのようなプログラミング電流は、ＷＬ［１］上の選択されていないアレイセル（即ち、ＣＥＬＬ１１）を流れることを抑止され、プログラミングオペレーションの間のこれらのセル内の抵抗変化素子（即ち、ＳＷ１１）へのあらゆる調整が防止される。図１７Ｂに示されているように、アレイ内の他のワードライン上のアレイセル（即ち、ＣＥＬＬ００〜ＣＥＬＬ０ｘおよびＣＥＬＬ０ｙ〜ＣＥＬＬｘｙ）は、プログラミングオペレーションによる影響を受けないままである。
図１９Ａおよび図１９Ｂは各々、プログラムするための第２の方法を記述したフローチャート１９００および１９５０を示している。フローチャート１９００は、抵抗変化素子アレイ内の１つまたは複数の選択されたアレイセルに対して本開示において規定しているようなＲＥＳＥＴオペレーションを実行する第２の方法を示し、かつフローチャート１９５０は、同じくＳＥＴオペレーションを実行する第２の方法を示している。この第２のプログラミング方法は、図８Ａに示されている略図８０１および図９Ａに示されている略図９０１に例示されているメモリアレイへ適用されてもよい。略図９０１は、先に詳述したように、ＲＥＡＤオペレーションの間に使用される参照ワードラインを含む。しかしながら、参照ワードラインに沿ったアレイセルは、固定された参照抵抗値を有し、よって、データ・ワードラインのみがプログラムされる。この第２のプログラミング方法は、フローチャート１９００に記述されているように、選択されたアレイ（または、サブアレイ）内の選択された（データ）ワードライン沿いの選択されたアレイセルにおけるＣＮＴスイッチ（ビット）をリセットする。低抵抗ＳＥＴ状態ＲＬにあるＣＮＴスイッチは、高抵抗ＲＥＳＥＴ状態ＲＨへ遷移（切換）し、かつ高抵抗ＲＥＳＥＴ状態にあるＣＮＴスイッチは、高抵抗ＲＥＳＥＴ状態ＲＨのままである。本開示によるこの指向性電流経路プログラミング方法は、抵抗変化素子アレイ内の単一のワードラインにおけるアレイ素子に、アレイ内の他の素子を妨害する、あるいはこれらに影響を与えることなくアクセスしてリセットし、続いて、選択されたワードライン内のアレイ素子に対してプログラミングオペレーションを実行するための１つまたは幾つかのビットラインを選択することによく適合する。この指向性電流方法は、本開示の第１のプログラミング方法において使用されるような選択可能電流制限素子を必要としないことから、所定のアプリケーションの所定の態様において望ましいものである可能性があり、よってやはり、抵抗変化素子の１−Ｒアレイをプログラムすることによく適合する。しかしながら、プログラミングオペレーションの間、プログラミング電流は、選択されたセルへ流れ、かつ選択されていないセルへも漏れ電流の形で流れる。フローチャート１９５０は、選択されていないビットを妨害することなく選択されたビットをプログラムする手法を記述している。
次に、図１９Ａに示されている方法１９００を参照すると、第１のプロセスステップ１９１０において、アレイ内の全てのワードラインおよびビットラインは、ゼロボルト（接地）へと駆動される。次に、プロセスステップ１９２０において、選択されたワードラインは、ＲＥＳＥＴ電圧ＶＲＥＳＥＴへと駆動される。ＲＥＳＥＴ電流は、ワードラインからビットラインへ流れる。ＲＥＳＥＴ電圧ＶＲＥＳＥＴは、典型的には、例えば、２ボルトから３．０ボルトまでの範囲内である。選択されるのは、データ・ワードラインのみである。参照ワードラインは、固定された参照抵抗値を有し、よって、プログラミングオペレーションの間は絶対に選択されない。全てのビットラインは、ゼロボルトで接地されていることから、隣接するワードライン内のアレイセルが妨害されることはなく、かつコンパレータ（検出）素子にＲＥＳＥＴ電圧は出現しない。選択された単一のワードラインについて言及しているが、例えば、ページモードのプログラミングオペレーションを実行する場合に有益であり得るように、複数のワードラインが同時にリセットされてもよい。
次に、図１９Ｂを参照すると、第１のプロセスステップ１９５５において、アレイ内の全てのワードラインおよびビットラインは、浮動される。次に、プロセスステップ１９６０において、１つまたは複数のビットラインは、プログラミング電圧ＶＰの半分（ＶＰ／２）までプリチャージされる。次のプロセスステップ１９７０では、プログラミング電圧（ＶＰ）が１つまたは幾つかの選択されたビットライン（即ち、プログラムされるべきアレイセルに関連づけられるアレイ内のビットライン）へ印加される。次のプロセスステップ１９８０において、選択されたワードライン（即ち、プログラムされるべきアレイセルに関連づけられるアレイ内のデータ・ワードライン）は、接地（０Ｖ）へと引かれる。その結果、プログラミング電流（ＩＰ）は、選択されたセルを介してビットラインから選択されたワードラインへ流れる。このプログラミング電流の極性が、選択されたアレイ素子に関連づけられるワードラインをプログラミング電圧（ＶＰ）へ駆動し、かつ選択されたアレイ素子に関連づけられるビットラインを接地（０Ｖ）へ駆動することによって逆転され得る点は留意されるべきである。この方法において、本開示のこの第２のプログラミング方法は、バイポーラ・プログラミングオペレーションによく適合する。しかしながら、この第２のプログラミング方法は、所望されれば、ユニポーラ・プログラミングオペレーションに使用されてもよい。
全てのビットラインが接地された状態で、選択されたワードラインに沿った全てのセルにＲＥＳＥＴ電圧を印加することによりＲＥＳＥＴオペレーションを実行する第２のプログラミング方法１９００の場合、選択されたワードラインに沿った全てのアレイセルは、第２のプログラミング方法１９００が完了する時点で、論理「０」に対応するＲＥＳＥＴ状態にある。第２のプログラミング方法サイクルにおけるこの時点では、選択されたワードライン内の全てのアレイセルはＲＥＳＥＴ（高抵抗ＲＨ状態）にあることから、第２のプログラミング方法１９５０は、ＳＥＴパルスを、後に図２３において示すメモリデータＩ／Ｏバッファ／ドライバへ入力されるデータに従って、アレイセルへ選択的に印加してもよい。したがって、例えば約２ボルトであるプログラミング電圧ＶＰ＝ＶＳＥＴは、アレイセルがＲＥＳＥＴ状態（ＲＨ）からＳＥＴ状態（ＲＬ）へ遷移させられる選択されたビットラインのみに印加される。但し、ＳＥＴ状態は、論理「１」に相当する。ＲＥＳＥＴ状態に留まるためのアレイセルは、パルスを受信しない。この機能を実行するために使用される対応する回路および方法については、図２３および図２４に関連して後に詳述する。
アレイ内の選択されていないセルによって形成される、浮動される選択されていないワードラインおよびビットラインを介して互いに相互接続される複雑な抵抗ネットワークに起因して、（図１９Ｂに記述されているような）本開示によるこの第２の方法を用いるプログラミングオペレーションの間、アレイ内には、多くの漏れ電流（ＩＬＥＡＫ）が存在する。しかしながら、後に図２０Ａ、図２０Ｂ、図２０Ｃおよび図２０Ｄの論考においてさらに詳しく論じるように、アレイ内の所定のパラメータを制御することによって、これらの漏れ電流は、アレイ内の選択されていない素子の抵抗状態の変化を誘導するに足る大きさの選択されていないビットラインの電圧および対応する漏れ電流を防止すべく（例えば、プログラミング電圧、抵抗変化素子内で使用される抵抗値またはアレイサイズを選択することにより）制限されることが可能である。抵抗変化素子アレイは、プログラミング電流と共に、アレイ内の単一素子を介して、各アレイセル内の局所的な原位置選択回路を必要とすることなく、どちらの方向へも使用されることが可能である。
次に、図２０Ａを参照すると、図３の簡略図３００が修正されて略図２００１となり、図１９Ａおよび図１９Ｂに詳述されかつ先に記述された方法による例示的なプログラミングオペレーションの間に例示的な抵抗変化素子アレイへ印加される電気刺激が示されている。 具体的には、図２０Ａでは、ＣＥＬＬ１１が選択されたセルとして指定されている。 したがって、ＢＬ［１］が選択されて必要なプログラミング電圧（ＶＰ）へ駆動され、かつＷＬ［１］が選択されて接地（０Ｖ）へ駆動されている。アレイ内の選択されていないワードライン（ＷＬ［０］、ＷＬ［２］〜ＷＬ［ｙ］）ならびに選択されていないビットライン（ＢＬ［０］、ＢＬ［２］〜ＢＬ［ｘ］）は、浮動される。例示のために、単一のビットラインＢＬ［１］を用いているが、後に詳述するように、複数のビットラインが選択されてもよい。その結果、プログラミング電流（ＩＰ）は、選択されたセル内の抵抗変化素子（ＳＷ１１）を介して流れるように、かつ多くの漏れ電流（ＩＬＥＡＫ）は、アレイ内の選択されていないセルの抵抗ネットワークを介して選択されたビットラインＢＬ［１］から選択されたワードラインＷＬ［１］へ流れるように誘導される。また、プログラミング電流ＩＰは、ビットライン・キャパシタンスＣＢＬ１も荷電し、かつ抵抗ネットワークを介して流れる漏れ電流ＩＬＥＡＫは、略図２００１に示されているキャパシタンスＣＢＬ０、ＣＢＬ２〜ＣＢＬｘも荷電する。
次に、図２０Ｂを参照すると、図２０Ａの略図２００１がさらに縮小されて略図２００２が実現されている。略図２００２は、図２０Ａに描かれている例示的なプログラミングオペレーションの間にアレイ内の素子へ印加される電気刺激を分かりやすく示している。
図２０Ｂから分かるように、図１９Ａおよび図１９Ｂに詳述されているプログラミング方法により、結果的に、略２つの電流は、選択されたビットラインと選択されたワードライン（図２０Ａおよび図２０Ｂに描かれている例示的なプログラミングオペレーションにおけるＢＬ［１］およびＷＬ［１］）との間で並列に接続される２つの抵抗ネットワークを介して流れる。第１の抵抗ネットワークＲＳは、基本的に、選択されたセルの抵抗変化素子および対応するビットライン・キャパシタンスＣＢＬ１であり、この抵抗ネットワークは、プログラミング電流ＩＰに応答する。第２の抵抗ネットワークＲＵは、アレイ内の選択されていない抵抗変化素子による複素的な直列および並列抵抗結合である。この第２の抵抗ネットワークは、漏れ電流ＩＬＥＡＫに応答する。先に述べたように、抵抗変化素子アレイのパラメータ（例えば、プログラミング電圧、抵抗変化素子において使用される抵抗値またはアレイサイズ）は、プログラミング電圧ＶＰおよび電流ＩＰが選択された抵抗変化素子の抵抗状態を当初の抵抗状態から所望される第２の状態へ調整するに足るものであるように、かつ、選択されていないビットライン電圧および対応する漏れ電流（ＩＬＥＡＫ）がアレイ内の何れの選択されていない素子も妨害しない（即ち、抵抗状態を略変更しない）だけの低さであるように選択される。容量素子ＣＢＬ０、ＣＢＬ１、ＣＢＬ２〜ＣＢＬｘは、これらのビットライン・キャパシタンスがプログラミングオペレーションの間に荷電されかつ放電されてビットライン電圧を荷電できる速度、延いてはＣＥＬＬ１１（または、ＢＬ［１］上の任意のセル）に対してプログラミングオペレーションを実行できる速度、を制限しなければならない、という理由で包含されている。
図２０Ｃは、図２０Ｂに描かれている比較的複雑な回路の等価回路モデルを提供する簡略図２００３である。電圧源ＶＰおよび直列抵抗器ＲＳＵＰＰＬＹは、選択されたビットライン（図２０ＢにおけるＢＬ［１］）へ印加されるプログラミング電圧を表すためのものである。ＣＢＬは、選択されたビットラインのもの（図２０ＢにおけるＣＢＬ１）を含むアレイ内の各ビットラインのキャパシタンスを表すためのものであり、かつＣＢＬ（＃ＢＬｓ−１）は、選択されていないアレイラインのネットワークからの等価結合キャパシタンスを表すためのものである。ＲＳは、選択されたアレイ素子（図２０ＡにおけるＳＷ１１）の抵抗を表すためのものであり、かつＲＵは、選択されていないアレイ素子の抵抗を表すためのものである。漏れ電流ＩＬＥＡＫは、ＣＢＬ（＃ＢＬｓ−１）およびＲＵ／（＃ＢＬｓ−１）の並列結合と直列しているＲＵ／（＃ＷＬｓ−１）へ印加される電圧によって決定される。
図２０Ｄは、図２０Ｂに描かれている比較的複雑な回路の等価回路モデルを提供する簡略図２００４である。略図２００３と比較すると、略図２００４は、４つのビットラインが同時にプログラムされる等価回路を提供している。この例において、合計プログラミング電流ＩＰは、選択された４つのビットが別々の４つのビットライン上に並列してプログラムされることから、略図２００３におけるプログラミング電流ＩＰの４倍である。単一ビットラインのプログラミングと複数ビットラインのプログラミングのオペレーションのさらに詳細な比較については、後にさらに詳しく述べる。
次に、図２０Ｃを参照すると、ＲＵという用語は、アレイ内の選択されていない素子の抵抗値であることが意図されている。アレイにおける選択されたワードラインは１つであったことから、抵抗素子ＲＵ／（＃ＷＬｓ−１）は、この推定される抵抗値（ＲＵ）をアレイ内のワードライン数から１を引いた数で除したもの（基本的に、各ワードライン上の選択されていない素子の並列抵抗結合）を表すためのものである。また、ＳＥＴオペレーションを実行するのは１つのビットラインであることから、抵抗素子ＲＵ／＃ＢＬｓ−１は、この推定される抵抗値（ＲＵ）をアレイ内のビットライン数から１を引いた数で除したもの（基本的に、各ビットライン上の選択されていない素子の並列抵抗結合）を表すためのものである。後に詳述する図２４の例において、データＩ／Ｏバッファドライバは、４ビットを一度に送受信する。図２０Ｃでは、プログラミング電圧を受信しているビットラインが１つのみであったことから、データＩ／Ｏバッファ／ドライバへ入力されるデータは、３つの論理「０」および１つの論理「１」から成っていた。
次に、図２０Ｄを参照すると、選択されたワードラインは１つであったことから、図２０Ｃに示されている抵抗素子ＲＵ／（＃ＷＬｓ−１）は、不変のままである。しかしながら、選択されたビットラインは４つであったことから、抵抗素子ＲＵ／（＃ＢＬｓ−４）は、この推定される抵抗値（ＲＵ）をアレイ内のビットライン数から４を引いた数で除したもの（基本的に、各ビットライン上の選択されていない素子の並列抵抗結合）を表すためのものである。後に詳述する図２４の例において、データＩ／Ｏバッファドライバは、４ビットを一度に送受信する。図２０Ｄでは、４つのビットラインがプログラミング電圧を受信していたことから、データＩ／Ｏバッファ／ドライバへ入力されるデータは、４つの論理「１」から成っていた。
ＲＵ、ＲＳ、ＣＢＬ−ＳＥＬおよびＣＢＬ−ＵＮＳＥＬの値は、使用されている抵抗変化素子のタイプおよび特性（例えば、物理的寸法、公称ＳＥＴおよびＲＥＳＥＴ値、製造方法であるが、これらに限定されない）、アレイ自体のサイズおよびアーキテクチャ、およびアレイ内の抵抗変化素子をプログラム（即ち、設定またはリセット）するために必要な電圧および電流レベル、によって決定される。これらの値、ならびに各々図２０Ｃおよび図２０Ｄの等価回路モデル２００３および２００４内の素子のパラメータを慎重に選択しかつ調製することにより、（図１９Ｂに記述されているような）本開示による指向性の電流プログラミング方法におけるプログラミングパラメータは、ＩＰ１（図２０Ｃ）またはＩＰ２（図２０Ｄ）等のプログラミング電流が選択された抵抗変化素子の抵抗を当初の抵抗状態から所望される第２の状態へ調整し、かつ同時に、ＩＬＥＡＫ１（図２０Ｃ）またはＩＬＥＡＫ２（図２０Ｄ）等のアレイ内の漏れ電流がアレイ内の選択されていない素子を妨害、または別段で調整しないように防止するに足るものであるように、選択されることが可能である。この方法において、本開示による指向性電流方法は、抵抗変化素子アレイ内の選択されたセルの抵抗状態を調整（即ち、プログラム）するために使用されることが可能である。
本明細書のこの時点で、図１９Ａおよび図１９Ｂに記述されているプログラミング（ＷＲＩＴＥ）オペレーションから結果的に生じるアレイ電圧および電流を計算する。これらの計算は、図１４および図１５Ａ〜図１５Ｃに纏められているＲＥＡＤ電圧を計算する方法を、図２１Ａに関連して後に詳述するようなプログラミング（ＷＲＩＴＥ）アレイ電圧および電流を計算するように適合化するものであり、結果が図２２に纏められている。各々図８Ａおよび図９Ａに適用された方法８０１および方法９０２に類似する略図簡易化方法を、図２０Ａに示されているプログラミング（ＷＲＩＴＥ）オペレーションの略図２００１へ適用し、結果的に、各々図２０Ｂ、図２０Ｃおよび図２０Ｄに示されているさらに単純化された略図２００２、２００３および２００４を得た。次に、各々図１２Ａおよび図１２Ｂに関連して先に詳しく示したテブナン等価回路１２０１および１２０２に関して述べたテブナン等価回路方法を用いるさらなる単純化を、図２１Ａ〜図２１Ｄに関連して述べるようなプログラミング（ＷＲＩＴＥ）オペレーション用に適合させた。先に詳述した式１〜式１０に類似する対応する式を用いて、図２２に纏められている電圧および電流を計算した。
次に、図１９Ａに示されているフローチャート１９００におけるプロセスステップ１９２０を参照すると、選択されたワードライン内の全てのセルが、高い抵抗状態ＲＳ＝ＲＨへリセットされている。また、図１９Ｂに示されているフローチャート１９５０におけるプロセスステップ１９６０を参照すると、全てのビットラインがプログラミング電圧の半分ＶＰ／２へプリチャージされている。任意に割り当てられる規約により、データＩ／Ｏバッファ／ドライバ（図２３）へ入力された論理「０」は、高抵抗ＲＥＳＥＴ状態に対応し、かつ論理「１」は、低抵抗ＳＥＴ状態に対応する。図２４に関連して後に詳述するメモリ回路の設計により、論理「０」の入力信号は、選択されたワードライン上の全てのセルがＲＥＳＥＴ状態にあるという理由で、結果的に、プログラミング電圧を対応するビットラインへ印加させない。しかしながら、論理「１」の入力信号は、対応するアレイセルの選択されたセルロケーション（論理「１」入力が２つ以上である場合には、複数のセルロケーション）が低抵抗ＳＥＴ状態へ遷移することを必要とする。設計により、プログラミング電圧ＶＰは、選択された（１つまたは複数の）ビットラインへ印加される。しかしながら、全てのビットはプログラミング（ＷＲＩＴＥ）オペレーションに先行してリセットされることから、選択されるプログラミング電圧はＳＥＴ電圧であり、よって、図２１Ａにおける略図２１００に示されているように、ＶＰ＝ＶＳＥＴとなる。したがって、プリチャージ電圧は、ＶＰ／２＝ＶＳＥＴ／２である。１つまたは複数のビットラインへＶＳＥＴが印加されると、選択されたワードラインはフローチャート１９５０におけるプロセスステップ１９８０に従ってゼロ（接地）電圧へ駆動されていることから、選択されたセルは、高抵抗ＲＥＳＥＴ値から低抵抗ＳＥＴ値へ切り換わる（ＲＨ→ＲＬ）。
次に、図２１Ａに例示されている略図２１００を参照すると、選択されたビットラインは、プログラミング電圧ＶＰ＝ＶＳＥＴを選択されたビットラインへ直列抵抗器ｒを介して印加する。合計電流ＩＴＯＴは、２つの経路、即ち、電流ＩＳＥＴを有する選択されたセルを介して選択されたビットラインから接地されている選択されたワードラインへ至る第１のＳＥＴ電流経路、および選択されていないセルを介して流れかつ直列／並列結合の選択されていないビットラインを荷電する電流ＩＬＥＡＫを有する、同じく選択されたビットラインから接地されている選択されたワードラインへ至る第２の漏れ電流経路、へ分岐する。直列／並列経路のこの結合は、略図２１００において、第１の抵抗器Ｒｕ／（＃ＷＬｓ−１）が選択されたビットラインへ接続されかつノードＡで第２の抵抗器端子Ｒｕ／（＃ＢＬｓ−１）へ接続され、第２の抵抗器端子Ｒｕ／（＃ＢＬｓ−１）がノードＢで接地されている選択されたワードラインへ接続されることによって表されている。選択されたビットラインを除く全てのビットラインの結合キャパシタンスは、選択されていないビットライン・キャパシタＣＢＬ−Ｔ＝（＃ＢＬｓ−１）ｘ１０ ｆＦを形成する。但し、本例における各アレイ・ビットライン・キャパシタンスＣＢＬ＝１０ ｆＦは、プロセスステップ１９６０によってＶＡＢ＝ＶＳＥＴ／２へプリチャージされている。選択されたセルがＶＳＥＴへ荷電され、かつＩＳＥＴ電流が選択されたセルを介して流れるにつれて、ＩＬＥＡＫは、アレイの選択されていない部分を介して流れ、よって、幾分かの追加電荷が選択されていないビットライン・キャパシタＣＢＬ−Ｔへ流れ、これにより、選択されたスイッチ抵抗Ｒｓによる高抵抗ＲＥＳＥＴ状態ＲＨから低抵抗ＳＥＴ状態ＲＬへの遷移、およびＳＥＴ電圧のゼロへの回帰に伴って、電圧ＶＡＢが増加する。ＳＥＴオペレーションは、メモリアレイの選択されていない部分に渡る電圧ＶＡＢの増加を最小限に抑えながら完了させることが重要である。
選択されたビットラインに渡る電圧は、ＶＳＥＴへ遷移する。ＳＥＴオペレーションの間に、ＶＡＢの増加に繋がる、ＶＳＥＴ／２を超えるＣＢＬ−Ｔ上の電圧増加を計算することは、重要である。図２１Ｂおよび図２１Ｃに示されている略図２１１０および略図２１２０により例示されているように、さらなる単純化を用いて、端子Ａ〜Ｂに渡るテブナン等価電圧ＶＴＨ［式２３］および対応するテブナン等価抵抗ＲＴＨ［式２４］が計算される。次に、式２３、式２４および式２５を用いて選択されていないビットライン・キャパシタンスＣＢＬ−Ｔに渡るＶＡＢの増加を計算するために、図２１Ｄに例示されているテブナン等価回路２１３０が使用されてもよい。ＳＥＴパルスの持続時間が時定数ＲＴＨＣＢＬ−Ｔの３倍以上であれば、電圧ＶＡＢの最大増加は、テブナン電圧ＶＴＨに等しい。しかしながら、ＳＥＴパルスの持続時間が時定数ＲＴＨＣＢＬ−Ｔの３倍未満であれば、ＶＡＢの増加ΔＶＡＢは、［式２５］を用いて計算され得るように、ＶＴＨを下回ることになる。図２２に示されている表２２００には、様々な値のアレイパラメータに関する、式２３、式２４および式２５を用いた計算結果が纏められている。ＳＥＴ時間は、ＶＡＢ電圧の最大変化がΔＶＡＢ＝ＶＴＨとなるように、時定数ＲＴＨＣＢＬ−Ｔの３倍より長いことが想定されている。
ＶＴＨ ＝ ［ＶＳＥＴ／２］ ｘ ［（Ｒｕ／（ＢＬｓ−１））／（Ｒｕ／（＃ＷＬｓ−１） ＋ Ｒｕ／（＃ＢＬｓ−１） ＋ ｒ）］ ［式２３］
ＲＴＨ ＝ ［（Ｒｕ／（＃ＢＬｓ−１）） ｘ （Ｒｕ／（＃ＷＬｓ−１） ＋ ｒ）］／［Ｒｕ／（＃ＷＬｓ−１） ＋ Ｒｕ／（＃ＷＢＬｓ−１） ＋ ｒ］ ［式２４］
ΔＶＡＢ ＝ ＶＴＨ （１−ｅ−ｔ／ＲＴＨＣＢＬ−Ｔ） ［式２５］
次に、図２２に示されている表２２００を参照すると、４つの事例が示されている。事例１Ａおよび事例１Ｂにおいて、低抵抗ＳＥＴ状態の値は、ＲＬ＝１ＭΩであり、かつ高抵抗ＲＥＳＥＴ状態の値は、ＲＨ＝２０ＭΩである。これらの例において、ＳＥＴ電圧は、ＶＳＥＴ＝２Ｖである。ＲＬ＝１ＭΩのとき、選択されたセルの最大ＩＳＥＴ電流は、２ｕＡである。存在するビットラインは２５６、データ・ワードラインは１２８である。ＳＥＴ ＷＲＩＴＥオペレーションでは、選択されたビットはＲＨからＲＬへ遷移する。最大アレイ電流の事例は、全ての選択されていないセルが低抵抗ＳＥＴ状態ＲＬにあることを想定している。最小アレイ電流の事例は、全ての選択されていないセルが高抵抗ＲＥＳＥＴ状態ＲＨにあることを想定している。
事例１Ａは、１入力が論理「１」でありかつ３入力が論理「０」である、図２０Ｃに示されている１ビットデータバスに関するものである。事例１Ｂは、４入力が全て論理「１」である、図２０Ｄに示されている４ビットデータバスに関するものである。
事例２Ａおよび事例２Ｂにおいて、低抵抗ＳＥＴ状態の値は、ＲＬ＝１００ｋΩであり、かつ高抵抗ＲＥＳＥＴ状態の値は、ＲＨ＝２ＭΩである。これらの例において、ＳＥＴ電圧は、ＶＳＥＴ＝２Ｖである。ＲＬ＝１００ｋΩのとき、選択されたセルの最大ＩＳＥＴ電流は、２０ｕＡである。存在するビットラインは２５６、データ・ワードラインは１２８である。ＳＥＴ ＷＲＩＴＥオペレーションでは、選択されたビットはＲＨからＲＬへ遷移する。最大アレイ電流の事例は、全ての選択されていないセルが低抵抗ＳＥＴ状態ＲＬにあることを想定している。最小アレイ電流の事例は、全ての選択されていないセルが高抵抗ＲＥＳＥＴ状態ＲＨにあることを想定している。
事例２Ａは、１入力が論理「１」でありかつ３入力が論理「０」である、図２０Ｃに示されている１ビットデータバスに関するものである。事例１Ｂは、４入力が全て論理「１」である、図２０Ｄに示されている４ビットデータバスに関するものである。
事例２Ａおよび事例２Ｂにおいて、ＳＥＴ電流ＩＳＥＴは、事例１Ａおよび事例１Ｂの場合の１０倍である。漏れ電流は、幾分高い。しかしながら、何れの事例においても、合計アレイ漏れ電流は、最悪の場合で１ｍＡ未満である。ある典型的なメモリオペレーションにおいて、合計アレイ漏れ電流は、存在するとしても、アレイ電流の最大値、最小値の何れにもほとんど接近せず、よって、平均電流は、最大事例より遙かに低くなる。
次に、図２３を参照すると、本開示による（図７Ａおよび図７Ｂに詳述されているような）ＲＥＡＤオペレーション、（図１６Ａおよび図１６Ｂに詳述されているような）第１のプログラミングオペレーションおよび（図１９Ａおよび図１９Ｂに詳述されているような）第２のプログラミングオペレーションを適用することによく適合する、例示的なアクセスおよびアドレスシステム２３００内の抵抗変化素子アレイを例示するシステムレベルのブロック図が示されている。
アクセスおよびアドレスシステム２３００の中心部には、アーキテクチャが図３、図５、図６Ａおよび図６Ｂに示されているアレイに類似する１−Ｒ抵抗変化素子アレイ２３４０が存在する。プロセッサ制御素子２３１０は、アドレス制御ラインのアレイをビットライン・ドライバ／バッファ回路２３２０へ、かつワードライン・ドライバ／バッファ回路２３３０へ提供する。ビットライン・ドライバ／バッファ回路２３２０は、次に、ビットライン・デコーダ素子２３２５を介してビットラインを選択し、かつこれらのビットラインを、対応するセンス増幅器／ラッチ２３６０を介して抵抗変化素子アレイ２３４０へ接続する。同様に、ワードライン・ドライバ／バッファ回路２３３０もワードライン・デコーダ素子２３３５へ接続され、かつ抵抗変化素子アレイ２３４０へのワードラインを選択する。この方法において、先の図１６Ａ、図１６および図１９Ａ、図１９Ｂの論考で詳述されているような本開示によるプログラミング方法は、プロセッサ制御素子２３１０が提供する電気刺激を介して実行されることが可能である。
１−Ｒ抵抗変化素子アレイ２３４０は、アレイ絶縁デバイス２３５０を介して、センス増幅器／ラッチ２３６０等の測定および記憶素子アレイへ結合される。アレイ絶縁デバイスは、図２４に例示されているメモリデータパス回路略図２４００に関連して後に詳述するようなＷＲＩＴＥオペレーションの間に、センス増幅器／ラッチ２３６０の端子がより高いアレイ電圧に暴露されることを防止する。センス増幅器／ラッチ２３６０等の測定および記憶素子については、図７Ａおよび図７Ｂに記述されている本開示のＲＥＡＤ方法に関連して論考し、かつメモリデータパス回路略図２４００に関連して後により詳しく説明する。ＲＥＡＤオペレーションの間、ビットライン、ワードライン、（例えば、図６Ｂに示されているような）参照ワードライン、センス増幅器／ラッチ２３６０、ビットライン・ドライバ２３５５、Ｉ／Ｏゲート２３７０、データバス２３７５およびデータＩ／Ｏバッファドライバ２３８０は、プロセッサ制御素子２３１０からの制御信号に応答して様々に相互作用する。データＩ／Ｏバッファ／ドライバ２３８０およびセンス増幅器／ラッチ２３６０は、プロセッサ制御素子２３１０からの制御信号に応答して、抵抗変化素子アレイから読み取られる論理値を一時的にラッチして記憶するために使用される。アレイから読み取られる論理値は、データバス２３７５を介してデータ・バッファ・ドライバ素子２３８０へ接続されるＩ／Ｏゲート素子２３７０に応答して、プロセッサ制御素子２３１０へ提供し返される。この方法において、先の図７Ａおよび図７Ｂの論考で詳述されているような本開示によるＲＥＡＤ方法は、プロセッサ制御素子２３１０が提供する電気刺激を介して実行されることが可能である。同様に、データは、プロセスコントローラ２３１０からデータＩ／Ｏバッファ／ドライバ２３８０へＩ／ＯバスラインＩ／Ｏ０、Ｉ／Ｏ１、Ｉ／Ｏ２およびＩ／Ｏ３を介して提供されてもよい。例示的な本例には、４ビットの外部Ｉ／Ｏバスが示されているが、Ｉ／Ｏバスの幅は、１ビットから例えば多くのビット幅（３２、６４、１２８、他）まで変わってもよい。データＩ／Ｏバッファ／ドライバ２３８０に一時的に記憶されるデータは、図１６Ａおよび図１６Ｂに記述されている第１のプログラミング（ＷＲＩＴＥ）オペレーションを用いて不揮発性メモリアレイ２３４０に記憶されてもよい。あるいは、データＩ／Ｏバッファ／ドライバ２３８０に一時的に記憶されるデータは、図１９Ａおよび図１９Ｂに記述されている第２のプログラミング（ＷＲＩＴＥ）オペレーションを用いて不揮発性メモリ２３４０に記憶されてもよい。ＲＥＡＤおよびプログラミング（ＷＲＩＴＥ）オペレーションについては、図２４に例示されているメモリデータパス回路略図２４００に関連して後にさらに詳しく述べる。
図２３の例示的なアクセスおよびアドレスシステムにおけるプロセッサ制御素子２３１０は、異なる電圧および他の条件を、本開示の方法により必要とされかつ図７Ａ、図７Ｂ、図１６Ａ、図１６Ｂ、図１９Ａおよび図１９Ｂに関連して先に論じたような抵抗変化素子アレイにおけるビットラインおよびワードラインのアレイへ適用するために使用されることが可能なプログラミングオペレーション回路（またはこれに類似するもの）を表すために使用される。本開示のプログラミング（ＷＲＩＴＥ）およびＲＥＡＤオペレーションが必要とする電気刺激は、特定のアプリケーションのニーズに最もよく適合する様々な構造を介して実装されることが可能である。例えば、ＦＰＧＡ、ＰＬＤ、マイクロコントローラ、論理回路またはコンピュータ上で実行されるソフトウェアプログラムは全て、先に論じたように、図７Ａ、図７Ｂ、図１６Ａ、図１６Ｂ、図１９Ａおよび図１９Ｂに詳述されているようなプログラミングオペレーションおよびＲＥＡＤオペレーションを実行するために使用される可能性もある。
本開示によるプログラミングおよびＲＥＡＤ方法の例示に使用されている１−Ｒ抵抗変化素子アレイのアーキテクチャは、図３、図６Ａおよび図６Ｂにおける例示的な略図を用いて提示されているが、本開示による方法が、描かれているこれらの特定の電気回路に限定されるものでないことは留意されるべきである。実際に、当業者には、図３、図６Ａおよび図６Ｂに描かれている電気回路が複数の方法で変更されることが可能であり、しかもなお本開示によるプログラミングおよびＲＥＡＤオペレーションによく適合するアレイアーキテクチャを実現可能であることが明らかとなるであろう。よって、本開示による方法に関連するものとしての抵抗変化素子アレイアーキテクチャに関するこれまでの説明は、これらの変形例を表しかつこれらを包含するものであり、かつ別段で、詳述される特定の例示的パラメータに限定されるものではないことが好ましい。
次に、図２４を参照すると、図７Ｂに詳述されているようなＲＥＡＤオペレーションの実装、および図１９Ａおよび図１９Ｂに詳述されているプログラミングオペレーションを例示するために、メモリデータパス回路略図２４００が使用されてもよい。本明細書において、プログラミングおよびＷＲＩＴＥという用語は、交換可能に使用されることに留意されたい。略図２４００は、ＣＮＴスイッチで形成されかつ図２３に例示されているメモリアレイ２３４０に対応するセルアレイ２４１０と、行（ＷＬ）アドレスドライバ／バッファ２３３０に対応する典型的なワードライン（ＷＬ）ドライバ２４１５と、アレイ絶縁デバイス２３５０に対応するアレイＲＥＡＤデバイス２４３０と、センス増幅器／ラッチ２３６０に対応するセンス増幅器／ラッチ２４３５と、Ｉ／Ｏゲート２３７０に対応するＩ／Ｏゲート２４４０と、データバス２３７５に対応するデータバス２４４５と、ビットライン・ドライバ２３５５に対応する電圧シフタ＆ＢＬドライバ２４５０、プログラム電圧セレクタ２４５５およびプログラム制御デバイス２０６０と、を含み、ＢＬカップリングデバイス２４２０およびＢＬ荷電／放電回路２４２５は、アレイ２４１０の全てのビットラインを同時にプリチャージしかつ放電するために使用される。例示的な略図２４００は、選択されたワードラインＷＬ１および選択されたビットラインＢＬ１に対する、図７Ｂに詳述されているＲＥＡＤオペレーションおよび図１９Ａおよび図１９Ｂに詳述されているプログラミングオペレーションを実装するために使用され得るデバイスおよび回路の詳細を示している。略図２４００におけるデータパス回路は、共に図２４に示されているセンス増幅器／ラッチ２４３５、双方向データバス２４４５、および図２３に示されている双方向データＩ／Ｏバッファ／ドライバ２３８０が全て、ＲＥＡＤオペレーションおよびＷＲＩＴＥオペレーションの双方においてチップ電圧ＶＤＤで作動するように設計されかつ作動される。これは、セルアレイ２４４０へＶＤＤを超える比較的高いＶＰプログラミング電圧が印加される場合でも、アレイＲＥＡＤデバイス２４３０はプログラミングの間にアレイ絶縁デバイスとして働き、かつＶＰがセンス増幅器／ラッチ２４３５の端子に渡って出現しないように防止することに起因する。また、これは、後に詳述するようにセンス増幅器／ラッチ２４３５へ接続される電圧シフタ＆ＢＬドライバ２４５０が、接地（ゼロ）レベルおよびＶＤＤレベル間で切り換わるセンス増幅器の出力信号からプログラミング電圧ＶＰを生成することにも起因する。
セルアレイ２４１０およびアレイＲＥＡＤデバイス２４３０のオペレーションについては、ＲＥＳＥＴオペレーションに関して図７Ｂのフローチャート７０２によって、かつ各々図９Ａおよび図９Ｃに示されている対応する略図９０１および略図９０３において先に詳述されている。セルアレイ２４１０、ビットライン・カップリング・デバイス２４２０およびビットライン荷電／放電回路２４２５のオペレーションについては、プログラミングオペレーションに関して各々図１９Ａおよび図１９Ｂにおけるフローチャート１９００および１９５０により、かつ図２０Ａに示されている対応する略図２００１において先に詳しく説明されている。
センス増幅器／ラッチ２４３５は、ＲＥＡＤオペレーションの間にセルアレイ２４１０からのデータを一時的に記憶し、かつプログラミングオペレーションの間にデータバス２０４５からのデータを一時的に記憶するために使用される。センス増幅器／ラッチ２４３５は、次のように形成される。ＰＦＥＴデバイスＴＳＡ１およびＴＳＡ２のソース端子が互いに接続されてＰＦＥＴデバイスＴＳＡ５へ接続され、ＰＦＥＴデバイスＴＳＡ５のソースがチップ電圧ＶＤＤへ、かつそのゲートがＰＳＥＴ制御へ接続される。ＮＦＥＴデバイスＴＳＡ３およびＴＳＡ４のソース端子が互いに接続されてＮＦＥＴデバイスＴＳＡ６へ接続され、ＮＦＥＴデバイスＴＳＡ６のソースが接地へ、かつそのゲートがＮＳＥＴ制御へ接続される。ＴＳＡ１およびＴＳＡ３のドレインは、互いに接続され、かつノードＸ１における出力へ接続される。ＴＳＡ１およびＴＳＡ３のゲートは、互いに接続され、かつ一対のアレイ読取りデバイス２４３０のうちの一方および一対の双方向Ｉ／Ｏゲート２４４０のうちの一方へ接続される。ＴＳＡ２およびＴＳＡ４のドレインは、互いに接続され、かつノードＸ２における出力へ接続される。ＴＳＡ２およびＴＳＡ４のゲートは、互いに接続され、かつ一対のアレイＲＥＡＤデバイス２４３０のうちのもう一方および一対の双方向Ｉ／Ｏゲート２４４０のうちのもう一方へ接続される。ノードＸ１は、ＴＳＡ２およびＴＳＡ４の各ゲートへ接続され、かつノードＸ２は、ＴＳＡ１およびＴＳＡ３の各ゲートへ接続され、これにより、センス増幅器／ラッチ２４３５が形成される。センス増幅器／ラッチ２４３５は、プルアップデバイスＴＳＡ５およびプルダウンデバイスＴＳＡ６が起動される場合にのみ動作可能である。図１４および図１５Ａ〜図１５Ｃに示されている例で使用されているＲＥＡＤ電圧ＶＲＥＡＤは、１ボルトに等しい。
一対の双方向Ｉ／Ｏゲート２４４０は、真の（Ｔ／Ｃ）および補足（Ｃ／Ｔ）双方向データバス２４３５へも接続され、これは次に、図２３に例示されている双方向データＩ／Ｏバッファ／ドライバ２３８０へ接続される（双方向データバス２４４５は、データバス２３７５に対応する）。
電圧シフタ＆ＢＬドライバ２４５０は、各々図１９Ａおよび図１９Ｂに示されているフローチャート１９００および１９５０に関連して記述しかつ対応する図２１Ａ〜図２１Ｄおよび図２２に関連して先に論じたようなプログラミングオペレーションの間でのみ起動される。電圧シフタ＆ＢＬドライバ２４５０の回路は、次のように形成される。ＰＦＥＴデバイスＴＶＳ１およびＴＶＳ２の各ソースが互いに接続され、かつプログラム電圧セレクタ２４５５へ接続される。ＴＶＳ１のドレインは、ＮＦＥＴデバイスＴＶＳ４のドレインへ接続され、かつノードＯＶＳでＴＶＳ２のゲートへ接続される。ＴＶＳ２のドレインは、ＮＦＥＴ ＴＶＳ３のドレインおよびＴＶＳ１のゲートへ接続される。ＴＶＳ３のソースは、ＴＶＳ４のゲートへ、かつセンス増幅器／ラッチ２４３５の端子Ｘ１へ接続される。ＴＶＳ４のソースは、ＴＶＳ３のゲートへ、かつセンス増幅器／ラッチ２４３５の端子Ｘ２へ接続される。電圧シフタ＆ＢＬドライバ２４５０の出力ノードＯＶＳは、ＰＦＥＴデバイスであるプログラム電圧制御デバイス２４６０のソースへ接続され、プログラム電圧制御デバイス２４６０は、ゲートへ接続される信号ＶＷＲ−ΔＳＥＴによって制御される。本例において、プログラム電圧制御デバイス２４６０のドレインは、セルアレイ２４１０のビットラインＢＬ１へ接続されている。電圧シフタ＆ＢＬドライバ２４５０は、プログラム電圧セレクタ２４５５が電圧ＶＳＥＴへ接続されると起動され、かつ０ボルトへ接続されると停止される。本例では、ＶＳＥＴ＝２Ｖ、およびＶＳＥＴ／２＝１Ｖである。
図１９Ｂに例示されているフローチャート１９５０に関連して述べたように、プロセスステップ１９６０は、セルアレイ２４１０における全てのビットラインをプリチャージし、一方でワードラインを浮動させる。したがって、ビットライン・カップリング・デバイス２４２０が起動され、かつビットラインがビットライン荷電／放電回路２４２５によってプログラミング電圧の半分ＶＰ／２までプリチャージされ、次に、ＢＬ１のプログラミングに先行してビットライン・カップリング・デバイス２４２０がオフにされる。先に詳しく説明したように、セルアレイ２４１０における全てのセルは高抵抗ＲＥＳＥＴ状態にあることから、ＶＰ＝ＶＳＥＴである。入力データが論理「０」であり、かつノードＯＶＳがゼロボルトにあれば、プログラム制御電圧デバイス２４６０はオフであって、ビットラインＢＬ１を電圧シフタ＆ＢＬドライバ２４５０から絶縁し、かつビットラインＢＬ１がＶＳＥＴ／２へプリチャージされたままになるように、信号ＶＷＲ＿ΔＳＥＴは、ＶＳＥＴ／２にある。しかしながら、入力データが論理「１」であれば、ノードＯＶＳは、０からＳＥＴ電圧ＶＳＥＴへ遷移する。ノードＯＶＳがＶＳＥＴ／２を超過すると、プログラム電圧制御デバイス２４６０はオンになり、図１９Ｂに示されているプロセスステップ１９７０によって記述されているようにビットラインＢＬ１をＶＳＥＴへ駆動する。この時点で、選択されたワードラインＷＬ１は、図１９Ｂにおけるプロセスステップ１９８０に記述されているようにＷＬドライバ２４１５によって接地へ駆動され、かつ、本例ではセルアレイ２４１０内に示されているＣＥＬＬ１１であるセルは、高抵抗ＲＨ ＲＥＳＥＴ状態から低抵抗ＲＬ ＳＥＴ状態へ切り換わる。図２２の表２２００における例に言及すると、選択されていないビットラインの電圧は、ＳＥＴオペレーションの後、１．０Ｖのプリチャージ値から１．３Ｖまで増加する。プログラム電圧制御デバイス２４６０を参照すると、場合により、電圧ＶＷＲ＿ΔＳＥＴは、電圧シフタ＆ＢＬドライバ２４５０によるＶＳＥＴへの遷移に先行して、１Ｖから例えば０．８５Ｖへ降下されてもよく、これにより、選択されていないビットの電圧は約１．３Ｖから約１．１５Ｖへ下がり、よって、１Ｖであるプリチャージ値により近づく。
次に、図２５に言及すると、プログラミング（ＷＲＩＴＥ）オペレーション２５００は、メモリデータパス回路略図２４００の電気的パフォーマンスの計算から結果的に生じる様々な動作波形を示している。本例において、図２３に示されているアクセスおよびアドレスシステム２３００のブロック図におけるＲＥＡＤ／ＷＲＩＴＥ制御信号プロセスコントローラ２３１０は、ＲＥＡＤ／ＷＲＩＴＥ制御信号を介してＷＲＩＴＥオペレーションを開始し、かつクロスポイント型メモリシステムにより復号されるワードアドレスおよび列アドレスを提供する。図２５の波形は、図２４に例示された略図２４００に示されているデータパス回路に焦点を合わせている。プロセスコントローラ２３１０により図２３に示されているデータＩ／Ｏバッファ／ドライバ２３８０へ提供されたデータは、図２４におけるデータバス２４４５に対応する双方向データバス２３７５へ送信される。センス増幅器／ラッチ２４３５は起動され、かつプルアップトランジスタＴＳＡ５およびプルダウントランジスタＴＳＡ６によってチップ電源ＶＤＤおよび接地へ接続される。電圧シフタ＆ＢＬドライバ２４５０は、プログラム電圧セレクタ２４５５によって起動され、かつ、本例では２Ｖに等しい電圧ＶＰ＝ＶＳＥＴへ接続される。プログラム電圧制御デバイス２４６０は、オフ状態にあり、ノードＯＶＳが本例ではＶＳＥＴ／２＝１Ｖを超過するまで、電圧シフタ＆ＢＬドライバ２４５０の出力ノードＯＶＳからＢＬ１を絶縁する。この時間中、ワードラインＷＬ１が選択され、セルアレイ２４１０内の全てのビットラインがＶＳＥＴ／２へプリチャージされ、かつビットラインＢＬ１が選択される。
この時点で、Ｉ／Ｏゲート２４４０へＶＣＳＬが印加され、かつ論理信号がデータバス２４４５からセンス増幅器／ラッチ２４３５の入力へ送信される。論理「１」入力は、Ｔ／Ｃバスライン上にＶＤＤ電圧（Ｃ／Ｔバスライン上にゼロ電圧）をもたらし、かつ論理「０」電圧は、Ｔ／Ｃバスライン上にゼロ電圧（Ｃ／Ｔバスライン上にＶＤＤ）をもたらす。本例では、論理「１」データ入力が提供され、かつセンス増幅器／ラッチ２４３５が信号を一時的に記憶する。センス増幅器の出力Ｘ１は、０Ｖへ遷移し、かつ出力Ｘ２は、ＶＤＤへ遷移する。電圧シフタ＆ＢＬドライバ２４５０へのこの入力は、電圧シフタ＆ビットライン・ドライバ２４５０の出力ノードＯＶＳを、本例では２ＶであるＶＳＥＴへ遷移させる。プログラム電圧制御デバイスのゲートがＶＷＲ＿ΔＳＥＴ＝ＶＳＥＴ／２＝１Ｖにある状態で、ビットラインＢＬ１は、論理「１」信号に対してＶＳＥＴ／２からＶＳＥＴへ遷移する（論理「０」信号の場合、ＶＢＬ１は、ＶＳＥＴ／２に留まっていたはずである）。ワードラインＷＬ１は、ゼロ電圧へ遷移する。本例では２ＶであるＶＳＥＴは、選択されたビットラインＢＬ１と選択されたワードラインＷＬ１との間に出現し、セルアレイ２４１０内のＣＥＬＬ１１は、高抵抗ＲＨ ＲＥＳＥＴ状態から低抵抗ＲＬ ＳＥＴ状態へ切り換わり、プロセスコントローラ２３１０から入力されるデータの、セルアレイ２４１０内のＣＥＬＬ１１に対応するメモリアレイセルへの記憶が完了する。
電圧、電流およびタイミングの値は、図２１Ａ〜図２１Ｄおよび図２２に関連して先に詳述したように計算されている。しかしながら、選択されるＣＭＯＳ技術に合わせて、製造者により、正確なシミュレーションのための設計、配置およびシミュレーションソフトウェアに使用可能な物理的かつ電気的パラメータおよびモデルが提供される。非線形ＣＮＴスイッチのモデルは、図１３に示されている片対数プロット１３００等のＣＮＴスイッチＩ−Ｖ電気特性から導出されることが可能である。例えば、片対数プロット１３００は、シミュレーションソフトウェアに導入が可能なＣＮＴスイッチモデルを提供するために、非線形多項式を用いて近似されることが可能である。
本発明を、その特定の実施形態に関連して説明したが、当業者には、他の多くの変形および変更および他の使用法が明らかとなるであろう。したがって、本発明は、本明細書に記述されている特定の開示によって限定されないことが好ましい。

Claims (20)

  1. 抵抗変化素子アレイ内の少なくとも１つの抵抗変化素子の抵抗状態を決定するための方法であって、
    抵抗変化素子アレイを提供することであって、前記抵抗変化素子アレイは、
    複数のワードラインと、
    複数のビットラインと、
    複数の抵抗変化素子であって、各抵抗変化素子は、第１の端子と第２の端子とを有し、各抵抗変化素子の前記第１の端子は、ワードラインと電気連通し、各抵抗変化素子の前記第２の端子は、ビットラインと電気連通している、複数の抵抗変化素子と、
    少なくとも１つの抵抗参照素子であって、前記抵抗参照素子は、ワードラインと電気連通している第１の端子と、ビットラインと電気連通している第２の端子とを有する、少なくとも１つの抵抗参照素子と、を備えることと、
    前記抵抗変化素子アレイ内の前記ビットラインの全ておよび前記ワードラインの全てを接地へ初期化することと、
    前記抵抗変化素子アレイ内の１つのワードラインを選択し、かつ前記選択されたワードラインを予め選択された電圧へ荷電し、同時に他の全てのワードラインを接地に保ちかつ全てのビットラインを浮動させることと、
    前記選択されたワードラインを少なくとも１つの抵抗変化素子を介して放電し、かつ少なくとも１つの放電電流を前記少なくとも１つの抵抗変化素子を介して観察することと、
    前記抵抗変化素子アレイ内の前記ビットラインの全ておよび前記ワードラインの全てを接地へ再初期化することと、
    少なくとも１つの抵抗参照素子を選択し、かつ前記少なくとも１つの選択された抵抗参照素子と電気連通しているワードラインを予め選択された電圧へ荷電し、同時に他の全てのワードラインを接地に保持しかつ全てのビットラインを浮動させることと、
    前記少なくとも１つの選択された抵抗参照素子と電気連通している前記ワードラインを、前記少なくとも１つの選択された抵抗参照素子を介して放電し、かつ少なくとも１つの放電電流を少なくとも１つの選択された抵抗参照素子を介して観察することと、
    前記抵抗変化素子のうちの少なくとも１つを介して観察される少なくとも１つの放電電流と、前記選択された抵抗参照素子のうちの少なくとも１つを介して観察される少なくとも１つの放電電流とを比較して、少なくとも１つの抵抗変化素子の抵抗状態を決定することと、を含む方法。
  2. 前記選択されたワードラインと電気連通している全ての抵抗変化素子の抵抗状態は、同時に決定される、請求項１に記載の方法。
  3. 前記抵抗参照素子を介する放電電流より高い、前記抵抗変化素子を介して観察される放電電流は、第１の論理状態に対応し、かつ前記抵抗参照素子を介する放電電流より低い、前記抵抗変化素子を介して観察される放電電流は、第２の論理状態に対応する、請求項１に記載の方法。
  4. 前記抵抗変化素子は、２端子ナノチューブスイッチング素子である、請求項１に記載の方法。
  5. 前記２端子ナノチューブスイッチング素子は、ナノチューブ織物を含む、請求項４に記載の方法。
  6. 前記抵抗変化素子は、金属酸化物メモリ素子である、請求項１に記載の方法。
  7. 前記抵抗変化素子は、相変化メモリ素子である、請求項１に記載の方法。
  8. 前記抵抗変化素子アレイは、メモリアレイである、請求項１に記載の方法。
  9. 抵抗変化素子アレイ内の少なくとも１つの抵抗変化素子の抵抗状態を調整するための方法であって、
    抵抗変化素子アレイを提供することであって、前記抵抗変化素子アレイは、
    複数のワードラインと、
    複数のビットラインと、
    複数の抵抗変化素子であって、各抵抗変化素子は、第１の端子と第２の端子とを有し、各抵抗変化素子の前記第１の端子は、ワードラインと電気連通し、かつ各抵抗変化素子の前記第２の端子は、ビットラインと電気連通している、複数の抵抗変化素子と、を備えることと、
    前記抵抗変化素子アレイ内の前記ビットラインの全ておよび前記ワードラインの全てを接地へ初期化することと、
    １つのワードラインを選択することであって、前記選択されるワードラインは、調整されるべき少なくとも１つの抵抗変化素子と電気連通していることと、
    選択されていない前記ワードラインの全てを浮動させることと、
    前記ビットラインの全てを、選択可能な電流制限素子を介して接地へ引くことであって、前記選択可能な電流制限素子は各々、少なくとも２つの状態で構成されることが可能であり、第１の構成される状態は、十分なプログラミング電流が選択可能な電流制限素子を介して流れることを許容し、かつ第２の構成される状態は、十分なプログラミング電流が選択可能な電流制限素子を介して流れることを抑止することと、
    抵抗変化素子と電気連通しているビットラインに関連づけられる選択可能な電流制限素子を前記第１の構成される状態へと調整されるように構成し、かつ抵抗変化素子と電気連通しているビットラインに関連づけられる選択可能な電流制限素子を前記第２の構成される状態へと調整されないように構成することと、
    前記選択されたワードラインを予め選択された電圧へ駆動することと、
    前記選択されたワードラインを少なくとも１つの抵抗変化素子を介して放電し、少なくとも１つの抵抗変化素子を介して少なくとも１つのプログラミング電流を提供することであって、
    前記少なくとも１つのプログラミング電流は、少なくとも１つの抵抗変化素子の電気抵抗を第１の抵抗状態から第２の抵抗状態へ調整すること、を含む方法。
  10. 前記選択可能な電流制限素子は、電流源、調整可能な抵抗素子またはプログラム可能電源のうちの１つである、請求項９に記載の方法。
  11. 前記第１の抵抗状態は、前記第２の抵抗状態より低い、請求項９に記載の方法。
  12. 前記第１の抵抗状態は、前記第２の抵抗状態より高い、請求項９に記載の方法。
  13. 前記選択されたワードラインと電気連通している全ての抵抗変化素子の抵抗状態は、同時に調整される、請求項９に記載の方法。
  14. 前記第１の抵抗状態は、第１の論理値に対応し、かつ前記第２の論理状態は、第２の論理値に対応する、請求項９に記載の方法。
  15. 前記選択されたワードラインと電気連通している全ての前記抵抗変化素子は、前記選択されたワードラインが放電した後に同じ論理値でプログラムされる、請求項１４に記載の方法。
  16. 前記抵抗変化素子は、２端子ナノチューブスイッチング素子である、請求項９に記載の方法。
  17. 前記２端子ナノチューブスイッチング素子は、ナノチューブ織物を含む、請求項１６に記載の方法。
  18. 前記抵抗変化素子は、金属酸化物メモリ素子である、請求項９に記載の方法。
  19. 前記抵抗変化素子は、相変化メモリ素子である、請求項９に記載の方法。
  20. 前記抵抗変化素子アレイは、メモリアレイである、請求項９に記載の方法。
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