JP6240402B2

JP6240402B2 - 半導体装置

Info

Publication number: JP6240402B2
Application number: JP2013094860A
Authority: JP
Inventors: 融田辺; 三宅　博之; 博之三宅
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2012-05-02
Filing date: 2013-04-29
Publication date: 2017-11-29
Anticipated expiration: 2033-04-29
Also published as: JP2013251892A; US20130292669A1; US8866510B2

Description

本発明は、半導体装置に関する。本明細書において、半導体装置とは、半導体素子自体または半導体素子を含むものをいい、このような半導体素子として、例えば薄膜トランジスタが挙げられる。従って、液晶表示装置及び記憶装置なども半導体装置に含まれる。

半導体装置には、所望の動作をさせるために様々な回路が搭載されている。例えば、持続した交流を作る発振回路が挙げられる。発振回路の一態様として、リングオシレータが挙げられる（例えば、特許文献１）。また、発振回路の他には、遅延回路が挙げられる。遅延回路の一態様として、インバータチェーンが挙げられる（例えば、特許文献２）。

半導体装置に搭載される回路には、ｐチャネル型トランジスタとｎチャネル型トランジスタを組み合わせたＣＭＯＳ（ＣｏｍｐｌｅｍｅｎｔａｒｙＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）が広く使われている。しかしながら、ｐチャネル型トランジスタとｎチャネル型トランジスタでは、電界効果移動度が大きく異なるため、様々な不都合を生じる。また、ｐチャネル型トランジスタとｎチャネル型トランジスタを同一基板上に作製すると、プロセスが複雑化するという問題もある。

そのため、単極性トランジスタのみを用いて様々な論理回路を構成する試みがなされている。単極性トランジスタでは、バックゲートによるしきい値電圧の制御が特に望まれる（例えば、非特許文献１を参照）。

特開２００６−２１７１６２号公報特開２０１１−１６３９８３号公報

Ｔ．Ｐ．Ｍａｅｔａｌ．、「ＵｎｉｐｏｌａｒＣＭＯＳＬｏｇｉｃｆｏｒＰｏｓｔ−ＳｉＵＬＳＩａｎｄＴＦＴＴｅｃｈｎｏｌｏｇｉｅｓ」、ＥＣＳＴｒａｎｓａｃｔｉｏｎｓ、２０１１年、Ｖｏｌ．３７、ｐ．２０７−２１５

しかし、バックゲートを設けると、例えばバックゲートに入力する電位を生成するための回路を要する、または配線の本数が増加してしまう。

本発明の一態様は、バックゲートを有するトランジスタによってインバータを構成した場合であっても、バックゲートに入力する電位を生成するための回路を必要としない回路構成、リングオシレータまたはインバータチェーンを有する半導体装置を提供することを課題の一とする。

または、本発明の一態様は、バックゲートを有するトランジスタによってインバータを構成した場合であっても、信号を供給する配線の本数を少なくすることができる回路構成、リングオシレータまたはインバータチェーンを有する半導体装置を提供することを課題の一とする。

または、本発明の一態様は、信頼性の高いリングオシレータまたはインバータチェーンを有する半導体装置を提供することを課題とする。

本発明の一態様は、二のインバータ回路が並列に設けられた回路を複数段有する半導体装置であって、任意の段の二のインバータ回路からはそれぞれ逆極性の信号が出力され、前段のインバータ回路から出力される信号を前記二のインバータ回路において互いに入れ替え、前記二のインバータ回路の一方の入力信号の一は、前記二のインバータ回路の他方が有するトランジスタのバックゲートに入力される信号の一と同一であり、前記二のインバータ回路の前記他方の入力信号の一は、前記二のインバータ回路の前記一方が有するトランジスタのバックゲートに入力される信号の一と同一であることを特徴とする半導体装置である。

本発明の一態様は、並列に接続された第１のインバータ回路と第２のインバータ回路により設けられたインバータ段を複数有し、前記第１及び第２のインバータ回路は、それぞれ第１及び第２の入力端子と、前記第１の入力端子の反転信号が出力される出力端子と、二のトランジスタを有し、第１のインバータ回路の前記出力端子は、後段の第１のインバータ回路の第１の入力端子と後段の第２のインバータ回路の第２の入力端子に電気的に接続され、第２のインバータ回路の前記出力端子は、後段の第１のインバータ回路の第２の入力端子と後段の第２のインバータ回路の第１の入力端子に電気的に接続され、前記第１及び第２のインバータ回路の前記第２の入力端子は、前記二のトランジスタの一方のバックゲートに電気的に接続され、前記インバータ段は奇数段であることを特徴とする半導体装置である。

バックゲートを有するトランジスタによってインバータを構成した場合であっても、バックゲートに入力する電位を生成するための回路を必要としない回路構成、リングオシレータまたはインバータチェーンを有する半導体装置を得ることができる。

または、バックゲートを有するトランジスタによってインバータを構成した場合であっても、信号を供給する配線の本数を少なくすることができる回路構成、リングオシレータまたはインバータチェーンを有する半導体装置を得ることができる。

または、信頼性の高いリングオシレータまたはインバータチェーンを有する半導体装置を得ることができる。

本発明の一態様である半導体装置のリングオシレータを説明する図。実施例１の半導体装置が有するリングオシレータの出力波形を説明する図。

以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。

本実施の形態では、本発明の一態様である半導体装置について説明する。本発明の一態様である半導体装置は、図１（Ａ）に示す回路構成を有する。

なお、以下の説明において登場するトランジスタは、すべて同一極性のトランジスタ（単極性トランジスタ）である。そのため、好ましくはｎチャネル型トランジスタを用いる。一般に、ｐチャネル型トランジスタよりもｎチャネル型トランジスタのほうが、高い電界効果移動度を有するためである。

なお、以下の説明において登場するトランジスタは、すべて単極性トランジスタであるため、ＣＭＯＳを用いる場合と比較して作製工程が簡略化するなどのメリットは、説明せずともすべて享受する。

図１（Ａ）に示す回路１００は、５段のインバータでリングオシレータを構成した例を示している。回路１００は、インバータ回路１０２Ａ、インバータ回路１０２Ｂ、インバータ回路１０２Ｃ、インバータ回路１０２Ｄ、インバータ回路１０２Ｅ、インバータ回路１０２Ｆ、インバータ回路１０２Ｇ、インバータ回路１０２Ｈ、インバータ回路１０２Ｉ、インバータ回路１０２Ｊ、インバータ回路１０４Ａ、インバータ回路１０４Ｂ、バッファ回路１０６Ａ、バッファ回路１０６Ｂ、信号出力端子１０８Ａ及び反転信号出力端子１０８Ｂを有する。

なお、インバータ回路１０２Ａ、インバータ回路１０２Ｂ、インバータ回路１０２Ｃ、インバータ回路１０２Ｄ、インバータ回路１０２Ｅ、インバータ回路１０２Ｆ、インバータ回路１０２Ｇ、インバータ回路１０２Ｈ、インバータ回路１０２Ｉ及びインバータ回路１０２Ｊを総括して、インバータ回路１０２と呼ぶ（図１（Ｂ）を参照）。

なお、インバータ回路１０４Ａ及びインバータ回路１０４Ｂを総括してインバータ回路１０４と呼ぶ（図１（Ｃ）を参照）。

なお、バッファ回路１０６Ａ及びバッファ回路１０６Ｂを総括してバッファ回路１０６と呼ぶ（図１（Ｄ）を参照）。

インバータ回路１０２は、第１の入力端子（図１（Ａ）及び（Ｂ）において”ＩＮ１”と表記する。）と、第２の入力端子（図１（Ａ）及び（Ｂ）において”ＩＮ２”と表記する。）と、出力端子（図１（Ａ）及び（Ｂ）において”ＯＵＴ”と表記する。）と、を有する。

インバータ回路１０４は、入力端子（図１（Ａ）及び（Ｃ）において”ＩＮ”と表記する。）と、出力端子（図１（Ａ）及び（Ｃ）において”ＯＵＴ”と表記する。）と、を有する。

バッファ回路１０６は、入力端子（図１（Ａ）及び（Ｄ）において”ＩＮ”と表記する。）と、出力端子（図１（Ａ）及び（Ｄ）において”ＯＵＴ”と表記する。）と、を有する。

図１（Ａ）における、各回路の接続関係について説明する。

インバータ回路１０２Ａの第１の入力端子と、インバータ回路１０２Ｂの第２の入力端子は、バッファ回路１０６Ａの入力端子に電気的に接続されている。

インバータ回路１０２Ａの出力端子は、インバータ回路１０２Ｃの第１の入力端子と、インバータ回路１０２Ｄの第２の入力端子に電気的に接続されている。

インバータ回路１０２Ａの第２の入力端子と、インバータ回路１０２Ｂの第１の入力端子は、バッファ回路１０６Ｂの入力端子に電気的に接続されている。

インバータ回路１０２Ｂの出力端子は、インバータ回路１０２Ｃの第２の入力端子と、インバータ回路１０２Ｄの第１の入力端子に電気的に接続されている。

インバータ回路１０２Ｃの出力端子は、インバータ回路１０２Ｅの第１の入力端子と、インバータ回路１０２Ｆの第２の入力端子に電気的に接続されている。

インバータ回路１０２Ｄの出力端子は、インバータ回路１０２Ｅの第２の入力端子と、インバータ回路１０２Ｆの第１の入力端子に電気的に接続されている。

インバータ回路１０２Ｅの出力端子は、インバータ回路１０２Ｇの第１の入力端子と、インバータ回路１０２Ｈの第２の入力端子に電気的に接続されている。

インバータ回路１０２Ｆの出力端子は、インバータ回路１０２Ｇの第２の入力端子と、インバータ回路１０２Ｈの第１の入力端子に電気的に接続されている。

インバータ回路１０２Ｇの出力端子は、インバータ回路１０２Ｉの第１の入力端子と、インバータ回路１０２Ｊの第２の入力端子に電気的に接続されている。

インバータ回路１０２Ｈの出力端子は、インバータ回路１０２Ｉの第２の入力端子と、インバータ回路１０２Ｊの第１の入力端子に電気的に接続されている。

インバータ回路１０２Ｉの出力端子は、バッファ回路１０６Ａの入力端子と、インバータ回路１０４Ａの入力端子と、インバータ回路１０４Ｂの出力端子に電気的に接続されている。

インバータ回路１０２Ｊの出力端子は、インバータ回路１０４Ａの出力端子と、インバータ回路１０４Ｂの入力端子と、バッファ回路１０６Ｂの入力端子に電気的に接続されている。

バッファ回路１０６Ａの出力端子は、信号出力端子１０８Ａに電気的に接続されており、バッファ回路１０６Ｂの出力端子は、反転信号出力端子１０８Ｂに電気的に接続されている。

図１（Ｂ）には、インバータ回路１０２の一構成例を示している。図１（Ｂ）に示すインバータ回路１０２は、第１のトランジスタ１２０及び第２のトランジスタ１２２を有する。第１のトランジスタ１２０のソース及びドレインの一方は、高電位電源電位線Ｖｄｄに電気的に接続され、第１のトランジスタ１２０のソース及びドレインの他方は、第２のトランジスタ１２２のソース及びドレインの一方と、出力端子に電気的に接続され、第２のトランジスタ１２２のソース及びドレインの他方は、低電位電源電位線Ｖｓｓに電気的に接続されている。第１のトランジスタ１２０の第１のゲートは、第１のトランジスタ１２０のソース及びドレインの前記他方と、第２のトランジスタ１２２のソース及びドレインの前記一方に電気的に接続されている。第１のトランジスタ１２０の第２のゲートは、インバータ回路１０２の第２の入力端子に電気的に接続されている。第２のトランジスタ１２２の第１のゲートは、第１の入力端子に電気的に接続され、第２のトランジスタ１２２の第２のゲートは、共通電位線Ｖｃに電気的に接続されている。

なお、ここで各トランジスタに設けられた二のゲートを第１のゲートまたは第２のゲートと記載し、ゲートを第１のゲートとし、バックゲートを第２のゲートとしているが、これらに明確な違いはなく、入れ替えて用いてもよい。

なお、ここで共通電位線Ｖｃは、第２のトランジスタ１２２の第２のゲートの電位を一定に維持する、定電位の配線である。

図１（Ｃ）には、インバータ回路１０４の一構成例を示している。図１（Ｃ）に示すインバータ回路１０４は、第１のトランジスタ１４０及び第２のトランジスタ１４２を有する。第１のトランジスタ１４０のソース及びドレインの一方は、高電位電源電位線Ｖｄｄに電気的に接続され、第１のトランジスタ１４０のソース及びドレインの他方は、第２のトランジスタ１４２のソース及びドレインの一方と、出力端子に電気的に接続され、第２のトランジスタ１４２のソース及びドレインの他方は、低電位電源電位線Ｖｓｓに電気的に接続されている。第１のトランジスタ１４０のゲートは、第１のトランジスタ１４０のソース及びドレインの前記一方に電気的に接続されている。第２のトランジスタ１４２のゲートは、入力端子に電気的に接続されている。

図１（Ｄ）には、バッファ回路１０６の一構成例を示している。図１（Ｄ）に示すバッファ回路１０６は、回路１６０Ａと、回路１６０Ｂと、回路１６０Ｃと、回路１６０Ｄと、を有する。

回路１６０Ａは、第１のトランジスタ１６２Ａ及び第２のトランジスタ１６４Ａを有する。第１のトランジスタ１６２Ａのソース及びドレインの一方は、高電位電源電位線Ｖｄｄに電気的に接続され、第１のトランジスタ１６２Ａのソース及びドレインの他方は、第２のトランジスタ１６４Ａのソース及びドレインの一方に電気的に接続され、第２のトランジスタ１６４Ａのソース及びドレインの他方は、低電位電源電位線Ｖｓｓに電気的に接続されている。第１のトランジスタ１６２Ａのゲートは、第１のトランジスタ１６２Ａのソース及びドレインの前記一方に電気的に接続されている。第２のトランジスタ１６４Ａのゲートは、入力端子に電気的に接続されている。

回路１６０Ｂは、第１のトランジスタ１６２Ｂ及び第２のトランジスタ１６４Ｂを有する。第１のトランジスタ１６２Ｂのソース及びドレインの一方は、高電位電源電位線Ｖｄｄに電気的に接続され、第１のトランジスタ１６２Ｂのソース及びドレインの他方は、第２のトランジスタ１６４Ｂのソース及びドレインの一方に電気的に接続され、第２のトランジスタ１６４Ｂのソース及びドレインの他方は、低電位電源電位線Ｖｓｓに電気的に接続されている。第１のトランジスタ１６２Ｂのゲートは、第１のトランジスタ１６２Ｂのソース及びドレインの前記一方に電気的に接続されている。第２のトランジスタ１６４Ｂのゲートは、第１のトランジスタ１６２Ａのソース及びドレインの前記他方と、第２のトランジスタ１６４Ａのソース及びドレインの前記一方に電気的に接続されている。

回路１６０Ｃは、第１のトランジスタ１６２Ｃ及び第２のトランジスタ１６４Ｃを有する。第１のトランジスタ１６２Ｃのソース及びドレインの一方は、高電位電源電位線Ｖｄｄに電気的に接続され、第１のトランジスタ１６２Ｃのソース及びドレインの他方は、第２のトランジスタ１６４Ｃのソース及びドレインの一方に電気的に接続され、第２のトランジスタ１６４Ｃのソース及びドレインの他方は、低電位電源電位線Ｖｓｓに電気的に接続されている。第１のトランジスタ１６２Ｃのゲートは、第１のトランジスタ１６２Ｃのソース及びドレインの前記一方に電気的に接続されている。第２のトランジスタ１６４Ｃのゲートは、第１のトランジスタ１６２Ｂのソース及びドレインの前記他方と、第２のトランジスタ１６４Ｂのソース及びドレインの前記一方に電気的に接続されている。

回路１６０Ｄは、第１のトランジスタ１６２Ｄ及び第２のトランジスタ１６４Ｄを有する。第１のトランジスタ１６２Ｄのソース及びドレインの一方は、高電位電源電位線Ｖｄｄに電気的に接続され、第１のトランジスタ１６２Ｄのソース及びドレインの他方は、第２のトランジスタ１６４Ｄのソース及びドレインの一方と出力端子に電気的に接続され、第２のトランジスタ１６４Ｄのソース及びドレインの他方は、低電位電源電位線Ｖｓｓに電気的に接続されている。第１のトランジスタ１６２Ｄのゲートは、第１のトランジスタ１６２Ｄのソース及びドレインの前記一方に電気的に接続されている。第２のトランジスタ１６４Ｄのゲートは、第１のトランジスタ１６２Ｃのソース及びドレインの前記他方と、第２のトランジスタ１６４Ｃのソース及びドレインの前記一方に電気的に接続されている。

次に、図１（Ａ）に示す回路１００の動作について説明する。

まず、回路１００に電力を供給する電源をオンし、高電位電源線Ｖｄｄ、低電位電源線Ｖｓｓ及び共通電位線Ｖｃの電位をそれぞれＶｄｄ、Ｖｓｓ、Ｖｃとする。共通電位線Ｖｃの電位は任意の電位となるように制御可能な構成とするとよい。

ここでインバータ回路１０２Ａに注目すると、電源をオンした直後にはインバータ回路１０２Ａの第１の入力端子及び第２の入力端子の電位が不定であっても、高電位電源線Ｖｄｄ、低電位電源線Ｖｓｓ及び共通電位線Ｖｃに電位が供給されることによって、出力端子の電位は一時的に、ある電位になる。これは、第１のトランジスタ１２０と第２のトランジスタ１２２のどちらが導通しやすいかにより決まる。第１のトランジスタ１２０のほうが導通しやすい場合には、出力端子の電位は高電位電源線Ｖｄｄの電位（Ｈｉｇｈレベル。以下、”Ｈレベル”と表記する。）となり、第２のトランジスタ１２２のほうが導通しやすい場合には、出力端子の電位は低電位電源線Ｖｓｓの電位（Ｌｏｗレベル。以下、”Ｌレベル”と表記する。）となる。

インバータ回路１０２Ａの出力端子が電気的に接続されたインバータ回路１０２Ｃの出力端子の電位とインバータ回路１０２Ｄの出力端子の電位もインバータ回路１０２Ａと同様にＨレベルまたはＬレベルとなる。ただし、インバータ回路１０２Ｃの出力端子の信号（電位）は、遷移期間を除けば、インバータ回路１０２Ａの出力端子の信号（電位）とは逆になる。すなわち、インバータ回路１０２Ａの出力端子がＨレベルである場合にはインバータ回路１０２Ｃの出力端子はＬレベルとなり、インバータ回路１０２Ａの出力端子がＬレベルである場合にはインバータ回路１０２Ｃの出力端子はＨレベルとなる。

そして、インバータ回路１０２Ｄの出力端子の信号（電位）は、遷移期間を除けば、インバータ回路１０２Ｃの出力端子の信号（電位）とは逆になる。すなわち、インバータ回路１０２Ｃの出力端子がＨレベルである場合にはインバータ回路１０２Ｄの出力端子はＬレベルとなり、インバータ回路１０２Ｃの出力端子がＬレベルである場合にはインバータ回路１０２Ｄの出力端子はＨレベルとなる。

このようにして、インバータ回路１０２は、前段のインバータ回路（例えば、インバータ回路１０２Ｃの場合ではインバータ回路１０２Ａ）の出力端子とは逆の信号を出力する。そして、インバータ回路１０２では、隣接する（同一段の）インバータ回路（例えば、インバータ回路１０２Ｃとインバータ回路１０２Ｄ）間では出力端子から逆極性の信号を出力する。

例えば、インバータ回路１０２Ａの出力端子がＨレベルである場合には、インバータ回路１０２Ｂの出力端子はＬレベル、インバータ回路１０２Ｃの出力端子はＬレベル、インバータ回路１０２Ｄの出力端子はＨレベル、インバータ回路１０２Ｅの出力端子はＨレベル、インバータ回路１０２Ｆの出力端子はＬレベル、インバータ回路１０２Ｇの出力端子はＬレベル、インバータ回路１０２Ｈの出力端子はＨレベル、インバータ回路１０２Ｉの出力端子はＨレベル、インバータ回路１０２Ｊの出力端子はＬレベルである。そして、インバータ回路１０２Ａの第１の入力端子に電気的に接続されたインバータ回路１０２Ｉの出力端子がＨレベルであり、インバータ回路１０２Ｂの第１の入力端子に電気的に接続されたインバータ回路１０２Ｊの出力端子がＬレベルであるため、インバータ回路１０２Ａの出力端子はＬレベルとなり、インバータ回路１０２Ｂの出力端子はＨレベルとなる。すなわち、各インバータ回路１０２の出力信号は、すべて反転し、これを繰り返す。このように、回路１００は発振回路として動作することができるといえる。

ここで、インバータ回路１０２に再度注目すると、第１のトランジスタ１２０及び第２のトランジスタ１２２には第１のゲートと第２のゲートが設けられており、これらのトランジスタはデュアルゲート型トランジスタである。第１の入力端子がＨレベルである場合には、第２のトランジスタ１２２はオンするが、このとき、第２の入力端子はＬレベルであるため、第１のトランジスタ１２０はオフする。

このようにして第１のトランジスタ１２０と第２のトランジスタ１２２のオン・オフ比が非常に高いものとなる。そのため、信号出力端子１０８Ａと反転信号出力端子１０８Ｂから発振される信号は、従来よりも周波数が高く、振幅の大きいものとなる。

なお、バッファ回路１０６は出力信号（電流）を増幅する機能を有する。図１（Ｄ）に示す構成では、４段のインバータにより構成されており、入力された信号がＨレベルであればＨレベルを出力し、入力された信号がＬレベルであればＬレベルを出力する回路である。なお、バッファ回路１０６は図１（Ｄ）に示す構成に限定されず、偶数段のインバータにより構成すればよい。なお、バッファ回路１０６は出力信号（電流）を増幅する機能を有していればよく、偶数段のインバータによる構成に限定されるものではない。

また、インバータ回路１０４Ａ及びインバータ回路１０４Ｂは、最後段のインバータの出力端子の信号を維持するために設けられている回路である。すなわち、インバータ回路１０２Ｉの出力端子がＨレベルでありインバータ回路１０２Ｊの出力端子がＬレベルである場合にはこれを維持し、インバータ回路１０２Ｉの出力端子がＬレベルでありインバータ回路１０２Ｊの出力端子がＨレベルである場合にはこれを維持する。

以上説明したように、回路１００はリングオシレータとして機能する。上記の説明のように、バックゲートに入力する電位を生成するための回路を設けることなくバックゲートを有するトランジスタによってインバータを構成することができる。また、バックゲートを有するトランジスタによってインバータを構成した場合であっても、信号を供給する配線の本数を少なくすることができる。

ただし、これに限定されず、本発明の一態様である半導体装置が有するリングオシレータにセレクタ回路（図示しない。）を電気的に接続すると、信頼性を高くすることができる。

例えば、インバータ回路１０２Ｂに不具合を生じ、出力端子の電位が不定となった場合を考える。

インバータ回路１０２Ｂの出力端子は、インバータ回路１０２Ｃとインバータ回路１０２Ｄに電気的に接続されている。ここで、インバータ回路１０２Ｄに注目すると、インバータ回路１０２Ｄの第１の入力端子が不定となり、インバータ回路１０２Ｄの第２のトランジスタ１２２のドレイン電流は大きく変化し、インバータ回路１０２Ｄの出力も不定となる。以下同様に、インバータ回路１０２Ｆ、インバータ回路１０２Ｈ及びインバータ回路１０２Ｊの出力端子の電位も不定となり、正常に動作しなくなる。なお、インバータ回路１０２Ｂ、インバータ回路１０２Ｄ、インバータ回路１０２Ｆ、インバータ回路１０２Ｈ及びインバータ回路１０２Ｊの出力端子の電位は一定の電位となってしまうことが多い。

一方で、インバータ回路１０２Ｃに注目すると、インバータ回路１０２Ｂの出力端子が電気的に接続されるインバータ回路１０２Ｃの第２の入力端子が不定となり、インバータ回路１０２Ｃの第１のトランジスタ１２０の第２のゲート（バックゲート）の電位も不定となるが、ドレイン電流には大きな影響はない。同様に、インバータ回路１０２Ｂの不具合は、インバータ回路１０２Ａ、インバータ回路１０２Ｃ、インバータ回路１０２Ｅ、インバータ回路１０２Ｇ及びインバータ回路１０２Ｉには大きな影響を及ぼさない。従って、インバータ回路１０２Ｂに不具合を生じても、インバータ回路１０２Ａ、インバータ回路１０２Ｃ、インバータ回路１０２Ｅ、インバータ回路１０２Ｇ及びインバータ回路１０２Ｉは正常に動作させることができる。

従って、インバータ回路１０２Ｂに不具合を生じたとしても、インバータ回路１０２Ａ、インバータ回路１０２Ｃ、インバータ回路１０２Ｅ、インバータ回路１０２Ｇ及びインバータ回路１０２Ｉを正常に動作させることにより通常のリングオシレータとして動作させることができる。

なお、セレクタ回路の構成については特に限定はなく、出力信号を選択する回路であれば如何なるものであってもよい。

なお、セレクタ回路を用いる場合には、不具合を検知する回路を有することが好ましい。上記の例でいえば、インバータ回路１０２Ｂに不具合を生じることで、インバータ回路１０２Ｂ、インバータ回路１０２Ｄ、インバータ回路１０２Ｆ、インバータ回路１０２Ｈ及びインバータ回路１０２Ｊの出力端子の電位は一定の電位となってしまうため、これを検知する回路が設けられているとよい。

以上説明したように、回路１００は信頼性の高いリングオシレータまたはインバータチェーンを有する半導体装置とすることができる。

なお、上記の説明において、回路１００は５段のインバータによる構成例を示しているが、本発明はこれに限定されない。図示していないが、７段のインバータであってもよいし、９段のインバータであってもよい。回路１００中のインバータを奇数段とすることによって、発振回路として動作するリングオシレータを実現することができる。

なお、ここで、インバータ回路１０４を終端インバータ回路と呼ぶこととして回路１００の構成を一般化すると、本発明の一態様は、２ｋ個のインバータ回路と、第１の終端インバータ回路と第２の終端インバータ回路と、第１のバッファ回路及び前記第２のバッファ回路を有する半導体装置であって、前記回路は、第１のインバータ回路の第１の入力端子と、第２のインバータ回路の第２の入力端子が、第１のバッファ回路の入力端子に電気的に接続され、前記第１のインバータ回路の出力端子が、第３のインバータ回路の第１の入力端子と、第４のインバータ回路の第２の入力端子に電気的に接続され、前記第１のインバータ回路の第２の入力端子と、前記第２のインバータ回路の第１の入力端子が、第２のバッファ回路の入力端子に電気的に接続され、前記第２のインバータ回路の出力端子が、前記第３のインバータ回路の第２の入力端子と、前記第４のインバータ回路の第１の入力端子に電気的に接続され、第２ｎ−１（ｎは２以上の自然数）のインバータ回路の出力端子が、第２ｎ＋１のインバータ回路の第１の入力端子と、第２ｎ＋２のインバータ回路の第２の入力端子に電気的に接続され、第２ｎのインバータ回路の出力端子が、前記第２ｎ＋１のインバータ回路の第２の入力端子と、前記第２ｎ＋２のインバータ回路の第１の入力端子に電気的に接続され、第２ｋ−３のインバータ回路の出力端子が、第２ｋ−１のインバータ回路の第１の入力端子と、第２ｋのインバータ回路の第２の入力端子に電気的に接続され、第２ｋ−２のインバータ回路の出力端子が、前記第２ｋ−１のインバータ回路の第２の入力端子と、前記第２ｋのインバータ回路の第１の入力端子に電気的に接続され、前記第２ｋ−１のインバータ回路の出力端子が、前記第１のバッファ回路の入力端子と、第１の終端インバータ回路の入力端子と、第２の終端インバータ回路の出力端子に電気的に接続され、前記第２ｋのインバータ回路の出力端子が、前記第１の終端インバータ回路の出力端子と、前記第２の終端インバータ回路の入力端子と、前記第２のバッファ回路の入力端子に電気的に接続され、前記インバータ回路のすべてが、第１のトランジスタ及び第２のトランジスタを有し、前記第１のトランジスタのソース及びドレインの一方が、高電位電源電位線に電気的に接続され、前記第１のトランジスタのソース及びドレインの他方が、前記第２のトランジスタのソース及びドレインの一方と、出力端子に電気的に接続され、前記第２のトランジスタのソース及びドレインの他方が、低電位電源電位線に電気的に接続され、前記第１のトランジスタの第１のゲートが、第１のトランジスタのソース及びドレインの前記他方と、前記第２のトランジスタのソース及びドレインの前記一方に電気的に接続され、前記第１のトランジスタの第２のゲートが、前記インバータ回路の第２の入力端子に電気的に接続され、前記第２のトランジスタの第１のゲートが、第１の入力端子に電気的に接続され、前記第２のトランジスタの第２のゲートが、共通電位線に電気的に接続され、前記第１の終端インバータ回路と前記第２の終端インバータ回路のすべてが、第３のトランジスタ及び第４のトランジスタを有し、前記第３のトランジスタのソース及びドレインの一方が、前記高電位電源電位線に電気的に接続され、前記第３のトランジスタのソース及びドレインの他方が、前記第４のトランジスタのソース及びドレインの一方と、出力端子に電気的に接続され、前記第４のトランジスタのソース及びドレインの他方が、前記低電位電源電位線に電気的に接続され、前記第３のトランジスタのゲートが、前記第３のトランジスタのソース及びドレインの前記一方に電気的に接続され、前記第４のトランジスタのゲートが、前記入力端子に電気的に接続され、前記第１のバッファ回路及び前記第２のバッファ回路は、複数のインバータにより構成されていることを特徴とする半導体装置である。

なお、本発明の一態様である半導体装置では、少なくとも回路１００に相当する部分では、すべて単極性トランジスタであるため、ＣＭＯＳを用いる場合と比較して、レイアウトの自由度も高い。

ところで、回路１００におけるインバータ回路１０２Ａ、インバータ回路１０２Ｃ、インバータ回路１０２Ｅ、インバータ回路１０２Ｇ及びインバータ回路１０２Ｉのみ（奇数列のみ）でも、リングオシレータとして動作させることは可能である。同様に、回路１００におけるインバータ回路１０２Ｂ、インバータ回路１０２Ｄ、インバータ回路１０２Ｆ、インバータ回路１０２Ｈ及びインバータ回路１０２Ｊのみ（偶数列のみ）でも、リングオシレータとして動作させることは可能である。従って、作製工程の不具合などにより、いずれかのトランジスタに不具合が生じたとしても、不具合が生じていないほうの列のみを用いてリングオシレータとして動作させることができる。そのため、半導体装置自体の動作の停止を防止することができる。従って、本発明の一態様である半導体装置は、信頼性が高いものであるということもできる。

一方の列のみを動作させるためには、マルチプレクサなどのセレクタ回路を用いればよい。

ただし、不具合が生じていないほうの列のみを用いてリングオシレータとして動作させる場合には、バックゲートが機能しないため、前記奇数列と前記偶数列の双方を用いたリングオシレータのメリットはない。

なお、本実施の形態にて登場したトランジスタのすべてを、酸化物半導体（ＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）にチャネルが形成されるトランジスタ（ＯＳトランジスタと記載する。）とすることもできる。ＯＳトランジスタでは、含有する水素または水などを極力少なくし、酸素欠損を極力少なくすることでオフ電流を極めて小さいものとすることができる。従って、本実施の形態にて登場したトランジスタのすべてをＯＳトランジスタとすることで、消費電力の小さいリングオシレータ（発振回路）を得ることができる。このような消費電力の小さいリングオシレータは、例えばディスプレイに用いられることが好ましい。

本実施例では、実施の形態にて説明したリングオシレータを７段で構成したものについて説明する。本実施例のリングオシレータには、１４個のインバータ回路１０２と、２個のインバータ回路１０４と、２個のバッファ回路１０６が設けられており、すべてのトランジスタは酸化物半導体にチャネル領域が形成されるトランジスタである。

インバータ回路１０２に設けられたトランジスタは、チャネル長１０μｍ、チャネル幅１００μｍである。

インバータ回路１０４に設けられたトランジスタは、高電位電源線Ｖｄｄ側のチャネル長１０μｍ、チャネル幅２０μｍのトランジスタ（図１（Ｃ）の第１のトランジスタ１４０に相当）と、低電位電源線Ｖｓｓ側のチャネル長１０μｍ、チャネル幅２００μｍのトランジスタ（図１（Ｃ）の第２のトランジスタ１４２に相当）である。

バッファ回路１０６には、チャネル長１０μｍ、チャネル幅２０μｍの第１のトランジスタ１６２Ａに相当するトランジスタと、チャネル長１０μｍ、チャネル幅８０μｍの第１のトランジスタ１６２Ｂに相当するトランジスタと、チャネル長１０μｍ、チャネル幅８０μｍの第１のトランジスタ１６２Ｃに相当するトランジスタと、チャネル長１０μｍ、チャネル幅１６００μｍの第１のトランジスタ１６２Ｄに相当するトランジスタと、チャネル長１０μｍ、チャネル幅２００μｍの第２のトランジスタ１６４Ａに相当するトランジスタと、チャネル長１０μｍ、チャネル幅８００μｍの第２のトランジスタ１６４Ｂに相当するトランジスタと、チャネル長１０μｍ、チャネル幅８００μｍの第２のトランジスタ１６４Ｃに相当するトランジスタと、チャネル長１０μｍ、チャネル幅１６０μｍの第２のトランジスタ１６４Ｄに相当するトランジスタと、を有する。

なお、バッファ回路１０６では、バッファ回路１０６を構成する各インバータの出力部には測定用のパッドを配した。

図２は、本実施例のリングオシレータを動作させた際の波形を示す図である。ここで、高電位電源線Ｖｄｄの電位は１２．１Ｖ、低電位電源線Ｖｓｓの電位は０Ｖとし、共通電位線Ｖｃの電位は−２Ｖとした。

ここで、図２（Ａ）に示す第１の波形２０１は、最後段の上列側のインバータ回路１０２の出力端子の波形（図１におけるバッファ回路１０６Ａの入力端子の波形に相当）である。

図２（Ｂ）に示す第２の波形２０２は、信号出力端子１０８Ａの波形である。

図２（Ｃ）に示す第３の波形２０３は、反転信号出力端子１０８Ｂの波形である。

図２に示すように、本発明の一態様である半導体装置が有するリングオシレータは、発振回路として動作させることができる。

１００回路
１０２インバータ回路
１０２Ａインバータ回路
１０２Ｂインバータ回路
１０２Ｃインバータ回路
１０２Ｄインバータ回路
１０２Ｅインバータ回路
１０２Ｆインバータ回路
１０２Ｇインバータ回路
１０２Ｈインバータ回路
１０２Ｉインバータ回路
１０２Ｊインバータ回路
１０４インバータ回路
１０４Ａインバータ回路
１０４Ｂインバータ回路
１０６バッファ回路
１０６Ａバッファ回路
１０６Ｂバッファ回路
１０８Ａ信号出力端子
１０８Ｂ反転信号出力端子
１２０第１のトランジスタ
１２２第２のトランジスタ
１４０第１のトランジスタ
１４２第２のトランジスタ
１６０Ａ回路
１６０Ｂ回路
１６０Ｃ回路
１６０Ｄ回路
１６２Ａ第１のトランジスタ
１６２Ｂ第１のトランジスタ
１６２Ｃ第１のトランジスタ
１６２Ｄ第１のトランジスタ
１６４Ａ第２のトランジスタ
１６４Ｂ第２のトランジスタ
１６４Ｃ第２のトランジスタ
１６４Ｄ第２のトランジスタ

Claims

並列に接続された第１のインバータ回路と第２のインバータ回路により設けられたインバータ段を複数有し、
前記第１のインバータ回路及び前記第２のインバータ回路の各々は、第１の入力端子と、第２の入力端子と、前記第１の入力端子の反転信号が出力される出力端子と、第１のトランジスタと、第２のトランジスタと、を有し、
前記第１のトランジスタ及び前記第２のトランジスタは、同じ極性のトランジスタであり、
第１のインバータ回路の前記出力端子は、後段の第１のインバータ回路の第１の入力端子と、後段の第２のインバータ回路の第２の入力端子と、に電気的に接続され、
第２のインバータ回路の前記出力端子は、後段の第１のインバータ回路の第２の入力端子と、後段の第２のインバータ回路の第１の入力端子と、に電気的に接続され、
前記第１のインバータ回路及び前記第２のインバータ回路の各々において、
前記第１のトランジスタのソース及びドレインの一方は、高電位電源電位線と電気的に接続され、
前記第１のトランジスタのソース及びドレインの他方は、前記第２のトランジスタのソース及びドレインの一方と、前記出力端子と、に電気的に接続され、
前記第２のトランジスタのソース及びドレインの他方は、低電位電源電位線と電気的に接続され、
前記第１のトランジスタのゲートは、前記第１のトランジスタのソース及びドレインの前記他方と、前記第２のトランジスタのソース及びドレインの前記一方と、に電気的に接続され、
前記第１のトランジスタのバックゲートは、前記第２の入力端子と電気的に接続され、
前記第２のトランジスタのゲートは、前記第１の入力端子と電気的に接続され、
前記第２のトランジスタのバックゲートは、共通電位線と電気的に接続され、
前記インバータ段は奇数段であることを特徴とする半導体装置。