JP6178990B2 - 半導体発光装置およびその製造方法 - Google Patents

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Description

本発明は、半導体発光装置、特にリッジ型の半導体レーザとその製造方法に関するものである。
現在、半導体レーザは産業用では光通信、溶接や医療など、民生用では光ディスクなど、さまざまな用途で使用されている。多くの半導体レーザの構造として、活性層への電流注入効率の改善と横モードの安定化を両立しやすいリアルガイド構造が使用されている。リアルガイド構造の実現方法は、埋め込み型、リッジ型などさまざまな方法があるが、半導体レーザのコスト削減や製作の容易性から多くはリッジ型が採用されている。
図6は特許文献1に開示された従来のリッジ型半導体レーザの構造を示したものである。
図6で示した構造のリッジ型半導体レーザは、p型GaInPキャップ層108からp型AlGaInPクラッド層107までをエッチングし、リッジ形状に加工している。その際、図6で示したp型GaInPエッチングストップ層106をp型AlGaInPクラッド層105とp型AlGaInPクラッド層107の間に設けている。従来の方法では、p型AlGaInPクラッド層105をエッチング時に削らないようにするために、p型GaInPエッチングストップ層106のエッチングレートがp型AlGaInPクラッド層107のエッチングレートレートより小さいことを利用し、p型AlGaInPクラッド層105がエッチングされる前にエッチングを終了するようにしている。エッチングレートの調整は、主に各層のAl組成を調整して行われる。通常はAl組成が高い場合はエッチングレートが大きくなり、Al組成が低い場合はエッチングレートが小さくなる。このため、従来のリッジ型半導体レーザは、十分なエッチングレート差を確保するため、エッチングストップ層はAlを含まないp型GaInPとし、p型AlGaInPクラッド層107とのエッチング選択比を確保している。
特許第3242967号公報
特許文献1の半導体レーザ装置は、p型GaInPエッチングストップ層106とp型AlGaInPクラッド層107とのエッチング選択比を確保するため、リッジの大部分が、比較的高Al組成に設定されたp型AlGaInPクラッド層107により形成されている。p型AlGaInPクラッド層107のAl組成を高く設定することは、バンドギャップの拡大が生じるため、ダブルへテロ構造に注入されたキャリアオーバーフローを抑制し光出力の熱飽和特性の改善をもたらす反面、バンドギャップの拡大のために動作電圧の増加に繋がる。動作電圧の増加は半導体レーザの消費電力の増加を招き素子の温度上昇、電気的、光学的特性の悪化や長期信頼性特性の悪化をもたらし好ましくない。
一方で、動作電圧の増加を抑制するためにp型AlGaInPクラッド層107のAl組成を低減させると、p型GaInPエッチングストップ層106とのエッチング選択比が小さくなり、エッチング精度の低下を招いてしまう。このことは半導体レーザの横モード制御性が悪化することを意味し、設計した遠視野像(Far Field Pattern、以下、単にFFPと呼ぶ)からの誤差増大や製造バラツキが増大するため応用上好ましくない。
このように、特許文献1に開示された構成では、動作電圧を低減するのが困難である。
本発明の第1の目的は、動作電圧を低減された半導体発光装置を実現することである。また第2の目的は、リッジを形成する際のエッチング選択比を大きくし、リッジ形成精度を向上することである。
そこで、半導体発光装置は、基板上に、III−V族半導体混晶である第1導電型クラッド層と、活性層と、第2導電型クラッド層とを有し、第2導電型クラッド層は、活性層に近い順から第1層、第2層、第3層を含む少なくとも3層以上の積層構造で構成され、第2層および第3層はストライプ状に加工されて成るリッジに含まれ、且つ該第2層は該リッジの裾部に位置し、第1層の表面は、リッジの両脇の平坦部であり、第1層、第2層、第3層のAl組成をX1、X2、X3とすると、X2>X1、X3の関係を満たし、第1層、第2層、第3層の膜厚をD1、D2、D3とすると、D2<D3の関係を満たす。
また、第3層は、第2層よりもAl組成が小さい層が複数積層された積層膜であり、D3は当該積層膜の合計膜厚であってもよい。
また、第2層の側壁の傾斜は、第2層の下部の方が、第2層の上部よりも緩やかであってもよい。
また、D2は、200nm以上、500nm以下であることが好ましい。
また、第1層、第2層は共にAlGaInPからなり、X1が0.35以下、X2が0.55以上であることが好ましい。
また、第3層から第2層の上部は非選択的エッチングによりストライプ状に加工され、第2層の下部は選択的エッチングによりストライプ状に加工されていてもよい。
また、非選択的エッチングはドライエッチングであり、選択的エッチングはウェットエッチングであってもよい。
次に、半導体発光装置の製造方法は、基板上に、III−V族半導体混晶である第1導電型クラッド層と、活性層と、該活性層に近い順から第1層、第2層、第3層を含む少なくとも3層以上の積層構造からなる第2導電型クラッド層とを形成する工程と、第3層から第2層の上部を非選択的エッチングによりストライプ状に加工する工程と、第2層の下部を選択的エッチングによりストライプ状に加工する工程とを備え、第1層、第2層、第3層のAl組成をX1、X2、X3とすると、X2>X1、X3の関係を満たし、第1層、第2層、第3層の膜厚をD1、D2、D3とすると、D2<D3の関係を満たす。
動作電圧が低減された半導体発光装置を実現できる。
図1は、実施形態の半導体レーザの断面構造を示す図である。 図2は、実施形態の半導体レーザの各層のAl組成と膜厚を示す図である。 図3Aは、実施形態の半導体レーザの製造方法を示す図である。 図3Bは、実施形態の半導体レーザの製造方法を示す図である。 図3Cは、実施形態の半導体レーザの製造方法を示す図である。 図3Dは、実施形態の半導体レーザの製造方法を示す図である。 図3Eは、実施形態の半導体レーザの製造方法を示す図である。 図3Fは、実施形態の半導体レーザの製造方法を示す図である。 図3Gは、実施形態の半導体レーザの製造方法を示す図である。 図3Hは、実施形態の半導体レーザの製造方法を示す図である。 図4は、実施形態の半導体レーザのp型AlGaInPクラッド層のAl組成とエッチングレートとの関係を示す図である。 図5は、実施形態の半導体レーザの電流−光出力特性と電流−電圧特性を示す図である。 図6は、従来の半導体レーザの断面構造を示す図である。
以下に、実施形態に係る半導体発光装置について、図1から図5を用いて説明する。なお、本実施形態に係る半導体発光装置は、リッジ型の半導体レーザである。また、本発明は、以下に示す本実施形態の構造、および製法に限定されるものではなく、適宜変更が可能である。
図1は、本実施形態の半導体レーザの断面図である。本実施形態の半導体レーザは、XをAl組成とすると、GaAs基板1上に、III−V族半導体混晶である、n型(AlGa1−x0.5In0.5Pクラッド層2、GaAs井戸層とAlGa1−xAs障壁層からなる活性層3、p型(AlGa1−x0.5In0.5Pクラッド層第1層4、p型(AlGa1−x0.5In0.5Pクラッド層第2層5、p型(AlGa1−x0.5In0.5Pクラッド層第3層6、p型AlGaInP中間層7、およびp型GaAsコンタクト層8を有する。p型(AlGa1−x0.5In0.5Pクラッド層第2層5からp型GaAsコンタクト層8まではストライプ形状に加工されることによりリッジを成し、p型(AlGa1−x0.5In0.5Pクラッド層第2層5はリッジの裾部に位置する。p型(AlGa1−x0.5In0.5Pクラッド層第1層4の表面は、リッジ部両脇の平坦部となる。さらに、リッジ部とその両脇の平坦部に、電流狭窄と光閉じ込めを行うための誘電体膜9を被膜する。誘電体膜9はリッジ頂部において開口を有し、当該開口からp型GaAsコンタクト層8が露出する。さらに、誘電体膜9の表面、および誘電体膜9の開口内に露出されたp型GaAsコンタクト層8の表面上にp側電極10が蒸着され、GaAs基板1の裏面にn側電極11が蒸着されている。
図2は、図1で示した本実施形態の半導体レーザの各層のAl組成と膜厚を示したものである。なお、本図で示す各層の組成、および膜厚は一例であり、次に説明する関係を満たす限り、適宜変更することができる。p型クラッド層は、活性層に近い順から第1層、第2層、第3層を含む少なくとも3層以上の積層構造で構成される。ここで、第1層、第2層、第3層のAl組成をX1、X2、X3とすると、X2>X1、X3の関係を満たしている。本実施形態においては、第2層のAl組成(X2)が0.60と高く、第1層のAl組成(X1)および第3層のAl組成(X3)は、X2より小さい。また、第1層、第2層、第3層の膜厚をD1、D2、D3とすると、D2<D3の関係を満たしている。
本実施形態の半導体レーザでは、上記のような関係により、各層の膜厚がD2<D3の関係を満たしていることにより、リッジ部が比較的低Al組成の層により構成されるため、動作電圧を低減された半導体発光装置を実現することができる。加えて、第2導電型クラッド層の第2層がリッジの裾部に位置し、且つ各層のAl組成の関係がX2>X1、X3の関係を満たすため、リッジを形成する際のエッチング選択比が大きくなり、リッジ形成精度を向上させることができる。
ここで、第1層、第2層、第3層は互いに接した層でもよく、互いに接さずに、間に別の層が挿入されていてもよい。
また、第1層、第2層、第3層のそれぞれは、単層ではなく、組成の異なる複数層からなってもよい。例えば、第3層が、第2層よりも低Al組成の層が複数積層された積層膜であり、その合計膜厚が第2層の膜厚よりも大きければ、上述した関係(X2>X3、D2<D3)を満たしているものとする。
また、リッジの裾部に位置する、とは、必ずしもリッジの最下部に位置することに限られず、リッジ最下部の近傍に位置していれば良い。例えば、リッジ最下部と第2層の間に極薄い膜厚の低Al組成の層が存在してもよい。
なお、第1層は活性層に接していなくてもよく、間にガイド層などの別の層が挿入されていてもよい。
図2に示した本実施形態の半導体レーザのAl組成と膜厚は、リッジ加工精度の向上のために、p型(AlGa1−x0.5In0.5Pクラッド層第1層4のエッチングレートte1とp型(AlxGa1−x0.5In0.5Pクラッド層第2層5のエッチングレートte2の関係がte1<te2となるように設定されている。また、半導体レーザで重要な特性であるスロープ効率の低下防止と所望のFFP特性を満たすようにも設定されている。
なお、以降の説明では、特に記載しない限りは(AlGa1−x0.5In0.5Pは単にAlGaInPと、AlGa1−xAsは単にAlGaAsのようにAl組成Xは省略して記載する。
次に、本実施形態における半導体レーザの製造方法について図3A〜図3Hを用いて説明する。まず、図3Aに示すようにGaAs基板1上にn型AlGaInPクラッド層2からp型GaAsコンタクト層8までを図2で示したAl組成と膜厚に設定してMOCVD法などを用いて結晶成長する。次に図3Bに示すように、p型GaAsコンタクト層8からp型AlGaInPクラッド層第2層5までをストライプ状に加工してリッジを形成するために、フォトリソグラフィー技術を用いてSiO2などでマスク12を形成する。次に図3Cに示すように、ドライエッチングなどの非選択的エッチングによりリッジ形成を行う。このとき、ドライエッチングはp型AlGaInPクラッド層第2層5の途中まで実施する。非選択的エッチングによりストライプ状に加工された部分を、p型AlGaInPクラッド層第2層5の上部とする。ここで、本実施形態で好適に採用し得る上記ドライエッチング技術としては、異方性のプラズマエッチングであれば良く、ドライエッチングの例として、誘導結合型プラズマ(以下ICP)やエレクトロン・サイクロトロン・レソナンス(以下ECR)プラズマを用いた方法などが挙げられる。また、エッチングガスとしては、SiClとArの混合ガスなどが用いられるが、SiClの代わりに、塩素ガスもしくは三塩化ホウ素ガスなどを用いてもよい。なお、ここでは、ドライエッチング技術はICP法で、エッチングガスとしてSiClとArの混合ガスを用いている。エッチング条件として、混合ガス中のSiClの体積含有率は5〜12%、半導体基板を設置する下部電極の温度は150〜200℃、チャンバー内圧力は0.1〜1Pa、下部電極のバイアスパワーは50〜150W、ICPパワーは200〜300Wとするが、これに限るものではなく、適宜選定すればよい。
次に図3Dに示すように、ドライエッチング後のリッジを保護することを目的として、リッジ側壁にSiOなどの側壁保護膜13を形成する。本実施形態では側壁保護膜としてSiO膜を用いたが、これに限るものではない。リッジ側壁保護膜として使用できる材料としては、(1)後述する工程で用いるウェットエッチング薬液に対して耐エッチング薬液性を確保できる、(2)AlGaInP系半導体層と中間生成物を形成しない、(3)成膜時の膜厚制御性が高い、といった性質を有する材料を用いればよい。具体例としては、SiO膜のほかにSiNやAlといった誘電体膜、GaAsやAlGaAsといった半導体層、のような性質を持つ金属膜および有機膜などが挙げられる。なお、これらの保護膜を成膜する手段の例として、CVD法(例えばプラズマCVD、常圧CVD、MOCVDなど)やPVD(スパッタ、蒸着など)が挙げられるが、本実施形態では、高い膜厚均一性の成膜が可能であり、成膜が容易なプラズマCVD法が特に好ましい。なおCVD法とは化学気相成長法(Chemical vapor deposition)の略称であり、PVD法とは物理的蒸着法(Physical vapor deposition)の略称である。また、本発明の実施形態で用いた側壁保護膜は、SiO膜の単層としたが、これに限定されるものではなく、複数の層から構成されてもよい。
その後、図3Eに示すように、リッジ側壁、リッジ頂部以外のSiO2保護膜をドライエッチングにより除去し、リッジ側壁、リッジ頂部のみが保護膜で覆われた構造とする。本工程で用いるドライエッチングとしては、反応性イオンエッチング法(以下RIE法)、ICP法、ECR法などが採用可能である。また、エッチングガスとしてCFとCHFの混合ガスなど、CF系ガスが用いられる。なお、本実施形態ではRIE法を採用しており、エッチングガスとしてCFとCHFとOの混合ガスを用いている。また、ドライエッチング条件として、混合ガス中のCFおよびCHFの体積含有率はそれぞれ1〜10%および30〜50%、圧力は40〜60Pa、ステージ温度は10〜20℃としたが、これに限るものではなく、適宜変更可能である。
次に図3Fに示すように、ウェットエッチングなどの選択的エッチングでp型AlGaInPクラッド層第2層5を完全に除去する。なお、この選択的エッチングによりストライプ状加工された部分を、p型AlGaInPクラッド層第2層5の下部とする。ウェットエッチング薬液としては、酒石酸と塩酸と水との混合液である塩酸系薬液(薬液中の酒石酸の体積含有率は30〜50%、塩酸の体積含有率は15〜35%)を用いてエッチングを行う。この時、p型AlGaInPクラッド層第1層4のエッチングレートte1とp型AlGaInPクラッド層第2層5のエッチングレートte2との関係がte1<te2であることから、p型AlGaInPクラッド層第2層5のエッチングが完了した後、p型AlGaInPクラッド層第1層4は塩酸系薬液に耐性があるために、ほとんど削られることがない。よって、p型AlGaInPクラッド層第1層4が露出した時点で、ストライプ加工のためのウェットエッチングを完了することが可能である。また、ウェットエッチング終了の判断は、半導体基板表面のエッチング領域における干渉縞の目視により行える。p型AlGaInPクラッド層第1層4が露出すると、基板表面に対して垂直方向のエッチング速度が極端に低下し、基板表面の膜厚均一性が向上するため、エッチング領域の干渉縞の変化が停止する。従って、基板表面に対して垂直方向のエッチングが停止したことが確認できる。なお、本実施形態では、p型AlGaInPクラッド層第2層5をウェットエッチングする薬液として塩酸系薬液を用いたが、これに限定されるものではなく、SiO2側壁保護膜とp型AlGaInPクラッド層第1層4に対して高い選択性を有する薬液であればよく、例えば硫酸系薬液を用いてもよい。
また、ウェットエッチングがp型AlGaInPクラッド層第1層4表面で完全に停止しない場合、当該p型AlGaInPクラッド層第1層4の表面近傍もストライプ状に加工され、リッジの一部となり得るが、このような場合も、p型AlGaInPクラッド層第2層5がリッジ裾部に位置することに変わりはない。
その後、図3Gに示すように、フッ酸系薬液を用いてマスク12、および側壁保護膜13を除去した後に、リッジ側壁部とその両脇の平坦部に誘電体膜9からなる電流ブロック層を被膜する。ここで、本実施形態では、マスク12、および側壁保護膜13の除去にウェットエッチング技術を用いたが、ウェットエッチングに限定されるものではなく、マスク12、および側壁保護膜13を構成する材料に応じて、適宜ケミカルドライエッチング法(CDE法)などを選択するのが好ましい。この時、誘電体膜9は、リッジからの光放射損失を低減するためにSiN、SiO、Ta、Alなどレーザ発振波長に対して半導体材料より屈折率が小さく、且つ吸収係数が小さい誘電体膜を使用することが望ましい。さらに、誘電体膜9には開口部が形成される。その後、図3Hに示すようにp側電極10とn側電極11を成膜する。本実施形態における製造方法では、上述したように、非選択的エッチングと選択的エッチングを用いてリッジを形成している。このとき、非選択的エッチングで加工されたp型AlGaInPクラッド層第2層5の上部の側壁は、基板表面に対してほぼ垂直になる。一方で、選択的エッチングで加工されたp型AlGaInPクラッド層第2層5の下部の側壁は、上部の側壁よりも傾斜が緩やかとなる特徴を持つ。選択的エッチングで加工されたリッジ側壁部の傾斜が緩やかとなるのは、ウェットエッチングのような選択的エッチングのエッチングレートが、結晶面方位によって異なるためである。本実施形態では、GaAs基板の結晶面方位である(100)面を主面としており、第2層下部の側壁には(111)面が現れる。
図4は、本実施形態における半導体レーザのp型AlGaInPクラッド層のAl組成Xとエッチングレートの関係を示したものである。図4よりAl組成Xが0.35以下の場合のエッチングレートはほぼ一定であり、Al組成Xが0.35を超えるとエッチングレートは急激に増加し、Al組成Xが0.55以上でエッチングレートはほぼ一定に増加する傾向を示す。本実施形態における半導体レーザの製造方法は、p型AlGaInPクラッド層第1層4のエッチングレートte1とp型AlGaInPクラッド層第2層5のエッチングレートte2との比である選択比te2/te1を高く設定することが好ましい。具体的には、図4に従い、p型AlGaInPクラッド層第1層のAl組成(X1)を、エッチングレートがAl組成Xに対してほぼ一定である0.35以下の任意の値に設定し、p型AlGaInPクラッド層第2層のAl組成(X2)を、エッチングレートがAl組成Xに対して一定に増加する0.55以上の任意の値に設定することにより実現できる。例えば、p型AlGaInPクラッド層第2層のAl組成(X2)を0.55、p型AlGaInPクラッド層第1層のAl組成(X1)を0.35に設定すると、選択比6以上を実現できる。このとき、Al組成X2とX1の比は1.6倍以上となる。選択比が6以上の場合は、p型AlGaInPクラッド層第2層5を完全にエッチングし、且つp型AlGaInPクラッド層第1層4をエッチングせずにストライプ加工完了することができる。選択比が小さい場合、エピの膜厚分布とリッジ形成時のドライエッチングのウエハ面内分布の影響が、リッジ形状の出来映えに影響してくる。すなわち、実際の生産においては、半導体層の膜厚分布およびドライエッチングでのエッチング深さ分布がウエハ面内で生じることにより、ウェットエッチング時にp型AlGaInPクラッド層第2層5がエッチングされる量が、ウエハ面内でばらつくことになる。選択比が小さい場合は、p型AlGaInPクラッド層第2層5を完全に除去するためにウェットエッチングのエッチング時間を長く設定すると、p型AlGaInPクラッド層第2層5がエッチングされた後に、エッチング溶液がp型AlGaInPクラッド層第1層4の表面に長く曝されることになる。その結果、p型AlGaInPクラッド層第1層4内部にもエッチングが進行してしまう。このために、リッジ両脇のp型AlGaInPクラッド層第1層4の膜厚が薄くなってしまい、半導体レーザの水平方向の光閉じ込めが強くなる。水平方向の光閉じ込めが強くなると、設計値のFFP特性と大きく乖離してしまう可能性がある。また、水平方向の光閉じ込めが強くなると、半導体レーザの単一モード性が弱くなり、光出力の増加と共に電流−光出力特性の線形成が悪化する現象である、キンクが発生しやすくなる。
また、p型AlGaInPクラッド層第1層4がエッチングされることを防止するために、p型AlGaInPクラッド層第2層5のエッチング時間を短く設定すると、p型AlGaInPクラッド層第2層5が完全にエッチングされる前にエッチングを終了してしまう可能性がある。p型AlGaInPクラッド層第2層5が完全にエッチングされない場合は、リッジ両脇のp型AlGaInPクラッド層の膜厚が、p型AlGaInPクラッド層第1層4の膜厚と、p型AlGaInPクラッド層第2層5のエッチングされずに残った部分の膜厚との和となるために、厚くなる。この場合は、半導体レーザの水平方向の光閉じ込めが弱くなってしまい、水平FFPが狭くなりすぎる。水平光閉じ込めが弱くなりすぎると、半導体レーザの閾値電流の増加など特性に悪影響を及ぼす。なお、本実施形態では、X2を0.6に、X1を0.3に設定しX2とX1の比を2倍以上とすることで選択比10以上を確保している。このように本実施形態では選択比10以上を確保することにより、リッジ形状の出来栄えに対してバラツキ余裕を確保している。以上のように、選択比は6以上、より好ましくは10以上であることが好ましい。
特許文献1に示されるような従来の半導体レーザでは、リッジ形成時のエッチング選択比を高くするためには、リッジ部のエッチングレートを高くする必要がある。すなわち、リッジ部を形成しているp型AlGaInPクラッド層のAl組成を高くする必要がある。すると、リッジ部のバンドギャップが拡がり、また、リッジ部の抵抗が高くなる。リッジ型半導体レーザの直列抵抗成分は、リッジ部のp型クラッド層の抵抗でほぼ決定されるために、p型AlGaInPクラッド層のAl組成を高くしすぎると、半導体レーザの直列抵抗が増加し、動作電圧の上昇を招く結果となる。半導体レーザの動作電圧の上昇は、消費電力の増加を招き、望ましいことでない。従って、従来の半導体レーザでは、リッジ形成時のエッチング選択比の向上(すなわち、リッジ加工精度の向上)と、半導体レーザの動作電圧の低減を両立することが難しい。
これに対し、本実施形態の半導体レーザでは、p型AlGaInPクラッド層の第1層のAl組成(X1)および第3層のAl組成(X3)は、第2層のAl組成(X2)より小さい。また、p型AlGaInPクラッド層の第2層の膜厚(D2)は、第3層の膜厚(D3)よりも小さい。このような構造では、リッジ部において、高Al組成の第2の層よりも、比較的低Al組成の第3層の占める割合が大きいため、動作電圧が低減された半導体発光装置を実現することができる。加えて、第2層と第1層のAl組成差により、精度よくリッジを形成することができる。さらに、第3層、および第2層の上部までを非選択的エッチングでストライプ加工し、第2層の下部を選択的エッチングによりストライプ加工することにより、低Al組成の第3層を効率よくエッチングでき、且つ第1層の表面付近でエッチングを精度よく終了できる。
ここで、X3の値は、基本的にX1の値と同等にすることが望ましい。X3が高すぎるとp型AlGaInPクラッド層第3層6のバンドギャップが拡大し半導体レーザの動作電圧の上昇を招くためであり、X3を低く設定しすぎると、半導体レーザの垂直方向の光分布がp型GaAsコンタクト層8に近づくために光吸収損失が増加し半導体レーザのスロープ効率の低下を招く恐れがあるためである。
また、本実施形態における半導体レーザにおいて、p型AlGaInPクラッド層第2層5の膜厚D2を400nmと設定したが、D2は200nm以上、500nm以下であることが望ましい。D2が200nmより小さい場合は、非選択的エッチングを第2層の途中で止めるために、エッチング時間を高度に調整する必要がある。またD2を500nmより大きく設定すると、リッジ部において高Al組成の層の占める割合が増加し、半導体レーザの動作電圧の上昇を招く恐れがある。
次に、本実施形態の半導体レーザの特性について述べる。なお、本実施形態における半導体レーザは、各層のAl組成と膜厚を図2の通りとした他、リッジ幅を3.0μm、共振器長を350μmとして製作した。
図5は、比較例と本実施形態における半導体レーザの、80℃時の電流−光出力特性と電流−電圧特性を示したものである。図5中で、破線は比較例の電流−光出力特性および電流−電圧特性を示し、実線は本実施形態の電流−光出力特性および電流−電圧特性を、それぞれ示したものである。なお、比較例の半導体レーザは、図6に示す従来の半導体レーザの構造を基本とし、p型AlGaInPクラッド層105とp型AlGaInPクラッド層107のAl組成は0.65に、p型GaInPエッチングストップ層106のAl組成は0.3に設定した。図5に示すように、本実施形態の半導体レーザの電流−光出力特性は比較例とほぼ同等であり、一方で、電流−電圧特性は比較例よりも改善することが確認できた。このとき、スロープ効率は、比較例では1.18W/A、本実施形態では1.15W/Aであった。また、光出力が50mW時の動作電圧は、比較例では2.37Vであるのに対し、本実施形態では2.19Vとなり、比較例と比べて9.2%の削減を実現した。また、光出力が50mW時の電力変換効率(Wall Plug Efficiency、以下WPEと呼ぶ)は、比較例が35.8%であり、本実施形態では37.9%と、約2.1%改善した。また、このときの50mW時におけるFFP特性は、比較例では水平FFPが9.0°、垂直FFPが18.9°であった。一方で本実施形態では、水平FFPが8.5°、垂直FFPが19.5°となり、比較例とほぼ同等の値を得ることができた。このように、本実施形態の半導体レーザでは、電流−光出力特性およびFFP特性は比較例と遜色のないレベルを達成している一方で、電流−電圧特性、および同光出力時の動作電圧は大幅に低減することができた。
以上のように本実施形態の半導体レーザによれば、動作電圧が低減された半導体発光装置を実現できることを確認できた。また、リッジ形成精度を向上することで、FFP特性は従来と遜色のないものを実現できた。すなわち、リッジ形成精度を低下させることなく、動作電圧の低減を実現できた。
本発明は、半導体レーザの動作電圧を低減することにより消費電力を削減し、当該半導体レーザを用いた機器の小型化や低消費電力化の実現を可能とするものである。
1 GaAs基板
2 n型AlGaInPクラッド層
3 GaAs/AlGaAs活性層
4 p型AlGaInPクラッド層第1層
5 p型AlGaInPクラッド層第2層
6 p型AlGaInPクラッド層第3層
7 p型AlGaInP中間層
8 p型GaAsコンタクト層
9 誘電体膜
10 p側電極
11 n側電極
12 マスク
13 側壁保護膜

Claims (12)

  1. 基板上に、第1導電型クラッド層と、活性層と、第2導電型クラッド層とを有し、
    前記第2導電型クラッド層は、活性層に近い順から第1層、第2層、第3層を含む少なくとも3層以上の積層構造で構成され、
    前記第1導電型クラッド層、前記第1層、前記第2層及び前記第3層は、AlGaInP系半導体混晶であり、
    前記第2層及び前記第3層は、ストライプ状のリッジであり、
    前記第3層の側壁及び前記第2層の上部の側壁は、前記基板に対して垂直であり、
    前記第2層の下部の側壁は、前記基板側において前記第2層の上部の側壁より側方に広がり、且つ前記第2層の上部の側壁よりも緩やかな傾斜を有し、
    前記第1層の表面は、前記リッジの両脇の平坦部であり、
    前記第1層、第2層、第3層のAl組成をX1、X2、X3とすると、
    X2>X1、X3
    の関係を満たし、
    前記第1層、第2層、第3層の膜厚をD1、D2、D3とすると、
    D2<D3
    の関係を満たすことを特徴とする半導体発光装置。
  2. 前記D2は、200nm以上、500nm以下であることを特徴とする請求項1に記載の半導体発光装置。
  3. 前記第1層、第2層は共にAlGaInPからなり、前記X1が0.35以下、前記X2が0.55以上であることを特徴とする請求項1または2に記載の半導体発光装置。
  4. 前記X2は前記X1の2倍以上であることを特徴とする請求項3に記載の半導体発光装置。
  5. 前記X3は前記X1と同じであることを特徴とする請求項1〜4のいずれか1項に記載の半導体発光装置。
  6. 基板上に、第1導電型クラッド層と、活性層と、該活性層に近い順から第1層、第2層、第3層を含む少なくとも3層以上の積層構造からなる第2導電型クラッド層とを形成する工程と、
    前記第2層及び前記第3層に対してエッチングを行い、ストライプ状のリッジを形成するリッジ形成工程とを備え、
    前記リッジ形成工程は、
    前記第3層及び前記第2層の上部に対してエッチングを行い、前記第3層の側壁及び前記第2層の上部の側壁が前記基板に対して垂直となるよう加工する第1エッチング工程と、
    前記第2層の下部をエッチングして、前記第2層の下部の側壁が、前記基板側において前記第2層の上部の側壁より側方に広がり、且つ、前記第2層の上部の側壁よりも緩やかな傾斜を有するように加工する第2エッチング工程とを有し、
    前記第1導電型クラッド層及び前記第2導電型クラッド層は、AlGaInP系半導体混晶であり、
    前記第1層、第2層、第3層のAl組成をX1、X2、X3とすると、
    X2>X1、X3
    の関係を満たし、
    前記第1層、第2層、第3層の膜厚をD1、D2、D3とすると、
    D2<D3
    の関係を満たすことを特徴とする半導体発光装置の製造方法。
  7. 前記第1エッチング工程の後に、前記第3層の側壁及び前記第2層の上部の側壁に保護膜を形成する工程を備え、前記第2エッチング工程は、前記第3層の側壁及び前記第2層の上部の側壁が前記保護膜に覆われた状態で行われることを特徴とする請求項6に記載の半導体発光装置の製造方法。
  8. 前記D2は、200nm以上、500nm以下であることを特徴とする請求項またはに記載の半導体発光装置の製造方法。
  9. 前記第1層、第2層は共にAlGaInPからなり、前記X1が0.35以下、前記X2が0.55以上であることを特徴とする請求項6〜8のいずれか1項に記載の半導体発光装置の製造方法。
  10. 前記X2は前記X1の2倍以上であることを特徴とする請求項9に記載の半導体発光装置の製造方法。
  11. 前記第1エッチング工程において、前記第3層及び前記第2層の上部に対して非選択的エッチングが行われ、前記第2エッチング工程において、前記第2層の下部に対して選択的エッチングが行われることを特徴とする請求項6〜10のいずれか1項に記載の半導体発光装置の製造方法。
  12. 前記非選択的エッチングはドライエッチングであり、前記選択的エッチングはウェットエッチングであることを特徴とする請求項11に記載の半導体発光装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7134018B2 (ja) 2018-08-17 2022-09-09 立川ブラインド工業株式会社 揺れ抑制装置

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018168430A1 (ja) * 2017-03-16 2018-09-20 パナソニックIpマネジメント株式会社 半導体レーザ装置、半導体レーザモジュール及び溶接用レーザ光源システム
WO2019186743A1 (ja) * 2018-03-28 2019-10-03 三菱電機株式会社 半導体レーザ素子およびその製造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2550725B2 (ja) * 1989-11-14 1996-11-06 日本電気株式会社 半導体レーザとその製造方法
JPH05121829A (ja) * 1991-10-24 1993-05-18 Sony Corp 半導体レーザ
JP3242967B2 (ja) 1992-01-31 2001-12-25 株式会社東芝 半導体発光素子
US5436193A (en) * 1993-11-02 1995-07-25 Xerox Corporation Method of fabricating a stacked active region laser array
JPH1126864A (ja) * 1997-07-03 1999-01-29 Toshiba Corp 半導体レーザ
JPH11274657A (ja) * 1999-02-15 1999-10-08 Nec Corp 半導体レ―ザ及びその製造方法
JP2002050831A (ja) * 2000-08-03 2002-02-15 Matsushita Electric Ind Co Ltd 半導体レーザ
JP4089446B2 (ja) * 2003-01-23 2008-05-28 ソニー株式会社 半導体レーザ素子の製造方法
US20070091956A1 (en) 2003-01-23 2007-04-26 Yoshifumi Sato Semiconductor laser element and method of fabrication thereof
US7874908B2 (en) 2003-03-03 2011-01-25 Igt Method and apparatus for payouts determined based on a set completion game
JP4200892B2 (ja) * 2003-12-18 2008-12-24 ソニー株式会社 半導体発光装置の製造方法
JP4551121B2 (ja) * 2004-05-24 2010-09-22 シャープ株式会社 半導体レーザ装置
KR101145965B1 (ko) 2004-06-18 2012-05-15 소니 주식회사 반도체 발광 장치 및 그 제조 방법
KR20060038057A (ko) * 2004-10-29 2006-05-03 삼성전기주식회사 반도체 레이저 소자 및 그 제조 방법
JP4755090B2 (ja) 2005-01-18 2011-08-24 パナソニック株式会社 半導体レーザ装置及びその製造方法
JP4261592B2 (ja) * 2007-04-16 2009-04-30 三菱電機株式会社 窒化物半導体発光素子
JP2009170895A (ja) * 2007-12-18 2009-07-30 Rohm Co Ltd 窒化物半導体装置及び半導体レーザ
JP2010245491A (ja) * 2009-03-17 2010-10-28 Qd Laser Inc 半導体レーザ
JP2013074002A (ja) * 2011-09-27 2013-04-22 Sony Corp 発光素子及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7134018B2 (ja) 2018-08-17 2022-09-09 立川ブラインド工業株式会社 揺れ抑制装置

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