JP6172888B2 - 撮像装置および撮像システム - Google Patents

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Description

本発明は撮像装置に関し、さらに詳細には光電変換素子間の分離構造に関する。
従来、光電変換装置において、複数の光電変換素子で生じた信号を一つの画素の信号として処理する場合があった。例えば一例として、１つのマイクロレンズで複数の光電変換素子に集光することで位相差方式の焦点検出を行う技術がある。例えば特許文献１に記載されているように、１つのマイクロレンズに対応した光電変換素子の信号を独立に読み出すことで焦点検出を行なう。そして、１つのマイクロレンズに対応した光電変換素子の信号を加算することで１つの画素の信号として取り扱うことを可能としている。
特開２００１−２５０９３１号公報
複数の光電変換素子の信号を１つの画素の信号として取り扱う場合に、複数の光電変換素子に感度や入射光量の差がある場合に適切な信号が得られないことがある。特に光電変換素子は様々な素子と隣接しており、隣接する素子間の分離構造によっては適切な信号が得られない場合があった。これは位相差検出などのアプリケーションに限らず様々なアプリケーションにおいて行い得る処理であり、今後撮像装置の応用分野が広がるにつれ課題は大きくなる。
本発明は上記課題に鑑み、光電変換素子とこれに隣接する素子間の分離構造を適切なものとすることにより、複数の光電変換素子の信号を用いて１つの信号とする場合に所望の信号を得ることを目的とする。
本発明は、互いに隣り合って配された第１光電変換素子と第２光電変換素子とを含む光電変換ユニットを複数有し、１つの前記光電変換ユニットに含まれる前記第１及び第２光電変換素子の信号を加算する撮像装置において、１つの前記光電変換ユニットに含まれる、前記第１及び第２光電変換素子には、１つのマイクロレンズにより集光される光が入射し、前記第１及び第２光電変換素子のそれぞれは信号電荷を収集する第１導電型の第１半導体領域を含み、前記撮像装置は、平面視において前記第１光電変換素子の前記第１半導体領域とゲート電極を介して隣り合って配置された第１導電型の半導体領域と、平面視において前記第２光電変換素子の前記第１半導体領域とゲート電極を介して隣り合って配置された第１導電型の半導体領域と、を有し、１つの前記光電変換ユニットに含まれた、前記第１及び第２光電変換素子の第１半導体領域の間には第２導電型の第２半導体領域が配されており、前記第２半導体領域上にはゲート電極が配されておらず、前記第２半導体領域の一部の領域に生じる、前記信号電荷に対するポテンシャルバリアの高さが、前記第１半導体領域と第１導電型のオーバーフロードレイン領域との間の領域に生じる信号電荷に対するポテンシャルバリアの高さよりも低いことを特徴とする。
本発明によれば、複数の光電変換素子の信号を用いて１つの信号とする場合に所望の信号を得ることが可能となる。
本発明の実施形態の撮像装置の全体構成を概略的に示す図である。 本発明の実施形態の撮像装置の１画素の構成の概略を示す図である。 本発明の実施形態の撮像装置の画素の断面構造と最小ポテンシャルを概略的に示す図である。 本発明の実施形態の撮像装置の出力を模式的に示す図である。 本発明の実施形態の撮像装置の最小ポテンシャルを概略的に示す図である。 本発明の実施形態の撮像装置の画素の断面構造を概略的に示す図である。 本発明の実施形態の撮像装置を上から俯瞰した図である。 本発明の実施形態の撮像装置の画素の断面構造を概略的に示す図である。 物体の結像関係を模式的に示す図である。 位相差方式の焦点検出を模式的に説明する図である。 本発明の撮像装置の概略を示す図である。 比較例の撮像装置の画素の断面構造と最小ポテンシャルを概略的に示す説明図面である。 比較例の撮像装置の出力を模式的に示す説明図面である。 本発明の光電変換ユニットの等価回路の一例を示す図である。
まず本発明の理解のために図１２に本発明の比較例を示す。図１２（ａ）が撮像装置の画素の断面構造であり、図１２（ｂ）が半導体層のポテンシャルを模式的に示す図を下部に示した説明図面である。
１２０１はマイクロレンズである。１２０２はカラーフィルタである。１２０３は画素内のスイッチを駆動する配線や電源などの配線である。ｎ型の半導体基板１２０４上にＰ型半導体領域１２０５が配されている。Ｐ型半導体領域とＰＮ接合を構成するようにＮ型半導体領域１２０６，１２０７，１２１１が配されている。これらの領域により光電変換素子となるフォトダイオード（以下ＰＤ）が構成される。
マイクロレンズ１２０１、カラーフィルタ１２０２を同一にしない隣接する画素のＮ型半導体領域１２０６、１２１１間にＰ型半導体領域１２０８が配される。Ｐ型半導体領域１２０８は、Ｎ型半導体領域１２０６、１２１１間において信号電荷である電子に対するポテンシャルバリアとして機能する。
Ｐ型半導体領域１２０９はマイクロレンズを同一にするＮ型半導体領域１２０６、１２０７間に配される。Ｐ型半導体領域１２０９はＮ型半導体領域１２０６、１２０７間において信号電荷である電子に対するポテンシャルバリアとして機能する。
これらポテンシャルバリアの高さを図１２（ｂ）においてポテンシャルバリアの高さ１２１０で示している。
このような構造の場合、隣接するＰＤ間の感度差や輝度差により、一方のＰＤが飽和した時にそれ以降に発生した電荷はポテンシャルバリアの高さ１２１０を乗り越え、画素を同一にするＰＤに発生電荷の一部が漏れる場合がある。それにとどまらず、飽和したＰＤで発生した電荷はＮ型の半導体基板１２０４に漏れる場合もあり得る。更には、ＰＤの電荷が転送される読み出し領域となるＮ型のフローティングディフュージョン領域との間に存在する図示しない転送ゲート電極下のポテンシャルバリアを乗り越えて漏れる場合がある。特に、Ｎ型の半導体基板１２０４やフローティングディフュージョン領域はオーバーフロードレイン領域（ＯＦＤ領域）として機能し得るものであり、ＯＦＤ領域はそもそもの目的が飽和した電荷を排出するための領域であるためＯＦＤ領域には特に漏れやすい。
このように片側のＰＤが飽和したときに発生する電荷がＯＦＤ領域に漏れすぎてしまうと、ＰＤの信号を加算して撮影画像として使用する際に図１３で示すような問題が発生することが、筆者らの検討の結果わかった。
図１３は２つのＮ型半導体領域１２０６、１２０７に対応するＰＤ（以下ＰＤ１２０６、ＰＤ１２０７とする）の入出力特性とＰＤ１２０６、１２０７の出力を合成した場合の合成入出力特性を示す。ＰＤに光が入射すると光電変換を行い電子ホール対が発生する。図１３では説明のため、模式的にＰＤ１２０６の方が、ＰＤ１２０７より感度が高い、もしくは、光が多く入力している様子を示す。ＰＤへの入力光が図１３中に図示した１３０１の範囲内の時場合は、ＰＤ１２０６の方がＰＤ１２０７より発生電荷が多いが、ＰＤ１２０６は飽和していないため、ＰＤ１２０６とＰＤ１２０７を合成した出力は適切な出力が得られる。ところが、図１３中に図示した１３０２の範囲内の場合、すなわちＰＤ１２０６が飽和して、ＰＤ１２０７が飽和していない。この場合には、ＰＤ１２０６の出力は飽和しているので、それ以上の出力が出ないのに対し、ＰＤ１２０７は飽和していないので、入射光に応じた適正な出力が出る。そのため、合成出力１３０７は、ＰＤ１２０６が飽和したところから、ＰＤ１２０６とＰＤ１２０７の出力の合計の値で決定され、結果として、合成出力はＰＤ１２０６が飽和したところからニー特性をもってしまう。この現象は、ＰＤ１２０６が飽和した後に発生した電荷がＰＤ１２０７以外、特にＰＤを構成するＮ型半導体領域の周囲に配されるオーバーフロードレイン（ＯＦＤ）領域に漏れこむときに顕著に表れることがわかった。
これに対し本発明は、同一光電変換ユニットに含まれる複数の光電変換素子間に配されるポテンシャルバリアの高さを、光電変換素子のＮ型半導体領域とＯＦＤ領域との間のポテンシャルバリアの高さよりも低くしたことを特徴としている。
次に本発明の光電変換装置のブロック図を説明する。ここでは光電変換装置の一例として撮像装置の例を示す。本発明は撮像装置以外にも光電変換を利用する装置であれば適用可能である。
図１は本発明を適用可能な撮像装置の概略を示す図である。図１において撮像装置１００は、画素アレイ１０１と、画素アレイ１０１における行を選択する垂直選択回路１０２を含む。画素アレイには複数の光電変換ユニットが配される。複数の光電変換ユニットは好ましくは２次元状に配される。
垂直選択回路１０２により所定の行が選択され、所定行に含まれる光電変換ユニットから信号が垂直出力線に出力される。垂直出力線は列ごともしくは複数の列ごと、もしくは各画素列に複数設けることができる。各画素列に複数の垂直出力線を設けることで信号の読み出しを高速化することができるため好ましい。
列回路１０３は複数の垂直出力線に並列に読み出された信号が入力される。列回路１０３では信号の増幅、アナログデジタル変換、ノイズ除去等の処理を行うことができる。
水平選択回路１０４は列回路１０３に保持された信号を順次、ランダム、もしくは同時に選択し、不図示の水平出力線へ出力する。
シリアルインターフェイス１０５は例えば動作モードを外部から決定するために外部との通信を行なう。なお、撮像装置１００は、図示された構成要素以外にも、例えば、垂直選択回路１０２、水平選択回路１０４、列回路１０３にタイミングを提供するタイミングジェネレータ或いは制御回路等を備えてもよい。
図１のブロック図は以下の実施形態全てに適用可能である。また垂直、水平は便宜的につけた名称であり入れ替えることも可能である。
次に図１４（ａ）、（ｂ）に光電変換ユニットの等価回路の一例を示す。図１４（ａ）は各光電変換素子に対応してそれぞれが異なる機能を有するトランジスタを個別に設けた例である。図１４（ｂ）は複数の光電変換素子に対しそれぞれが異なる機能を有するトランジスタを共通に設けた例である。
光電変換素子１４０１ａ、１４０１ｂで生じた電荷が転送トランジスタ１４０２ａ、１４０２ｂにより増幅トランジスタ１４０３ａ、１４０３ｂの入力ノードに転送される。増幅トランジスタの入力ノードは増幅トランジスタのゲート及びこれに電気的に接続されたフローティングディフュージョン領域により構成することができる。選択トランジスタ１４０４ａ、１４０４ｂのゲートに選択トランジスタがオンとなるパルスが供給されることで、増幅トランジスタの入力ノードに応じた信号が垂直出力線１４０６に出力される。そしてリセットトランジスタ１４０５ａ、１４０５ｂにより増幅トランジスタ１４０３ａ、１４０３ｂの入力ノードの電圧が所定の電圧に設定される。このような回路構成では、選択トランジスタ１４０４ａ、１４０４ｂを排他的にオンさせることで光電変換素子１４０１ａ、１４０１ｂの信号を列回路に読出し、加算等を行なうことで撮像と焦点検出とを行なうことが可能である。
次に図１４（ｂ）について説明する。基本的な動作は図１４（ａ）と同様である。光電変換素子１５０１ａ、１５０１ｂで生じた電荷が転送トランジスタ１５０２ａ、１５０２ｂにより増幅トランジスタ１５０３の入力ノードに転送される。増幅トランジスタ１５０３の入力ノードは増幅トランジスタのゲート及びこれに電気的に接続されたフローティングディフュージョン領域により構成することができる。選択トランジスタ１５０４のゲートに選択トランジスタがオンとなるパルスが供給されることで、増幅トランジスタ１５０３の入力ノードに応じた信号が垂直出力線１５０６に出力される。そしてリセットトランジスタ１５０５により増幅トランジスタ１５０３の入力ノードの電圧が所定の電圧に設定される。図１４（ｂ）は増幅トランジスタ１５０４が複数の光電変換素子１５０１ａ、１５０１ｂで共有されているため、増幅トランジスタの入力ノードで加算することができる。したがって光電変換ユニットから垂直出力線１４０６に出力される段階で加算後の信号を出力することできる。
以下具体的な実施形態を挙げて本発明の光電変換装置の構成を説明する。以下、本明細書、請求の範囲及び図面において単に「不純物濃度」という用語が使われた場合、反対導電型の不純物によって補償された正味の不純物濃度を意味している。いわゆるＮＥＴ濃度である。Ｐ型の添加不純物濃度がＮ型の添加不純物濃度より高い領域はＰ型半導体領域である。反対に、Ｎ型の添加不純物濃度がＰ型の添加不純物濃度より高い領域はＮ型半導体領域である。
（第１の実施形態）
図２は本実施形態の撮像装置１００の光電変換ユニット２０１の上面を示す概略図である。２０１は１つの光電変換ユニットを表す。１つの光電変換ユニットごとに１つのマイクロレンズ２０２が対応して設けられている。また、１つの光電変換ユニットは光電変換素子を複数有する。図２においては、各光電変換ユニット２０１が左側のＰＤ２０３と右側のＰＤ２０４の２つのＰＤを有しているが、２つ以上であればいくつでも良く、例えば、４つのＰＤ、９つのＰＤなどでも良い。転送ゲート２０５、２０６は各々ＰＤ２０３とＰＤ２０４で発生した電荷をフローティングディフュージョン領域２０７に転送する。本図ではフローティングディフュージョン領域は２つのＰＤ２０３、２０４で共有されているが各々独立に設けてもよい。図２では２つの光電変換ユニットを示したが更に多数の光電変換ユニットを配してもよい。
図３（ａ）は本実施形態の光電変換ユニットの断面構造を示し、図３（ｂ）は図３（ａ）の破線Ｅ−Ｆにおける半導体領域の信号電荷に対するポテンシャルを模式的に示す図である。
図３（ａ）、（ｂ）は、ＯＦＤ領域がＮ型の半導体基板である場合であり、いわゆる垂直方向のＯＦＤ領域（ＶＯＦＤ領域）の説明を行なうための図面である。
図３（ｃ）は本実施形態の光電変換ユニットの断面構造を示し、図３（ｄ）は図３（ｃ）の破線Ｇ−Ｈにおける半導体領域の信号電荷に対するポテンシャルを模式的に示す図である。
図３（ｃ）、（ｄ）は、ＯＦＤ領域がＮ型のフローティングディフュージョン領域、Ｎ型の画素トランジスタのソースもしくはドレイン領域等である場合の説明を行なうための図面である。いわゆる横方向のＯＦＤ領域（ＬＯＦＤ領域）の説明を行なうための図面である。
まずＶＯＦＤ領域の場合に関して説明を行なう。
３０１はカラーフィルタである。３０２は画素内のトランジスタを駆動する配線や電源などの配線である。Ｎ型の半導体基板３０３上にＰ型半導体領域３０４が配される。Ｐ型半導体領域３０４とＰＮ接合を構成するようにＮ型半導体領域２０３、２０４を配する。Ｎ型半導体領域２０３，２０４は信号電荷である電子に対してポテンシャルが低い領域となっており、信号電荷を収集する領域である。
Ｐ型半導体領域３０４とＮ型半導体領域２０３及びＰ型半導体領域３０４とＮ型半導体領域２０４とでＰＤを形成する。左側のＰＤをＰＤ２０３、右側のＰＤをＰＤ２０４とよぶ。
Ｐ型半導体領域３０５は隣接する光電変換ユニットのＰＤ間に配されている。ＰＤ２０３とＰＤ２０４との間にＰ型半導体領域３０６が配される。Ｐ型半導体領域３０５、３０６は信号電荷に対するポテンシャルバリアとして機能する。
本実施形態では、Ｐ型半導体領域３０４とＰ型半導体領域３０６のポテンシャルバリアの高さの関係を規定する。具体的には、Ｐ型半導体領域３０６のＰ型不純物濃度を、Ｐ型領域３０４のＰ型不純物濃度よりも低くする。つまりＰ型半導体領域３０６により生じるポテンシャルバリアの高さ３０７をＰ型半導体領域３０６により生じるポテンシャルバリアの高さ３０９よりも低くする。これにより、片側のＰＤが飽和した場合にＶＯＦＤ領域に電荷が漏れ出すより前に同一光電変換ユニット内の隣接するＰＤに電荷が漏れ出す。
更に好ましくは、Ｐ型半導体領域３０５により生じるポテンシャルバリアの高さ３０８をＰ型半導体領域３０６により生じるポテンシャルバリアの高さ３０７よりも高くするのがよい。更に、Ｐ型半導体領域３０５により生じるポテンシャルバリアの高さ３０８を、Ｐ型半導体領域３０４により生じるポテンシャルバリアの高さ３０９よりも高くすると更に好ましい。
このような構造にすることで、ＰＤ２０３とＰＤ２０４の感度差やＰＤ２０３とＰＤ２０４に入射する入射光の照度差により、片側のＰＤが飽和しても、合成した感度差を低減することが可能となる。
好適な不純物濃度の例としては、Ｐ型半導体領域３０６の不純物濃度に対して、Ｐ型半導体領域３０４の不純物濃度を３倍以上に設定する。さらに望ましくは、１０倍以上に設定する。なお、３倍以上としているのは、電荷の持つポテンシャル（室温２７℃で約２６ｍＶ）を元に、同程度のポテンシャルバリアの差を形成することを前提としている。
更に、上記不純物濃度の条件に加えて、Ｐ型半導体領域３０５の不純物濃度をＰ型半導体領域３０４の不純物濃度よりも高くするのが好ましい。更に、Ｐ型半導体領域３０６の不純物濃度に対して、Ｐ型半導体領域３０５の不純物濃度を３倍以上に設定する。さらに望ましくは、１０倍以上に設定すると好ましい。なお、３倍以上としているのは、電荷の持つポテンシャル（室温２７℃で約２６ｍＶ）を元に、同程度のポテンシャルバリアの差を形成することを前提としている。
図４、図５を用いて、各ＰＤと合成出力について説明する。図４は２つのＰＤ２０３、２０４の入出力特性とＰＤ２０３、２０４の出力を合成した場合の合成入出力特性を示す。図５は図３（ｂ）のポテンシャル構造と発生した電荷を模式的に示す図である。ＰＤに光が入射するとＰＤで光電変換を行い電子ホール対が発生する。図４では説明のためにＰＤ２０３の方が、ＰＤ２０４より感度が高い、もしくは、光が多く入射している様子を示す。ＰＤへの入射光が図４に示す４０１の範囲の時は、ＰＤ２０３の方がＰＤ２０４より発生電荷が多い。この様子を図５（ａ）に示している。そして、ＰＤ２０３とＰＤ２０４の合成出力は適切な値を示している。次にＰＤ２０３が飽和して、ＰＤ２０４が飽和していないときの範囲を４０２に示している。このとき、図５（ｂ）で示すように、ＰＤ２０３で発生した電荷はポテンシャルバリア３０７を乗り越え、ＰＤ２０４に移動する。したがって、範囲４０２においては、ＰＤ２０４の出力は、ＰＤ２０４で発生した電荷とＰＤ２０３で発生した電荷の合成した電荷量となる。このように、ポテンシャルバリア３０７をポテンシャルバリア３０９より低くしておくことで、ＰＤ２０３で発生した電荷は、同一の光電変換ユニットのＰＤ２０４に多く漏れこませることができる。また本図に示すように、ポテンシャルバリア３０８の高さをポテンシャルバリア３０７の高さよりも高くすると更に好ましい。
ポテンシャルバリア３０７をポテンシャルバリア３０９より低くしておくことで、入射光の範囲が４０２の範囲においても、ＰＤ２０３とＰＤ２０４の合成出力は、入力光が４０１の範囲と同様の適正な出力へ近づけることが可能となる。範囲４０３においては、図５（ｃ）で示すように、ＰＤ２０３、２０４ともポテンシャルバリア３０７で規定される飽和レベルを超え、ポテンシャルバリア３０８、３０９のうちどちらか低い方で規定される飽和レベルまで、各出力が増加する。図３乃至図５においては、ポテンシャルバリア３０８と３０９とでは、３０９を低くしているため、３０９で飽和レベルが規定される。範囲４０４においては、図５（ｄ）で示すように、ＰＤ２０３、２０４ともポテンシャルバリア３０９で規定される飽和レベルまで出力が増加しているので、合成出力も飽和となる。
上述の範囲では、ポテンシャルバリア３０７をポテンシャルバリア３０９よりもバリアの高さを低くしておくことで、ＰＤ２０３で発生した電荷は、同一光電変換ユニットのＰＤ２０４に漏れこませることができる。上記説明では、ポテンシャルバリア３０８の高さを３０９よりも高くしたが、３０８と３０９との関係は逆でも良い。ポテンシャルバリア３０８の高さを３０９よりも高くした場合は、ＰＤ２０３、２０４の飽和レベルはバリア３０８で決まり、オーバーフローした電荷は半導体基板３０３へと排出される。これにより、オーバーフローした電荷が他のＰＤへと侵入し、偽信号となる現象を抑制することが可能となる。また、ポテンシャルバリア３０９の高さを３０８よりも高くした場合は、ＰＤ２０３、２０４の飽和レベルをより大きくとることが可能となる。またポテンシャルバリア３０８、３０９の高さを等しくしてもよいし、ポテンシャルバリア３０８の高さをポテンシャルバリア３０９の高さよりも若干低くしてもよい。
次に、ＯＦＤ領域がＬＯＦＤ領域の場合の説明を行なう。ＬＯＦＤ領域としてフローティングディフュージョン領域を用いる場合を例に説明する。
Ｐ型半導体領域３１２はフローティングディフュージョン領域３１１とＰＤ２０３との間に配される。Ｐ型半導体領域３１２は信号電荷に対するポテンシャルバリアとして機能し得る。転送ゲート３１０はＰＤ２０３で生じた電子ホール対のうち、電子をフローティングディフュージョン領域３１１に転送する。Ｐ型半導体領域３０６により生じるポテンシャルバリア３０７の高さをＰ型半導体領域３１２により生じるポテンシャルバリア３１３の高さよりも低くする。
図３（ｄ）で示すようにポテンシャルバリア３０７の高さはポテンシャルバリア３１３の高さよりも低い。このような構造にすることで、同一光電変換ユニットのＰＤ２０３と２０４の感度差やＰＤ２０３と２０４に入射する光の照度差により、片側のＰＤが飽和しても、合成した感度を一定になるよう改善することが可能となる。ＶＯＦＤ領域の場合と同様に、更にポテンシャルバリア３０７の高さをポテンシャルバリア３０８の高さよりも低くすると好ましい。
好適な不純物濃度の例としては、ポテンシャルバリア３０７を構成するＰ型半導体領域３０６の不純物濃度に対して、ポテンシャルバリア３１３を構成するＰ型半導体領域３１２の不純物濃度を３倍以上に設定する。さらに望ましくは、１０倍以上に設定する。なお、３倍以上としているのは、電荷の持つポテンシャル（室温２７℃で約２６ｍＶ）を元に、同程度のポテンシャルバリアの差を形成することを前提としている。
更に、上記不純物濃度の条件に加えて、Ｐ型半導体領域３０５の不純物濃度をＰ型半導体領域３１２の不純物濃度よりも高くするのが好ましい。更に、Ｐ型半導体領域３０６の不純物濃度に対して、Ｐ型半導体領域３０５の不純物濃度を３倍以上に設定する。さらに望ましくは、１０倍以上に設定すると好ましい。なお、３倍以上としているのは、電荷の持つポテンシャル（室温２７℃で約２６ｍＶ）を元に、同程度のポテンシャルバリアの差を形成することを前提としている。
ＬＯＦＤ領域の場合にも図４，５で説明したような効果が得られる。またＬＯＦＤ領域としては、ＰＤを構成するＮ型半導体領域の横方向に配されていればよく、光電変換ユニットのトランジスタのソース領域、もしくはドレイン領域であってもよいし、専用のＬＯＦＤ領域を設けていてもよい。ＬＯＦＤ領域はＮ型の半導体領域で構成され、好ましくは電源電圧が供給されているのがよい。
飽和した後の電荷の排出先としてＶＯＦＤ領域と用いても、ＶＯＦＤ領域を用いてもよいが、ＬＯＦＤ領域を用いた場合には、一般に表面近い領域に配されるため浅いイオン注入で形成することが可能となり不純物濃度を高精度に制御しやすい。
またＯＦＤ領域とＰＤを構成するＮ型半導体領域の間の半導体領域はその上部にポテンシャル制御ゲートを設ければ、導電型は特に限定する必要はない。ポテンシャル制御ゲートに供給する電圧により、ＯＦＤ領域とＰＤを構成するＮ型半導体領域の間の半導体領域のポテンシャルバリアの高さを制御できるためである。
（第２の実施形態）
本実施形態について図面を用いて説明する。第１の実施形態と同様の機能を有する部分には同じ符号を付し詳細な説明は省略する。図６は本実施形態の光電変換ユニットの断面構造を示した図である。図６（ａ）は図２における破線Ａ−Ｂ間の断面構造を、図６（ｂ）は図６における破線Ｊ−Ｋ間の最小ポテンシャルを、それぞれ模式的に示している。
第１の実施形態の異なる点は、１の光電変換ユニットに含まれる光電変換素子間に配されるＰ型半導体領域が低濃度の第１部分と第１部分よりも高濃度である第２部分により構成されている点である。具体的には、１つのマイクロレンズにより集光された光が入射するＰＤ間に配されるＰ型半導体領域が、低濃度である第１部分６０１と第１部分６０１よりも高濃度である第２部分６０２により構成されている。
図６（ｂ）では第１部分６０１により生じるポテンシャルバリア６０３を示している。ポテンシャルバリア６０３の高さが、Ｐ型半導体領域３０４により生じるポテンシャルバリア６０５よりも低い。また、ポテンシャルバリア６０３の高さが、Ｐ型半導体領域３０５により生じるポテンシャルバリア６０４よりも低いと更に好ましい。
好適な不純物濃度の例としては、第１部分６０１の不純物濃度に対して、Ｐ型半導体領域３０４の不純物濃度を３倍以上に設定する。さらに望ましくは、１０倍以上に設定する。
なお、本実施例では、６０１を一つのみ配しているが、複数あっても良い。また深さに関しても第１部分６０１の上下に不純物濃度の高い第２部分６０２が配された構成であるが、第２部分６０２に挟まれずに上部、もしくは下部に配してもよい。
ここで、第１部分６０１は、ＰＤ２０３、２０４が第２部分６０２よりも電気的につながりやすくなっている。ＰＤ２０３、２０４が完全に電気的に接続されてしまうと、図３におけるポテンシャルバリア６０３の高さが低くなり、ＰＤ２０３、２０４の信号を区別して読みだすことが困難となる。すなわち、焦点検出の精度が低下する場合がある。このような場合には、第１部分６０１を、ＰＤ２０３、２０４のｎ型半導体領域のうち最もＮ型不純物濃度の高い部分２０３‘、２０４’（以下、不純物濃度ピーク位置）と基板表面に対して異なる深さに配置するのがよい。第１部分６０１と不純物濃度ピーク位置２０４’の深さを相違させることにより、ＰＤ２０３と２０４の信号の独立性を高く確保し、且つ、ＰＤ２０３とＰＤ２０４のバリアの高さを低くすることができる。よって、二―特性を抑制して、かつ、独立性が保たれる出力レンジを広げることが可能となる。
本実施形態ではＶＯＦＤ領域の場合に関して説明したが、ＬＯＦＤ領域に対しても同様に適用可能である。
（第３の実施形態）
第３の実施形態について図面を用いて説明する。図６は本実施形態の画素を光入射側からみた平面構造を示した図である。第１及び第２の実施形態と同様の機能を有する部分には同様の符号を付し詳細な説明は省略する。本実施形態の第２の実施形態と異なる点は、同一光電変換ユニット内の隣接するＰＤを構成するＮ型半導体領域間に、平面視した際に第１部分７０１、第２部分７０２とが互いに異なる位置に配されている点である。その他の校正等に関しては第１及び第２の実施形態と同様である。
図７では、１の光電変換ユニットに含まれるＰＤ１、ＰＤ２間に配されるＰ型半導体領域が第１部分７０１と第１部分７０１よりもＰ型不純物濃度の高い第２部分７０２を含んで構成されている。またＯＦＤ領域がＶＯＦＤ領域の場合には、第１部分７０１のＰ型不純物濃度はＰ型半導体領域３０４のＰ型不純物濃度よりも低い。ＯＦＤ領域がＬＯＦＤ領域の場合には、Ｐ型半導体領域３１２よりも低い。
図７に示すように、平面上の異なる場所において、ｐ型不純物濃度を変更することも可能である。図７における破線Ｍ−Ｎ間の断面構造は図３（ａ）と同様である。図７では、図６の構造と異なり、半導体基板方向に、画素を共有するＰＤ間の分離領域の不純物濃度を変更するのではなく、平面上に画素を共有するＰＤ間の分離領域の濃度を変更している。
ここで、ここで、第１部分７０１は、ＰＤ２０３、２０４に存在する電子の量によってポテンシャルの状態が変化しやすい。よって、ＰＤ２０３、ＰＤ２０４での蓄積開始直後と、一方のＰＤたとえばＰＤ２０３に多くの電荷が存在する状態とでは、第１部分７０１で発生した電荷がどちらのＰＤに移動するかという確率が変動する。例えば蓄積開始直後にＰＤ２０３に多くの電荷が存在する場合、ＰＤ２０３内に存在する電荷のクーロン相互作用にて第１部分７０１のポテンシャルが変化する。その後、第１部分７０１で発生した電荷はＰＤ２０４に移動する確率が高くなる。すなわち、ＰＤ２０３とＰＤ２０４のそれぞれに電荷が移動する確率が変化する。このような構成では、例えば、位相差を検出するためのＰＤ間の信号差を打ち消すようなフィードバックがかかり、焦点検出の精度が低下する場合がある。
このような精度の低下に対しては、第１部分７０１の配置を以下のようにすることにより抑制することが可能となる。具体的には、第１部分７０１を平面視した場合に、マイクロレンズの中心位置の光電変換素子の受光面への投影位置からずらして配置することが望ましい。図７で言えば、Ａ−Ｂ線がマイクロレンズの略中心を横切る線分であるが第１部分７０１は平面視において図面上方向にオフセットされて配置されている。この本質は、マイクロレンズで集光された光の強度がピークとなる位置付近から第１部分７０１を離すことである。例として図７では第１部分７０１を上方向にオフセットさせているがこれに限ることなく、下方向、場合によっては左右方向でもよい。好適なオフセット量としては、第１部分７０１をマイクロレンズの中心より０．１マイクロメートル以上ずらしておくことが望ましい。さらに望ましくは、０．２マイクロメートル以上ずらしておくことが望ましい。これは、ＰＤで取り扱う波長の範囲がいわゆる可視光域である場合である。可視光の波長が約０．４〜０．８マイクロメートルであり、光電変換素子にマイクロレンズの焦点が存在する場合の例である。また、光電変換素子での集光状態は、対物レンズのＦ値にも依存するため、Ｆ値の小さい光学系に本発明による光電変換装置を適用する場合のオフセット量としては、より大きな値が好適となる。一例として対物レンズのＦ値を２．０に設定可能なシステムの場合マイクロレンズには垂線より最大１４°の傾きをもった光が入射する。マイクロレンズとＰＤの距離が２μｍである場合、１４°の傾きで入射した光の焦点位置はマイクロレンズの中心位置を受光面に投影した位置から少なくとも一方向において０．５μｍオフセットさせる。この場合には、第１部分７０１を０．５μｍ以上マイクロレンズの中心位置からオフセットして配置することが特に効果的である。またオフセット量の上限としては隣接する光電変換素子間ピッチの半分である。
本実施形態にて得られる効果は、第１から第３の実施形態で得られた効果に加えて、レイアウトパターンにてポテンシャルバリアの調整が可能になると言う点である。このことによりＰ型半導体領域に対する不純物イオンの注入深さと濃度のみの調整でポテンシャルバリアを設計する場合に比べ、設計の自由度が拡大する。また好適なポテンシャルバリアを第１から第３の実施形態により設定する際には、Ｐ型半導体領域に対する不純物イオンの注入の際にイオン注入深さと濃度、熱処理という複数の水準を設けなければならない。しかし、本実施形態によれば不純物イオンを注入する領域を規定する工程で用いるフォトマスクのレイアウトパターンに水準を設けることができる。このため、１枚の試作ウエハの評価により、複数のレイアウトパターンの中から好適なポテンシャルバリアを形成することができるレイアウトパターンを選択することができる。
（第５の実施形態）
本発明の第５の実施形態について図面を用いて説明する。第１〜第４の実施形態と同様の機能を有する部分には同様の符号を付し詳細な説明は省略する。本実施形態の第１〜第３の実施形態と異なる点は、Ｎ型半導体領域２０３、２０４間に配されるＰ型半導体領域が第１部分８０１と第２部分８０２とを有しており、第１部分８０１の幅が第２部分８０２の幅よりも狭い点である。このような構成によっても、上述の実施形態と同様の効果を得ることが可能となる。
図８は本実施形態の画素の断面構造を示した図である。図８においては第１部分８０１と第２部分８０２とが異なる深さに配されているが、第３の実施形態に示したように同一の深さで平面視において異なる位置に配してもよい。また、第１部分８０１は互いに離間した複数の部分から構成されていてもよい。
以上の実施形態では信号電荷を蓄積可能なＮ型半導体領域と反対導電型のＰ型半導体領域を用いてポテンシャルバリアを構成する場合に関して説明した。しかしながら絶縁体分離を組み合わせて用いてもよい。また制御ゲートを用いてＯＦＤ領域とＰＤ領域との間のポテンシャルバリアの高さを制御する構成でもよい。この場合にはＰＤにおいて蓄積を行なっている期間に上述したようなポテンシャルバリアの高さの関係が満たされていることである。
（焦点検出装置への応用）
上述の実施形態で説明した光電変換装置は、撮像装置及び撮像面における焦点検出を行なう装置として利用することが可能である。具体的に撮像面において位相差検出による撮像時の焦点検出を行なう一例を説明する。
図９、図１０を用いて説明する。図９は撮影レンズ９００の射出瞳から出た光束が撮像装置９０１に入射する概念図である。２０２はマイクロレンズであり、３０１はカラーフィルターであり、光電変換素子ＰＤ１、ＰＤ２は１つのマイクロレンズにより集光される光が入射する複数の光電変換素子である。９０２は撮影レンズの射出瞳を示す。ここでは、マイクロレンズ２０２を有する光電変換ユニットに対して、射出瞳９０２から出た光束の中心を光軸９０３とする。射出瞳から出た光は、光軸９０３を中心として撮像装置９０１に入射する。射出瞳の一部領域９０４を通過する光の最外周の光線を９０６、９０７で示し、射出瞳９０２の一部領域９０５を通過する光の最外周の光線を９０８、９０９で示す。この図からわかるように、射出瞳９０２から出る光束のうち、光軸９０３を境にして、上側の光束は上側のＰＤに入射し、下側の光束は下側のＰＤに入射する。つまり、これらのＰＤは各々、撮影レンズの射出瞳の別の領域の光を受光している。
この特性を生かして、位相差の検知を行う。画素内の領域において、撮像領域を上面から見た際に、１つのマイクロレンズで集光される光が入射する複数の光電変換素子に対し、一方のＰＤから得られるデータを第１ラインとし、他方のＰＤから得られるデータを第２ラインとする。そしてライン間の相関データを求めれば位相を検知できる。
例えば、図９において、１つのマイクロレンズにより集光される光が入射する光電変換素子のうち下側に配されたＰＤのデータを第１ラインとし、上側に配されたＰＤのデータを第２ラインとする。この場合、ＰＤ１は第１ラインのデータのうちの１画素分の出力となり、ＰＤ２は第２ラインのデータのうちの１画素分の出力となる。図１０は点光源を結像したときのラインデータを示す。図１０（ａ）はピントがあった状態における第１ラインと第２ラインのデータである。横軸は、画素位置を表し、縦軸は出力を表す。ピントがあっている場合は第１ラインと第２ラインは重なる。図１０（ｂ）はピントがあっていない場合のラインデータである。このときは、第１ラインと第２ラインは位相差をもち、画素位置がずれている。このずれ量１００１を算出すると、ピントがあっている状態とどれだけずれているかがわかる。このような方法で位相を検知し、レンズを駆動することによってピントをあわすことができる。
次に、これらの画素配置における画像データ生成について述べる。前述のように、ＰＤ１とＰＤ２の信号を別々に撮像装置９０１から読み出し、位相差を検出する計算を行うことで、ピントの検出が出来る。そして、１つのマイクロレンズにより集光された光が入射するＰＤの信号を加算することで撮影画像を生成することができる。
ただし、一方のＰＤが飽和した状態、つまり図５（ｂ）、図５（ｃ）、図５（ｄ）で示す状態のときには、ＰＤの信号は各々のＰＤで単独で得られた出力とは異なる。したがって、ＰＤの信号は信頼性が低いと判断される場合がある。このような場合には位相検知は行わない、もしくは位相検知を停止させるというシーケンスを採用することもできる。つまりＰＤの信号、もしくは蓄積可能な電荷に応じて撮像装置の像面で位相差検出を行なうか否かを判定して動作させることができるのである。
ところで、図９では撮像素子の中心付近の画素について説明したが、実際にＰＤ間の入射光量に大きな差がつくのは、撮像素子の周辺部の画素の方が顕著であるため撮像領域の中心よりも端部に焦点検出用の画素を配した方が精度が上がってよい。
（撮像システムへの応用）
図１１に、上述の各実施形態の撮像装置を適用可能な撮像システムの一例を示す。
図１１において、１１０１は被写体の光学像を撮像装置１１０５に結像させるレンズ部で、レンズ駆動装置１１０２によってズーム制御、フォーカス制御、絞り制御などがおこなわれる。１１０３はメカニカルシャッターでシャッター制御手段１１０４によって制御される。１１０５はレンズ部１１０１で結像された被写体を画像信号として取り込むための撮像装置、１１０６は撮像装置１１０５から出力される画像信号に各種の補正を行ったり、データを圧縮したりする撮像信号処理回路である。１１０７は撮像装置１１０５、撮像信号処理回路１１０６に、各種タイミング信号を出力する駆動手段であるタイミング発生回路である。１１０９は各種演算と撮像装置全体を制御する制御回路、１１０８は画像データを一時的に記憶する為のメモリ、１１１０は記録媒体に記録または読み出しを行うためのインターフェースである。１１１１は画像データの記録または読み出しを行う為の半導体メモリ等の着脱可能な記録媒体、１１１２は各種情報や撮影画像を表示する表示部である。
次に、前述の構成における撮影時のデジタルカメラの動作について説明する。
メイン電源がオンされると、コントロール系の電源がオンし、更に撮像信号処理回路１１０６などの撮像系回路の電源がオンされる。
それから、レリーズボタン（図示せず）が押されると、撮像装置１１０５からのデータを元に測距演算を行い、測距結果に基づいて被写体までの距離の演算を制御回路１１０９で行う。その後、レンズ駆動装置１１０２によりレンズ部を駆動して合焦か否かを判断し、以上により、本発明による固体撮像装置を用いたデジタルカメラにおいては、偽色の発生を抑制しつつ、高速な合焦動作が可能となる。
以上具体的な実施形態、及びその応用を示す本発明の説明を行なった。本発明は上記実施の形態に制限されるものではなく、本発明の精神及び範囲から離脱することなく、様々な変更及び変形が可能である。本発明は様々な光電変換素子に適用可能なものであるが、光電変換素子の感度差や入射する光量差があるような構成に対しては特に有効である。例えば、上記実施形態においては、本発明による画素を対物レンズの焦点検知に用いる例について説明した。しかしながら、本発明の撮像装置の特徴は、複数の光電変換素子の信号を足し合わせる読み出しを行った際の出力の線形性の確保であり、焦点検知以外の応用も可能である。例えば、複数の光電変換素子は、パンドパスの異なる２種のカラーフィルターを搭載したものとすることも可能である。具体的には、ＲＧＢの各色に対してパンドパスの異なるＲ‘，Ｇ’，Ｂ‘のカラーフィルターを搭載する。これらを個別に読み出した際には、６色の信号を得ることができ、色再現性が向上する。一方、ＰＤの加算を行い、Ｒ＋Ｒ’，Ｇ＋Ｇ’，Ｂ＋Ｂ‘の３色の信号を得る動作を行った場合には、感度を高めることができ、Ｓ／Ｎ比を向上することができる。これらの２つの撮影モードを同一の撮像装置にて切り替えることが可能な構成にも適用できる。
また信号電荷として電子を用いる構成に関して説明したが、ホールを用いてもよい。その場合には各半導体領域の導電型を反対導電型にすればよい。
２０２、１２０１ マイクロレンズ
２０３、２０４ Ｎ型（第１導電型）半導体領域
３０４、３０５、３０６、３１２ Ｐ型（第２導電型）半導体領域

Claims (15)

  1. 互いに隣り合って配された第１光電変換素子と第２光電変換素子とを含む光電変換ユニットを複数有し、１つの前記光電変換ユニットに含まれる前記第１及び第２光電変換素子の信号を加算する撮像装置において、
    １つの前記光電変換ユニットに含まれる、前記第１及び第２光電変換素子には、１つのマイクロレンズにより集光される光が入射し、
    前記第１及び第２光電変換素子のそれぞれは信号電荷を収集する第１導電型の第１半導体領域を含み、
    前記撮像装置は、
    平面視において前記第１光電変換素子の前記第１半導体領域とゲート電極を介して隣り合って配置された第１導電型の半導体領域と、
    平面視において前記第２光電変換素子の前記第１半導体領域とゲート電極を介して隣り合って配置された第１導電型の半導体領域と、を有し、
    １つの前記光電変換ユニットに含まれた、前記第１及び第２光電変換素子の第１半導体領域の間には第２導電型の第２半導体領域が配されており、前記第２半導体領域上にはゲート電極が配されておらず、
    前記第２半導体領域の一部の領域に生じる、前記信号電荷に対するポテンシャルバリアの高さが、前記第１半導体領域と第１導電型のオーバーフロードレイン領域との間の領域に生じる信号電荷に対するポテンシャルバリアの高さよりも低いことを特徴とする撮像装置。
  2. 前記第１半導体領域と第１導電型のオーバーフロードレイン領域との間には、第２導電型の第３半導体領域が配されていることを特徴とする請求項１に記載の撮像装置。
  3. 前記オーバーフロードレイン領域が第１半導体領域に対して垂直方向に配された第１導電型の半導体領域であることを特徴とする請求項１または２のいずれかに記載の撮像装置。
  4. 前記オーバーフロードレイン領域が第１半導体領域に対して横方向に配された第１導電型の半導体領域であることを特徴とする請求項１〜３のいずれか１項に記載の撮像装置。
  5. 前記第１導電型の半導体領域は、
    前記光電変換ユニットに含まれる第１導電型のトランジスタのソース領域、もしくはドレイン領域であることを特徴とする請求項４に記載の撮像装置。
  6. 前記第２半導体領域は第１部分と第２部分とを有しており、前記第１部分は前記第２部分よりも不純物濃度が低い、もしくは、前記第１部分を平面視した場合の幅が前記第２部分を平面視した場合の幅よりも狭いことを特徴とする請求項１〜５のいずれか１項に記載の撮像装置。
  7. 前記第１部分は前記第２部分と異なる深さに配されていることを特徴とする請求項６に記載の撮像装置。
  8. 前記第２半導体領域を平面視した場合に、前記第１部分は前記第２部分と異なる位置に配されることを特徴とする請求項６または７のいずれかに記載の撮像装置。
  9. 前記第１部分の不純物濃度ピークの深さは前記第１半導体領域の不純物濃度ピークの深さと異なることを特徴とする請求項６〜８のいずれか１項に記載の撮像装置。
  10. 前記第１部分は、前記マイクロレンズの中心位置の受光面への投影位置に対して、少なくとも一方向においてオフセットして配されていることを特徴とする請求項６〜９のいずれか１項に記載の撮像装置。
  11. 前記オフセット量は０．１μｍ以上であることを特徴とする請求項１０に記載の撮像装置。
  12. 隣り合って配置された異なる光電変換ユニットに含まれる複数の光電変換素子のうち互いに隣り合って配された光電変換素子の第１半導体領域の間には第２導電型の第４半導体領域が配され、前記第２半導体領域の少なくとも一部の領域に生じるポテンシャルバリアの高さは、前記第４半導体領域に生じるポテンシャルバリアよりも低いことを特徴とする請求項１〜１１のいずれか１項に記載の撮像装置。
  13. 隣り合って配置された異なる光電変換ユニットに含まれる複数の光電変換素子のうち互いに隣り合って配された光電変換素子の第１半導体領域の間には第２導電型の第４半導体領域が配され、前記第２半導体領域の少なくとも一部の領域に生じるポテンシャルバリアの高さは、前記第４半導体領域に生じるポテンシャルバリアよりも低く、前記第４半導体領域に生じるポテンシャルバリアの高さは前記第３半導体領域に生じるポテンシャルバリアの高さよりも高いことを特徴とする請求項２に記載の撮像装置。
  14. 請求項１〜１３のいずれか１項に記載の撮像装置を有し、
    １つの前記光電変換ユニットに含まれる第１及び第２光電変換素子の信号を加算して得られた信号により撮像を行ない、
    １つの前記光電変換ユニットに含まれる第１及び第２光電変換素子の信号の少なくとも一つの信号を用いることで前記撮像時の焦点検出を行なうことを特徴とする撮像システム。
  15. 請求項１４に記載の撮像システムにおいて、前記光電変換ユニット内の一つ以上の光電変換素子が蓄積可能な電荷量を超えたときに、焦点検出を停止させることを特徴とする撮像システム。
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