JP5922821B2 - 半導体装置の作製方法 - Google Patents

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Description

半導体装置及び半導体装置の作製方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能し得る装
置全般をいい、電気光学装置、半導体回路及び電子機器は全て半導体装置である。
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術
が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（表示装置）のよ
うな電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜の材料と
してシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注
目されている。
例えば、トランジスタの活性層として、電子キャリア濃度が１０１８／ｃｍ３未満であ
るインジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む非晶質酸化物を用い
たトランジスタが開示されている（特許文献１参照。）。
酸化物半導体を用いたトランジスタは、アモルファスシリコンを用いたトランジスタよ
りも動作が速く、多結晶シリコンを用いたトランジスタよりも製造が容易であるものの、
電気的特性が変動しやすく信頼性が低いという問題点が知られている。例えば、バイアス
−熱ストレス試験（ＢＴ試験）前後において、トランジスタのしきい値電圧は変動してし
まう。なお、本明細書において、しきい値電圧とは、トランジスタを「オン状態」にする
ために必要なゲート電圧をいう。そして、ゲート電圧とは、ソースの電位を基準としたゲ
ートの電位との電位差をいう。
特開２００６−１６５５２８号公報
酸化物半導体を用いたトランジスタのＢＴ試験によるしきい値電圧の変動は、酸化物半
導体を用いたトランジスタの信頼性を著しく低下させる。本発明の一態様は、酸化物半導
体を用いた半導体装置の信頼性を向上することを目的とする。
本発明の一態様は、酸化物半導体を用いるトランジスタにおいて、酸化物半導体層と接
する絶縁層として、シリコン過酸化ラジカルを含む絶縁層を形成することを技術的思想と
する半導体装置または半導体装置の作製方法である。
酸化シリコンにおいて、シリコンは、（Ｏ−）３Ｓｉ−Ｏの形で安定であるが、該酸素
原子の一が熱などによって脱離すると（Ｏ−）３Ｓｉ・のようにラジカルとなる。ここに
Ｏ２が結合すると、（Ｏ−）３Ｓｉ−Ｏ−Ｏ・（シリコン過酸化ラジカル）となる。シリ
コン過酸化ラジカルは、外部に酸素を与えることで安定化しやすい状態である。
酸化シリコンを含む材料において「シリコン過酸化ラジカルを含む」とは、ＥＳＲ（Ｅ
ｌｅｃｔｒｏｎ Ｓｐｉｎ Ｒｅｓｏｎａｎｃｅ：電子スピン共鳴）法で得られたスペク
トルより、ｇ値が２．００７８及び２．００１６に信号を有することをいう。
本発明の一態様は、トップゲート構造である酸化物半導体を用いるトランジスタにおい
て、下地絶縁層及びゲート絶縁層として、シリコン過酸化ラジカルを含む絶縁層を形成す
ることを技術的思想とする半導体装置または半導体装置の作製方法である。
下地絶縁層中にシリコン過酸化ラジカルを含むことにより、半導体装置の動作などに起
因して生じうる電荷などが、下地絶縁層と酸化物半導体層との界面に捕獲されることを十
分に抑制することができる。この効果は、酸化物半導体層に下地絶縁層から酸素が供給さ
れることで、酸化物半導体層と下地絶縁層の界面準位を低減できるためである。
また、ゲート絶縁層中にシリコン過酸化ラジカルを含むことにより、半導体装置の動作
などに起因して生じうる電荷などが、酸化物半導体層と前記ゲート絶縁層の界面に捕獲さ
れることを十分に抑制することができる。この効果は、酸化物半導体層にゲート絶縁層か
ら酸素が供給されることで、酸化物半導体層とゲート絶縁層の界面準位を低減できるため
である。
さらに、酸化物半導体層の酸素欠損に起因して電荷が生じる場合がある。一般に酸化物
半導体層中の酸素欠損はドナーとなり、キャリアである電子を生じる。この結果、トラン
ジスタのしきい値電圧を負方向にシフトさせる。酸化物半導体層中の酸素欠損に下地絶縁
層及びゲート絶縁層から酸素が与えられることにより、しきい値電圧の負方向へのシフト
を抑制できる。
即ち、酸化物半導体層に酸素欠損が生じるとき、下地絶縁層と酸化物半導体層との界面
及び酸化物半導体層とゲート絶縁層との界面における電荷の捕獲を抑制するのが困難にな
るが、シリコン過酸化ラジカルを含む下地絶縁層及びシリコン過酸化ラジカルを含むゲー
ト絶縁層を設けることにより、酸化物半導体層における界面準位及び酸素欠損を低減し、
酸化物半導体層と下地絶縁層との界面における電荷の捕獲の影響を小さくすることができ
る。
このように、本発明の一態様による効果は、シリコン過酸化ラジカルを含む下地絶縁層
及びシリコン過酸化ラジカルを含むゲート絶縁層に起因するものである。
本発明の一態様では、シリコン過酸化ラジカルを含む下地絶縁層もしくはシリコン過酸
化ラジカルを含むゲート絶縁層のいずれか一方を含む構成とすればよい。好ましくはシリ
コン過酸化ラジカルを含む下地絶縁層及びシリコン過酸化ラジカルを含むゲート絶縁層の
両方を含む構成とする。
上述した下地絶縁層と酸化物半導体層の界面及び酸化物半導体層とゲート絶縁層との界
面における電荷の捕獲を抑制する効果により、酸化物半導体を用いたトランジスタのオフ
電流の増加、しきい値電圧の変動などの不具合を抑制し、加えて半導体装置の信頼性を向
上させることができる。
なお、シリコン過酸化ラジカルを含む下地絶縁層は、酸化物半導体層に対して十分な厚
みを有していることが好ましい。シリコン過酸化ラジカルを含む下地絶縁層が酸化物半導
体層に対して薄い場合には、酸化物半導体層への酸素供給が十分でなくなる場合があるた
めである。
本発明の一態様は、下地絶縁層と、酸化物半導体層と、酸化物半導体層と電気的に接続
するソース電極及びドレイン電極と、酸化物半導体層と一部が接するゲート絶縁層と、ゲ
ート絶縁層上のゲート電極と、を有する半導体装置であり、下地絶縁層及びゲート絶縁層
の少なくとも一方はシリコン過酸化ラジカルを含む。
また、上記構成において、下地絶縁層は、酸化シリコン、酸化窒化シリコン、窒化酸化
シリコン、酸化アルミニウム又はこれらいずれかの積層で構成することができる。また、
ゲート絶縁層は、酸化シリコン、酸化窒化シリコン、酸化アルミニウムまたは酸化ハフニ
ウム又はこれらいずれかの積層で構成することができる。ただし、下地絶縁層及びゲート
絶縁層は、酸化物半導体層と接する側を酸化シリコンまたは酸化窒化シリコンとする。
ここで、酸化窒化シリコンとは、その組成において、窒素よりも酸素の含有量が多いも
のを示し、例えば、酸素が５０原子％以上７０原子％以下、窒素が０．５原子％以上１５
原子％以下、珪素が２５原子％以上３５原子％以下、水素が０原子％以上１０原子％以下
の範囲で含まれるものをいう。また、窒化酸化シリコンとは、その組成において、酸素よ
りも窒素の含有量が多いものを示し、例えば、酸素が５原子％以上３０原子％以下、窒素
が２０原子％以上５５原子％以下、珪素が２５原子％以上３５原子％以下、水素が１０原
子％以上２５原子％以下の範囲で含まれるものをいう。但し、上記範囲は、ラザフォード
後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃ
ｔｒｏｍｅｔｒｙ）や、水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ
Ｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いて測定した場合のものである
。また、構成元素の含有比率は、その合計が１００原子％を超えない値をとる。
また、上記構成において、ゲート絶縁層及びゲート電極を覆う保護絶縁層を有すること
がある。また、酸化物半導体層の下方に導電層を有することがある。
または、本発明の一態様は、ボトムゲート構造である酸化物半導体を用いるトランジス
タにおいて、ゲート絶縁層及び保護絶縁層として、シリコン過酸化ラジカルを含む絶縁層
を形成することを技術的思想とする半導体装置または半導体装置の作製方法である。
保護絶縁層中にシリコン過酸化ラジカルを含むことにより、半導体装置の動作などに起
因して生じうる電荷などが、前記保護絶縁層と酸化物半導体層との界面に捕獲されること
を十分に抑制することができる。この効果は、酸化物半導体層に保護絶縁層から酸素が供
給されることで、酸化物半導体層と保護絶縁層の界面準位を低減できるためである。
また、ゲート絶縁層中にシリコン過酸化ラジカルを含むことにより、半導体装置の動作
などに起因して生じうる電荷などが、酸化物半導体層と前記ゲート絶縁層の界面に捕獲さ
れることを十分に抑制することができる。この効果は、酸化物半導体層にゲート絶縁層か
ら酸素が供給されることで、酸化物半導体層とゲート絶縁層の界面準位を低減できるため
である。
酸化物半導体層中の酸素欠損に保護絶縁層及びゲート絶縁層から酸素が与えられること
により、しきい値電圧の負方向へのシフトを抑制できる。
即ち、酸化物半導体層に酸素欠損が生じるとき、保護絶縁層と酸化物半導体層との界面
及び酸化物半導体層とゲート絶縁層との界面における電荷の捕獲を抑制するのが困難にな
るが、シリコン過酸化ラジカルを含む保護絶縁層及びシリコン過酸化ラジカルを含むゲー
ト絶縁層を設けることにより、酸化物半導体層における界面準位及び酸素欠損を低減し、
酸化物半導体層と保護絶縁層との界面における電荷の捕獲の影響を小さくすることができ
る。
このように、本発明の一態様による効果は、シリコン過酸化ラジカルを含む保護絶縁層
及びシリコン過酸化ラジカルを含むゲート絶縁層に起因するものである。
本発明の一態様では、シリコン過酸化ラジカルを含む保護絶縁層もしくはシリコン過酸
化ラジカルを含むゲート絶縁層のいずれか一方を含む構成とすればよい。好ましくはシリ
コン過酸化ラジカルを含む保護絶縁層及びシリコン過酸化ラジカルを含むゲート絶縁層の
両方を含む構成とする。
上述した保護絶縁層と酸化物半導体層の界面及び酸化物半導体層とゲート絶縁層との界
面における電荷の捕獲を抑制する効果により、酸化物半導体を用いたトランジスタのオフ
電流の増加、しきい値電圧の変動などの不具合を抑制し、加えて半導体装置の信頼性を向
上させることができる。
なお、シリコン過酸化ラジカルを含む保護絶縁層は、酸化物半導体層に対して十分な厚
みを有していることが好ましい。シリコン過酸化ラジカルを含む保護絶縁層が酸化物半導
体層に対して薄い場合には、酸化物半導体層への酸素供給が十分でなくなる場合があるた
めである。
本発明の一態様は、下地絶縁層と、ゲート電極と、ゲート絶縁層と、前記ゲート電極上
に前記ゲート絶縁層を介して酸化物半導体層と、酸化物半導体層と電気的に接続するソー
ス電極及びドレイン電極と、前記ソース電極及び前記ドレイン電極上に一部を酸化物半導
体層と接する保護絶縁層と、を有する半導体装置であり、保護絶縁層及びゲート絶縁層の
少なくとも一方はシリコン過酸化ラジカル含む。
また、上記構成において、保護絶縁層は、酸化シリコン、酸化窒化シリコン、窒化酸化
シリコン、酸化アルミニウム及びこれらの積層で構成することができる。また、ゲート絶
縁層は、酸化シリコン、酸化窒化シリコン、酸化アルミニウムまたは酸化ハフニウム及び
これらの積層で構成することができる。ただし、保護絶縁層及びゲート絶縁層は、酸化物
半導体層と接する側を酸化シリコンまたは酸化窒化シリコンとする。
また、上記構成において、酸化物半導体層の下方に導電層を有することがある。
なお、上記構成において、ソース電極とドレイン電極の間隔によって決定されるトラン
ジスタのチャネル長Ｌは、１０ｎｍ以上１０μｍ以下、好ましくは、０．１μｍ〜０．５
μｍとすることができる。もちろん、チャネル長Ｌは、１０μｍ以上であっても構わない
。また、チャネル幅Ｗについても、１０μｍ以上とすることができる。
本発明の一態様により、オフ電流が低く、しきい値電圧のばらつきの少ない、安定した
電気特性を有するトランジスタが提供される。
または、本発明の一態様により、電気特性が良好で信頼性の高いトランジスタを有する
半導体装置が提供される。
本発明の一態様である半導体装置の一例を示す上面図及び断面図。 本発明の一態様である半導体装置の一例を示す断面図。 本発明の一態様である半導体装置の作製工程の一例を示す断面図。 本発明の一態様である半導体装置の作製工程の一例を示す断面図。 本発明の一態様である半導体装置の作製工程の一例を示す断面図。 本発明の一態様である半導体装置の作製工程の一例を示す断面図。 本発明の一態様である半導体装置の作製工程の一例を示す断面図。 本発明の一態様である半導体装置の一形態を説明する図。 本発明の一態様である半導体装置の一形態を説明する断面図。 本発明の一態様である半導体装置の一形態を説明する断面図。 本発明の一態様である半導体装置の一形態を説明する断面図。 本発明の一態様である半導体装置としての電子機器を示す図。 本発明の一態様を用いて形成した試料の電子スピン共鳴法で得られたスペクトルを示す図。 本発明の一態様を用いて形成した試料の電子スピン共鳴法で得られたスペクトルを示す図。 本発明の一態様を用いて形成した試料の電子スピン共鳴法で得られたスペクトルを示す図。 本発明の一態様を用いて形成した試料の電子スピン共鳴法で得られたスペクトルを示す図。 本発明の一態様を用いて形成した試料の電子スピン共鳴法で得られたスペクトルを示す図。 本発明の一態様を用いて形成した試料の電子スピン共鳴法で得られたスペクトルを示す図。 本発明の一態様である半導体装置の一形態を説明する断面図。 本発明の一態様を用いて作製した半導体装置について説明する図。 本発明の一態様を用いて作製した半導体装置について説明する図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明
は以下の説明に限定されず、その形態及び詳細を様々に変更し得ることは、当業者であれ
ば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈さ
れるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す
符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターン
を同じくし、特に符号を付さない場合がある。
なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順または積層
順を示すものではない。また、本明細書において発明を特定するための事項として固有の
名称を示すものではない。
（実施の形態１）
本実施の形態では、半導体装置及び半導体装置の作製方法の一形態を、図１乃至図７を
用いて説明する。
図１には、本発明の一態様の半導体装置の例として、トップゲートトップコンタクト型
であるトランジスタ１５１の上面図及び断面図を示す。ここで、図１（Ａ）は上面図であ
り、図１（Ｂ）及び図１（Ｃ）はそれぞれ、図１（Ａ）におけるＡ−Ｂ断面及びＣ−Ｄ断
面における断面図である。なお、図１（Ａ）では、煩雑になることを避けるため、トラン
ジスタ１５１の構成要素の一部（例えば、ゲート絶縁層１１２など）を省略している。
図１に示すトランジスタ１５１は、基板１００上の、下地絶縁層１０２、酸化物半導体
層１０６、ソース電極１０８ａ、ドレイン電極１０８ｂ、ゲート絶縁層１１２、ゲート電
極１１４を含む。
下地絶縁層１０２の材料には、酸化シリコン、酸化窒化シリコンなどを用いればよい。
また、下地絶縁層１０２には、前述の材料と酸化シリコン、窒化シリコン、酸化窒化シリ
コン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウムまたはこれらの混合材料
などを積層して用いてもよい。例えば、下地絶縁層１０２を窒化シリコン層、窒化酸化シ
リコン層、酸化アルミニウム層または窒化アルミニウム層と酸化シリコン層の積層構造と
すると、基板１００などからトランジスタ１５１への水分の混入を防ぐことができる。下
地絶縁層１０２を積層構造で形成する場合、酸化物半導体層１０６と接する側の層を酸化
シリコン、酸化窒化シリコンとするとよい。なお、下地絶縁層１０２はトランジスタ１５
１の下地層として機能する。なお、下地絶縁層１０２はシリコン過酸化ラジカルを含むこ
とが好ましい。酸化シリコンを含む材料において「シリコン過酸化ラジカルを含む」とは
、ＥＳＲ法で得られたスペクトルより、ｇ値が２．００７８及び２．００１６に信号を有
することをいう。
ゲート絶縁層１１２は、下地絶縁層１０２と同様の構成とすることができ、シリコン過
酸化ラジカルを含む絶縁層であることが好ましい。このとき、トランジスタのゲート絶縁
層として機能することを考慮して、ゲート絶縁層１１２の一部に酸化ハフニウムや酸化ア
ルミニウムなどの比誘電率が高い材料を採用してもよい。また、ゲート耐圧や酸化物半導
体層との界面状態などを考慮し、酸化シリコン、酸化窒化シリコン、窒化シリコンに酸化
ハフニウムや酸化アルミニウムなどの比誘電率の高い材料を積層してもよい。このとき、
酸化物半導体層１０６と接する側の層を酸化シリコン、酸化窒化シリコンとするとよい。
トランジスタ１５１上には、さらに保護絶縁層が設けられていてもよい。保護絶縁層は
、下地絶縁層１０２と同様の構成とすることができる。また、ソース電極１０８ａやドレ
イン電極１０８ｂと配線とを電気的に接続させるために、下地絶縁層１０２、ゲート絶縁
層１１２などには開口が形成されていてもよい。また、酸化物半導体層１０６の下方に、
さらに、第２のゲート電極を有していてもよい。なお、酸化物半導体層１０６は島状に加
工されていることが好ましいが、島状に加工されていなくてもよい。
図２（Ａ）乃至図２（Ｄ）には、トランジスタ１５１とは異なる構成のトランジスタの
断面構造を示す。
図２（Ａ）に示すトランジスタ１５２は、下地絶縁層１０２、酸化物半導体層１０６、
ソース電極１０８ａ、ドレイン電極１０８ｂ、ゲート絶縁層１１２、ゲート電極１１４を
含む点で、トランジスタ１５１と共通している。トランジスタ１５２とトランジスタ１５
１との相違は、酸化物半導体層１０６と、ソース電極１０８ａやドレイン電極１０８ｂが
接続する位置である。即ち、トランジスタ１５２では、酸化物半導体層１０６の下部にお
いて、酸化物半導体層１０６と、ソース電極１０８ａやドレイン電極１０８ｂとが接して
いる。その他の構成要素については、図１のトランジスタ１５１と同様である。
図２（Ｂ）に示すトランジスタ１５３は、下地絶縁層１０２、酸化物半導体層１０６、
ソース電極１０８ａ、ドレイン電極１０８ｂ、ゲート絶縁層１１２、ゲート電極１１４を
含む点で、トランジスタ１５２と共通している。トランジスタ１５３とトランジスタ１５
１との相違は、酸化物半導体層１０６に対するゲート電極の位置である。即ち、トランジ
スタ１５３では、酸化物半導体層１０６の下部にゲート絶縁層１１２を介してゲート電極
が設けられている。また、トランジスタ１５３では、ソース電極１０８ａ及びドレイン電
極１０８ｂ及び酸化物半導体層１０６を覆うように保護絶縁層１２４が設けられる。その
他の構成要素については、図２（Ａ）のトランジスタ１５２と同様である。トランジスタ
１５３において、酸化物半導体層１０６に接するゲート絶縁層１１２及び保護絶縁層１２
４をシリコン過酸化ラジカルを含む絶縁層を用いて形成する。
図２（Ｃ）に示すトランジスタ１５４は、下地絶縁層１０２、酸化物半導体層１０６、
ソース電極１０８ａ、ドレイン電極１０８ｂ、ゲート絶縁層１１２、ゲート電極１１４を
含む点で、トランジスタ１５１と共通している。トランジスタ１５４とトランジスタ１５
１との相違は、酸化物半導体層１０６に対するゲート電極の位置である。即ち、トランジ
スタ１５４では、酸化物半導体層１０６の下部にゲート絶縁層１１２を介してゲート電極
が設けられている。また、トランジスタ１５４では、ソース電極１０８ａ及びドレイン電
極１０８ｂ及び酸化物半導体層１０６を覆うように保護絶縁層１２４が設けられる。その
他の構成要素については、図１のトランジスタ１５１と同様である。トランジスタ１５４
において、酸化物半導体層１０６に接するゲート絶縁層１１２及び保護絶縁層１２４をシ
リコン過酸化ラジカルを含む絶縁層を用いて形成する。
図２（Ｄ）に示すトランジスタ１５５は、下地絶縁層１０２、ゲート絶縁層１１２、ゲ
ート電極１１４、ソース電極１０８ａ、ドレイン電極１０８ｂを含む点で、トランジスタ
１５１及びトランジスタ１５２と共通している。トランジスタ１５５は、同一平面上の酸
化物半導体層中にチャネル領域１２６、ソース領域１２２ａ、ドレイン領域１２２ｂを形
成する点でトランジスタ１５１及びトランジスタ１５２との相違がある。ソース領域１２
２ａ及びドレイン領域１２２ｂには、保護絶縁層１２４に設けられた開口を通じて、それ
ぞれソース電極１０８ａ及びドレイン電極１０８ｂが接続される。なお、図２（Ｄ）にお
いて、ゲート絶縁層１１２はゲート電極１１４の下部にのみ設けられているが、これに限
定されない。例えば、チャネル領域１２６、ソース領域１２２ａ、ドレイン領域１２２ｂ
からなる酸化物半導体層を覆うように設けられていても構わない。
以下、図３を用いて、図１に示すトランジスタの作製工程の例について説明する。
まず、図３（Ａ）乃至図３（Ｅ）を用いて、図１に示すトランジスタ１５１の作製工程
の一例について説明する。
まず、基板１００上に下地絶縁層１０２を形成する（図３（Ａ）参照。）。本実施の形
態は、下地絶縁層１０２を含む酸化物半導体層と接する絶縁層の少なくともいずれかは、
シリコン過酸化ラジカルを含む。
基板１００の材質などに大きな制限はないが、少なくとも、後の熱処理に耐えうる程度
の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サ
ファイア基板などを、基板１００として用いることができる。また、シリコンや炭化シリ
コンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半
導体基板、ＳＯＩ基板などを適用することも可能であり、これらの基板上に半導体素子が
設けられたものを、基板１００として用いてもよい。
また、基板１００として、可撓性基板を用いてもよい。その場合は、可撓性基板上に直
接的にトランジスタを作製することができる。なお、可撓性基板上にトランジスタを設け
る方法としては、基板１００として非可撓性のものを用いて、この上にトランジスタを作
製した後、トランジスタを剥離し、可撓性基板に転置する方法もある。その場合には、基
板１００とトランジスタとの間に剥離層を設けるとよい。
下地絶縁層１０２の形成方法は、例えば、プラズマＣＶＤ法やスパッタリング法などを
用いることができる。シリコン過酸化ラジカルを含む下地絶縁層の形成にはスパッタリン
グ法を用いることが好ましい。下地絶縁層１０２の材料には、酸化シリコン、酸化窒化シ
リコンなどを用いればよい。また、下地絶縁層１０２には、前述の材料と酸化シリコン、
窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニ
ウムまたはこれらの混合材料などを積層して用いてもよい。下地絶縁層１０２を積層構造
で形成する場合、酸化物半導体層１０６と接する側の層を酸化シリコン、酸化窒化シリコ
ンとするとよい。下地絶縁層１０２の合計の膜厚は、好ましくは２０ｎｍ以上、より好ま
しくは１００ｎｍ以上とする。下地絶縁層１０２を厚く形成することにより、下地絶縁層
１０２のシリコン過酸化ラジカルの量を増加することができる。
スパッタリング法を用いてシリコン過酸化ラジカルを含む絶縁層を形成するには、成膜
ガスとして、酸素または、酸素と希ガス（ヘリウム、ネオン、アルゴン、クリプトン及び
キセノンなど）の混合ガスを用いる場合、酸素と希ガスの混合割合を、酸素の割合を高め
て形成するとよい。例えば、全ガス中の酸素の濃度を６％以上１００％未満にするとよい
。
例えば、石英（好ましくは合成石英）をターゲットに用い、基板温度３０℃以上４５０
℃以下（好ましくは７０℃以上２００℃以下）、基板とターゲットの間の距離（Ｔ−Ｓ間
距離）を２０ｍｍ以上４００ｍｍ以下（好ましくは４０ｍｍ以上２００ｍｍ以下）、圧力
を０．１Ｐａ以上４Ｐａ以下（好ましくは０．２Ｐａ以上１．２Ｐａ以下）、高周波電源
を０．５ｋＷ以上１２ｋＷ以下（好ましくは１ｋＷ以上５ｋＷ以下）、成膜ガス中の酸素
の割合（Ｏ２／（Ｏ２＋Ａｒ））を１％以上１００％以下（好ましくは６％以上１００％
以下）として、ＲＦスパッタリング法により酸化シリコン膜を形成する。なお、石英（好
ましくは合成石英）ターゲットに代えてシリコンターゲットを用いることもできる。なお
、成膜ガスとしては、酸素または、酸素及びアルゴンの混合ガスを用いて行う。
次に、下地絶縁層１０２上に酸化物半導体層を形成し、当該酸化物半導体層を加工して
島状の酸化物半導体層１０６を形成する（図３（Ｂ）参照。）。
酸化物半導体層は、例えば、スパッタリング法、真空蒸着法、パルスレーザ堆積法、Ｃ
ＶＤ法などを用いて形成することができる。また、酸化物半導体層の厚さは、３ｎｍ以上
５０ｎｍ以下とすることが好ましい。酸化物半導体層を厚くしすぎると（例えば、厚さを
１００ｎｍ以上）、短チャネル効果の影響が大きくなり、サイズの小さなトランジスタで
ノーマリーオンになるおそれがあるためである。ここで、「ノーマリーオン」とは、ゲー
ト電極に電圧を印加しなくてもチャネルが存在し、トランジスタに電流が流れてしまう状
態のことである。なお、下地絶縁層１０２及び酸化物半導体層は、大気に触れさせること
なく連続して成膜するのが好ましい。
酸化物半導体層に用いる材料としては、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚ
ｎ−Ｏ系の材料や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｎ
−Ｚｎ−Ｏ系の材料、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料、
Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系の材料や、二元系金属酸化物で
あるＩｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｚｎ−Ｏ系の材料、Ｚｎ
−Ｍｇ−Ｏ系の材料、Ｓｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｇａ−
Ｏ系の材料や、Ｉｎ−Ｏ系の材料、Ｓｎ−Ｏ系の材料、Ｚｎ−Ｏ系の材料などを用いるこ
とができる。また、上記の材料に酸化珪素を含ませてもよい。ここで、例えば、Ｉｎ−Ｇ
ａ−Ｚｎ−Ｏ系の材料とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有
する酸化物層、という意味であり、その組成比は特に問わない。また、ＩｎとＧａとＺｎ
以外の元素を含んでいてもよい。なお、一例として、Ｉｎ−Ｚｎ−Ｏ系の材料を用いる場
合、原子数比で、Ｉｎ／Ｚｎ＝０．５以上５０以下、好ましくはＩｎ／Ｚｎ＝１以上２０
以下、さらに好ましくはＩｎ／Ｚｎ＝１．５以上１５以下とする。Ｚｎの原子数比を前述
の範囲とすることで、トランジスタの電界効果移動度を向上させることができる。ここで
、化合物の原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとすると好
ましい。
また、酸化物半導体層は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される材料
を用いた薄膜により形成することができる。ここで、Ｍは、Ｇａ、Ａｌ、Ｍｎ及びＣｏか
ら選ばれた一または複数の金属元素を示す。例えば、Ｍとして、Ｇａ、Ｇａ及びＡｌ、Ｇ
ａ及びＭｎまたはＧａ及びＣｏなどを用いることができる。
例えば、酸化物半導体層を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物ターゲットを用いたスパ
ッタリング法により形成する。
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物ターゲットとしては、例えば、組成比として、Ｉｎ２
Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の酸化物ターゲットを用いること
ができる。なお、ターゲットの材料及び組成を上述したものに限定する必要はない。例え
ば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比の酸化物ター
ゲットを用いることもできる。
酸化物ターゲットの相対密度は、９０％以上１００％以下、好ましくは９５％以上９９
．９％以下とする。相対密度の高い金属酸化物ターゲットを用いることにより、成膜した
酸化物半導体層を緻密な層とすることができるためである。
成膜は、希ガス雰囲気下、酸素雰囲気下または希ガスと酸素の混合ガス雰囲気下などで
行えばよい。また、酸化物半導体層への水素、水、水酸基を有する化合物、水素化物など
の混入を防ぐために、水素、水、水酸基を有する化合物、水素化物などの不純物が十分に
除去された高純度ガスを用いた雰囲気とすることが好ましい。
例えば、酸化物半導体層は、次のように形成することができる。
成膜条件の一例として、基板とターゲットの間との距離を６０ｍｍ、圧力を０．４Ｐａ
、直流（ＤＣ）電源を０．５ｋＷ、成膜雰囲気をアルゴンと酸素の混合雰囲気（酸素流量
比率３３％）とすることができる。なお、パルスＤＣスパッタリング法を用いると、成膜
時に発生する粉状物質（パーティクル、ごみともいう）が軽減でき、厚さの分布も均一と
なるため好ましい。
このとき、基板温度を１００℃以上４５０℃以下、好ましくは１５０℃以上２５０℃以
下とすることで下地絶縁層１０２から酸素が放出され、酸化物半導体層中の酸素欠損及び
下地絶縁層１０２と酸化物半導体層との界面準位を低減することができる。
なお、酸化物半導体層１０６をスパッタリング法により形成する前には、希ガスを導入
してプラズマを発生させる逆スパッタを行い、形成表面（例えば下地絶縁層１０２の表面
）の付着物を除去してもよい。ここで、逆スパッタとは、通常のスパッタリングにおいて
は、スパッタターゲットにイオンを衝突させるところを、逆に、処理表面にイオンを衝突
させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させ
る方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近
にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、
酸素などによる雰囲気を適用してもよい。
酸化物半導体層１０６の加工は、所望の形状のマスクを酸化物半導体層上に形成した後
、当該酸化物半導体層をエッチングすることによって行うことができる。上述のマスクは
、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェッ
ト法などの方法を用いてマスクを形成してもよい。
なお、酸化物半導体層のエッチングは、ドライエッチングでもウェットエッチングでも
よい。もちろん、これらを組み合わせて用いてもよい。
その後、酸化物半導体層に対して、熱処理（第１の熱処理）を行うことが好ましい。こ
の第１の熱処理によって酸化物半導体層中の、水素（水や水酸基を有する化合物を含む）
を除去し、かつ酸化物半導体層の構造を整えることができる。第１の熱処理の温度は、１
００℃以上６５０℃以下または基板の歪み点未満、好ましくは２５０℃以上６００℃以下
とする。第１の熱処理は、酸化性ガス雰囲気下、もしくは不活性ガス雰囲気下とする。
なお、不活性ガスとは、窒素または希ガスを主成分とするガスであって、水、水素など
が含まれないことが好ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン
、アルゴンなどの希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９
９．９９９９９％）以上（即ち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以
下）とする。不活性ガス雰囲気とは、不活性ガスを主成分とする雰囲気で、反応性ガスが
１０ｐｐｍ未満である雰囲気のことである。反応性ガスとは、半導体や金属などと反応す
るガスのことをいう。
なお、酸化性ガスとは、酸素、オゾンまたは亜酸化窒素などであって、水、水素などが
含まれないことが好ましい。例えば、熱処理装置に導入する酸素、オゾン、亜酸化窒素の
純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（
即ち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。酸化性ガス雰
囲気には、酸化性ガスを不活性ガスと混合して用いてもよく、酸化性ガスが少なくとも１
０ｐｐｍ以上含まれるものとする。
この第１の熱処理によって、下地絶縁層１０２から酸素が放出され、下地絶縁層１０２
と酸化物半導体層１０６との界面準位及び酸化物半導体層１０６中の酸素欠損を低減する
ことができる。界面準位の低減により、ＢＴ試験前後のしきい値電圧の変動を小さくする
ことができる。また、一般に、酸化物半導体層中の酸素欠損は、ドナーとなりキャリアで
ある電子の発生源となることが知られている。酸化物半導体層１０６中に電子が生じるこ
とで、トランジスタ１５１のしきい値電圧が負方向へシフトし、ノーマリーオンになりや
すい。酸化物半導体層１０６中の酸素欠損が埋められることで、しきい値電圧が負方向へ
シフトすることを抑制できる。
熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下
で、３５０℃、１時間の条件で行うことができる。この間、酸化物半導体層は大気に触れ
させず、水や水素の混入が生じないようにする。
熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導または熱輻射
によって、被処理物を加熱する装置を用いてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐ
ｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅ
ｒｍａｌ Ａｎｎｅａｌ）装置などのＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａ
ｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドラン
プ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ラ
ンプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である
。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴ
ンなどの希ガスまたは窒素のような、熱処理によって被処理物と反応しない不活性ガスが
用いられる。
例えば、第１の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数
分間熱した後、当該不活性ガス雰囲気から被処理物を取り出すＧＲＴＡ処理を行ってもよ
い。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱
温度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガス雰囲気
を、酸化性ガスを含む雰囲気に切り替えてもよい。酸化性ガスを含む雰囲気において第１
の熱処理を行うことで、酸化物半導体層１０６中の酸素欠損を埋めることができるととも
に、酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためで
ある。
ところで、上述の熱処理（第１の熱処理）には水素や水などを除去する効果があるため
、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。また、絶縁層や
熱処理雰囲気などから酸素を供給する効果があることから、加酸素化処理と呼ぶこともで
きる。当該脱水化処理、脱水素化処理、加酸素化処理は、例えば、酸化物半導体層を島状
に加工した後などのタイミングにおいて行うことが可能である。また、このような脱水化
処理、脱水素化処理及び加酸素化処理は、一回に限らず複数回行ってもよい。
なお、ここでは、酸化物半導体層１０６を島状に加工した後に、第１の熱処理を行う構
成について説明したが、これに限定されず、第１の熱処理を行った後に、酸化物半導体層
１０６を加工してもよい。
次いで、下地絶縁層１０２及び酸化物半導体層１０６上に、ソース電極及びドレイン電
極（これと同じ層で形成される配線を含む）を形成するための導電層を形成し、当該導電
層を加工して、ソース電極１０８ａ及びドレイン電極１０８ｂを形成する（図３（Ｃ）参
照。）。なお、ここで形成されるソース電極１０８ａの端部とドレイン電極１０８ｂの端
部との最小の間隔によって、トランジスタのチャネル長Ｌが決定されることになる。
ソース電極１０８ａ及びドレイン電極１０８ｂに用いる導電層としては、例えば、Ａｌ
、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を含む金属層または上述した元素
を成分とする金属窒化物層（窒化チタン層、窒化モリブデン層、窒化タングステン層）な
どを用いることができる。また、Ａｌ、Ｃｕなどの低融点かつ低抵抗の金属層の下側及び
上側の一方または双方に、Ｔｉ、Ｍｏ、Ｗなどの高融点金属層またはこれらの金属窒化物
層（窒化チタン層、窒化モリブデン層、窒化タングステン層）を積層させた構成を用いて
もよい。
また、ソース電極１０８ａ及びドレイン電極１０８ｂに用いる導電層は、導電性の金属
酸化物で形成してもよい。導電性の金属酸化物としては酸化インジウム、酸化スズ、酸化
亜鉛、酸化インジウム酸化スズ混合酸化物（ＩＴＯと略記する）、酸化インジウム酸化亜
鉛混合酸化物またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いること
ができる。
導電層の加工は、レジストマスクを用いたエッチングによって行うことができる。当該
エッチングに用いるレジストマスク形成時の露光には、紫外線やＫｒＦレーザ光やＡｒＦ
レーザ光などを用いるとよい。
なお、チャネル長Ｌ＝２５ｎｍ未満となるように露光を行う場合には、例えば、数ｎｍ
〜数１０ｎｍと極めて波長が短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）
を用いて、レジストマスク形成時の露光を行うとよい。超紫外線による露光は、解像度が
高く焦点深度も大きい。したがって、後に形成されるトランジスタのチャネル長Ｌを短く
することが可能であり、回路の動作を速くすることができる。
また、いわゆる多階調マスクによって形成されたレジストマスクを用いてエッチングを
行ってもよい。多階調マスクを用いて形成されたレジストマスクは、複数の厚さを有する
形状となり、アッシングによってさらに形状を変形させることができるため、異なるパタ
ーンに加工する複数のエッチング工程に用いることが可能である。このため、一枚の多階
調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを
形成することができる。つまり、工程の簡略化が可能となる。
なお、導電層のエッチングの際に、酸化物半導体層１０６の一部がエッチングされ、溝
部（凹部）を有する酸化物半導体層となることもある。
その後、酸素、オゾン、亜酸化窒素などのガスを用いたプラズマ処理を行い、露出して
いる酸化物半導体層１０６の表面を酸化し、酸素欠損を埋めてもよい。プラズマ処理を行
った場合、当該プラズマ処理に続けて大気に触れさせることなく、酸化物半導体層１０６
の一部に接するゲート絶縁層１１２を形成することが好ましい。
次に、ソース電極１０８ａ及びドレイン電極１０８ｂを覆い、かつ、酸化物半導体層１
０６の一部と接するように、ゲート絶縁層１１２を形成する（図３（Ｄ）参照。）。
ゲート絶縁層１１２は、下地絶縁層１０２と同様の構成とすることができる。ただし、
トランジスタのゲート絶縁層として機能することを考慮して、ゲート絶縁層１１２の一部
に酸化ハフニウムや酸化アルミニウムなどの比誘電率が高い材料を採用してもよい。また
、ゲート耐圧や酸化物半導体層との界面状態などを考慮し、酸化シリコン、酸化窒化シリ
コン、窒化シリコンに酸化ハフニウムや酸化アルミニウムなどの比誘電率の高い材料を積
層して用いてもよい。ゲート絶縁層１１２の合計の膜厚は、好ましくは１ｎｍ以上３００
ｎｍ以下、より好ましくは５ｎｍ以上５０ｎｍ以下とする。ゲート絶縁層が厚いほど短チ
ャネル効果が顕著となり、しきい値電圧が負方向へシフトしやすい傾向となる。また、ゲ
ート絶縁層が５ｎｍ以下となるとトンネル電流によるリークが増大することがわかってい
る。ゲート絶縁層１１２を含む酸化物半導体層と接する絶縁層の少なくともいずれかは、
シリコン過酸化ラジカルを含む。
ゲート絶縁層１１２の形成後には、第２の熱処理を行うのが好ましい。第２の熱処理の
温度は、２５０℃以上７００℃以下、好ましくは３５０℃以上６００℃以下または基板の
歪み点未満とする。
第２の熱処理は、酸化性ガス雰囲気下または不活性ガス雰囲気下で行えばよいが、雰囲
気中に水、水素などが含まれないことが好ましい。また、熱処理装置に導入するガスの純
度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）以上（即ち
不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
第２の熱処理においては、酸化物半導体層１０６と、ゲート絶縁層１１２が接した状態
で加熱される。したがって、酸化物半導体を構成する主成分材料の一つである酸素を、シ
リコン過酸化ラジカルを含むゲート絶縁層１１２より酸化物半導体層１０６へ供給するこ
とができる。これによって、酸化物半導体層１０６の酸素欠損及び酸化物半導体層とゲー
ト絶縁層１１２との界面準位を低減することができる。また、同時にゲート絶縁層１１２
中の欠陥も低減することができる。
なお、第２の熱処理のタイミングは、ゲート絶縁層１１２の形成後であれば特に限定さ
れない。例えば、ゲート電極１１４の形成後に第２の熱処理を行ってもよい。
その後、ゲート電極１１４を形成する（図３（Ｅ）参照。）。ゲート電極１１４は、モ
リブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウ
ムなどの金属材料、これらの窒化物、またはこれらを主成分とする合金材料を用いて形成
することができる。なお、ゲート電極１１４は、単層構造としてもよいし、積層構造とし
てもよい。
以上の工程でトランジスタ１５１が作製される。
次に、図４（Ａ）乃至図４（Ｅ）を用いて、図２（Ａ）に示すトランジスタ１５２の作
製工程の一例について説明する。
まず、基板１００上に下地絶縁層１０２を形成する（図４（Ａ）参照。）。下地絶縁層
１０２を含む酸化物半導体層と接する絶縁層の少なくともいずれかは、シリコン過酸化ラ
ジカルを含む。
次に、下地絶縁層１０２上に、ソース電極及びドレイン電極（これと同じ層で形成され
る配線を含む）を形成するための導電層を形成し、当該導電層を加工して、ソース電極１
０８ａ及びドレイン電極１０８ｂを形成する（図４（Ｂ）参照。）。
次に、下地絶縁層１０２上に、ソース電極１０８ａ及びドレイン電極１０８ｂと接続す
る酸化物半導体層を形成し、当該酸化物半導体層を加工して島状の酸化物半導体層１０６
を形成する（図４（Ｃ）参照。）。その後、トランジスタ１５１と同様の第１の熱処理を
行ってもよい。
次に、ソース電極１０８ａ及びドレイン電極１０８ｂ、酸化物半導体層１０６を覆い、
かつ、酸化物半導体層１０６、ソース電極１０８ａ及びドレイン電極１０８ｂの一部と接
するように、ゲート絶縁層１１２を形成する（図４（Ｄ）参照。）。ゲート絶縁層１１２
はを含む酸化物半導体層と接する絶縁層の少なくともいずれかは、シリコン過酸化ラジカ
ルを含む。その後、トランジスタ１５１と同様に第２の熱処理を行ってもよい。
その後、ゲート電極１１４を形成する（図４（Ｅ）参照。）。
以上の工程でトランジスタ１５２が形成される。
なお、酸化物半導体層の表面に電荷がトラップされると、トランジスタのしきい値電圧
はシフトする。例えば、バックチャネル側に正電荷がトラップされると、トランジスタの
しきい値電圧は負方向にシフトする。このような電荷捕獲の要因の一つとして、陽イオン
（またはその原因たる原子）の移動及びトラップのモデルを仮定することができる。本発
明の一態様では、シリコン過酸化ラジカルを含む下地絶縁層１０２及びゲート絶縁層１１
２を用い、酸化物半導体層と、下地絶縁層１０２及びゲート絶縁層１１２と、の界面準位
を低減することで、上述のモデルにおいて想定される電荷捕獲を低減することができ、ト
ランジスタのしきい値電圧のシフトを抑制することができる。
次に、図５（Ａ）乃至図５（Ｅ）を用いて、図２（Ｂ）に示すトランジスタ１５３の作
製工程の一例について説明する。
まず、基板１００上に下地絶縁層１０２を形成する（図５（Ａ）参照。）。
次に、下地絶縁層１０２上に、ゲート電極１１４を形成する。（図５（Ｂ）参照。）。
次に、ゲート電極１１４上に、ゲート絶縁層１１２を形成する。ゲート絶縁層１１２を
含む酸化物半導体層と接する絶縁層の少なくともいずれかは、シリコン過酸化ラジカルを
含む（図５（Ｃ）参照。）。
次に、ゲート絶縁層１１２上に、ソース電極１０８ａ及びドレイン電極１０８ｂを形成
し、前記ソース電極１０８ａ及び前記ドレイン電極１０８ｂと接続する酸化物半導体層を
形成し、当該酸化物半導体層を加工して島状の酸化物半導体層１０６を形成する（図５（
Ｄ）参照。）。その後、トランジスタ１５１と同様の第１の熱処理を行ってもよい。その
後、トランジスタ１５１と同様に第２の熱処理を行ってもよい。
次に、酸化物半導体層１０６及びソース電極１０８ａ及びドレイン電極１０８ｂを覆う
ように保護絶縁層１２４を形成する（図５（Ｅ）参照。）。保護絶縁層１２４を含む酸化
物半導体層と接する絶縁層の少なくともいずれかは、シリコン過酸化ラジカルを含む。
以上の工程でトランジスタ１５３が形成される。
次に、図６（Ａ）乃至図６（Ｅ）を用いて、図２（Ｃ）に示すトランジスタ１５４の作
製工程の一例について説明する。
まず、基板１００上に下地絶縁層１０２を形成する（図６（Ａ）参照。）。
次に、下地絶縁層１０２上に、ゲート電極１１４を形成する（図６（Ｂ）参照。）。
次に、ゲート電極１１４上に、ゲート絶縁層１１２を形成する（図６（Ｃ）参照。）。
ゲート絶縁層１１２を含む酸化物半導体層と接する絶縁層の少なくともいずれかは、シリ
コン過酸化ラジカルを含む。
次に、ゲート絶縁層１１２上に、酸化物半導体層を形成し、当該酸化物半導体層を加工
して島状の酸化物半導体層１０６を形成する。その後、トランジスタ１５１と同様の第１
の熱処理を行ってもよい。その後、ソース電極１０８ａ及びドレイン電極１０８ｂを酸化
物半導体層１０６と接続する（図６（Ｄ）参照。）。
次に、酸化物半導体層１０６及びソース電極１０８ａ及びドレイン電極１０８ｂを覆う
ように保護絶縁層１２４を形成する（図６（Ｅ）参照。）。保護絶縁層１２４を含む酸化
物半導体層と接する絶縁層の少なくともいずれかは、シリコン過酸化ラジカルを含む。
以上の工程でトランジスタ１５４が形成される。
図７（Ａ）乃至図７（Ｅ）を用いて、図２（Ｄ）に示すトランジスタ１５５の作製工程
の一例について説明する。
まず、基板１００上に下地絶縁層１０２を形成する（図７（Ａ）参照。）。下地絶縁層
１０２を含む酸化物半導体層と接する絶縁層の少なくともいずれかは、シリコン過酸化ラ
ジカルを含む。
次に、下地絶縁層１０２上に、酸化物半導体層を形成し、当該酸化物半導体層を加工し
て島状の酸化物半導体層１０６を形成する（図７（Ｂ）参照。）。その後、トランジスタ
１５１と同様の第１の熱処理を行ってもよい。
次に、ゲート絶縁層１１２及びゲート電極１１４を形成し、フォトリソグラフィにより
同様のパターンに加工する（図７（Ｃ）参照。）。このとき、ゲート電極１１４を加工し
、その後、ゲート電極１１４をマスクにゲート絶縁層１１２を加工してもよい。
次に、ゲート電極１１４をマスクに用いて酸化物半導体層１０６を低抵抗化し、ソース
領域１２２ａ及びドレイン領域１２２ｂを形成する。低抵抗化されないゲート電極下の領
域はチャネル領域１２６となる（図７（Ｄ）参照。）。このとき、ゲート電極の幅によっ
てトランジスタのチャネル長Ｌが決定されることになる。このように、ゲート電極をマス
クに用いてパターニングすることで、ゲート電極とソース領域、ドレイン領域の重なりが
生じず、この領域における寄生容量が生じないため、トランジスタ動作を速くすることが
できる。
次に、保護絶縁層１２４を形成し、ソース領域１２２ａ及びドレイン領域１２２ｂと重
畳する部分の保護絶縁層１２４に開口部を設ける。ソース電極及びドレイン電極（これと
同じ層で形成される配線を含む）を形成するための導電層を形成し、当該導電層を加工し
て、ソース電極１０８ａ及びドレイン電極１０８ｂを形成する（図７（Ｅ）参照。）。
以上の工程でトランジスタ１５５が作製される。
以上のように、安定した電気的特性を有する酸化物半導体を用いた半導体装置を提供す
ることができる。よって、信頼性の高い半導体装置を提供することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと
適宜組み合わせて用いることができる。
（実施の形態２）
実施の形態１で例示したトランジスタを用いて表示機能を有する半導体装置（表示装置
ともいう）を作製することができる。また、トランジスタを含む駆動回路の一部または全
体を、画素部と同じ基板上に一体形成し、システムオンパネルを形成することができる。
図８（Ａ）において、第１の基板２０１上に設けられた画素部２０２を囲むようにして
、シール材２０５が設けられ、第２の基板２０６によって封止されている。図８（Ａ）に
おいては、第１の基板２０１上のシール材２０５によって囲まれている領域とは異なる領
域に、別途用意された基板上に単結晶半導体層または多結晶半導体層で形成された走査線
駆動回路２０４、信号線駆動回路２０３が実装されている。また別途形成された信号線駆
動回路２０３と、走査線駆動回路２０４または画素部２０２に与えられる各種信号及び電
位は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）２１８ａ、２１８
ｂから供給されている。
図８（Ｂ）及び図８（Ｃ）において、第１の基板２０１上に設けられた画素部２０２と
、走査線駆動回路２０４とを囲むようにして、シール材２０５が設けられている。また画
素部２０２と、走査線駆動回路２０４の上に第２の基板２０６が設けられている。よって
画素部２０２と、走査線駆動回路２０４とは、第１の基板２０１とシール材２０５と第２
の基板２０６とによって、表示素子と共に封止されている。図８（Ｂ）及び図８（Ｃ）に
おいては、第１の基板２０１上のシール材２０５によって囲まれている領域とは異なる領
域に、別途用意された基板上に単結晶半導体層または多結晶半導体層で形成された信号線
駆動回路２０３が実装されている。図８（Ｂ）及び図８（Ｃ）においては、別途形成され
た信号線駆動回路２０３と、走査線駆動回路２０４または画素部２０２に与えられる各種
信号及び電位は、ＦＰＣ２１８から供給されている。
また図８（Ｂ）及び図８（Ｃ）においては、信号線駆動回路２０３を別途形成し、第１
の基板２０１に実装している例を示しているが、この構成に限定されない。走査線駆動回
路を別途形成して実装してもよいし、信号線駆動回路の一部または走査線駆動回路の一部
のみを別途形成して実装してもよい。
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ＣＯＧ（Ｃ
ｈｉｐ Ｏｎ Ｇｌａｓｓ）方法、ワイヤボンディング方法、或いはＴＡＢ（Ｔａｐｅ
Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）方法などを用いることができる。図８（Ａ）は、
ＣＯＧ方法により信号線駆動回路２０３、走査線駆動回路２０４を実装する例であり、図
８（Ｂ）は、ＣＯＧ方法により信号線駆動回路２０３を実装する例であり、図８（Ｃ）は
、ＴＡＢ方法により信号線駆動回路２０３を実装する例である。
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントロー
ラを含むＩＣなどを実装した状態にあるモジュールとを含む。
なお、本明細書中における表示装置とは、画像表示デバイス、表示デバイス、もしくは
光源（照明装置含む）を指す。また、コネクター、例えばＦＰＣもしくはＴＡＢテープも
しくはＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）が取り付けられたモジュー
ル、ＴＡＢテープやＴＣＰの先にプリント配線板が設けられたモジュールまたは表示素子
にＣＯＧ方式によりＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）が直接実装されたモ
ジュールも全て表示装置に含むものとする。
また第１の基板上に設けられた画素部及び走査線駆動回路は、トランジスタを複数有し
ており、実施の形態１で一例を示したトランジスタを適用することができる。
表示装置に設けられる表示素子としては液晶素子（液晶表示素子ともいう）、発光素子
（発光表示素子ともいう）、を用いることができる。発光素子は、電流または電圧によっ
て輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏ
Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子、有機ＥＬ素子などを含む。また、電子インクなど、
電気的作用によりコントラストが変化する表示媒体も適用することができる。
半導体装置の一形態について、図９乃至図１１を用いて説明する。図９乃至図１１は、
図８（Ｂ）のＭ−Ｎ断面における断面図に相当する。
図９乃至図１１で示すように、半導体装置は接続端子電極２１５及び端子電極２１６を
有しており、接続端子電極２１５及び端子電極２１６はＦＰＣ２１８が有する端子と異方
性導電層２１９を介して、電気的に接続されている。
接続端子電極２１５は、第１の電極層２３０と同じ導電層から形成され、端子電極２１
６は、トランジスタ２１０、トランジスタ２１１のソース電極及びドレイン電極と同じ導
電層で形成されている。
また第１の基板２０１上に設けられた画素部２０２と、走査線駆動回路２０４は、トラ
ンジスタを複数有しており、図９乃至図１１では、画素部２０２に含まれるトランジスタ
２１０と、走査線駆動回路２０４に含まれるトランジスタ２１１とを例示している。
本実施の形態では、トランジスタ２１０、トランジスタ２１１として、実施の形態１で
示したトランジスタを適用することができる。トランジスタ２１０、トランジスタ２１１
は、電気的特性変動が抑制されており、電気的に安定である。よって、図９乃至図１１で
示す本実施の形態の半導体装置として信頼性の高い半導体装置を提供することができる。
画素部２０２に設けられたトランジスタ２１０は表示素子と電気的に接続し、表示パネ
ルを構成する。表示素子は表示を行うことができれば特に限定されず、様々な表示素子を
用いることができる。
図９に表示素子として液晶素子を用いた液晶表示装置の例を示す。図９において、表示
素子である液晶素子２１３は、第１の電極層２３０、第２の電極層２３１、及び液晶層２
０８を含む。なお、液晶層２０８を挟持するように配向層として機能する絶縁層２３２、
２３３が設けられている。第２の電極層２３１は第２の基板２０６側に設けられ、第１の
電極層２３０と第２の電極層２３１とは液晶層２０８を介して積層する構成となっている
。
また、スペーサ２３５は絶縁層を選択的にエッチングすることで得られる柱状のスペー
サであり、液晶層２０８の厚さ（セルギャップ）を制御するために設けられている。なお
球状のスペーサを用いていてもよい。
表示素子として、液晶素子を用いる場合、サーモトロピック液晶、低分子液晶、高分子液
晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶などを用いることができる。これ
らの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カ
イラルネマチック相、等方相などを示す。
また、配向層を不要とすることができるブルー相を示す液晶を用いてもよい。ブルー相
は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等
方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため
、温度範囲を改善するためにカイラル剤を混合させた液晶組成物を液晶層に用いる。ブル
ー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１ｍｓｅｃ以下と短く、
光学的等方性であるため配向処理が不要であり、視野角依存性が小さい。また配向層を設
けなくてもよいのでラビング処理も不要となるため、ラビング処理によって引き起こされ
る静電破壊を防止することができ、作製工程中の液晶表示装置の不良や破損を軽減するこ
とができる。よって液晶表示装置の生産性を向上させることが可能となる。
また、液晶材料の固有抵抗率は、１×１０９Ω・ｃｍ以上であり、好ましくは１×１０
１１Ω・ｃｍ以上であり、さらに好ましくは１×１０１２Ω・ｃｍ以上である。なお、本
明細書における固有抵抗率の値は、２０℃で測定した値とする。
液晶表示装置に設けられる保持容量の大きさは、画素部に配置されるトランジスタのリ
ーク電流などを考慮して、所定の期間の間電荷を保持できるように設定される。高純度の
酸化物半導体層を有するトランジスタを用いることにより、各画素における液晶容量に対
して１／３以下、好ましくは１／５以下の容量の大きさを有する保持容量を設ければ充分
である。
本実施の形態で用いる高純度化された酸化物半導体層を用いたトランジスタは、オフ状
態における電流値（オフ電流値）を低くすることができる。よって、画像信号などの電気
信号の保持時間を長くすることができ、書き込み間隔も長く設定できる。よって、リフレ
ッシュ動作の頻度を少なくすることができるため、消費電力を抑制する効果を奏する。
また、本実施の形態で用いる高純度化された酸化物半導体層を用いたトランジスタは、
比較的高い電界効果移動度が得られるため、高速駆動が可能である。よって、液晶表示装
置の画素部に上記トランジスタを用いることで、高画質な画像を提供することができる。
また、上記トランジスタは、同一基板上に駆動回路部または画素部に作り分けて作製する
ことができるため、液晶表示装置の部品点数を削減することができる。
液晶表示装置には、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−
Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉ
ｔｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ
Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ
Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕ
ｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉ
ｑｕｉｄ Ｃｒｙｓｔａｌ）モードなどを用いることができる。
また、ノーマリーブラック型の液晶表示装置、例えば垂直配向（ＶＡ）モードを採用し
た透過型の液晶表示装置としてもよい。ここで、垂直配向モードとは、液晶表示パネルの
液晶分子の配列を制御する方式の一種であり、電圧が印加されていないときにパネル面に
対して液晶分子が垂直方向を向く方式である。垂直配向モードとしては、いくつか挙げら
れるが、例えば、ＭＶＡ（Ｍｕｌｔｉ−Ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍ
ｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ
）モード、ＡＳＶモードなどを用いることができる。また、画素（ピクセル）をいくつか
の領域（サブピクセル）に分け、それぞれ別の方向に分子を倒すよう工夫されているマル
チドメイン化あるいはマルチドメイン設計といわれる方法を用いることができる。
また、表示装置において、ブラックマトリクス（遮光層）、偏光部材、位相差部材、反
射防止部材などの光学部材（光学基板）などは適宜設ける。例えば、偏光基板及び位相差
基板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトなどを
用いてもよい。
また、バックライトとして複数の発光ダイオード（ＬＥＤ）を用いて、時間分割表示方
式（フィールドシーケンシャル駆動方式）を行うことも可能である。フィールドシーケン
シャル駆動方式を適用することで、カラーフィルタを用いることなく、カラー表示を行う
ことができる。
また、画素部における表示方式は、プログレッシブ方式やインターレース方式などを用
いることができる。また、カラー表示する際に画素で制御する色要素としては、ＲＧＢ（
Ｒは赤、Ｇは緑、Ｂは青を表す）の三色に限定されない。例えば、ＲＧＢＷ（Ｗは白を表
す）、またはＲＧＢに、イエロー、シアン、マゼンタなどを一色以上追加したものがある
。なお、色要素のドット毎にその表示領域の大きさが異なっていてもよい。ただし、本発
明はカラー表示の表示装置に限定されるものではなく、モノクロ表示の表示装置に適用す
ることもできる。
また、表示装置に含まれる表示素子として、ＥＬを利用する発光素子を適用することが
できる。ＥＬを利用する発光素子は、発光材料が有機化合物であるか、無機化合物である
かによって区別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれてい
る。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子及び正孔
がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、これらキャ
リア（電子及び正孔）が再結合することにより、発光性の有機化合物が励起状態を形成し
、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような
発光素子は、電流励起型の発光素子と呼ばれる。
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに
分類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を
有するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−
アクセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み
、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を
利用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明
する。
発光素子は発光を取り出すために少なくとも一対の電極の一方が透明であればよい。そ
して、基板上にトランジスタ及び発光素子を形成し、基板の、トランジスタ及び発光素子
が形成されている面側から発光を取り出す上面射出や、基板の、トランジスタ及び発光素
子が形成されていない面側から発光を取り出す下面射出や、基板の、トランジスタ及び発
光素子が形成されている側及びされていない側の両面から発光を取り出す両面射出構造の
発光素子があり、どの射出構造の発光素子も適用することができる。
図１０に表示素子として発光素子を用いた発光装置の例を示す。表示素子である発光素
子２４３は、画素部２０２に設けられたトランジスタ２１０と電気的に接続している。な
お発光素子２４３の構成は、第１の電極層２３０、電界発光層２４１、第２の電極層２３
１の積層構造であるが、示した構成に限定されない。発光素子２４３から取り出す光の方
向などに合わせて、発光素子２４３の構成は適宜変えることができる。
隔壁２４０は、有機絶縁材料、または無機絶縁材料を用いて形成する。特に感光性の樹
脂材料を用い、第１の電極層２３０上に開口部を形成し、その開口部の側壁が連続した曲
率を持って形成される傾斜面となるように形成することが好ましい。
電界発光層２４１は、単数の層で構成されていても、複数の層が積層されるように構成
されていてもどちらでもよい。
発光素子２４３に酸素、水素、水分、二酸化炭素などが侵入しないように、第２の電極
層２３１及び隔壁２４０上に保護層を形成してもよい。保護層としては、窒化シリコン層
、窒化酸化シリコン層、ＤＬＣ層（Ｄｉａｍｏｎｄ Ｌｉｋｅ Ｃａｒｂｏｎ層）、酸化
アルミニウム層及び窒化アルミニウム層などを形成することができる。また、第１の基板
２０１、第２の基板２０６、及びシール材２０５によって封止された空間には充填材２４
４が設けられ密封されている。このように外気に曝されないように気密性が高く、脱ガス
の少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィルムなど）やカバー材
でパッケージング（封入）することが好ましい。
充填材２４４としては窒素やアルゴンなどの不活性ガスの他に、紫外線硬化樹脂または
熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル樹脂、ポリ
イミド樹脂、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶ
Ａ（エチレンビニルアセテート）を用いることができる。例えば充填材として窒素を用い
ればよい。
また、必要であれば、発光素子の射出面に偏光板、または円偏光板（楕円偏光板を含む
）、位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けて
もよい。また、偏光板または円偏光板に反射防止層を設けてもよい。例えば、表面の凹凸
により反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
また、表示装置として、電子インクを駆動させる電子ペーパーを提供することも可能で
ある。電子ペーパーは、電気泳動表示装置（電気泳動ディスプレイ）とも呼ばれており、
紙と同じ読みやすさ、他の表示装置に比べ低消費電力、薄くて軽い形状とすることが可能
という利点を有している。
電気泳動表示装置は、様々な形態が考えられ得るが、プラスの電荷を有する第１の粒子
と、マイナスの電荷を有する第２の粒子とを含むマイクロカプセルが溶媒または溶質に複
数分散されたものであり、マイクロカプセルに電界を印加することによって、マイクロカ
プセル中の粒子を互いに反対方向に移動させて一方側に集合した粒子の色のみを表示する
ものである。なお、第１の粒子または第２の粒子は染料を含み、電界がない場合において
移動しないものである。また、第１の粒子の色と第２の粒子の色は異なるもの（無色を含
む）とする。
このように、電気泳動表示装置は、誘電定数の高い物質が高い電界領域に移動する、い
わゆる誘電泳動的効果を利用したディスプレイである。
上記マイクロカプセルを溶媒中に分散させたものが電子インクと呼ばれるものであり、
この電子インクはガラス、プラスチック、布、紙などの表面に印刷することができる。ま
た、カラーフィルタや色素を有する粒子を用いることによってカラー表示も可能である。
なお、マイクロカプセル中の第１の粒子及び第２の粒子は、導電体材料、絶縁体材料、
半導体材料、磁性材料、液晶材料、強誘電性材料、エレクトロルミネセント材料、エレク
トロクロミック材料、磁気泳動材料から選ばれた一種の材料またはこれらの複合材料を用
いればよい。
また、電子ペーパーとして、ツイストボール表示方式を用いる表示装置も適用すること
ができる。ツイストボール表示方式とは、白と黒に塗り分けられた球形粒子を表示素子に
用いる電極層である第１の電極層及び第２の電極層の間に配置し、第１の電極層及び第２
の電極層に電位差を生じさせて球形粒子の向きを制御することにより、表示を行う方法で
ある。
図１１に、半導体装置の一形態としてアクティブマトリクス型の電子ペーパーを示す。
図１１の電子ペーパーは、ツイストボール表示方式を用いた表示装置の例である。
トランジスタ２１０と接続する第１の電極層２３０と、第２の基板２０６に設けられた
第２の電極層２３１との間には、黒色領域２５５ａ及び白色領域２５５ｂを有し、周りに
液体で満たされているキャビティ２５２を含む球形粒子２５３が設けられており、球形粒
子２５３の周囲は樹脂などの充填材２５４で充填されている。第２の電極層２３１が共通
電極（対向電極）に相当する。第２の電極層２３１は、共通電位線と電気的に接続される
。
なお、図９乃至図１１において、第１の基板２０１、第２の基板２０６としては、ガラ
ス基板の他、可撓性を有する基板も用いることができ、例えば透光性を有するプラスチッ
ク基板などを用いることができる。プラスチックとしては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓ
ｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）
フィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。ま
た、アルミニウムホイルをＰＶＦフィルムやポリエステルフィルムで挟んだ構造のシート
を用いることもできる。
絶縁層２２１は、無機絶縁材料または有機絶縁材料を用いて形成することができる。な
お、アクリル樹脂、ポリイミド樹脂、ベンゾシクロブテン樹脂、ポリアミド樹脂、エポキ
シ樹脂などの、耐熱性を有する有機絶縁材料を用いると、平坦化絶縁層として好適である
。また上記有機絶縁材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、
ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）などを用いることができる。なお
、これらの材料で形成される絶縁層を複数積層させることで、絶縁層２２１を形成しても
よい。
絶縁層２２１の形成法は、特に限定されず、その材料に応じて、スパッタリング法、ス
ピンコート法、ディッピング法、スプレー塗布、液滴吐出法（インクジェット法、スクリ
ーン印刷、オフセット印刷など）、ロールコーティング、カーテンコーティング、ナイフ
コーティングなどを用いることができる。
表示装置は光源または表示素子からの光を透過させて表示を行う。よって光が透過する
画素部に設けられる基板、絶縁層、導電層などの薄膜はすべて可視光の波長領域の光に対
して透光性とする。
表示素子に電圧を印加する第１の電極層２３０及び第２の電極層２３１（画素電極層、
共通電極層、対向電極層などともいう）においては、取り出す光の方向、電極層が設けら
れる場所、及び電極層のパターン構造によって透光性、反射性を選択すればよい。
第１の電極層２３０、第２の電極層２３１には、酸化タングステンを含むインジウム酸
化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化
物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。
）、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有
する導電性材料を用いることができる。
また、第１の電極層２３０、第２の電極層２３１はタングステン（Ｗ）、モリブデン（
Ｍｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ
）、タンタル（Ｔａ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタン
（Ｔｉ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）などの金属、
またはその合金、もしくはその窒化物から一つ、または複数種を用いて形成することがで
きる。
また、第１の電極層２３０、第２の電極層２３１として、導電性高分子（導電性ポリマ
ーともいう）を含む導電性組成物を用いて形成することができる。導電性高分子としては
、いわゆるπ電子共役系導電性高分子が用いることができる。例えば、ポリアニリンまた
はその誘導体、ポリピロールまたはその誘導体、ポリチオフェンまたはその誘導体、もし
くはアニリン、ピロールおよびチオフェンの２種以上からなる共重合体もしくはその誘導
体などがあげられる。
また、トランジスタは静電気などにより破壊されやすいため、駆動回路保護用の保護回
路を設けることが好ましい。保護回路は、非線形素子を用いて構成することが好ましい。
以上のように実施の形態１で例示したトランジスタを適用することで、信頼性の高い半
導体装置を提供することができる。なお、実施の形態１で例示したトランジスタは上述の
表示機能を有する半導体装置のみでなく、電源回路に搭載されるパワーデバイス、ＬＳＩ
などの半導体集積回路、対象物の情報を読み取るイメージセンサ機能を有する半導体装置
など様々な機能を有する半導体装置に適用することが可能である。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと
適宜組み合わせて用いることができる。
（実施の形態３）
本発明の一態様である半導体装置は、さまざまな電子機器（遊技機も含む）に適用する
ことができる。電子機器としては、例えば、テレビジョン装置（テレビまたはテレビジョ
ン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカ
メラなどのカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置とも
いう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機
などが挙げられる。上記実施の形態で説明した半導体装置を具備する電子機器の例につい
て説明する。
図１２（Ａ）は、ノート型のパーソナルコンピュータであり、本体３０１、筐体３０２
、表示部３０３、キーボード３０４などによって構成されている。実施の形態１または２
で示した半導体装置を適用することにより、信頼性の高いノート型のパーソナルコンピュ
ータとすることができる。
図１２（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体３１１には表示部３１３と、外
部インターフェイス３１５と、操作ボタン３１４などが設けられている。また操作用の付
属品としてスタイラス３１２がある。実施の形態１または２で示した半導体装置を適用す
ることにより、より信頼性の高い携帯情報端末（ＰＤＡ）とすることができる。
図１２（Ｃ）は、電子書籍の一例を示している。例えば、電子書籍３２０は、筐体３２
１及び筐体３２２の２つの筐体で構成されている。筐体３２１及び筐体３２２は、軸部３
２５により一体とされており、該軸部３２５を軸として開閉動作を行うことができる。こ
のような構成により、紙の書籍のような動作を行うことが可能となる。
筐体３２１には表示部３２３が組み込まれ、筐体３２２には表示部３２４が組み込まれ
ている。表示部３２３及び表示部３２４は、続き画面を表示する構成としてもよいし、異
なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば
右側の表示部（図１２（Ｃ）では表示部３２３）に文章を表示し、左側の表示部（図１２
（Ｃ）では表示部３２４）に画像を表示することができる。実施の形態１または２で示し
た半導体装置を適用することにより、信頼性の高い電子書籍３２０とすることができる。
また、図１２（Ｃ）では、筐体３２１に操作部などを備えた例を示している。例えば、
筐体３２１において、電源３２６、操作キー３２７、スピーカー３２８などを備えている
。操作キー３２７により、頁を送ることができる。なお、筐体の表示部と同一面にキーボ
ードやポインティングデバイスなどを備える構成としてもよい。また、筐体の裏面や側面
に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構
成としてもよい。さらに、電子書籍３２０は、電子辞書としての機能を持たせた構成とし
てもよい。
また、電子書籍３２０は、無線で情報を送受信できる構成としてもよい。無線により、
電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすること
も可能である。
図１２（Ｄ）は、携帯電話であり、筐体３３０及び筐体３３１の二つの筐体で構成され
ている。筐体３３１には、表示パネル３３２、スピーカー３３３、マイクロフォン３３４
、ポインティングデバイス３３６、カメラ用レンズ３３７、外部接続端子３３８などを備
えている。また、筐体３３０には、携帯型情報端末の充電を行う太陽電池セル３４０、外
部メモリスロット３４１などを備えている。また、アンテナは筐体３３１内部に内蔵され
ている。実施の形態１または２で示した半導体装置を適用することにより、信頼性の高い
携帯電話とすることができる。
また、表示パネル３３２はタッチパネルを備えており、図１２（Ｄ）には映像表示され
ている複数の操作キー３３５を点線で示している。なお、太陽電池セル３４０で出力され
る電圧を各回路に必要な電圧に昇圧するための昇圧回路も実装している。
表示パネル３３２は、使用形態に応じて表示の方向が適宜変化する。また、表示パネル
３３２と同一面上にカメラ用レンズ３３７を備えているため、テレビ電話が可能である。
スピーカー３３３及びマイクロフォン３３４は音声通話に限らず、テレビ電話、録音、再
生などが可能である。さらに、筐体３３０と筐体３３１は、スライドし、図１２（Ｄ）の
ように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が
可能である。
外部接続端子３３８はＡＣアダプタ及びＵＳＢケーブルなどの各種ケーブルと接続可能
であり、充電及びパーソナルコンピュータなどとのデータ通信が可能である。また、外部
メモリスロット３４１に記録媒体を挿入し、より大量のデータ保存及び移動に対応できる
。
また、上記機能に加えて、赤外線通信機能、テレビ受信機能などを備えたものであって
もよい。
図１２（Ｅ）は、デジタルビデオカメラであり、本体３５１、表示部（Ａ）３５７、接
眼部３５３、操作スイッチ３５４、表示部（Ｂ）３５５、バッテリー３５６などによって
構成されている。実施の形態１または２で示した半導体装置を適用することにより、信頼
性の高いデジタルビデオカメラとすることができる。
図１２（Ｆ）は、テレビジョン装置の一例を示している。テレビジョン装置３６０は、
筐体３６１に表示部３６３が組み込まれている。表示部３６３により、映像を表示するこ
とが可能である。また、ここでは、スタンド３６５により筐体３６１を支持した構成を示
している。実施の形態１または２で示した半導体装置を適用することにより、信頼性の高
いテレビジョン装置３６０とすることができる。
テレビジョン装置３６０の操作は、筐体３６１が備える操作スイッチや、別体のリモコ
ン操作機により行うことができる。また、リモコン操作機に、当該リモコン操作機から出
力する情報を表示する表示部を設ける構成としてもよい。
なお、テレビジョン装置３６０は、受信機やモデムなどを備えた構成とする。受信機に
より一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線に
よる通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向
（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと
適宜組み合わせて用いることができる。
本実施例では、本発明の一態様である半導体装置に設けられるシリコン過酸化ラジカル
を含む絶縁層のＥＳＲ法分析結果について説明する。
本実施例では、厚さ１．１ｍｍの石英基板上に酸化シリコン層もしくは酸化窒化シリコ
ン層を形成し、２０ｍｍ×３ｍｍのサイズに分断し、試料を２本重ねた状態で測定を行っ
た。
本実施例で測定を行った試料の条件について以下に示す。
試料１の形成条件は以下の通りである。
・膜種：酸化シリコン
・成膜法：ＲＦスパッタリング法
・ターゲット：シリコンターゲット
・成膜ガス：Ａｒ（１０ｓｃｃｍ）、Ｏ２（４０ｓｃｃｍ）
・電力：３ｋＷ（１３．５６ＭＨｚ）
・圧力：０．６Ｐａ
・Ｔ−Ｓ間距離：６０ｍｍ
・成膜時基板温度：室温
・厚さ：３００ｎｍ
試料２の形成条件は以下の通りである。
・膜種：酸化シリコン
・成膜法：ＲＦスパッタリング法
・ターゲット：シリコンターゲット
・成膜ガス：Ａｒ（１０ｓｃｃｍ）、Ｏ２（４０ｓｃｃｍ）
・電力：３ｋＷ（１３．５６ＭＨｚ）
・圧力：０．６Ｐａ
・Ｔ−Ｓ間距離：６０ｍｍ
・成膜時基板温度：１００℃
・厚さ：３００ｎｍ
試料３の形成条件は以下の通りである。
・膜種：酸化シリコン
・成膜法：ＲＦスパッタリング法
・ターゲット：シリコンターゲット
・成膜ガス：Ａｒ（４０ｓｃｃｍ）、Ｏ２（１０ｓｃｃｍ）
・電力：３ｋＷ（１３．５６ＭＨｚ）
・圧力：０．６Ｐａ
・Ｔ−Ｓ間距離：６０ｍｍ
・成膜時基板温度：１００℃
・厚さ：３００ｎｍ
試料４の形成条件は以下の通りである。
・膜種：酸化シリコン
・成膜法：ＲＦスパッタリング法
・ターゲット：石英ターゲット
・成膜ガス：Ａｒ（４０ｓｃｃｍ）、Ｏ２（１０ｓｃｃｍ）
・電力：１．５ｋＷ（１３．５６ＭＨｚ）
・圧力：０．４Ｐａ
・Ｔ−Ｓ間距離：６０ｍｍ
・成膜時基板温度：１００℃
・厚さ：３００ｎｍ
試料５の形成条件は以下の通りである。
・膜種：酸化窒化シリコン
・成膜法：プラズマＣＶＤ法
・原料ガス：ＳｉＨ４（２５ｓｃｃｍ）、Ｎ２Ｏ（１０００ｓｃｃｍ）
・電力：３５Ｗ（１３．５６ＭＨｚ）
・圧力：１３３．３Ｐａ
・電極−基板間距離：２０ｍｍ
・成膜時基板温度：２００℃
・厚さ：３００ｎｍ
試料６は参照用の石英基板である。
なお、ＥＳＲ法分析にはブルカー・バイオスピン株式会社製Ｅ５００ ＣＷ−ＥＰＲス
ペクトロメーターを用いた。
試料１のＥＳＲ分析結果を図１３に示す。また、試料２のＥＳＲ分析結果を図１４に示
す。また、試料３のＥＳＲ分析結果を図１５に示す。また、試料４のＥＳＲ分析結果を図
１６に示す。また、試料５のＥＳＲ分析結果を図１７に示す。また、試料６のＥＳＲ分析
結果を図１８に示す。なお、ＥＳＲ分析のマイクロ波電力を０．１ｍＷ、Ｍｏｄｕｌａｔ
ｉｏｎ Ａｍｐｌｉｔｕｄｅを０．５Ｇ、Ｃｏｎｖｅｒｓｉｏｎ Ｔｉｍｅを４００ｍｓ
ｅｃ、スキャン回数を２５回、測定温度を室温、として測定を行っている。
ここで、ｇ値が２．０００３及び２．００１９の信号はシリコン亜酸化ラジカル（（Ｏ
−）３Ｓｉ・）を示し、ｇ値が２．００１６及び２．００７８の信号はシリコン過酸化ラ
ジカルを示す。
試料１乃至試料４にて、シリコン亜酸化ラジカルが検出された。また、試料１、試料２
、試料４において、シリコン過酸化ラジカルが検出された。試料５及び試料６においては
、シリコン亜酸化ラジカル及びシリコン過酸化ラジカルは検出されなかった。シリコンタ
ーゲットを用いた場合、酸素の割合（Ｏ２／（Ｏ２＋Ａｒ））が２０％のとき、シリコン
過酸化ラジカルは検出されなかったが、石英ターゲットを用いた場合、Ｏ２／（Ｏ２＋Ａ
ｒ）割合が２０％のときでもシリコン過酸化ラジカルが検出されることがわかった。また
、プラズマＣＶＤ法により作製した試料５では、シリコン亜酸化ラジカル及びシリコン過
酸化ラジカルは検出されなかった。試料１乃至試料６において、それぞれのラジカルの検
出の有無を表１に示す。
Figure 0005922821
従って、シリコン過酸化ラジカルを持つ絶縁層の形成には、スパッタリング法を用いる
とよく、ターゲットには石英ターゲットを用いることが好ましい。または、シリコンター
ゲットを用いる場合にはＯ２／（Ｏ２＋Ａｒ）割合を高くすることが好ましい。
本実施例では、本発明の一態様を用いて作製したトランジスタについて説明する。
本実施例におけるトランジスタの構造を図１９に示す。
図１９に示すトランジスタは、基板５００上に設けられた下地絶縁層５０２と、酸化物
半導体層５０６と、ソース電極５０８ａ及びドレイン電極５０８ｂと、ソース電極５０８
ａ及びドレイン電極５０８ｂ上に設けられたゲート絶縁層５１２と、ゲート絶縁層５１２
上に設けられたゲート電極５１４と、ゲート電極５１４上に設けられた保護絶縁層５１６
と、保護絶縁層５１６に設けられた開口を通じてソース電極５０８ａ及びドレイン電極５
０８ｂにそれぞれ接続されたソース配線５１８ａ及びドレイン配線５１８ｂと、を有する
。
本実施例では、基板５００として０．７ｍｍのガラス基板を用い、下地絶縁層５０２と
して酸化シリコン層を３００ｎｍ形成し、酸化物半導体層５０６としてＩｎ−Ｇａ−Ｚｎ
−Ｏ系非単結晶層を３０ｎｍ形成し、ソース電極５０８ａ及びドレイン電極５０８ｂとし
てタングステン層を１００ｎｍ形成し、ゲート絶縁層５１２として酸化窒化シリコン層を
２０ｎｍ形成し、ゲート電極５１４として窒化タンタル層とタングステン層をそれぞれ３
０ｎｍと３７０ｎｍ積層して形成し、保護絶縁層５１６として酸化シリコン層を３００ｎ
ｍ形成し、ソース配線５１８ａ及びドレイン配線５１８ｂとしてチタン層とアルミニウム
層とチタン層をそれぞれ５０ｎｍと１００ｎｍと５ｎｍ積層して形成した。
本実施例のトランジスタは、下地絶縁層５０２としてシリコン過酸化ラジカルを含む下
地絶縁層を用いることにより、しきい値電圧の変動及びＢＴ試験前後のしきい値電圧の変
動を低減させている。本実施例では、シリコン過酸化ラジカルを含む下地絶縁層として酸
化シリコン層を用いている。
酸化シリコン層のその他の形成条件は以下の通りである。
・成膜法：ＲＦスパッタリング法
・ターゲット：石英ターゲット
・成膜ガス：Ａｒ（２５ｓｃｃｍ）、Ｏ２（２５ｓｃｃｍ）
・電力：１．５ｋＷ（１３．５６ＭＨｚ）
・圧力：０．４Ｐａ
・Ｔ−Ｓ間距離：６０ｍｍ
・基板温度：１００℃
本実施例のトランジスタにおける酸化物半導体層５０６の形成条件は以下の通りである
。
・成膜法：ＤＣスパッタリング法
・ターゲット：Ｉｎ−Ｇａ−Ｚｎ−Ｏ（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［
ｍｏｌ数比］）ターゲット
・成膜ガス：Ａｒ（３０ｓｃｃｍ）、Ｏ２（１５ｓｃｃｍ）
・電力：０．５ｋＷ（ＤＣ）
・圧力：０．４Ｐａ
・Ｔ−Ｓ間距離：６０ｍｍ
・基板温度：２００℃
酸化物半導体層５０６を形成した後、抵抗加熱炉を用いて、窒素雰囲気下、３５０℃に
おいて１時間の熱処理を行った。
本実施例のトランジスタにおけるドレイン電流（Ｉｄｓ）−ゲート電圧（Ｖｇｓ）測定
結果について図２０に示す。測定は、基板面内で２５点行っており、図２０には重ねて表
示している。チャネル長Ｌは２μｍであり、チャネル幅Ｗは５０μｍである。なお、トラ
ンジスタのソース電極とドレイン電極の間の電圧Ｖｄｓは３Ｖとした。
図２０より、本実施例のトランジスタは基板面内でばらつきがないことがわかる。２５
点の平均のしきい値電圧は０．２７Ｖであった。
次に、本実施例におけるＢＴ試験について説明する。ＢＴ試験を行うトランジスタのチ
ャネル長Ｌは３μｍであり、チャネル幅Ｗは５０μｍである。本実施例では、まず基板温
度２５℃とし、ソース電極とドレイン電極との間の電圧Ｖｄｓを３Ｖとし、トランジスタ
のＩｄｓ−Ｖｇｓ測定を行った。
次に、基板ステージ温度を１５０℃とし、トランジスタのソース電極を０Ｖ、ドレイン
電極を０．１Ｖとした。次に、ゲート絶縁層に印加される電界強度が２ＭＶ／ｃｍとなる
ようにゲート電極に負の電圧を印加し、そのまま１時間保持した。次に、ゲート電極の電
圧を０Ｖとした。次に、基板温度２５℃とし、ソース電極とドレイン電極との間の電圧Ｖ
ｄｓを３Ｖとし、トランジスタのＩｄｓ−Ｖｇｓ測定を行った。ＢＴ試験前後のＩｄｓ−
Ｖｇｓ測定結果を図２１（Ａ）に示す。
図２１（Ａ）において、細線５２２はＢＴ試験前のトランジスタのＩｄｓ−Ｖｇｓ測定
結果であり、太線５２４はＢＴ試験後のトランジスタのＩｄｓ−Ｖｇｓ測定結果である。
ＢＴ試験前から比べ、ＢＴ試験後のしきい値電圧は負方向に０．０７Ｖ変動していること
がわかる。
同様に、測定するトランジスタを替えて、基板温度２５℃とし、ソース電極とドレイン
電極との間の電圧Ｖｄｓを３Ｖとし、トランジスタのＩｄｓ−Ｖｇｓ測定を行った。トラ
ンジスタのチャネル長Ｌは３μｍであり、チャネル幅Ｗは５０μｍである。
次に、基板ステージ温度を１５０℃とし、トランジスタのソース電極を０Ｖ、ドレイン
電極を０．１Ｖとした。次に、ゲート絶縁層に印加される電界強度が２ＭＶ／ｃｍとなる
ようにゲート電極に正の電圧を印加し、そのまま１時間保持した。次に、ゲート電極の電
圧を０Ｖとした。次に、基板温度２５℃とし、ソース電極とドレイン電極との間の電圧Ｖ
ｄｓを３Ｖとし、トランジスタのＩｄｓ−Ｖｇｓ測定を行った。ＢＴ試験前後のＩｄｓ−
Ｖｇｓ測定結果を図２１（Ｂ）に示す。
図２１（Ｂ）において、細線５３２はＢＴ試験前のトランジスタのＩｄｓ−Ｖｇｓ測定
結果であり、太線５３４はＢＴ試験後のトランジスタのＩｄｓ−Ｖｇｓ測定結果である。
ＢＴ試験前から比べ、ＢＴ試験後のしきい値電圧は正方向に０．１９Ｖ変動していること
がわかる。
上述の通り、本実施例のトランジスタは、基板面内のしきい値電圧のばらつきが小さく
、また、ＢＴ試験前後におけるしきい値電圧の変動が小さいことがわかる。
１００ 基板
１０２ 絶縁層
１０６ 酸化物半導体層
１０８ａ ソース電極
１０８ｂ ドレイン電極
１１２ ゲート絶縁層
１１４ ゲート電極
１２２ａ ソース領域
１２２ｂ ドレイン領域
１２４ 保護絶縁層
１２６ チャネル領域
１５１ トランジスタ
１５２ トランジスタ
１５３ トランジスタ
１５４ トランジスタ
１５５ トランジスタ
２０１ 第１の基板
２０２ 画素部
２０３ 信号線駆動回路
２０４ 走査線駆動回路
２０５ シール材
２０６ 第２の基板
２０８ 液晶層
２１０ トランジスタ
２１１ トランジスタ
２１３ 液晶素子
２１５ 接続端子電極
２１６ 端子電極
２１８ ＦＰＣ
２１８ａ ＦＰＣ
２１８ｂ ＦＰＣ
２１９ 異方性導電層
２２１ 絶縁層
２３０ 第１の電極層
２３１ 第２の電極層
２３２ 絶縁層
２３３ 絶縁層
２３５ スペーサ
２４０ 隔壁
２４１ 電界発光層
２４３ 発光素子
２４４ 充填材
２５２ キャビティ
２５３ 球形粒子
２５４ 充填材
２５５ａ 黒色領域
２５５ｂ 白色領域
３０１ 本体
３０２ 筐体
３０３ 表示部
３０４ キーボード
３１１ 本体
３１２ スタイラス
３１３ 表示部
３１４ 操作ボタン
３１５ 外部インターフェイス
３２０ 電子書籍
３２１ 筐体
３２２ 筐体
３２３ 表示部
３２４ 表示部
３２５ 軸部
３２６ 電源
３２７ 操作キー
３２８ スピーカー
３３０ 筐体
３３１ 筐体
３３２ 表示パネル
３３３ スピーカー
３３４ マイクロフォン
３３５ 操作キー
３３６ ポインティングデバイス
３３７ カメラ用レンズ
３３８ 外部接続端子
３４０ 太陽電池セル
３４１ 外部メモリスロット
３５１ 本体
３５３ 接眼部
３５４ 操作スイッチ
３５５ 表示部（Ｂ）
３５６ バッテリー
３５７ 表示部（Ａ）
３６０ テレビジョン装置
３６１ 筐体
３６３ 表示部
３６５ スタンド
５００ 基板
５０２ 絶縁層
５０６ 酸化物半導体層
５０８ａ ソース電極
５０８ｂ ドレイン電極
５１２ ゲート絶縁層
５１４ ゲート電極
５１６ 保護絶縁層
５１８ａ ソース配線
５１８ｂ ドレイン配線
５２２ 細線
５２４ 太線
５３２ 細線
５３４ 太線

Claims (4)

  1. 基板上方に、酸素を放出することができる機能を有する第１の絶縁層を形成し、
    前記第１の絶縁層上方に、前記基板の温度を１００℃以上４５０℃以下として、スパッタリング法により前記第１の絶縁層に接するように酸化物半導体層を形成した後、１００℃以上６５０℃以下の温度で熱処理し、
    前記酸化物半導体層上方に、前記酸化物半導体層に接するように第２の絶縁層を形成する半導体装置の作製方法であって、
    前記熱処理の雰囲気は、不活性ガス雰囲気から酸化性ガスを含む雰囲気に切り替えられることを特徴とする半導体装置の作製方法。
  2. 基板上方に、酸素を放出することができる機能を有する第１の絶縁層を形成し、
    前記第１の絶縁層上方に、前記基板の温度を１００℃以上４５０℃以下として、スパッタリング法により前記第１の絶縁層に接するように酸化物半導体層を形成した後、１００℃以上６５０℃以下の温度で熱処理し、
    前記酸化物半導体層上方に、前記酸化物半導体層に接するように第２の絶縁層を形成し、
    前記第２の絶縁層上方に、ゲート電極を形成する半導体装置の作製方法であって、
    前記熱処理の雰囲気は、不活性ガス雰囲気から酸化性ガスを含む雰囲気に切り替えられることを特徴とする半導体装置の作製方法。
  3. 基板上方に、酸素を含む第１の絶縁層を形成し、
    前記第１の絶縁層上方に、前記基板の温度を１００℃以上４５０℃以下として、スパッタリング法により前記第１の絶縁層に接するように酸化物半導体層を形成した後、１００℃以上６５０℃以下の温度で熱処理し、
    前記酸化物半導体層上方に、前記酸化物半導体層に接するように第２の絶縁層を形成する半導体装置の作製方法であって、
    前記熱処理の雰囲気は、不活性ガス雰囲気から酸化性ガスを含む雰囲気に切り替えられることを特徴とする半導体装置の作製方法。
  4. 基板上方に、酸素を含む第１の絶縁層を形成し、
    前記第１の絶縁層上方に、前記基板の温度を１００℃以上４５０℃以下として、スパッタリング法により前記第１の絶縁層に接するように酸化物半導体層を形成した後、１００℃以上６５０℃以下の温度で熱処理し、
    前記酸化物半導体層上方に、前記酸化物半導体層に接するように第２の絶縁層を形成し、
    前記第２の絶縁層上方に、ゲート電極を形成する半導体装置の作製方法であって、
    前記熱処理の雰囲気は、不活性ガス雰囲気から酸化性ガスを含む雰囲気に切り替えられることを特徴とする半導体装置の作製方法。
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US (3) US8525304B2 (ja)
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WO (1) WO2011145634A1 (ja)

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102906882B (zh) 2010-05-21 2015-11-25 株式会社半导体能源研究所 半导体装置及其制造方法
WO2011145633A1 (en) 2010-05-21 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101872927B1 (ko) 2010-05-21 2018-06-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011145634A1 (en) * 2010-05-21 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9570678B1 (en) 2010-06-08 2017-02-14 Crossbar, Inc. Resistive RAM with preferental filament formation region and methods
US9601692B1 (en) 2010-07-13 2017-03-21 Crossbar, Inc. Hetero-switching layer in a RRAM device and method
US8946046B1 (en) 2012-05-02 2015-02-03 Crossbar, Inc. Guided path for forming a conductive filament in RRAM
KR101938726B1 (ko) 2010-06-11 2019-01-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
US8884261B2 (en) 2010-08-23 2014-11-11 Crossbar, Inc. Device switching using layered device structure
US8569172B1 (en) 2012-08-14 2013-10-29 Crossbar, Inc. Noble metal/non-noble metal electrode for RRAM applications
USRE46335E1 (en) 2010-11-04 2017-03-07 Crossbar, Inc. Switching device having a non-linear element
US8502185B2 (en) 2011-05-31 2013-08-06 Crossbar, Inc. Switching device having a non-linear element
US9443984B2 (en) * 2010-12-28 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9082860B2 (en) 2011-03-31 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9620206B2 (en) 2011-05-31 2017-04-11 Crossbar, Inc. Memory array architecture with two-terminal memory cells
US8619459B1 (en) 2011-06-23 2013-12-31 Crossbar, Inc. High operating speed resistive random access memory
US8946669B1 (en) 2012-04-05 2015-02-03 Crossbar, Inc. Resistive memory device and fabrication methods
US9627443B2 (en) 2011-06-30 2017-04-18 Crossbar, Inc. Three-dimensional oblique two-terminal memory with enhanced electric field
US9166163B2 (en) * 2011-06-30 2015-10-20 Crossbar, Inc. Sub-oxide interface layer for two-terminal memory
US9564587B1 (en) 2011-06-30 2017-02-07 Crossbar, Inc. Three-dimensional two-terminal memory with enhanced electric field and segmented interconnects
JP5875874B2 (ja) * 2012-01-17 2016-03-02 株式会社アルバック バリア膜の形成方法、及び強誘電体デバイスの製造方法
KR102097171B1 (ko) * 2012-01-20 2020-04-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8901556B2 (en) 2012-04-06 2014-12-02 Semiconductor Energy Laboratory Co., Ltd. Insulating film, method for manufacturing semiconductor device, and semiconductor device
US9685608B2 (en) 2012-04-13 2017-06-20 Crossbar, Inc. Reduced diffusion in metal electrode for two-terminal memory
US8658476B1 (en) 2012-04-20 2014-02-25 Crossbar, Inc. Low temperature P+ polycrystalline silicon material for non-volatile memory device
CN104380473B (zh) 2012-05-31 2017-10-13 株式会社半导体能源研究所 半导体装置
US9741765B1 (en) 2012-08-14 2017-08-22 Crossbar, Inc. Monolithically integrated resistive memory using integrated-circuit foundry compatible processes
US9583701B1 (en) 2012-08-14 2017-02-28 Crossbar, Inc. Methods for fabricating resistive memory device switching material using ion implantation
TWI709244B (zh) 2012-09-24 2020-11-01 日商半導體能源研究所股份有限公司 半導體裝置
WO2014046222A1 (en) 2012-09-24 2014-03-27 Semiconductor Energy Laboratory Co., Ltd. Display device
US9576616B2 (en) 2012-10-10 2017-02-21 Crossbar, Inc. Non-volatile memory with overwrite capability and low write amplification
WO2014061762A1 (en) 2012-10-17 2014-04-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR102227591B1 (ko) 2012-10-17 2021-03-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9299855B2 (en) * 2013-08-09 2016-03-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having dual gate insulating layers
WO2015084026A1 (ko) * 2013-12-02 2015-06-11 주식회사 엘앤에프신소재 리튬 이차 전지용 양극 활물질, 이의 제조방법 및 이를 포함하는 리튬 이차 전지
US10290801B2 (en) 2014-02-07 2019-05-14 Crossbar, Inc. Scalable silicon based resistive memory device
JP6705663B2 (ja) * 2015-03-06 2020-06-03 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
US11257722B2 (en) 2017-07-31 2022-02-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide containing gallium indium and zinc

Family Cites Families (140)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP3430850B2 (ja) * 1997-03-27 2003-07-28 セイコーエプソン株式会社 ３端子型非線形素子及びその製造方法
JP3313635B2 (ja) * 1997-12-17 2002-08-12 株式会社東芝 汚染金属の除去方法及び結合生成物の処理方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
JP4420305B2 (ja) * 2000-09-08 2010-02-24 株式会社オハラ 光透過用合成石英ガラスの紫外線照射耐性の判定方法
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3969057B2 (ja) * 2001-10-26 2007-08-29 松下電工株式会社 絶縁薄膜の形成方法、絶縁薄膜の形成装置、電界放射型電子源およびｍｏｓｆｅｔ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4158009B2 (ja) 2001-12-11 2008-10-01 信越化学工業株式会社 合成石英ガラスインゴット及び合成石英ガラスの製造方法
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) * 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
JP2004071696A (ja) 2002-08-02 2004-03-04 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
CN102354658B (zh) 2004-03-12 2015-04-01 独立行政法人科学技术振兴机构 薄膜晶体管的制造方法
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
EP1624333B1 (en) * 2004-08-03 2017-05-03 Semiconductor Energy Laboratory Co., Ltd. Display device, manufacturing method thereof, and television set
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
EP1810335B1 (en) 2004-11-10 2020-05-27 Canon Kabushiki Kaisha Light-emitting device
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
JP5126729B2 (ja) 2004-11-10 2013-01-23 キヤノン株式会社 画像表示装置
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
EP1812969B1 (en) 2004-11-10 2015-05-06 Canon Kabushiki Kaisha Field effect transistor comprising an amorphous oxide
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
RU2358355C2 (ru) 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Полевой транзистор
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
JP5015470B2 (ja) * 2006-02-15 2012-08-29 財団法人高知県産業振興センター 薄膜トランジスタ及びその製法
JP2007220818A (ja) * 2006-02-15 2007-08-30 Kochi Prefecture Sangyo Shinko Center 薄膜トランジスタ及びその製法
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP2007250982A (ja) 2006-03-17 2007-09-27 Canon Inc 酸化物半導体を用いた薄膜トランジスタ及び表示装置
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) * 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
JP5305630B2 (ja) * 2006-12-05 2013-10-02 キヤノン株式会社 ボトムゲート型薄膜トランジスタの製造方法及び表示装置の製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
JP2008282913A (ja) * 2007-05-09 2008-11-20 Nippon Shokubai Co Ltd 酸化銅系半導体薄膜の製造方法および酸化銅系半導体薄膜
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
ATE490560T1 (de) * 2007-05-31 2010-12-15 Canon Kk Verfahren zur herstellung eines dünnschichttransistors mit einem oxidhalbleiter
JP5164745B2 (ja) 2007-09-03 2013-03-21 株式会社半導体エネルギー研究所 記憶装置
JP5213422B2 (ja) * 2007-12-04 2013-06-19 キヤノン株式会社 絶縁層を有する酸化物半導体素子およびそれを用いた表示装置
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP5467728B2 (ja) * 2008-03-14 2014-04-09 富士フイルム株式会社 薄膜電界効果型トランジスタおよびその製造方法
KR101344594B1 (ko) 2008-05-22 2013-12-26 이데미쓰 고산 가부시키가이샤 스퍼터링 타겟, 그것을 이용한 비정질 산화물 박막의 형성 방법, 및 박막 트랜지스터의 제조 방법
JP5616038B2 (ja) * 2008-07-31 2014-10-29 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI413260B (zh) * 2008-07-31 2013-10-21 Semiconductor Energy Lab 半導體裝置及其製造方法
JP5608347B2 (ja) * 2008-08-08 2014-10-15 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の作製方法
JP5480554B2 (ja) 2008-08-08 2014-04-23 株式会社半導体エネルギー研究所 半導体装置
JP5291105B2 (ja) * 2008-08-15 2013-09-18 株式会社アルバック 電界効果型トランジスタの製造方法
US10644163B2 (en) * 2008-08-27 2020-05-05 Idemitsu Kosan Co., Ltd. Semiconductor film comprising an oxide containing in atoms, Sn atoms and Zn atoms
JP5627071B2 (ja) 2008-09-01 2014-11-19 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9082857B2 (en) 2008-09-01 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising an oxide semiconductor layer
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
EP2421030B1 (en) * 2008-09-19 2020-10-21 Semiconductor Energy Laboratory Co., Ltd. Display device
WO2010032638A1 (en) 2008-09-19 2010-03-25 Semiconductor Energy Laboratory Co., Ltd. Display device
WO2010038820A1 (en) 2008-10-03 2010-04-08 Semiconductor Energy Laboratory Co., Ltd. Display device
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5484853B2 (ja) * 2008-10-10 2014-05-07 株式会社半導体エネルギー研究所 半導体装置の作製方法
JPWO2010047077A1 (ja) * 2008-10-23 2012-03-22 出光興産株式会社 薄膜トランジスタ及びその製造方法
WO2011002046A1 (en) 2009-06-30 2011-01-06 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
WO2011004723A1 (en) 2009-07-10 2011-01-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method the same
JP5403464B2 (ja) * 2009-08-14 2014-01-29 Ｎｌｔテクノロジー株式会社 薄膜デバイス及びその製造方法
KR101995704B1 (ko) * 2009-11-20 2019-07-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
KR101399609B1 (ko) * 2010-02-05 2014-05-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 및 반도체 장치의 제조 방법
KR101872927B1 (ko) 2010-05-21 2018-06-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN102906882B (zh) * 2010-05-21 2015-11-25 株式会社半导体能源研究所 半导体装置及其制造方法
WO2011145633A1 (en) 2010-05-21 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011145634A1 (en) * 2010-05-21 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

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