JP2012009842A - 半導体装置及びその作製方法 - Google Patents

半導体装置及びその作製方法 Download PDF

Info

Publication number
JP2012009842A
JP2012009842A JP2011111961A JP2011111961A JP2012009842A JP 2012009842 A JP2012009842 A JP 2012009842A JP 2011111961 A JP2011111961 A JP 2011111961A JP 2011111961 A JP2011111961 A JP 2011111961A JP 2012009842 A JP2012009842 A JP 2012009842A
Authority
JP
Japan
Prior art keywords
oxide semiconductor
semiconductor film
transistor
film
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2011111961A
Other languages
English (en)
Inventor
Shunpei Yamazaki
舜平 山崎
Toshinari Sasaki
俊成 佐々木
Kosei Noda
耕生 野田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2011111961A priority Critical patent/JP2012009842A/ja
Publication of JP2012009842A publication Critical patent/JP2012009842A/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02551—Group 12/16 materials
    • H01L21/02554—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/38—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions
    • H01L21/385—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
  • Physical Vapour Deposition (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

【課題】酸化物半導体を用いた半導体装置に安定した電気的特性を付与し、高信頼性化することを目的の一とする。
【解決手段】トランジスタのチャネル形成領域となる酸化物半導体膜を、２００℃を超える温度のスパッタリング法で形成することにより、昇温脱離分析において、前記酸化物半導体膜から脱離する水分子の数を０．５個／ｎｍ３以下とすることができる。酸化物半導体を用いたトランジスタにとって電気的特性の変動要因となる水素、水、水酸基または水素化物などの水素原子を含む物質が、酸化物半導体膜へ混入するのを防止することにより、酸化物半導体膜を高純度化および電気的にｉ型（真性）化することができる。
【選択図】図１

Description

半導体装置および半導体装置の作製方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（表示装置）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
例えば、トランジスタのチャネル形成領域に用いられる半導体層として、電子キャリア濃度が１０１８／ｃｍ３未満であるインジウム（Ｉｎ）、ガリウム（Ｇａ）、および亜鉛（Ｚｎ）を含む非晶質酸化物を用いたトランジスタが開示されている（特許文献１参照）。
特開２００６−１６５５２８号公報
しかしながら、酸化物半導体は、デバイス作製工程において電子供与体（ドナー）を生成する水素や水の混入などが生じると、その電気伝導度が変化する恐れがある。このような現象は、酸化物半導体を用いたトランジスタなどの半導体装置にとって、電気的特性の変動要因となる。
上述の問題に鑑み、安定した電気的特性を有する酸化物半導体を用いた半導体装置を提供することを目的の一とする。
本発明の一態様は、酸化物半導体膜を用いるトランジスタの電気的特性変動を抑止するため、変動要因となる水、水素、水酸基又は水素化物（水素化合物ともいう）などの不純物が酸化物半導体膜に混入することを防止するものである。
本発明の一態様は、トランジスタのチャネル形成領域に酸化物半導体膜が用いられ、酸化物半導体膜は、昇温脱離分析において、水分子の脱離が０．５個／ｎｍ３以下である半導体装置である。
また、本発明の一態様は、トランジスタのチャネル形成領域に酸化物半導体膜が用いられ、酸化物半導体膜は、昇温脱離分析において、水分子の脱離が０．１個／ｎｍ３以下である半導体装置である。
また、本発明の一態様は、トランジスタのチャネル形成領域となる酸化物半導体膜を、２００℃を超える温度のスパッタリング法で形成することにより、昇温脱離分析において、酸化物半導体膜から脱離する水分子の数を０．５個／ｎｍ３以下とする半導体装置の作製方法である。なお、上記温度の上限は５００℃以下であることが望ましい。
また、本発明の一態様は、トランジスタのチャネル形成領域となる酸化物半導体膜を、３００℃を超える温度のスパッタリング法で形成することにより、昇温脱離分析において、酸化物半導体膜から脱離する水分子の数を０．１個／ｎｍ３以下とする半導体装置の作製方法である。なお、上記温度の上限は５００℃以下であることが望ましい。
上記において、酸化物半導体膜は、Ｉｎ、Ｇａ、Ｚｎの少なくとも一を含むことが好ましい。
上記において、酸化物半導体膜の形成雰囲気は、希ガス雰囲気、酸素雰囲気、または希ガスと酸素の混合雰囲気であることが望ましい。また、上記において、トランジスタは、ガラス基板上に形成されることが好ましい。
また、減圧状態に保持された成膜室内に基板を保持し、基板温度が２００℃を超えて５００℃以下、好ましくは３００℃を超えて５００℃以下、より好ましくは３５０℃以上４５０℃以下となるように加熱しながら酸化物半導体膜を成膜する。基板を加熱しながら酸化物半導体膜を成膜することにより、酸化物半導体を用いたトランジスタにとって電気的特性の変動要因となる水素、水、水酸基または水素化物などの水素原子を含む物質が、酸化物半導体膜に混入することを防止できる。
本明細書において、ｉ型（真性）の酸化物半導体とは、酸化物半導体にとってのｎ型不純物である水素を酸化物半導体から除去し、酸化物半導体の主成分以外の不純物が極力含まれないように高純度化した酸化物半導体をいう。
高純度化された酸化物半導体膜を有するトランジスタは、しきい値電圧やオン電流などの電気的特性に温度依存性がほとんど見られない。また、光劣化によるトランジスタ特性の変動も少ない。
本発明の一態様により、安定した電気特性を有するトランジスタを提供することができる。
または、本発明の一態様により、電気特性が良好で信頼性の高いトランジスタを有する半導体装置を提供することができる。
半導体装置の一態様を示す平面図および断面図。 半導体装置を示す図。 半導体装置の作製工程の一例を示す図。 半導体装置の作製工程の一例を示す図。 半導体装置の一形態を説明する図。 半導体装置の一形態を説明する図。 半導体装置の一形態を説明する図。 半導体装置の一形態を説明する図。 電子機器を示す図。 酸化物半導体膜の昇温脱離分析の結果を示す図。 酸化物半導体膜の昇温脱離分析の結果を示す図。 酸化物半導体膜の昇温脱離分析の結果を示す図。 酸化物半導体膜の昇温脱離分析の結果を示す図。 酸化物半導体膜の昇温脱離分析の結果を示す図。 酸化物半導体膜の昇温脱離分析の結果を示す図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。また、本明細書において発明を特定するための事項として固有の名称を示すものではない。
（実施の形態１）
本実施の形態では、半導体装置および半導体装置の作製方法の一形態を、図１乃至図４を用いて説明する。
〈半導体装置の構成例〉
図１には、開示する発明の一態様に係る半導体装置の例として、トランジスタ１１０の平面図および断面図を示す。ここで、図１（Ａ）は平面図であり、図１（Ｂ）および図１（Ｃ）はそれぞれ、図１（Ａ）におけるＡ−Ｂ断面およびＣ−Ｄ断面に係る断面図である。なお、図１（Ａ）では、煩雑になることを避けるため、トランジスタ１１０の構成要素の一部（例えばゲート絶縁膜２１２など）を省略している。
図１に示すトランジスタ１１０は、基板２００上の、絶縁膜２０２、酸化物半導体膜２０６ａ、ソース電極２０８ａ、ドレイン電極２０８ｂ、ゲート絶縁膜２１２、ゲート電極２１４を含む。図１に示すトランジスタにおいて、酸化物半導体膜２０６ａは、絶縁膜２０２上に接して設けられている。
酸化物半導体膜２０６ａは、水素、水、水酸基または水素化物（水素化合物ともいう）などの不純物が除去されたものである。酸化物半導体膜２０６ａは、例えば、昇温脱離分析（ＴＤＳ：Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）により水分子の脱離が０．５個／ｎｍ３以下、好ましくは０．１個／ｎｍ３以下となる膜である。
酸化物半導体中で、電子供与体となり得る不純物を極めて少ないレベルにまで低減することにより、酸化物半導体を高純度化またはｉ型（真性）化することができる。このように、高純度化またはｉ型化された酸化物半導体膜２０６ａをトランジスタ１１０のチャネル形成領域に用いることにより、トランジスタ１１０の電気的特性の変動を抑制することができるため、トランジスタの信頼性を向上させることができる。
また、高純度化またはｉ型化された酸化物半導体中では、キャリアが極めて少なく（ゼロに近い）、キャリア密度は非常に小さい値（１×１０１４／ｃｍ３以下、好ましくは１×１０１２／ｃｍ３以下）をとる。これにより、トランジスタがオフ状態のときのリーク電流（オフ電流）を極めて低減することができる。
図２（Ａ）乃至図２（Ｄ）に、トランジスタ１１０とは異なる構成のトランジスタの断面構造を示す。開示する発明の一態様に係るトランジスタとして、図２（Ａ）では、トップゲート型のトランジスタ、図２（Ｂ）乃至図２（Ｄ）では、ボトムゲート型のトランジスタを示している。
図２（Ａ）に示すトランジスタ１２０は、基板２００上に、絶縁膜２０２、酸化物半導体膜２０６ａ、ソース電極２０８ａ、ドレイン電極２０８ｂ、ゲート絶縁膜２１２、ゲート電極２１４を含む点で、トランジスタ１１０と共通している。トランジスタ１２０とトランジスタ１１０との相違は、酸化物半導体膜２０６ａと、ソース電極２０８ａやドレイン電極２０８ｂが接続する位置である。すなわち、トランジスタ１２０では、酸化物半導体膜２０６ａの下部において、酸化物半導体膜２０６ａと、ソース電極２０８ａやドレイン電極２０８ｂとが接している構造となる。
図２（Ｂ）に示すトランジスタ３１０は、ボトムゲート型のトランジスタであり、基板４００上に、ゲート電極４０１、ゲート電極４０１を覆うようにゲート絶縁膜４０２、酸化物半導体膜４０３ａ、ソース電極４０５ａ、ドレイン電極４０５ｂ、および絶縁膜４０７を含む。
図２（Ｃ）に示すトランジスタ３２０は、トランジスタ３１０の構成に対して、絶縁膜４０７上であって酸化物半導体膜４０３ａのチャネル形成領域に重畳する領域に導電膜４１０を設けた構成である。その他の構成要素については、図２（Ｂ）と同様である。なお、導電膜４１０は、バックゲート電極として機能してもよい。導電膜４１０は、ゲート電極４０１と導電膜４１０とで酸化物半導体膜４０３ａのチャネル形成領域を挟むように配置される。導電膜４１０の電位を変化させることで、トランジスタのしきい値電圧を変化させることができる。
図２（Ｄ）に示すトランジスタ３３０は、基板４００上に、ゲート電極４０１、ゲート絶縁膜４０２、酸化物半導体膜４０３ａ、ソース電極４０５ａ、ドレイン電極４０５ｂ、および絶縁膜４０７を含む点で、図２（Ｂ）に示すトランジスタ３１０と共通している。図２（Ｂ）に示すトランジスタ３１０と、図２（Ｄ）に示すトランジスタ３３０との相違は、酸化物半導体膜４０３ａと、ソース電極４０５ａやドレイン電極４０５ｂが接続する位置である。すなわち、トランジスタ３３０では、酸化物半導体膜４０３ａの下部において、酸化物半導体膜４０３ａと、ソース電極４０５ａやドレイン電極４０５ｂとが接している構造となる。また、絶縁膜４０７上に絶縁膜４０９を設ける構成とすることもできる。
〈トランジスタの作製工程の例〉
以下、図３および図４を用いて、トランジスタの作製工程の例について説明する。
〈トランジスタ１１０の作製工程〉
図３（Ａ）乃至図３（Ｅ）を用いて、図１に示すトランジスタ１１０の作製工程の一例について説明する。
まず、基板２００上に絶縁膜２０２を形成する（図３（Ａ）参照）。
基板２００の材質等に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板などを、基板２００として用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板２００として用いてもよい。
また、基板２００として、可撓性基板を用いてもよい。可撓性基板上にトランジスタを設ける場合、可撓性基板上に直接的にトランジスタを作り込んでもよいし、また、これらの基板に剥離層が設けられたものを用いてもよい。この基板にトランジスタを形成した後、剥離層にてトランジスタを剥離して、他の基板、例えば、可撓性基板に転置してもよい。
絶縁膜２０２は、シリコン酸化物、シリコン窒化物、アルミニウム酸化物、アルミニウム窒化物、ガリウム酸化物、これらの混合材料、などを用いて、単層構造または積層構造で形成することができる。また、絶縁膜２０２は、例えば、プラズマＣＶＤ法やスパッタリング法などの成膜方法を用いて作製することができる。
絶縁膜２０２は、水素、水、水酸基または水素化物などの不純物（水素原子を含む物質とも記す）を混入させない方法を用いて成膜することが好ましい。絶縁膜２０２に水素原子を含む物質が含まれると、その水素原子を含む物質の酸化物半導体膜２０６への侵入、又は水素原子を含む物質による酸化物半導体膜２０６中の酸素の引き抜き、が生じるおそれがある。これにより、酸化物半導体膜２０６のバックチャネルが低抵抗化（ｎ型化）してしまい、寄生チャネルが形成されるおそれがある。よって、絶縁膜２０２はできるだけ水素原子を含む物質を含まない膜になるように作製することが好ましい。例えば、スパッタリング法によって成膜するのが好ましく、成膜する際に用いるスパッタガスとしては、水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
次に、絶縁膜２０２上に酸化物半導体膜２０６を形成する（図３（Ｂ）参照）。
酸化物半導体膜２０６に用いる材料としては、少なくともＩｎ、Ｇａ、Ｓｎ、Ｚｎ、Ａｌ、Ｍｇ、Ｈｆ及びランタノイドから選ばれた一種以上の元素を含有する材料を用いることができる。例えば、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｈｆ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｌａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｃｅ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｐｒ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｎｄ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｍ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｅｕ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｇｄ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｔｂ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｄｙ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｈｏ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｅｒ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｔｍ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｙｂ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｌｕ−Ｚｎ−Ｏ系の材料や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｚｎ−Ｏ系の材料、Ｚｎ−Ｍｇ−Ｏ系の材料、Ｓｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｇａ−Ｏ系の材料や、一元系金属酸化物Ｉｎ−Ｏ系の材料、Ｓｎ−Ｏ系の材料、Ｚｎ−Ｏ系の材料などを用いることができる。また、上記の材料にＳｉＯ２を含ませてもよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の材料とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物膜、という意味であり、その組成比は特に問わない。また、ＩｎとＧａとＺｎ以外の元素を含んでいてもよい。
また、酸化物半導体膜２０６は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される材料を用いた薄膜とすることができる。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の金属元素を示す。例えば、Ｍとして、Ｇａ、ＧａおよびＡｌ、ＧａおよびＭｎ、またはＧａおよびＣｏなどを用いることができる。
また、酸化物半導体膜２０６の厚さは、３ｎｍ以上３０ｎｍ以下とするのが望ましい。酸化物半導体膜２０６を厚くしすぎると（例えば、膜厚を５０ｎｍ以上）、トランジスタがノーマリーオンとなってしまうおそれがあるためである。
酸化物半導体膜２０６は、水素、水、水酸基又は水素化物などの不純物が混入しにくい方法で作製するのが望ましい。例えば、スパッタリング法などを用いて作製することができる。
本実施の形態では、酸化物半導体膜２０６を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物ターゲットを用いたスパッタリング法により形成する。
酸化物半導体としてＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料を用いる場合、ターゲットとしては、例えば、組成比として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］のターゲットを用いることができる。なお、ターゲットの材料および組成を上述に限定する必要はない。例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比のターゲットを用いることもできる。
また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、ターゲットとしては、組成比として、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１〜１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３：４）とする。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
ターゲットの充填率は、９０％以上１００％以下、好ましくは９５％以上９９．９％以下とする。充填率の高いターゲットを用いることにより、成膜した酸化物半導体膜２０６は緻密な膜とすることができるためである。
成膜の雰囲気は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または、希ガスと酸素の混合雰囲気下などとすればよい。また、酸化物半導体膜への水素、水、水酸基、水素化物などの混入を防ぐために、水素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスを用いた雰囲気とすることが望ましい。
例えば、酸化物半導体膜２０６は、次のように形成することができる。
まず、減圧状態に保持された成膜室内に基板２００を保持し、基板温度が、２００℃を超えて５００℃以下、好ましくは３００℃を超えて５００℃以下、より好ましくは３５０℃以上４５０℃以下となるように加熱する。
次に、成膜室内の残留水分を除去しつつ、水素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスを導入し、上記ターゲットを用いて基板２００上に酸化物半導体膜２０６を成膜する。成膜室内の残留水分を除去するためには、排気手段として、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどの吸着型の真空ポンプを用いることが望ましい。また、排気手段は、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素、水、水酸基または水素化物などの不純物（より好ましくは炭素原子を含む化合物も）などが除去されているため、当該成膜室で成膜した酸化物半導体膜２０６に含まれる水素、水、水酸基または水素化物などの不純物の濃度を低減することができる。
成膜中の基板温度が低温（例えば、１００℃以下）の場合、酸化物半導体膜２０６に水素原子を含む物質が混入するおそれがあるため、基板２００を上述の温度で加熱することが好ましい。基板２００を上述の温度で加熱して、酸化物半導体膜２０６の成膜を行うことにより、基板温度は高温となるため、水素結合は熱により切断され、酸化物半導体膜２０６に取り込まれにくい。したがって、基板２００が上述の温度で加熱された状態で、酸化物半導体膜２０６の成膜を行うことにより、酸化物半導体膜２０６に含まれる水素、水、水酸基または水素化物などの不純物の濃度を十分に低減することができる。また、スパッタリングによる損傷を軽減することができる。
酸化物半導体膜２０６に含まれる水の含有量の測定法としては、昇温脱離分析法（ＴＤＳ：Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）が挙げられる。例えば、室温から４００℃程度に温度を上げていくことにより、２００℃から３００℃程度にかけて酸化物半導体膜に含まれる水、水素、水酸基などの脱離を観測することができる。本実施の形態で得られた酸化物半導体膜２０６は、昇温脱離分析により水分子の脱離が０．５個／ｎｍ３以下、好ましくは０．１個／ｎｍ３以下となる膜にすることができる。
成膜条件の一例として、基板とターゲットの間との距離を６０ｍｍ、圧力を０．４Ｐａ、直流（ＤＣ）電源を０．５ｋＷ、基板温度を４００℃、成膜雰囲気を酸素（酸素流量比率１００％）雰囲気とする。なお、パルス直流電源を用いると、成膜時に発生する粉状物質（パーティクル、ごみともいう）が軽減でき、膜厚分布も均一となるため好ましい。
なお、酸化物半導体膜２０６をスパッタリング法により形成する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、絶縁膜２０２の表面に付着している粉状物質（パーティクル、ごみともいう）を除去することが好ましい。逆スパッタとは、基板側に電圧を印加し、基板近傍にプラズマを形成して、基板の表面を改質する方法である。なお、アルゴンに代えて、窒素、ヘリウム、酸素などのガスを用いてもよい。
次に、酸化物半導体膜２０６を加工して島状の酸化物半導体膜２０６ａを形成する（図３（Ｃ）参照）。
酸化物半導体膜２０６の加工は、所望の形状のマスクを酸化物半導体膜２０６上に形成した後、当該酸化物半導体膜２０６をエッチングすることによって行うことができる。上述のマスクは、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェット法などの方法を用いてマスクを形成しても良い。なお、酸化物半導体膜２０６のエッチングは、ドライエッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いてもよい。
その後、酸化物半導体膜２０６ａに対して、熱処理（第１の熱処理）を行ってもよい。熱処理を行うことによって、酸化物半導体膜２０６ａ中に含まれる水素原子を含む物質をさらに除去し、酸化物半導体膜２０６ａの構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。熱処理の温度は、不活性ガス雰囲気下、２５０℃以上７００℃以下、好ましくは４５０℃以上６００℃以下、または基板の歪み点未満とする。不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、４５０℃、１時間の条件で行うことができる。この間、酸化物半導体膜２０６ａは大気に触れさせず、水や水素の混入が生じないようにする。
ところで、上述の熱処理には水素や水などを除去する効果があるから、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該熱処理は、例えば、酸化物半導体膜を島状に加工した後、ゲート絶縁膜の形成後などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。
次に、絶縁膜２０２および酸化物半導体膜２０６ａ上に、ソース電極およびドレイン電極（これと同じ層で形成される配線を含む）を形成するための導電膜を形成し、当該導電膜を加工して、ソース電極２０８ａおよびドレイン電極２０８ｂを形成する（図３（Ｄ）参照）。なお、ここで形成されるソース電極２０８ａの端部とドレイン電極２０８ｂの端部との間隔によって、トランジスタのチャネル長Ｌが決定されることになる。
ソース電極２０８ａおよびドレイン電極２０８ｂに用いる導電膜としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。また、Ａｌ、Ｃｕなどの金属膜の下側または上側の一方または双方にＴｉ、Ｍｏ、Ｗなどの高融点金属膜またはそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を積層させた構成を用いても良い。
また、ソース電極２０８ａおよびドレイン電極２０８ｂに用いる導電膜は、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。
導電膜の加工は、レジストマスクを用いたエッチングによって行うことができる。当該エッチングに用いるレジストマスク形成時の露光には、紫外線やＫｒＦレーザ光やＡｒＦレーザ光などを用いるとよい。
なお、チャネル長Ｌ＝２５ｎｍ未満の露光を行う場合には、例えば、数ｎｍ〜数１０ｎｍと極めて波長が短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いて、レジストマスク形成時の露光を行うとよい。超紫外線による露光は、解像度が高く焦点深度も大きい。したがって、後に形成されるトランジスタのチャネル長Ｌを微細化することが可能であり、回路の動作速度を高めることができる。
また、いわゆる多階調マスクによって形成されたレジストマスクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成されたレジストマスクは、複数の膜厚を有する形状となり、アッシングによってさらに形状を変形させることができるため、異なるパターンに加工する複数のエッチング工程に用いることが可能である。このため、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。つまり、工程の簡略化が可能となる。
なお、導電膜のエッチングの際に、酸化物半導体膜２０６ａの一部がエッチングされ、溝部（凹部）を有する酸化物半導体膜２０６ａとなることもある。
その後、Ｎ２Ｏ、Ｎ２、またはＡｒなどのガスを用いたプラズマ処理を行い、露出している酸化物半導体膜２０６ａの表面に付着した水などを除去してもよい。
次に、ソース電極２０８ａおよびドレイン電極２０８ｂを覆い、かつ、酸化物半導体膜２０６ａの一部と接するように、ゲート絶縁膜２１２を形成する。その後、ゲート電極（これと同じ層で形成される配線を含む）を形成するための導電膜を形成し、当該導電膜を加工して、ゲート電極２１４を形成する（図３（Ｅ）参照）。
ゲート絶縁膜２１２については、シリコン酸化物、シリコン窒化物、アルミニウム酸化物、アルミニウム窒化物、ガリウム酸化物、これらの混合材料、などを用いて、単層構造または積層構造で形成することができる。また、ゲート絶縁膜２１２として、ガリウム酸化物（例えば、酸化ガリウム）に酸化シリコンを０〜２０ａｔｏｍ％添加したものを用いることもできる。さらに、トランジスタのゲート絶縁膜として機能することを考慮して、酸化ハフニウムなどの比誘電率が高い材料を採用しても良い。ここで、ゲート絶縁膜２１２を形成した後、脱水化処理、脱水素化処理を行っても良い。
なお、酸化物半導体膜２０６、酸化物半導体膜２０６ａ、またはゲート絶縁膜２１２の形成後のいずれかにおいて、酸素ドープ処理を行ってもよい。酸素ドープとは、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれかを含む）をバルクに添加することを言う。なお、当該「バルク」の用語は、酸素を、薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、「酸素ドープ」には、プラズマ化した酸素をバルクに添加する「酸素プラズマドープ」が含まれる。
酸素ドープ処理を行うことによって、酸化物半導体膜の酸素欠損に起因するしきい値電圧Ｖｔｈのばらつきを低減すると共に、しきい値電圧のシフト量ΔＶｔｈを低減することができる。
酸素ドープ処理は、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）方式を用いて励起された酸素プラズマを用いて行うことが好ましい。
ゲート電極２１４は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。なお、ゲート電極２１４は、単層構造としても良いし、積層構造としても良い。
以上の工程で、トランジスタ１１０を形成することができる（図３（Ｅ）参照）。
〈トランジスタ１２０の作製工程〉
次に、図２（Ａ）に示すトランジスタ１２０の作製工程の一例について説明する。
まず、基板２００上に絶縁膜２０２を形成する。基板２００及び絶縁膜２０２の詳細については、トランジスタ１１０の作製工程に関する記載を参酌できる。
次に、絶縁膜２０２上に、ソース電極およびドレイン電極（これと同じ層で形成される配線を含む）を形成するための導電膜を形成し、当該導電膜を加工して、ソース電極２０８ａおよびドレイン電極２０８ｂを形成する。ソース電極２０８ａおよびドレイン電極２０８ｂの詳細については、トランジスタ１１０の作製工程に関する記載を参酌できる。
次に、絶縁膜２０２上に、ソース電極２０８ａおよびドレイン電極２０８ｂと接続する酸化物半導体膜を形成し、当該酸化物半導体膜を加工して島状の酸化物半導体膜２０６ａを形成する。酸化物半導体膜２０６ａ詳細については、トランジスタ１１０の作製工程に関する記載を参酌できる。
次に、ソース電極２０８ａおよびドレイン電極２０８ｂを覆い、かつ、酸化物半導体膜２０６ａの一部と接するようにゲート絶縁膜２１２を形成し、その後、ゲート電極２１４を形成する。ゲート絶縁膜２１２およびゲート電極２１４の詳細については、トランジスタ１１０の作製工程に関する記載を参酌できる。
なお、トランジスタ１２０の作製工程において、酸化物半導体膜を形成した後のいずれかの工程で、酸化物半導体膜の脱水化処理、脱水素化処理を行うことが好ましい。
以上の工程で、トランジスタ１２０を形成することができる（図２（Ａ）参照）。
〈トランジスタ３１０およびトランジスタ３２０の作製工程〉
次に、図４（Ａ）乃至図４（Ｄ）を用いて、図２（Ｂ）に示すトランジスタ３１０および図２（Ｃ）に示すトランジスタ３２０の作製工程の一例について説明する。
まず、基板４００上にゲート電極（これと同じ層で形成される配線を含む）を形成するための導電膜を形成し、当該導電膜を加工して、ゲート電極４０１を形成する。その後、ゲート電極４０１を覆うようにゲート絶縁膜４０２を形成する（図４（Ａ）参照）。基板４００およびゲート電極４０１の詳細については、それぞれ、基板２００およびゲート電極２１４に関する記載を参酌できる。
ゲート絶縁膜４０２の詳細については、ゲート絶縁膜２１２に関する記載を参酌できる。
次に、ゲート絶縁膜４０２上に酸化物半導体膜４０３を形成する（図４（Ｂ）参照）。酸化物半導体膜４０３の詳細については、酸化物半導体膜２０６の記載を参酌できる。
次に、酸化物半導体膜４０３を加工して島状の酸化物半導体膜４０３ａを形成する（図４（Ｃ）参照）。酸化物半導体膜４０３の加工方法の詳細については、酸化物半導体膜２０６の加工方法に関する記載を参酌できる。
次に、ゲート絶縁膜４０２および酸化物半導体膜４０３ａ上に、ソース電極およびドレイン電極（これと同じ層で形成される配線を含む）を形成するための導電膜を形成し、当該導電膜を加工して、ソース電極４０５ａおよびドレイン電極４０５ｂを形成する。その後、酸化物半導体膜４０３ａ、ソース電極４０５ａおよびドレイン電極４０５ｂを覆うように絶縁膜４０７を形成する（図４（Ｄ）参照）。ソース電極４０５ａおよびドレイン電極４０５ｂの詳細については、ソース電極２０８ａおよびドレイン電極２０８ｂの記載を参酌できる。また、絶縁膜４０７の詳細については、絶縁膜２０２の記載を参酌できる。
以上の工程でトランジスタ３１０が形成される（図４（Ｄ）参照）。
さらに、図４（Ｄ）において、絶縁膜４０７上に導電膜４１０を形成することにより、図２（Ｃ）に示すトランジスタ３２０を形成することができる。導電膜４１０の詳細については、ゲート電極４０１に関する記載を参酌できる。なお、導電膜４１０は、バックゲート電極として機能する。バックゲート電極の電位を変化させることで、トランジスタのしきい値電圧を変化させることができる。
なお、トランジスタ３１０及びトランジスタ３２０の作製工程において、酸化物半導体膜を形成した後のいずれかの工程で、酸化物半導体膜の脱水化処理、脱水素化処理を行うことが好ましい。
〈トランジスタ３３０の作製工程〉
次に、図２（Ｄ）に示すトランジスタ３３０の作製工程について説明する。
まず、基板４００上にゲート電極（これと同じ層で形成される配線を含む）を形成するための導電膜を形成し、当該導電膜を加工して、ゲート電極４０１を形成する。その後、ゲート電極４０１を覆うようにゲート絶縁膜４０２を形成する。基板４００およびゲート電極４０１、ゲート絶縁膜４０２の詳細については、それぞれ、基板２００およびゲート電極２１４、ゲート絶縁膜２１２に関する記載を参酌できる。
次に、ゲート絶縁膜４０２上にソース電極およびドレイン電極（これと同じ層で形成される配線を含む）を形成するための導電膜を形成し、当該導電膜を加工して、ソース電極４０５ａおよびドレイン電極４０５ｂを形成する。ソース電極４０５ａおよびドレイン電極４０５ｂの詳細については、ソース電極２０８ａおよびドレイン電極２０８ｂの記載を参酌できる。
次に、ゲート絶縁膜４０２、ソース電極４０５ａおよびドレイン電極４０５ｂ上に、酸化物半導体膜を形成し、当該酸化物半導体膜を加工して島状の酸化物半導体膜４０３ａを形成する。酸化物半導体膜４０３ａの詳細については、酸化物半導体膜２０６ａに関する記載を参酌できる。
次に、酸化物半導体膜４０３ａ、ソース電極４０５ａおよびドレイン電極４０５ｂを覆うように絶縁膜４０７を形成した後、絶縁膜４０７上に絶縁膜４０９を形成する。絶縁膜４０７及び絶縁膜４０９の詳細については、絶縁膜２０２の記載を参酌できる。例えば、絶縁膜４０７をガリウム酸化物膜で形成し、絶縁膜４０９をシリコン酸化物膜で形成することができる。
以上の工程でトランジスタ３３０が形成される（図２（Ｄ）参照）。
なお、トランジスタ３３０の作製工程において、酸化物半導体膜を形成した後のいずれかの工程で、酸化物半導体膜の脱水化処理、脱水素化処理を行うことが好ましい。
以上のように、本実施の形態に係るトランジスタは、酸化物半導体膜を成膜する際に、基板温度が、２００℃を超えて５００℃以下、好ましくは３００℃を超えて５００℃以下、より好ましくは３５０℃以上４５０℃以下となるように加熱している。このような温度で酸化物半導体膜の成膜を行うことにより、水素、水、水酸基または水素化物など不純物が酸化物半導体膜に混入することを防止することができる。
酸化物半導体中で、電子供与体となり得る不純物を極めて少ないレベルにまで低減することにより、酸化物半導体を高純度化またはｉ型（真性）化することができる。高純度化またはｉ型化された酸化物半導体膜をトランジスタのチャネル形成領域に用いることにより、トランジスタの電気的特性の変動を抑制することができるため、トランジスタの信頼性を向上させることができる。
また、高純度化またはｉ型化された酸化物半導体中では、キャリアが極めて少なく（ゼロに近い）、キャリア密度は非常に小さい値（１×１０１４／ｃｍ３以下、好ましくは１×１０１２／ｃｍ３以下）をとる。これにより、トランジスタがオフ状態のときのリーク電流（オフ電流）を極めて低減することができる。
以上のように、安定した電気的特性を有する酸化物半導体を用いた半導体装置を提供することができる。よって、信頼性の高い半導体装置を提供することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態２）
実施の形態１で例示したトランジスタを用いて表示機能を有する半導体装置（表示装置ともいう）を作製することができる。また、トランジスタを含む駆動回路の一部または全体を、画素部と同じ基板上に一体形成し、システムオンパネルを形成することができる。
図５（Ａ）において、第１の基板４００１上に設けられた画素部４００２を囲むようにして、シール材４００５が設けられ、第２の基板４００６によって封止されている。図５（Ａ）においては、第１の基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜で形成された走査線駆動回路４００４、信号線駆動回路４００３が実装されている。また別途形成された信号線駆動回路４００３と、走査線駆動回路４００４または画素部４００２に与えられる各種信号および電位は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）４０１８ａ、４０１８ｂから供給されている。
図５（Ｂ）および図５（Ｃ）において、第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲むようにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動回路４００４の上に第２の基板４００６が設けられている。よって画素部４００２と、走査線駆動回路４００４とは、第１の基板４００１とシール材４００５と第２の基板４００６とによって、表示素子と共に封止されている。図５（Ｂ）および図５（Ｃ）においては、第１の基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜で形成された信号線駆動回路４００３が実装されている。図５（Ｂ）および図５（Ｃ）においては、別途形成された信号線駆動回路４００３と、走査線駆動回路４００４または画素部４００２に与えられる各種信号および電位は、ＦＰＣ４０１８から供給されている。
また図５（Ｂ）および図５（Ｃ）においては、信号線駆動回路４００３を別途形成し、第１の基板４００１に実装している例を示しているが、この構成に限定されない。走査線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを別途形成して実装しても良い。
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方法、ワイヤボンディング方法、或いはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）方法などを用いることができる。図５（Ａ）は、ＣＯＧ方法により信号線駆動回路４００３、走査線駆動回路４００４を実装する例であり、図５（Ｂ）は、ＣＯＧ方法により信号線駆動回路４００３を実装する例であり、図５（Ｃ）は、ＴＡＢ方法により信号線駆動回路４００３を実装する例である。
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールとを含む。
なお、本明細書中における表示装置とは、画像表示デバイス、表示デバイス、もしくは光源（照明装置含む）を指す。また、コネクター、例えばＦＰＣもしくはＴＡＢテープもしくはＴＣＰが取り付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けられたモジュール、または表示素子にＣＯＧ方式によりＩＣ（集積回路）が直接実装されたモジュールも全て表示装置に含むものとする。
また第１の基板上に設けられた画素部および走査線駆動回路は、トランジスタを複数有しており、実施の形態１で示したトランジスタを適用することができる。
表示装置に設けられる表示素子としては液晶素子（液晶表示素子ともいう）、発光素子（発光表示素子ともいう）、を用いることができる。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬ等が含まれる。また、電子インクなど、電気的作用によりコントラストが変化する表示媒体も適用することができる。
半導体装置の一形態について、図６乃至図８を用いて説明する。図６乃至図８は、図５（Ｂ）のＭ−Ｎにおける断面図に相当する。
図６乃至図８で示すように、半導体装置は接続端子電極４０１５および端子電極４０１６を有しており、接続端子電極４０１５および端子電極４０１６はＦＰＣ４０１８が有する端子と異方性導電膜４０１９を介して、電気的に接続されている。
接続端子電極４０１５は、第１の電極層４０３０と同じ導電膜から形成され、端子電極４０１６は、トランジスタ４０１０、トランジスタ４０１１のソース電極およびドレイン電極と同じ導電膜で形成されている。
また第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は、トランジスタを複数有しており、図６乃至図８では、画素部４００２に含まれるトランジスタ４０１０と、走査線駆動回路４００４に含まれるトランジスタ４０１１とを例示している。
本実施の形態では、トランジスタ４０１０、トランジスタ４０１１として、実施の形態１で示したトランジスタを適用することができる。トランジスタ４０１０、トランジスタ４０１１は、電気的特性変動が抑制されており、電気的に安定である。よって、図６乃至図８で示す本実施の形態の半導体装置として信頼性の高い半導体装置を提供することができる。
画素部４００２に設けられたトランジスタ４０１０は表示素子と電気的に接続し、表示パネルを構成する。表示素子は表示を行うことがでれば特に限定されず、様々な表示素子を用いることができる。
図６に表示素子として液晶素子を用いた液晶表示装置の例を示す。図６において、表示素子である液晶素子４０１３は、第１の電極層４０３０、第２の電極層４０３１、および液晶層４００８を含む。なお、液晶層４００８を挟持するように配向膜として機能する絶縁膜４０３２、４０３３が設けられている。第２の電極層４０３１は第２の基板４００６側に設けられ、第１の電極層４０３０と第２の電極層４０３１とは液晶層４００８を介して積層する構成となっている。なお、図５（Ｂ）に示す表示装置において、表示素子として液晶素子を用いた場合のＭ−Ｎにおける断面が、図６に相当する。
また、４０３５は絶縁膜を選択的にエッチングすることで得られる柱状のスペーサであり、液晶層４００８の膜厚（セルギャップ）を制御するために設けられている。なお球状のスペーサを用いていても良い。
表示素子として、液晶素子を用いる場合、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶等を用いることができる。これらの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相等を示す。
また、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために５重量％以上のカイラル剤を混合させた液晶組成物を用いて液晶層に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１ｍｓｅｃ以下と短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さい。また配向膜を設けなくてもよいのでラビング処理も不要となるため、ラビング処理によって引き起こされる静電破壊を防止することができ、作製工程中の液晶表示装置の不良や破損を軽減することができる。よって液晶表示装置の生産性を向上させることが可能となる。
また、液晶材料の固有抵抗率は、１×１０９Ω・ｃｍ以上であり、好ましくは１×１０１１Ω・ｃｍ以上であり、さらに好ましくは１×１０１２Ω・ｃｍ以上である。なお、本明細書における固有抵抗率の値は、２０℃で測定した値とする。
液晶表示装置に設けられる保持容量の大きさは、画素部に配置されるトランジスタのリーク電流等を考慮して、所定の期間の間電荷を保持できるように設定される。高純度の酸化物半導体膜を有するトランジスタを用いることにより、各画素における液晶容量に対して１／３以下、好ましくは１／５以下の容量の大きさを有する保持容量を設ければ充分である。
本実施の形態で用いる高純度化された酸化物半導体膜を用いたトランジスタは、オフ状態における電流値（オフ電流値）を低くすることができる。よって、画像信号等の電気信号の保持時間を長くすることができ、電源オン状態では書き込み間隔も長く設定できる。よって、リフレッシュ動作の頻度を少なくすることができるため、消費電力を抑制する効果を奏する。
また、本実施の形態で用いる高純度化された酸化物半導体膜を用いたトランジスタは、比較的高い電界効果移動度が得られるため、高速駆動が可能である。よって、液晶表示装置の画素部に上記トランジスタを用いることで、高画質な画像を提供することができる。また、上記トランジスタは、同一基板上に駆動回路部または画素部に作り分けて作製することができるため、液晶表示装置の部品点数を削減することができる。
液晶表示装置には、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モードなどを用いることができる。
また、ノーマリーブラック型の液晶表示装置、例えば垂直配向（ＶＡ）モードを採用した透過型の液晶表示装置としてもよい。ここで、垂直配向モードとは、液晶表示パネルの液晶分子の配列を制御する方式の一種であり、電圧が印加されていないときにパネル面に対して液晶分子が垂直方向を向く方式である。垂直配向モードとしては、いくつか挙げられるが、例えば、ＭＶＡ（Ｍｕｌｔｉ−Ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＶモードなどを用いることができる。また、画素（ピクセル）をいくつかの領域（サブピクセル）に分け、それぞれ別の方向に分子を倒すよう工夫されているマルチドメイン化あるいはマルチドメイン設計といわれる方法を用いることができる。
また、表示装置において、ブラックマトリクス（遮光層）、偏光部材、位相差部材、反射防止部材などの光学部材（光学基板）などは適宜設ける。例えば、偏光基板および位相差基板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトなどを用いてもよい。
また、バックライトとして複数の発光ダイオード（ＬＥＤ）を用いて、時間分割表示方式（フィールドシーケンシャル駆動方式）を行うことも可能である。フィールドシーケンシャル駆動方式を適用することで、カラーフィルタを用いることなく、カラー表示を行うことができる。
また、画素部における表示方式は、プログレッシブ方式やインターレース方式等を用いることができる。また、カラー表示する際に画素で制御する色要素としては、ＲＧＢ（Ｒは赤、Ｇは緑、Ｂは青を表す）の三色に限定されない。例えば、ＲＧＢＷ（Ｗは白を表す）、又はＲＧＢに、イエロー、シアン、マゼンタ等を一色以上追加したものがある。なお、色要素のドット毎にその表示領域の大きさが異なっていてもよい。ただし、本発明はカラー表示の表示装置に限定されるものではなく、モノクロ表示の表示装置に適用することもできる。
また、表示装置に含まれる表示素子として、エレクトロルミネッセンスを利用する発光素子を適用することができる。エレクトロルミネッセンスを利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャリア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−アクセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明する。
発光素子は発光を取り出すために少なくとも一対の電極の一方が透明であればよい。そして、基板上にトランジスタおよび発光素子を形成し、基板とは逆側の面から発光を取り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側および基板とは反対側の面から発光を取り出す両面射出構造の発光素子があり、どの射出構造の発光素子も適用することができる。
図７に表示素子として発光素子を用いた発光装置の例を示す。表示素子である発光素子４５１３は、画素部４００２に設けられたトランジスタ４０１０と電気的に接続している。なお発光素子４５１３の構成は、第１の電極層４０３０、電界発光層４５１１、第２の電極層４０３１の積層構造であるが、示した構成に限定されない。発光素子４５１３から取り出す光の方向などに合わせて、発光素子４５１３の構成は適宜変えることができる。なお、図５（Ｂ）に示す表示装置において、表示素子として発光素子を用いた場合のＭ−Ｎにおける断面が、図７に相当する。
隔壁４５１０は、有機絶縁材料、又は無機絶縁材料を用いて形成する。特に感光性の樹脂材料を用い、第１の電極層４０３０上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
電界発光層４５１１は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。
発光素子４５１３に酸素、水素、水分、二酸化炭素等が侵入しないように、第２の電極層４０３１および隔壁４５１０上に保護膜を形成してもよい。保護膜としては、窒化シリコン膜、窒化酸化シリコン膜、ＤＬＣ膜等を形成することができる。また、第１の基板４００１、第２の基板４００６、およびシール材４００５によって封止された空間には充填材４５１４が設けられ密封されている。このように外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィルム等）やカバー材でパッケージング（封入）することが好ましい。
充填材４５１４としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。例えば充填材として窒素を用いればよい。
また、必要であれば、発光素子の射出面に偏光板、又は円偏光板（楕円偏光板を含む）、位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けてもよい。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
また、表示装置として、電子インクを駆動させる電子ペーパーを提供することも可能である。電子ペーパーは、電気泳動表示装置（電気泳動ディスプレイ）とも呼ばれており、紙と同じ読みやすさ、他の表示装置に比べ低消費電力、薄くて軽い形状とすることが可能という利点を有している。
電気泳動表示装置は、様々な形態が考えられ得るが、プラスの電荷を有する第１の粒子と、マイナスの電荷を有する第２の粒子とを含むマイクロカプセルが溶媒または溶質に複数分散されたものであり、マイクロカプセルに電界を印加することによって、マイクロカプセル中の粒子を互いに反対方向に移動させて一方側に集合した粒子の色のみを表示するものである。なお、第１の粒子または第２の粒子は染料を含み、電界がない場合において移動しないものである。また、第１の粒子の色と第２の粒子の色は異なるもの（無色を含む）とする。
このように、電気泳動表示装置は、誘電定数の高い物質が高い電界領域に移動する、いわゆる誘電泳動的効果を利用したディスプレイである。
上記マイクロカプセルを溶媒中に分散させたものが電子インクと呼ばれるものであり、この電子インクはガラス、プラスチック、布、紙などの表面に印刷することができる。また、カラーフィルタや色素を有する粒子を用いることによってカラー表示も可能である。
なお、マイクロカプセル中の第１の粒子および第２の粒子は、導電体材料、絶縁体材料、半導体材料、磁性材料、液晶材料、強誘電性材料、エレクトロルミネセント材料、エレクトロクロミック材料、磁気泳動材料から選ばれた一種の材料、またはこれらの複合材料を用いればよい。
また、電子ペーパーとして、ツイストボール表示方式を用いる表示装置も適用することができる。ツイストボール表示方式とは、白と黒に塗り分けられた球形粒子を表示素子に用いる電極層である第１の電極層および第２の電極層の間に配置し、第１の電極層および第２の電極層に電位差を生じさせて球形粒子の向きを制御することにより、表示を行う方法である。
図８に、半導体装置の一形態としてアクティブマトリクス型の電子ペーパーを示す。図８の電子ペーパーは、ツイストボール表示方式を用いた表示装置の例である。
トランジスタ４０１０と接続する第１の電極層４０３０と、第２の基板４００６に設けられた第２の電極層４０３１との間には黒色領域４６１５ａおよび白色領域４６１５ｂを有し、周りに液体で満たされているキャビティ４６１２を含む球形粒子４６１３が設けられており、球形粒子４６１３の周囲は樹脂等の充填材４６１４で充填されている。第２の電極層４０３１が共通電極（対向電極）に相当する。第２の電極層４０３１は、共通電位線と電気的に接続される。
なお、図６乃至図８において、第１の基板４００１、第２の基板４００６としては、ガラス基板の他、可撓性を有する基板も用いることができ、例えば透光性を有するプラスチック基板などを用いることができる。プラスチックとしては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやポリエステルフィルムで挟んだ構造のシートを用いることもできる。
絶縁層４０２１は、無機絶縁材料又は有機絶縁材料を用いて形成することができる。なお、アクリル樹脂、ポリイミド、ベンゾシクロブテン樹脂、ポリアミド、エポキシ樹脂等の、耐熱性を有する有機絶縁材料を用いると、平坦化絶縁膜として好適である。また上記有機絶縁材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、絶縁層を形成してもよい。
絶縁層４０２１の形成法は、特に限定されず、その材料に応じて、スパッタリング法、スピンコート法、ディッピング法、スプレー塗布、液滴吐出法（インクジェット法、スクリーン印刷、オフセット印刷等）、ロールコーティング、カーテンコーティング、ナイフコーティング等を用いることができる。
表示装置は光源又は表示素子からの光を透過させて表示を行う。よって光が透過する画素部に設けられる基板、絶縁膜、導電膜などの薄膜はすべて可視光の波長領域の光に対して透光性とする。
表示素子に電圧を印加する第１の電極層および第２の電極層（画素電極層、共通電極層、対向電極層などともいう）においては、取り出す光の方向、電極層が設けられる場所、および電極層のパターン構造によって透光性、反射性を選択すればよい。
第１の電極層４０３０、第２の電極層４０３１は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。
また、第１の電極層４０３０、第２の電極層４０３１はタングステン（Ｗ）、モリブデン（Ｍｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）等の金属、又はその合金、若しくはその窒化物から一つ、又は複数種を用いて形成することができる。
また、第１の電極層４０３０、第２の電極層４０３１として、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いて形成することができる。導電性高分子としては、いわゆるπ電子共役系導電性高分子が用いることができる。例えば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンまたはその誘導体、若しくはアニリン、ピロールおよびチオフェンの２種以上からなる共重合体またはその誘導体などがあげられる。
また、トランジスタは静電気などにより破壊されやすいため、駆動回路保護用の保護回路を設けることが好ましい。保護回路は、非線形素子を用いて構成することが好ましい。
以上のように実施の形態１で例示したトランジスタを適用することで、信頼性の高い半導体装置を提供することができる。なお、実施の形態１で例示したトランジスタは上述の表示機能を有する半導体装置のみでなく、電源回路に搭載されるパワーデバイス、ＬＳＩ等の半導体集積回路、対象物の情報を読み取るイメージセンサ機能を有する半導体装置など様々な機能を有する半導体装置に適用することが可能である。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態３）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ等のカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。上記実施の形態で説明した半導体装置を具備する電子機器の例について説明する。
図９（Ａ）は、ノート型のパーソナルコンピュータであり、本体３００１、筐体３００２、表示部３００３、キーボード３００４などによって構成されている。実施の形態１または２で示した半導体装置を適用することにより、信頼性の高いノート型のパーソナルコンピュータとすることができる。
図９（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体３０２１には表示部３０２３と、外部インターフェイス３０２５と、操作ボタン３０２４等が設けられている。また操作用の付属品としてスタイラス３０２２がある。実施の形態１または２で示した半導体装置を適用することにより、より信頼性の高い携帯情報端末（ＰＤＡ）とすることができる。
図９（Ｃ）は、電子書籍の一例を示している。例えば、電子書籍２７００は、筐体２７０１および筐体２７０３の２つの筐体で構成されている。筐体２７０１および筐体２７０３は、軸部２７１１により一体とされており、該軸部２７１１を軸として開閉動作を行うことができる。このような構成により、紙の書籍のような動作を行うことが可能となる。
筐体２７０１には表示部２７０５が組み込まれ、筐体２７０３には表示部２７０７が組み込まれている。表示部２７０５および表示部２７０７は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部（図９（Ｃ）では表示部２７０５）に文章を表示し、左側の表示部（図９（Ｃ）では表示部２７０７）に画像を表示することができる。実施の形態１または２で示した半導体装置を適用することにより、信頼性の高い電子書籍２７００とすることができる。
また、図９（Ｃ）では、筐体２７０１に操作部などを備えた例を示している。例えば、筐体２７０１において、電源２７２１、操作キー２７２３、スピーカー２７２５などを備えている。操作キー２７２３により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポインティングデバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。さらに、電子書籍２７００は、電子辞書としての機能を持たせた構成としてもよい。
また、電子書籍２７００は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
図９（Ｄ）は、携帯電話であり、筐体２８００および筐体２８０１の二つの筐体で構成されている。筐体２８０１には、表示パネル２８０２、スピーカー２８０３、マイクロフォン２８０４、ポインティングデバイス２８０６、カメラ用レンズ２８０７、外部接続端子２８０８などを備えている。また、筐体２８００には、携帯電話の充電を行う太陽電池セル２８１０、外部メモリスロット２８１１などを備えている。また、アンテナは筐体２８０１内部に内蔵されている。実施の形態１または２で示した半導体装置を適用することにより、信頼性の高い携帯電話とすることができる。
また、表示パネル２８０２はタッチパネルを備えており、図９（Ｄ）には映像表示されている複数の操作キー２８０５を点線で示している。なお、太陽電池セル２８１０で出力される電圧を各回路に必要な電圧に昇圧するための昇圧回路も実装している。
表示パネル２８０２は、使用形態に応じて表示の方向が適宜変化する。また、表示パネル２８０２と同一面上にカメラ用レンズ２８０７を備えているため、テレビ電話が可能である。スピーカー２８０３およびマイクロフォン２８０４は音声通話に限らず、テレビ電話、録音、再生などが可能である。さらに、筐体２８００と筐体２８０１は、スライドし、図９（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。
外部接続端子２８０８はＡＣアダプタおよびＵＳＢケーブルなどの各種ケーブルと接続可能であり、充電およびパーソナルコンピュータなどとのデータ通信が可能である。また、外部メモリスロット２８１１に記録媒体を挿入し、より大量のデータ保存および移動に対応できる。
また、上記機能に加えて、赤外線通信機能、テレビ受信機能などを備えたものであってもよい。
図９（Ｅ）は、デジタルビデオカメラであり、本体３０５１、表示部（Ａ）３０５７、接眼部３０５３、操作スイッチ３０５４、表示部（Ｂ）３０５５、バッテリー３０５６などによって構成されている。実施の形態１または２で示した半導体装置を適用することにより、信頼性の高いデジタルビデオカメラとすることができる。
図９（Ｆ）は、テレビジョン装置の一例を示している。テレビジョン装置９６００は、筐体９６０１に表示部９６０３が組み込まれている。表示部９６０３により、映像を表示することが可能である。また、ここでは、スタンド９６０５により筐体９６０１を支持した構成を示している。実施の形態１または２で示した半導体装置を適用することにより、信頼性の高いテレビジョン装置９６００とすることができる。
テレビジョン装置９６００の操作は、筐体９６０１が備える操作スイッチや、別体のリモコン操作機により行うことができる。また、リモコン操作機に、当該リモコン操作機から出力する情報を表示する表示部を設ける構成としてもよい。
なお、テレビジョン装置９６００は、受信機やモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
本実施例では、昇温脱離分析により、酸化物半導体に含まれる水素原子を含む物質の脱離に関して調査した結果について説明する。
昇温脱離分析とは、高真空中で試料を赤外線加熱しながら放出されるガス分子を質量分析することにより、温度毎に試料からの脱離成分の質量スペクトルを得るものである。測定装置のバックグラウンド真空度は１．３３×１０−７Ｐａ（１０−９Ｔｏｒｒ）であるため、極微量成分についての分析が可能である。本実施例ではＥＳＣＯ社のＥＭＤ−ＷＡ１０００Ｓを使用した。
本実施例では、ガラス基板上に酸化物半導体膜（Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜）を５０ｎｍ成膜した。酸化物半導体膜の成膜条件は、基板温度を室温、２００℃、４００℃の３条件とした。また、成膜雰囲気をアルゴンと酸素の混合雰囲気（酸素流量比率３３％）とした。
図１０及び図１１は、酸化物半導体膜を室温で成膜した場合の結果であり、図１０（Ａ）は質量数１の物質（Ｈ）の強度、図１０（Ｂ）は質量数２の物質（Ｈ２）の強度、図１１（Ａ）は質量数１７の物質（ＯＨ）の強度、図１１（Ｂ）は質量数１８の物質（Ｈ２Ｏ）の強度を示している。
図１２及び図１３は、酸化物半導体膜を２００℃で成膜した場合の結果であり、図１２（Ａ）は質量数１の物質（Ｈ）の強度、図１２（Ｂ）は質量数２の物質（Ｈ２）の強度、図１３（Ａ）は質量数１７の物質（ＯＨ）の強度、図１３（Ｂ）は質量数１８の物質（Ｈ２Ｏ）の強度を示している。
図１４及び図１５は、酸化物半導体膜を４００℃で成膜した場合の結果であり、図１４（Ａ）は質量数１の物質（Ｈ）の強度、図１４（Ｂ）は質量数２の物質（Ｈ２）の強度、図１５（Ａ）は質量数１７の物質（ＯＨ）の強度、図１５（Ｂ）は質量数１８の物質（Ｈ２Ｏ）の強度を示している。
質量数１の物質（Ｈ）の場合、図１０（Ａ）に示す室温で成膜した酸化物半導体膜は、２５０℃付近でピークが検出された。また、図１２（Ａ）に示す２００℃で成膜した酸化物半導体膜は、室温で成膜した酸化物半導体膜と比較してピークが低くなった。これらに対して、図１４（Ａ）に示す４００℃で成膜した酸化物半導体膜は、ピークはほとんど検出されなかった。
質量数２の物質（Ｈ２）の場合、図１０（Ｂ）に示す室温で成膜した酸化物半導体膜、図１２（Ｂ）に示す２００℃で成膜した酸化物半導体膜、及び図１４（Ｂ）に示す４００℃で成膜した酸化物半導体膜のいずれにおいても、ピークはほとんど検出されなかった。
質量数１７の物質（ＯＨ）の場合、図１１（Ａ）に示す室温で成膜した酸化物半導体膜および図１３（Ａ）に示す２００℃で成膜した酸化物半導体膜は、３００℃付近でピークが検出されたが、図１５（Ａ）に示す４００℃で成膜した酸化物半導体膜は、ピークはほとんど検出されなかった。
質量数１８の物質（Ｈ２Ｏ）の場合、図１１（Ｂ）に示す室温で成膜した酸化物半導体膜および図１３（Ｂ）に示す２００℃で成膜した酸化物半導体膜は、３００℃付近でピークが検出されたが、図１５（Ｂ）に示す４００℃で成膜した酸化物半導体膜は、ピークはほとんど検出されなかった。
次に、図１１（Ｂ）、図１３（Ｂ）、及び図１５（Ｂ）に示す昇温脱離分析結果から、水分子の個数を求めた結果について説明する。
水分子の個数は、図１１（Ｂ）、図１３（Ｂ）、及び図１５（Ｂ）に示すＴＤＳスペクトルにおける、ピーク強度の積分値から算出することができる。つまり、ＴＤＳスペクトルのピーク強度の積分値と、標準試料から得られている基準値を用いることによって、水分子の脱離量を計算することができる。
例えば、標準試料のＴＤＳスペクトルと、酸化物半導体膜のＴＤＳスペクトルから、酸化物半導体膜の水分子の脱離量は（ＮＨ２Ｏ）は、下記に示す数式（１）から求めることができる。
ＮＨ２Ｏ＝ＮＨ２／ＳＨ２×ＳＨ２Ｏ＋α 数式（１）
ＮＨ２は、標準試料から脱離した水素分子（Ｈ２）を密度に換算した値である。ＳＨ２は、標準試料の水素分子（Ｈ２）のＴＤＳスペクトルの積分値である。すなわち、ＮＨ２／ＳＨ２を標準試料の基準値とする。ＳＨ２Ｏは、酸化物半導体膜の水分子（Ｈ２Ｏ）のＴＤＳスペクトルの積分値である。αは、ＴＤＳスペクトル強度に影響する係数である。前記式（１）の詳細に関しては、特開平０６−２７５６９７号公報を参照されたい。
本実施例では、図１１（Ｂ）、図１３（Ｂ）、及び図１５（Ｂ）に示すＴＤＳスペクトルにおいて、温度１５０℃以上４００℃以下の範囲において積分値を算出し、標準試料と比較することで、水分子の個数を算出した。なお、標準試料として、１×１０１６ａｔｏｍｓ／ｃｍ３の水素原子を含むシリコンウェハを用いた。
以上を総合して、室温、２００℃、４００℃で成膜した場合の酸化物半導体膜の水分子（Ｈ２Ｏ）の個数を求めると、それぞれ１．０６個／ｎｍ３、０．３１個／ｎｍ３、０．０５個／ｎｍ３（検出下限値以下）であることが分かった。なお、質量数１の物質（Ｈ）、質量数１７の物質（ＯＨ）が示す測定値は、水分子に由来した物質が強く影響していると考えられる。よって、上記水分子の個数の算出にあたっては、水分子が検出器において解離してできる質量数１の物質（Ｈ）、質量数１７の物質（ＯＨ）などの数を考慮した。
以上の結果より、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜を成膜した温度が高いほど、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜中から脱離する水、ＯＨ、Ｈなどの不純物が低減されていることがわかった。４００℃で成膜した酸化物半導体膜では、成膜時においてその主成分以外の不純物が極力含まれず、高純度化されていることがわかった。
このような高純度化された酸化物半導体膜をトランジスタに用いることにより、電気的特性の安定したトランジスタを得ることができる。
１１０ トランジスタ
１２０ トランジスタ
２００ 基板
２０２ 絶縁膜
２０６ 酸化物半導体膜
２０６ａ 酸化物半導体膜
２０８ａ ソース電極
２０８ｂ ドレイン電極
２１２ ゲート絶縁膜
２１４ ゲート電極
３１０ トランジスタ
３２０ トランジスタ
３３０ トランジスタ
４００ 基板
４０１ ゲート電極
４０２ ゲート絶縁膜
４０３ 酸化物半導体膜
４０３ａ 酸化物半導体膜
４０５ａ ソース電極
４０５ｂ ドレイン電極
４０７ 絶縁膜
４０９ 絶縁膜
４１０ 導電膜
２７００ 電子書籍
２７０１ 筐体
２７０３ 筐体
２７０５ 表示部
２７０７ 表示部
２７１１ 軸部
２７２１ 電源
２７２３ 操作キー
２７２５ スピーカー
２８００ 筐体
２８０１ 筐体
２８０２ 表示パネル
２８０３ スピーカー
２８０４ マイクロフォン
２８０５ 操作キー
２８０６ ポインティングデバイス
２８０７ カメラ用レンズ
２８０８ 外部接続端子
２８１０ 太陽電池セル
２８１１ 外部メモリスロット
３００１ 本体
３００２ 筐体
３００３ 表示部
３００４ キーボード
３０２１ 本体
３０２２ スタイラス
３０２３ 表示部
３０２４ 操作ボタン
３０２５ 外部インターフェイス
３０５１ 本体
３０５３ 接眼部
３０５４ 操作スイッチ
３０５５ 表示部（Ｂ）
３０５６ バッテリー
３０５７ 表示部（Ａ）
４００１ 基板
４００２ 画素部
４００３ 信号線駆動回路
４００４ 走査線駆動回路
４００５ シール材
４００６ 基板
４００８ 液晶層
４０１０ トランジスタ
４０１１ トランジスタ
４０１３ 液晶素子
４０１５ 接続端子電極
４０１６ 端子電極
４０１８ ＦＰＣ
４０１８ａ ＦＰＣ
４０１８ｂ ＦＰＣ
４０１９ 異方性導電膜
４０２１ 絶縁層
４０３０ 電極層
４０３１ 電極層
４０３２ 絶縁膜
４０３３ 絶縁膜
４０３５ スペーサ
４５１０ 隔壁
４５１１ 電界発光層
４５１３ 発光素子
４５１４ 充填材
４６１２ キャビティ
４６１３ 球形粒子
４６１４ 充填材
４６１５ａ 黒色領域
４６１５ｂ 白色領域
９６００ テレビジョン装置
９６０１ 筐体
９６０３ 表示部
９６０５ スタンド

Claims (8)

  1. トランジスタのチャネル形成領域に酸化物半導体膜が用いられ、
    前記酸化物半導体膜は、昇温脱離分析において、水分子の脱離が０．５個／ｎｍ３以下である半導体装置。
  2. トランジスタのチャネル形成領域に酸化物半導体膜が用いられ、
    前記酸化物半導体膜は、昇温脱離分析において、水分子の脱離が０．１個／ｎｍ３以下である半導体装置。
  3. 前記酸化物半導体膜は、Ｉｎ、Ｇａ、Ｚｎの少なくとも一を含む請求項１または２に記載の半導体装置。
  4. トランジスタのチャネル形成領域となる酸化物半導体膜を、２００℃を超える温度のスパッタリング法で形成することにより、昇温脱離分析において、前記酸化物半導体膜から脱離する水分子の数を０．５個／ｎｍ３以下とする半導体装置の作製方法。
  5. トランジスタのチャネル形成領域となる酸化物半導体膜を、３００℃を超える温度のスパッタリング法で形成することにより、昇温脱離分析において、前記酸化物半導体膜から脱離する水分子の数を０．１個／ｎｍ３以下とする半導体装置の作製方法。
  6. 前記酸化物半導体膜は、Ｉｎ、Ｇａ、Ｚｎの少なくとも一を含む請求項４または５に記載の半導体装置の作製方法。
  7. 前記酸化物半導体膜の形成雰囲気は、希ガス雰囲気、酸素雰囲気、または希ガスと酸素の混合雰囲気である、請求項４乃至請求項６のいずれか一に記載の半導体装置の作製方法。
  8. 前記トランジスタは、ガラス基板上に形成される、請求項４乃至７のいずれか一に記載の半導体装置の作製方法。
JP2011111961A 2010-05-21 2011-05-19 半導体装置及びその作製方法 Withdrawn JP2012009842A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2011111961A JP2012009842A (ja) 2010-05-21 2011-05-19 半導体装置及びその作製方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2010117373 2010-05-21
JP2010117373 2010-05-21
JP2011111961A JP2012009842A (ja) 2010-05-21 2011-05-19 半導体装置及びその作製方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2015207665A Division JP2016042584A (ja) 2010-05-21 2015-10-22 半導体装置の作製方法

Publications (1)

Publication Number Publication Date
JP2012009842A true JP2012009842A (ja) 2012-01-12

Family

ID=44971751

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2011111961A Withdrawn JP2012009842A (ja) 2010-05-21 2011-05-19 半導体装置及びその作製方法
JP2015207665A Withdrawn JP2016042584A (ja) 2010-05-21 2015-10-22 半導体装置の作製方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2015207665A Withdrawn JP2016042584A (ja) 2010-05-21 2015-10-22 半導体装置の作製方法

Country Status (6)

Country Link
US (2) US9425045B2 (ja)
JP (2) JP2012009842A (ja)
KR (1) KR20130082091A (ja)
CN (2) CN105957802A (ja)
TW (2) TWI605595B (ja)
WO (1) WO2011145538A1 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200019269A (ko) 2012-06-29 2020-02-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
DE112013007498B3 (de) 2012-07-20 2022-05-05 Semiconductor Energy Laboratory Co., Ltd. Anzeigevorrichtung
CN105659369B (zh) * 2013-10-22 2019-10-22 株式会社半导体能源研究所 半导体装置及半导体装置的制造方法
JP6455514B2 (ja) * 2014-06-18 2019-01-23 富士電機株式会社 半導体装置および半導体装置の製造方法
WO2017141140A1 (en) 2016-02-18 2017-08-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, display device, and electronic device
US10062626B2 (en) 2016-07-26 2018-08-28 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
KR102613288B1 (ko) * 2016-07-26 2023-12-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US10319749B1 (en) * 2017-12-28 2019-06-11 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Array substrate, fabricating method for the same and display device
CN113249076A (zh) * 2021-05-20 2021-08-13 山东沃赛新材料科技有限公司 一种装配式建筑用低模量改性硅酮密封胶及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002132185A (ja) * 2000-10-26 2002-05-09 Matsushita Electric Ind Co Ltd 薄膜トランジスタとその製造方法、それを用いたｔｆｔアレイ、液晶表示装置、ｅｌ表示装置
JP2008277326A (ja) * 2007-04-25 2008-11-13 Canon Inc アモルファス酸化物半導体、半導体デバイス及び薄膜トランジスタ
JP2008283046A (ja) * 2007-05-11 2008-11-20 Canon Inc 絶縁ゲート型トランジスタ及び表示装置

Family Cites Families (125)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3298974B2 (ja) * 1993-03-23 2002-07-08 電子科学株式会社 昇温脱離ガス分析装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
US6864519B2 (en) * 2002-11-26 2005-03-08 Taiwan Semiconductor Manufacturing Co., Ltd. CMOS SRAM cell configured using multiple-gate transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7825021B2 (en) 2004-01-16 2010-11-02 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing display device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US20070194379A1 (en) 2004-03-12 2007-08-23 Japan Science And Technology Agency Amorphous Oxide And Thin Film Transistor
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US8251891B2 (en) 2004-05-14 2012-08-28 Nathan Moskowitz Totally wireless electronically embedded action-ended endoscope utilizing differential directional illumination with digitally controlled mirrors and/or prisms
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7872259B2 (en) 2004-11-10 2011-01-18 Canon Kabushiki Kaisha Light-emitting device
WO2006051995A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
JP5126729B2 (ja) 2004-11-10 2013-01-23 キヤノン株式会社 画像表示装置
EP2453480A2 (en) 2004-11-10 2012-05-16 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI390735B (zh) 2005-01-28 2013-03-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI412138B (zh) 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
EP1998373A3 (en) 2005-09-29 2012-10-31 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101103374B1 (ko) 2005-11-15 2012-01-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP5197058B2 (ja) 2007-04-09 2013-05-15 キヤノン株式会社 発光装置とその作製方法
WO2008126879A1 (en) 2007-04-09 2008-10-23 Canon Kabushiki Kaisha Light-emitting apparatus and production method thereof
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
JPWO2008136505A1 (ja) * 2007-05-08 2010-07-29 出光興産株式会社 半導体デバイス及び薄膜トランジスタ、並びに、それらの製造方法
JP5294651B2 (ja) 2007-05-18 2013-09-18 キヤノン株式会社 インバータの作製方法及びインバータ
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP2009099847A (ja) * 2007-10-18 2009-05-07 Canon Inc 薄膜トランジスタとその製造方法及び表示装置
JP5213422B2 (ja) 2007-12-04 2013-06-19 キヤノン株式会社 絶縁層を有する酸化物半導体素子およびそれを用いた表示装置
CN101459195B (zh) * 2007-12-10 2011-05-18 财团法人工业技术研究院 电解质晶体管及其制造方法
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
WO2009084537A1 (ja) * 2007-12-27 2009-07-09 Nippon Mining & Metals Co., Ltd. ａ－ＩＧＺＯ酸化物薄膜の製造方法
JP5325446B2 (ja) * 2008-04-16 2013-10-23 株式会社日立製作所 半導体装置及びその製造方法
WO2009142289A1 (ja) * 2008-05-22 2009-11-26 出光興産株式会社 スパッタリングターゲット、それを用いたアモルファス酸化物薄膜の形成方法、及び薄膜トランジスタの製造方法
JP2010040552A (ja) * 2008-07-31 2010-02-18 Idemitsu Kosan Co Ltd 薄膜トランジスタ及びその製造方法
CN101350364B (zh) * 2008-09-04 2011-07-20 复旦大学 一种纳米氧化锌场效应晶体管的制作方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR101259727B1 (ko) * 2008-10-24 2013-04-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101968855B1 (ko) 2009-06-30 2019-04-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제조 방법
KR101810699B1 (ko) 2009-06-30 2018-01-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제작 방법
WO2011001880A1 (en) 2009-06-30 2011-01-06 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101420025B1 (ko) 2009-06-30 2014-07-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제조 방법
DE112011101410B4 (de) 2010-04-23 2018-03-01 Semiconductor Energy Laboratory Co., Ltd. Verfahren zum Herstellen einer Halbleitervorrichtung
WO2011132625A1 (en) 2010-04-23 2011-10-27 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
KR101748404B1 (ko) 2010-04-23 2017-06-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002132185A (ja) * 2000-10-26 2002-05-09 Matsushita Electric Ind Co Ltd 薄膜トランジスタとその製造方法、それを用いたｔｆｔアレイ、液晶表示装置、ｅｌ表示装置
JP2008277326A (ja) * 2007-04-25 2008-11-13 Canon Inc アモルファス酸化物半導体、半導体デバイス及び薄膜トランジスタ
JP2008283046A (ja) * 2007-05-11 2008-11-20 Canon Inc 絶縁ゲート型トランジスタ及び表示装置

Also Published As

Publication number Publication date
US20110284839A1 (en) 2011-11-24
US10186603B2 (en) 2019-01-22
WO2011145538A1 (en) 2011-11-24
CN102893403B (zh) 2016-08-03
TW201208075A (en) 2012-02-16
TWI605595B (zh) 2017-11-11
CN102893403A (zh) 2013-01-23
TWI538205B (zh) 2016-06-11
JP2016042584A (ja) 2016-03-31
CN105957802A (zh) 2016-09-21
US9425045B2 (en) 2016-08-23
TW201626574A (zh) 2016-07-16
KR20130082091A (ko) 2013-07-18
US20160351693A1 (en) 2016-12-01

Similar Documents

Publication Publication Date Title
JP6595067B2 (ja) 表示装置の作製方法
JP6305581B2 (ja) 半導体装置
JP6291014B2 (ja) 半導体装置の作製方法
JP6360224B2 (ja) 半導体装置
JP5908221B2 (ja) 半導体装置
JP5781828B2 (ja) 半導体装置の作製方法
JP5992663B2 (ja) 半導体装置の作製方法
JP5235243B2 (ja) 半導体装置の作製方法
JP6212583B2 (ja) 半導体装置
JP2011228692A (ja) 半導体装置
JP2011222988A (ja) 半導体装置の作製方法
JP2012023356A (ja) 半導体装置の作製方法
JP2016042584A (ja) 半導体装置の作製方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140505

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150325

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150331

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150423

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20150818

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20151023