JP5852809B2 - 半導体装置の検査方法 - Google Patents

Description

本発明は半導体装置に関する。

メモリ装置は大容量になるほど不良メモリセルが存在する確率が高くなる。よって大容量メモリ装置では、冗長メモリを設け、不良メモリセルを冗長メモリ中のメモリセル（冗長メモリセル）と置き換える処理を施すことがある。具体的には、出荷前検査において、レーザーを用いて不良メモリセルを周辺回路から切断し、レーザーを用いて冗長メモリ中の正常なメモリセルを周辺回路に接続する方法がある。

また、出荷前検査において検出されず、出荷後に発生した不良メモリセルに関しても、レーザーの使用なしに自動で冗長メモリセルに置き換える回路（以後、冗長回路と呼ぶ）を備えて、製品寿命を延長させ、信頼性を高める対策がなされることがある（特許文献１参照）。

冗長回路を備える場合、冗長回路の機能を出荷前に検査する必要がある。そのためには、本来正常なメモリセルを意図的に書き込み不能にするなどして、不良メモリセルを意図的に作製することが必要である。その方法の例として、第一にレーザーを用いてメモリセルにつながる配線を切断する方法、第二にメモリセルにつながる配線にプロービングして固定電圧を供給する方法がある。

第一の方法の例を、アンチヒューズ型メモリ装置を例に挙げて図２（Ａ）に示す。図２（Ａ）に示されるメモリセルは、本来正常な機能を有するメモリセルであるが、一時的あるいは永久に意図的に書き込みできなくするメモリセルである。

図２（Ａ）に示すメモリセルにおいて、ビット線１０１はメモリセルのＮチャネル型の選択トランジスタ１０４のソースまたはドレインのいずれか一方に配線１０２を介して接続され、ワード線１０３は選択トランジスタ１０４のゲートに接続され、アンチヒューズ素子１０５の一端は選択トランジスタ１０４のソースまたはドレインの他方に接続され、アンチヒューズ素子１０５の他端は接地されている。

冗長回路の機能を検査する際には、配線１０２をレーザーで切断する。これにより、ビット線１０１に書き込み電圧が印加されても、アンチヒューズ素子１０５に書き込み電圧が印加されず、書き込みは失敗する。

冗長回路が正常に機能していれば、メモリセルへの書き込みの失敗を検知して、冗長メモリセルへの置き換えが実行され、冗長メモリセルにデータが書き込まれる。また、データを読み出すと、冗長メモリセルから正常なデータが読み出せる。

冗長回路が機能していなければ、書き込みが失敗しても、冗長メモリセルへの置き換えがなされず、結果として、どこにもデータが書き込まれない。したがって、データを読み出しても正常なデータは取り出せない。このようにして、冗長回路が正常に機能しているかどうかを判断できる。

第二の方法の例を図２（Ｂ）に示す。図２（Ｂ）に示すメモリセルは図２（Ａ）に示すものと同じ構成である。ただし、冗長回路の機能を検査する際には、一端が接地されているプローバー１０６の他端をワード線１０３にあてる。これにより、選択トランジスタ１０４のゲートにグランド電位が印加され、選択トランジスタ１０４がオンしないため、ビット線１０１に書き込み電圧が印加されても、アンチヒューズ素子１０５に書き込み電圧が印加されず、書き込みが失敗する。

このようにして、意図的に書き込みのできないメモリセルを作り出し、上記で説明したようにデータの書き込みおよび読み出しをおこない、冗長回路が正常に機能しているか否かを判定できる。

特開２００５−１７４５３３号公報

上記のような方法で、冗長回路の検査をおこなえるのであるが、以下のような問題がある。まず、第一の方法においては、配線を切断したメモリセルを再び使用可能な状態にすることが困難である。上記問題点の解決策として、レーザーを用いて冗長メモリ中の正常なメモリセルと置き換える方法が考えられるが、出荷後の不良メモリセル発生時において使用できる冗長メモリセルが減少するという問題点がある。また、レーザーによる工程が必要であり、検査工程が複雑になるという問題点もある。

また、第二の方法においては、プロービングされる同じ配線上（同じビット線上または同じワード線上）の他のメモリセルも同様に書き込み不能になり、検査の精度が低下するという問題点がある。また、同時に異なるビット線上または異なるワード線上に属するメモリセルを書き込み不能にする場合、書き込み不能にするメモリセルの個数と同数のプローバーが必要であり、書き込み不能にするメモリセルの個数が多いほど検査工程が複雑になるという問題点がある。

また、第一の方法、第二の方法のいずれにおいても、レーザー処理やプロービングにより誤って検査対象外の配線を破損させてしまう危険があるという問題点がある。この危険は、メモリ装置の集積化が高まり、配線の幅が狭くなるほど増大する。

本発明は、メモリ装置内のワード線やビット線を含む配線（メモリ配線）の切断やプロービングなしに冗長機能を検査する方法を提供することを課題とする。また、メモリ装置内のワード線やビット線を含む配線（メモリ配線）の切断やプロービングなしに、メモリ装置内の特定の１以上のメモリセルの書き込みを禁止する駆動方法を提供する。

また、本発明では、上記の課題に加えて、新規の半導体装置（特に、メモリ装置）を提供することを課題とする。また、新規の半導体装置の駆動方法（特に、メモリ装置の駆動方法）あるいは検査方法（特に、メモリ装置の検査方法）を提供することを課題とする。本発明では以上の課題の少なくとも１つを解決する。

本発明の一態様は、書き込みを禁止するメモリセルのアドレスデータを格納するレジスタと、レジスタに格納されたアドレスデータに基づいて、当該メモリセルへの書き込みを禁止する論理回路とを有する回路を使用する半導体装置の検査方法あるいは半導体装置の駆動方法である。

また、本発明の一態様は、レジスタとメイン論理回路とを有し、書き込みを禁止するメモリセルのアドレスデータをレジスタに格納する過程と、メイン論理回路からアドレスデータを出力する過程と、レジスタに格納されたアドレスデータとメイン論理回路から出力されたアドレスデータとを比較する過程とを有する半導体装置の検査方法あるいは半導体装置の駆動方法である。

これらの半導体装置の検査方法あるいは半導体装置の駆動方法を実施するに際しては、レジスタにデータを送出する必要がある。そのためには、別途、検査パッドを設け、検査パッドをプロービングすることによりデータを送出する構成を有してもよい。

上記の方法は、書き込み回路を有する全てのメモリ装置において使用可能である。また、ＤＲＡＭ、ＳＲＡＭ、ＯＴＰＲＯＭ、ＥＰＲＯＭ、ＦｅＲＡＭ、ＭＲＡＭ、ＰＲＡＭなどいずれのメモリ装置に対しても使用可能である。また、これらのメモリ装置を同じ基板上に有する半導体装置においても使用可能である。

上記のような回路を用いることで、メモリ配線の切断やプロービングなしに冗長機能を検査することができる。なお、本発明は上記の態様に限定されることはなく、以下に示す実施の形態においても、上記の課題を解決できる本発明のその他の態様が示されている。

本発明の一態様により、メモリ配線の切断やメモリ配線のプロービングなしに冗長機能を検査することができる。上記レーザーを用いる第一の方法では、配線を切断したメモリセルを再び使用可能な状態にすることが困難であったが、本発明の一態様では、配線を切断することがないので、この問題は解決できる。また、レーザーによる工程が必要であり、工程が複雑になるという問題点も解決することができる。

また、上記プローバーを用いる第二の方法では、特定メモリセルを書き込み不能にする際に、同じビット線上または同じワード線上に属する他のメモリセルも同様に書き込み不能になり、検査の精度が低下するという問題点があったが、本発明の一態様では、特定のメモリセルのみを指定して書き込みを禁止できるので、それらの問題を解決することができる。

また、レーザーやプロービングにより誤って検査対象外の配線を破損させてしまう危険性があるという問題点を解決することができる。また、書き込み不能にするメモリセルの個数が多いほど検査工程が複雑になるという問題点を解決することができる。

特に、集積化が高まり、配線の幅が狭くなり、レーザーによる切断や、プロービングが困難となる大規模メモリにおいては大きな効果を奏する。例えば、レーザーによる加工は、使用するレーザーの波長程度の精度である上、加工時の熱の影響を考慮すると配線の幅が４００ｎｍ以下の場合においては実施できない。

同様に、プロービングも配線の幅が２００ｎｍ以下では技術的に大きな困難が伴う。以上のような理由から、配線の幅が２００ｎｍ以下であるメモリ装置においては、本発明の一を用いることが好ましい。

メモリセルへのデータの書き込みを阻止する論理構成を示す図である。 メモリセルへのデータの書き込みを阻止する従来の方法を示す図である。 本発明の回路の例である。 本発明の回路の例である。 本発明の回路の例である。 本発明の回路の例である。 本発明の回路の例である。 本発明の回路の例である。

以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。

また、以下の実施の形態で開示された構造や条件等の項目は、他の実施の形態においても適宜、組み合わせることができる。なお、以下に説明する構成において、同様のものを指す符号は異なる図面間で共通の符号を用いて示し、同一部分又は同様な機能を有する部分の詳細な説明は省略することもある。

（実施の形態１）
本実施の形態では、メモリ配線の切断やプロービングなしに冗長機能を検査する方法に使用する装置の一例について、図３を参照しながら説明する。図３（Ａ）において、書き込み禁止回路２０１は、検査パッド２０２とレジスタ２０３と書き込み禁止論理回路２０４とを有している。これらの回路は、検査される半導体装置（集積回路）上に設けられる。

検査パッド２０２は、レジスタ２０３にデータを送るためのものであり、具体的にはここにプローバーをあて、レジスタ２０３にデータを送出する。

検査パッド２０２は、少なくとも３つの検査パッドを有してもよい。例えば、図３（Ａ）に示すようなデータ信号入力用の検査パッド２０２＿Ｄ、クロック信号入力用の検査パッド２０２＿Ｃ、リセット信号入力用の検査パッド２０２＿Ｒである。このように複数の検査パッドがある場合、それぞれ目的が異なることもあるのであるが、本明細書ではそれらを集合的に検査パッド２０２と呼ぶこともある。

これらの検査パッド２０２＿Ｄ、２０２＿Ｃ、２０２＿Ｒに入力された信号は、それぞれ、データ信号線３０１、クロック信号線３０２、リセット信号線３０３を通して、レジスタ２０３に送られる。なお、図３（Ａ）では、データ信号線３０１、クロック信号線３０２、リセット信号線３０３がレジスタ２０３に接続する様子を示しているが、その他の図面では、これらの信号線を１本の信号線にまとめて表示することもある。

また、クロック信号やリセット信号に関しては、敢えて検査パッドから信号を得ずとも、集積回路内の信号を利用することもできる。したがって、クロック信号入力用の検査パッド２０２＿Ｃ、リセット信号入力用の検査パッド２０２＿Ｒのいずれか、あるいはいずれも設けない構成とすることもできる。

レジスタ２０３は入力されたデータを格納し、出力できる装置であれば種類を問わない。例えば、図３（Ｃ）に示すようなＤフリップフロップ回路を組み合わせたものでもよい。図３（Ｃ）においては、Ｎ個（Ｎは１以上の整数）のＤフリップフロップ回路３０４＿１、３０４＿２、３０４＿３、・・、３０４＿Ｎが直列に接続され、それぞれにクロック信号線３０２、リセット信号線３０３が接続され、それぞれ、クロック信号、リセット信号が入力される。

また、１段目のＤフリップフロップ回路３０４＿１には、データ信号線３０１が接続される。その他のＤフリップフロップ回路には前段の出力が入力される。また、それぞれのＤフリップフロップ回路の出力は、書き込み禁止イネーブルデータ２１８、書き込み禁止列アドレスデータ２１９、書き込み禁止行アドレスデータ２２０のいずれかとなるが、これはデータ信号線３０１から入力されるデータの順序に依存する。

レジスタ２０３に送られた信号は書き込み禁止論理回路２０４において処理され、書き込み禁止論理回路２０４は書き込みを禁止する信号を含むデータを出力する。

このような書き込み禁止回路２０１は、図３（Ｂ）に示すように、メモリセルアレイ２１０を有する集積回路２０５上に形成される。書き込み禁止回路２０１のうち、レジスタ２０３と書き込み禁止論理回路２０４は、集積回路２０５上の他の回路と同様に形成されるので、ここではあえて図示しない。検査パッド２０２＿Ｄ、２０２＿Ｃ、２０２＿Ｒは、プロービングを容易とするため、集積回路の集積度が許容できる限り大きな面積を有するようにするとよい。

このように冗長機能を検査する回路を有する集積回路２０５の回路構成を図４を用いて説明する。集積回路２０５は、書き込み禁止回路２０１と、インターフェース２０６と、メイン論理回路２０７と、行デコーダ２０８と列デコーダ２０９と、メモリセルアレイ２１０とを有し、書き込み禁止回路２０１は、検査パッド２０２とレジスタ２０３と書き込み禁止論理回路２０４とを有する。

メイン論理回路２０７は、メモリセルアレイ２１０への書き込みをおこなう機能と、書き込みに失敗したメモリセルを冗長メモリセルに置き換える冗長機能を有する。書き込み禁止論理回路２０４は、メイン論理回路２０７がメモリセルアレイ２１０のうちレジスタ２０３に格納されたアドレスデータに相当するアドレスに書き込みをおこなう際に、書き込みを禁止する機能を有する。

冗長機能の検査は次のようにおこなう。検査パッド２０２にプロービングをおこない、書き込みを禁止するメモリセルのアドレスデータをレジスタ２０３に格納する。次に、メイン論理回路２０７を用いて、メモリセルアレイ２１０のうちレジスタ２０３に格納されたアドレスデータに相当するアドレスに書き込みをおこなう。書き込み禁止論理回路２０４の機能により、この書き込みは禁止されるので、結果として書き込みは失敗する。メイン論理回路２０７が書き込みの失敗を検知し、メイン論理回路２０７の冗長機能により、書き込みが失敗したメモリセルは冗長メモリセルに置き換えられる。

以上により、メモリ配線の切断やメモリ配線のプロービングなしに冗長機能を検査することができる。

（実施の形態２）
実施の形態１の、一般的なメモリ装置を有する集積回路に書き込み禁止回路を搭載した場合において、書き込み禁止論理回路の具体的な回路構成の例を、図７を参照しながら説明する。なお、本実施の形態におけるメモリ装置の列アドレスは２ビット、行アドレスは２ビットで記述されるとする。

図７において、集積回路は、メイン論理回路２０７と、行デコーダ２０８と、列デコーダ２０９と、メモリセルアレイ２１０と、検査パッド２０２とレジスタ２０３と書き込み禁止論理回路２０４とを有する。メイン論理回路２０７にはインターフェース（図示せず）を介して外部からデータを入力できる。実施の形態１で説明したように、レジスタ２０３には、検査パッド２０２より入力された情報が格納される。

レジスタ２０３は、書き込み禁止イネーブルデータ２１８と、書き込み禁止列アドレスデータ２１９と、書き込み禁止行アドレスデータ２２０を出力する。メイン論理回路２０７は、メモリセルアレイ２１０への書き込みをおこなう機能と、書き込みに失敗した場合に書き込みに失敗したメモリセルを冗長メモリセルに置き換える冗長機能を有し、書き込みイネーブルデータ２１５と、書き込み列アドレスデータ２１６と、書き込み行アドレスデータ２１７を出力する。

書き込み禁止論理回路２０４は、ＸＮＯＲゲート２１１ａ、ＸＮＯＲゲート２１１ｂ、ＸＮＯＲゲート２１２ａ、ＸＮＯＲゲート２１２ｂと、ＮＡＮＤゲート２１３と、ＡＮＤゲート２１４を有する。ＸＮＯＲゲート２１１ａには、書き込み列アドレスデータ２１６のＭＳＢ（最上位ビット）と、書き込み禁止列アドレスデータ２１９のＭＳＢを入力し、ＸＮＯＲゲート２１１ｂには、書き込み列アドレスデータ２１６のＬＳＢ（最下位ビット）と、書き込み禁止列アドレスデータ２１９のＬＳＢを入力し、ＸＮＯＲゲート２１２ａには、書き込み行アドレスデータ２１７のＭＳＢと、書き込み禁止行アドレスデータ２２０のＭＳＢを入力し、ＸＮＯＲゲート２１２ｂには、書き込み行アドレスデータ２１７のＬＳＢと、書き込み禁止行アドレスデータ２２０のＬＳＢを入力する。

また、ＮＡＮＤゲート２１３には、ＸＮＯＲゲート２１１ａの出力信号と、ＸＮＯＲゲート２１１ｂの出力信号と、ＸＮＯＲゲート２１２ａの出力信号と、ＸＮＯＲゲート２１２ｂの出力信号と、書き込み禁止イネーブルデータ２１８を入力する。

ＡＮＤゲート２１４には、書き込みイネーブルデータ２１５と、ＮＡＮＤゲート２１３の出力信号を入力する。列デコーダ２０９には、書き込み列アドレスデータ２１６と、ＡＮＤゲート２１４の出力信号を入力する。行デコーダ２０８には、書き込み行アドレスデータ２１７を入力する。

この場合における動作を図１に示すフローチャートに従って説明する。まず、検査パッド２０２にプロービングをして、書き込みを禁止するメモリセルの列アドレスデータと行アドレスデータをレジスタ２０３に格納する。また、書き込み禁止の処理をおこなうイネーブルデータもレジスタ２０３に格納する。

次に、メモリ装置への書き込みをおこなうために、メイン論理回路２０７から書き込みをおこなうメモリセルの列アドレスデータと、書き込みをおこなうメモリセルの行アドレスデータと、書き込みイネーブルデータを出力する。このとき、書き込みイネーブルデータがＬＯＷならば、書き込みをおこなわない。書き込みイネーブルデータがＨＩならば、以下の処理をおこなう。

書き込み禁止イネーブルデータがＬＯＷならば、書き込みは通常通り成功する。書き込み禁止イネーブルデータがＨＩならば、レジスタ２０３に格納されたアドレスデータと論理回路が出力したアドレスデータを比較する。アドレスデータが異なっていれば、書き込みは通常通り成功する。アドレスデータが一致していれば、書き込みは失敗する。

以上の動作により、レジスタに格納されたアドレスデータに相当するアドレスのメモリセルへの書き込みを禁止する。書き込みの失敗を検知した場合には、冗長機能によって冗長メモリセルへの置き換えがなされる。冗長機能が正常であれば、冗長メモリセルへの書き込みが成功する。このようにして冗長機能の検査をおこなえる。

本実施の形態におけるメモリ装置の列アドレスは２ビット、行アドレスは２ビットで記述されるが、適当な個数のＸＮＯＲゲートを用いて本実施の形態における半導体装置を拡張すれば、任意のビット数で記述される列アドレス、または任意のビット数で記述される行アドレスのメモリ装置に対して実施可能である。例えば、列アドレスが３ビットで記述される場合、図７の２つのＸＮＯＲゲート（２１１ａと２１１ｂ）を３つに変更すればよく、行アドレスが４ビットで記述される場合、図７の２つのＸＮＯＲゲート（２１２ａと２１２ｂ）を４つに変更すればよい。

（実施の形態３）
実施の形態１において、レジスタにアドレスデータを格納する際に、検査パッドを使用せず集積回路の論理回路を介しておこなう方法もある。このときの半導体装置の構成を、図５を用いて説明する。

図５において、集積回路２０５は書き込み禁止回路２０１と、インターフェース２０６と、メイン論理回路２０７と、行デコーダ２０８と列デコーダ２０９と、メモリセルアレイ２１０とを有する。書き込み禁止回路２０１はレジスタ２０３と書き込み禁止論理回路２０４とを有する。

メイン論理回路２０７は、レジスタ２０３に書き込みを禁止するメモリセルのデータを送出する機能と、メモリセルアレイ２１０への書き込みをおこなう機能と、メモリセルアレイ２１０への書き込みに失敗した場合に書き込みに失敗したメモリセルを冗長メモリセルに置き換える冗長機能を有する。

書き込み禁止論理回路２０４は、メイン論理回路２０７がメモリセルアレイ２１０のうちレジスタ２０３に格納されたアドレスデータに相当するアドレスに書き込みをおこなう際に、書き込みを禁止する機能を有する。

本実施の形態の半導体装置は以下のように駆動するとよい。まず、インターフェース２０６より書き込みを禁止するメモリセルのアドレスデータを入力する。すると、メイン論理回路２０７は入力されたデータをレジスタ２０３に格納する。次に、メイン論理回路２０７を用いて、メモリセルアレイ２１０のうちレジスタ２０３に格納されたアドレスデータに相当するアドレスに書き込みをおこなう。

書き込み禁止論理回路２０４の機能により、当該書き込みは禁止されるので、結果として当該書き込みは失敗する。メイン論理回路２０７が書き込みの失敗を検知し、メイン論理回路２０７の冗長機能により、当該書き込みを失敗したメモリセルが冗長メモリセルに置き換えられる。

以上により、メモリ配線のプロービングなしに冗長機能を検査することができる。また、検査パッドのプロービングなしに検査をおこなうことも出来るので、検査工程の簡略化が可能である。

また、集積回路２０５が外部との接触によりデータをやり取りする機能を有さない電子機器（例えば、ＲＦタグ（ＲＦＩＤ）や非接触ＩＣカード等）に搭載されている場合、集積回路２０５を駆動するために必要な電源、信号などを無線で供給し、一切のプロービングなしにメイン論理回路２０７の冗長機能を検査することが必要とされるが、本実施の形態を用いれば、そのような検査も可能である。

なお、その際には、ＲＦタグや非接触ＩＣカード等の電子機器に、本実施の形態でおこなう検査のためのコマンドを設けておき、電子機器が適切に反応するように設定しておくことが好ましい。

（実施の形態４）
実施の形態２において、書き込みを禁止するメモリセルは１つ（１ビット）であることを前提にした。もちろん、複数のメモリセルを書き込み禁止にすることもできる。本実施の形態では、書き込みを禁止するメモリセルを２つ（２ビット）にする例を示す。同様に、３つ以上のメモリセルを書き込み禁止にすることもできる。

図８に示す集積回路は、メイン論理回路２０７と、行デコーダ２０８と、列デコーダ２０９と、メモリセルアレイ２１０と、検査パッド２０２とレジスタ２０３と書き込み禁止論理回路２０４とを有する。メイン論理回路２０７にはインターフェース（図示せず）を介して外部よりデータが入力される。レジスタ２０３としては、例えば、図３（Ｃ）に示すようなＤフリップフロップ回路を直列に接続したものを用いればよい。

レジスタ２０３は書き込み禁止イネーブルデータ２１８と、第一の書き込み禁止列アドレスデータ２１９＿１と、第一の書き込み禁止行アドレスデータ２２０＿１と、第二の書き込み禁止列アドレスデータ２１９＿２と、第二の書き込み禁止行アドレスデータ２２０＿２を出力する。これらは、検査パッド２０２よりレジスタ２０３に入力され、格納されていたものである。

第一の書き込み禁止列アドレスデータ２１９＿１と、第一の書き込み禁止行アドレスデータ２２０＿１は、書き込みを禁止する第一のメモリセルのアドレスに相当し、第二の書き込み禁止列アドレスデータ２１９＿２と、第二の書き込み禁止行アドレスデータ２２０＿２は、書き込みを禁止する第二のメモリセルのアドレスに相当する。

メイン論理回路２０７は、メモリセルアレイ２１０への書き込みをおこなう機能と、書き込みに失敗した場合に書き込みに失敗したメモリセルを冗長メモリセルに置き換える冗長機能を有し、書き込みイネーブルデータ２１５と、書き込み列アドレスデータ２１６と、書き込み行アドレスデータ２１７を出力する。

また、書き込み禁止論理回路２０４は、ＸＮＯＲゲート２１１ａ＿１、ＸＮＯＲゲート２１２ａ＿１、ＸＮＯＲゲート２１１ｂ＿１、ＸＮＯＲゲート２１２ｂ＿１、ＸＮＯＲゲート２１１ａ＿２、ＸＮＯＲゲート２１２ａ＿２、ＸＮＯＲゲート２１１ｂ＿２と、ＸＮＯＲゲート２１２ｂ＿２、ＮＡＮＤゲート２１３と、ＡＮＤゲート２１４を有する。

図８に示すように、ＸＮＯＲゲート２１１ａ＿１には、書き込み列アドレスデータ２１６のＭＳＢと、書き込み禁止列アドレスデータ２１９＿１のＭＳＢを入力する。ＸＮＯＲゲート２１１ｂ＿１には、書き込み列アドレスデータ２１６のＬＳＢと、書き込み禁止列アドレスデータ２１９＿１のＬＳＢを入力する。ＸＮＯＲゲート２１２ａ＿１には、書き込み行アドレスデータ２１７のＭＳＢと、書き込み禁止行アドレスデータ２２０＿１のＭＳＢを入力する。ＸＮＯＲゲート２１２ｂ＿１には、書き込み行アドレスデータ２１７のＬＳＢと、書き込み禁止行アドレスデータ２２０＿１のＬＳＢを入力する。ＸＮＯＲゲート２１１ａ＿２には、書き込み列アドレスデータ２１６のＭＳＢと、書き込み禁止列アドレスデータ２１９＿２のＭＳＢを入力する。ＸＮＯＲゲート２１１ｂ＿２には、書き込み列アドレスデータ２１６のＬＳＢと、書き込み禁止列アドレスデータ２１９＿２のＬＳＢを入力する。ＸＮＯＲゲート２１２ａ＿２は、書き込み行アドレスデータ２１７のＭＳＢと、書き込み禁止行アドレスデータ２２０＿２のＭＳＢを入力する。ＸＮＯＲゲート２１２ｂ＿２には、書き込み行アドレスデータ２１７のＬＳＢと、書き込み禁止行アドレスデータ２２０＿２のＬＳＢを入力する。

また、ＮＡＮＤゲート２１３には、ＸＮＯＲゲート２１１ａ＿１の出力信号と、ＸＮＯＲゲート２１２ａ＿１の出力信号と、ＸＮＯＲゲート２１１ｂ＿１の出力信号と、ＸＮＯＲゲート２１２ｂ＿１の出力信号と、ＸＮＯＲゲート２１１ａ＿２の出力信号と、ＸＮＯＲゲート２１２ａ＿２の出力信号と、ＸＮＯＲゲート２１１ｂ＿２の出力信号と、ＸＮＯＲゲート２１２ｂ＿２の出力信号と、書き込み禁止イネーブルデータ２１８を入力する。ＡＮＤゲート２１４には、書き込みイネーブルデータ２１５と、ＮＡＮＤゲート２１３の出力信号を入力する。

行デコーダ２０８には、書き込み行アドレスデータ２１７を入力する。列デコーダ２０９には、書き込み列アドレスデータ２１６と、ＡＮＤゲート２１４の出力信号を入力する。

書き込みを禁止するメモリセルを３つ以上（３ビット以上）にする場合には、ＸＮＯＲゲート２１１ａとＸＮＯＲゲート２１１ｂとＸＮＯＲゲート２１２ａとＸＮＯＲゲート２１２ｂの組をビット数と同数用いるとよい。

上記のような半導体装置を用いることで、書き込みを禁止するメモリセルの個数にかかわらず、必要なプローバーの個数は検査パッドのプロービングに必要な個数と同数である。したがって、書き込みを禁止するメモリセルの個数が多いほど検査全工程が複雑になるという従来の問題点が解決される。

（実施の形態５）
実施の形態１において、検査パッドをアドレス指定に必要なメモリセルの数に応じて複数設ければ、レジスタがなくても該当アドレスへの書き込みを禁止することができる。具体的には、行アドレスがＲビット、列アドレスがＣビットで記述されるメモリ装置において、書き込みを禁止するメモリセルの数をＮ個とするとき、検査パッドは［（Ｒ＋Ｃ）×Ｎ＋１］個あればよい。うち、１つには書き込み禁止イネーブルデータを、他のものには、書き込みを禁止するメモリセルの行アドレスデータあるいは列アドレスデータのいずれかを入力する。

以下、図６を用いて説明する。図６では行アドレス、列アドレスとも２ビットで記述される２つのメモリセルへの書き込みを禁止する例を示す。そのために、９つの検査パッド２０２＿Ｄ０、２０２＿Ｄ１、２０２＿Ｄ２、２０２＿Ｄ３、２０２＿Ｄ４、２０２＿Ｄ５、２０２＿Ｄ６、２０２＿Ｄ７、２０２＿Ｄ８を用意する。そして、検査パッド２０２＿Ｄ０には書き込み禁止イネーブルデータ２１８を、検査パッド２０２＿Ｄ１には第１のメモリセルの列アドレスデータのＭＳＢを、検査パッド２０２＿Ｄ２には第１のメモリセルの列アドレスデータのＬＳＢを、検査パッド２０２＿Ｄ３には第１のメモリセルの行アドレスデータのＭＳＢを、検査パッド２０２＿Ｄ４には第１のメモリセルの行アドレスデータのＬＳＢを、検査パッド２０２＿Ｄ５には第２のメモリセルの列アドレスデータのＭＳＢを、検査パッド２０２＿Ｄ６には第２のメモリセルの列アドレスデータのＬＳＢを、検査パッド２０２＿Ｄ７には第２のメモリセルの行アドレスデータのＭＳＢを、検査パッド２０２＿Ｄ８には第２のメモリセルの行アドレスデータのＬＳＢを、それぞれ入力する。

これらの検査パッドに入力された信号は、それぞれ、書き込み禁止イネーブルデータ２１８、第１の書き込み禁止列アドレスデータ２１９ａ＿１および２１９ｂ＿１、第１の書き込み禁止行アドレスデータ２２０ａ＿１および２２０ｂ＿１、第２の書き込み禁止列アドレスデータ２１９ａ＿２および２１９ｂ＿２、第２の書き込み禁止行アドレスデータ２２０ａ＿２および２２０ｂ＿２として、書き込み禁止回路２０１に送られる。書き込み禁止回路２０１としては、例えば、実施の形態４で示したものと同様な回路で、２つのメモリセルを書き込み禁止とできるものを用いればよい。もちろん、その他の回路を用いてもよい。

図６の例では、書き込みを禁止するメモリセルの数は２個であったが、より多くの検査パッドを用いれば、より多くのメモリセルを書き込み禁止とできる。

１０１ ビット線
１０２ 配線
１０３ ワード線
１０４ 選択トランジスタ
１０５ アンチヒューズ素子
１０６ プローバー
２０１ 書き込み禁止回路
２０２ 検査パッド
２０３ レジスタ
２０４ 書き込み禁止論理回路
２０５ 集積回路
２０６ インターフェース
２０７ メイン論理回路
２０８ 行デコーダ
２０９ 列デコーダ
２１０ メモリセルアレイ
２１１ａ ＸＮＯＲゲート
２１１ｂ ＸＮＯＲゲート
２１２ａ ＸＮＯＲゲート
２１２ｂ ＸＮＯＲゲート
２１３ ＮＡＮＤゲート
２１４ ＡＮＤゲート
２１５ 書き込みイネーブルデータ
２１６ 書き込み列アドレスデータ
２１７ 書き込み行アドレスデータ
２１８ 書き込み禁止イネーブルデータ
２１９ 書き込み禁止列アドレスデータ
２１９ａ 書き込み禁止列アドレスデータ
２１９ｂ 書き込み禁止列アドレスデータ
２２０ 書き込み禁止行アドレスデータ
２２０ａ 書き込み禁止行アドレスデータ
２２０ｂ 書き込み禁止行アドレスデータ
３０１ データ信号線
３０２ クロック信号線
３０３ リセット信号線
３０４ Ｄフリップフロップ回路

Claims (1)

1. あるメモリセルへの書き込みをおこなう機能と、前記あるメモリセルの書き込みが失敗した場合に、冗長メモリセルに置き換える機能と、を有するメイン論理回路と、
   書き込みを禁止するメモリセルのアドレスデータを格納する機能を有するレジスタと、
   書き込み禁止回路と、を有する半導体装置において、
   前記書き込み禁止回路において、前記レジスタの出力と、前記メイン論理回路から出力される書き込みをおこなうメモリセルのアドレスデータと、を比較し、比較した結果に応じて、前記書き込みをおこなうメモリセルへの書き込みを失敗させることにより冗長機能の検査をおこなう半導体装置の検査方法。

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