JP5723172B2 - 半導体装置の作製方法 - Google Patents

半導体装置の作製方法 Download PDF

Info

Publication number
JP5723172B2
JP5723172B2 JP2011027296A JP2011027296A JP5723172B2 JP 5723172 B2 JP5723172 B2 JP 5723172B2 JP 2011027296 A JP2011027296 A JP 2011027296A JP 2011027296 A JP2011027296 A JP 2011027296A JP 5723172 B2 JP5723172 B2 JP 5723172B2
Authority
JP
Japan
Prior art keywords
oxide semiconductor
insulating layer
layer
semiconductor layer
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2011027296A
Other languages
English (en)
Other versions
JP2011187952A5 (ja
JP2011187952A (ja
Inventor
山崎　舜平
舜平 山崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2011027296A priority Critical patent/JP5723172B2/ja
Publication of JP2011187952A publication Critical patent/JP2011187952A/ja
Publication of JP2011187952A5 publication Critical patent/JP2011187952A5/ja
Application granted granted Critical
Publication of JP5723172B2 publication Critical patent/JP5723172B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02551—Group 12/16 materials
    • H01L21/02554—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate

Description

発明の技術分野は、半導体装置およびその作製方法に関する。ここで、半導体装置とは、半導体特性を利用することで機能する素子および装置全般を指すものである。
半導体材料として酸化物半導体を用いてトランジスタ等の半導体装置を作製し、該半導体装置を半導体集積回路や電子デバイスに応用する技術が注目されている。例えば、半導体材料として酸化亜鉛、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を用いてトランジスタを作製し、画像表示装置のスイッチング素子などに用いる技術が特許文献１及び特許文献２で開示されている。
酸化物半導体にチャネル形成領域（チャネル領域ともいう）を設けたトランジスタは、アモルファスシリコンを用いたトランジスタよりも高い移動度が得られている。さらに、酸化物半導体膜はスパッタリング法（スパッタ法ともいう）などによって比較的低温で膜形成が可能であり、多結晶シリコンを用いたトランジスタよりも製造工程が容易である。例えば、特許文献３では、対向して配置された一組のターゲットを用いたスパッタリング法により形成した酸化亜鉛薄膜をチャネル形成領域に用いた薄膜トランジスタが開示されている。
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報 特開２００６−００５１１５号公報
しかしながら、酸化物半導体を用いて作製した半導体素子の特性は未だ充分なものとは言えない。例えば、酸化物半導体層を用いたトランジスタには、制御された閾値電圧、高い動作速度等の電気的特性、または十分な信頼性が求められている。
そこで、本発明の一態様は、高い電気的特性を有する半導体装置、若しくはその作製方法を提供することを目的の一とする。または、高い信頼性を有する半導体装置、若しくはその作製方法を提供することを目的の一とする。
トランジスタの作製工程において、ゲート絶縁層と酸化物半導体層との界面にプラズマダメージが混入すると、ゲート絶縁層と酸化物半導体層との界面に欠陥（界面トラップ）を生じる。更には、ゲート絶縁層中及び酸化物半導体層中の一方または双方にプラズマダメージが混入すると、欠陥（膜中トラップ）を生じる。これらの欠陥は、トランジスタの閾値電圧がシフトする原因となる。
さらに、酸化物半導体を用いたトランジスタの閾値電圧は酸化物半導体膜に含まれるキャリア密度（キャリア濃度ともいう）にも影響される。また、酸化物半導体膜に含まれるキャリアは、酸化物半導体膜に含まれる不純物により発生する。例えば、成膜された酸化物半導体膜に含まれるＨ２Ｏに代表される水素原子を含む化合物や炭素原子を含む化合物、もしくは水素原子や炭素原子等の不純物は、酸化物半導体膜のキャリア密度を高める。
Ｈ２Ｏに代表される水素原子を含む化合物、もしくは水素原子等の不純物を含む酸化物半導体膜を用いて作製したトランジスタは、閾値電圧のシフトなどの経時劣化を制御することが困難である。
そこで、上記目的を達成するためには、作製工程におけるゲート絶縁層中、酸化物半導体層中、またはその界面の少なくとも一へのプラズマダメージを抑制し、且つ、酸化物半導体膜に含まれるキャリア密度に影響する不純物、例えば、Ｈ２Ｏに代表される水素原子を含む化合物、もしくは水素原子等の不純物を排除すればよい。
具体的には、本発明の一態様の半導体装置は、ゲート電極と、ゲート電極と重なる酸化物半導体層と、酸化物半導体層と接するソース電極及びドレイン電極と、ゲート電極と酸化物半導体層との間に設けられたゲート絶縁層と、を有し、酸化物半導体層は、対向ターゲット方式を用いたスパッタリング法により成膜され、且つ酸化物半導体層に含まれるキャリア濃度が、１×１０１２／ｃｍ３未満である半導体装置である。
また、本発明の別の一態様の半導体装置は、ゲート電極と、ゲート電極と重なる酸化物半導体層と、酸化物半導体層と接するソース電極及びドレイン電極と、ゲート電極と酸化物半導体層との間に設けられたゲート絶縁層と、を有し、酸化物半導体層に含まれるキャリア濃度は、１×１０１２／ｃｍ３未満であり、ゲート絶縁層は、対向ターゲット方式を用いたスパッタリング法により成膜される半導体装置である。
また、上記の半導体装置において、酸化物半導体層は、対向ターゲット方式を用いたスパッタリング法により成膜されるのが好ましい。
または、上記の半導体装置において、酸化物半導体層の少なくとも一部に接する絶縁層をさらに有し、絶縁層は、対向ターゲット方式を用いたスパッタリング法により成膜されるのが好ましい。
また、本発明の別の一態様は、基板上に、ゲート電極を形成し、ゲート電極上にゲート絶縁層を形成し、ゲート絶縁層上に酸化物半導体層を形成し、酸化物半導体層と電気的に接続するソース電極及びドレイン電極を形成する半導体装置の作製方法であって、酸化物半導体層は、対向させて配置した一組のターゲットを用いたスパッタリング法により成膜され、酸化物半導体層形成後に、第１の加熱処理により、酸化物半導体層に含まれる水素濃度を低減し、第２の加熱処理により、酸化物半導体層に酸素を供給する半導体装置の作製方法である。
また、本発明の別の一態様は、基板上に酸化物半導体層を形成し、酸化物半導体層と電気的に接続するソース電極及びドレイン電極を形成し、酸化物半導体層の少なくともチャネル形成領域と接するゲート絶縁層を形成し、ゲート絶縁層上に、ゲート電極を形成する半導体装置の作製方法であって、酸化物半導体層は、対向させて配置した一組のターゲットを用いたスパッタリング法により成膜され、酸化物半導体層形成後に、第１の加熱処理により、酸化物半導体層に含まれる水素濃度を低減し、第２の加熱処理により、酸化物半導体層に酸素を供給する半導体装置の作製方法である。
なお、上記の半導体装置の作製方法において、ゲート絶縁膜を、対向させて配置した一組のターゲットを用いたスパッタリング法により形成するのが好ましい。
または、上記の半導体装置の作製方法において、酸化物半導体層に接して、対向させて配置した一組のターゲットを用いたスパッタリング法により絶縁層を形成するのが好ましい。
本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。
本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合をなどをも含む。
「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
開示する発明の一態様によって、以下のいずれか、または双方の効果を得ることが可能である。
本発明の一態様によって、高い電気的特性を有する半導体装置またはその作製方法を提供することができる。
本発明の一態様によって、高い信頼性を有する半導体装置またはその作製方法を提供することができる。
半導体装置の断面図。 成膜装置の断面図。 成膜装置の断面図及び上面図。 半導体装置の作製工程に係る断面図。 半導体装置の作製工程に係る断面図。 半導体装置の平面図及び断面図。 半導体装置の断面図。 半導体装置の断面図、上面図及び回路図。 電子機器を示す図。
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
なお、本明細書等における「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成およびその作製工程の例について、図１乃至図４を参照して説明する。
〈半導体装置の構成例〉
図１（Ａ）乃至図１（Ｄ）に、半導体装置の例として、トランジスタの断面構造を示す。
図１（Ａ）に示すトランジスタ１６０は、トップゲート型のトランジスタの一例であり、基板１００上に、酸化物半導体層１４４と、酸化物半導体層１４４に接して設けられたソース電極１４２ａ及びドレイン電極１４２ｂと、酸化物半導体層１４４の少なくともチャネル形成領域、ソース電極１４２ａ及びドレイン電極１４２ｂを覆うゲート絶縁層１４６と、ゲート絶縁層１４６上に設けられ、酸化物半導体層１４４のチャネル形成領域と重なるゲート電極１４８と、を有している。
図１（Ｂ）に示すトランジスタ１７０もまた、トップゲート型のトランジスタの一例であり、図１（Ａ）に示すトランジスタ１６０との相違の一は、ソース電極１４２ａ及びドレイン電極１４２ｂと、酸化物半導体層１４４との積層順である。すなわち、図１（Ｂ）に示すトランジスタ１７０は、基板１００上に、ソース電極１４２ａ及びドレイン電極１４２ｂと、ソース電極１４２ａ及びドレイン電極１４２ｂの一端面に少なくとも接する酸化物半導体層１４４と、酸化物半導体層１４４上に設けられたゲート絶縁層１４６と、ゲート絶縁層１４６上に設けられ、酸化物半導体層１４４のチャネル形成領域と重なるゲート電極１４８と、を有している。
図１（Ｃ）に示すトランジスタ１８０は、ボトムゲート型のトランジスタの一例であり、基板１００上に、ゲート電極１４８と、ゲート電極１４８を覆うゲート絶縁層１４６と、ゲート絶縁層１４６上に設けられたソース電極１４２ａ及びドレイン電極１４２ｂと、ソース電極１４２ａ及びドレイン電極１４２ｂの一端面に少なくとも接する酸化物半導体層１４４と、酸化物半導体層１４４上に設けられた絶縁層１５０と、を有している。なお、絶縁層１５０は、必ずしも設けなくとも良い。
図１（Ｄ）に示すトランジスタ１９０もまた、ボトムゲート型のトランジスタの一例であり、図１（Ｃ）に示すトランジスタ１８０との相違の一は、ソース電極１４２ａ及びドレイン電極１４２ｂと、酸化物半導体層１４４との積層順である。すなわち、図１（Ｄ）に示すトランジスタ１９０は、基板１００上に、ゲート電極１４８と、ゲート電極１４８を覆うゲート絶縁層１４６と、ゲート絶縁層１４６上に設けられた酸化物半導体層１４４と、酸化物半導体層１４４に接して設けられたソース電極１４２ａ及びドレイン電極１４２ｂと、酸化物半導体層１４４の少なくともチャネル形成領域、ソース電極１４２ａ及びドレイン電極１４２ｂを覆う絶縁層１５０と、を有している。なお、絶縁層１５０は、必ずしも設けなくとも良い。
図１（Ａ）乃至図１（Ｄ）に示す各トランジスタに含まれる酸化物半導体層１４４は、水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されることにより、高純度化された酸化物半導体層である。具体的には、例えば、酸化物半導体層１４４の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体層１４４中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測定されるものである。このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層１４４では、水素や酸素欠陥等に由来するキャリア濃度が１×１０１２／ｃｍ３未満、望ましくは、１×１０１１／ｃｍ３未満、より望ましくは１．４５×１０１０／ｃｍ３未満となる。酸化物半導体層１４４を有するトランジスタでは、オフ電流を十分に小さくすることが可能である。例えば、酸化物半導体層１４４の膜厚が３０ｎｍで、チャネル長が２μｍのトランジスタの、室温（２５℃）でのチャネル幅１μｍあたりのオフ電流（ゲートバイアスは−３Ｖ）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ以下となる。このように、高純度化された酸化物半導体（以下、本明細書では、Ｉ型化（真性化）または実質的にＩ型化された酸化物半導体ともいう）を用いることで、極めて優れたオフ電流特性のトランジスタを得ることができる。
さらに、図１（Ａ）乃至図１（Ｄ）に示す各トランジスタに含まれる酸化物半導体層１４４、またはゲート絶縁層１４６の少なくとも一、好ましくは双方が、図２に示す対向ターゲット方式のスパッタリング装置を用いて成膜されており、成膜時に生じるプラズマ等の電界の影響が低減されている。
〈成膜装置の構成例〉
図２に示すスパッタリング装置は、真空容器２０２内に、対向して配置された一組のターゲット２０４ａ及びターゲット２０４ｂと、ターゲット２０４ａ及びターゲット２０４ｂのスパッタ面に対して垂直な方向に磁界を発生させる永久磁石等の磁界発生手段２０６ａ〜２０６ｄと、基板１００を載置するための基板ホルダー２０８と、を有している。図２において、ターゲットは、電源２１０と接続された電極（図示せず）にそれぞれ固定されている。基板ホルダー２０８は、基板１００面内における膜厚分布を抑制するために、基板１００を図２の左から右（あるいはその逆）へ移動可能であるのが好ましい。
成膜を行う際には、排気管２１２と連結された排気手段（図示せず）を用いて真空容器２０２内を減圧または真空状態とし、ガス供給手段（図示せず）と連結された供給管２１４よりスパッタガスとして酸素（Ｏ２）ガスとアルゴン（Ａｒ）ガスの混合ガス、またはＡｒガスを導入する。その後、ターゲット２０４ａ及びターゲット２０４ｂに電圧を印加することによりスパッタガスを励起し、励起されたイオンによりターゲット２０４ａ及びターゲット２０４ｂをスパッタリングする。スパッタリングに用いる電源は、ＤＣ（直流）電源またはＲＦ（交流）電源のいずれを用いても良いが、酸化物半導体層を成膜する場合には、ＤＣ電源を用いるのが好ましく、ゲート絶縁層（絶縁層）を成膜する場合には、ＲＦ電源を用いるのが好ましい。
図２に図示するスパッタリング方法では、スパッタ面（基板１００の被成膜面）に対して垂直な方向に発生した磁界によって、プラズマがターゲット２０４ａ及びターゲット２０４ｂ間に閉じこめられ、基板１００に直接作用しないため、成膜される膜及びその下地となる膜にプラズマによるダメージを与えずに成膜することが可能である。なお、成膜速度が安定するまでシャッター２１６によって基板１００への被膜形成を停止しておき、成膜時にシャッター２１６を開けて成膜を開始するのが好ましい。シャッター２１６の形状は図２に限定されない。
また、基板ホルダー２０８にはヒータを設けて、基板１００を加熱しながら成膜を行ってもよい。基板ホルダー２０８のヒータを用いて、減圧状態に保持された真空容器２０２内に基板１００を保持し、基板１００の温度が１００℃以上５５０℃未満、好ましくは２００℃以上４００℃以下となるように基板１００上の膜を熱することもできる。そして、真空容器２０２内の水分を除去しつつ、水素や水などが除去されたスパッタガス（酸素またはアルゴン）を導入し、上記ターゲット２０４ａ、２０４ｂを用いて成膜を行う。基板ホルダー２０８のヒータを用いて、基板１００を熱しながら成膜することにより、スパッタによる損傷をより軽減することもできる。
真空容器２０２内の水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどを用いることができる。また、ターボポンプにコールドトラップを加えたものを用いてもよい。クライオポンプなどを用いて排気することで、真空容器２０２から水素や水などを除去することができる。
なお、図２では真空容器２０２底面に対して基板１００の被成膜面を平行に示しているが、特に限定されず、基板ホルダー２０８で基板１００の被成膜面が真空容器２０２底面に対して斜め、または垂直になるように配置してもよい。
また、真空容器２０２内に基板１００を２枚以上配置することも可能である。例えば、図３に示すように、真空容器２０２内に基板を複数枚（図３では６枚）配置することができる。なお、図３（Ａ）は真空容器２０２の断面模式図であり、図３（Ｂ）は、図３（Ａ）における鎖線Ａ−Ｂの断面を上方からみた上面模式図である。
図３に示すスパッタリング装置においては、空間を形成するように、ターゲット２０４ａとターゲット２０４ｂとが対向して配置され、該空間に表面が面するように、６枚の基板１００が円状に配置されている。また、円筒状のシャッター２１６を装置上方または下方から伸縮させることで、成膜速度が安定するまでシャッター２１６によって基板１００への被膜形成を停止しておき、成膜時にシャッター２１６を開けて成膜を開始するのが好ましい。シャッター２１６の形状は図３に限定されない。
図３に示す成膜装置を用いると、一度のスパッタリング工程で複数枚の基板を処理することが可能となるため、半導体装置の製造工程におけるスループットを向上させることができる。
なお、図１（Ｃ）または図１（Ｄ）に示すトランジスタ１８０またはトランジスタ１９０において、絶縁層１５０を図２または図３に示すスパッタリング装置を用いて成膜するとより好ましい。
〈トランジスタの作製工程の例〉
以下、図４及び図５を用いて、図１に示すトランジスタの作製工程の例について説明する。
〈トランジスタ１６０の作製工程〉
まず、図４（Ａ）乃至図４（Ｃ）を用いて、図１（Ａ）に示すトランジスタ１６０の作製工程の一例について説明する。
基板１００上にスパッタリング法により酸化物半導体層を成膜し、選択的にエッチングして島状の酸化物半導体層１４４を形成する（図４（Ａ）参照）。酸化物半導体層の成膜には、図２または図３に示した対向ターゲット方式のスパッタリング法を用いるのが好ましい。酸化物半導体層の成膜に対向ターゲット方式のスパッタリング法を用いることで、被成膜面、及び、形成される酸化物半導体層へのプラズマによる損傷（プラズマダメージ）を抑制することができ、膜質の良い酸化物半導体層とすることができる。
基板１００に使用することができる基板に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板など基板を用いることができる。また、少なくとも酸化物半導体層１４４の形成面に絶縁表面を有していれば、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することも可能であり、これらの基板上に半導体素子が設けられていてもよい。また、基板１００上に下地膜が設けられていても良い。
酸化物半導体層は、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｚｎ−Ｍｇ−Ｏ系、Ｓｎ−Ｍｇ−Ｏ系、Ｉｎ−Ｍｇ−Ｏ系や、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系などを用いて形成することができる。
中でも、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体装置に用いる半導体材料としては好適である。
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料の代表例としては、ＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記されるものがある。また、Ｇａに代えてＭを用い、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）のように表記される酸化物半導体材料がある。ここで、Ｍは、ガリウム（Ｇａ）、アルミニウム（Ａｌ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、マンガン（Ｍｎ）、コバルト（Ｃｏ）などから選ばれた一の金属元素または複数の金属元素を示す。例えば、Ｍとしては、Ｇａ、ＧａおよびＡｌ、ＧａおよびＦｅ、ＧａおよびＮｉ、ＧａおよびＭｎ、ＧａおよびＣｏなどを適用することができる。なお、上述の組成は結晶構造から導き出されるものであり、あくまでも一例に過ぎないことを付記する。
酸化物半導体層をスパッタ法で作製するためのターゲットとしては、Ｉｎ：Ｇａ：Ｚｎ＝１：ｘ：ｙ（ｘは０以上、ｙは０．５以上５以下）の組成式で表されるものを用いるのが好適である。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［ａｔｏｍ比］（ｘ＝１、ｙ＝１）、（すなわち、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］）の組成比を有するターゲットなどを用いることができる。また、Ｉｎ：Ｇａ：Ｚｎ＝１：１：０．５［ａｔｏｍ比］（ｘ＝１、ｙ＝０．５）の組成比を有するターゲットや、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２［ａｔｏｍ比］（ｘ＝１、ｙ＝２）の組成比を有するターゲットや、Ｉｎ：Ｇａ：Ｚｎ＝１：０：１［ａｔｏｍ比］（ｘ＝０、ｙ＝１）の組成比を有するターゲットを用いることもできる。
また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１〜１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３：４）とする。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
本実施の形態では、非晶質構造の酸化物半導体層を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の金属酸化物ターゲットを用いる対向ターゲット方式のスパッタリング法により形成することとする。
金属酸化物ターゲット中の金属酸化物の相対密度は８０％以上、好ましくは９５％以上、さらに好ましくは９９．９％以上である。相対密度の高い金属酸化物ターゲットを用いることにより、緻密な構造の酸化物半導体層を形成することが可能である。
酸化物半導体層の形成雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、または、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度１ｐｐｍ以下（望ましくは濃度１０ｐｐｂ以下）にまで除去された高純度ガス雰囲気を用いるのが好適である。
酸化物半導体層の形成の際には、例えば、減圧状態に保持された処理室内に被処理物を保持し、被処理物の温度が１００℃以上５５０℃未満、好ましくは２００℃以上４００℃以下となるように被処理物を熱する。または、酸化物半導体層の形成の際の被処理物の温度は、室温（２５℃±１０℃）としてもよい。そして、処理室内の水分を除去しつつ、水素や水などが除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体層を形成する。被処理物を熱しながら酸化物半導体層を形成することにより、酸化物半導体層に含まれる不純物を低減することができる。また、スパッタによる損傷を軽減することができる。処理室内の水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどを用いることができる。また、ターボポンプにコールドトラップを加えたものを用いてもよい。クライオポンプなどを用いて排気することで、処理室から水素や水などを除去することができるため、酸化物半導体層中の不純物濃度を低減できる。
なお、酸化物半導体層の形成にパルス直流（ＤＣ）電源を用いると、ごみ（成膜時に形成される粉状の物質など）を低減でき、膜厚分布も均一となるため好ましい。酸化物半導体層の厚さは、１ｎｍ以上５０ｎｍ以下、好ましくは１ｎｍ以上３０ｎｍ以下、より好ましくは１ｎｍ以上１０ｎｍ以下とする。このような厚さの酸化物半導体層を用いることで、微細化に伴う短チャネル効果を抑制することが可能である。ただし、適用する酸化物半導体材料や、半導体装置の用途などにより適切な厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択することもできる。
その後、酸化物半導体層に対して、熱処理（第１の熱処理）を行うことが望ましい。この第１の熱処理によって酸化物半導体層中の、過剰な水素（水や水酸基を含む）を除去し、酸化物半導体層の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。第１の熱処理の温度は、例えば、３００℃以上５５０℃未満、または４００℃以上５００℃以下とする。
なお、対向ターゲット方式のスパッタリング装置を用いて酸化物半導体層１４４を形成する場合、平行平板のスパッタリング装置と比較して成膜時の気相状態が長いため、形成された酸化物半導体層中には、平行平板のスパッタリング装置で成膜した酸化物半導体層よりも高い濃度で水素（水や水酸基を含む）が含有されていることがある。したがって、該対向ターゲット方式のスパッタリング法を用いて形成された酸化物半導体層１４４に対して脱水・脱水素の効果を奏する第１の熱処理を施すことは、特に効果的である。
熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層は大気に触れさせず、水や水素の混入が生じないようにする。
熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置を用いても良い。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。
例えば、第１の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分間熱した後、当該不活性ガス雰囲気から被処理物を取り出すＧＲＴＡ処理を行ってもよい。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素を含むガスに切り替えても良い。酸素を含む雰囲気において第１の熱処理を行うことで、酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためである。
なお、不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
いずれにしても、第１の熱処理によって不純物を低減し、Ｉ型（真性半導体）またはＩ型に限りなく近い酸化物半導体層を形成することで、極めて優れた特性のトランジスタを実現することができる。
ところで、上述の熱処理（第１の熱処理）には水素や水などを除去する効果があるから、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理や、脱水素化処理は、酸化物半導体層の形成後やゲート絶縁層の形成後、ゲート電極の形成後、などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。
酸化物半導体層のエッチングは、上記熱処理の前、または上記熱処理の後のいずれにおいて行っても良い。また、素子の微細化という観点からはドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。なお、素子におけるリーク電流などが問題とならない場合には、酸化物半導体層を島状に加工しないで用いても良い。
次に、酸化物半導体層１４４上に導電層を形成し、該導電層を選択的にエッチングして、ソース電極１４２ａ、ドレイン電極１４２ｂを形成する（図４（Ｂ）参照）。
導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。
導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有するソース電極１４２ａ、およびドレイン電極１４２ｂへの加工が容易であるというメリットがある。
また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウム、酸化錫、酸化亜鉛、インジウム錫酸化物（ＩＴＯと略記する場合がある）、酸化インジウム酸化亜鉛、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。
導電層のエッチングは、形成されるソース電極１４２ａおよびドレイン電極１４２ｂの端部が、テーパー形状となるように行うことが好ましい。ここで、テーパー角は、例えば、３０°以上６０°以下であることが好ましい。ソース電極１４２ａ、ドレイン電極１４２ｂの端部をテーパー形状となるようにエッチングすることにより、後に形成されるゲート絶縁層１４６の被覆性を向上し、段切れを防止することができる。
なお、トランジスタ１６０のチャネル長（Ｌ）は、ソース電極１４２ａおよびドレイン電極１４２ｂの下端部の間隔によって決定される。なお、チャネル長（Ｌ）が２５ｎｍ未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数ｎｍ〜数１０ｎｍと波長の短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長（Ｌ）を、１０ｎｍ以上１０００ｎｍ（１μｍ）以下とすることも可能であり、回路の動作速度を高めることが可能である。また、微細化によって、半導体装置の消費電力を低減することも可能である。
次に、ソース電極１４２ａおよびドレイン電極１４２ｂ上に、酸化物半導体層１４４の少なくともチャネル形成領域に接するゲート絶縁層１４６を形成し、その後、ゲート絶縁層１４６上において酸化物半導体層１４４と重畳する領域にゲート電極１４８を形成する（図４（Ｃ）参照）。
ゲート絶縁層１４６は、ＣＶＤ法やスパッタ法等を用いて形成することができる。また、ゲート絶縁層１４６は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などを含むように形成するのが好適である。ゲート絶縁層１４６は、単層構造としても良いし、積層構造としても良い。また、その厚さは特に限定されないが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
なお、ゲート絶縁層１４６の成膜には、図２または図３に示した対向ターゲット方式のスパッタリング法を用いるのが好ましい。ゲート絶縁層１４６の成膜に対向ターゲット方式のスパッタリング法を用いることで、被成膜面（具体的には、ソース電極１４２ａ、ドレイン電極１４２ｂまたは酸化物半導体層１４４と、ゲート絶縁層１４６との界面）、及び形成されるゲート絶縁層１４６に対するプラズマによる損傷（プラズマダメージ）を抑制することができ、膜質の良いゲート絶縁層１４６とすることができる。また、ゲート絶縁層１４６の被覆性を向上し、ゲートリーク電流などの発生を抑制することができる。
上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層１４６に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などの高誘電率（ｈｉｇｈ−ｋ）材料を用いると良い。ｈｉｇｈ−ｋ材料をゲート絶縁層１４６に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。なお、ｈｉｇｈ−ｋ材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。
ゲート絶縁層１４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行えばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層１４６が酸素を含む場合、酸化物半導体層１４４に酸素を供給し、該酸化物半導体層１４４の酸素欠損を補填して、Ｉ型（真性半導体）またはＩ型に限りなく近い酸化物半導体層を形成することもできる。
なお、本実施の形態では、ゲート絶縁層１４６の形成後に第２の熱処理を行っているが、第２の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第２の熱処理を行っても良い。また、第１の熱処理に続けて第２の熱処理を行っても良いし、第１の熱処理に第２の熱処理を兼ねさせても良いし、第２の熱処理に第１の熱処理を兼ねさせても良い。
上述のように、第１の熱処理と第２の熱処理の少なくとも一方を適用することで、酸化物半導体層１４４を、その主成分以外の不純物が極力含まれないように高純度化することができる。
ゲート電極１４８は、ゲート絶縁層１４６上に導電層を形成した後に、当該導電層を選択的にエッチングすることによって形成することができる。ゲート電極１４８となる導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。詳細は、ソース電極１４２ａ及びドレイン電極１４２ｂ上などの場合と同様であり、これらの記載を参酌できる。
以上の工程によって、トランジスタ１６０を形成することができる。
また、トランジスタ１６０上に保護絶縁層や、平坦化のための平坦化絶縁層を設けてもよい。例えば、保護絶縁層として酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、又は酸化アルミニウム層を単層で又は積層して形成することができる。また、保護絶縁層の成膜に対向ターゲット方式のスパッタリング法を用いることもできる。
また、平坦化絶縁層としては、ポリイミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、平坦化絶縁層を形成してもよい。
なお、図１（Ｂ）に示すトランジスタ１７０は、ソース電極１４２ａ及びドレイン電極１４２ｂと、酸化物半導体層１４４の成膜順以外は、図４に示すトランジスタ１６０の作製工程と同様の工程によって作製することが可能である。すなわち、基板１００上に、導電層を形成し、該導電層を選択的にエッチングすることによってソース電極１４２ａ及びドレイン電極１４２ｂを形成し、ソース電極１４２ａ及びドレイン電極１４２ｂ上に酸化物半導体層１４４を形成した後、酸化物半導体層１４４に接するゲート絶縁層１４６を形成し、その後、ゲート絶縁層１４６上において酸化物半導体層１４４と重畳する領域にゲート電極１４８を形成することで、トランジスタ１７０を形成することができる。酸化物半導体層１４４成膜後には、第１の熱処理及び第２の熱処理を施すのが好ましい。これらの詳細は図４を参酌することができるため、記載を省略する。
〈トランジスタ１８０の作製工程〉
次いで、図５（Ａ）乃至図５（Ｃ）を用いて、図１（Ｃ）に示すトランジスタ１８０の作製工程の一例について説明する。なお、特に記載がない限り、図４に示したトランジスタ１６０と同じ符号を付した構成には、同様の材料及び同様の成膜方法を採用することができる。
基板１００上に、導電層を形成し、当該導電層を選択的にエッチングすることによって、ゲート電極１４８を形成する。次いで、ゲート電極１４８を覆うようにゲート絶縁層１４６を成膜する。その後、ゲート絶縁層１４６上に導電層を形成し、該導電層を選択的にエッチングしてソース電極１４２ａ及びドレイン電極１４２ｂを形成する（図５（Ａ）参照）。
なお、図５においては、ゲート絶縁層１４６を選択的にエッチングし、島状のゲート絶縁層１４６としているが、島状に加工されていない構成を採用しても良い。ゲート絶縁層１４６を島状に加工しない場合には、加工の際のエッチングによるゲート絶縁層１４６の汚染を防止することができる。
ゲート絶縁層１４６の成膜には、図２または図３に示した対向ターゲット方式のスパッタリング法を用いるのが好ましい。ゲート絶縁層１４６の成膜に対向ターゲット方式のスパッタリング法を用いることで、被成膜面（具体的には、ゲート電極１４８とゲート絶縁層１４６との界面）、及び形成されるゲート絶縁層１４６に対するプラズマによる損傷（プラズマダメージ）を抑制することができ、膜質の良いゲート絶縁層１４６とすることができる。また、ゲート絶縁層１４６の被覆性を向上し、ゲートリーク電流などの発生を抑制することができる。
次いで、ソース電極１４２ａ及びドレイン電極１４２ｂ上にスパッタリング法により酸化物半導体層を成膜し、選択的にエッチングして島状の酸化物半導体層１４４を形成する（図５（Ｂ）参照）。酸化物半導体層の成膜には、図２または図３に示した対向ターゲット方式のスパッタリング法を用いるのが好ましい。酸化物半導体層の成膜に対向ターゲット方式のスパッタリング法を用いることで、被成膜面（具体的には、ソース電極１４２ａ、ドレイン電極１４２ｂまたはゲート絶縁層１４６と、酸化物半導体層との界面）、及び形成される酸化物半導体層へのプラズマによる損傷（プラズマダメージ）を抑制することができ、膜質の良い酸化物半導体層とすることができる。また、酸化物半導体層の被覆性を向上し、接続不良などの発生を抑制することができる。また、酸化物半導体層１４４に対しては、熱処理（第１の熱処理）を行うことが望ましい。
次いで、ソース電極１４２ａ、ドレイン電極１４２ｂ及び酸化物半導体層１４４を覆うように絶縁層１５０を形成する（図５（Ｃ）参照）。
絶縁層１５０は、少なくとも１ｎｍ以上の膜厚とし、スパッタ法など、絶縁層１５０に水、水素等の不純物を混入させない方法を適宜用いて形成することができる。絶縁層１５０に水素が含まれると、その水素の酸化物半導体層への侵入、又は水素による酸化物半導体層中の酸素の引き抜き、が生じ酸化物半導体層のバックチャネルが低抵抗化（Ｎ型化）してしまい、寄生チャネルが形成されるおそれがある。よって、絶縁層１５０はできるだけ水素を含まない膜になるように、成膜方法に水素を用いないことが重要である。
なお、絶縁層１５０の成膜には、図２または図３に示した対向ターゲット方式のスパッタリング法を用いるのが好ましい。絶縁層１５０の成膜に対向ターゲット方式のスパッタリング法を用いることで、被成膜面（具体的には、ソース電極１４２ａ、ドレイン電極１４２ｂまたは酸化物半導体層１４４と、絶縁層１５０との界面）、及び形成される絶縁層１５０へのプラズマによる損傷（プラズマダメージ）を抑制することができ、膜質の良い絶縁層とすることができる。また、絶縁層の被覆性を向上し、段切れなどの発生を抑制することができる。
次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の熱処理（好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う。例えば、窒素雰囲気下で２５０℃、１時間の第２の熱処理を行う。第２の熱処理を行うと、酸化物半導体層１４４が絶縁層１５０と接した状態で加熱される。
以上の工程を経ることによって、成膜後の酸化物半導体層に対して脱水化または脱水素化のための熱処理を行って低抵抗化した後、酸化物半導体層の酸素欠損を補填することができる。その結果、高抵抗化（Ｉ型化）した酸化物半導体層１４４が形成される。以上の工程でトランジスタ１８０が形成される。
絶縁層１５０上にさらに保護絶縁層を形成してもよい。例えば、ＲＦスパッタ法を用いて窒化珪素膜を形成することができる。また、保護絶縁層の成膜に対向ターゲット方式のスパッタリング法を用いることもできる。また、保護絶縁層上に平坦化のための平坦化絶縁層を設けてもよい。
なお、図１（Ｄ）に示すトランジスタ１９０は、ソース電極１４２ａ及びドレイン電極１４２ｂと、酸化物半導体層１４４の成膜順以外は、図５に示すトランジスタ１８０の作製工程と同様の工程によって作製することが可能である。すなわち、基板１００上に、ゲート電極１４８を形成し、ゲート電極１４８上にゲート絶縁層１４６を形成し、ゲート絶縁層１４６上に酸化物半導体層１４４を形成した後、酸化物半導体層１４４に接するソース電極１４２ａ及びドレイン電極１４２ｂを形成し、その後、酸化物半導体層１４４の少なくともチャネル形成領域、ソース電極１４２ａ及びドレイン電極１４２ｂを覆う絶縁層１５０を形成することで、トランジスタ１９０を形成することができる。酸化物半導体層１４４成膜後には、第１の熱処理及び第２の熱処理を施すのが好ましい。これらの詳細は図５を参酌することができるため、記載を省略する。
本実施の形態で示すトランジスタは、ゲート絶縁層及び酸化物半導体層の少なくとも一方を、対向ターゲット方式を用いたスパッタリング法により形成しているため、ゲート絶縁層と酸化物半導体層との界面、ゲート絶縁層中、または、酸化物半導体層中の少なくともいずれかへのプラズマダメージの混入を防ぎ、界面トラップ、膜中トラップ等の欠陥の発生を抑制することができる。よって、閾値電圧のシフトが制御された信頼性の高いトランジスタを形成することができる。
また、本実施の形態で示すトランジスタは、第１の熱処理により、Ｎ型不純物である水素を酸化物半導体から除去し、第２の熱処理により、欠損部に酸素を導入することで、酸化物半導体の主成分以外の不純物が極力含まれないように高純度化することにより真性化（Ｉ型化）、又は実質的に真性化している。酸化物半導体膜を高純度化することにより、トランジスタのしきい値電圧値をプラスとすることができ、所謂ノーマリーオフのトランジスタを実現できる。
このように、Ｉ型化または実質的にＩ型化された酸化物半導体（例えば、キャリア密度が１×１０１２／ｃｍ３未満、さらに望ましくは、１．４５×１０１０／ｃｍ３未満）を用いることで、極めて優れたオフ電流特性のトランジスタを得ることが可能である。また、閾値電圧のばらつきの少ない、信頼性の高いトランジスタとすることが可能である。
特に、対向ターゲット方式のスパッタリング装置を用いて酸化物半導体層を形成する場合、形成された酸化物半導体層中には、平行平板のスパッタリング装置で成膜した酸化物半導体層よりも高い濃度で水素（水や水酸基を含む）が含有されていることがあるため、脱水・脱水素の効果を奏する第１の熱処理を施すことは、効果的である。
さらに、ゲート絶縁層及び酸化物半導体層の少なくとも一方を、対向ターゲット方式を用いたスパッタリング法により形成することで、ゲート絶縁層または酸化物半導体層を薄膜化した場合でも被覆性の良い膜を、安定した膜質で成膜することが可能であるため、半導体装置の微細化を実現することができる。半導体装置を十分に微細化することで、一基板あたりの半導体装置の取り数が増大し、半導体装置を低コストで製造可能となる。また、チャネル長の縮小による、動作の高速化、低消費電力化などの効果を得ることもできる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、半導体装置の一形態に相当する液晶表示パネルの外観及び断面について、図６を用いて説明する。図６に示す液晶表示パネルは、実施の形態１で示したトランジスタを含む。図６（Ａ）及び図６（Ｃ）は、トランジスタ４０１０、４０１１、及び液晶素子４０１３を、第２の基板４００６との間にシール材４００５によって封止した、パネルの平面図であり、図６（Ｂ）は、図６（Ａ）または図６（Ｃ）のＭ−Ｎにおける断面図に相当する。
第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲むようにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動回路４００４の上に第２の基板４００６が設けられている。よって画素部４００２と、走査線駆動回路４００４とは、第１の基板４００１とシール材４００５と第２の基板４００６とによって、液晶層４００８と共に封止されている。また第１の基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜で形成された信号線駆動回路４００３が実装されている。
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ＣＯＧ方法、ワイヤボンディング方法、或いはＴＡＢ方法などを用いることができる。図６（Ａ）は、ＣＯＧ方法により信号線駆動回路４００３を実装する例であり、図６（Ｃ）は、ＴＡＢ方法により信号線駆動回路４００３を実装する例である。
また第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は、トランジスタを複数有しており、図６（Ｂ）では、画素部４００２に含まれるトランジスタ４０１０と、走査線駆動回路４００４に含まれるトランジスタ４０１１とを例示している。図６（Ｂ）において、トランジスタ４０１０、４０１１は、第１のゲート絶縁層４０２０ａ、第２のゲート絶縁層４０２０ｂを有する。なお、ゲート絶縁層を単層としても良い。トランジスタ４０１０、４０１１上には絶縁層４０４１、４０４２、４０２１が設けられている。
トランジスタ４０１０、４０１１には、実施の形態１で示したトランジスタ１９０を用いることができる。もちろん、実施の形態１で示したトランジスタ１６０、１７０、１８０のいずれかを用いてもよい。また、これらを組み合わせて用いることもできる。本実施の形態において、トランジスタ４０１０、４０１１はｎチャネル型トランジスタである。
絶縁層４０２１上において、駆動回路用のトランジスタ４０１１の酸化物半導体層のチャネル形成領域と重なる位置に導電層４０４０が設けられている。導電層４０４０を酸化物半導体層のチャネル形成領域と重なる位置に設けることによって、トランジスタの信頼性が向上し、例えばバイアス−熱ストレス試験（ＢＴ試験）において、ＢＴ試験前後におけるトランジスタ４０１１のしきい値電圧の変化量を低減することができる。また、導電層４０４０の電位はトランジスタ４０１１のゲート電極の電位と同じでもよいし、異なっていても良く、第２のゲート電極として機能させることもできる。また、導電層４０４０の電位がＧＮＤ、０Ｖ、或いはフローティング状態であってもよい。
また、液晶素子４０１３が有する画素電極層４０３０は、トランジスタ４０１０と電気的に接続されている。そして液晶素子４０１３の対向電極層４０３１は第２の基板４００６上に形成されている。画素電極層４０３０と対向電極層４０３１と液晶層４００８とが重なっている部分が、液晶素子４０１３に相当する。なお、画素電極層４０３０、対向電極層４０３１はそれぞれ配向膜として機能する絶縁層４０３２、４０３３が設けられ、絶縁層４０３２、４０３３を介して液晶層４００８を挟持している。
なお、第１の基板４００１、第２の基板４００６としては、透光性基板を用いることができ、ポリエステルフィルム、またはアクリル樹脂フィルムなどのプラスチックや、ガラスや、セラミックスなどを用いることができる。
また４０３５は絶縁膜を選択的にエッチングすることで得られる柱状のスペーサであり、画素電極層４０３０と対向電極層４０３１との間の距離（セルギャップ）を制御するために設けられている。なお球状のスペーサを用いていても良い。また、対向電極層４０３１は、トランジスタ４０１０と同一基板上に設けられる共通電位線と電気的に接続される。共通接続部を用いて、一対の基板間に配置される導電性粒子を介して対向電極層４０３１と共通電位線とを電気的に接続することができる。なお、導電性粒子はシール材４００５に含有させる。
また、配向膜を用いないブルー相を示す液晶を用いてもよく、その場合には横電界方式とするため、図６に示す電極配置と異なる配置とする。例えば、同一絶縁層上に画素電極層と共通電極層とを並べて配置し、液晶層に横電界を印加する。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために５重量％以上のカイラル剤を混合させた液晶組成物を用いて液晶層４００８に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１ｍｓｅｃ以下と短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さい。
なお透過型液晶表示装置の他に、半透過型液晶表示装置でも適用できる。
また、液晶表示装置では、基板の外側（視認側）に偏光板を設け、内側に着色層、表示素子に用いる電極層という順に設ける例を示すが、偏光板は基板の内側に設けてもよい。また、偏光板と着色層の積層構造も本実施の形態に限定されず、偏光板及び着色層の材料や作製工程条件によって適宜設定すればよい。また、表示部以外にブラックマトリクスとして機能する遮光膜を設けてもよい。
トランジスタ４０１１、４０１０上には、酸化物半導体層に接して絶縁層４０４１が形成されている。絶縁層４０４１は実施の形態１で示した絶縁層１５０と同様な材料及び方法で形成すればよい。ここでは、絶縁層４０４１として、図２または図３の成膜装置を用いたスパッタ法により酸化珪素膜を形成する。また、絶縁層４０４１上に接して保護絶縁層４０４２を形成する。また、保護絶縁層４０４２は実施の形態１で示した保護絶縁層と同様な材料及び方法で形成すればよい。また、トランジスタの表面凹凸を低減するために、保護絶縁層４０４２を平坦化絶縁膜として機能する絶縁層４０２１で覆う構成となっている。
また、平坦化絶縁膜として絶縁層４０２１を形成する。絶縁層４０２１としては、ポリイミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、絶縁層４０２１を形成してもよい。
絶縁層４０２１の形成法は、特に限定されず、その材料に応じて、スパッタ法、ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等を用いることができる。絶縁層４０２１の焼成工程と半導体層の加熱処理を兼ねることで効率よく半導体装置を作製することが可能となる。
画素電極層４０３０、対向電極層４０３１は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物、酸化インジウム酸化亜鉛、酸化シリコンを含むインジウム錫酸化物などの透光性を有する透光性の導電性材料を用いることができる。
また別途形成された信号線駆動回路４００３と、走査線駆動回路４００４または画素部４００２に与えられる各種信号及び電位は、ＦＰＣ４０１８から供給されている。
接続端子電極４０１５が、液晶素子４０１３が有する画素電極層４０３０と同じ導電膜から形成され、端子電極４０１６は、トランジスタ４０１０、４０１１のソース電極及びドレイン電極と同じ導電膜で形成されている。
接続端子電極４０１５は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介して電気的に接続されている。
また図６においては、信号線駆動回路４００３を別途形成し、第１の基板４００１に実装している例を示しているがこの構成に限定されない。走査線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを別途形成して実装しても良い。
本実施の形態で示す液晶表示パネルは、実施の形態１で示した電気的特性が良好で、信頼性の高いトランジスタを用いて構成されているため、良好な品質を有する液晶表示パネルとすることが可能である。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、半導体装置の一形態として電子ペーパーの例を示す。
実施の形態１に示すトランジスタは、スイッチング素子と電気的に接続する素子を利用して電子インクを駆動させる電子ペーパーに用いてもよい。電子ペーパーは、電気泳動表示装置（電気泳動ディスプレイ）とも呼ばれており、紙と同じ読みやすさ、他の表示装置に比べ低消費電力、薄くて軽い形状とすることが可能という利点を有している。
電気泳動ディスプレイは、様々な形態が考えられ得るが、プラスの電荷を有する第１の粒子と、マイナスの電荷を有する第２の粒子とを含むマイクロカプセルが溶媒または溶質に複数分散されたものであり、マイクロカプセルに電界を印加することによって、マイクロカプセル中の粒子を互いに反対方向に移動させて一方側に集合した粒子の色のみを表示するものである。なお、第１の粒子または第２の粒子は染料を含み、電界がない場合において移動しないものである。また、第１の粒子の色と第２の粒子の色は異なるもの（無色を含む）とする。
このように、電気泳動ディスプレイは、誘電定数の高い物質が高い電界領域に移動する、いわゆる誘電泳動的効果を利用したディスプレイである。
上記マイクロカプセルを溶媒中に分散させたものが電子インクと呼ばれるものであり、この電子インクはガラス、プラスチック、布、紙などの表面に印刷することができる。また、カラーフィルタや色素を有する粒子を用いることによってカラー表示も可能である。
また、アクティブマトリクス基板上に適宜、二つの電極の間に挟まれるように上記マイクロカプセルを複数配置すればアクティブマトリクス型の表示装置が完成し、マイクロカプセルに電界を印加すれば表示を行うことができる。例えば、実施の形態１のトランジスタによって得られるアクティブマトリクス基板を用いることができる。
なお、マイクロカプセル中の第１の粒子および第２の粒子は、導電体材料、絶縁体材料、半導体材料、磁性材料、液晶材料、強誘電性材料、エレクトロルミネセント材料、エレクトロクロミック材料、磁気泳動材料から選ばれた一種の材料、またはこれらの複合材料を用いればよい。
図７は、半導体装置の例としてアクティブマトリクス型の電子ペーパーを示す。半導体装置に用いられるトランジスタ５８１としては、実施の形態１で示すトランジスタと同様に作製でき、電気的特性が良好で、信頼性の高いトランジスタである。
図７の電子ペーパーは、ツイストボール表示方式を用いた表示装置の例である。ツイストボール表示方式とは、白と黒に塗り分けられた球形粒子を表示素子に用いる電極層である第１の電極層及び第２の電極層の間に配置し、第１の電極層及び第２の電極層に電位差を生じさせての球形粒子の向きを制御することにより、表示を行う方法である。
図７において、トランジスタ５８１はボトムゲート構造のトランジスタであり、実施の形態１で示したトランジスタ１９０を用いることができる。もちろん、実施の形態１で示したトランジスタ１６０、１７０、１８０のいずれかを用いてもよい。また、これらを組み合わせて用いることもできる。トランジスタ５８１は、第１のゲート絶縁層５８２ａ、第２のゲート絶縁層５８２ｂの積層上に接して酸化物半導体層を有し、該酸化物半導体層と接する絶縁層５８３に覆われている。なお、第１のゲート絶縁層５８２ａはハフニウムを含む絶縁膜とするのが好ましく、第２のゲート絶縁層５８２ｂよりも比誘電率の高い膜を用いているのが好ましい。ただし、ゲート絶縁層を単層で形成しても良い。
トランジスタ５８１のソース電極又はドレイン電極は、絶縁層５８３、５８５に形成される開口で、第１の電極層５８７と接して電気的に接続している。第１の電極層５８７と第２の電極層５８８との間には黒色領域５９０ａ及び白色領域５９０ｂを有し、周りに液体で満たされている球形粒子５８９が一対の基板５８０、５９６の間に設けられており、球形粒子５８９の周囲は樹脂等の充填材５９５で充填されている。
また、第１の電極層５８７が画素電極に相当し、第２の電極層５８８が共通電極に相当する。第２の電極層５８８は、トランジスタ５８１と同一基板上に設けられる共通電位線と電気的に接続される。共通接続部を用いて、一対の基板５８０、５９６間に配置される導電性粒子を介して第２の電極層５８８と共通電位線とを電気的に接続することができる。
また、ツイストボールの代わりに、電気泳動素子を用いることも可能である。透明な液体と、正に帯電した白い微粒子と負に帯電した黒い微粒子とを封入した直径１０μｍ〜２００μｍ程度のマイクロカプセルを用いる。第１の電極層と第２の電極層との間に設けられるマイクロカプセルは、第１の電極層と第２の電極層によって、電場が与えられると、白い微粒子と、黒い微粒子が逆の方向に移動し、白または黒を表示することができる。この原理を応用した表示素子が電気泳動表示素子であり、一般的に電子ペーパーとよばれている。電気泳動表示素子は、液晶素子に比べて反射率が高いため、補助ライトは不要であり、また消費電力が小さく、薄暗い場所でも表示部を認識することが可能である。また、表示部に電源が供給されない場合であっても、一度表示した像を保持することが可能であるため、電波発信源から表示機能付き半導体装置（単に表示装置、又は表示装置を具備する半導体装置ともいう）を遠ざけた場合であっても、表示された像を保存しておくことが可能となる。
以上の工程により、実施の形態１で示すトランジスタを有する電子ペーパーを作製することができる。本実施の形態で示す電子ペーパーは、実施の形態１で示した電気的特性が良好で、信頼性の高いトランジスタを用いて構成されているため、良好な品質を有する電子ペーパーとすることが可能である。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態４）
本実施の形態では、半導体装置の一例として、記憶媒体（メモリ素子）を示す。本実施の形態では、実施の形態１で示す酸化物半導体を用いたトランジスタと、酸化物半導体以外の材料を用いたトランジスタとを同一基板上に形成する。
図８は、半導体装置の構成の一例である。図８（Ａ）には、半導体装置の断面を、図８（Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図８（Ａ）は、図８（Ｂ）のＣ１−Ｃ２およびＤ１−Ｄ２における断面に相当する。また、図８（Ｃ）には、上記半導体装置をメモリ素子として用いる場合の回路図の一例を示す。図８（Ａ）および図８（Ｂ）に示される半導体装置は、下部に第１の半導体材料を用いたトランジスタ１４０を有し、上部に第２の半導体材料を用いたトランジスタ１６２を有する。本実施の形態では、第１の半導体材料を酸化物半導体以外の半導体材料とし、第２の半導体材料を酸化物半導体とする。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いるのが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
図８におけるトランジスタ１４０は、半導体材料（例えば、シリコンなど）を含む基板２００に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設けられた不純物領域１２０と、不純物領域１２０に接する金属化合物領域１２４と、チャネル形成領域１１６上に設けられたゲート絶縁層１０８と、ゲート絶縁層１０８上に設けられたゲート電極１１０と、を有する。
半導体材料を含む基板２００は、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができる。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板も含む。つまり、「ＳＯＩ基板」が有する半導体層は、シリコン半導体層に限定されない。また、ＳＯＩ基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるものとする。
基板２００上にはトランジスタ１４０を囲むように素子分離絶縁層１０６が設けられており、トランジスタ１４０を覆うように絶縁層１２８および絶縁層１３０が設けられている。なお、高集積化を実現するためには、図８に示すようにトランジスタ１４０がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ１４０の特性を重視する場合には、ゲート電極１１０の側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を含む不純物領域１２０を設けても良い。
トランジスタ１４０は公知の技術を用いて作製することができる。このようなトランジスタ１４０は、高速動作が可能であるという特徴を有する。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。
トランジスタ１４０を形成した後、トランジスタ１６２および容量素子１６４の形成前の処理として、絶縁層１２８や絶縁層１３０にＣＭＰ処理を施して、ゲート電極１１０の上面を露出させる。ゲート電極１１０の上面を露出させる処理としては、ＣＭＰ処理の他にエッチング処理などを適用することも可能であるが、トランジスタ１６２の特性を向上させるために、絶縁層１２８や絶縁層１３０の表面は可能な限り平坦にしておくことが望ましい。
次に、ゲート電極１１０、絶縁層１２８、絶縁層１３０などの上に導電層を形成し、該導電層を選択的にエッチングして、ソース電極またはドレイン電極１４２ｃ、ソース電極またはドレイン電極１４２ｄを形成する。
導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。また、導電層の材料としては、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗからから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。Ｍｎ、Ｍｇ、Ｚｒ、Ｂｅ、Ｎｄ、Ｓｃのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。
導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有するソース電極またはドレイン電極１４２ｃ、およびソース電極またはドレイン電極１４２ｄへの加工が容易であるというメリットがある。
上部のトランジスタ１６２のチャネル長（Ｌ）は、ソース電極またはドレイン電極１４２ｃ、およびソース電極またはドレイン電極１４２ｄの下端部の間隔によって決定される。なお、チャネル長（Ｌ）が２５ｎｍ未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数ｎｍ〜数１０ｎｍと波長の短い超紫外線を用いるのが望ましい。
次に、ソース電極またはドレイン電極１４２ｃの上に絶縁層１４３ａを、ソース電極またはドレイン電極１４２ｄの上に絶縁層１４３ｂを、それぞれ形成する。絶縁層１４３ａおよび絶縁層１４３ｂは、ソース電極またはドレイン電極１４２ｃや、ソース電極またはドレイン電極１４２ｄを覆う絶縁層を形成した後、当該絶縁層を選択的にエッチングすることにより形成できる。また、絶縁層１４３ａおよび絶縁層１４３ｂは、後に形成されるゲート電極の一部と重畳するように形成する。このような絶縁層を設けることにより、ゲート電極と、ソース電極またはドレイン電極との間の容量を低減することが可能である。
絶縁層１４３ａや絶縁層１４３ｂは、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。
なお、ゲート電極と、ソース電極またはドレイン電極との間の容量を低減させるという点では、絶縁層１４３ａおよび絶縁層１４３ｂを形成するのが好適であるが、当該絶縁層を設けない構成とすることも可能である。
次に、ソース電極またはドレイン電極１４２ｃ、およびソース電極またはドレイン電極１４２ｄを覆うように酸化物半導体層を形成した後、当該酸化物半導体層を選択的にエッチングして酸化物半導体層１４４を形成する。
酸化物半導体層は、実施の形態１に示す材料及び形成プロセスを用いる。なお、酸化物半導体層の成膜には、図２または図３に示す対向ターゲット方式のスパッタリング装置を用いるのが好ましい。
その後、酸化物半導体層に対して、熱処理（第１の熱処理）を行うことが望ましい。この第１の熱処理によって酸化物半導体層中の、過剰な水素（水や水酸基を含む）を除去し、酸化物半導体層の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。第１の熱処理の温度は、例えば、３００℃以上５５０℃未満、または４００℃以上５００℃以下とする。特に、対向ターゲット方式のスパッタリング装置を用いて酸化物半導体層を形成する場合、形成された酸化物半導体層中には、平行平板のスパッタリング装置で成膜した酸化物半導体層よりも高い濃度で水素（水や水酸基を含む）が含有されていることがあるため、脱水・脱水素の効果を奏する第１の熱処理を施すことは、効果的である。
熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層は大気に触れさせず、水や水素の混入が生じないようにする。第１の熱処理によって不純物を低減し、Ｉ型（真性）またはＩ型に限りなく近い酸化物半導体層を形成することで、極めて優れた特性のトランジスタを実現することができる。
次に、酸化物半導体層１４４に接するゲート絶縁層１４６を形成する。ゲート絶縁層１４６は、実施の形態１に示す材料及び形成プロセスを用いる。なお、ゲート絶縁層１４６の成膜には、図２または図３に示す対向ターゲット方式のスパッタリング装置を用いるのが好ましい。
次に、ゲート絶縁層１４６上において酸化物半導体層１４４と重畳する領域にゲート電極１４８ａを形成し、ソース電極またはドレイン電極１４２ｃと重畳する領域に電極１４８ｂを形成する。
ゲート絶縁層１４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行えばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層１４６が酸素を含む場合、酸化物半導体層１４４に酸素を供給し、該酸化物半導体層１４４の酸素欠損を補填して、Ｉ型（真性）またはＩ型に限りなく近い酸化物半導体層を形成することもできる。
なお、第２の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第２の熱処理を行っても良い。また、第１の熱処理に続けて第２の熱処理を行っても良いし、第１の熱処理に第２の熱処理を兼ねさせても良いし、第２の熱処理に第１の熱処理を兼ねさせても良い。
上述のように、第１の熱処理と第２の熱処理の少なくとも一方を適用することで、酸化物半導体層１４４を、その主成分以外の不純物が極力含まれないように高純度化することができる。
ゲート電極１４８ａおよび電極１４８ｂは、ゲート絶縁層１４６上に導電層を形成した後に、当該導電層を選択的にエッチングすることによって形成することができる。
次に、ゲート絶縁層１４６、ゲート電極１４８ａ、および電極１４８ｂ上に、絶縁層１５０および絶縁層１５２を形成する。絶縁層１５０および絶縁層１５２は、スパッタ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。なお、絶縁層１５０および絶縁層１５２の成膜には、図２または図３に示す対向ターゲット方式のスパッタリング装置を用いるのが好ましい。
次に、ゲート絶縁層１４６、絶縁層１５０、及び絶縁層１５２に、ソース電極またはドレイン電極１４２ｄにまで達する開口を形成する。当該開口の形成は、マスクなどを用いた選択的なエッチングにより行われる。
その後、上記開口に電極１５４を形成し、絶縁層１５２上に電極１５４に接する配線１５６を形成する。
電極１５４は、例えば、開口を含む領域にＰＶＤ法やＣＶＤ法などを用いて導電層を形成した後、エッチング処理やＣＭＰといった方法を用いて、上記導電層の一部を除去することにより形成することができる。
配線１５６は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて導電層を形成した後、当該導電層をパターニングすることによって形成される。また、導電層の材料としては、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。Ｍｎ、Ｍｇ、Ｚｒ、Ｂｅ、Ｎｄ、Ｓｃのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。詳細は、ソース電極またはドレイン電極１４２ｃなどと同様である。
以上により、高純度化された酸化物半導体層１４４を用いたトランジスタ１６２、および容量素子１６４が完成する。容量素子１６４は、ソース電極またはドレイン電極１４２ｃ、酸化物半導体層１４４、ゲート絶縁層１４６、および電極１４８ｂ、で構成される。
なお、図８の容量素子１６４では、酸化物半導体層１４４とゲート絶縁層１４６を積層させることにより、ソース電極またはドレイン電極１４２ｃと、電極１４８ｂとの間の絶縁性を十分に確保することができる。もちろん、十分な容量を確保するために、酸化物半導体層１４４を有しない構成の容量素子１６４を採用しても良い。また、絶縁層１４３ａと同様に形成される絶縁層を有する構成の容量素子１６４を採用しても良い。さらに、容量が不要の場合は、容量素子１６４を設けない構成とすることも可能である。
図８（Ｃ）には、上記半導体装置をメモリ素子として用いる場合の回路図の一例を示す。図８（Ｃ）において、トランジスタ１６２のソース電極またはドレイン電極の一方と、容量素子１６４の電極の一方と、トランジスタ１４０のゲート電極と、は電気的に接続されている。また、第１の配線（１ｓｔ Ｌｉｎｅ：ソース線とも呼ぶ）とトランジスタ１４０のソース電極とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ：ビット線とも呼ぶ）とトランジスタ１４０のドレイン電極とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ：第１の信号線とも呼ぶ）とトランジスタ１６２のソース電極またはドレイン電極の他方とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ：第２の信号線とも呼ぶ）と、トランジスタ１６２のゲート電極とは、電気的に接続されている。そして、第５の配線（５ｔｈ Ｌｉｎｅ：ワード線とも呼ぶ）と、容量素子１６４の電極の他方は電気的に接続されている。
酸化物半導体を用いたトランジスタ１６２は、オフ電流が極めて小さいという特徴を有しているため、トランジスタ１６２をオフ状態とすることで、トランジスタ１６２のソース電極またはドレイン電極の一方と、容量素子１６４の電極の一方と、トランジスタ１４０のゲート電極とが電気的に接続されたノード（以下、ノードＦＧ）の電位を極めて長時間にわたって保持することが可能である。そして、容量素子１６４を有することにより、ノードＦＧに与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。
半導体装置に情報を記憶させる場合（書き込み）は、まず、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位が、ノードＦＧに供給され、ノードＦＧに所定量の電荷が蓄積される。ここでは、異なる二つの電位レベルを与える電荷（以下、ロー（Ｌｏｗ）レベル電荷、ハイ（Ｈｉｇｈ）レベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、ノードＦＧが浮遊状態となるため、ノードＦＧには所定の電荷が保持されたままの状態となる。以上のように、ノードＦＧに所定量の電荷を蓄積及び保持させることで、メモリセルに情報を記憶させることができる。
トランジスタ１６２のオフ電流は極めて小さいため、ノードＦＧに供給された電荷は長時間にわたって保持される。したがって、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となり、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
記憶された情報を読み出す場合（読み出し）は、第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、ノードＦＧに保持された電荷量に応じて、トランジスタ１４０は異なる状態をとる。一般に、トランジスタ１４０をｎチャネル型とすると、ノードＦＧにＨｉｇｈレベル電荷が保持されている場合のトランジスタ１４０の見かけのしきい値Ｖｔｈ＿Ｈは、ノードＦＧにＬｏｗレベル電荷が保持されている場合のトランジスタ１４０の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値とは、トランジスタ１４０を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの中間の電位Ｖ０とすることにより、ノードＦＧに保持された電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１４０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１４０は「オフ状態」のままである。このため、第５の配線の電位を制御して、トランジスタ１４０のオン状態またはオフ状態を読み出す（第２の配線の電位を読み出す）ことで、記憶された情報を読み出すことができる。
また、記憶させた情報を書き換える場合においては、上記の書き込みによって所定量の電荷を保持したノードＦＧに、新たな電位を供給することで、ノードＦＧに新たな情報に係る電荷を保持させる。具体的には、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位（新たな情報に係る電位）が、ノードＦＧに供給され、ノードＦＧに所定量の電荷が蓄積される。その後、第４の配線の電位をトランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、ノードＦＧには、新たな情報に係る電荷が保持された状態となる。すなわち、ノードＦＧに第１の書き込みによって所定量の電荷が保持された状態で、第１の書き込みと同様の動作（第２の書き込み）を行うことで、記憶させた情報を上書きすることが可能である。
本実施の形態で示すトランジスタ１６２は、ゲート絶縁層及び酸化物半導体層の少なくとも一方を、対向ターゲット方式を用いたスパッタリング法により形成しているため、ゲート絶縁層と酸化物半導体層との界面、ゲート絶縁層中、または、酸化物半導体層中の少なくともいずれかへのプラズマダメージの混入を防ぎ、界面トラップ、膜中トラップ等の欠陥の発生を抑制することができる。さらに、高純度化され、真性化された酸化物半導体層１４４を用いることで、トランジスタ１６２のオフ電流を十分に低減することができる。そして、このようなトランジスタを用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。
また、本実施の形態において示す半導体装置では、トランジスタ１４０とトランジスタ１６２を重畳させることで、集積度が十分に高められた半導体装置が実現される。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態５）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。
本実施の形態では、上記実施の形態のいずれか一で得られる電気的特性が良好で、信頼性の高いトランジスタを搭載した電子機器の例について図９を用いて説明する。
図９（Ａ）は、ノート型のパーソナルコンピュータであり、本体３００１、筐体３００２、表示部３００３、キーボード３００４などによって構成されている。なお、ノート型のパーソナルコンピュータは、上記実施の形態で示すトランジスタを含んでいる。そのため、良好な品質を有し、信頼性の高いノート型のパーソナルコンピュータが実現される。
図９（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体３０２１には表示部３０２３と、外部インターフェイス３０２５と、操作ボタン３０２４等が設けられている。また操作用の付属品としてスタイラス３０２２がある。なお、携帯情報端末（ＰＤＡ）は、上記実施の形態で示すトランジスタを含んでいる。そのため、良好な品質を有し、信頼性の高い携帯情報端末（ＰＤＡ）が実現される。
図９（Ｃ）は、上記実施の形態で示す電子ペーパーを一部品として実装して作製した電子書籍である。図９（Ｃ）は、電子書籍の一例を示している。例えば、電子書籍２７００は、筐体２７０１および筐体２７０３の２つの筐体で構成されている。筐体２７０１および筐体２７０３は、軸部２７１１により一体とされており、該軸部２７１１を軸として開閉動作を行うことができる。このような構成により、紙の書籍のような動作を行うことが可能となる。
筐体２７０１には表示部２７０５が組み込まれ、筐体２７０３には表示部２７０７が組み込まれている。表示部２７０５および表示部２７０７は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部（図９（Ｃ）では表示部２７０５）に文章を表示し、左側の表示部（図９（Ｃ）では表示部２７０７）に画像を表示することができる。
また、図９（Ｃ）では、筐体２７０１に操作部などを備えた例を示している。例えば、筐体２７０１において、電源２７２１、操作キー２７２３、スピーカー２７２５などを備えている。操作キー２７２３により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポインティングデバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、またはＡＣアダプタおよびＵＳＢケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成としてもよい。さらに、電子書籍２７００は、電子辞書としての機能を持たせた構成としてもよい。
また、電子書籍２７００は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
図９（Ｄ）は、携帯電話であり、筐体２８００及び筐体２８０１の二つの筐体で構成されている。筐体２８０１には、表示パネル２８０２、スピーカー２８０３、マイクロフォン２８０４、ポインティングデバイス２８０６、カメラ用レンズ２８０７、外部接続端子２８０８などを備えている。また、筐体２８０１には、携帯型情報端末の充電を行う太陽電池セル２８１０、外部メモリスロット２８１１などを備えている。また、アンテナは筐体２８０１内部に内蔵されている。なお、携帯電話は、上記実施の形態で示すトランジスタを少なくとも一部品として含んでいる。
また、表示パネル２８０２はタッチパネルを備えており、図９（Ｄ）には映像表示されている複数の操作キー２８０５を点線で示している。なお、太陽電池セル２８１０で出力される電圧を各回路に必要な電圧に昇圧するための昇圧回路も実装している。
表示パネル２８０２は、使用形態に応じて表示の方向が適宜変化する。また、表示パネル２８０２と同一面上にカメラ用レンズ２８０７を備えているため、テレビ電話が可能である。スピーカー２８０３及びマイクロフォン２８０４は音声通話に限らず、テレビ電話、録音、再生などが可能である。さらに、筐体２８００と筐体２８０１は、スライドし、図９（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。
外部接続端子２８０８はＡＣアダプタ及びＵＳＢケーブルなどの各種ケーブルと接続可能であり、充電及びパーソナルコンピュータなどとのデータ通信が可能である。また、外部メモリスロット２８１１に記録媒体を挿入し、より大量のデータ保存及び移動に対応できる。記録媒体として、実施の形態４に示す半導体装置を用いることができる。実施の形態４によれば、オフ電流を十分に低減することができるトランジスタを用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。
また、上記機能に加えて、赤外線通信機能、テレビ受信機能などを備えたものであってもよい。
図９（Ｅ）は、デジタルカメラであり、本体３０５１、表示部（Ａ）３０５７、接眼部３０５３、操作スイッチ３０５４、表示部（Ｂ）３０５５、バッテリー３０５６などによって構成されている。なお、デジタルカメラは、上記実施の形態で示すトランジスタを含んでいる。そのため、良好な品質を有し、信頼性の高いデジタルカメラが実現される。
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、良好な品質を有する電子機器が実現される。
１００ 基板
１０６ 素子分離絶縁層
１０８ ゲート絶縁層
１１０ ゲート電極
１１６ チャネル形成領域
１２０ 不純物領域
１２４ 金属化合物領域
１２８ 絶縁層
１３０ 絶縁層
１４０ トランジスタ
１４２ａ ソース電極
１４２ｂ ドレイン電極
１４２ｃ ドレイン電極
１４２ｄ ドレイン電極
１４３ａ 絶縁層
１４３ｂ 絶縁層
１４４ 酸化物半導体層
１４６ ゲート絶縁層
１４８ ゲート電極
１４８ａ ゲート電極
１４８ｂ 電極
１５０ 絶縁層
１５２ 絶縁層
１５４ 電極
１５６ 配線
１６０ トランジスタ
１６２ トランジスタ
１６４ 容量素子
１７０ トランジスタ
１８０ トランジスタ
１９０ トランジスタ
２００ 基板
２０２ 真空容器
２０４ａ ターゲット
２０４ｂ ターゲット
２０６ａ 磁界発生手段
２０６ｂ 磁界発生手段
２０６ｃ 磁界発生手段
２０６ｄ 磁界発生手段
２０８ 基板ホルダー
２１０ 電源
２１２ 排気管
２１４ 供給管
２１６ シャッター

Claims (3)

  1. 基板上にゲート電極を形成し、
    前記ゲート電極上にゲート絶縁層を形成し、
    前記ゲート絶縁層上に、対向配置した一組のターゲットを用いたスパッタリング法により、酸化物半導体層を形成し、
    前記酸化物半導体層に第１の熱処理を行い、
    前記第１の熱処理後、前記酸化物半導体層と電気的に接続するソース電極及びドレイン電極を形成し、
    前記酸化物半導体層上に接して絶縁層を形成し、
    前記絶縁層形成後、第２の熱処理を行い、
    前記第１の熱処理により、前記酸化物半導体層に含まれる水素を低減し、
    前記第１の熱処理は、処理中に、不活性ガスを含む第１の雰囲気から酸素を含む第２の雰囲気に切り替えを行い、
    前記第２の熱処理により、前記酸化物半導体層に酸素が供給される半導体装置の作製方法。
  2. 基板上に、対向配置した一組のターゲットを用いたスパッタリング法により、酸化物半導体層を形成し、
    前記酸化物半導体層に第１の熱処理を行い、
    前記第１の熱処理後、前記酸化物半導体層と電気的に接続するソース電極及びドレイン電極を形成し、
    前記酸化物半導体層のチャネル形成領域と接するゲート絶縁層を形成し、
    前記ゲート絶縁層上にゲート電極を形成し、
    前記ゲート電極形成後、第２の熱処理を行い、
    前記第１の熱処理により、前記酸化物半導体層に含まれる水素を低減し、
    前記第１の熱処理は、処理中に、不活性ガスを含む第１の雰囲気から酸素を含む第２の雰囲気に切り替えを行い、
    前記第２の熱処理により、前記酸化物半導体層に酸素が供給される半導体装置の作製方法。
  3. 請求項１において、
    前記絶縁層を、対向配置した一組のターゲットを用いたスパッタリング法により形成する半導体装置の作製方法。
JP2011027296A 2010-02-12 2011-02-10 半導体装置の作製方法 Expired - Fee Related JP5723172B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2011027296A JP5723172B2 (ja) 2010-02-12 2011-02-10 半導体装置の作製方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2010028598 2010-02-12
JP2010028598 2010-02-12
JP2011027296A JP5723172B2 (ja) 2010-02-12 2011-02-10 半導体装置の作製方法

Related Child Applications (5)

Application Number Title Priority Date Filing Date
JP2015004136A Division JP6082037B2 (ja) 2010-02-12 2015-01-13 トランジスタの作製方法
JP2015004130A Division JP2015122512A (ja) 2010-02-12 2015-01-13 半導体装置
JP2015004138A Division JP2015119190A (ja) 2010-02-12 2015-01-13 半導体装置の作製方法
JP2015004149A Division JP2015128162A (ja) 2010-02-12 2015-01-13 成膜方法
JP2015004131A Division JP6149049B2 (ja) 2010-02-12 2015-01-13 半導体装置の作製方法

Publications (3)

Publication Number Publication Date
JP2011187952A JP2011187952A (ja) 2011-09-22
JP2011187952A5 JP2011187952A5 (ja) 2014-03-27
JP5723172B2 true JP5723172B2 (ja) 2015-05-27

Family

ID=44369011

Family Applications (9)

Application Number Title Priority Date Filing Date
JP2011027296A Expired - Fee Related JP5723172B2 (ja) 2010-02-12 2011-02-10 半導体装置の作製方法
JP2015004136A Expired - Fee Related JP6082037B2 (ja) 2010-02-12 2015-01-13 トランジスタの作製方法
JP2015004149A Withdrawn JP2015128162A (ja) 2010-02-12 2015-01-13 成膜方法
JP2015004131A Expired - Fee Related JP6149049B2 (ja) 2010-02-12 2015-01-13 半導体装置の作製方法
JP2015004138A Withdrawn JP2015119190A (ja) 2010-02-12 2015-01-13 半導体装置の作製方法
JP2015004130A Withdrawn JP2015122512A (ja) 2010-02-12 2015-01-13 半導体装置
JP2017100504A Expired - Fee Related JP6420868B2 (ja) 2010-02-12 2017-05-22 半導体装置の作製方法
JP2018193068A Withdrawn JP2019033276A (ja) 2010-02-12 2018-10-12 半導体装置の作製方法
JP2020104371A Withdrawn JP2020167431A (ja) 2010-02-12 2020-06-17 半導体装置の作製方法

Family Applications After (8)

Application Number Title Priority Date Filing Date
JP2015004136A Expired - Fee Related JP6082037B2 (ja) 2010-02-12 2015-01-13 トランジスタの作製方法
JP2015004149A Withdrawn JP2015128162A (ja) 2010-02-12 2015-01-13 成膜方法
JP2015004131A Expired - Fee Related JP6149049B2 (ja) 2010-02-12 2015-01-13 半導体装置の作製方法
JP2015004138A Withdrawn JP2015119190A (ja) 2010-02-12 2015-01-13 半導体装置の作製方法
JP2015004130A Withdrawn JP2015122512A (ja) 2010-02-12 2015-01-13 半導体装置
JP2017100504A Expired - Fee Related JP6420868B2 (ja) 2010-02-12 2017-05-22 半導体装置の作製方法
JP2018193068A Withdrawn JP2019033276A (ja) 2010-02-12 2018-10-12 半導体装置の作製方法
JP2020104371A Withdrawn JP2020167431A (ja) 2010-02-12 2020-06-17 半導体装置の作製方法

Country Status (2)

Country Link
US (1) US8617920B2 (ja)
JP (9) JP5723172B2 (ja)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9722212B2 (en) 2011-02-14 2017-08-01 Semiconductor Energy Laboratory Co., Ltd. Lighting device, light-emitting device, and manufacturing method and manufacturing apparatus thereof
KR102492593B1 (ko) 2011-06-08 2023-01-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 스퍼터링 타겟, 스퍼터링 타겟의 제조 방법 및 박막의 형성 방법
US20130087784A1 (en) * 2011-10-05 2013-04-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9117916B2 (en) * 2011-10-13 2015-08-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising oxide semiconductor film
KR20130040706A (ko) * 2011-10-14 2013-04-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
KR20130046357A (ko) * 2011-10-27 2013-05-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP2013149953A (ja) * 2011-12-20 2013-08-01 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
JP6175740B2 (ja) * 2012-03-30 2017-08-09 株式会社Ｊｏｌｅｄ 薄膜トランジスタおよびその製造方法並びに表示装置および電子機器
US9885108B2 (en) 2012-08-07 2018-02-06 Semiconductor Energy Laboratory Co., Ltd. Method for forming sputtering target
JP6141777B2 (ja) 2013-02-28 2017-06-07 株式会社半導体エネルギー研究所 半導体装置の作製方法
DE112014006046T5 (de) 2013-12-27 2016-09-15 Semiconductor Energy Laboratory Co., Ltd. Licht emittierende Vorrichtung
KR102426711B1 (ko) * 2015-11-18 2022-07-29 삼성디스플레이 주식회사 플렉서블 디스플레이 장치
US10475869B2 (en) 2016-08-23 2019-11-12 Semiconductor Energy Laboratory Co., Ltd. Display device including display element and transistor
US10002762B2 (en) * 2016-09-09 2018-06-19 International Business Machines Corporation Multi-angled deposition and masking for custom spacer trim and selected spacer removal
JP7233964B2 (ja) 2019-02-26 2023-03-07 三菱重工業株式会社 運転指標提示装置、運転指標提示方法、およびプログラム

Family Cites Families (130)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02255504A (ja) * 1989-03-30 1990-10-16 Nippon Steel Corp 酸化物超電導薄膜の製造方法
JPH04317408A (ja) * 1991-04-01 1992-11-09 Semiconductor Energy Lab Co Ltd 酸化物超伝導材料
WO1997006554A2 (en) * 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) * 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) * 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) * 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) * 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) * 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) * 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
WO2003040441A1 (en) * 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) * 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP2003273133A (ja) * 2002-03-15 2003-09-26 Sanyo Electric Co Ltd 酸化物半導体層およびその形成方法ならびに半導体装置
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) * 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) * 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) * 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4135540B2 (ja) * 2003-03-25 2008-08-20 株式会社ジェイテクト 電動パワーステアリング装置
JP2004335572A (ja) * 2003-05-01 2004-11-25 Seiko Epson Corp 塗布装置、薄膜形成装置、半導体装置の製造方法、電気光学装置、並びに電子機器
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP2005179716A (ja) * 2003-12-17 2005-07-07 Sony Corp スパッタリング装置
US7282782B2 (en) * 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
KR101078509B1 (ko) 2004-03-12 2011-10-31 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 박막 트랜지스터의 제조 방법
US7297977B2 (en) * 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) * 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006005515A (ja) * 2004-06-16 2006-01-05 Altia Hashimoto Co Ltd 電波等の透過装置
JP4660124B2 (ja) * 2004-06-17 2011-03-30 カシオ計算機株式会社 薄膜トランジスタの製造方法
JP2006100760A (ja) * 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) * 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
WO2006051994A2 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Light-emitting device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
CA2585071A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
CN102938420B (zh) 2004-11-10 2015-12-02 佳能株式会社 无定形氧化物和场效应晶体管
US7453065B2 (en) * 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7863611B2 (en) * 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
JP2006144053A (ja) * 2004-11-17 2006-06-08 Bridgestone Corp ＮドープＺｎＯ膜の成膜方法。
JP2006188733A (ja) * 2005-01-06 2006-07-20 Osaka Vacuum Ltd 対向ターゲット式スパッタ装置及び対向ターゲット式スパッタ方法
US7579224B2 (en) * 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI569441B (zh) * 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI472037B (zh) * 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) * 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) * 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) * 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) * 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) * 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) * 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) * 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) * 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) * 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) * 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) * 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) * 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) * 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4560502B2 (ja) * 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
JP5116225B2 (ja) * 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) * 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) * 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) * 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
EP1995787A3 (en) * 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method therof
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5037808B2 (ja) * 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101707212B (zh) * 2005-11-15 2012-07-11 株式会社半导体能源研究所 半导体器件及其制造方法
JP5395994B2 (ja) * 2005-11-18 2014-01-22 出光興産株式会社 半導体薄膜、及びその製造方法、並びに薄膜トランジスタ
US20090090914A1 (en) * 2005-11-18 2009-04-09 Koki Yano Semiconductor thin film, method for producing the same, and thin film transistor
US7998372B2 (en) * 2005-11-18 2011-08-16 Idemitsu Kosan Co., Ltd. Semiconductor thin film, method for manufacturing the same, thin film transistor, and active-matrix-driven display panel
TWI292281B (en) * 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) * 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) * 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) * 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) * 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5110803B2 (ja) * 2006-03-17 2012-12-26 キヤノン株式会社 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
KR20070101595A (ko) * 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) * 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP2007311404A (ja) * 2006-05-16 2007-11-29 Fuji Electric Holdings Co Ltd 薄膜トランジスタの製造方法
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) * 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) * 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP5007792B2 (ja) * 2006-08-24 2012-08-22 株式会社ブリヂストン ｐ型Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜の成膜方法
JP4332545B2 (ja) * 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) * 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) * 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) * 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) * 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) * 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
JP5105842B2 (ja) * 2006-12-05 2012-12-26 キヤノン株式会社 酸化物半導体を用いた表示装置及びその製造方法
KR101303578B1 (ko) * 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) * 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
TWI478347B (zh) * 2007-02-09 2015-03-21 Idemitsu Kosan Co A thin film transistor, a thin film transistor substrate, and an image display device, and an image display device, and a semiconductor device
KR100851215B1 (ko) * 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
TWI487118B (zh) * 2007-03-23 2015-06-01 Idemitsu Kosan Co Semiconductor device
JP5465825B2 (ja) * 2007-03-26 2014-04-09 出光興産株式会社 半導体装置、半導体装置の製造方法及び表示装置
JP5244331B2 (ja) * 2007-03-26 2013-07-24 出光興産株式会社 非晶質酸化物半導体薄膜、その製造方法、薄膜トランジスタの製造方法、電界効果型トランジスタ、発光装置、表示装置及びスパッタリングターゲット
JP5372337B2 (ja) * 2007-03-27 2013-12-18 住友化学株式会社 有機薄膜トランジスタ基板及びその製造方法、並びに、画像表示パネル及びその製造方法
JP5197058B2 (ja) * 2007-04-09 2013-05-15 キヤノン株式会社 発光装置とその作製方法
US7795613B2 (en) * 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) * 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) * 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) * 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) * 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR101345376B1 (ko) * 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP2009030133A (ja) * 2007-07-30 2009-02-12 Panasonic Corp 薄膜形成装置並びに薄膜形成方法
TWI453915B (zh) * 2007-09-10 2014-09-21 Idemitsu Kosan Co Thin film transistor
JP2009099847A (ja) * 2007-10-18 2009-05-07 Canon Inc 薄膜トランジスタとその製造方法及び表示装置
JP5213422B2 (ja) * 2007-12-04 2013-06-19 キヤノン株式会社 絶縁層を有する酸化物半導体素子およびそれを用いた表示装置
US8202365B2 (en) * 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
US20100295042A1 (en) * 2008-01-23 2010-11-25 Idemitsu Kosan Co., Ltd. Field-effect transistor, method for manufacturing field-effect transistor, display device using field-effect transistor, and semiconductor device
JP5088792B2 (ja) * 2008-04-02 2012-12-05 富士フイルム株式会社 Ｚｎ含有複合酸化物膜の成膜方法
JP5202094B2 (ja) * 2008-05-12 2013-06-05 キヤノン株式会社 半導体装置
US8663431B2 (en) * 2008-05-15 2014-03-04 Yamaguchi University Sputtering system for depositing thin film and method for depositing thin film
JP5510767B2 (ja) * 2008-06-19 2014-06-04 出光興産株式会社 薄膜トランジスタおよびその製造方法
JP5584960B2 (ja) * 2008-07-03 2014-09-10 ソニー株式会社 薄膜トランジスタおよび表示装置
JP5608347B2 (ja) * 2008-08-08 2014-10-15 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の作製方法
JP4623179B2 (ja) * 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) * 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5564331B2 (ja) * 2009-05-29 2014-07-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR20130008037A (ko) * 2010-03-05 2013-01-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치를 제작하는 방법

Also Published As

Publication number Publication date
JP2015122512A (ja) 2015-07-02
JP6082037B2 (ja) 2017-02-15
JP2015128162A (ja) 2015-07-09
JP2019033276A (ja) 2019-02-28
JP6149049B2 (ja) 2017-06-14
JP6420868B2 (ja) 2018-11-07
US20110198594A1 (en) 2011-08-18
JP2011187952A (ja) 2011-09-22
JP2015119189A (ja) 2015-06-25
JP2015119190A (ja) 2015-06-25
US8617920B2 (en) 2013-12-31
JP2017152740A (ja) 2017-08-31
JP2020167431A (ja) 2020-10-08
JP2015111705A (ja) 2015-06-18

Similar Documents

Publication Publication Date Title
JP6420868B2 (ja) 半導体装置の作製方法
JP6966595B2 (ja) 半導体装置、及び、半導体装置の作製方法
JP6957668B2 (ja) 半導体装置の作製方法
KR101890564B1 (ko) 반도체 장치의 제작 방법
TW201207955A (en) Deposition method and method for manufacturing semiconductor device

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140205

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140205

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150130

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150203

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150225

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150324

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150327

R150 Certificate of patent or registration of utility model

Ref document number: 5723172

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees