JP5700982B2 - 半導体装置のパターン構造物 - Google Patents
半導体装置のパターン構造物 Download PDFInfo
- Publication number
- JP5700982B2 JP5700982B2 JP2010202316A JP2010202316A JP5700982B2 JP 5700982 B2 JP5700982 B2 JP 5700982B2 JP 2010202316 A JP2010202316 A JP 2010202316A JP 2010202316 A JP2010202316 A JP 2010202316A JP 5700982 B2 JP5700982 B2 JP 5700982B2
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- line
- pad
- width
- sacrificial
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims description 64
- 239000000758 substrate Substances 0.000 claims description 94
- 230000002093 peripheral effect Effects 0.000 claims description 52
- 230000008859 change Effects 0.000 claims description 3
- 238000000034 method Methods 0.000 description 144
- 238000005530 etching Methods 0.000 description 143
- 239000000463 material Substances 0.000 description 94
- 125000006850 spacer group Chemical group 0.000 description 87
- 230000008569 process Effects 0.000 description 86
- 230000015572 biosynthetic process Effects 0.000 description 55
- 229920002120 photoresistant polymer Polymers 0.000 description 53
- 238000004519 manufacturing process Methods 0.000 description 34
- 239000010410 layer Substances 0.000 description 31
- 238000001259 photo etching Methods 0.000 description 13
- 230000000694 effects Effects 0.000 description 12
- 239000011229 interlayer Substances 0.000 description 12
- 238000002955 isolation Methods 0.000 description 12
- 238000000206 photolithography Methods 0.000 description 11
- 230000008054 signal transmission Effects 0.000 description 8
- 230000007547 defect Effects 0.000 description 6
- 238000000059 patterning Methods 0.000 description 6
- 238000000926 separation method Methods 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 230000000873 masking effect Effects 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000003491 array Methods 0.000 description 2
- 238000004380 ashing Methods 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229920000642 polymer Polymers 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- VMSRVIHUFHQIAL-UHFFFAOYSA-M sodium;n,n-dimethylcarbamodithioate Chemical compound [Na+].CN(C)C([S-])=S VMSRVIHUFHQIAL-UHFFFAOYSA-M 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910004205 SiNX Inorganic materials 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229920000620 organic polymer Polymers 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 239000002861 polymer material Substances 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0338—Process specially adapted to improve the resolution of the mask
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Geometry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Preparing Plates And Mask In Photomechanical Process (AREA)
Description
本発明の他の目的は、単純化された工程を通じてパッドを具備するパターン構造物の形成方法を提供することである。
例示的な実施形態において、前記延長ラインの他の端部に連結されるラインパターンを形成することができる。前記ラインパターンは、第1方向に沿って延長することができる。
例示的な実施形態において、前記ラインパターンは、前記延長ラインの幅より小さい幅を有することができる。
例示的な実施形態において、前記第1及び第2突出部は、それぞれ前記第1及び第2延長ラインが延長される方向に延長することができる。
例示的な実施形態において、前記第1ラインパターンは、前記第2ラインパターンの長さと異なる長さを有することができる。
例示的な実施形態において、前記第1及び第2ラインパターンは、それぞれゲート電極に該当することができる。
例示的な実施形態において、前記犠牲ラインに含まれる前記第2物質膜パターンは、前記第1及び第2犠牲パッド部に含まれる前記第2物質膜パターンより小さい厚さを有することができる。
例示的な実施形態により前記犠牲パターン構造物を形成する過程において、前記エッチング対象膜上に第1及び第2物質膜を形成することができる。前記第1及び第2物質膜は写真エッチング工程を経てパターニングすることができる。
例示的な実施形態において、前記第1及び第2犠牲パッド部に対向する前記犠牲ラインの他の端部は、前記第1方向と異なる方向に沿って折り曲げることができる。
例示的な実施形態において、前記第1及び第2延長ラインは、それぞれエッチングローディング効果によって前記第1及び第2ラインパターンの幅より大きい幅を有することができる。
前記ラインパターンは、前記延長ラインに連結され、前記延長ラインに対して前記パッドと対向するように配置され、前記延長ラインは、前記ラインパターン及び前記パッドのうち、少なくとも一つと異なった方向について配置することができる。
前記延長ラインは、前記周辺ラインの対向する端部に連結される2個のライン端部を含むことができ、前記パッドの周辺ラインの該当する対向端部の幅と同じ幅を有することができる。
前記パッドの凹部は、前記延長ラインに隣接するように配置することができる。
前記周辺ラインは、前記延長ラインに直接連結される一側端部と、前記凹部を通じて前記延長ラインに連結される他側端部とを含むことができる。
前記周辺ラインは、前記ラインパターンユニットの対応する端部に連結される2つの端部と、前記パッドの形状を限定する前記2つの端部に連結されるラインを含むことができる。
前記凹部は前記端部のうちの一つと前記周辺ラインの前記ラインとの間に配置することができる。
前記パッドの周辺ラインは、前記ラインパターンユニットの一側端部に連結される一側端部と、前記凹部の一側端部に連結される他側端部とを含むことができ、前記凹部は、前記ラインパターンユニットの他側端部に連結される他側端部を含むことができる。
前記パッドは、一定の幅を有する第1部分と前記凹部の配置に沿う方向に可変的な幅を有する第2部分とを含むことができる。
前記パッドは、前記ラインパターンユニットに連結される連結部を含むことができ、前記凹部は、前記連結部と異なった領域に配置することができる。
前記パッドは、前記ラインパターンユニットと前記周辺ラインの一側端部との間に連結される第1端部と、前記ラインパターンユニットと前記凹部の一側端部との間に連結される第2端部とを有する連結部を含むことができる。
前記パッドは、少なくとも4つの側面を含むことができ、前記周辺ラインは前記4つの側面中の3個を限定でき、前記凹部は、前記4つの側面のうちの一つを限定することができる。
前記パターン構造物は、前記凹部と前記周辺ラインから長手方向に突出する突出部とをさらに含むことができる。
前記長さは前記パッドの最小幅より短くすることができる。
前記長さは前記ラインパターンユニットの幅より長いこともある。
前記突出部は前記長さより狭い幅を有することができる。
前記突出部は前記凹部の長さより狭い幅を有することができる。
前記ラインパターンユニットは、第1方向に沿って形成されるラインパターンと、前記ラインパターンと前記パッドとの間に第2方向に沿って形成される延長の部分を含むことができ、前記突出部は前記第1方向及び前記第2方向のうちの一つの方向に形成することができる。
犠牲パターン構造物104の形状によって、この後、形成されるエッチングマスクの構造が変更されることがあるため、形成しようとするパターン構造物の形状によってそれぞれ異なった形状を有する犠牲パターン構造物104を形成することができる。
図11及び図12を参照すれば、第2フォトレジストパターン110をエッチングマスクで利用して露出したスペーサ形成膜108及び犠牲パターン構造物104を部分的にエッチングする。
第2フォトレジストパターン110を除去する工程において、前記第2開口114の側壁と犠牲ライン104a端部で露出する犠牲パターン構造物104の第1物質膜パターン105aが第1フォトレジストパターン110と共に除去される。
第2フォトレジストパターン110を除去する間、第2物質膜パターン105dはエッチングされないため、第1及び第2犠牲パッド部104b、104cの上部は互いに分離されないことがある。
エッチングマスク構造物120は、第1スペーサ108a、第2スペーサ108b、第1パッドマスクパターン118a、及び第2パッドマスクパターン118bを含むことができる。第1及び第2パッドマスクパターン118a、118bは第1及び第2スペーサ108a、108bの端部に接触することができる。
上述の通り、追加的な写真エッチング工程を伴わずに半導体装置のパターン構造物を形成できるため、半導体装置の製造に必要とされる費用と工程時間とを減少させることができ、パターン構造物の不良を減少させることができる。
図25に示すように、パターン構造物は複数の第1パターン122a及び複数の第2パターン122bを含む。第1パターン122aは、それぞれ図1及び図2を参照して説明した第1パターンと実質的に同一であるか、または、類似の形状を有することができ、各第2パターン122bはそれぞれ図1及び図2を参照して説明した第2パターンと実質的に同一であるか、または、類似の形状を有することができる。
パターン構造物アレイにおいて、第1方向(例えば、(A)方向)に対して実質的に直交する方向(例えば、(B)方向)についてパターン構造物の中央部に配置される第1及び第2パターン122a、122bは、それぞれ相対的に長い長さを有することができる。他の第1及び第2パターン122a、122bはそれぞれパターン構造物の中央部からパターン構造物アレイの境界に向かって順次的に増加する長さを有することができる。
図26及び図27は、図25に示したパターン構造物アレイの形成方法を説明するための平面図である。
セルトランジスタ354は、トンネル酸化膜パターン360a、フローティングゲート360b、誘電膜パターン360c及びコントロールゲート360を含む。トンネル酸化膜パターン360aは、アクティブパターン350上に形成される。フローティングゲート360bは、隣接するフローティングゲートから孤立させることができる。
図31〜図34、図35及び図37は、図29及び図30に示したNANDフラッシュメモリ装置の製造方法を説明するための断面図である。図36及び図38は図29及び図30に示したNANDフラッシュメモリ装置の製造方法を説明するための平面図である。
トンネル酸化膜402上に第1ゲート電極膜404を形成する。第1電極膜404は低圧化学気相蒸着工程LPCVDを通じて形成されたポリシリコンを含むことができる。第1ゲート電極膜404は、後続工程を通じてフローティングゲートとして提供することができる。
第2ゲート電極膜414上にハードマスク形成膜416を形成する。ハード マスク形成膜416はエッチング対象膜として提供することができる。
エッチングマスク380を利用して、第2ゲート電極414膜、誘電膜412及び第1ゲート電極膜404を次々とエッチングすることによって、セルトランジスタのコントロールゲートパターン360及び選択トランジスタのゲートパターン362を形成する。また、コントロールゲートパターン360の下に誘電膜パターン360c及びフローティングゲートパターン360bが形成される。コントロールゲートパターン360とゲート電極362は、それぞれ図29及び図30を参照して説明したのと実質的に同一であるか、または、類似の構造を有することができる。
図40及び図41は、図39に示したパターン構造物アレイ形成方法を説明するための平面図である。図40及び図41に例示的に示したパターン構造物アレイ形成方法は犠牲パターン構造物の形状及び配置と第2フォトレジストパターンの開口部位置を除けば、図7〜図24を参照して説明した方法と実質的に同一であるか、または、類似である。
図41を参照すれば、図7〜図24を参照して説明した工程と実質的に同一であるか、または、類似の工程を実行して、エッチング対象物上にエッチングマスク構造物200を形成する。 図41において、参照符号194は、図9及び図10を参照して説明した工程の間第2フォトレジストパターンを通じて露出する部分と同一であるか、または、類似の部分を示す。
図42に示したように、図39に示したパターン構造物アレイをNANDフラッシュメモリ装置のワードライン360として使うことができる。
図43を参照すれば、基板上に形成されたエッチング対象物上に第1及び第2パターン222a、222bを形成する。第1及び第2パターン222a、222bは互いに平行となるように配置することができる。
下部犠牲パターン234は、第1犠牲ライン234a、第1予備パッド部234b、及び第2予備パッド部234cを含むことができる。第1犠牲ライン234aは、第1幅(例えば、(B)方向に)を有することができる。第1予備パッド部234bは、第1犠牲ライン234aの一端部で第1犠牲ライン234aの延長方向(例えば、(A)方向)と実質的に垂直する方向(例えば、(B)方向)に沿って折り曲げることができる。第2予備パッド部234cは、第1犠牲ライン234aの端部から第1犠牲ライン234aが延びる方向(例えば、(A)方向)に延びることができる。
図45を参照すれば、図7〜図24を参照して説明した工程と実質的に同一であるか、または、類似の工程を実行することによって、エッチング対象体上にエッチングマスク構造物240を形成する。図45において、参照符号246は、図9を参照して説明した工程を実行する時、第2フォトレジストパターンを通じてスペーサ形成膜の露出する部分を示す。第2フォトレジストパターンを利用してスペーサ形成膜の露出の部分246をエッチングすることによって、犠牲ラインの端部が互いに離隔するようにすることができる。従って、犠牲パターン構造物234、236の中の一つから、それぞれパッド領域242b、244b、248b、249bの中の2つを定義することができる。
図46に示したパターン構造物アレイ(例えば、第1パターン アレイ222a、第2パターン アレイ222b、第3パターンアレイ222c、及び第4パターン アレイ222d)をNANDフラッシュメモリ装置のワードライン390として使うことができる。
図47を参照すれば、基板上に第1及び第2パターン250a、250bを具備するパターン構造物アレイが配置される。第1及び第2パターン250a、250bは、互いに平行となるように(例えば、第1及び第2パターン250a、250bは互いに平行となるように(A)方向に沿って)配置することができる。また、第1及び第2パターン250a、250bは、互いに交互に配置することができる。
図48及び図49は、図47に示したパターン構造物アレイ形成方法を説明するための平面図である。図48及び図49に、例示的に図示したパターン構造物アレイの製造方法において、犠牲パターン構造物の形状及び配置と、第2フォトレジストパターンの開口位置を除けば、残りの製造工程は図7〜図24を参照して説明した工程と実質的に同一であるか、または、類似である。
図47に示したパターン構造物アレイを図50に図示したNANDフラッシュメモリ装置のワードライン390として使うことができる。
図51を参照すれば、基板上に第1及び第2パターン280a、280bが配列される。第1及び第2パターン280a、280bは基板上に互いに並行するように配置することができる。
図52及び図53は、図51に示したパターン構造物アレイ形成方法を説明するための平面図である。図52及び図53に例示的に図示したパターン構造物アレイの製造方法は、犠牲パターン構造物の形状及び配置と第2フォトレジストパターンの開口位置を除けば、図7〜図24を参照して説明した工程と実質的に同一であるか、または、類似の工程を含むことができる。
上述のように、前記基板上に形成されるパターン構造物は前記犠牲パターン構造物290の形状により可変的な形状を有することができる。
図54に示したのと同じように、図51に示したパターン構造物アレイをNANDフラッシュメモリ装置のワードライン390で使うことができる。
図55を参照すれば、前記半導体装置のメモリシステム550は、ホスト500、メモリコントローラ510、及びフラッシュメモリ装置520を具備する。
フラッシュメモリ装置520は、セルアレイ522、デコーダ524、ページバッファ526、ビットライン選択回路528、データ バッファ530、そしてコントロールユニット532をさらに含むことができる。
102 エッチング対象膜
104、154、164、260、290 犠牲パターン構造物
104a、154a、164a、260a、290a 犠牲ライン
104b、154b、164b、260b、290b 第1犠牲パッド部
104c、154c、164c、260c、290c 第2犠牲パッド部
105a、105c 第1物質膜パターン
105b、105d 第2物質膜パターン
108 スペーサ形成膜
108a 第1スペーサ
108b 第2スペーサ
112 第1開口
114 第2開口
120、270 エッチングマスク構造物
122 パターン構造物
122a、123a、222a、250a、280a 第1パターン
122b、123b、222b、250b、280b 第2パターン
124 第1突出部
125 第2突出部
168 ダミーパターン
E 第1ラインパターン
F 第1延長ライン
G 第1パッド
E' 第2ラインパターン
F' 第2延長ライン
G' 第2パッド
350 アクティブパターン
352 素子分離膜パターン
354 セルトランジスタ
360、390 ワードライン
356 選択トランジスタ
Claims (15)
- 基板上に形成され、データを伝送する第1ラインパターンユニットと、
前記基板上に形成され、前記第1ラインパターンユニットと平行する方向に延伸し、前記データを伝送する第2ラインパターンユニットと、
前記第1ラインパターンユニットに連結され、前記データを受信及び出力する第1パッドであって、その形状を限定する第1周辺ラインと前記第1周辺ラインに形成される第1凹部とを含む前記第1パッドと、
前記第2ラインパターンユニットに連結され、前記データを受信及び出力する第2パッドであって、その形状を限定する第2周辺ラインと前記第2周辺ラインに形成される第2凹部とを含む前記第2パッドと、を具備し、
前記第1凹部は、前記第2凹部と直交する方向に形成されることを特徴とする半導体装置のパターン構造物。 - 前記第1及び第2ラインパターンユニットは、それぞれ、
ラインパターンと、
前記ラインパターンと前記パッドとの間に配置され、前記ラインパターン及び前記パッドのうち、少なくとも一つと異なる幅を有する延長ラインと、を含むことを特徴とする請求項1に記載の半導体装置のパターン構造物。 - 前記ラインパターンは前記延長ラインに連結され、前記延長ラインに対して前記パッドと対向するように配置され、
前記延長ラインは、前記ラインパターン及び前記パッドのうち、少なくとも一つと異なる方向に沿って配置されることを特徴とする請求項2に記載の半導体装置のパターン構造物。 - 前記延長ラインは、前記周辺ラインの一端部に連結され、前記パッドの周辺ラインの一端部の幅と同一な幅を有することを特徴とする請求項2に記載の半導体装置のパターン構造物。
- 前記延長ラインは所定の幅を有し、
前記第1及び第2パッドはそれぞれ、前記ラインパターンに対して前記延長ラインの幅と異なる可変的な幅を有することを特徴とする請求項2に記載の半導体装置のパターン構造物。 - 前記第1パッドの前記第1凹部は、前記延長ラインに隣接するように配置されることを特徴とする請求項2に記載の半導体装置のパターン構造物。
- 前記第1周辺ラインは、前記延長ラインに直接連結される一側端部と、前記第1凹部を通じて前記延長ラインに連結される他側端部とを含むことを特徴とする請求項2に記載の半導体装置のパターン構造物。
- 前記第1及び第2パッドはそれぞれ、一定の幅を有する第1部分と前記第1及び第2凹部の配置に沿う方向に可変的な幅を有する第2部分を含むことを特徴とする請求項1に記載の半導体装置のパターン構造物。
- 前記第1及び第2パッドの前記第1及び第2周辺ラインはそれぞれ前記第1及び第2パッドの領域を形成し、
前記第2パッドの領域は、前記第2パッド領域の幅が前記第2ラインパターンユニットの長手方向に対して平行となる方向に沿って変化しない第1部分と、前記第2ラインパターンユニットからの距離によって前記第2ラインパターンユニットの長手方向に対して平行となる方向に沿って変化する第2部分とを含むことを特徴とする請求項1に記載の半導体装置のパターン構造物。 - 前記第1パッドは前記第1周辺ラインを前記第1ラインパターンユニットに連結する連結部を含み、
前記連結部は第1領域で湾曲し、
前記第1凹部は前記第1領域より大きい第2領域で湾曲することを特徴とする請求項1に記載の半導体装置のパターン構造物。 - 前記第1パッドは、前記第1ラインパターンユニットと前記第1周辺ラインの一側端部との間に連結される第1端部と、前記第1ラインパターンユニットと前記第1凹部の一側端部との間に連結される第2端部とを有する連結部を含むことを特徴とする請求項1に記載の半導体装置のパターン構造物。
- 前記第1パッドは、前記第1凹部が前記第1周辺ラインに形成されることによって形成される第1突出部をさらに含み、
前記第2パッドは、前記第2凹部が前記第2周辺ラインに形成されることによって形成される第2突出部をさらに含むことを特徴とする請求項1に記載の半導体装置のパターン構造物。 - 前記第1突出部は、前記第1ラインパターンユニットの長手方向と直交する方向に突出し、
前記第2突出部は、前記第2ラインパターンユニットの長手方向に突出することを特徴とする請求項12に記載の半導体装置のパターン構造物。 - 第1ラインパターン、前記第1ラインパターンから延長する第1延長ライン、そして前記第1延長ラインに連結され、第1周辺ライン、第1凹部、及び前記第1凹部が前記第1周辺ラインに形成されることにより形成される第1突出部を有する第1パッドとを含む第1パターン構造物と、
前記第1パターン構造物に隣接するように配置され、第2ラインパターン、前記第2ラインパターンから延長する第2延長ライン、そして前記第2延長ラインに連結され、第2周辺ライン、第2凹部、及び前記第2凹部とが前記第2周辺ラインに形成されることにより形成される第2突出部を有する第2パッドとを含む第2パターン構造物と、を具備し、
前記第1凹部は、前記第2凹部と直交する方向に形成されることを特徴とする半導体装置のパターン構造物。 - 第1方向に配置され、前記第1方向に対して角度を有する第2方向に沿って第1幅を有する第1ラインパターンと、前記第2方向に沿って前記第1ラインパターンから延び、前記第1方向に沿って前記第1幅より広い第2幅を有する第1延長ラインと、前記第1延長ラインの端部上に形成され、前記第2幅より広い第3幅を有する第1パッドと、前記第1パッドの一部から前記第1延長ラインに平行する方向に突出する第1突出部とを含み、コントローラに連結される第1パターン構造物と、
基板上に配置され、第4幅を有する第2ラインパターンと、前記第1方向に沿って前記第2ラインパターンの端部から延び、第5幅を有する第2延長ラインと、前記第2延長ラインの端部上に形成され、第6幅と前記第6幅より狭い第7幅を有する第2パッドと、前記第7幅の第2パッドの一部から前記第2延長ラインに平行する方向に突出する第2突出部とを含み、前記第1パターン構造物に向かい合うように配置され、前記コントローラに連結される第2パターン構造物と、を具備することを特徴とする半導体装置のパターン構造物。
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2009-0086808 | 2009-09-15 | ||
KR1020090086808A KR101645720B1 (ko) | 2009-09-15 | 2009-09-15 | 패턴 구조물 및 이의 형성 방법. |
US12/862972 | 2010-08-25 | ||
US12/862,972 US8618679B2 (en) | 2009-09-15 | 2010-08-25 | Pattern structures in semiconductor devices |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2011066409A JP2011066409A (ja) | 2011-03-31 |
JP2011066409A5 JP2011066409A5 (ja) | 2013-09-12 |
JP5700982B2 true JP5700982B2 (ja) | 2015-04-15 |
Family
ID=43729691
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010202316A Active JP5700982B2 (ja) | 2009-09-15 | 2010-09-09 | 半導体装置のパターン構造物 |
Country Status (5)
Country | Link |
---|---|
US (2) | US8618679B2 (ja) |
JP (1) | JP5700982B2 (ja) |
KR (1) | KR101645720B1 (ja) |
CN (1) | CN102024779B (ja) |
TW (1) | TWI545691B (ja) |
Families Citing this family (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8751977B2 (en) * | 2010-11-18 | 2014-06-10 | Texas Instruments Incorporated | Method for generating ultra-short-run-length dummy poly features |
KR101827893B1 (ko) | 2012-02-22 | 2018-02-09 | 삼성전자주식회사 | 도전 라인 구조물 및 그 형성 방법 |
US8953336B2 (en) * | 2012-03-06 | 2015-02-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | Surface metal wiring structure for an IC substrate |
US8980762B2 (en) * | 2012-08-31 | 2015-03-17 | Kabushiki Kaisha Toshiba | Method for manufacturing semiconductor device |
US9378979B2 (en) | 2012-11-20 | 2016-06-28 | Samsung Electronics Co., Ltd. | Methods of fabricating semiconductor devices and devices fabricated thereby |
KR20140064458A (ko) * | 2012-11-20 | 2014-05-28 | 삼성전자주식회사 | 반도체 장치의 제조 방법 및 이에 의해 제조된 반도체 장치 |
KR102059183B1 (ko) | 2013-03-07 | 2019-12-24 | 삼성전자주식회사 | 반도체 장치의 제조 방법 및 이에 의해 제조된 반도체 장치 |
TW201530726A (zh) * | 2014-01-29 | 2015-08-01 | Eorex Corp | 記憶體與記憶體儲存裝置 |
JP2015176573A (ja) * | 2014-03-18 | 2015-10-05 | 株式会社ジャパンディスプレイ | 電極基板、表示装置、入力装置および電極基板の製造方法 |
KR20160022637A (ko) | 2014-08-20 | 2016-03-02 | 삼성전자주식회사 | 플래시 메모리 소자의 제조 방법 |
KR20160084236A (ko) * | 2015-01-05 | 2016-07-13 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
KR20160120964A (ko) * | 2015-04-09 | 2016-10-19 | 삼성전자주식회사 | 반도체 소자 |
CN106340519B (zh) * | 2015-07-07 | 2019-11-29 | 旺宏电子股份有限公司 | 半导体装置及其制造方法 |
US9911693B2 (en) * | 2015-08-28 | 2018-03-06 | Micron Technology, Inc. | Semiconductor devices including conductive lines and methods of forming the semiconductor devices |
TWI704647B (zh) * | 2015-10-22 | 2020-09-11 | 聯華電子股份有限公司 | 積體電路及其製程 |
KR20170091833A (ko) | 2016-02-01 | 2017-08-10 | 삼성전자주식회사 | 반도체 소자 및 이의 제조 방법 |
KR20170120895A (ko) | 2016-04-22 | 2017-11-01 | 삼성전자주식회사 | 집적회로 소자 및 그 제조 방법 |
KR102467884B1 (ko) * | 2018-03-30 | 2022-11-16 | 에스케이하이닉스 주식회사 | 패턴 형성 방법 및 그를 이용한 반도체장치 제조 방법 |
JP2020047634A (ja) * | 2018-09-14 | 2020-03-26 | キオクシア株式会社 | パターン形成方法、マスタテンプレートおよびテンプレートの製造方法 |
CN111640658B (zh) * | 2019-03-01 | 2023-04-25 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
US20230043973A1 (en) * | 2021-08-04 | 2023-02-09 | Fujian Jinhua Integrated Circuit Co., Ltd. | Semiconductor memory device and method of forming semiconductor device |
CN113611702B (zh) * | 2021-08-04 | 2023-07-18 | 福建省晋华集成电路有限公司 | 半导体存储装置及半导体装置的形成方法 |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2894254B2 (ja) * | 1995-09-20 | 1999-05-24 | ソニー株式会社 | 半導体パッケージの製造方法 |
JP3706533B2 (ja) | 2000-09-20 | 2005-10-12 | 三洋電機株式会社 | 半導体装置および半導体モジュール |
US7173336B2 (en) | 2000-01-31 | 2007-02-06 | Sanyo Electric Co., Ltd. | Hybrid integrated circuit device |
JP4979154B2 (ja) * | 2000-06-07 | 2012-07-18 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP2001358215A (ja) * | 2000-06-16 | 2001-12-26 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
US6987323B2 (en) * | 2002-02-05 | 2006-01-17 | Oki Electric Industry Co., Ltd. | Chip-size semiconductor package |
JP4103497B2 (ja) * | 2002-04-18 | 2008-06-18 | ソニー株式会社 | 記憶装置とその製造方法および使用方法、半導体装置とその製造方法 |
US6858944B2 (en) * | 2002-10-31 | 2005-02-22 | Taiwan Semiconductor Manufacturing Company | Bonding pad metal layer geometry design |
KR100584965B1 (ko) * | 2003-02-24 | 2006-05-29 | 삼성전기주식회사 | 패키지 기판 및 그 제조 방법 |
KR20060113162A (ko) | 2005-04-29 | 2006-11-02 | 삼성전자주식회사 | 반도체 소자의 패턴 형성 방법 |
KR100850216B1 (ko) | 2007-06-29 | 2008-08-04 | 삼성전자주식회사 | 더블 패터닝 공정을 이용하는 반도체 소자의 미세 패턴형성 방법 |
KR100810616B1 (ko) * | 2006-10-02 | 2008-03-06 | 삼성전자주식회사 | 미세 선폭의 도전성 라인들을 갖는 반도체소자 및 그제조방법 |
KR100790998B1 (ko) * | 2006-10-02 | 2008-01-03 | 삼성전자주식회사 | 셀프 얼라인 더블 패터닝법을 사용한 패드 패턴 형성 방법 및 셀프 얼라인 더블 패터닝법을 사용한 콘택홀 형성방법 |
JP2008098271A (ja) * | 2006-10-10 | 2008-04-24 | Rohm Co Ltd | 検査用パッド |
KR100843236B1 (ko) | 2007-02-06 | 2008-07-03 | 삼성전자주식회사 | 더블 패터닝 공정을 이용하는 반도체 소자의 미세 패턴형성 방법 |
KR100914289B1 (ko) | 2007-10-26 | 2009-08-27 | 주식회사 하이닉스반도체 | 스페이서를 이용한 반도체 메모리소자의 패턴 형성방법 |
-
2009
- 2009-09-15 KR KR1020090086808A patent/KR101645720B1/ko active IP Right Grant
-
2010
- 2010-08-25 US US12/862,972 patent/US8618679B2/en active Active
- 2010-09-09 JP JP2010202316A patent/JP5700982B2/ja active Active
- 2010-09-14 TW TW099131046A patent/TWI545691B/zh active
- 2010-09-15 CN CN201010282946.3A patent/CN102024779B/zh active Active
-
2013
- 2013-11-06 US US14/072,882 patent/US9558993B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
KR20110029228A (ko) | 2011-03-23 |
US8618679B2 (en) | 2013-12-31 |
US9558993B2 (en) | 2017-01-31 |
US20140065820A1 (en) | 2014-03-06 |
KR101645720B1 (ko) | 2016-08-05 |
JP2011066409A (ja) | 2011-03-31 |
CN102024779B (zh) | 2014-12-31 |
CN102024779A (zh) | 2011-04-20 |
US20110062595A1 (en) | 2011-03-17 |
TW201133711A (en) | 2011-10-01 |
TWI545691B (zh) | 2016-08-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5700982B2 (ja) | 半導体装置のパターン構造物 | |
US11139204B2 (en) | Semiconductor device comprised of contact plugs having pillar portions and protrusion portions extending from the pillar portions | |
US7604926B2 (en) | Method of manufacturing a semiconductor device | |
US8705261B2 (en) | Semiconductor device having dummy bit lines wider than bit lines | |
US9105514B2 (en) | Three-dimensional non-volatile memory device, memory system including the same, and method of manufacturing the same | |
JP4271243B2 (ja) | 集積回路パターンの形成方法 | |
KR100750950B1 (ko) | 반도체 장치의 배선 구조물 및 그 형성 방법, 비휘발성메모리 장치 및 그 제조 방법 | |
JP2004221589A (ja) | 電荷貯蔵絶縁膜を有する不揮発性メモリ素子及びその製造方法 | |
US8921233B2 (en) | Microelectronic fabrication methods using composite layers for double patterning | |
US7915647B2 (en) | Semiconductor integrated circuit | |
JP2009004517A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
JP2009170661A (ja) | 半導体装置の製造方法 | |
TWI491000B (zh) | 半導體裝置及其製造方法 | |
KR100454135B1 (ko) | 비휘발성 기억소자의 형성방법 | |
US9343467B2 (en) | Semiconductor device | |
US11398495B2 (en) | Semiconductor devices | |
KR100891215B1 (ko) | 반도체장치 및 그 제조방법 | |
JP2009158590A (ja) | 半導体装置及びその製造方法 | |
US11889700B2 (en) | Semiconductor device including dummy channels and through wiring structure | |
US7691705B2 (en) | Method for manufacturing flash memory cell by rie slope etching reflowed photoresist pattern | |
TWI827499B (zh) | 記憶體裝置及其製造方法 | |
KR100890400B1 (ko) | 도전성 구조물 및 그 형성 방법, 이를 포함하는 비휘발성메모리 소자 및 그 제조 방법. | |
JP2008211027A (ja) | 半導体装置の製造方法 | |
TW202416804A (zh) | 記憶體元件及其製造方法 | |
KR100664789B1 (ko) | 플래시 메모리의 부유 게이트 형성 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130801 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130801 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140515 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140520 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140807 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20141028 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150114 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20150203 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20150217 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5700982 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |