JP5700982B2 - 半導体装置のパターン構造物 - Google Patents

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Description

本発明は、半導体装置のパターン構造物と半導体装置のパターン構造物の形成方法に関する。より詳細には、パッドを含むパターン構造物とパッドを含むパターン構造物の形成方法に関する。
従来の半導体装置の製造方法において、写真エッチング工程の限界によって４０ｎｍ級以下の微細なパターンを形成するのはかなり難しい。このような微細パターンを形成するために、写真エッチング工程を経て形成されたパターンの側壁にスペーサ形成膜を蒸着し、蒸着されたスペーサ形成膜をマスクとして利用するダブルパターニング（ｄｏｕｂｌｅ ｐａｔｔｅｒｉｎｉｎｇ）工程が使用される。
しかし、上述のダブルパターニング工程の場合、写真エッチング工程で形成されたパターン形状と同一に構造物がパターニングされない。したがって、１回の写真エッチング工程のみで所望のパターンを形成することは容易でない。一般的に、微細な幅を有するパターンとこのようなパターンの端部に広い幅を有するパッドとを形成する場合には、３回以上の写真エッチング工程が要求される。その結果、パターン形成のための工程が非常に複雑になって、工程を遂行するための製造費用も増加する。また、微細パターン及び／または、パッドが互いに正確に整列しないミス−アラインメント（ｍｉｓ−ａｌｉｇｎｍｅｎｔ）も頻繁に発生する。
韓国特許登録第１０−０７９０９９８号明細書 韓国特許登録第１０−０８４３２３６号明細書 韓国特許登録第１０−０８５０２１６号明細書 韓国特許出願公開第２００６−０１１３１６２号明細書
本発明の一目的は、パッドを具備するパターン構造物を提供することである。
本発明の他の目的は、単純化された工程を通じてパッドを具備するパターン構造物の形成方法を提供することである。
上述の本発明の一目的を達成するために、本発明の実施形態に係る半導体装置のパターン構造物は、延長ラインと前記延長ラインの一端部と連結されるパッドとを具備する。前記パッドは前記延長ラインの幅より広い幅を有し、前記パッドの側部から突出する突出部を含む。
例示的な実施形態において、前記突出部は、前記延長ラインが延長される方向と同じ方向に突出することができる。例えば、前記突出部はライン形状を有することができる。
例示的な実施形態において、前記延長ラインの他の端部に連結されるラインパターンを形成することができる。前記ラインパターンは、第１方向に沿って延長することができる。
例示的な実施形態において、前記第１方向は、前記延長ラインの延長方向と異なってもよく、前記ラインパターンが前記延長ラインから折り曲げることができる。
例示的な実施形態において、前記ラインパターンは、前記延長ラインの幅より小さい幅を有することができる。
上述の本発明の一目的を達成するために、本発明の他の実施形態に係る半導体装置のパターン構造物は、第１パターンと第２パターンとを具備する。前記第１パターンは第１延長ラインと、側部から突出する突出部を有する第１パッドとを含む。前記第１パッドは、前記第１延長ラインの一端部と連結され、前記第１延長ラインの幅より広い幅を有する。前記第２パターンは第２延長ラインと、側部から突出する第２突出部を有する第２パッドとを含む。前記第２延長ラインは前記第１延長ラインから傾斜しながら離隔される。前記第２パッドは、前記第２延長ラインの一側端部に連結され、前記第２延長ラインの幅より大きな幅を有する。
例示的な実施形態において、前記第２延長ラインは前記第１延長ラインに対して直交するように配置することができる。
例示的な実施形態において、前記第１及び第２突出部は、それぞれ前記第１及び第２延長ラインが延長される方向に延長することができる。
例示的な実施形態において、前記第１延長ラインの他側端部に連結される第１ラインパターンを形成することができる。前記第１ラインパターンは、第１方向に沿って延長することができる。また、前記第２延長ラインの他側端部に連結される第２ラインパターンを形成することができる。前記第２ラインパターンは前記第１方向に対して平行する方向に沿って延長することができる。
例示的な実施形態において、前記第１方向が前記第１及び第２延長ラインが延長する方向と異なってもよく、前記第１及び第２ラインパターンが前記第１及び第２延長ラインからそれぞれ折り曲げることができる。
例示的な実施形態において、前記第１ラインパターンは、前記第２ラインパターンの長さと異なる長さを有することができる。
例示的な実施形態において、前記第１及び第２ラインパターンはそれぞれ前記第１及び第２延長ラインの幅より小さい幅を有することができる。
例示的な実施形態において、前記第１及び第２ラインパターンは、それぞれゲート電極に該当することができる。
前述した本発明の他の目的を達成するために、本発明の実施形態に係る半導体装置のパターン構造物の製造方法において、エッチング対象膜上に第１物質膜パターンと第２物質膜パターンとを含む犠牲パターン構造物を形成する。前記犠牲パターン構造物は、第１幅を有し、第１方向で延長する犠牲ラインと、前記第１犠牲ラインの一端部に傾斜するように連結され、前記第１幅より大きい幅を有する第１犠牲パッド部と、前記犠牲ラインの他の端部に連結されて前記第１幅より大きい幅を有する第２犠牲パッド部とを含む。前記犠牲パターン構造物の側壁上にスペーサ形成膜を形成する。前記第１及び第２犠牲パッド部の間の前記スペーサ形成膜と前記犠牲ラインの少なくとも一部を選択的に除去して前記第１及び第２犠牲パッド部の下部を隔離させる。前記スペーサ形成膜を異方性エッチングしてスペーサを形成する。前記スペーサと前記第１及び第２犠牲パッド部を残留させながら前記犠牲ラインを除去してエッチング構造物を形成する。前記マスク構造物を利用して前記エッチング対象膜をエッチングすることによって、第１ラインパターン、第２延長ライン、及び第１パッドを含む第１パターンを形成し、第２ラインパターン、第２延長ライン、及び第２パッドを含む第２パターンを形成する。
例示的な実施形態において、前記第１物質膜パターンは、ポリマを含むことができ、前記第２物質膜パターンはシリコン酸窒化物を含むことができる。
例示的な実施形態において、前記犠牲ラインに含まれる前記第２物質膜パターンは、前記第１及び第２犠牲パッド部に含まれる前記第２物質膜パターンより小さい厚さを有することができる。
例示的な実施形態により前記犠牲パターン構造物を形成する過程において、前記エッチング対象膜上に第１及び第２物質膜を形成することができる。前記第１及び第２物質膜は写真エッチング工程を経てパターニングすることができる。
例示的な実施形態によって前記スペーサ形成膜及び前記犠牲ラインの少なくとも一部を選択的に除去する過程において、前記スペーサ形成膜上にフォトレジストパターンを形成することができる。前記フォトレジストパターンは、前記第１及び第２犠牲パッド部の間の前記犠牲ライン及び前記スペーサ形成膜の一部を選択的に露出させることができる。また、前記フォトレジストパターンは、前記第１及び第２犠牲パッド部に対向する前記スペーサ形成膜の他の部分と前記犠牲ラインの他の部分も選択的に露出させることができる。前記スペーサ形成膜と前記犠牲ラインの露出した部分を前記フォトレジストパターンをマスクとして利用して異方性エッチングすることによって、前記第１及び第２犠牲パッド部間に開口を形成することができ、スペーサを形成することができる。前記フォトレジストパターンを除去した後、前記開口によって露出する前記犠牲ラインの一部をエッチングして前記第１及び第２犠牲パッド部の下部を互いに分離するようにすることができる。前記フォトレジストパターンを除去する間、前記第１物質膜パターンを残留させながら前記第１物質膜パターンを除去することができる。
例示的な実施形態において、前記第１及び第２犠牲パッド部はそれぞれ前記犠牲ラインに連結される予備延長部と、パッドが形成される部分である予備パッド部を含むことができる。前記予備延長部のうち、少なくとも一つは前記犠牲ラインに対して所定の角度で配置することができる。前記フォトレジストパターンを除去する間、前記予備延長部は、それぞれ前記犠牲ライン内の前記第１物質膜パターンの幅と実質的に同一であるか、または、大きい幅を有することができる。
例示的な実施形態によって前記エッチングマスク構造物を形成する過程において、前記第１及び第２犠牲パッド部に含まれる前記第２物質膜パターンを残留させながら前記犠牲ラインに含まれる前記第２物質膜パターンをエッチングすることができる。前記犠牲ラインに含まれる前記第１物質膜パターンもエッチングすることができる。前記第１及び第２犠牲パッド部に含まれる前記第１物質膜パターンを残留させながら前記第１及び第２犠牲パッド部に含まれる前記第２物質膜パターンを選択的にエッチングすることができる。
例示的な実施形態において、前記エッチングマスク構造物は、前記第１方向に沿って延長するライン形状を有する第１スペーサと、前記第１スペーサの一端部に接する前記第１犠牲パッド部の一部と、前記第１スペーサと平行するように配置されるライン形状を有する第２スペーサと、前記第２スペーサの一端部に接する前記第２犠牲パッド部の一部を含むことができる。
例示的な実施形態において、前記第１及び第２犠牲パッド部に対向する前記犠牲ラインの他の端部は、前記第１方向と異なる方向に沿って折り曲げることができる。
例示的な実施形態において、前記エッチングマスク構造物は、前記第１方向で延長するライン形状の部分と、前記第１及び第２犠牲パッド部を部分的に囲んで前記第１及び第２犠牲パッド部から突出する突出部とを含むことができる。
例示的な実施形態において、前記第１及び第２延長ラインは、それぞれエッチングローディング効果によって前記第１及び第２ラインパターンの幅より大きい幅を有することができる。
本発明の例示的な実施形態に係る半導体装置のパターン構造物は、基板上に形成されてデータを伝送するラインパターンユニットと、前記ラインパターンユニットに連結されて前記データを受信及び出力し、パッドの形状を限定する周辺ラインと前記周辺ラインに形成される凹部を含むパッドとを具備する。
前記ラインパターンユニットは、ラインパターンと、前記ラインパターン及び前記パッドの間に配置されて前記ラインパターン及び前記パッドのうち、少なくとも一つと異なった幅を有する延長ラインを含むことができる。
前記ラインパターンは、前記延長ラインに連結され、前記延長ラインに対して前記パッドと対向するように配置され、前記延長ラインは、前記ラインパターン及び前記パッドのうち、少なくとも一つと異なった方向について配置することができる。
前記延長ラインは、前記周辺ラインの対向する端部に連結される２個の端部を含むことができ、前記凹部は、前記延長ラインの２個の端部のうち、一つに連結することができる。
前記延長ラインは、前記周辺ラインの対向する端部に連結される２個のライン端部を含むことができ、前記パッドの周辺ラインの該当する対向端部の幅と同じ幅を有することができる。
前記延長ラインは所定の幅を有することができ、前記パッドは前記ラインパターンに対して前記延長ラインの幅と異なった可変的な（ｖａｒｉａｂｌｅ）幅を有することができる。
前記パッドの凹部は、前記延長ラインに隣接するように配置することができる。
前記周辺ラインは、前記延長ラインに直接連結される一側端部と、前記凹部を通じて前記延長ラインに連結される他側端部とを含むことができる。
前記パッドは、一定の幅と前記ラインパターンユニットの長手方向に対して可変的な幅を有することができ、前記可変的な幅は、前記凹部に対応することができる。
前記周辺ラインは、前記ラインパターンユニットの対応する端部に連結される２つの端部と、前記パッドの形状を限定する前記２つの端部に連結されるラインを含むことができる。
前記凹部は、前記周辺ラインの前記ライン上に形成することができる。
前記凹部は前記端部のうちの一つと前記周辺ラインの前記ラインとの間に配置することができる。
前記パッドの周辺ラインは、前記ラインパターンユニットの一側端部に連結される一側端部と、前記凹部の一側端部に連結される他側端部とを含むことができ、前記凹部は、前記ラインパターンユニットの他側端部に連結される他側端部を含むことができる。
前記パッドは、一定の幅を有する第１部分と前記凹部の配置に沿う方向に可変的な幅を有する第２部分とを含むことができる。
前記パッドの周辺ラインは、前記パッドの領域を形成することができ、前記パッドの領域は、前記パッド領域の幅が前記ラインパターンユニットの長手方向に対して平行する方向に沿って変化しない第１部分と、前記ラインパターンユニットからの距離によって前記ラインパターンユニットの長手方向に対して平行する方向に沿って変化する第２部分とを含むことができる。
前記パッドは、前記周辺ラインを前記ラインパターンユニットに連結する連結部を含むことができ、前記連結部は、第１領域で湾曲することができ、前記凹部は、前記第１領域より大きい第２領域で湾曲することができる。
前記パッドは、前記ラインパターンユニットに連結される連結部を含むことができ、前記凹部は、前記連結部と異なった領域に配置することができる。
前記パッドは、前記ラインパターンユニットに連結される連結部を含むことができ、前記凹部は、前記連結部の端部の間に連結することができる。
前記パッドは、前記ラインパターンユニットと前記周辺ラインの一側端部との間に連結される第１端部と、前記ラインパターンユニットと前記凹部の一側端部との間に連結される第２端部とを有する連結部を含むことができる。
前記パッドは、少なくとも４つの側面を含むことができ、前記周辺ラインは前記４つの側面中の３個を限定でき、前記凹部は、前記４つの側面のうちの一つを限定することができる。
前記パターン構造物は、前記凹部と前記周辺ラインとの間に配置される突出部とをさらに含むことができる。
前記パターン構造物は、前記凹部と前記周辺ラインから長手方向に突出する突出部とをさらに含むことができる。
前記長さは前記凹部及び前記周辺ラインのうちの一つの長さより短くすることができる。
前記長さは前記パッドの最小幅より短くすることができる。
前記長さは前記ラインパターンユニットの幅より長いこともある。
前記突出部は前記長さより狭い幅を有することができる。
前記突出部は前記凹部の長さより狭い幅を有することができる。
前記ラインパターンユニットは一方向に沿って配置することができ、前記突出部は他の方向について配置することができる。
前記ラインパターンユニットは、第１方向に沿って形成されるラインパターンと、前記ラインパターンと前記パッドとの間に第２方向に沿って形成される延長の部分を含むことができ、前記突出部は前記第１方向及び前記第２方向のうちの一つの方向に形成することができる。
本発明の例示的な実施形態に係る半導体装置のパターン構造物は、基板上に形成され第１幅を有するラインパターン、前記基板上に形成され前記ラインパターンから一方向に沿って延びて第１幅を有する延長ライン、そして前記基板上に形成された前記延長ラインの端部上に形成され第３幅を有し凹部と突出部を含むパッドを具備する。
本発明の例示的な実施形態に係る半導体装置のパターン構造物は、第１方向について配置され第１幅を有するラインパターン、前記ラインパターンから延びて第２幅を有する延長ライン、前記延長ラインの端部上に形成され第３幅を有するパッド、そして第１方向及び前記第１方向に対して角度を有する第２方向のうちの一つの方向に沿って前記パッドの一部から突出する突出部を具備する。
本発明の例示的な実施形態に係る半導体装置のパターン構造物は、基板上に形成され一方向に沿って前記基板の第１位置から延びて第１幅を有するラインパターン、前記ラインパターンの端部から延びて第２幅を有する延長ライン、前記基板の第２位置に形成されて他の方向に沿って前記延長ラインから延びて、第３幅を有するパッド、そして前記一方向及び前記他の方向のうちの一つの方向に沿って前記パッドから突出する突出の部分を具備する。前記基板の第１部分は内部回路に連結することができ、前記基板の第２位置は前記内部回路を駆動する外部回路に連結することができる。
本発明の例示的な実施形態に係る半導体装置のパターン構造物は、第１方向に延び前記第１方向に対して角度を有する第２方向に沿って第１幅を有するラインパターン、前記ラインパターンの端部から延び第２幅を有する延長ライン、前記延長ラインの端部から延び第３幅と前記第３幅より狭い第４幅を有するパッド、そして前記第４幅の前記パッドの一部から突出する突出部を具備する。
本発明の例示的な実施形態に係る半導体装置のパターン構造物は、第１方向に沿って配置され、前記第１方向に対して角度を有する第２方向に沿って第１幅を有するラインパターン、第１方向に沿って前記ラインパターンから延び、前記第１方向に沿って前記第１幅より広い第２幅を有する延長ライン、そして前記延長ラインの端部上に形成され、前記第２幅より広い第３幅を有し、凹部が形成された周辺表面を有するパッドを具備する。
本発明の例示的な実施形態に係る半導体装置のパターン構造物は、第１ラインパターンユニットと前記第２ラインパターンユニットに連結され、第１凹部を有するパッドを含む第１パターン構造物、そして前記第１ラインパターンユニットに平行するように配置される第２ラインパターンユニットと前記第２ラインパターンユニットに連結され、前記第１凹部に向かい合う第２凹部を有する第２パッドを含む第２パターン構造物を具備する。
本発明の例示的な実施形態に係る半導体装置のパターン構造物は、第１ラインパターンユニットと前記第１ラインパターンユニットに連結され、第１突出部を有する第１パッドを含む第１パターン構造物、そして第２ラインパターンユニットと前記第２ラインパターンユニットに連結され、前記第１突出部に向かい合う第２突出部を有する第２パッドを含む第２パターン構造物を具備する。
本発明の例示的な実施形態に係る半導体装置のパターン構造物は、第１ラインパターン、前記第１ラインパターンから延長する第１延長ライン及び前記第１延長ラインに連結され、第１周辺ライン、第１凹部及び前記第１周辺ラインと前記第１凹部間に配置される第１突出部を有する第１パッドを含む第１パターン構造物、そして前記第１パターン構造物に隣接するように配置され、第２ラインパターン、前記第２ラインパターンから延長する第２延長ライン及び前記第２延長ラインに連結され、第２周辺ライン、第２凹部及び前記第２周辺ラインと前記第２凹部間に配置される第２突出部を有する第２パッドを含む第２パターン構造物を具備する。
本発明の例示的な実施形態に係る半導体装置のパターン構造物は、第１方向に配置されて前記第１方向に対して角度を有する第２方向について第１幅を有する第１ラインパターン、前記第２方向について前記第１ラインパターンから延び、前記第１方向について前記第１幅より広い第２幅を有する第１延長ライン、及び前記第１延長ラインの端部上に形成され、前記第２幅より広い第３幅を有する第１パッドを含み、コントローラに連結される第１パターン構造物、そして基板上に配置され、第４幅を有する第２ラインパターン、前記第２ラインパターンの端部から延びて第５幅を有する第２延長ライン、前記第２延長ラインの端部上に形成され、第６幅と前記第６幅より狭い第７幅を有する第２パッド、及び前記第７幅の前記第２パッドの一部から突出する突出部を含み、前記第１パターン構造物に向かい合うように配置され、前記コントローラに連結される第２パターン構造物を具備する。
本発明の例示的な実施形態に係る半導体装置のパターン構造物は、第１方向に配置され、前記第１方向に対して角度を有する第２方向に沿って第１幅を有する第１ラインパターン、前記第２方向に沿って前記第１ラインパターンから延び、前記第１方向に沿って前記第１幅より広い第２幅を有する第１延長ライン、及び前記第１延長ラインの端部上に形成されて前記第２幅より広い第３幅を有する第１パッドを含み、基板の第１位置に形成される第１パターン構造物、そして前記第１方向に配置され、前記第１方向に対して角度を有する前記第２方向に沿って第４幅を有する第２ラインパターン、前記第２方向に沿って前記第２ラインパターンから延びて前記第１方向に沿って前記第１幅より広い第５幅を有する第２延長ライン、及び前記第２延長ラインの端部上に形成され、前記第５幅より広い第６幅を有する第２パッドを含み、前記基板の第２位置に形成される第２パターン構造物を具備する。
本発明の例示的な実施形態に係る電子装置は、データを保存するメモリセルを含む基板、前記基板上の回路とドライバの間に連結されて前記メモリセルを駆動し、前記基板上に形成されてデータを伝送するラインパターンユニットを含むパターン構造物、そして前記ラインパターンユニットに連結されて前記データを受信及び出力し、その形状を限定する周辺ライン及び前記周辺ラインに形成される凹部を含むパッドを具備する半導体装置、動作を遂行する機能ユニット、そして前記半導体装置をコントロールして前記データを読み取り及び記録して前記機能ユニットをコントロールして前記データによる動作を遂行するコントローラを具備する。
本発明の例示的な実施形態に係る半導体装置のパターン構造物の製造方法は、基板上にデータを伝送するラインパターンユニットを形成する段階、そして前記ラインパターンユニットに連結されて前記データを受信及び出力し、その形状を限定する周辺ライン及び前記周辺ラインに形成される凹部を含むパッドを形成する段階を具備する。
本発明の例示的な実施形態に係る半導体装置のパターン構造物の製造方法は、基板上に第１幅を有するラインパターンを形成する段階、前記ラインパターンから一方向に延び、第１幅を有する延長ラインを前記基板上に形成する段階、そして第３幅を有し、凹部と突出部を含むパッドを前記基板上に形成される前記延長ラインの端部上に形成する段階を具備する。
本発明の例示的な実施形態に係る半導体装置のパターン構造物の製造方法は、第１方向に配置され、第１幅を有するラインパターンを形成する段階、前記ラインパターンから延び、第２幅を有する延長ラインを形成する段階、前記延長ラインの端部上に第３幅を有するパッドを形成する段階、そして前記第１方向及び前記第１方向に対して角度を有する第２方向のうちの一つの方向に沿って前記パッドの一部から突出する突出部を形成する段階を具備する。
本発明の例示的な実施形態に係る半導体装置のパターン構造物の製造方法は、一方向について基板の第１位置から延び、第１幅を有するラインパターンを前記基板上に形成する段階、前記ラインパターンの端部から延び、第２幅を有する延長ラインを形成する段階、他の方向に沿って延び、第３幅を有するパッドを前記基板の第２位置に形成する段階、そして前記一方向及び前記他の方向のうちの一つの方向に沿って前記パッドから突出する突出部を形成する段階を具備する。前記基板の第１位置は、内部回路に連結することができ、前記基板の第２位置は、外部回路に連結されて前記内部回路を駆動させることができる。
本発明の例示的な実施形態に係る半導体装置のパターン構造物の製造方法は、基板上に第１幅を有するラインパターンを形成する段階、前記ラインパターンの端部から延び、第２幅を有する延長ラインを形成する段階、第３幅及び前記第３幅より狭い第４幅を有するパッドを前記延長ラインの端部上に形成する段階、そして前記第４幅の前記パッドの一部から突出する突出部を形成する段階を具備する。
本発明の例示的な実施形態に係る半導体装置のパターン構造物の製造方法は、第１方向に沿って延び、前記第１方向に対して角度を有する第２方向に沿って第１幅を有するラインパターンを形成する段階、前記第２方向に沿って前記ラインパターンから延び、前記第１方向に沿って前記第１幅より広い第２幅を有する延長ラインを形成する段階、そして前記第２幅より広い第３幅を有し、凹部が形成される周辺ラインを含むパッドを前記延長ラインの端部上に形成する段階を具備する。
本発明の例示的な実施形態に係る半導体装置のパターン構造物の製造方法は、基板上にデータを伝送するラインパターンユニットを形成する段階、そして前記ラインパターンユニットに連結されて前記データを受信及び出力し、少なくとも一部の形状を限定する周辺ライン、前記周辺ライン上に形成される凹部及び前記凹部と前記周辺ラインの間に配置される突出部を含むパッドを形成する段階を具備する。
本発明の例示的な実施形態に係る半導体装置のパターン構造物の製造方法は、基板上にエッチング対象膜を形成する段階、前記エッチング対象膜の所定の部分上に第１フォトレジスト膜として第１犠牲膜を形成する段階、前記第１犠牲膜及び前記エッチング対象膜上にスペーサ形成膜を形成する段階、前記スペーサ形成膜の一部を露出させる第１開口を有する前記スペーサ形成膜上に第２フォトレジスト膜として第２犠牲膜を形成する段階、前記スペーサ形成膜の前記第１開口を通じて前記第２犠牲膜の一部をエッチングして第２開口を形成する段階、前記第２犠牲膜をエッチングする段階、前記スペーサ形成膜を部分的に除去してパターンを形成する段階、そして前記パターンに沿って前記エッチング対象膜の一部をエッチングしてパターン構造物を形成する段階を具備する。
例示的な実施形態において、前記パターン構造物は、基板上に形成されデータを伝送するラインパターン、そして前記ラインパターンに連結され前記データを受信及び出力し、その形状を限定する周辺ラインと前記周辺ライン上に形成される凹部を含むパッドを具備することができる。
本発明の例示的な実施形態に係る半導体装置のパターン構造物の製造方法は、第１ラインパターンユニットと、前記第１ラインパターンユニットに連結されて第１凹部を有する第１パッドとを含む第１パターン構造物を形成する段階、そして前記第１ラインパターンユニットに平行するように配置される第２ラインパターンユニットと、前記第２ラインパターンユニットに連結されて前記第１凹部に向かい合うように配置される第２凹部を有する第２パッドとを含む第２パターン構造物を形成する段階を具備する。
本発明の例示的な実施形態に係る半導体装置のパターン構造物の製造方法は、第１ラインパターンユニットと、前記第１ラインパターンユニットに連結され、第１突出部を有する第１パッドとを含む第１パターン構造物を形成する段階、そして第２ラインパターンユニットと、前記第１ラインパターンユニットに連結され、前記第１突出部に向かい合うように配置される第２突出部を有する第２パッドとを含む第２パターン構造物を形成する段階を具備する。
本発明の例示的な実施形態に係る半導体装置のパターン構造物の製造方法は、第１ラインパターン、前記第１ラインパターンから延長する第１延長ライン、そして前記第１延長ラインに連結されて第１周辺ライン、第１凹部及び前記第１周辺ラインと前記第１凹部間に配置される第１突出部を有する第１パッドとを含む第１パターン構造物を形成する段階、そして第２ラインパターン、前記第２ラインパターンから延長する第２延長ライン、そして前記第２延長ラインに連結されて第２周辺ライン、第２凹部及び前記第２周辺ラインと前記第２凹部間に配置される第２突出部を有する第２パッドとを含み、前記第１パターン構造物に隣接するように配置される第２パターン構造物を形成する段階を具備する。
本発明の実施形態によれば、微細パターンと前記微細パターンに連結されるパッドを含むパターン構造物を２回の写真エッチング工程のみで形成することができる。従って、前記パターン構造物の形成に要求される費用と時間を大きく節減できる。また、前記パターン構造物が要求される形状とサイズとを有するため、隣接する微細パターンの間にブリッジ不良が発生するのを減少させることができる。これによって、パターン構造物を半導体装置に適用する場合には、パターン構造物を含む半導体装置の集積度を増加させることができ、半導体装置の製造工程の収率を向上させることができる。例えば、パターン構造物がＮＡＮＤフラッシュメモリ装置のコントロールゲートとして使われる場合、ＮＡＮＤフラッシュメモリ装置は、向上した性能と集積度を提供することができる。さらに、相対的に大きい幅を有するパッドが微細パターンに直接連結されるため、微細パターンとパッドとの間のミス−アラインメント（を最小化するか、または、防止することができるため、パターン構造物を含む半導体装置の性能と信頼性を向上させることができる。
本発明の実施形態に係るパターン構造物の断面図である。 本発明の実施形態に係るパターン構造物の平面図である。 図２に示したパターン構造物のこと端部を拡大した図である。 図１に示したパターン構造物の形成方法を説明するための断面図である。 図１に示したパターン構造物の形成方法を説明するための平面図である。 図１に示したパターン構造物の形成方法を説明するための断面図である。 図１に示したパターン構造物の形成方法を説明するための断面図である。 図１に示したパターン構造物の形成方法を説明するための平面図である。 図１に示したパターン構造物の形成方法を説明するための断面図である。 図１に示したパターン構造物の形成方法を説明するための平面図である。 図１に示したパターン構造物の形成方法を説明するための断面図である。 図１に示したパターン構造物の形成方法を説明するための平面図である。 図１に示したパターン構造物の形成方法を説明するための断面図である。 図１に示したパターン構造物の形成方法を説明するための平面図である。 図１に示したパターン構造物の形成方法を説明するための断面図である。 図１に示したパターン構造物の形成方法を説明するための平面図である。 図１に示したパターン構造物の形成方法を説明するための断面図である。 図１に示したパターン構造物の形成方法を説明するための平面図である。 図１に示したパターン構造物の形成方法を説明するための断面図である。 図１に示したパターン構造物の形成方法を説明するための平面図である。 図１に示したパターン構造物の形成方法を説明するための断面図である。 図１に示したパターン構造物の形成方法を説明するための平面図である。 図１に示したパターン構造物の形成方法を説明するための断面図である。 図１に示したパターン構造物の形成方法を説明するための平面図である。 図１及び図２に示した第１及び第２パターンと同じ形状を有する微細パターンが交互的に反復配置されたパターン構造物アレイを説明するための平面図である。 図２５に示したパターン構造物アレイの形成方法を説明するための平面図である。 図２５に示したパターン構造物アレイの形成方法を説明するための平面図である。 ＮＡＮＤフラッシュメモリ装置の単位セルの回路図である。 図１及び図２に示したパターン構造物を含むＮＡＮＤフラッシュメモリ装置の単位セルの平面図である。 図１及び図２に示したパターン構造物を含むＮＡＮＤフラッシュメモリ装置の単位セルの断面図である。 図２９及び図３０に示したＮＡＮＤフラッシュメモリ装置の製造方法を説明するための断面図である。 図２９及び図３０に示したＮＡＮＤフラッシュメモリ装置の製造方法を説明するための断面図である。 図２９及び図３０に示したＮＡＮＤフラッシュメモリ装置の製造方法を説明するための断面図である。 図２９及び図３０に示したＮＡＮＤフラッシュメモリ装置の製造方法を説明するための断面図である。 図２９及び図３０に示したＮＡＮＤフラッシュメモリ装置の製造方法を説明するための断面図である。 図２９及び図３０に示したＮＡＮＤフラッシュメモリ装置の製造方法を説明するための平面図である。 図２９及び図３０に示したＮＡＮＤフラッシュメモリ装置の製造方法を説明するための断面図である。 図２９及び図３０に示したＮＡＮＤフラッシュメモリ装置の製造方法を説明するための平面図である。 本発明の他の実施形態に係るパターン構造物アレイを現わす平面図である。 図３９に示したパターン構造物アレイの形成方法を説明するための平面図である。 図３９に示したパターン構造物アレイの形成方法を説明するための平面図である。 図３９に示したパターン構造物アレイを含むＮＡＮＤフラッシュメモリ装置の単位セルの平面図である。 本発明のまた他の実施形態に係るパターン構造物アレイを示す平面図である。 図４３に示したパターン構造物アレイの形成方法を説明するための平面図である。 図４３に示したパターン構造物アレイの形成方法を説明するための平面図である。 図４３に示したパターン構造物アレイを含むＮＡＮＤフラッシュメモリ装置の単位セルの平面図である。 本発明のまた他の実施形態に係るパターン構造物アレイを示す平面図である。 図４７に示したパターン構造物アレイの形成方法を説明するための平面図である。 図４７に示したパターン構造物アレイの形成方法を説明するための平面図である。 図４７に示したパターン構造物アレイを含むＮＡＮＤフラッシュメモリ装置の単位セルの平面図である。 本発明のまた他の実施形態に係るパターン構造物アレイを示す平面図である。 図５１に示したパターン構造物アレイの形成方法を説明するための平面図である。 図５１に示したパターン構造物アレイの形成方法を説明するための平面図である。 図５１に示したパターン構造物アレイを含むＮＡＮＤフラッシュメモリ装置の単位セルの平面図である。 本発明の実施形態に係るパターン構造物形成方法を適用して形成した半導体装置のメモリシステムの概略的なブロック図である。
以下、添付した図面を参照して本発明の例示的な実施形態に係る半導体装置のパターン構造物と半導体装置のパターン構造物の形成方法を詳細に説明する。本明細書の各図面において、構成要素及び／または、構造物のサイズは本発明の明確性を期するために実際より拡大して示した。
本明細書において、第１、第２等の用語が多様な構成要素を説明するのに使われるが、構成要素はこのような用語によって限定されるのではなく、用語は一つの構成要素を他の構成要素から区別する目的で使われる。
本明細書で使用する用語は単に特定の実施形態を説明するために使用するもので、本発明を限定しようとする意図ではない。単数の表現は文脈上明白に異なるように意味しない限り、複数の表現を含む。 本明細書で、「含む」または「有する」等の用語は明細書上に記載された特徴、数字、段階、動作、構成要素、部品または、これを組み合わせたのが存在するということを指定しようとするものであって、一つまたは、それ以上の他の特徴や数字、段階、動作、構成要素、部品または、これを組み合わせたものの存在または、付加の可能性を、予め排除しない。
本明細書において、各階（膜）、領域、電極、パターンまたは、構造物が対象物、基板、各階（膜）、領域、電極または、パターンの「上に」、「上部に」または「下部」に形成されると言及される場合には各階（膜）、領域、電極、パターンまたは、構造物が直接、基板、各階（膜）、領域、または、パターン上に形成されたり、下に位置することを意味したり、他の層（膜）、他の領域、他の電極、他のパターンまたは、他の構造物が対象物や基板上に追加的に形成することを意味する。
本明細書に開示されている本発明の実施形態に対して、特定の構造的ないし機能的説明は単に本発明の実施形態を説明するための目的で例示されたもので、本発明の実施形態は多様な形態で実施可能で、本明細書に説明された実施形態に限定されるものではない。即ち、本発明は多様な変更を加えることができ、種々な形態を有することができるが、特定の実施形態を図面に例示し、本明細書に詳細に説明したものである。これは本発明を特定の開示形態に限定しようとするものではなく、本発明の思想及び技術範囲に含まれるすべての変更、均等物ないし代替物を含むと理解されるべきである。
図１は、本発明の実施形態に係るパターン構造物を示す断面図である。図２は、本発明の実施形態に係るパターン構造物の平面図である。図３は、図２に示したパターン構造物の一部を拡大した平面図である。図１は、図２のＩ−Ｉ’線に沿って切断した断面図である。
図１、図２、及び図３を参照すれば、パターン構造物１２２は、第１パターン１２２ａ及び第２パターン１２２ｂを含む。第１及び第２パターン１２２ａ、１２２ｂは、基板１００上に互いに平行するように配置される。第１及び第２パターン１２２ａ、１２２ｂは、基板１００の第１部分と基板１００の他の部分とを連結させることができる。例えば、前記基板１００の第１部分の第１及び第２パターン１２２ａ、１２２ｂは、内部回路に連結することができ、基板１００の第２部分の第１及び第２パターン１２２ａ、１２２ｂは、外部回路に連結することができる。即ち、本発明の実施形態によれば、第１及び第２パターン１２２ａ、１２２ｂを有する基板１００の第２部分の端子Ｈが外部回路に連結することができる。
第１パターン１２２ａは、第１ラインパターンＥ、第１延長ラインＦ、及び第１パッドＧを含む。第１ラインパターンＥは第１幅（例えば、（B）方向に沿った幅）を有することができ、基板１００上で第１方向Ａに延長することができる。第１延長ラインＦは、第１ラインパターンＥの一側端部と連結することができる。第１パッドＧは、第１延長ラインＦの一側端部に接触することができる。第１パッドＧは、第１幅より広い幅を有することができる。第１ラインパターンＥの第１幅は、写真エッチング工程の限界幅より小さくすることができる。第１パッドＧ上には信号伝達のためのコンタクトプラグ（ｃｏｎｔａｃｔ ｐｌｕｇ）を配置することができる。
第１延長ラインＦは、第１ラインパターンＥが延長する第１方向Ａと異なった方向に配置することができる。例えば、第１延長ラインＦは、第１ラインパターンＥが延長する方向に対して直交することができる。即ち、第１延長ラインＦは、前記第１ラインパターンＥから直角に折り曲げることができる。
第１延長ラインＦは、第１ラインパターンＥより広い幅（例えば、前記（B）方向に沿って）を有することができ、第１延長ラインＦの（B）方向に沿った幅は、第１パッドＧの幅よりは小さくすることができる。エッチング工程により第１延長ラインＦ及び第１ラインパターンＥを基板１００の上に形成する時、相対的にパターン密度が広い第１延長ラインＦでエッチングローディング効果（ｌｏａｄｉｎｇ ｅｆｆｅｃｔ）を発生させることができる。従って、（Ｂ）方向について第１延長ラインＦの幅が第１ラインパターンＥの（Ｂ）方向での幅より広くすることができる。
第１パッドＧは、第１パッドＧの一部から延長する第１突出部１２４を含む。第１突出部１２４は、第１延長ラインＦの延長方向と実質的に同じ方向に沿って延長することができる。例えば、第１突出部１２４は（Ｂ）方向に沿って第１延長ラインＦに対して平行する方向に延長することができる。第１突出部１２４は第１延長ラインＦの幅と実質的に類似の幅（例えば、（Ｂ）方向に沿って）を有するライン形状を有することができる。第１パッドＧの第１突出部１２４によりパターン構造物１２２を容易に確認することができる。即ち、パターン構造物１２２は第１パッドＧの第１突出部１２４を含む構造的な特徴を有することができる。
第２パターン１２２ｂは、第１パターン１２２ａと所定の間隔を介して隣接させることができる。即ち、第２パターン１２２ｂは、第１パターン１２２ａと所定の間隔で離隔させることができる。第２パターン１２２ｂは、第２ラインパターンＥ’、第２延長ラインＦ’、及び第２パッドＧ’を含む。第２ラインパターンＥ’は、前記第１ラインパターンＥと平行するように延び、第１ラインパターンＥと第２ラインパターンＥ’とは（Ａ）方向に延長することができる。
第２ラインパターンＥ’は、第１ラインパターンＥの第１幅（例えば、（Ｂ）方向に）と実質的に同一であるか、または類似の第２線間幅を有することができる。第２延長ラインＦ’は、第２ラインパターンＥ’の一側端部に連結することができる。第２パッドＧ’は、第２延長ラインＦ’の一側端部に接触することができる。第２パッドＧ’は（Ｂ）方向に沿って前記第１幅より広い幅を有することができる。第２パッドＧ’の幅は、信号伝達のためのコンタクトプラグが配置されるように調節することができる。
本発明の実施形態において、前記第２延長ラインＦ’は、第１ラインパターンＥが延長する方向である第１方向と実質的に平行する方向に沿って延長することができる。即ち、第２延長ラインＦ’は、（Ａ）方向に延長することができる。第２延長ラインＦ’は、第２ラインパターンＥ’より広い幅（例えば、（Ｂ）方向について）を有することができるが、第２パッドＧ’よりは狭い幅を有するようにすることができる。
第２パッドＧ’は、第２延長ラインＦ’が延長する方向と実質的に直交する方向（例えば、（Ｂ）方向）に沿って折り曲げることができる。第２パッドＧ’は、例えば、（Ａ）方向について第２パッドＧ’の一側から突出する第２突出部１２５を含むことができる。第２突出部１２５は、第２延長ラインＦ’と平行するように整列することができる。即ち、第２突出部１２５と第２延長ラインＦ’とは（Ａ）方向に沿って互いに平行となるように延長することができる。前記第２突出部１２５は、第２延長ラインＦ’から所定の間隔を介して離隔させる（例えば、（Ｂ）方向に沿って）ことができる。
本発明の実施形態において、第１パターン１２２ａの第１ラインパターンＥの他側端部と第２パターン１２２ｂの第２ラインパターンＥ’の他側端部は、それぞれ第１方向（例えば、（Ａ）方向）と他の方向に沿って延長することができる。例えば、ラインパターンＥの他側端部と第２ラインパターンＥ’の他側端部は、第１方向と直交する方向に折り曲げるようにすることができる。即ち、第１ラインパターンＥと第２ラインパターンＥ’とは、（Ａ）方向に沿って延びることができ、（Ｂ）方向に垂直するように延長する部分Ｈを含むことができる。
第１ラインパターンＥ及び第２ラインパターンＥ’が曲がった端部を有する場合、第１及び第２ラインパターンＥ、Ｅ’の折り曲げられた端部（例えば、Ｈ部分）でブリッジパターンを形成することができる。これにより、第１パターン１２２ａと第２パターン１２２ｂとの間にショートが発生することを最小化及び／または、防止することができる。
第１パターン１２２ａは、第２パターン１２２ｂの長さと異なった長さ（例えば、（Ａ）方向に延長するところが）を有することができる。例えば、第１パターン１２２ａの長さは、第２パターン１２２ｂの長さに比べて短くすることができる。
図４〜図２４は、図１に示したパターン構造物の形成方法を説明するための平面図及び断面図である。図４、図７、図９、図１１、図１３、図１５、図１７、図１９、図２１、及び図２３はパターン構造物の断面図であり、図５、図８、図１０、図１２、図１４、図１６、図１８、図２０、図２２及び図２４はパターン構造物の平面図である。図４、図７、図９、図１１、図１３、図１５、図１７、図１９、図２１及び図２３は、図５、図８、図１０、図１２、図１４、図１６、図１８、図２０、図２２及び図２４でＩ−Ｉ'線に沿って部位を切断した断面図である。また、図６は、犠牲パターン構造物を拡大した断面図である。
図４〜図６を参照すれば、基板１００の上にエッチング対象膜１０２を形成する。エッチング対象膜１０２は、後続する工程の間下部膜（例えば、エッチング対象膜１０２の表面に隣接する膜）をエッチングするためのマスクパターンを含むことができる。エッチング対象膜１０２は、シリコン酸化物と同じ酸化物を含むことができる。例えば、エッチング対象膜１０２は、ＢＰＳＧ（ｂｏｒｏ−ｐｈｏｓｐｈｏｒ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ＴＯＳＺ（Ｔｏｎｅｎ ＳｉｌａＺａｎｅ）、ＨＤＰ−ＣＶＤ（ｈｉｇｈ ｄｅｎｓｉｔｙ ｐｌａｓｍａ−ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）酸化物、ＰＥ−ＴＥＯＳ（ｐｌａｓｍａ ｅｎｈａｎｃｅｄ−ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）等を含むことができる。
エッチング対象膜１０２の上に犠牲膜（図示せず）を形成する。犠牲膜は第１幅及び第２幅を有するエッチングマスクを形成するためのバッファ膜とすることができる。エッチングマスクの領域により第２幅は第１幅より大きい。犠牲膜は第１物質膜及び第２物質膜を含むことができる。
本発明の実施形態において、エッチング対象膜１０２の上に第１物質膜を形成することができる。第１物質膜はエーシング（ａｓｈｉｎｇ）工程及び／またはストリッピング（ｓｔｒｉｐｐｉｎｇ）工程を通じて容易に除去することができる第１物質を使って形成することができる。第１物質膜は、ポリマを含むことができる。例えば、第１物質膜はスピンオンハードマスク（ＳＯＨ）または、炭素スピンオンハードマスク（Ｃ−ＳＯＨ）を使って形成することができる。第１物質膜の一部はエッチングマスクとして利用するために、第１物質膜はエッチングマスクとして使うのに十分な厚さを有することができる。
第１物質膜上には、第２物質膜を形成することができる。第２物質膜は、窒化物または、酸窒化物を含む第２物質を使って形成することができる。例えば、第２物質膜はシリコン窒化物（ＳｉＮｘ）または、シリコン酸窒化物（ＳｉＯｘＮｙ）を使って形成することができる。前記第２物質膜はエッチングマスクとして使われずにエッチング対象膜１０２をエッチングする以前に完全に除去することができる。従って、第２物質膜の厚さは第１物質膜の厚さに比べて薄くすることができる。
犠牲膜を写真エッチング工程を通じてパターニングすることによって、犠牲パターン構造物１０４を形成する。本発明の実施形態において、一つの犠牲パターン構造物１０４の両側壁に隣接する基板１００の上に２つのパターンが形成されることがあるため、犠牲パターン構造物１０４の数は、基板１００の上に形成されるパターン構造物のパターンの数の１／２程度にすることができる。
犠牲パターン構造物１０４の形状によって、この後、形成されるエッチングマスクの構造が変更されることがあるため、形成しようとするパターン構造物の形状によってそれぞれ異なった形状を有する犠牲パターン構造物１０４を形成することができる。
図４〜図６に示した通り、犠牲パターン構造物１０４は、エッチング対象膜１０２の第１部分上に形成される一つの第１物質膜パターン１０５ａと一つの第２物質膜パターン１０５ｂを含むか、または、エッチング対象膜１０２の第２部分上に形成される追加的な第１物質膜パターン１０５ｃ、または、追加的な第２物質膜パターン１０５ｄを含むことができる。第２物質膜パターン１０５ｂ、１０５ｄは、犠牲パターン構造物１０４の幅（例えば、（Ｂ）方向への幅）に従って異なる厚さ（例えば、（Ｂ）方向への厚さ）を有することができる。
本発明の実施形態において、第２物質膜上に第１フォトレジストフィルム（図示せず）を塗布する。第１フォトレジスト フィルムは、露光工程及び現象工程を通じてパターニングされて第１フォトレジストパターンが形成される。第１フォトレジスト パターンは中央部と端部を含む。第１フォトレジストパターンの中央部は、ライン形状を有することができ、第１フォトレジストパターンの端部は、中央部の幅より大きい幅（例えば、（Ｂ）方向への幅）を有することができる。
第１フォトレジストパターンをエッチングマスクで利用して第２物質膜をエッチングして第２物質膜パターン１０５ｂ、１０５ｄを形成する。第２物質膜は異方性エッチング工程を通じてエッチングできる。第２物質膜パターン１０５ｂ、１０５ｄをエッチングマスクとして利用して第１物質膜をエッチングすることによって、第２物質膜パターン１０５ｂ、１０５ｄの下に第１物質膜パターン１０５ａ、１０５ｃを形成する。第１物質膜は異方性エッチング工程を通じてエッチングできる。一つの犠牲パターン構造物１０４の第１及び第２物質膜パターン１０５ａ、１０５ｂはそれぞれ異なる犠牲パターン構造物の第１及び第２物質膜パターン１０５ｃ、１０５ｄの幅より小さい幅（例えば、（Ｂ）方向への幅）を有することができる。
異方性エッチング工程で犠牲パターン構造物１０４を形成する時、追加的な第２物質膜パターン１０５ｄの幅（例えば、（Ｂ）方向への幅）より小さい幅（例えば、（Ｂ）方向への幅）を有する第２物質膜パターン１０５ｂは、３次元的なエッチング効果によって相対的に広い幅を有する追加的な第２物質膜パターン１０５ｄよりエッチング損傷をさらに多く受ける。従って、図４に示したように、犠牲パターン構造物１０４の形成後に狭い幅（例えば、（Ｂ）方向への幅）を有する第２物質膜パターン１０５ｂが減少する。即ち、第２物質膜パターン１０５ｂは（Ｂ）方向に沿って減少した幅を有することができ、これに伴い、第２物質膜パターン１０５ｂ、１０５の間の（Ｂ）方向への厚さの差がより増加することができる。その結果、第１及び第２物質膜パターン１０５ａ、１０５ｂ、１０５ｃ、１０５ｄを含む犠牲パターン構造物１０４の形状によってパターン構造物の形状も変化することができる。
本発明の実施形態において、犠牲パターン構造物１０４は犠牲ライン１０４ａ、第１犠牲パッド部１０４ｂ、及び第２犠牲パッド部１０４ｃを含むことができる。犠牲ライン１０４ａは、第１方向（例えば、（Ａ）方向）に沿って延びることができ、第１幅ｄ１を有することができる。第１犠牲パッド部１０４ｂは、犠牲ライン１０４ａの端部に連結することができる。第１犠牲パッド部１０４ｂは、第１方向に実質的に直交する方向に沿って延長することができる。例えば、第１犠牲パッド部１０４ｂは、（Ｂ）方向に延長することができる。第１犠牲パッド部１０４ｂは犠牲ライン１０４ａの第１幅ｄ１より大きい第２幅ｄ２を有することができる。第２犠牲パッド部１０４ｃは、第１犠牲パッド部１０４ｂの端部に接触することができる。第２犠牲パッド部１０４ｃは、第２幅ｄ２より大きい第３幅ｄ３を有することができる。第２犠牲パッド部１０４ｃは所定の間隔で第１犠牲パッド部１０４ｂから離隔させることができる。
本発明の実施形態において、前記犠牲パターン構造物１０４の側壁に隣接して２つのエッチングマスクを形成することができる。この場合、エッチングマスクは犠牲ライン１０４ａを除去することによって互いに離隔させることができる。エッチングマスクの間の間隔を減少させるために、犠牲ライン１０４ａの第１幅ｄ１は、写真エッチング工程の限界幅と同一または、類似とすることができる。例えば、犠牲ライン１０４ａの第１幅ｄ１は、約４０ｎｍ〜６０ｎｍ程度の範囲とすることができる。
本発明の実施形態において、第１犠牲パッド部１０４ｂは、ライン形状のエッチングマスクパターン及びパッド形状のエッチングマスクパターンを含むことができる。パッド形状のエッチングマスクパターンは、ライン形状のエッチングマスクパターンと連結することができる。また、第２犠牲パッド部１０４ｃも、また他のライン形状のエッチングマスクパターン及び他のパッド形状のエッチングマスクパターンを含むことができる。
図６を参照すれば、第１犠牲パッド部１０４ｂは、第１予備延長部Ａ及び第１予備パッド部Ｂを含む。第１予備延長部Ａは、第１方向に対して実質的に直交する方向に沿って犠牲ライン１０４ａの端部に連結することができる。即ち、第１予備延長部Ａは、（Ｂ）方向に沿って犠牲ライン１０４ａの端部に連結することができる。第１予備パッド部Ｂは、第１予備延長部Ａから延長することができる。パッドは、第１予備パッド部Ｂの上に位置することができる。
第２犠牲パッド部１０４ｃは、第２予備延長部Ａ’及び第２予備パッド部Ｂ’を含む。第２予備延長部Ａ’は、第１方向に対して実質的に平行する方向に沿って第１犠牲パッド部１０４ｂの端部から延長することができる。即ち、第２予備延長部Ａ’は（Ａ）方向に沿って第１犠牲パッド部１０４ｂの端部から延長することができる。第２予備パッド部Ｂ’は第２予備延長部Ａ’から延長することができる。例えば、第２予備パッド部Ｂ’は（Ｂ）方向に沿って第２予備延長部Ａ’から延長することができる。第２予備パッド部Ｂ’の上には追加的なパッドが位置することができる。
本発明の実施形態において、第１予備パッド部Ｂは、第２予備パッド部Ｂ’と実質的に同一であるか、または、類似のサイズを有することができる。また、第１及び第２予備パッド部Ｂ、Ｂ’は、それぞれこれらの上部に提供されるパッドと実質的に同一、または、類似のサイズを有することができる。第１及び第２予備延長部Ａ、Ａ’のうち、少なくとも一つは第１方向（例えば、（Ａ）方向）に対して垂直するように折られたり、または、第１方向に対して所定の角度を有しながら折り曲げられる形状を有することができる。
第１及び第２犠牲パッド部１０４ｂ、１０４ｃの他側端部は、前記第１方向（例えば、（Ａ）方向）に対して実質的に直交する方向（例えば、（Ｂ）方向）に沿って曲がった形状を有することができる。また、犠牲ライン１０４ａの他側端部は第１方向（例えば、（Ａ）方向）に対して所定の角度を有する方向に沿って折り曲げることができる。即ち、犠牲ライン１０４ａの両端部は、互いに異なった方向に沿って延長することができる。
本発明の実施形態において、第１予備パッド部１０４ｂ（第１予備延長部Ａ）の端部の幅は、犠牲パターン構造物１０４の両側壁に隣接する２つのエッチングマスクの間の距離に対応することができる。即ち、第１及び第２予備延長部Ａ、Ｂの幅は、それぞれｗ１とすることができる。従って、第１予備パッド部１０４ｂの端部はエッチングマスクの端部間にショート（ｓｈｏｒｔ）が発生することを最小化及び／または防止できる幅を有することができる。例えば、犠牲ライン１０４ａの端部は、第１幅ｄ１より大きい幅（例えば、図５に示した幅ｄ４）を有することができる。
図７及び図８を参照すれば、犠牲パターン構造物１０４及びエッチング対象膜１０２のプロファイルについてスペーサ形成膜１０８を形成する。即ち、スペーサ形成膜１０８は、犠牲パターン構造物１０４とエッチング対象膜１０２の上にコンフォーマルに（ｃｏｎｆｏｒｍａｌｌｙ）形成することができる。
スペーサ形成膜１０８は、例えば、シリコン酸化物と同じ酸化物を使って形成することができる。スペーサ形成膜１０８は、後続して形成されるエッチングマスクの厚さと実質的に同一であるか、または、類似の厚さ（例えば、（Ｂ）方向への厚さ）を有することができる。例えば、スペーサ形成膜１０８は、写真エッチング工程の限界幅より小さい厚さを有することができる。
図９及び図１０を参照すれば、スペーサ形成膜１０８の上に第２フォトレジストフィルムを塗布し、第２フォトレジストフィルムに露光工程及び現象工程を実行する。これによって、スペーサ形成膜１０８の上に第２フォトレジストパターン１１０が形成される。本発明の実施形態において、追加的な写真エッチング工程なしで、２回の写真エッチング工程のみを実行してパターン構造物を形成することができる。
第２フォトレジストパターン１１０は、犠牲パターン構造物１０４の間に位置するスペーサ形成膜１０８の一部を選択的に露出させる第１開口１１２を含む。例えば、第１開口１１２は、第１及び第２犠牲パッド部１０４ｂ、１０４ｃの間のスペーサ形成膜１０８の一部を露出させることができる。この場合、第１及び第２犠牲パッド部１０４ｂ、１０４ｃが位置する部分の下のスペーサ形成膜１０８の一部を第２フォトレジストパターン１１０に形成された第１開口１１２を通じて露出させることができる。
本発明の実施形態において、第２フォトレジストパターン１１０の第１開口１１２の側壁から犠牲パターン構造物１０４の犠牲ライン１０４ａ端部までの距離ｄ５を、少なくとも約３０ｎｍないし１００ｎｍ程度とすることができる。第１開口１１２の側壁と犠牲パターン構造物１０４との間の距離が、所定の距離以下の場合、ミス−アラインメントによって不良が発生することができる。前記第１開口１１２の側壁と前記犠牲パターン構造物１０４との間の距離が所定の距離以上の場合、微細パターンが互いに連結されて隣接する微細パターンの間にショート不良が発生する。
また、第２フォトレジストパターン１１０は第１及び第２犠牲パッド部１０４ｂ、１０４ｃに対向する犠牲ライン１０４ａ端部側壁に隣接して位置するスペーサ形成膜１０８の他の部分を露出させる。
図１１及び図１２を参照すれば、第２フォトレジストパターン１１０をエッチングマスクで利用して露出したスペーサ形成膜１０８及び犠牲パターン構造物１０４を部分的にエッチングする。
第２フォトレジストパターン１１０を利用する各工程において、犠牲ライン１０４ａの反対側の第１及び第２犠牲パッド部１０４ｂ、１０４ｃの端部上に位置するスペーサ形成膜１０８の一部がエッチングされることによって、スペーサ形成膜１０８を少なくとも２部分で分離することができる。また、犠牲パターン構造物１０４の第１及び第２犠牲パッド部１０４ｂ、１０４ｃの間に位置する第１開口１１２から第２開口１１４を形成することができる。この場合、第２開口１１４を通じて犠牲パターン構造物１０４の部分的にエッチングされた側壁を露出することができる。犠牲パターン構造物１０４の他の部分はスペーサ形成膜１０８によりカバーされるため、犠牲パターン構造物１０４の他の部分は露出させないことができる。
図１３及び図１４を参照すれば、スペーサ形成膜１０８から第２フォトレジストパターン１１０を除去する。第２フォトレジストパターン１１０は、アッシング工程及び／またはストリッピング工程を通じて除去することができる。
第２フォトレジストパターン１１０を除去する工程において、前記第２開口１１４の側壁と犠牲ライン１０４ａ端部で露出する犠牲パターン構造物１０４の第１物質膜パターン１０５ａが第１フォトレジストパターン１１０と共に除去される。
第１物質膜パターン１０５ａが第２フォトレジストパターン１１０とエッチング特性が類似の有機ポリマ物質からなる場合、第２フォトレジストパターン１１０を等方性エッチング工程で除去する間に、第２フォトレジストパターン１１０と共に第１物質膜パターン１０５ａも部分的に除去される。
第１物質膜パターン１０５ａが部分的に除去される場合、第２開口１１４の下部側壁にグルーブ（ｇｒｏｏｖｅ）または、リセス（ｒｅｃｅｓｓ）１３０が生成され、これに伴い、第２開口１１４の下部の幅が第１開口１１２の上部幅に比べて大きくなる。一方、第２フォトレジスト パターン１１０を除去する間に、第２物質膜パターン１０５ｂ、１０５ｃは除去されない。
第２フォトレジストパターン１１０を除去した後、第１及び第２犠牲パッド部１０４ｂ、１０４ｃの下部が互いに分離する。即ち、第１及び第２犠牲パッド部１０４ｂ、１０４ｃの間に位置する第１物質膜パターン１０５ａが部分的に除去され、これに伴い、第２開口１１４の下部側壁を通じて犠牲ライン１０４ａの両端部に隣接するスペーサ形成膜１０８の部分が露出する。
第１物質膜パターン１０５ａを部分的に除去する時、第１及び第２犠牲パッド部１０４ｂ、１０４ｃの第１及び第２予備延長部Ａ、Ａ’の下部をそれぞれ除去することができる。しかし、パッドが形成される部位の第１及び第２予備パッド部Ｂ、Ｂ’はエッチングされないようにできる。
第２フォトレジストパターン１１０を除去する間、第２物質膜パターン１０５ｄはエッチングされないため、第１及び第２犠牲パッド部１０４ｂ、１０４ｃの上部は互いに分離されないことがある。
図１５及び図１６を参照すれば、スペーサ形成膜１０８(図１４参照)をエッチングして第１及び第２スペーサ１０８ａ、１０８ｂを形成する。第１及び第２スペーサ１０８ａ、１０８ｂは、異方性食刻工程を利用して形成することができる。第１及び第２スペーサ１０８ａ、１０８ｂは、犠牲パターン構造物１０４の両側壁上に位置させることができる。
第２開口１１４でスペーサ形成膜１０８が、すでに除去されたため、第２開口１１４の側壁(図１４参照)には第１及び第２スペーサ１０８ａ、１０８ｂが形成されない。従って、一つの犠牲パターン構造物１０４の両側壁には２個のスペーサ１０８ａ、１０８ｂを形成することができる。ここで、第１及び第２スペーサ１０８ａ、１０８ｂの端部は互いに分離することができる。また、２個のスペーサ１０８ａ、１０８ｂのうちの一つのスペーサ(例えば、第１スペーサ１０８ａ)は第１犠牲パッド部１０４ｂの側壁を包むことができるが、残りスペーサ(例えば、第２スペーサ１０８ｂ)は、第２犠牲パッド部１０４ｃの側壁を包む形状を有することができる。
図１７及び図１８を参照すれば、第１及び第２犠牲パッド部１０４ｂ、１０４ｃ(例えば、図５に示した第１及び第２犠牲パッド部１０４ｂ、１０４ｃ参照)に含まれる第２物質膜パターン１０５ｄを残留させ、第１幅を有する犠牲ライン１０４ａに含まれる第２物質膜パターン１０５ｂを除去する。
上述のように、第１幅を有する犠牲ライン１０４ａ(図５参照)に含まれる第２物質膜パターン１０５ｂは、相対的は小さい厚さを有することができる反面、前記第１及び第２犠牲パッド部１０４ｂ、１０４ｃ(図５参照)に含まれる第２物質膜パターン１０５dは相対的に大きい厚さを有することができる。従って、第１及び第２犠牲パッド部１０４ｂ、１０４ｃの第２物質膜パターン１０５dを残留させながら犠牲ライン１０４ａの第１物質膜パターン１０５ｂを別途のエッチングマスクなしで、エッチング工程の時間を調節して除去することができる。
図１９及び図２０を参照すれば、第２物質膜パターン１０５ｂの除去後で露出する第１物質膜パターン１０５ａを除去する。しかし、残留する第２物質膜パターン１０５ｄの下の第２物質膜パターン１０５ｃは露出しないため、第１及び第２犠牲パッド部１０４ｂ、１０４ｃの第１物質膜パターン１０５ｃはエッチングされない。第１物質膜パターン１０５ａは異方性エッチング工程を通じて除去することができる。
本発明の実施形態において、犠牲ライン１０４ａに含まれる第１物質膜パターン１０５ａが除去されて、第１及び第２スペーサ１０８ａ、１０８ｂの間にギャップ（ｇａｐ）を生成することができる。一方、残留する第２物質膜パターン１０５ｄが第２物質膜パターン１０５ｃをカバーするため、第１及び第２犠牲パッド部１０４ｂ、１０４ｃの第１物質膜パターン１０５ｃは除去されない。
本発明の実施形態において、第１及び第２予備延長部Ａ、Ａ’に対応する第２物質膜パターン１０５ｄは、第１及び第２犠牲パッド部１０４ｂ、１０４ｃに残留する。従って、第１及び第２犠牲パッド部１０４ｂ、１０４ｃの下部は互いに分離させることができる。第１及び第２犠牲パッド部１０４ｂ、１０４ｃの第１及び第２予備パッド部Ｂ、Ｂ’は、第１及び第２物質膜パターン１０５ｃ、１０５ｄでカバーされて、第１及び第２予備パッド部Ｂ、Ｂ’の側壁を囲むように第１及び第２スペーサ１０８ａ、１０８ｂを残留させることができる。
図２１及び図２２を参照すれば、残っている第２物質膜パターン１０５ｄを除去する。第２物質膜パターン１０５ｄがエッチングされると、基板１００の上に形成されたエッチング対象膜１０２の上にエッチングマスク構造物１２０が提供される。
エッチングマスク構造物１２０は、第１スペーサ１０８ａ、第２スペーサ１０８ｂ、第１パッドマスクパターン１１８ａ、及び第２パッドマスクパターン１１８ｂを含むことができる。第１及び第２パッドマスクパターン１１８ａ、１１８ｂは第１及び第２スペーサ１０８ａ、１０８ｂの端部に接触することができる。
本発明の実施形態において、エッチングマスク構造物１２０は犠牲パターン構造物１０４の形状に対応する構成を有することができる。エッチング構造物１２０において、微細な幅を有する前記第１及び第２スペーサ１０８ａ、１０８ｂを実質的に互いに平行するように配置することができる。
第１及び第２スペーサ１０８ａ、１０８ｂは、それぞれライン形状及び/または四角形の形状を有することができる。第１及び第２スペーサ１０８ａ、１０８ｂは、互いに所定の間隔で離隔させることができる。第１及び第２パッドマスクパターン１１８ａ、１１８ｂは、残留する第１物質膜パターン１０５ｃからなることができる。パッドは第１及び第２パッドマスクパターン１１８ａ、１１８ｂの上に提供させることができる。
図２２に示した通り、第１スペーサ１０８ａは第１パッドマスクパターン１１８ａの側壁を包むことができ、第１パッドマスクパターン１１８ａの側部から突出させることができる。第２スペーサ１０８ｂは、第２パッドマスクパターン１１８ｂの側壁を包むことができ、第２パッドマスクパターン１１８ｂの側部から突出させることができる。
第１及び第２スペーサ１０８ａ、１０８ｂの突出部Ｐは、第２フォトレジストパターン１１０を除去する間、第１及び第２スペーサ１０８ａ、１０８ｂを残留させながら第２開口１１４を通じて露出した第１物質膜パターン１０５ａから形成させることができる。即ち、第１及び第２スペーサ１０８ａ、１０８ｂの突出部Ｐは、除去された第１物質膜パターン１０５ａの厚さに相応する高さで(Ｂ)方向に沿って突出することができる。
本発明の実施形態において、第２フォトレジストパターン１１０を除去する時、第１及び第２犠牲パッド部１０４ｂ、１０４ｃの第１及び第２予備延長部Ａ、Ａ’に該当する第１物質膜パターン１０５ａを部分的に除去することができる。従って、突出部Ｐは、それぞれ第１及び第２予備延長部Ａ、Ａ’(図６参照)に対して平行するように形成することができる。また、第１及び第２予備延長部Ａ、Ａ’の長さ((Ａ)方向に)は第２フォトレジストパターン１１０を除去する時、犠牲ライン(１０４ａ)の除去された第１物質膜パターン１０５ａの幅((Ｂ)方向に)と実質的に同一であるか、または、より大きくすることもできる。
本発明の他の実施形態において、第１及び第２スペーサ１０８ａ、１０８ｂに対向する第１及び第２パッドマスクパターン１１８ａ、１１８ｂの端部は第１方向に対して実質的に直交する方向(例えば、(Ｂ)方向)について曲がるか、または、第１方向に対して所定の角度で折り曲げることができる。
第１及び第２スペーサ１０８ａ、１０８ｂの端部の周辺にはパターンがないため、第１及び第２スペーサ１０８ａ、１０８ｂの端部でエッチングローディング効果はほとんど発生しない。このようなエッチングローディング効果は、後続するエッチング工程の間、第１及び第２スペーサ１０８ａ、１０８ｂの端部の下に位置するエッチング対象膜１０２においてより増加させることができる。つまり、前述したエッチングローディング効果によって第１及び第２スペーサ１０８ａ、１０８ｂの端部でエッチング対象膜１０２の一部が増加した幅(例えば、(Ｂ)方向に)を有することができる。
エッチング対象膜１０２の一部が増加した幅を有する場合、エッチング対象膜１０２の拡張された部分でブリッジ不良が発生する。しかし、上述のように、第１及び第２パッドマスクパターン１１８ａ、１８８ｂに対向する第１及び第２スペーサ１０８ａ、１０８ｂの端部が第１方向(例えば、(Ａ)方向)から折り曲げられる形状(例えば、(Ｂ)方向に)を有するため、エッチング対象膜１０２から形成されるパターン構造物にブリッジ不良が発生することを減少させることができる。
図２３及び図２４を参照すれば、エッチングマスク構造物１２０を利用してエッチング対象膜１０２をエッチングすることによって、基板１００の上に望むパターン構造物を形成する。パターン構造物は、第１パターンユニットまたは第１パターン１２２ａと、第２パターンユニットまたは第２パターン１２２ｂとを含む。第１パターン１２２ａと第２パターン１２２ｂとは互いに平行になるように配列することができる。
本発明の実施形態において、パターン構造物の第１パターン１２２ａは第１ラインパターンＥ、第１延長ラインＦ、及び第２パッドＧを含む。第１ラインパターンＥは、前記第１方向(例えば、(Ａ)方向)に延びることができる。第１ラインパターンＥは、第１幅(例えば、(Ｂ)方向に沿って)を有することができる。第１延長ラインＦは、第１ラインパターンＥの一端部に連結することができる。
第１パッドＧは、第１ラインパターンＥの一端部に接触することができる。第１パッドＧは、第１幅より広い幅(例えば、(Ｂ)方向に)を有することができる。第１パッドＧは、第１パッドＧの側部から延びる突出部Ｐ１を含むことができる。第１パッドＧに対向するラインパターンＥの他の端部Ｈ１は第１方向(例えば、(Ａ)方向)に対して実質的に直交する方向(例えば、(Ｂ)方向)に沿って折り曲げることができる。
第１パッドＧの突出部Ｐ１は、第１及び第２スペーサ１０８ａ、１０８ｂとともにエッチング対象膜１０２の一部をマスキング（ｍａｓｋｉｎｇ）することで形成することができる。また、第１延長ラインＦも第１及び第２スペーサ１０８ａ、１０８ｂとともにエッチング対象膜１０２の一部をマスキングすることで形成することができる。従って、第１パッドＧの突出部Ｐ１は第１延長ラインＦの幅と実質的に同一であるか、または、類似の幅を（例えば、（Ｂ）方向に沿って）有することができる。また、第１パッドＧの突出部Ｐ１と第１延長ラインＦの幅（例えば、（Ｂ）方向に沿って）は、それぞれエッチングローディング効果によって第１及び第２スペーサ１０８ａ、１０８ｂの幅よりは広い幅（例えば、（Ｂ）方向に）を有することができる。
パターン構造物の第２パターン１２２ｂは、第１ライン パターンＥ’、第２延長ラインＦ’、及び第２パッドＧ’を含む。第２パターン１２２ｂの第２ラインパターンＥ’は、第１パターン１２２ａの第１ラインパターンＥに隣接するように配置することができる。第２ラインパターンＥ’は第１ラインパターンＥに対して平行となるように延びることができる。第２ラインパターンＥ’は、第１幅（例えば、（Ｂ）方向に）を有することができる。
第２延長ラインＦ’は、第２ラインパターンＥ’の一端部と連結することができる。第２パッドＧ’は、第２ライン パターンＥ’の一端部に接触することができる。第２パッドＧ’は、第１幅より広い幅（例えば、（Ｂ）方向に沿って）を有することができる。第２パッドＧ’は第２パッドＧ’の側部から突出する突出部を含むことができる。第２パッドＧ’に対向する第２ラインパターンＥ’の他の端部Ｈ２は第１方向（例えば、（Ａ）方向）に対して実質的に直交する方向（例えば、（Ｂ）方向）に沿って折り曲げることができる。
第１延長ラインＦと第１ラインパターンＥとが第１及び第２スペーサ１０８ａ、１０８ｂとエッチング対象膜１０２の部分のマスキングによって形成されるが、エッチングローディング効果によって第１延長ラインＦは第１ラインパターンＥの幅とは異なる幅（例えば、（Ｂ）方向に）を有することができる。マスク構造物１２０を利用してエッチング対象膜１０２をエッチングする時、第２ラインパターンＥ’が第１ラインパターンＥに非常に近接するように形成されることがあるので、第１及び第２ラインパターンＥ、Ｅ’の間の増加したパターン密度に起因してエッチングローディング効果が減少することがある。しかし、第１延長ラインＦが所定の間隔で第２延長ラインＦ’から離隔させることができるため、第１及び第２延長ラインＦ、Ｆ’の間の相対的に低いパターン密度によってエッチングローディング効果を増加させることができる。従って、第１延長ラインＦは、第１ラインパターンＥの幅より広い幅（例えば、（Ｂ）方向に）を有することができる。エッチングローディング効果はパターンの幅にそれほど影響を及ぼさないため、第１延長ラインＦの幅（例えば、（Ｂ）方向に）は第１パッドＧの幅より狭くすることができる。
上述のエッチングローディング効果において、第２延長ラインＦ’は、第２ラインパターンＥ’の幅より広い幅（例えば、（Ｂ）方向に）を有することができる。また、第２延長ラインＦ’の幅は、第２パッドＧ’の幅より小さくすることができる。
図１３〜図２４を参照して説明した通り、追加的な写真エッチング工程を伴わないで複数の膜が継続してエッチングできる。従って、図１３〜図２４を参照して説明した工程は真空状態を断絶しないでイン−シチュー（ｉｎ-ｓｉｔｕ）で進行することができる。
上述の通り、追加的な写真エッチング工程を伴わずに半導体装置のパターン構造物を形成できるため、半導体装置の製造に必要とされる費用と工程時間とを減少させることができ、パターン構造物の不良を減少させることができる。
本発明の実施形態によれば、微細パターンとパッドとを含むパターン構造物を向上した信頼性で２回の写真エッチング工程のみを通じて形成することができる。例えば、パターン構造物は、微細パターンと、微細パターンの幅より広い幅を有するパッドとを含むことができる。微細パターンとパッドとを同時に形成できるので、微細パターンとパッドとの間のミス−アラインメントを最小化及び／または、防止することができる。
以下、添付図面を参照して複数の微細パターンを含むパターン構造物アレイを説明する。パターン構造物アレイの微細パターンらはそれぞれ図１〜図２４を参照して説明した第１パターン及び／または第２パターンと実質的に同一であるか、または、類似の構成を有することができる。
図２５は本発明の実施形態によって図１及び図２に示した第１及び第２パターンと実質的に同じ形状を有する微細パターンが交互的に反復配置された微細パターンアレイを示す平面図である。
図２５に示すように、パターン構造物は複数の第１パターン１２２ａ及び複数の第２パターン１２２ｂを含む。第１パターン１２２ａは、それぞれ図１及び図２を参照して説明した第１パターンと実質的に同一であるか、または、類似の形状を有することができ、各第２パターン１２２ｂはそれぞれ図１及び図２を参照して説明した第２パターンと実質的に同一であるか、または、類似の形状を有することができる。
第１及び第２パターン１２２ａ、１２２ｂは、それぞれお互い平行するように配置することができる。第１及び第２パターン１２２ａ、１２２ｂは、互いに異なる長さを有することができるが、第１及び第２パターン１２２ａ、１２２ｂは、それぞれ同じ形状を有することができる。例えば、第１及び第２パターン１２２ａ、１２２ｂのラインパターンＥは、互いに異なる長さを有することができる。
本発明の実施形態において、第１パターン１２２ａは、それぞれ奇数番目行に配置することができ、第２パターン１２２ｂは、それぞれ偶数番目行に配置することができる。
パターン構造物アレイにおいて、第１方向（例えば、（Ａ）方向）に対して実質的に直交する方向（例えば、（Ｂ）方向）についてパターン構造物の中央部に配置される第１及び第２パターン１２２ａ、１２２ｂは、それぞれ相対的に長い長さを有することができる。他の第１及び第２パターン１２２ａ、１２２ｂはそれぞれパターン構造物の中央部からパターン構造物アレイの境界に向かって順次的に増加する長さを有することができる。
第１方向（例えば、（Ａ）方向）に対して直交する方向（例えば、（Ｂ）方向）についてパターン構造物の中央部に配置されたパターン１２２ａ、１２２ａ’を中心に第１及び第２パターン１２２ａ、１２２ｂは互いに対称となるように配置することができる。
ラインパターンＥとパッドＧとの間にショートが発生しないように第１及び第２パターン１２２ａ、１２２ｂのラインパターンＥを第１及び第２パターン１２２ａ、１２２ｂのパッドＧに対して整列することができる。ラインパターンＥとパッドＧとの間のショートを最小化及び／または、防止するために、第１方向（例えば、（Ａ）方向）と直交する方向（例えば、（Ｂ）方向）にパターン構造物の中心部に配置されるパターン１２２ａ、１２２ａ’のラインパターンＥ及びパッドＧが隣接する第１及び第２パターン１２２ａ、１２２ｂのラインパターンＥ及びパッドＧに比べてさらに突出させることができる。
ラインパターンＥ及びパッドＧに対向する第１及び第２パターン１２２ａ、１２２ｂの端部もこれらの間でショートが発生しないように整列する。第１及び第２パターン１２２ａ、１２２ｂの端部の間のショートを考慮して、第１方向（例えば、（Ａ）方向）と垂直する方向（例えば、（Ｂ）方向）についてパターン構造物の中心部に配置される第１及び第２パターン１２２ａ、１２２ｂの一端部を隣接する第１及び第２パターン１２２ａ、１２２ｂに比べてさらに突出させることができる。
本発明の実施形態において、図２５に示したパターン構造物アレイは図７〜図２４を参照して説明した工程と実質的に同一であるか、または実質的に類似する工程を通じて形成することができる。例えば、図２５に示したパターン構造物アレイを形成するために互いに異なる長さを有する複数の犠牲パターン構造物をエッチング対象膜上に形成することができる。
以下において、図２５に示したパターン構造物アレイの形成方法を添付した図面を参照して説明する。
図２６及び図２７は、図２５に示したパターン構造物アレイの形成方法を説明するための平面図である。
図２６を参照すれば、基板上に位置するエッチング対象物（ｏｂｊｅｃｔ）の上に複数の犠牲パターン構造物１５４を形成する。犠牲パターン構造物１５４は互いに異なる長さを有することができる。犠牲パターン構造物１５４はそれぞれ犠牲ライン１５４ａ、第１犠牲パッド部１５４ｂ、及び第２犠牲パッド部１５４ｃを含む。
犠牲パターン構造物１５４のうち、犠牲パターン構造物１５４の延長方向（例えば、（Ａ）方向）に対して垂直する方向（例えば、（Ｂ）方向）に沿ってエッチング対象物の中心部に配置される犠牲パターン構造物１５４が最も長い長さを有することができる。また、他の犠牲パターン構造物１５４は、エッチング対象物の中心部に配置された犠牲パターン構造物１５４を基準として互いに対称となるように配置することができる。
図２７を参照すれば、図７〜図２４を参照して説明した工程と実質的に同一であるか、または、実質的に類似の工程を通じて、エッチング対象物上にエッチングマスク構造物１８０を形成する。
図２７において、参照符号１６０は、図９及び図１０を参照して説明した工程と実質的に同一であるか、または、類似の工程を実行する時、第２フォトレジストパターンを通じて露出する犠牲パターン構造物１５４の部分を示す。第２フォトレジストパターンを形成した後、露出の部分の下の犠牲パターン構造物１５４をエッチングすることによって、パッドに対向する犠牲パターン構造物１５４のラインパターンが互いに分離でき、これに伴い、一つの犠牲パターン構造物１５４に２つの各パッドマスクパターン１４８ａ、１４８ｂを定義することができる。エッチングマスク構造物１８０を構成するスペーサ１５８ａ、１５８ｂは犠牲パターン構造物１５４のラインパターン及び突出部Ｐを形成するためのマスクとして提供される。
エッチングマスク構造物１８０を利用して、エッチング対象物、例えば、エッチング対象膜をエッチングすることによって、図２７を参照して説明したパターン構造物アレイと実質的に同一であるか、または、類似の構成を有するパターン構造物アレイを形成することができる。
本発明の実施形態によれば、パターン構造物アレイは、半導体メモリ装置のゲート電極及び／または、ワードラインで提供されることができる。例えば、パターン構造物アレイは、ＮＡＮＤフラッシュメモリ装置のワードラインに提供することができる。
図２８は本発明の実施形態に係るＮＡＮＤフラッシュメモリ装置の単位セルの回路図である。図２９は、図１及び図２に示したパターン構造物を含むＮＡＮＤフラッシュメモリ装置の単位セルの平面図である。図３０は、図１及び図２に示したパターン構造物を含むＮＡＮＤフラッシュメモリ装置の単位セルの断面図である。
図２８を参照すれば、基板のセル領域にはＮＡＮＤフラッシュメモリ装置の単位セルが備わる。ＮＡＮＤフラッシュメモリ装置において、基板のセル領域に形成されるそれぞれのセルストリング（ｓｔｒｉｎｇ）は複数のワードライン（ＷＬ１、ＷＬ２、ＷＬ３、・・・、ＷＬｍ）を含む。一般的に一つのストリングには、３２つのワードラインを配置することができる。ワードライン（ＷＬ１、ＷＬ２、ＷＬ３、・・・、ＷＬｍ）と連結される単位セル トランジスタが備わる。
複数のワードライン（ＷＬ１、ＷＬ２、ＷＬ３、・・・、ＷＬｍ）のうち、最外郭のワードライン（例えば、ＷＬ１）の一方側に隣接してセル選択ラインＳＳＬを配置することができ、最外郭のワードライン（例えば、ＷＬ１）の他側に隣接してグラウンド選択ラインＧＳＬを配置することができる。セル選択ラインＳＳＬ及びグラウンド選択ラインＧＳＬと電気的に連結されるセル選択トランジスタ及びグラウンド選択トランジスタをそれぞれ配置することができる。
セル選択トランジスタの不純物領域はビットライン（ｂｉｔ Ｌｉｎｅ）と連結することができ、グラウンド選択トランジスタの不純物領域は共通ソースラインＧＳＬと連結することができる。共通ソースラインＣＳＬは、ワードライン（ＷＬ１、ＷＬ２、ＷＬ３、・・・、ＷＬｍ）が延びる方向に配置される他のストリングを互いに連結させながら延びることができる。本発明の実施形態において、一つの共通ソースラインＣＳＬを基準としてセル ストリングを互いに対称的に配置することができる。
ＮＡＮＤフラッシュメモリ装置の単位セルの動作をコントロールするためにコントロールデコーダが備わる。 図２８に示したＮＡＮＤフラッシュメモリ装置のセル回路は、例えば、単結晶シリコン基板のような半導体基板上に具現することができる。
図３０及び図３１を参照すれば、基板はアクティブ領域と素子分離領域とを含むことができる。ＮＡＮＤフラッシュメモリ装置の多様な構成要素がアクティブ領域に形成され、素子分離領域はアクティブ領域の構成要素を隣接するアクティブ領域の構成要素と電気的に分離させることができる。
アクティブ領域にはアクティブパターン３５０を提供することができる。アクティブパターン３５０は、それぞれライン形状を有することができ、第２方向（例えば、（Ｂ）方向）に延びることができる。アクティブパターン３５０は、アクティブ領域に反復的に配置することができる。本発明の実施形態において、アクティブパターン３５０はそれぞれ写真エッチング工程の限界幅と実質的に同一であるか、または、類似の狭い幅を有することができる。アクティブパターン３５０の間には、トレンチ（ｔｒｅｎｃｈ）が備わることができ、トレンチの内部には素子分離膜パターン３５２をそれぞれ配置することができる。
アクティブパターン３５０の上にはセルトランジスタ３５４、ワードライン３６０、及び選択トランジスタ３５６が提供される。
セルトランジスタ３５４は、トンネル酸化膜パターン３６０ａ、フローティングゲート３６０ｂ、誘電膜パターン３６０ｃ及びコントロールゲート３６０を含む。トンネル酸化膜パターン３６０ａは、アクティブパターン３５０上に形成される。フローティングゲート３６０ｂは、隣接するフローティングゲートから孤立させることができる。
本発明の実施形態において、複数のフローティングゲートをトンネル酸化膜パターン３６０ａ上で互いに所定の間隔で配列することができる。フローティングゲート３６０ａ上には誘電膜パターン３６０ｃが形成される。誘電膜パターン３６０ｃ上にはコントロールゲート３６０が位置する。コントロールゲート３６０はライン形状を有することができ、第１方向に対して実質的に垂直した第２方向に沿って延びることができる。コントロールゲート３６０はその間に誘電膜パターン３６０ｃを介してフローティングゲート電極３６０ｂに対向することができる。複数のコントロールゲートをフラッシュメモリ装置のワードライン３６０として使用することができる。
本発明の実施形態において、ワードライン３６０は、それぞれ前述した一つまたは、多様な構成を有するパターン構造物アレイの構造を有することができる。図２９及び図３０に示した通り、ワードライン３６０は、それぞれ図２５を参照して説明したパターン構造物アレイと実質的に同一であるか、または、実質的に類似の構成を有することができる。
ワードライン３６０は、それぞれ写真エッチング工程の限界幅より小さい幅を有することができる。また、ワードライン３６０の間の間隔も写真エッチング工程の限界幅より小さくすることができる。各ワードライン３６０の一端部には所定の幅を有するパッド３６１を連結することができる。パッド３６１上には第１コンタクトプラグ３６８ａを備えることができる。従って、第１コンタクトプラグ３６８ａは、各ワードライン３６０に電気的に連結することができる。
選択トランジスタ３５６は、それぞれゲート酸化膜及びゲート電極３６２を含む。ゲート酸化膜はアクティブパターン３５０上に形成される。ゲート酸化膜はシリコン酸化物などの酸化物を含むことができる。ゲート電極３６２は、ライン形状を有することができ、第１方向（例えば、（Ａ）方向）に延びることができる。選択トランジスタ３５６のゲート電極３６２はセルトランジスタのコントロールゲート３６０（即ち、ワードライン）の幅より広い幅（例えば、（Ｂ）方向に）を有することができる。選択トランジスタ３５６のゲート電極３６２が所定の幅以上の幅（例えば、（Ｂ）方向に）を有する場合、ゲート電極３６２上に第２コンタクトプラグ３６８ｂを備えることができる。従って、選択トランジスタ３５６のゲート電極３６２は、第２コンタクトプラグ３６８ｂのための別途のパッドを必要としない場合がある。
本発明の実施形態において、選択トランジスタ３５６のゲート電極３６２とセルトランジスタのコントロールゲート３６０との間の離隔距離は、セルトランジスタの隣接するコントロール ゲート３６０の間の離隔距離と実質的に同一であるか、または類似とすることができる。即ち、選択トランジスタとセルトランジスタとの間の離隔距離が所定の距離以下であるため、フラッシュメモリ装置が向上した集積度を有することができる。
以下、添付した図面を参照して図２９及び図３０に示したＮＡＮＤフラッシュメモリ装置の製造方法を説明する。
図３１〜図３４、図３５及び図３７は、図２９及び図３０に示したＮＡＮＤフラッシュメモリ装置の製造方法を説明するための断面図である。図３６及び図３８は図２９及び図３０に示したＮＡＮＤフラッシュメモリ装置の製造方法を説明するための平面図である。
図３１を参照すれば、基板４００上にトンネル酸化膜４０２を形成する。トンネル酸化膜４０２は基板４００を熱酸化させて形成することができる。例えば、トンネル酸化膜４０２はシリコン酸化物と同じ酸化物を含むことができる。
トンネル酸化膜４０２上に第１ゲート電極膜４０４を形成する。第１電極膜４０４は低圧化学気相蒸着工程ＬＰＣＶＤを通じて形成されたポリシリコンを含むことができる。第１ゲート電極膜４０４は、後続工程を通じてフローティングゲートとして提供することができる。
第１ゲート電極膜４０４上にハードマスクパターン４０６を形成する。ハードマスクパターン４０６は、シリコン酸化物と同じ酸化物を使って形成ることができる。ハードマスク パターン４０６は、アクティブ領域及び素子分離領域の少なくとも一部を形成するためのエッチングマスクとして使うことができる。ハードマスクパターン４０６はライン形状を有することができ、第１方向（例えば、（Ａ）方向）に対して垂直した第２方向（例えば、（Ｂ）方向）に沿って延びることができる。
本発明の実施形態において、第１ゲート電極膜４０４上にハードマスク膜（図示せず）を形成した後、ハードマスク膜を写真エッチング工程やその他の適切な工程を通じてエッチングしてハードマスクパターン４０６を形成することができる。本発明の他の実施形態によれば、ハードマスクパターン４０６は、写真エッチング工程を含むダブルパターニング工程を利用して形成することができる。
図３２を参照すれば、ハードマスクパターン４０６をエッチングマスクとして利用して、第１ゲート電極膜４０４、トンネル酸化膜４０２及び基板４００の一部をエッチングして基板４００上にトレンチを形成する。トレンチの内部を絶縁物質で満たすと、トレンチ内にそれぞれ素子分離膜パターン３５０が形成される。従って、基板４００はアクティブ領域及び素子分離領域に区分することができる。
図３３及び図３４を参照すれば、第１ゲート電極膜４０４及び素子分離膜パターン３５０上に、誘電膜４１２と第２ゲート電極膜４１４とを形成する。
第２ゲート電極膜４１４上にハードマスク形成膜４１６を形成する。ハード マスク形成膜４１６はエッチング対象膜として提供することができる。
図３５及び図３６を参照すれば、ハードマスク形成膜４１６上に犠牲パターン構造物３７０を形成する。犠牲パターン構造物３７０は、それぞれ第１方向（例えば、（Ａ）方向）に対して直交する第２方向（例えば、（Ｂ）方向）に沿って延びることができる。犠牲パターン構造物３７０は、セルトランジスタのコントロールゲート及び選択トランジスタのゲート電極を形成するためのエッチングマスクとして提供することができる。セルトランジスタのコントロールゲートはフラッシュメモリ装置のワードラインとして機能することができる。
犠牲パターン構造物３７０は、第１犠牲パターン構造物３７２及び第２犠牲パターン構造物３７４を含む。第１犠牲パターン構造物３７２は、コントロールゲートを形成するのに使われ、第２犠牲パターン構造物３７４は、選択トランジスタのゲート電極を形成するために利用することができる。第２犠牲パターン構造物３７４は、相対的に広い幅を有することができる。
ゲート電極は、それぞれコントロールゲートより相対的に広い幅を有することができる。第２犠牲パターン構造物３７４は、最外郭に配置されている第１犠牲パターン構造物３７２に隣接して配置することができる。第１犠牲パターン構造物３７２は、それぞれ図４〜図６を参照して説明した犠牲パターン構造物と実質的に同一であるか、または、類似の形状を有することができる。
第２犠牲パターン構造物３７４は、それぞれ第１犠牲パターン構造物３７２に比べて広い幅を有することができる。第２犠牲パターン構造物３７４は、第１犠牲パターン構造物３７２に対して平行となるように配列することができる。本発明の実施形態において、第１犠牲パターン構造物３７２の間の離隔距離ｄ１と第１及び第２犠牲パターン構造物３７２、３７４の間の離隔距離ｄ２とが実質的に同一であるように調節することができる。
図３７及び図３８を参照すれば、図７〜図２４を参照して説明した工程と実質的に同一であるか、または、類似の工程を実行して、エッチングマスク３８０を形成する。図３８において、参照符号３８２は、図９を参照して説明した工程を実行する時、第２フォトレジストパターンを通じて露出する部分を示す。エッチングマスク３８０の露出の部分が除去される時、パッドの部分に対向するラインパターンが互いに分離でき、パッドの部分を定義することができる。
図３７に図示した通り、第２犠牲パターン構造物３７４が相対的に広い幅を有するため、第２犠牲パターン構造物３７４の第１物質膜パターン３６９は、エッチングマスク３８０上に残留する。
エッチングマスク３８０を利用して、第２ゲート電極４１４膜、誘電膜４１２及び第１ゲート電極膜４０４を次々とエッチングすることによって、セルトランジスタのコントロールゲートパターン３６０及び選択トランジスタのゲートパターン３６２を形成する。また、コントロールゲートパターン３６０の下に誘電膜パターン３６０ｃ及びフローティングゲートパターン３６０ｂが形成される。コントロールゲートパターン３６０とゲート電極３６２は、それぞれ図２９及び図３０を参照して説明したのと実質的に同一であるか、または、類似の構造を有することができる。
コントロールゲートパターン３６０及びゲートパターン３６２を覆う層間絶縁膜（図示せず）を形成する。層間絶縁膜を部分的にエッチングした後、層間絶縁膜を貫通して第１コンタクトプラグ３６８ａ及び第２コンタクトプラグ３６８ｂを形成する。第１コンタクトプラグ３６８ａは、コントロールゲートパターン３６０のパッド部に連結することができる。第２コンタクトプラグ３６８ｂはゲートパターン３６２に直接接触することができる。
本発明の実施形態において、２回の写真エッチング工程のみでセルトランジスタのコントロールゲートと選択トランジスタのゲート電極とを形成することができる。この場合、コントロールゲートはそれぞれ微細パターンと所定のサイズを有するパッドの部分を具備することができる。パッドの部分は微細パターンの一端部に連結することができる。ゲート電極はそれぞれコントロールゲートに比べて相対的に広い幅を有することができる。
本発明の実施形態によれば、別途の写真エッチング工程を実行せずに、フラッシュメモリ装置のコントロールゲートとパッドパターンとを同時に形成することができるため、コントロールゲートとパッドパターンとの間にミス−アラインメントが発生することを最小化及び／または、防止することができる。従って、コントロールゲートとパッドパターンとを含むフラッシュメモリ装置の不良を防止することができる。
図３９は本発明の他の実施形態に係るパターン構造物アレイを示す平面図である。図３９に示したパターン構造物アレイは、図２５を参照して説明したパターン構造物アレイと実質的に同一であるか、または、類似の構成を有することができる。例えば、図３９のパターン構造物アレイの第１パターン及び第２パターンは図２５を参照して説明した第１パターン及び第２パターンと実質的に同一であるか、または、類似の形状を有することができる。しかし、図３９の第１及び第２パターンの端部は、図２５の第１及び第２パターンらの端部と異なる。
図３９に示したように、パターン構造物アレイは第１パターン１２３ａと第２パターン１２３ｂとを含む。第１パターン１２３ａは、それぞれ第１ラインパターンＥ、第１延長ラインＦ、及び第１パッドＧを含む。第１ラインパターンＥは、第１幅を有することができ、第１方向に沿って延びることができる。第１延長ラインＦは、第１ラインパターンＥの一端部に連結することができる。第１パッドＧは、第１延長ラインＦの一端部と連結され、第１幅より広い幅を有することができる。
第１パターン１２３ａに含まれる第１パッドＧと第１延長ラインＦは、図２５を参照して説明した第１パターンのパッド及び延長ラインと実質的に同一であるか、または、類似の形状を有することができる。しかし、第１パターン１２３ａの第１ラインパターンＦの他の端部は第１方向（例えば、（Ａ）方向）に対して折り曲げられてない。
第２パターン１２３ｂは、それぞれ第１パターン１２３ａに隣接するように整列することができる。第２パターン１２３ｂは、それぞれ第２ラインパターンＥ’、第２延長ラインＦ’、及び第２パッドＧ’を含む。第２ラインパターンＥ’は、第１ラインパターンＥに対して実質的に平行となるように延びることができ、第１幅を有することができる。第２延長ラインＦ’は、第２ラインパターンＥ’の一端部に連結することができる。第２パッドＧ’は、第２延長ラインＦ’の一端部に連結され、第１幅より広い幅を有することができる。第２パターン１２３ｂに含まれる第２パッドＧ’及び第２延長ラインＦ’は、それぞれ図２５を参照して説明した第２パターンのパッド及び延長ラインと実質的に同一であるか、または、類似の形状を有することができる。しかし、第２パターン１２３ｂのラインパターンＥ’の他の端部は第１方向（例えば、（Ａ）方向）に対して折り曲げられてはいない。
本発明の実施形態において、第１及び第２パターン１２３ａ、１２３ｂが延びる方向（例えば、（Ａ）方向）に対して実質的に直交する第２方向（例えば、（Ｂ）方向）を基準として第１及び第２パターン１２３ａ、１２３ｂは対称的に配置することができる。
エッチング対象体の中心で第１方向（例えば、（Ａ）方向）に配置される第２パターン（１２３ｂ’）は隣接する第１及び第２パターン１２３ａ、１２３ｂに比べて相対的に突出することができる。即ち、第１方向（例えば、（Ａ）方向）に沿ってエッチング対象体の中心に配置される第２パターン１２３ｂ’の延長ライン及びパッドは隣接する第１及び第２パターン１２３ａ、１２３ｂの延長ライン及びパッドに比べてさらに突出することができる。しかし、第１方向（例えば、前記（Ａ）方向）についてエッチング対象体の中心に配置される第２パターン１２３ｂ’の端部は隣接する第１及び第２パターン１２３ａ、１２３ｂの端部に比べて突出しないようにすることができる。即ち、第１及び第２パターン１２３ａ、１２３ｂの端部はダミーパターン１６８に対して実質的に平行となるように配置することができる。
本発明の実施形態において、ダミーパターン１６８は第１及び第２パターン１２３ａ、１２３ｂの端部から所定の距離ｄ３で離隔させることができる。のダミーパターン１６８は、第１及び第２パターン１２３ａ、１２３ｂのラインパターンの幅に比べて広い幅を有することができる。のダミーパターン１６８は、第１及び第２パターン１２３ａ、１２３ｂが延びる方向（例えば、（Ａ）方向）に対して実質的に垂直する方向（例えば、（Ｂ）方向）に沿って延びることができる。のダミーパターン１６８は、第１及び第２パターン１２３ａ、１２３ｂの端部が拡張される場合に第１及び第２パターン１２３ａ、１２３ｂの間にショートが発生することを最小化及び／または、防止することができる。
第１及び第２パターン１２３ａ、１２３ｂの端部とのダミーパターン１６８の間の離隔距離ｄ３が約１００ｎｍより大きい場合、たとえのダミーパターン１６８が備わっても第１及び第２パターン１２３ａ、１２３ｂの間にブリッジ不良が発生することを防止することが容易ではない場合もある。従って、第１及び第２パターン１２３ａ、１２３ｂの間のブリッジ不良を考慮して、第１及び第２パターン１２３ａ、１２３ｂの端部とダミーパターン１６８の間の離隔距離ｄ３は約１００ｎｍ以下とすることができる。
以下、添付した図面を参照して図３９に示したパターン構造物アレイの形成方法を説明する。
図４０及び図４１は、図３９に示したパターン構造物アレイ形成方法を説明するための平面図である。図４０及び図４１に例示的に示したパターン構造物アレイ形成方法は犠牲パターン構造物の形状及び配置と第２フォトレジストパターンの開口部位置を除けば、図７〜図２４を参照して説明した方法と実質的に同一であるか、または、類似である。
図４０を参照すれば、基板上に位置するエッチング対象体上に複数の犠牲パターン構造物１６４を形成する。犠牲パターン構造物１６４は、エッチング対象体上に互いに平行となるように配置することができる。犠牲パターン構造物１６４はそれぞれお互い異なる長さを有することができる。
犠牲パターン構造物１６４の第１犠牲パッド部１６４ｂと第２犠牲パッド部１６４ｃは、図２５を参照して説明した犠牲パターン構造物の第１及び第２犠牲パッド部と実質的に同一であるか、または、類似の形状とすることができる。しかし、犠牲パターン構造物１６４の犠牲ライン１６４ａは、第１及び第２犠牲パッド部１６４ｂ、１６４ｃに対向する端部を含むことができる。犠牲ライン１６４ａの端部は並列しているように配列することができる。
犠牲パッド構造物１６４の第１及び第２犠牲パッド部１６４ｂ、１６４ｃに対向する犠牲ライン１６４ａの端部に隣接するようにダミーパターン構造物１６６がエッチング対象物上に配置される。
図４１を参照すれば、図７〜図２４を参照して説明した工程と実質的に同一であるか、または、類似の工程を実行して、エッチング対象物上にエッチングマスク構造物２００を形成する。 図４１において、参照符号１９４は、図９及び図１０を参照して説明した工程の間第２フォトレジストパターンを通じて露出する部分と同一であるか、または、類似の部分を示す。
第２フォトレジストパターンを利用してスペーサ形成膜の露出の部分（１９４）をエッチングすることによって、犠牲ライン１６４の端部を互いに分離させる。従って、一つの犠牲パターン構造物１６４に２つのパッドマスクパターン１９２ａ、１９２ｂが定義される。図４１に示したように、エッチングマスク構造物２００は、ダミーパターン構造物１６６上に残留する第１物質膜パターン１５８ａ及びスペーサ１５８ｂを含む。
エッチングマスク構造物２００を利用してエッチング対象物（例えば、エッチング対象膜）をエッチングすると、基板上にパターン構造物アレイを形成することができる。この場合、パターン構造物アレイは図３９に示したパターン構造物アレイと実質的に同じ形状を有することができる。
図４２は、図３９に示したパターン構造物アレイを含むＮＡＮＤフラッシュメモリ装置の単位セルの平面図である。
図４２に示したように、図３９に示したパターン構造物アレイをＮＡＮＤフラッシュメモリ装置のワードライン３６０として使うことができる。
ＮＡＮＤフラッシュメモリ装置の製造において、図３１〜図３４を参照して説明した工程と実質的に同一であるか、または、類似の工程を実行して、基板上に素子分離膜パターン及びアクティブパターンを形成することができる。トンネル酸化膜、第１ゲート電極膜、誘電膜及び第２ゲート電極膜を基板上に次々と形成することができる。図４０及び図４１を参照して説明した工程と実質的に同一であるか、または、類似の工程を通じてエッチングマスク構造物を形成することができる。エッチングマスク構造物を利用して、第２ゲート電極膜、誘電膜、及び第１ゲート電極膜を次々とパターニングすることによって、フローティングゲート、誘電膜パターン及びワードライン３６０で機能するコントロールゲートを形成することができる。また、セルストリングの両端部に隣接する選択トランジスタを形成することができる。
ワードライン３６０に連結されるパッド上に第１コンタクトプラグ３６８ａを形成することができ、選択トランジスタのゲートパターン上に第２コンタクトプラグ３６８ｂを形成することができる。これに伴い、基板上にＮＡＮＤフラッシュメモリ装置を具現させることができる。
図４３は、本発明のまた他の実施形態にともなうパターン構造物アレイを示す平面図である。
図４３を参照すれば、基板上に形成されたエッチング対象物上に第１及び第２パターン２２２ａ、２２２ｂを形成する。第１及び第２パターン２２２ａ、２２２ｂは互いに平行となるように配置することができる。
第１パターン２２２ａは、第１ラインパターンＥ、第１延長ラインＦ、及び第１パッドＧを含む。第１ラインパターンＥは、第１幅を有することができ、第１方向（例えば、（Ａ）方向）に延びることができる。第１延長ラインＦは、第１ラインパターンＥの一端部に連結することができる。第１パッドＧは、第１延長ラインＦの一端部と連結することができ、第１幅より広い幅を有することができる。第１パッドＧは、信号伝達のためのコンタクトプラグが上部に配置されるように十分に広い幅を有することができる。第１ラインパターンＥは、写真エッチング工程の限界幅よりさらに小さい幅を有することができる。第１延長ラインＦは、第１ラインパターンＥの幅より広い幅を有することができる。
本発明の実施形態において、第１延長ラインＦは、第１ラインパターンＥが延びる方向（例えば、（Ａ）方向）と垂直する方向（例えば、（Ｂ）方向）に折り曲げることができる。第１パッドＧは、第１パッドＧの一側部から突出する突出部１２５を含むことができる。突出部１２５はライン形状を有することができる。突出部１２５は、第１延長ラインＦの一端部の延長方向に対して実質的に平行する方向に沿って突出することができる。即ち、突出部１２５と延長ラインＦとは、全部（Ｂ）方向に延びることができる。第１パッドＧの突出部１２５は本発明の実施形態に係るパターン構造物の構造的な特徴とすることができる。
第２パターン２２２ｂは、第１パターン２２２ａと隣接するように配置することができる。第２パターン２２２ｂは、第１パターン２２２ａから所定の間隔で離隔させることができる。第２パターン２２２ｂは、第２ラインパターンＥ’、第２延長ラインＦ’、及び第２パッドＧ’を含む。第２ラインパターンＥ’は、第１ラインパターンＥと平行するように延びることができ、第１幅（例えば、（Ｂ）方向で）を有することができる。第２延長ラインＦ’は、第２ラインパターンＥ’の一端部と連結することができる。第２パッドＧ’は、第２延長ラインＦ’の一端部に接触でき、第１幅より広い幅（例えば、（Ｂ）方向で）を有することができる。第２延長ラインＦ’は、第２ラインパターンＥ’の延長方向と実質的に同じ方向に延びることができる。第２延長ラインＦ’は、第２ラインパターンＥ’の幅より広い幅を有することができる。第２パッドＧ’は、信号伝達のためのコンタクトプラグが配置されるように十分に広い幅を有することができる。
図４３に示したように、第１及び第２延長ラインＦ、Ｆ’は、互いに垂直する方向に延びることができる。例えば、第１延長ラインＦは（Ｂ）方向に延びることができ、第２延長ラインＦ’は、（Ａ）方向に延びることができる。また、第１及び第２パッドＧ、Ｇ’は、第１及び第２延長ラインＦ、Ｆ’が延びる方向にそれぞれ配置することができる。例えば、第１パッドＧは（Ｂ）方向に延びることができ、第２パッドＧ’は（Ａ）方向に延びることができる。従って、第１及び第２延長ラインＦ、Ｆ’と各々連結される第１及び第２パッドＧ、Ｇ’は互いに並んでいないように配置することができる。例えば、第１パッドＧは、第２パッドＧ’に対して実質的に直交することができる。
パターン構造物アレイは、第１及び第２パターン２２２ａ、２２２ｂと隣り合いながら離隔する第３及び第４パターン２２２ｃ、２２２ｄをさらに具備することができる。第３及び第４パターン２２２ｃ、２２２ｄはそれぞれ第１及び第２延長ラインＦ、Ｆ’が延びる方向を基準として第１及び第２パターン２２２ａ、２２２ｂと実質的に対称となるように配置することができる。この場合、第３パターン２２２ｃの延長ライン及びパッドは、第１パターン２２２ａの第１延長ラインＦ及び第１パッドＧと実質的に同一であるか、または、類似の形状を有することができる。また、第４パターン２２２ｄの延長ライン及びパッドは、それぞれ第２パターン２２２ｂの第２延長ラインＦ’及び第２パッドＧ’と実質的に同一であるか、または、類似の形状を有することができる。
図４３において、互いに対称となる第１及び第３パターン２２２ａ、２２２ｃと前記第２及び第４パターン２２２ｂ、２２２ｄとは、互いに異なる長さを有することができる。しかし、本発明の他の実施形態によれば、第１及び第３パターン２２２ａ、２２２ｃは、第２及び第４パターン２２２ｂ、２２２ｄと実質的に同じ長さを有することもある。
以下、図４３に示したパターン構造物アレイの形成方法を添付した図面を参照して説明する。図４４及び図４５は、図４３に示したパターン構造物アレイ形成方法を説明するための平面図である。図４４及び図４５に図示したパターン構造物アレイの形成方法において、犠牲パターン構造物の形状及び配置と第２フォトレジストパターンの開口部位置を除けば、図７〜図２４を参照して説明した工程と実質的に同一であるか、または、類似の工程を通じてパターン構造物アレイを形成することができる。
図４４を参照すれば、基板上に位置するエッチング対象物上に犠牲パターン構造物２３４、２３６を形成する。犠牲パターン構造物２３４、２３６は、互いに平行となるように配置することができる。犠牲パターン構造物２３４、２３６は、実質的に同じ長さ（例えば、（Ａ）方向で）を有することができるが、互いに異なる長さとなるようにすることもある。犠牲パターン構造物２３４、２３６は、実質的に同じ構成を有することができる。しかし、犠牲パターン構造物２３４、２３６は、互いに交互に反復的に配列することもでき、エッチング対象物上に互いに対称的に整列することもできる。
本発明の実施形態において、犠牲パターン構造物２３４、２３６は、それぞれ上部犠牲パターン及び下部犠牲パターンを含むことができる。
下部犠牲パターン２３４は、第１犠牲ライン２３４ａ、第１予備パッド部２３４ｂ、及び第２予備パッド部２３４ｃを含むことができる。第１犠牲ライン２３４ａは、第１幅（例えば、（Ｂ）方向に）を有することができる。第１予備パッド部２３４ｂは、第１犠牲ライン２３４ａの一端部で第１犠牲ライン２３４ａの延長方向（例えば、（Ａ）方向）と実質的に垂直する方向（例えば、（Ｂ）方向）に沿って折り曲げることができる。第２予備パッド部２３４ｃは、第１犠牲ライン２３４ａの端部から第１犠牲ライン２３４ａが延びる方向（例えば、（Ａ）方向）に延びることができる。
第１及び第２予備パッド部２３４ｂ、２３４ｃは、それぞれ第１幅に比べて広い幅（例えば、（Ｂ）方向に）を有することができる。例えば、第１及び第２予備パッド部２３４ｂ、２３４ｃは、それぞれその上部に形成されるパッドの幅と実質的に同一かさらに広い幅（例えば、（Ｂ）方向に）を有することができる。
上部犠牲パターン２３６は、第２犠牲ライン２３６ａ、第３予備パッド部２３６ｂ、及び第４予備パッド部２３６ｃを含む。第２犠牲ライン２３６ａは、第１幅（例えば、（Ｂ）方向に）を有することができる。第３予備パッド部２３６ｂは第２犠牲ライン２３６ａの一端部から第２犠牲ライン２３６ａの延長方向（例えば、（Ａ）方向）に対して実質的に直交する方向（例えば、（Ｂ）方向）について折り曲げることができる。第４予備パッド部２３６ｃは第２犠牲ライン２３６ａの一端部から第２犠牲ライン２３６ａが延びる方向（例えば、（Ｂ）方向）について延びることができる。
本発明の実施形態において、第３及び第４予備パッド部２３６ｂ、２３６ｃは、第１及び第２予備パッド部２３４ｂ、２３４ｃと対称的に配置することができる。本発明の他の実施形態によれば、第３及び第４予備パッド部２３６ｂ、２３６ｃは、第１及び第２予備パッド部２３４ｂ、２３４ｃに対し実質的に平行となるように配列することもできる。
犠牲パターン構造物ら２３４、２３６が前述した構成を有する場合、基板上に形成されるパターン構造物アレイも犠牲パターン構造物２３４、２３６と実質的に同一であるか、または、類似の形状を有することができる。
図４５を参照すれば、図７〜図２４を参照して説明した工程と実質的に同一であるか、または、類似の工程を実行することによって、エッチング対象体上にエッチングマスク構造物２４０を形成する。図４５において、参照符号２４６は、図９を参照して説明した工程を実行する時、第２フォトレジストパターンを通じてスペーサ形成膜の露出する部分を示す。第２フォトレジストパターンを利用してスペーサ形成膜の露出の部分２４６をエッチングすることによって、犠牲ラインの端部が互いに離隔するようにすることができる。従って、犠牲パターン構造物２３４、２３６の中の一つから、それぞれパッド領域２４２ｂ、２４４ｂ、２４８ｂ、２４９ｂの中の２つを定義することができる。
エッチングマスク構造物２４０を利用して下部のエッチング対象膜をエッチングすることによって、基板上にパターン構造物アレイ２４２ａ、２４４ａを形成することができる。この場合、パターン構造物アレイ２４２ａ、２４４ａは、それぞれ図４３を参照して説明したパターン構造物アレイと実質的に同一であるか、または、類似の形状を有することができる。
図４６は、図４３に示したパターン構造物アレイを含むＮＡＮＤフラッシュメモリ装置の単位セルの平面図である。
図４６に示したパターン構造物アレイ（例えば、第１パターン アレイ２２２ａ、第２パターン アレイ２２２ｂ、第３パターンアレイ２２２ｃ、及び第４パターン アレイ２２２ｄ）をＮＡＮＤフラッシュメモリ装置のワードライン３９０として使うことができる。
図４６に示したＮＡＮＤフラッシュメモリ装置の製造方法において、図３１〜図３４を参照して説明した工程と実質的に同一であるか、または、類似の工程を実行して、基板上に素子分離膜パターン及びアクティブパターンを形成することができる。基板上にトンネル酸化膜、第１ゲート電極膜、誘電膜及び第２ゲート電極膜を順に形成することができる。図４０及び図４１を参照して説明した工程と実質的に同一であるか、または、類似の工程を実行し、第２ゲート電極膜上にエッチングマスクパターンを形成することができる。エッチングマスクパターンを利用して、第２ゲート電極膜、誘電膜及び第１ゲート電極膜を次々とパターニングすることによって、フローティングゲート、誘電膜パターン、及びワードライン３９０の役割を行するコントロールゲートを形成することができる。セルストリングの両端部に隣接して選択トランジスタを提供することができる。
ワードライン３９０及び選択トランジスタのゲートパターン３９１を覆う層間絶縁膜（図示せず）を形成した後、層間絶縁膜を貫通してワードライン３９０に連結されるパッド上に第１コンタクトプラグ３９２を形成することができる。また、層間絶縁膜を貫通して選択トランジスタのゲートパターン３９１と直接接触する第２コンタクトプラグ３９４を形成することができる。これに伴い、基板上にＮＡＮＤフラッシュメモリ装置を実現することができる。
図４７は、本発明のまた他の実施形態にともなうパターン構造物アレイを示す平面図である。
図４７を参照すれば、基板上に第１及び第２パターン２５０ａ、２５０ｂを具備するパターン構造物アレイが配置される。第１及び第２パターン２５０ａ、２５０ｂは、互いに平行となるように（例えば、第１及び第２パターン２５０ａ、２５０ｂは互いに平行となるように（Ａ）方向に沿って）配置することができる。また、第１及び第２パターン２５０ａ、２５０ｂは、互いに交互に配置することができる。
第１パターン２５０ａは、第１ラインパターンＥ、第１延長ラインＦ、及び第１パッドＧを含む。第１ラインパターンＥは、第１幅（例えば、（Ｂ）方向に沿って）を有することができ、第１方向（例えば、（Ａ）方向）に延びることができる。第１延長ラインＦは、第１ラインパターンＥの一端部に接触することができる。第１パッドＧは、第１延長ラインＦの一端部に連結され、第１幅より広い幅を有することができる。前記第１パッドＧ上に信号伝達のためのコンタクトプラグが配置されるように、第１パッドＧは、十分に広い幅を有することができる。第１ラインパターンＥの第１幅（例えば、前記（Ｂ）方向）は写真エッチング工程の限界幅より小さい幅を有することができる。
本発明の実施形態において、第１延長ラインＦは、第１ラインパターンＥの延長方向に対して実質的に垂直となる方向に沿って折れ曲ったた形状を有することができる。また、第１パターン２５０ａの第１パッドＧは、その側部から突出する（例えば、（Ｂ）方向に）突出部２５３を含むことができる。第１パッドＧの突出部２５３は、ライン形状を有することができる。突出部２５３は、第１延長ラインＧの一端部が延びる方向（例えば、（Ｂ）方向）に対して平行となる方向に沿って延びることができる。例えば、突出部２５３は、第１延長ラインＧの一端部と平行となるように突出することができる。
第２パターン２５０ｂは、第１パターン２５０ａと隣接するように配置され、第１パターン２５０ａから所定の距離に離隔させることができる。パターン構造物アレイの第２パターン２５０ｂは第２ラインパターンＥ’、第２延長ラインＦ’、及び第２パッドＧ’を含む。第２ラインパターンＥ’は、第１ラインパターンＥと平行となるように延びることができ、第１幅（例えば、（Ｂ）方向に沿って）を有することができる。第２延長ラインＦ’は、第２ラインパターンＥ’の一端部に接触することができる。第２パッドＧ’は、第２延長ラインＦ’の一端部に連結され、第１幅より広い幅（例えば、（Ｂ）方向に沿って）を有することができる。
第２延長ラインＦ’は、第２ラインパターンＥ’が延びる方向（例えば、（Ａ）方向）に対し実質的に直交する方向（例えば、（Ｂ）方向）に沿って折り曲げることができる。また、第２パターン２５０ｂの第２パッドＧ’は、第１パターン２５０ａの第１パッドＧに対向させることができる。第２パッドＧ’は、その一側部から突出する（例えば、（Ｂ）方向に）突出部２５３を含むことができる。突出部２５３は、第２延長ラインＦ’の一端部が延びる方向（例えば、（Ｂ）方向）に対して実質的に平行する方向（例えば、（Ｂ）方向）に沿って突出することができる。第２パターン２５０ｂの第２パッドＧ’は信号伝達のためのコンタクトプラグが第２パッドＧ’上に配置されるように十分に広い幅を有することができる。
図４７に示したように、第１パターン２５０ａの第１延長ラインＦ（例えば、（Ｂ）方向）は、第２パターン２５０ｂの第２延長ラインＦ’（例えば、（Ａ）方向）の一部に対して実質的に垂直となるように配置することができる。第１及び第２パッドＧ、Ｇ’は、第１及び第２延長ラインＦ、Ｆ’と各々連結され、実質的に互いに平行となるように配置することができる。例えば、第１及び第２パッドＧ、Ｇ’は、（Ｂ）方向に沿って互いに並列するように配置することができる。第１及び第２パッドＧ、Ｇ’は、それぞれ第１及び第２延長ラインＦ、Ｆ’が延びる方向に対して平行となる方向に沿って互いに対称に配置されることができる。第１パターン２５０ａの第１パッドＧは、第２パターン２５０ｂの第２パッドＧ’と実質的に同一であるか、または、類似の形状を有することができる。
本発明の実施形態において、基板上に複数の第１及び第２パターン２５０ａ、２５０ｂを、それぞれ所定の間隔で離隔して配列することができる。第１及び第２パターン２５０ａ、２５０ｂは、基板上に交互に配列することができる。また、第１及び第２パターン２５０ａ、２５０ｂは互いに異なる長さ（例えば、（Ａ）方向に沿って）を有することができる。しかし、第１及び第２パターン２５０ａ、２５０ｂは、実質的に互いに同じ構成を有することができる。
以下、添付した図面を参照して図４７に示したパターン構造物アレイの形成方法を説明する。
図４８及び図４９は、図４７に示したパターン構造物アレイ形成方法を説明するための平面図である。図４８及び図４９に、例示的に図示したパターン構造物アレイの製造方法において、犠牲パターン構造物の形状及び配置と、第２フォトレジストパターンの開口位置を除けば、残りの製造工程は図７〜図２４を参照して説明した工程と実質的に同一であるか、または、類似である。
図４８を参照すれば、基板上に位置するエッチング対象物上に犠牲パターン構造物２６０を形成する。犠牲パターン構造物２６０は互いに平行するように配列することができる。犠牲パターン構造物２６０の長さは、互いに相異なるようにすることはできるが、犠牲パターン構造物２６０は実質的に同一であるか、または、類似の構成を有することができる。犠牲パターン構造物２６０は、基板上に交互に配列するか、または、基準ラインを中心にエッチング対象物上に対称となるように配置することができる。
本発明の実施形態において、犠牲パターン構造物２６０はそれぞれ第１犠牲ライン２６０ａ、第１犠牲パッド部２６０ｂ及び第２犠牲パッド部２６０ｃを含む。第１犠牲ライン２６０ａは、第１幅（例えば、（Ｂ）方向に沿って）を有することができ、第１方向（例えば、（Ａ）方向）に延びることができる。第１犠牲パッド部２６０ｂは第１犠牲ライン２６０ａの一端部で第１犠牲ライン２６０ａの延長方向（例えば、（Ａ）方向）に対して実質的に垂直となる方向（例えば、（Ｂ）方向）について折り曲げることができる。第２犠牲パッド部２６０ｃは、第１犠牲ライン２６０ａの一端部から延長（例えば、（Ｂ）方向に）できる。第２犠牲パッド部２６０ｃは、所定の位置で第１犠牲ライン２６０ａが延びる方向（例えば、（Ａ）方向）に対して実質的に垂直となる方向（例えば、（Ｂ）方向）に折り曲げることができる。
第１及び第２犠牲パッド部２６０ｂ、２６０ｃは、それぞれ第１犠牲ライン２６０ａの第１幅（例えば、（Ｂ）方向に）に比べて広い幅（例えば、（Ｂ）方向に）を有することができる。例えば、第１及び第２犠牲パッド部２６０ｂ、２６０ｃは、第１及び第２犠牲パッド部２６０ｂ、２６０ｃ上に形成されるパッドの幅と実質的に同一であるか、または、さらに広い幅を有することができる。
本発明の実施形態において、複数の犠牲パターン構造物２６０を、基板上に形成することができる。犠牲パターン構造物２６０は、互いに並行するように配列することができる。例えば、犠牲パターン構造物２６０は（Ａ）方向に延びることができる。犠牲パターン構造物２６０の犠牲ラインはそれぞれ異なる長さ（例えば、（Ａ）方向に）を有することができる。
上述のように、基板上に形成されるパターン構造物アレイは、犠牲パターン構造物２６０と実質的に同一であるか、または、類似の構成を有することができる。即ち、パターン構造物アレイのパターン構造物は、犠牲パターン構造物２６０と実質的に同一であるか、または、類似の形状を有することができる。
図４９を参照すれば、図７〜図２４を参照して説明した工程と実質的に同一であるか、または、類似の工程を実行することによって、エッチング対象物上にエッチングマスク構造物２７０を形成する。図３４において、参照符号２７２は、図９を参照して説明した工程を実行する時、第２フォトレジストパターンを通じて露出するスペーサ形成膜の一部２７２を示す。第２フォトレジストパターンを利用して、スペーサ形成膜の露出の部分２７２をエッチングすることによって、犠牲ラインの両端部を互いに離隔させることができる。従って、パッド領域２７４ａ、２７４ｂのラインパターンの端部を分離させることによって一つの犠牲パターン構造物２６０に２つの各パッド領域２７４ａ、２７４ｂを定義することができる。
エッチングマスク構造物２７０を利用して下部のエッチング対象膜をエッチングすることによって、基板上にパターン構造物アレイを形成することができる。ここで、パターン構造物アレイは図４７に示したパターン構造物アレイと実質的に同一であるか、または、類似の構成を有することができる。
図５０は、図４７に示したパターン構造物アレイを含むＮＡＮＤフラッシュメモリ装置の単位セルの平面図である。
図４７に示したパターン構造物アレイを図５０に図示したＮＡＮＤフラッシュメモリ装置のワードライン３９０として使うことができる。
図５０に例示的に図示したＮＡＮＤフラッシュメモリ装置の製造方法において、図３１〜図３４を参照して説明した工程と実質的に同一であるか、または、類似の工程を実行して、基板上に素子分離膜パターン及びアクティブパターンを形成することができる。基板上にトンネル酸化膜、第１ゲート電極膜、誘電膜、及び第２ゲート電極膜を次々と形成することができる。図４８及び図４９を参照して説明した工程と実質的に同一であるか、または、類似の工程を実行して、第２ゲート電極膜上にエッチングマスク構造物を形成した後、エッチングマスク構造物を利用して第２ゲート電極膜、前記誘電膜、及び第１ゲート電極膜を次々とパターニングすることによって、フローティングゲート、誘電膜パターン及びワードライン３９０として使われるコントロールゲートを形成することができる。セルストリングの両端部に隣接して選択トランジスタを形成することができる。
ワードライン３９０及び選択トランジスタのゲートパターン３９１を覆う層間絶縁膜（図示せず）を形成した後、層間絶縁膜を貫通してワードライン３９０に連結されるパッドと接触する第１コンタクトプラグ３９２を形成することができる。また、層間絶縁膜を貫通してセルトランジスタのゲートパターン３９１に直接接触する第２コンタクトプラグ３９４を形成することができる。その結果、基板上にＮＡＮＤフラッシュメモリ装置を形成することができる。
図５１は本発明のまた他の実施形態に係るパターン構造物アレイを示す平面図である。
図５１を参照すれば、基板上に第１及び第２パターン２８０ａ、２８０ｂが配列される。第１及び第２パターン２８０ａ、２８０ｂは基板上に互いに並行するように配置することができる。
第１パターン２８０ａは、第１ラインパターンＥ、第１延長ラインＦ、及び第１パッドＧを含む。第１ラインパターンＥは第１幅（例えば、（Ｂ）方向に）を有することができ、第１方向（例えば、（Ａ）方向）に延びることができる。第１延長ラインＦは第１ラインパターンＥの一端部に接触することができる。第１パッドＧは、第１延長ラインＦの一端部に連結され、第１方向（例えば、（Ａ）方向）について延びることができる。第１パッドＧは、第１幅より広い幅（例えば、（Ｂ）方向に）を有することができる。第１パッドＧはその上部に信号伝達のためのコンタクトプラグが配置されるように十分に広い幅を有することができる。第１ラインパターンＥの第１幅は、写真エッチング工程の限界幅より小さくすることができる。
本発明の実施形態において、第１パッドＧは、第１パッドＧの一端部から突出する突出部２８４を具備することができる。第１パッドＧの突出部２８４は、ライン形状を有することができる。突出部２８４は、第１延長ラインＦの一端部が延びる方向（例えば、（Ｂ）方向）に対して実質的に平行となる方向（例えば、（Ｂ）方向）に突出することができる。
第２パターン２８０ｂは、第１パターン２８０ａと隣接することができ、第１及び第２パターン２８０ａ、２８０ｂは互いに所定の間隔で離隔するように配置することができる。第２パターン２８０ｂは第２ラインパターンＥ’、第２延長ラインＦ’、及び第２パッドＧ’を含む。第２ラインパターンＥ’は、第１ラインパターンＥが延びる第１方向（例えば、（Ａ）方向）に対して実質的に平行となるように延びることができる。第２ラインパターンＥ’も第１幅（例えば、（Ｂ）方向に）を有することができる。第２延長ラインＦ’は、第２ラインパターンＥ’の一端部に連結することができる。
第２パッドＧ’は、第２ラインパターンＥ’の一端部に接触することができる。第１パターン２８０ｂの第２パッドＧ’は、その一端部から突出する（例をあげれば、（Ａ）方向に）突出部２８４を含むことができる。第２パッドＧ’の突出部２８４は、ライン形状を持つことができる。突出部２８４は、第２延長ラインＧ’の一端部が延びる方向(例えば、（Ａ）方向に対して実質的に平行となる方向（例えば、（Ａ）方向）に突出することができる。第２パッドＧ’は、その上部に信号伝達のためのコンタクトプラグが配置されるように十分に広い幅を有することができる。
図５１に図示した通り、第１パターン２８０ａの第１パッドＧは第２パターン２８０ｂの第２パッドＧ’と実質的に並列するように配置することができる。 即ち、第１及び第２パッドＧ、Ｇ’は平行するように（Ａ）方向に沿って延びることができる。また、第１パターン２８０ａの第１延長ラインＦ（例えば、（Ｂ）方向に延びる）は第２パターン２８０ｂの第２延長ラインＦ’（例えば、（Ａ）方向に延びる）と互いに直交するように配置することができる。
本発明の実施形態において、基板上に複数の第１及び第２パターン２８０ａ、２８０ｂは互いに所定の間隔で離隔しながら配置することができる。第１及び第２パターン２８０ａ、２８０ｂは、基板上に交互に配置することができる。第１及び第２パターン２８０ａ、２８０ｂは、互いに異なる長さ（例えば、（Ａ）方向に）を有することができるが、第１及び第２パターン２８０ａ、２８０ｂの形状は実質的に互いに同一であるか、または、類似することができる。
以下、図５１に示したパターン構造物アレイの形成方法を添付した図面を参照して説明する。
図５２及び図５３は、図５１に示したパターン構造物アレイ形成方法を説明するための平面図である。図５２及び図５３に例示的に図示したパターン構造物アレイの製造方法は、犠牲パターン構造物の形状及び配置と第２フォトレジストパターンの開口位置を除けば、図７〜図２４を参照して説明した工程と実質的に同一であるか、または、類似の工程を含むことができる。
図５２を参照すれば、基板上に犠牲パターン構造物２９０を形成する。犠牲パターン構造物２９０は、基板上に互いに平行となるように配置することができる。犠牲パターン構造物２９０は、互いに相異なった長さを有することができるが、犠牲パターン構造物２９０の形状は実質的に互いに同一又は類似させることができる。犠牲パターン構造物２９０は、基板上に規則的に配列するか、または、基準ラインを中心に互いに対称となるように配置することができる。
犠牲パターン構造物２９０は、それぞれ第１犠牲ライン２９０ａ、第１犠牲パッド部２９０ｂ、及び第２犠牲パッド部２９０ｃを含む。第１犠牲ライン２９０ａは、第１幅（例えば、（Ｂ）方向に沿って）を有することができ、第１方向（例えば、（Ａ）方向）に延びることができる。第１犠牲パッド部２９０ｂは第１方向（例えば、（Ａ）方向）に対して実質的に直交する方向（例えば、（Ｂ）方向）に沿って第１犠牲ライン２９０ａの一端部から延びる部分を含むことができる。第１犠牲ライン２９０ａの他の端部は第１方向（例えば、（Ａ）方向）に対して実質的に平行する方向（例えば、（Ａ）方向）に沿って折り曲げることができる。第２犠牲パッド部２９０ｃは、第１犠牲ライン２９０ａの一端部から第１方向（例えば、（Ａ）方向）に沿って延びることができる。
第１及び第２犠牲パッド部２９０ｂ、２９０ｃは、それぞれ第１犠牲ライン２９０ａの第１幅に比べて相対的に広い幅（例えば、（Ｂ）方向に）を有することができる。第１及び第２犠牲パッド部２９０ｂ、２９０ｃは、それぞれその上部に形成されるパッドの幅と実質的に同一であるかまたはさらに広い幅を有することができる。本発明の実施形態において、基板上に複数の犠牲パターン構造物２９０を形成することができる。この場合、犠牲パターン構造物２９０の犠牲ラインは互いに異なる長さ（例えば、（Ａ）方向に）を有することができる。
上述のように、前記基板上に形成されるパターン構造物は前記犠牲パターン構造物２９０の形状により可変的な形状を有することができる。
図５３を参照すれば、図７〜図２４を参照して説明した工程と実質的に同一であるか、または、類似の工程を実行することによって、基板上に犠牲パターン構造物２９０からエッチングマスク構造物３００を形成する。図５３において、参照符号３０２は図９を参照して説明した工程を実行する時、第２フォトレジストパターンを通じて露出するスペーサ形成膜の一部３０２を示す。第２フォトレジストパターンを利用して、スペーサ形成膜の露出の部分３０２をエッチングすることによって、パッド領域３０４ａ、３０４ｂの端部が分離され、これによって、一つの犠牲パターン構造物２９０から２つのパッド領域３０４ａ、３０４ｂを定義することができる。
エッチングマスク構造物３００を利用して下部のエッチング対象膜を部分的にエッチングすることによって、図５１に示したパターン構造物アレイと実質的に同一であるか、または、実質的に類似の構成を有するパターン構造物アレイを前記基板上に形成することができる。
図５４は、図５１に示したパターン構造物アレイを含むＮＡＮＤフラッシュメモリ装置の単位セルの平面図である。
図５４に示したのと同じように、図５１に示したパターン構造物アレイをＮＡＮＤフラッシュメモリ装置のワードライン３９０で使うことができる。
図５４に例示的に図示したＮＡＮＤフラッシュメモリ装置の製造方法において、図３１及び図３２を参照して説明した工程と実質的に同一であるか、または、類似の工程を実行して、基板上に素子分離膜パターン及びアクティブパターンを区分することができる。このような基板上に、トンネル酸化膜、第１ゲート電極膜、誘電膜、及び第２ゲート電極膜を順に形成することができる。図５２及び図５３を参照して説明した工程と実質的に同一であるか、または、類似の工程を実行して、第２ゲート電極膜上にエッチングマスク構造物を形成することができる。エッチングマスク構造物を利用して、第２ゲート電極膜、誘電膜、及び第１ゲート電極膜を次々とパターニングすることによって、基板上にフローティングゲート、誘電膜パターン及びワードライン３９０で機能するコントロールゲートを形成することができる。基板上に位置するセルストリングの両端部に隣接するように選択トランジスタを形成することができる。
ワードライン３９０及び選択トランジスタのゲートパターン３９１を覆う層間絶縁膜（図示せず）を形成した後、層間絶縁膜を貫通してワードライン３９０に連結されるパッドと接触する第１コンタクトプラグ３９２を形成することができる。同時に、層間絶縁膜を貫通して選択トランジスタのゲートパターン３９１に直接接触する第２コンタクトプラグ３９４を形成することができる。これによって、基板上にＮＡＮＤフラッシュメモリ装置を実現することができる。
図５５は、本発明の実施形態に係るパターン構造物を含む半導体装置のメモリシステムの概略的なブロック図である。
図５５を参照すれば、前記半導体装置のメモリシステム５５０は、ホスト５００、メモリコントローラ５１０、及びフラッシュメモリ装置５２０を具備する。
メモリコントローラ５１０はホスト５００とフラッシュメモリ５２０との間のインターフェースの役割を実行でき、バッファメモリ５１０ａを含むことができる。また、メモリコントローラ５１０は、ＣＰＵ、ＲＯＭ）、ＲＡＭ、及びインターフェースブロックをさらに含むことができる。
フラッシュメモリ装置５２０は、セルアレイ５２２、デコーダ５２４、ページバッファ５２６、ビットライン選択回路５２８、データ バッファ５３０、そしてコントロールユニット５３２をさらに含むことができる。
前スト５００からデータ、アドレス信号及び書き命令が、メモリコントローラ５１０に入力され、メモリコントローラ５１０では入力された命令によりデータがセルアレイ５２２に使われるようにフラッシュメモリ５２０を制御することができる。また、メモリコントローラ５１０は、ホスト５００から入力される読み取り命令により、セルアレイ５２２に保存されているデータが読まれるようにフラッシュメモリ装置５２０を制御することができる。データ バッファ５３０は、ホスト５００とフラッシュメモリ５２０との間で転送されるデータを臨時保存する役割を実行することができる。
フラッシュメモリ装置５２０のセルアレイ５２２は、複数のメモリセルで構成することができる。デコーダ５２４はワードライン（ＷＬ０、ＷＬ１、・・・、ＷＬｎ）を通じてセルアレイ５２２と連結することができる。デコーダ５２４はメモリコントローラ５１０からアドレスを入力することができ、ワードライン（ＷＬ０、ＷＬ１、・・・、ＷＬｎ）中で一つを選択するか、または、ビットライン（ＢＬ０、ＢＬ１、・・・、ＢＬｍ）を選択するように選択信号（Ｙｉ）を発生させることができる。ページバッファ５２６はビットライン（ＢＬ０、ＢＬ１、・・・、ＢＬｍ）を通じてセルアレイ５２２と連結することができる。
半導体装置のメモリシステムにおいて、フラッシュメモリ装置５２０は微細パターンと微細パターンに連結されるパッドとを含むパターン構造物を具備することができる。この場合、パターン構造物は上述の多様なパターン構造物と実質的に同一であるか、または、類似の構成を有することができる。例えば、フラッシュメモリ装置５２０の各ワードライン及び各ビットラインは上述のパターン構造物と実質的に同一であるか、または、類似の構成を有することができる。
本発明の他の実施形態において、半導体装置のメモリシステムはフラッシュメモリ装置その他にもディラム（ＤＲＡＭ）装置、エスラム（ＳＲＡＭ）装置などの多様なメモリ装置を含むことができる。この場合、前記ディラム装置または、前記エスラム装置に含まれるパターンも上述の多様なパターン構造物と実質的に同一であるか、または、類似の構成を有することができる。例えば、前記ディラム装置または、前記エスラム装置のワードライン及びビットラインはそれぞれ上で述べた多様なパターン構造物と実質的に同一であるか、または、類似の構成を有することができる。
以上、添付図面を参照しながら本発明の好適な実施形態について詳細に説明したが、本発明はかかる例に限定されない。本発明の属する技術の分野における通常の知識を有する者であれば、特徴請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと了解される。
本発明の実施形態によれば、単純化された工程を通じて微細パターンと微細パターンの端部に連結されるパッドを含むパターン構造物を形成することができ、また、パターン構造物からなるパターン構造物アレイを形成することができる。このようなパターン構造物及び／または、パターン構造物アレイは、揮発性半導体装置、不揮発性半導体装置など多様な半導体装置に幅広く適用することができる。
１００ 基板
１０２ エッチング対象膜
１０４、１５４、１６４、２６０、２９０ 犠牲パターン構造物
１０４ａ、１５４ａ、１６４ａ、２６０ａ、２９０ａ 犠牲ライン
１０４ｂ、１５４ｂ、１６４ｂ、２６０ｂ、２９０ｂ 第１犠牲パッド部
１０４ｃ、１５４ｃ、１６４ｃ、２６０ｃ、２９０ｃ 第２犠牲パッド部
１０５ａ、１０５ｃ 第１物質膜パターン
１０５ｂ、１０５ｄ 第２物質膜パターン
１０８ スペーサ形成膜
１０８ａ 第１スペーサ
１０８ｂ 第２スペーサ
１１２ 第１開口
１１４ 第２開口
１２０、２７０ エッチングマスク構造物
１２２ パターン構造物
１２２ａ、１２３ａ、２２２ａ、２５０ａ、２８０ａ 第１パターン
１２２ｂ、１２３ｂ、２２２ｂ、２５０ｂ、２８０ｂ 第２パターン
１２４ 第１突出部
１２５ 第２突出部
１６８ ダミーパターン
Ｅ 第１ラインパターン
Ｆ 第１延長ライン
Ｇ 第１パッド
Ｅ' 第２ラインパターン
Ｆ' 第２延長ライン
Ｇ' 第２パッド
３５０ アクティブパターン
３５２ 素子分離膜パターン
３５４ セルトランジスタ
３６０、３９０ ワードライン
３５６ 選択トランジスタ

Claims (15)

  1. 基板上に形成され、データを伝送する第１ラインパターンユニットと、
    前記基板上に形成され、前記第１ラインパターンユニットと平行する方向に延伸し、前記データを伝送する第２ラインパターンユニットと、
    前記第１ラインパターンユニットに連結され、前記データを受信及び出力する第１パッドであって、その形状を限定する第１周辺ラインと前記第１周辺ラインに形成される第１凹部とを含む前記第１パッドと、
    前記第２ラインパターンユニットに連結され、前記データを受信及び出力する第２パッドであって、その形状を限定する第２周辺ラインと前記第２周辺ラインに形成される第２凹部とを含む前記第２パッドと、を具備し、
    前記第１凹部は、前記第２凹部と直交する方向に形成されることを特徴とする半導体装置のパターン構造物。
  2. 前記第１及び第２ラインパターンユニットは、それぞれ、
    ラインパターンと、
    前記ラインパターンと前記パッドとの間に配置され、前記ラインパターン及び前記パッドのうち、少なくとも一つと異なる幅を有する延長ラインと、を含むことを特徴とする請求項１に記載の半導体装置のパターン構造物。
  3. 前記ラインパターンは前記延長ラインに連結され、前記延長ラインに対して前記パッドと対向するように配置され、
    前記延長ラインは、前記ラインパターン及び前記パッドのうち、少なくとも一つと異なる方向に沿って配置されることを特徴とする請求項２に記載の半導体装置のパターン構造物。
  4. 前記延長ラインは、前記周辺ラインの一端部に連結され、前記パッドの周辺ラインの一端部の幅と同一な幅を有することを特徴とする請求項２に記載の半導体装置のパターン構造物。
  5. 前記延長ラインは所定の幅を有し、
    前記第１及び第２パッドはそれぞれ、前記ラインパターンに対して前記延長ラインの幅と異なる可変的な幅を有することを特徴とする請求項２に記載の半導体装置のパターン構造物。
  6. 前記第１パッドの前記第１凹部は、前記延長ラインに隣接するように配置されることを特徴とする請求項２に記載の半導体装置のパターン構造物。
  7. 前記第１周辺ラインは、前記延長ラインに直接連結される一側端部と、前記第１凹部を通じて前記延長ラインに連結される他側端部とを含むことを特徴とする請求項２に記載の半導体装置のパターン構造物。
  8. 前記第１及び第２パッドはそれぞれ、一定の幅を有する第１部分と前記第１及び第２凹部の配置に沿う方向に可変的な幅を有する第２部分を含むことを特徴とする請求項１に記載の半導体装置のパターン構造物。
  9. 前記第１及び第２パッドの前記第１及び第２周辺ラインはそれぞれ前記第１及び第２パッドの領域を形成し、
    前記第２パッドの領域は、前記第２パッド領域の幅が前記第２ラインパターンユニットの長手方向に対して平行となる方向に沿って変化しない第１部分と、前記第２ラインパターンユニットからの距離によって前記第２ラインパターンユニットの長手方向に対して平行となる方向に沿って変化する第２部分とを含むことを特徴とする請求項１に記載の半導体装置のパターン構造物。
  10. 前記第１パッドは前記第１周辺ラインを前記第１ラインパターンユニットに連結する連結部を含み、
    前記連結部は第１領域で湾曲し、
    前記第１凹部は前記第１領域より大きい第２領域で湾曲することを特徴とする請求項１に記載の半導体装置のパターン構造物。
  11. 前記第１パッドは、前記第１ラインパターンユニットと前記第１周辺ラインの一側端部との間に連結される第１端部と、前記第１ラインパターンユニットと前記第１凹部の一側端部との間に連結される第２端部とを有する連結部を含むことを特徴とする請求項１に記載の半導体装置のパターン構造物。
  12. 前記第１パッドは、前記第１凹部が前記第１周辺ラインに形成されることによって形成される第１突出部をさらに含み、
    前記第２パッドは、前記第２凹部が前記第２周辺ラインに形成されることによって形成される第２突出部をさらに含むことを特徴とする請求項１に記載の半導体装置のパターン構造物。
  13. 前記第１突出部は、前記第１ラインパターンユニットの長手方向と直交する方向に突出し、
    前記第２突出部は、前記第２ラインパターンユニットの長手方向に突出することを特徴とする請求項１２に記載の半導体装置のパターン構造物。
  14. 第１ラインパターン、前記第１ラインパターンから延長する第１延長ライン、そして前記第１延長ラインに連結され、第１周辺ライン、第１凹部、及び前記第１凹部が前記第１周辺ラインに形成されることにより形成される第１突出部を有する第１パッドとを含む第１パターン構造物と、
    前記第１パターン構造物に隣接するように配置され、第２ラインパターン、前記第２ラインパターンから延長する第２延長ライン、そして前記第２延長ラインに連結され、第２周辺ライン、第２凹部、及び前記第２凹部とが前記第２周辺ラインに形成されることにより形成される第２突出部を有する第２パッドとを含む第２パターン構造物と、を具備し、
    前記第１凹部は、前記第２凹部と直交する方向に形成されることを特徴とする半導体装置のパターン構造物。
  15. 第１方向に配置され、前記第１方向に対して角度を有する第２方向に沿って第１幅を有する第１ラインパターンと、前記第２方向に沿って前記第１ラインパターンから延び、前記第１方向に沿って前記第１幅より広い第２幅を有する第１延長ラインと、前記第１延長ラインの端部上に形成され、前記第２幅より広い第３幅を有する第１パッドと、前記第１パッドの一部から前記第１延長ラインに平行する方向に突出する第１突出部とを含み、コントローラに連結される第１パターン構造物と、
    基板上に配置され、第４幅を有する第２ラインパターンと、前記第１方向に沿って前記第２ラインパターンの端部から延び、第５幅を有する第２延長ラインと、前記第２延長ラインの端部上に形成され、第６幅と前記第６幅より狭い第７幅を有する第２パッドと、前記第７幅の第２パッドの一部から前記第２延長ラインに平行する方向に突出する第２突出部とを含み、前記第１パターン構造物に向かい合うように配置され、前記コントローラに連結される第２パターン構造物と、を具備することを特徴とする半導体装置のパターン構造物。
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8751977B2 (en) * 2010-11-18 2014-06-10 Texas Instruments Incorporated Method for generating ultra-short-run-length dummy poly features
KR101827893B1 (ko) 2012-02-22 2018-02-09 삼성전자주식회사 도전 라인 구조물 및 그 형성 방법
US8953336B2 (en) * 2012-03-06 2015-02-10 Taiwan Semiconductor Manufacturing Co., Ltd. Surface metal wiring structure for an IC substrate
US8980762B2 (en) * 2012-08-31 2015-03-17 Kabushiki Kaisha Toshiba Method for manufacturing semiconductor device
US9378979B2 (en) 2012-11-20 2016-06-28 Samsung Electronics Co., Ltd. Methods of fabricating semiconductor devices and devices fabricated thereby
KR20140064458A (ko) * 2012-11-20 2014-05-28 삼성전자주식회사 반도체 장치의 제조 방법 및 이에 의해 제조된 반도체 장치
KR102059183B1 (ko) 2013-03-07 2019-12-24 삼성전자주식회사 반도체 장치의 제조 방법 및 이에 의해 제조된 반도체 장치
TW201530726A (zh) * 2014-01-29 2015-08-01 Eorex Corp 記憶體與記憶體儲存裝置
JP2015176573A (ja) * 2014-03-18 2015-10-05 株式会社ジャパンディスプレイ 電極基板、表示装置、入力装置および電極基板の製造方法
KR20160022637A (ko) 2014-08-20 2016-03-02 삼성전자주식회사 플래시 메모리 소자의 제조 방법
KR20160084236A (ko) * 2015-01-05 2016-07-13 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR20160120964A (ko) * 2015-04-09 2016-10-19 삼성전자주식회사 반도체 소자
CN106340519B (zh) * 2015-07-07 2019-11-29 旺宏电子股份有限公司 半导体装置及其制造方法
US9911693B2 (en) * 2015-08-28 2018-03-06 Micron Technology, Inc. Semiconductor devices including conductive lines and methods of forming the semiconductor devices
TWI704647B (zh) * 2015-10-22 2020-09-11 聯華電子股份有限公司 積體電路及其製程
KR20170091833A (ko) 2016-02-01 2017-08-10 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR20170120895A (ko) 2016-04-22 2017-11-01 삼성전자주식회사 집적회로 소자 및 그 제조 방법
KR102467884B1 (ko) * 2018-03-30 2022-11-16 에스케이하이닉스 주식회사 패턴 형성 방법 및 그를 이용한 반도체장치 제조 방법
JP2020047634A (ja) * 2018-09-14 2020-03-26 キオクシア株式会社 パターン形成方法、マスタテンプレートおよびテンプレートの製造方法
CN111640658B (zh) * 2019-03-01 2023-04-25 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US20230043973A1 (en) * 2021-08-04 2023-02-09 Fujian Jinhua Integrated Circuit Co., Ltd. Semiconductor memory device and method of forming semiconductor device
CN113611702B (zh) * 2021-08-04 2023-07-18 福建省晋华集成电路有限公司 半导体存储装置及半导体装置的形成方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2894254B2 (ja) * 1995-09-20 1999-05-24 ソニー株式会社 半導体パッケージの製造方法
JP3706533B2 (ja) 2000-09-20 2005-10-12 三洋電機株式会社 半導体装置および半導体モジュール
US7173336B2 (en) 2000-01-31 2007-02-06 Sanyo Electric Co., Ltd. Hybrid integrated circuit device
JP4979154B2 (ja) * 2000-06-07 2012-07-18 ルネサスエレクトロニクス株式会社 半導体装置
JP2001358215A (ja) * 2000-06-16 2001-12-26 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6987323B2 (en) * 2002-02-05 2006-01-17 Oki Electric Industry Co., Ltd. Chip-size semiconductor package
JP4103497B2 (ja) * 2002-04-18 2008-06-18 ソニー株式会社 記憶装置とその製造方法および使用方法、半導体装置とその製造方法
US6858944B2 (en) * 2002-10-31 2005-02-22 Taiwan Semiconductor Manufacturing Company Bonding pad metal layer geometry design
KR100584965B1 (ko) * 2003-02-24 2006-05-29 삼성전기주식회사 패키지 기판 및 그 제조 방법
KR20060113162A (ko) 2005-04-29 2006-11-02 삼성전자주식회사 반도체 소자의 패턴 형성 방법
KR100850216B1 (ko) 2007-06-29 2008-08-04 삼성전자주식회사 더블 패터닝 공정을 이용하는 반도체 소자의 미세 패턴형성 방법
KR100810616B1 (ko) * 2006-10-02 2008-03-06 삼성전자주식회사 미세 선폭의 도전성 라인들을 갖는 반도체소자 및 그제조방법
KR100790998B1 (ko) * 2006-10-02 2008-01-03 삼성전자주식회사 셀프 얼라인 더블 패터닝법을 사용한 패드 패턴 형성 방법 및 셀프 얼라인 더블 패터닝법을 사용한 콘택홀 형성방법
JP2008098271A (ja) * 2006-10-10 2008-04-24 Rohm Co Ltd 検査用パッド
KR100843236B1 (ko) 2007-02-06 2008-07-03 삼성전자주식회사 더블 패터닝 공정을 이용하는 반도체 소자의 미세 패턴형성 방법
KR100914289B1 (ko) 2007-10-26 2009-08-27 주식회사 하이닉스반도체 스페이서를 이용한 반도체 메모리소자의 패턴 형성방법

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