JP5690900B2 - 高周波数アレイ超音波システム - Google Patents

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Description

（関連出願の参照）
本願は、２００５年１１月２日出願の米国仮特許出願第６０／７３３，０９１号の利益を主張し、２００５年１１月２日出願の米国仮特許出願第６０／７３３，０８９号の利益を主張する。上記出願の両方が、本明細書において完全に援用され、本明細書の一部を構成する。
アレイド振動子を使用する超音波エコグラフィシステムは、所望の画像分解能がミリメートル台であるヒトの臨床用途に使用されてきた。こうした臨床システム内の動作周波数は、一般に１０ＭＨｚ未満である。しかし、このような低動作周波数の場合、こうしたシステムは、比較的高分解能を必要とするイメージング、たとえば、マウスなどの小動物、またはヒトの小さい組織構造をイメージングするのには適さない。
さらに、小動物イメージング用途は、現在利用可能なイメージングシステムによって満たすことができないいくつかの難しい要件を提示する。生体マウスの心拍数は毎分５００ビートという高さなので、高いフレームレート能力が必要である。イメージングされる領域の幅、つまり視野も、検査される組織全体を含むのに十分でなければならない。
１５ＭＨｚを超える周波数でイメージングするための超音波システムは、単一素子振動子を使用して開発されてきた。しかし、アレイド振動子は、単一素子振動子システムと比べてより良好な画像品質を提供し、より高度の取得フレームレートを達成することができ、その他の利点を提供することができる。本発明による実施態様は、上記を含む現在の技術の多くの問題を克服する。
本明細書では、複数の素子を有する超音波振動子から受信超音波信号を取得するように構成された信号処理ユニットから成る超音波信号取得システムおよび方法を提供する。このシステムは、少なくとも５．０ミリメートル（ｍｍ）の視野を有する固定振動子を使って、少なくとも毎秒２０フレーム（ｆｐｓ）のフレームレートで、少なくとも１５メガヘルツ（ＭＨｚ）の周波数を有する超音波信号を受信するように構成することができる。この信号処理ユニットは、取得超音波信号から超音波画像をさらに生成することができる。振動子は、線形アレイ振動子、位相アレイ振動子、二次元（２−Ｄ）アレイ振動子、または曲線アレイ振動子で良いが、これらだけに限らない。このシステムは、こうした振動子を備えるか、またはこうした振動子で動作するように構成することができる。
また、本明細書では、少なくとも１５ＭＨｚの送受信で動作する超音波振動子から受信超音波信号を取得するための処理ユニットであって、直交サンプリングを使用して超音波信号を取得する信号サンプラを備える処理ユニットを備える超音波信号取得システムおよび方法も提供する。
本発明のその他の利点は、以下の明細書に部分的に記載され、この明細書から部分的に明らかになるか、または本発明の実践により知ることができる。本発明の利点は、添付の請求の範囲で特に指摘される素子および組合せによって実現および達成されるであろう。上記の一般的な説明および以下の詳細な説明は共に、単に例示および説明するためのものであり、請求項に係る本発明を制限するものではない。
例えば、本発明は以下の項目を提供する。
（項目１）
超音波イメージングシステムであって、
送信超音波信号を被検体内に、最大で少なくとも５５メガヘルツ（ＭＨｚ）の送信中心周波数で送信するための複数の素子を有するアレイド超音波振動子と、
前記アレイド超音波振動子と動作可能に接続する信号処理ユニットであって、前記信号処理ユニットがさらに、
１つまたは複数のフィールドプログラマブルゲートアレイ（ＦＰＧＡ）から成るデジタル送信ビーム成形器サブシステムであって、各々がＦＰＧＡクロック周波数（ＦＰＧＡｆｃ）を有し、前記デジタル送信ビーム成形器サブシステムが、少なくとも［１／（２×ＦＰＧＡ ｆｃ）］以上の遅延分解能時間を有するサブシステムと、
受信ビーム成形器サブシステムと、
フロントエンド電子回路モジュールと、
ビーム成形器制御装置モジュールと、
信号処理モジュールと、
コンピュータユニットと
を備える前記信号処理ユニットとから成り、
前記信号処理ユニットが、少なくとも１５ＭＨｚの周波数を有する受信超音波信号を、複数の素子を有する前記アレイド超音波振動子から取得するように構成される超音波イメージングシステム。
（項目２）
前記デジタル送信ビーム成形器サブシステムが、二重データレート（ＤＤＲ）出力を有する並列／直列変換器を備え、
前記デジタル送信ビーム成形器サブシステムが、前記送信超音波信号の微細遅延および半周期部分を、前記並列／直列変換器によって直列ビット流に変換されるビットワードに符号化することによって、少なくとも［１／（２×ＦＰＧＡ ｆｃ）］以上の遅延分解能時間で最大少なくとも５５ＭＨｚの送信中心周波数を有する超音波信号を送信するように構成される、項目１に記載の超音波イメージングシステム。
（項目３）
前記デジタル送信ビーム成形器サブシステムが、前記送信超音波信号の微細遅延および半周期部分を、前記並列／直列変換器によって直列ビット流に変換される１６ビットワードに符号化することによって、少なくとも［１／（２×ＦＰＧＡ ｆｃ）］以上の遅延分解能時間で大少なくとも５５ＭＨｚの送信中心周波数を有する超音波信号を送信するように構成される、項目２に記載の超音波イメージングシステム。
（項目４）
前記送信超音波信号が、正のパルス波を有する正の送信パルスと、負のパルス波を有する負の送信パルスとから成り、前記正のパルス波および前記負のパルス波が個々に調節可能である、項目２に記載の超音波イメージングシステム。
（項目５）
前記送信超音波信号が、複数の正の半波サイクル部分から成り、各々の正の半波サイクル部分が、少なくとも１つの前記正の送信パルスから成り、前記送信超音波信号が、さらに複数の負の半波サイクル部分から成り、各々の負の半波サイクル部分が、少なくとも１つの負の送信パルスから成り、各々の正の送信パルスが、各々の正の半波サイクル部分の持続時間で調節可能であり、各々の負の送信パルスが、各々の負の半波サイクル部分の持続時間で調節可能である、項目４に記載の超音波イメージングシステム。
（項目６）
各々の正の半波サイクル内の前記少なくとも１つの前記正の送信パルスの各々の微細遅延が調節可能であり、各々の負の半波サイクル内の前記少なくとも１つの前記複数の送信パルスの各々の微細遅延が調節可能である、項目５に記載の超音波イメージングシステム。
（項目７）
前記送信超音波信号が、送信サイクル数から成り、前記送信サイクル数が調節可能である、項目４に記載の超音波イメージングシステム。
（項目８）
前記フロントエンド電子回路モジュールが、交換可能な差込みモジュールとして構成される、項目１に記載の超音波イメージングシステム。
（項目９）
前記信号処理ユニットが、前記受信超音波信号を前記アレイド超音波振動子から取得するように構成され、前記アレイド超音波振動子が、線形アレイ振動子、位相アレイ振動子、二次元（２−Ｄ）アレイ振動子、曲線アレイ振動子から成る群から選択される、項目１に記載の超音波イメージングシステム。
（項目１０）
前記送信超音波信号が、約１５ＭＨｚ〜少なくとも５５ＭＨｚの送信中心周波数を有する、項目１に記載の超音波イメージングシステム。
（項目１１）
器ｃｈ取得超音波信号が、約１５ＭＨｚ〜約５５ＭＨｚの送信中心周波数を有する、項目１に記載の超音波イメージングシステム。
（項目１２）
アレイド超音波イメージングシステム用の信号処理ユニットであって、
最大少なくとも５５ＭＨｚの送信中心周波数で動作するように構成されたデジタル送信ビーム成形器サブシステムであって、前記デジタル送信ビーム成形器サブシステムが、さらに１つまたは複数のフィールドプログラマブルゲートアレイ（ＦＰＧＡ）から成り、各々が、ＦＰＧＡクロック周波数（ＦＰＧＡ ｆｃ）を有し、前記デジタル送信ビーム成形器サブシステムが、少なくとも［１／（２×ＦＰＧＡ ｆｃ）］以上の遅延分解能時間を有するデジタル送信ビーム成形器サブシステムと、
デジタル受信ビーム成形器サブシステムと、
フロントエンド電子回路モジュールと、
ビーム成形器制御装置モジュールと、
信号処理モジュールと、
コンピュータユニットとを備え、
前記信号処理ユニットが、複数の素子を有するアレイド超音波振動子から受信超音波信号を取得するように構成される信号処理ユニット。
（項目１３）
前記デジタル送信ビーム成形器サブシステムが、二重データレート（ＤＤＲ）出力を有する並列／直列変換器をさらに備え、
前記デジタル送信ビーム成形器サブシステムが、前記送信超音波信号の微細遅延および半周期部分を、前記並列／直列変換器によって直列ビット流に変換されるビットワードに符号化することによって、少なくとも［１／（２×ＦＰＧＡ ｆｃ）］以上の遅延分解能時間で最大少なくとも５５ＭＨｚの送信中心周波数を有する超音波信号を送信するように構成される、項目１２に記載の信号処理ユニット。
（項目１４）
前記デジタル送信ビーム成形器サブシステムが、前記送信超音波信号の微細遅延および半周期部分を、前記並列／直列変換器によって直列ビット流に変換された１６ビットワードに符号化することによって、少なくとも［１／（２×ＦＰＧＡ ｆｃ）］以上の遅延分解能時間で最大少なくとも５５ＭＨｚの送信中心周波数を有する超音波信号を送信するように構成される、項目１３に記載の信号処理ユニット。
（項目１５）
前記送信超音波信号が、正の送信パルス波、および負の送信パルス波から成り、前記送信パルス波および負のパルス波が別個に調節可能である、項目１３に記載の信号処理ユニット。
（項目１６）
前記送信超音波信号が、送信サイクル数から成り、前記送信サイクル数が調節可能である、項目１５に記載の信号処理ユニット。
（項目１７）
前記フロントエンド電子回路モジュールが、交換可能な差込みモジュールとして構成される、項目１２に記載の信号処理ユニット。
（項目１８）
前記信号処理ユニットが、前記受信超音波信号を前記アレイド超音波振動子から取得するように構成され、前記アレイド超音波振動子が、線形アレイ振動子、位相アレイ振動子、二次元（２−Ｄ）アレイ振動子、曲線アレイ振動子から成る群から選択される、項目１２に記載の信号処理ユニット。
（項目１９）
前記送信中心周波数が、約１５ＭＨｚ〜少なくとも５５ＭＨｚである、項目１２に記載の信号処理ユニット。
（項目２０）
前記送信中心周波数が約１５ＭＨｚ〜約５５ＭＨｚである、項目１２に記載の信号処理ユニット。
（項目２１）
アレイド超音波イメージングシステム用のデジタル送信ビーム成形器であって、
各々がＦＰＧＡクロック周波数（ＦＰＧＡ ｆｃ）を有する１つまたは複数のＦＰＧＡと、
二重データレート（ＤＤＲ）出力を有する並列／直列変換器とを備え、
前記デジタル送信ビーム成形器が、前記送信超音波信号の微細遅延および半周期部分を、前記並列／直列変換器によって直列ビット流に変換されるビットワードに符号化することによって、少なくとも［１／（２×ＦＰＧＡ ｆｃ）］以上の遅延分解能時間で最大少なくとも５５ＭＨｚの送信中心周波数を有する超音波信号を送信するように構成される送信ビーム成形器。
（項目２２）
前記送信超音波信号が、正の送信パルス波および負の送信パルス波から成り、前記送信パルス波および負の送信パルス波が個々に調節可能である、項目２１に記載のデジタル送信ビーム成形器。
（項目２３）
前記送信超音波信号が送信サイクル数から成り、前記送信サイクル数が調節可能である、項目２２に記載のデジタル送信ビーム成形器。
（項目２４）
前記デジタル送信ビーム成形器が、アレイド超音波振動子と動作可能に接続され、前記アレイド超音波振動子が、線形アレイ振動子、位相アレイ振動子、二次元（２−Ｄ）アレイ振動子、および曲線アレイ振動子から成る群から選択される、項目２１に記載のデジタル送信ビーム成形器。
（項目２５）
前記送信中心周波数が約１５ＭＨｚ〜少なくとも５５ＭＨｚである、項目２１に記載のデジタル送信ビーム成形器。
（項目２６）
前記送信中心周波数が、約１５ＭＨｚ〜約５５ＭＨｚである、項目２１に記載のデジタル送信ビーム成形器。
（項目２７）
前記デジタル送信ビーム成形器が、前記送信超音波信号の微細遅延および半周期部分を、前記並列／直列変換器によって直列ビット流に変換される１６ビットワードに符号化することによって、少なくとも［１／（２×ＦＰＧＡ ｆｃ）］以上の遅延分解能時間で最大少なくとも５５ＭＨｚの送信中心周波数を有する超音波信号を送信するように構成される、項目２１に記載のデジタル送信ビーム成形器。
（項目２８）
超音波イメージングシステムであって、
最大少なくとも５５メガヘルツ（ＭＨｚ）の送信中心周波数で、送信超音波信号を被検体内に送信するための複数の素子を有するアレイド超音波振動子と、
前記アレイド超音波振動子に動作可能に接続された信号処理ユニットと
を備え、前記信号処理ユニットがさらに、
デジタル送信ビーム成形器サブシステムと、
受信ビーム成形器サブシステムと、
フロントエンド電子回路モジュールと、
ビーム成形制御モジュールと、
直交サンプリングを使用し、受信サンプリング周波数を有する信号処理モジュールと、
コンピュータユニットとから構成され、
前記受信サンプリング周波数が選択的に選択されるように構成される超音波イメージングシステム。
（項目２９）
前記受信サンプリング周波数が、前記送信中心周波数とは異なる周波数で選択される、項目２８に記載の超音波イメージングシステム。
（項目３０）
前記受信サンプリング周波数が、前記送信中心周波数と同じ周波数で選択される、項目２８に記載の超音波イメージングシステム。
（項目３１）
前記デジタル送信ビーム成形器サブシステムが、前記受信サンプリング周波数が前記送信焦点深度に依存するように、送信焦点深度をさらに含む、項目２８に記載の超音波イメージングシステム。
（項目３２）
前記受信サンプリング周波数が、前記送信焦点深度が増加するにつれて減少する、項目３０に記載の超音波イメージングシステム。
（項目３３）
前記デジタル送信ビーム成形器サブシステムが、二重データレート（ＤＤＲ）出力を有する並列／直列変換器をさらに備え、
前記デジタル送信ビーム成形器が、前記送信超音波信号の微細遅延および半周期部分を、前記並列／直列変換器によって直列ビット流に変換されるビットワードに符号化することによって、少なくとも［１／（２×ＦＰＧＡ ｆｃ）］以上の遅延分解能時間で最大少なくとも５５ＭＨｚの送信中心周波数を有する超音波信号を送信するように構成される、項目２８に記載の超音波イメージングシステム。
（項目３４）
前記デジタル送信ビーム成形器サブシステムが、前記送信超音波信号の微細遅延および半周期部分を、前記並列／直列変換器によって直列ビット流に変換される１６ビットワードに符号化することによって、少なくとも［１／（２×ＦＰＧＡ ｆｃ）］以上の遅延分解能時間で最大少なくとも５５ＭＨｚの送信中心周波数を有する超音波信号を送信するように構成される、項目３３に記載の超音波イメージングシステム。
（項目３５）
前記送信超音波信号が、正の送信パルス波および負の送信パルス波から成り、前記送信パルス波および負の送信パルス波が個々に調節可能である、項目３３に記載の超音波イメージングシステム。
（項目３６）
前記送信超音波信号が、送信サイクル数から成り、前記送信サイクル数が調節可能である、項目３５に記載の超音波イメージングシステム。
（項目３７）
前記フロントエンド電子回路モジュールが、交換可能な差込みモジュールとして構成される、項目２８に記載の超音波イメージングシステム。
（項目３８）
前記信号処理ユニットが、前記受信超音波信号を前記アレイド超音波振動子から取得するように構成され、前記アレイド超音波振動子が、線形アレイ振動子、位相アレイ振動子、二次元（２−Ｄ）アレイ振動子、および曲線アレイ振動子から成る群から選択される、項目２８に記載の超音波イメージングシステム。
（項目３９）
前記送信超音波信号が、約１５ＭＨｚ〜少なくとも５５ＭＨｚの送信中心周波数を有する、項目２８に記載の超音波イメージングシステム。
（項目４０）
前記送信超音波信号が、約１５ＭＨｚ〜約５５ＭＨｚの送信中心周波数を有する、項目２８に記載の超音波イメージングシステム。
（項目４１）
超音波イメージングシステムであって、
最大少なくとも５５メガヘルツ（ＭＨｚ）の送信中心周波数で、送信超音波信号を被検体内に送信するための複数の素子を有するアレイド超音波振動子であって、前記前記アレイド超音波振動子が、少なくとも５．０ミリメートル（ｍｍ）の視野を有する前記アレイド超音波振動子と、
前記アレイド超音波振動子と動作可能に接続される信号処理ユニットであって、
前記処理ユニットが、デジタル送信および受信ビーム成形器サブシステムと、フロントエンド電子回路モジュールと、ビーム成形器制御装置および信号処理モジュールと、コンピュータユニットとをさらに備える信号処理ユニットとを備え、
前記信号処理ユニットが、複数の素子を有する前記アレイド超音波振動子から、少なくとも毎秒２０フレーム（ｆｐｓ）のフレームレートで受信超音波信号を取得するように構成され、前記受信超音波信号が少なくとも１５ＭＨｚの周波数を有する超音波イメージングシステム。
（項目４２）
前記信号処理ユニットが、前記受信超音波信号から超音波画像をさらに生成する、項目４１に記載のシステム。
（項目４３）
前記受信超音波信号が、前記取得レートより低速の表示レートで超音波画像を生成するように、前記信号処理ユニットによって処理される、項目４２に記載のシステム。
（項目４４）
前記生成された超音波画像の表示レートが約１００ｆｐｓ以下である、項目４３に記載のシステム。
（項目４５）
前記生成された超音波画像の表示レートが約３０ｆｐｓ以下である、項目４４に記載のシステム。
（項目４６）
前記超音波画像が、Ｂモード、Ｍモード、ドップラーモード、ＲＦモード、３−Ｄモードから成る群から選択される超音波モードの前記信号処理ユニットによって生成される、項目４２に記載のシステム。
（項目４７）
前記信号処理ユニットが、前記受信超音波信号を前記アレイド超音波振動子から取得するように構成され、前記アレイド超音波振動子が、線形アレイ振動子、位相アレイ振動子、二次元（２−Ｄ）アレイ振動子、および曲線アレイ振動子から成る群から選択される、項目４１に記載のシステム。
（項目４８）
前記アレイド超音波振動子が、少なくとも１５ＭＨｚの中心動作周波数を有し、前記アレイド超音波振動子が、前記アレイド超音波振動子の送信中心周波数における音の波長の２．０倍以下の素子ピッチを有する、項目４１に記載のシステム。
（項目４９）
前記アレイド超音波振動子が、前記アレイド超音波振動子の送信中心周波数における音の波長の１．５倍以下の素子ピッチを有する、項目４１に記載のシステム。
（項目５０）
前記デジタル受信ビーム成形器サブシステムが、少なくとも１つのフィールドプログラマブルゲートアレイ（ＦＰＧＡ）デバイスを使用することを含む、項目４１に記載のシステム。
（項目５１）
前記デジタル送信ビーム成形器サブシステムが、少なくとも１つのフィールドプログラマブルゲートアレイ（ＦＰＧＡ）デバイスを使用することを含む、項目４１に記載のシステム。
（項目５２）
フロントエンド電子回路モジュールが、送信回路および受信チャネルをさらに備え、前記送信回路が、２つの電界効果トランジスタ（ＦＥＴ）を介して、中心タップ巻線を含む変換器に接続された送信電源電圧を備え、前記受信チャネルに対する入力が、前記変換器の前記二次巻線の第２端部に接続され、その結果、前記送信電源電圧が実質的にゼロに設定され、前記２つのＦＥＴに電源が投入され、前記受信チャネルが信号を受信し、前記変換器が送信信号を生成し、前記送信回路が信号を送信する時に、前記送信信号を前記アレイド超音波振動子に結合する、項目４１に記載のシステム。
（項目５３）
前記フロントエンド電子回路モジュールが、各々の受信チャネルに２つ以上の信号サンプラをさらに備える、項目５２に記載のシステム。
（項目５４）
前記信号サンプラがアナログデジタル変換器である、項目５３に記載のシステム。
（項目５５）
前記信号サンプラが直交サンプリングを使用して、受信信号をサンプリングする、項目５３に記載のシステム。
（項目５６）
前記信号サンプラが、９０°位相が外れたサンプリングクロックを備える、項目５５に記載のシステム。
（項目５７）
前記サンプリングクロックが、受信超音波信号の前記中心周波数にほぼ等しい受信クロック期間を有する、項目５６に記載のシステム。
（項目５８）
受信クロック期間未満の遅延分解能が、取得信号を処理するために使用される、項目５７に記載のシステム。
（項目５９）
前記遅延分解能が、前記受信クロック期間の１／１６である、項目５８に記載のシステム。
（項目６０）
複数の素子を有する前記アレイド超音波振動子の各々の素子が、受信チャネルに動作可能に接続される、項目４１に記載のシステム。
（項目６１）
複数の素子を有する前記アレイド超音波振動子の素子の数が、受信チャネルの数より多い、項目６０に記載のシステム。
（項目６２）
複数の素子を有する前記アレイド超音波振動子が、少なくとも３２個の受信チャネルに動作可能に接続される少なくとも６４個の素子を備える、項目６０に記載のシステム。
（項目６３）
複数の素子を有する前記アレイド超音波振動子が、６４個の受信チャネルに動作可能に接続される２５６個の素子を備える、項目６０に記載のシステム。
（項目６４）
複数の素子を有する前記アレイド超音波振動子が、１２８個の受信チャネルに動作可能に接続される２５６個の素子を備える、項目６０に記載のシステム。
（項目６５）
複数の素子を有する前記アレイド超音波振動子が、２５６個の受信チャネルに動作可能に接続される２５６個の素子を備える、項目６０に記載のシステム。
（項目６６）
複数の素子を有する前記アレイド超音波振動子が、２５６個の素子を備える、項目６０に記載のシステム。
（項目６７）
５１２本の超音波ラインが生成され、前記被検体内に送信され、前記生成された超音波画像の各々のフレームごとに、前記被検体から受信される、項目６６に記載のシステム。
（項目６８）
２５６本の超音波ラインが生成され、前記被検体内に送信され、前記生成された超音波画像の各々のフレームごとに、前記被検体から受信される、項目６６に記載のシステム。
（項目６９）
少なくとも２本の超音波ラインが生成され、前記被検体内に送信され、前記生成された超音波画像の各々のフレームごとに、前記アレイの各々の素子において前記被検体から受信される、項目４１に記載のシステム。
（項目７０）
１本の超音波ラインが生成され、前記被検体内に送信され、前記生成された超音波画像の各々のフレームごとに、前記アレイの各々の素子において前記被検体から受信される、項目４１に記載のシステム。
（項目７１）
前記受信超音波信号が、毎秒少なくとも２００フレーム数（ｆｐｓ）の取得レートで取得される、項目７０に記載のシステム。
（項目７２）
複数の素子を有する前記アレイド超音波振動子が、前記振動子の前記中心送信周波数の波長に等しい距離だけ分離される、項目４１に記載のシステム。
（項目７３）
前記中心送信周波数が、１５ＭＨｚ、２０ＭＨｚ、３０ＭＨｚ、４０ＭＨｚ、５０ＭＨｚ、および５５ＭＨｚから成る群から選択される、項目７２に記載のシステム。
（項目７４）
複数の素子を有する前記アレイド超音波振動子の長さが前記振動子の視野に等しい、項目４１に記載のシステム。
（項目７５）
複数の素子を有する前記アレイド超音波振動子が、約１５ＭＨｚ〜約８０ＭＨｚの範囲内の中心周波数で、前記被検体内に送信超音波を送信することができる、項目４１に記載のシステム。
（項目７６）
前記受信超音波信号が、少なくとも２００ｆｐｓのフレームレートで取得される、項目４１に記載のシステム。
（項目７７）
前記受信超音波信号が、約１００ｆｐｓ〜約２００ｆｐｓのフレームレートで取得される、項目４１に記載のシステム。
（項目７８）
前記超音波画像が、約１５０ミクロン（μｍ）以下の方位分解能を有する、項目４１に記載のシステム。
（項目７９）
前記超音波画像が、約７５ミクロン（μｍ）以下の距離分解能を有する、項目７８に記載のシステム。
（項目８０）
前記超音波画像が、約３０ミクロン（μｍ）以下の空間分解能を有する、項目７９に記載のシステム。
（項目８１）
前記送信超音波信号が、約１．０ｍｍ〜約３０．０ｍｍの深さで集束することが可能な、項目４１に記載のシステム。
（項目８２）
前記送信超音波信号が、約３．０ｍｍ〜約１０．０ｍｍの深さで集束することが可能な、項目８１に記載のシステム。
（項目８３）
前記送信超音波信号が、約２．０ｍｍ〜約１２．０ｍｍの深さで集束することが可能な、項目８１に記載のシステム。
（項目８４）
前記送信超音波信号が、約１．０ｍｍ〜約６．０ｍｍの深さで集束することが可能な、項目８１に記載のシステム。
（項目８５）
前記送信超音波信号が、約３．０ｍｍ〜約８．０ｍｍの深さで集束することが可能な、項目８１に記載のシステム。
（項目８６）
前記送信超音波信号が、約５．０ｍｍ〜約１８．０ｍｍの深さで集束することが可能な、項目８１に記載のシステム。
（項目８７）
超音波画像を生成するシステムであって、
最大少なくとも５５メガヘルツ（ＭＨｚ）の中心動作周波数で超音波を生成して被検体内に送信し、超音波信号を前記被検体から受信するための複数の素子を有するアレイド超音波振動子と、
超音波画像フレームを生成するための処理ユニットであって、前記アレイド超音波振動子の各々の素子が、２本以上の超音波ラインを前記被検体内に送信し、前記生成された超音波画像の各々のフレームについて２本以上のエコー超音波ラインを前記被検体から受信する処理ユニットと
を備えるシステム。
（項目８８）
前記アレイド超音波振動子が、線形アレイ振動子、位相アレイ振動子、二次元（２−Ｄ）アレイ振動子、および曲線アレイ振動子から成る群から選択される、項目８７に記載のシステム。
（項目８９）
前記アレイド超音波振動子の中心動作周波数が少なくとも１５ＭＨｚであり、前記アレイド超音波振動子が、前記アレイド超音波振動子の送信中心周波数における音の波長の２倍以下に等しい素子ピッチを有する、項目８７に記載のシステム。
（項目９０）
超音波画像を生成するシステムであって、
最大少なくとも５５メガヘルツ（ＭＨｚ）の周波数で超音波を生成して被検体内に送信し、超音波信号を前記被検体から受信するための複数の素子を有するであって、各々の素子が、受信チャネルに動作可能に接続されるアレイド超音波振動子と、
前記受信超音波信号を取得し、超音波画像を前記取得信号から生成するための処理ユニットであって、前記処理ユニットが、前記信号を取得するための直交サンプリングを使用する複数の信号サンプラを含む処理ユニットと
を備えるシステム。
（項目９１）
前記超音波画像が、Ｂモード、Ｍモード、ドップラーモード、ＲＦモード、および３−Ｄモードから成る群から選択される超音波モードで生成される、項目９０に記載のシステム。
（項目９２）
前記アレイド超音波振動子が、線形アレイ振動子、位相アレイ振動子、二次元（２−Ｄ）アレイ振動子、および曲線アレイ振動子から成るく群から選択される、項目９０に記載のシステム。
（項目９３）
前記アレイド超音波振動子が、少なくとも２０ＭＨｚの中心動作周波数を有し、前記アレイド超音波振動子が前記アレイド超音波振動子の送信中心周波数における音の波長の２倍以下に等しい素子ピッチを有する、項目９０に記載のシステム。
（項目９４）
前記アレイド超音波振動子の各々の素子が、受信チャネルに動作可能に接続される、項目９０に記載のシステム。
（項目９５）
前記アレイド超音波振動子の素子の数が受信チャネルの数より多い、項目９４に記載のシステム。
（項目９６）
前記処理ユニットが、各々の受信チャネルの２つ以上の信号サンプラを含む、項目９４に記載のシステム。
（項目９７）
前記信号サンプラがアナログデジタル変換器である、項目９６に記載のシステム。
（項目９８）
前記信号サンプラが、９０°位相が外れたサンプリングクロックを備える、項目９７に記載のシステム。
（項目９９）
前記サンプリングクロックが、受信超音波信号の中心周波数にほぼ等しい受信クロック期間を有する、項目９８に記載のシステム。
（項目１００）
受信クロック期間未満の遅延分解能が、前記取得信号を処理するために使用される、項目９９に記載のシステム。
（項目１０１）
前記遅延分解能が、前記受信クロック期間の１／１６である、項目１００に記載のシステム。
（項目１０２）
取得信号が、補間フィルタリング法を使用して処理される、項目９０に記載のシステム。
（項目１０３）
前記処理ユニットが受信ビーム成形器を備え、前記受信ビーム成形器が、少なくとも１つのフィールドプログラマブルゲートアレイ（ＦＰＧＡ）デバイスを使用してインプリメントされる、項目９０に記載のシステム。
（項目１０４）
前記処理ユニットが送信ビーム成形器を備え、前記送信ビーム成形器が、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）デバイスを使用してインプリメントされる、項目９０に記載のシステム。
（項目１０５）
超音波画像を生成するためのシステムであって、
最大少なくとも５５メガヘルツ（ＭＨｚ）の周波数、および少なくとも５００ヘルツ（Ｈｚ）のパルス繰返し周波数（ＰＲＦ）における超音波を生成して被検体内に送信するための複数の素子を有するアレイド超音波振動子と、
カラーフロードップラー超音波画像を前記受信超音波から生成するための処理ユニットと
を備えるシステム。
（項目１０６）
前記アレイド超音波振動子が、線形アレイ振動子、位相アレイ振動子、二次元（２−Ｄ）アレイ振動子、および曲線アレイ振動子から成る群から選択される、項目１０５に記載のシステム。
（項目１０７）
前記アレイド超音波振動子が、少なくとも２０ＭＨｚの中心動作周波数を有し、前記アレイド超音波振動子が、前記アレイド超音波振動子の送信中心周波数における音の波長の２倍以下に等しい素子ピッチを有する、項目１０５に記載のシステム。
（項目１０８）
前記ＰＲＦが約５００Ｈｚ〜約７５ＫＨｚである、項目１０５に記載のシステム。
（項目１０９）
超音波画像を生成するためのシステムであって、
最大少なくとも５５メガヘルツ（ＭＨｚ）の周波数、および少なくとも５００ヘルツ（Ｈｚ）のパルス繰返し周波数（ＰＲＦ）における超音波を生成して被検体内に送信し、超音波を前記被検体から受信するための複数の素子を有するアレイド超音波振動子であって、前記アレイド超音波振動子が、少なくとも５．０ミリメートル（ｍｍ）の視野を有するアレイド超音波振動子と、
パルス波ドップラー超音波画像を前記受信超音波から生成するための処理ユニットとを備えるシステム。
（項目１０４）
前記アレイド超音波振動子が、線形アレイ振動子、位相アレイ振動子、二次元（２−Ｄ）アレイ振動子、曲線アレイ振動子から成る群から選択される、項目１０９に記載のシステム。
（項目１０５）
前記アレイド超音波振動子が、少なくとも１５ＭＨｚの中心動作周波数を有し、前記アレイド超音波振動子が、前記アレイド超音波振動子の送信中心周波数における音の波長の少なくとも２倍以下に等しい素子ピッチを有する、項目１０９に記載のシステム。
（項目１０６）
前記ＰＲＦが約５００Ｈｚ〜約１５０ＫＨｚである、項目１０９に記載のシステム。
（項目１１３）
超音波画像を生成するシステムであって、
最大少なくとも１５メガヘルツ（ＭＨｚ）の周波数における超音波を生成して被検体内に送信し、超音波信号を前記被検体から受信するための複数の素子を有するアレイド超音波振動子であって、前記アレイド超音波振動子が少なくとも２．０ミリメートル（ｍｍ）の視野を有するアレイド超音波振動子と、
毎秒少なくとも３００フレーム数（ｆｐｓ）の取得レートで前記受信超音波信号を取得し、超音波画像を前記取得信号から生成するための処理ユニットと
を備えるシステム。
（項目１１４）
前記アレイド超音波振動子が、線形アレイ振動子、位相アレイ振動子、二次元（２−Ｄ）アレイ振動子、および曲線アレイ振動子から成る群から選択される、項目１１３に記載のシステム。
（項目１１５）
前記アレイド超音波振動子が、少なくとも２０ＭＨｚの中心動作周波数を有し、前記アレイド超音波振動子が、前記アレイド超音波振動子の送信中心周波数における音の波長の２倍以下に等しい素子ピッチを有する、項目１１３に記載のシステム。
（項目１１６）
ＦＰＧＡ ｆｃが、前記１つまたは複数のＦＰＧＡの動作可能な最高周波数である、項目１に記載の超音波イメージングシステム。
（項目１１７）
ＦＰＧＡ ｆｃが、前記１つまたは複数のＦＰＧＡの動作可能な最高周波数である、項目１２に記載の信号処理ユニット。
（項目１１８）
ＦＰＧＡ ｆｃが、前記１つまたは複数のＦＰＧＡの動作可能な最高周波数である、項目２１に記載のデジタル送信ビーム成形器。
図１は、計算動作環境のブロック図形式の表現である。 図２Ａ〜２Ｃは、本発明の例示的な略図によるＰＺＴスタックの例示的な上面図、下面図および断面図であり、上面図は、ＰＺＴスタックの上部および下部において、上にあるレンズから外側に延在する接地電気層の部分を示し、下面図は、長手方向に延在する縁部において、個々の信号電極素子間の誘電体層の露出部分を示す（理解されるとおり、個別化信号電極素子−ＰＺＴスタックの素子１つ当たり１つの信号電極を示す線は、ＰＺＴスタックの中心部分に示されていない）。 図３Ａは、図２Ａ〜２ＣのＰＺＴスタックと共に使用されるインターポーザの上面平面図であり、振動子の中心開口部の隣接部分から外側に延在する電気トレースと、インターポーザの上部および下部部分に位置する電気トレースとを示し、インターポーザの表面の一部分に配置される誘電体層であって、インターポーザの長手方向軸に平行な軸に沿って位置する千鳥状のウェルのアレイを画定し、各々のウェルが、インターポーザの電気トレースと連通する誘電体層を示し、ＰＺＴスタックが誘電体層上に実装され、熱が加えられるとはんだが融解し、個々の素子信号電極と、インターポーザ上の個々のトランスとの間に所望の電気的に導通を形成するように、誘電体層内の各々のウェル内に実装されるはんだペーストボールバンプをさらに示す。図３Ｂは、図３Ａの下にあるインターポーザの誘電体層の千鳥状ウェル、および電気トレースの部分拡大図であり、ウェルは、はんだペーストボールバンプを収納するサイズになっている。 図４Ａは、誘電体層上に実装された図２ＡのＰＺＴスタック、および図３Ａのインターポーザの上面平面図である。図４Ｂは、誘電体層上に実装された図２ＡのＰＺＴスタック、および図３Ａのインターポーザの上面平面図であり、ＰＺＴスタックと、下にあるインターポーザと、これらの間に実装され、インターポーザ上の個々の素子信号電極と電気トレースとの間に電気接続を形成するはんだペーストボールバンプとの間の実装関係を示すために透明な層としてＰＺＴスタックが示されている。 図５Ａは、本発明の振動子が実装される例示的な回路基板であって、複数の基板電気トレースが回路基板上に形成され、各々の基板電気トレースが、振動子の電気トレースに結合するように構成された近位端と、コネクタ、たとえばそれを通して信号を伝達するためのケーブルに結合するように構成された遠位端とを有する回路基板の略上面平面図である。 図５Ｂは、７５ミクロンピッチを有する例示的な２５６素子アレイを実装するための例示的な回路基板の上面平面図である。 図５Ｃは、回路基板の下にある接地層と連通する図５Ｂの回路基板のバイアの上面平面図である。 図６は、例示的な回路基板の一部分の上面平面図であり、領域Ａには、インターポーザ上の電気トレースにワイヤボンドされ、その結果、回路基板の接地パッドにワイヤボンドされる振動子の接地電極層を示し、さらに、領域Ｂには、回路基板の個々の基板電気トレースにワイヤボンドされる振動子の個々の電気トレースを示す。 図７Ａは、図６の領域Ａの部分拡大断面図であり、はんだペーストボールバンプの周囲、およびＰＺＴスタックとインターポーザとの間に配置された誘電体層を示す。図７Ｂは、図６の領域Ｂの部分拡大断面図であり、ＰＺＴスタックとインターポーザとの間の誘電体層を示す。 図８Ａおよび８Ｂは、回路基板の一部分に実装された例示的な振動子の部分断面図を示す。 図９は、回路基板の一部分に実装された例示的な振動子の領域Ｂの拡大部分図を示す。 図１０は、インターポーザを備えない振動子の部分拡大断面図であり、下にある回路基板上に実装されたはんだペーストボールバンプであって、各々のボールバンプが、回路基板の１つの基板電気トレース上に実装されているはんだペーストボールバンプを示し、ＰＺＴスタックの個々の素子信号電極が、個々のボールバンプを介して、回路基板の個々の基板電気トレースに電気的に導通するように、個々の基板電気トレース上に実装されたＰＺＴスタックを示す。 図１１Ａは、回路基板の接地パッドにワイヤボンドされたインターポーザを備えない振動子の接地電極層を示す図１０の部分拡大断面図である。図１１Ｂは、回路基板の電気トレースと、ＰＺＴスタックの素子信号電極との間に配置され、これらの電気トレースおよび素子信号電極と電気的に連通するボールバンプを示す図１０の部分拡大断面図である。 図１２Ａは、フレックス回路基板、およびこの回路基板に実装された１対のＳａｍｔｅｃ ＢＴＨ−０９０ コネクタを示す略図である。 図１２Ｂは、図５Ｂおよび１２Ａに示すコネクタの例示的なピン配列テーブルである。 図１２Ｂは、図５Ｂおよび１２Ａに示すコネクタの例示的なピン配列テーブルである。 図１２Ｂは、図５Ｂおよび１２Ａに示すコネクタの例示的なピン配列テーブルである。 図１３は、１対のＢＳＨ−０９０コネクタを介して、フレックス回路基板上のＳａｍｔｅｃ ＢＴＨ−０９０ コネクタの対に動作可能に結合された個々の同軸ケーブルの側面図を示す略図である。 図１４は、ＢＳＨ−０９０コネクタの１つに接続されたケーブル内の同軸リードの半分の例示的な平面図を示す略図である。 図１５Ａは、折り畳まれたフレックス回路基板に接続された医療用ケーブル組立体の遠位端の例示的な平面図を示し、ケーブルの近位端（図示しない）はマルチピンＺＩＦコネクタを備え、このコネクタは、超音波システムとインターフェースし、本発明の１つまたは複数の態様を実施するために使用される。 図１５Ｂは、例示的なＺＩＦコネクタ、たとえばＩＴＴ Ｃａｎｎｏｎ ＤＬＭ６コネクタを有するマルチピンＺＩＦコネクタに対する医療用ケーブル組立体の個々の同軸ケーブルの例示的な終端ピン配列を示す。 図１６は、例示的な超音波イメージングシステムを示すブロック図である。 図１７は、図１６に示されている例示的な超音波イメージングシステムをさらに示すブロック図である。 図１７は、図１６に示されている例示的な超音波イメージングシステムをさらに示すブロック図である。 図１７は、図１６に示されている例示的な超音波イメージングシステムをさらに示すブロック図である。 図１７は、図１６に示されている例示的な超音波イメージングシステムをさらに示すブロック図である。 図１８ａは、例示的な受信ビーム成形器、送信ビーム成形器、フロントエンド電子回路、および関連する構成要素を示す略図である。 図１８ｂは、図１８ａに示されているフロントエンド電子回路のさらに詳細を示す例示的な実施態様である。 図１８ｃは、本発明による一実施態様の受信コントローラの例示的な実施態様である。 図１８ｄは、本発明による一実施態様の例示的な送信コントローラ（ＴＸコントローラ）の図である。 図１９は、例示的なビーム成形器制御盤を示すシステム信号処理ブロック図である。 図２０は、ＴＸ／ＲＸスイッチおよびパルサー、並びに関連回路構成の略図である。 図２１は、ＴＸ／ＲＸスイッチおよびパルサー、並びに関連回路構成を示す別の実施態様の略図である。 図２２は、例示的な送信ビーム成形器制御のブロック図である。 図２２Ａ〜２２Ｃは、例示的な波形を使用して、「Ａ」および「Ｂ」信号の微細遅延、パルス幅、および不感時間を変更する方法を示す。 図２２Ａ〜２２Ｃは、例示的な波形を使用して、「Ａ」および「Ｂ」信号の微細遅延、パルス幅、および不感時間を変更する方法を示す。 図２２Ａ〜２２Ｃは、例示的な波形を使用して、「Ａ」および「Ｂ」信号の微細遅延、パルス幅、および不感時間を変更する方法を示す。 記載無し 図２４は、例示的な超音波イメージングシステムのシステム電子回路の概要を示す。 図２５は、直交サンプリングの例示的な単一チャネル遅延スキームを示す。 図２５Ｂは、本発明の一実施態様による補間フィルタ、位相回転、および動的アポダイゼーションを実施する別の方法である。 図２５Ｂは、本発明の一実施態様による補間フィルタ、位相回転、および動的アポダイゼーションを実施する別の方法である。 図２６は、受信制御信号を記憶するための例示的な制御ＲＡＭを示す。 図２６Ａは、アレイド振動子の中心および外側素子の例示的なビーム成形器遅延制御信号を示す。 図２７は、例示的な送信／受信同期スキームのブロック図である。 図２７Ａは、別の例示的な送信／受信同期スキームのブロック図である。 図２８は、ビーム成形器出力記憶装置の例示的なＲＦメモリバッファを示す。 図２９は、例示的な超音波イメージングシステムの例示的なシステムソフトウェアの概要を示す。 図３０は、例示的な超音波イメージングシステムのメインシステムソフトウェアのアプリケーションの概要である。 図３１は、例示的な超音波イメージングシステムの例示的なモジュラーシステムを示す。 図３２は、例示的な送信周波数、半周期時間、およびパルス持続時間を示す。 図３３は、３０ＭＨｚ信号スペクトルの例示的な帯域幅サンプリングを示す。 図３４は、サンプル周波数の０．９倍で直交サンプリングされた例示的な正弦波を示す。 図３４Ａは、ＱおよびＩサンプリング点に対する図３４の１６のサンプル点の例示的な図である。 図３４Ｂは、ＱおよびＩサンプルの間に点０〜３を補間する８つのサンプルのウィンドウの例示的な図である。 図３４Ｃは、点４〜１５を補間するために、１つのサンプルだけ前方の移動する図３４の例示的なウィドウである。 図３５は、ＩおよびＱ波形の例示的な補間点を示す。 図３６は、線形アレイから単一光線ラインを取得するための例示的な直交サンプルを示す。 図３７Ａおよび３７Ｂは、同じ範囲点だが、半波長に応じて異なる光路長を有する範囲点から返される２つの例示的なチャネル信号を示す。 図３８は、例示的な曲線アレイ振動子による３〜１マルチライン走査を示す。 図３９は、補間遅延法の概念的な実施を示す。 図４０は、補間遅延法の例示的な３−１マルチライン動作を示す。 図４１は、相補型（Ｃｏｍｐｌｉｍｅｎｔａｒｙ）ヒルベルト変換フィルタの概略設計図を示す。 本明細書に含まれ、本明細書を構成する添付の図面は、本発明によるいくつかの実施態様およびその説明を示し、本発明の原理を説明する上で役に立つ。
本発明は、本発明の以下の詳細な説明、この説明に含まれる実施例、図面、並びに上記および以下の説明を参照することにより、より容易に理解されるであろう。
本発明の化合物、組織生物、物品、デバイス、および／または方法を開示および説明する前に、本発明は、特定の方法、特定の構成要素、または特定のコンピュータアーキテクチャに限られるのではなく、これらは、当然変化することを理解するべきである。また、本明細書で使用される専門用語は、特定の実施態様のみを説明するためのものであり、制限することを意図するのではないと考えるべきである。本明細書および添付の請求の範囲に使用されるとおり、単数形の不定冠詞および定冠詞は、文脈上明らかにそうではない場合を除いて、複数の指示対象を含む。したがって、たとえば、「１つの処理ユニット」または「１つの受信チャネル」と言及する場合、２つ以上のこうした処理ユニットまたは受信チャネルなどを含む。
範囲は、本明細書では、「ほぼ」特定のある値から、および／または「ほぼ」特定の別の値まで表現される。このような範囲を表現する場合、別の実施態様は、ある特定の値から、および／または他の特定の値までを含む。同様に、値が、先行詞の「約」を使用して近似値として表現される場合、特定の値が別の実施態様を構成すると考えられる。さらに、各々の範囲の端点は、他の端点に関連する場合、および他の端点に関係ない場合の両方で重要である。「任意の」または「任意に」とは、以下で説明する事象または状況が生じるか、または生じないこと、およびこの記述は、前記の事象または状況が生じる事例、およびこうした事象または状況が生じない事例を含むことを意味する。
本明細書に開示される例示的なシステムの態様は、汎用計算デバイス、たとえば図１に示すコンピュータ１０１の形式のデバイスを介して実施することができる。コンピュータ１０１の構成要素としては、１つまたは複数のプロセッサまたは処理ユニット１０３と、システムメモリ１１２と、ロセッサ１０３を含む様々なシステム構成要素をシステムメモリ１１２に結合するシステムバス１１３とが挙げられるが、これらだけに限らない。
システムバス１１３は、１つまたは複数のいくつかの可能なタイプのバス構造、たとえばメモリバスまたはメモリコントローラ、周辺機器用バス、アクセラレイティッドグラフィックスポート、およびプロセッサ、または多様なバスアーキテクチャの何れかを使用するローカルバスを表す。一例として、このようなアーキテクチャとしては、業界標準アーキテクチャ（ＩＳＡ）バス、マイクロチャネルアーキテクチャ（ＭＣＡ）バス、強化ＩＳＡ（ＥＩＳＡ）バス、ビデオ周辺機器関連標準化団体（ＶＥＳＡ）ローカルバス、およびメザニンバスとしても知られるペリフェラルコンポーネントインターコネクト（ＰＣＩ）バスを挙げることができる。このバス、および本明細書に記載されているすべてのバスは、有線または無線ネットワーク接続で実施することもできる。バス１１３、および本明細書に記載されているすべてのバスは、有線または無線ネットワーク接続で実施することもでき、プロセッサ１０３、大容量記憶装置１０４、オペレーティングシステム１０５、アプリケーションソフトウェア１０６、データ１０７、ネットワークアダプタ１０８、システムメモリ１１２、入力／出力インターフェース１１０、ディスプレーアダプタ１０９、ディスプレーデバイス１１１、およびヒューマンマシンインターフェース１０２を含むサブシステムの各々は、１つまたは複数のリモートコンピューティングデバイス１１４ａ、ｂ、ｃ内の、この形式のバスを介して接続された物理的に別個の位置に含み、実際上、完全分散システムを実施することができる。
コンピュータ１０１は、一般に、様々なコンピュータ可読媒体を含む。このような媒体は、コンピュータ１０１がアクセス可能な何らかの利用可能な媒体で良く、揮発性および不揮発性媒体、取り外し可能および取り外し不能媒体の両方を含む。システムメモリ１１２は、ランダムアクセスメモリ（ＲＡＭ）などの揮発性メモリ、および／または読み出し専用メモリ（ＲＯＭ）などの不揮発性メモリの形式のコンピュータ可読媒体を含む。システムメモリ１１２は、一般に、データ１０７などのデータ、および／または処理ユニット１０３に直接アクセス可能であるか、および／または処理ユニット１０３上で現在動作しているアプリケーションソフトウェア１０６を含む。
コンピュータ１０１は、その他の取り外し可能／取り外し不能、揮発性／不揮発性コンピュータ記憶媒体も含む。一例として、図１は、コンピュータコード、コンピュータ可読命令、データ構造、プログラムモジュール、およびコンピュータ１０１のその他のデータの不揮発性記憶装置を提供可能な大容量記憶装置１０４を示す。たとえば、大容量記憶装置１０４は、ハードディスク、取り外し可能なハードディスク、磁気カセットもしくはその他の磁気記憶デバイス、フラッシュメモリカード、ＣＤ−ＲＯＭ、デジタルバーサタイルディスク（ＤＶＤ）もしくはその他の光学式記憶装置、ランダムアクセスメモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、電気的消去可能プログラム可能読出し専用メモリ（ＥＥＰＥＲＯＭ）などで良い。
任意の数のプログラムモジュールは、一例としてオペレーティングシステム１０５およびアプリケーションソフトウェア１０６を含む大容量記憶装置１０４上に記憶することができる。オペレーティングシステム１０５およびアプリケーションソフトウェア１０６の各々（または、これらの組合せ）は、プログラミングの要素、およびアプリケーションソフトウェア１０６を含む。データ１０７も、大容量記憶装置１０４上に記憶することができる。データ１０４は、当該技術分野で周知されている１つまたは複数のデータベースの何れかに記憶することができる。こうしたデータベースの例としては、ＤＢ２（登録商標）、Ｍｉｃｒｏｓｏｆｔ（登録商標）、Ａｃｃｅｓｓ、Ｍｉｃｒｏｓｏｆｔ（登録商標）、ＳＱＬ Ｓｅｒｖｅｒ、Ｏｒａｃｌｅ（登録商標）、ｍｙＳＱＬ、ＰｏｓｔｇｒｅＳＱＬなどが挙げられる。データベースは集中させるか、または複数のシステム全体に分散させることができる。
ユーザは、入力デバイス（図示しない）を介してコンピュータ１０１内にコマンドおよび情報を入力することができる。こうした入力デバイスの例としては、キーボード、ポインティングデバイス（たとえば、「マウス」）、マイクロフォン、ジョイスティック、シリアルポート、スキャナなど挙げられるが、これらだけに限らない。上記およびその他の入力デバイスは、システムバス１１３に結合されるヒューマンマシンインターフェース１０２を介して処理ユニット１０３に接続することができるが、その他のインターフェースおよびバス構造、たとえばパラレルポート、ゲームポート、またはユニバーサルシリアルバス（ＵＳＢ）などによって接続される。本発明による位置実施態様の例示的なシステムでは、ユーザは、１つまたは複数の上記の入力デバイスから選択することができる。任意に、ユーザは、トグルスイッチ、スライダー、可変抵抗器、およびその他のユーザインターフェースデバイスなど、様々な制御デバイスも含むことができる。ユーザインターフェースは、処理ユニット１０３に接続することができる。ユーザインターフェースは、本明細書に記載されている処理ユニット１０３の接続部に接続するか、または接続しない状態で、本明細書に記載されている例示的なシステムのその他の機能ブロックに接続することも可能である。
ディスプレーデバイス１１１は、ディスプレーアダプタ１０９などのインターフェースを介して、システムバス１１３に接続することもできる。たとえば、ディスプレーデバイスは、モニターまたはＬＣＤ（液晶ディスプレー）で良い。ディスプレーデバイス１１１のほかに、出力周辺デバイスは、入力／出力インターフェース１１０を介してコンピュータ１０１に接続可能なスピーカ（図示しない）およびプリンタ（図示しない）などの構成要素を含むことができる。
コンピュータ１０１は、１つまたは複数のリモートコンピューティングデバイス１１４ａ、ｂ、ｃに対する論理接続を使用して、ネットワーク環境で動作することができる。一例として、リモートコンピューティングデバイスは、パーソナルコンピュータ、ポータブルコンピュータ、サーバー、ルーター、ネットワークコンピュータ、ピアデバイス、またはその他の共通ネットワークノードなどで良い。コンピュータ１０１とリモートコンピューティングデバイス１１４ａ、ｂ、ｃ間の論理接続は、ローカルエリアネットワーク（ＬＡＮ）および汎用広域ネットワーク（ＷＡＮ）を介して行うことができる。こうしたネットワーク接続は、ネットワークアダプタ１０８を介して行うことができる。ネットワークアダプタ１０８は、有線または無線環境の両方にインプリメントすることができる。こうしたネットワーク環境は、オフィス、企業内コンピュータネットワーク、イントラネット、インターネット１１５では一般的である。リモートコンピュータ１１４ａ、ｂ、ｃは、サーバー、ルーター、ピアデバイス、またはその他の共通ネットワークノードで良く、一般に、コンピュータ１０１に関して上記で述べたすべての、または何れかの要素を含む。ネットワーク環境では、プログラムモジュールおよびデータは、リモートコンピュータ１１４ａ、ｂ、ｃ上に記憶される。論理接続は、ＬＡＮおよびＷＡＮを含む。その他の接続方法を使用することもでき、ネットワークは、「ワールドワイドウェブ」またはインターネットなどを含む。
実例を挙げるため、アプリケーションプログラム、およびオペレーティングシステム１０５などのその他の実行可能プログラムは、本明細書では別個のブロックとして示されているが、こうしたプログラムおよび構成要素は、コンピュータ１０１の様々な記憶構成要素内に様々な時点で存在し、コンピュータのデータプロセッサによって実行される。アプリケーションソフトウェア１０６のインプリメンテーションは、ある形式のコンピュータ可読媒体上に記憶されるか、またはこうしたコンピュータ可読媒体を通して送信される。コンピュータ可読媒体は、コンピュータがアクセス可能な何らかの利用可能な媒体で良い。制限するのではなく一例として、コンピュータ可読媒体は、「コンピュータ記憶媒体」および「通信媒体」を含み、「コンピュータ記憶媒体」は、コンピュータ可読命令、データ構造、プログラムモジュール、またはその他のデータなどの情報を記憶するための何らかの方法または技術でインプリメントされる揮発性および不揮発性、取外し可能および取外し不能媒体を含む。コンピュータ記憶媒体としては、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリもしくはその他のメモリ技術、ＣＤ−ＲＯＭ、デジタルバーサタイルディスク（ＤＶＤ）、またはその他の光学式記憶装置、磁気カセット、磁気テープ、磁気ディスク記憶装置もしくはその他の磁気記憶デバイス、または所望の情報を記憶するために使用することができ、コンピュータがアクセス可能なその他の何らかの媒体が挙げられるが、これらだけに限らない。開示された方法のインプリメンテーションは、ある形式のコンピュータ可読媒体上に記憶されるか、またはこうしたコンピュータ可読媒体を通して送信される。
開示された方法の処理は、ソフトウェア構成要素によって実施することができる。開示された方法は、１つまたは複数のコンピュータまたはその他のデバイスによって実行されるコンピュータ実行可能命令、たとえばプログラムモジュールに一般的に関連して説明する。一般に、プログラムモジュールは、特定のタスクを実行するか、または特定の抽象データタイプをインプリメントするコンピュータコード、ルーチン、プログラム、オブジェクト、コンピュータデータ構造などを含む。開示された方法は、グリッドベースおよび分散計算環境で実施しても良い。分散計算環境では、プログラムモジュールは、メモリ記憶デバイスを含むローカルおよびリモートコンピュータ記憶媒体の両方に配置される。
図示され、本明細書に記載されている例示的なシステムの態様は、ハードウェア、ソフトウェア、およびこれらの組合せの様々な形式でインプリメントすることが可能である。ハードウェアのインプリメンテーションは、当該技術分野で周知されている以下の技術の何れか、またはこれらの組合せを含むことができる：分散電子回路構成要素、データ信号上で論理関数をインプリメントするｔまえの論理ゲートを有する分散論理回路、適切な論理ゲートを有する、アプリケーション特有の集積回路、プログラム可能なゲートアレイ（ＰＧＡ）、フィールドプログラマブルゲートアレイ（ＥＰＧＡ）など。ソフトウェアは、論理関数をインプリメントするために実行可能な命令の順序付きリストを含み、命令実行システム、装置またはデバイス、たとえばコンピュータベースのシステム、プロセッサを含むシステム、または命令実行システム、装置、またはデバイスから命令をフェッチするか、または命令を実行することが可能なその他のシステムによって使用されるか、またはこれらに関連して使用される何らかのコンピュータ可読媒体内に埋め込むことができる。
例示的なシステムの態様は、コンピュータ化システムにインプリメントすることができる。たとえば計算ユニット１０１を含む例示的なシステムの態様は、多数のその他の一般的な用途または特殊な用途の計算システム環境または構成で動作可能である。このシステムおよび方法と共に使用するのに適する周知の計算システム、環境、および／または構成の例としては、パーソナルコンピュータ、サーバーコンピュータ、ラップトップデバイス、およびマルチプロセッサシステムが挙げられるが、これらだけに限らない。追加の実施例としては、セットトップボックス、プログラム可能な家庭用電化製品、ネットワークＰＣ、ミニコンピュータ、メインフレームコンピュータ、上記システムまたはデバイスなどの何れかを含む分散計算環境が挙げられる。
例示的なシステムの態様は、コンピュータによって実行されるプログラムモジュールなど、コンピュータ命令に一般的に関連して説明することができる。一般に、プログラムモジュールは、特定のタスクを実行するか、または特定の抽象データタイプをインプリメントするルーチン、プログラム、オブジェクト構成要素、データ構造などを含む。システムおよび方法は、タスクが、通信ネットワークを通してリンクされるリモート処理デバイスによって実行される分散計算環境でも実施される。分散計算環境では、プログラムモジュールは、メモリ記憶デバイスを含むローカルおよびリモートコンピュータ記憶媒体の両方に配置される。
多くの可能なアプリケーションの中では、上記の実施態様は、小動物の長手方向イメージング調査における解剖学的構造、および血流力学的機能のインビボでの可視化、評価、および測定を可能にする。このシステムは、非常に高度の分解能、画像の均一性、被写界深度、調節可能な送信焦点深度、複数の用途のための複数の送信焦点領域を有する画像を提供することができる。たとえば、超音波画像は、被検体またはその解剖学的部分、たとえば心臓または心臓弁の画像で良い。画像は血液でも良く、腫瘍の血管新生の評価を含む用途に使用することができる。このシステムは、針注射を案内するために使用可能である。
上記の実施態様は、ヒトの臨床、医療、製造（たとえば、超音波検査など）、または１５ＭＨｚ以上の送信周波数で画像を生成することが望ましいその他の用途にも使用可能である。
上記のシステムによる実施態様は、本明細書で詳細に説明されている以下の１つまたは複数を備えることができる：１つまたは複数の信号および画像処理機能から成る処理システムに動作可能に接続することができるアレイ振動子；デジタル送信および受信ビーム成形器サブシステム；アナログフロントエンド電子回路；デジタルビーム成形器コントローラサブシステム；高電圧サブシステム；コンピュータモジュール；電源モジュール；ユーザインターフェース；ビーム成形器を作動させるためのソフトウェア；走査変換器、および本明細書に記載するその他のシステム特徴。
システムに使用されるアレイド振動子は、走査ヘッド内に組み込むことができ、走査ヘッドは、一実施態様ではイメージング時に固定具に取付けられ、その結果、操作者が、通常「フリーハンド」イメージングから生じる振動および動揺がない状態で画像を取得することを可能にする。小動物の被検体は、麻酔設備、および走査ヘッドを被検体に対して自在に配置する手段にアクセスする加熱プラットフォーム上に配置しても良い。走査ヘッドは、イメージング時に固定具に取り付けることができる。固定具は、様々な特徴、たとえば３次元における運動の自由、回転の自由、迅速な解放機構などを有することができる。固定具は、「レールシステム」装置の一部で良く、加熱マウスプラットフォームと一体化することができる。
システムは、小動物のイメージングに使用されるプラットフォームおよび装置であって、操作が容易なプローブ保持装置を有する「レールガイド」タイプのプラットフォームを含むプラットフォームおよび装置に使用することができる。たとえば、上記のシステムは、マルチレールイメージングシステム、米国特許出願第１０／６８３，１６８号「Ｉｎｔｅｇｒａｔｅｄ Ｍｕｌｔｉ−Ｒａｉｌ Ｉｍａｇｉｎｇ Ｓｙｓｔｅｍ」、米国特許出願第１０／０５３，７４８号「Ｉｎｔｅｇｒａｔｅｄ Ｍｕｌｔｉ−Ｒａｉｌ Ｉｍａｇｉｎｇ Ｓｙｓｔｅｍ」、米国特許出願第１０／６８３，８７０号で、２００５年２月８日に発行された現在の米国特許第６，８５１，３９２号「Ｓｍａｌｌ Ａｎｉｍａｌ Ｍｏｕｎｔ Ａｓｓｅｍｂｌｙ」、および米国特許出願第１１／０５３，６５３号「Ｓｍａｌｌ Ａｎｉｍａｌ Ｍｏｕｎｔ Ａｓｓｅｍｂｌｙ」に記載されている小動物実装組立体と共に使用することができ、これらは各々、引用することにより全体として本明細書に援用する。
小動物はイメージング時に麻酔されて、心拍数および体温などの重要な生理学的パラメータを監視することができる。したがって、システムの実施態様は、処理および表示用のＥＣＧおよび温度信号を取得するための手段を備える。システムの一実施態様は、ＥＣＧ、呼吸作用、または血圧波形などの生理学的波形を表示することもできる。
概要
本明細書では、複数の素子を有する超音波振動子から受信超音波信号を取得するように構成された信号処理ユニットを含む超音波信号取得システムの実施態様を提供する。システムは、少なくとも毎秒２０フレーム（ｆｐｓ）のフレームレートで、少なくとも５．０ミリメートル（ｍｍ）の視野を有する振動子を使って、少なくとも１５メガヘルツ（ＭＨｚ）の周波数を有する超音波信号を受信するように構成される。その他の実施態様では、超音波信号は、５０、１００、または２００（ｆｐｓ）の取得レートで取得することができる。任意に、超音波信号は、毎秒２００フレーム数（ｆｐｓ）以上の取得レートで取得することができる。その他の実施例では、受信超音波信号は、約１００ｆｐｓ〜２００ｆｐｓの範囲内のフレームレートで取得することができる。いくつかの例示的な態様では、振動子の長さは視野に等しい。視野は、心臓学用の小動物の心臓および周囲組織、並びに腹部イメージング用の実物大の胎児など、関連する臓器を含むのに十分な広さにすることができる。一実施態様では、振動子の双方向帯域幅は、約５０％〜１００％で良い。任意に、振動子の双方向帯域幅は、約６０％〜７０％で良い。双方向帯域幅は、振動子が超音波の送信機、および受信器の両方として使用される時に生じる振動子の帯域幅を意味し、つまり双方向帯域幅は、二乗単方向スペクトルの帯域幅である。
処理ユニットは、取得超音波信号から超音波画像を生成する。取得した信号は、取得レートより遅い表示レートで超音波画像を生成するように処理される。任意に、生成超音波画像は、１００ｆｐｓ以下の表示レートを有することが可能である。たとえば、生成超音波画像は、３０ｆｐｓ以下の表示レートを有する。視野は、約２．０ｍｍ〜約３０．０ｍｍの範囲を有することができる。比較的小さい視野を使用する場合、処理ユニットは、少なくとも毎秒３００フレーム数（ｆｐｓ）の取得レートで受信超音波信号を得することができる。その他の実施例では、取得レートは、毎秒５０、１００、２００またはそれ以上のフレーム数（ｆｐｓ）で良い。
３０ＭＨｚの中心周波数の振動子が使用される一実施態様では、開示されたシステムを使用して生成された画像は、約１５０ミクロン（μｍ）以下の方位分解能、および約７５ミクロン（μｍ）以下の距離分解能を有する。たとえば、画像は、約３０ミクロン（μｍ）の距離分解能を有することができる。さらに、本発明による実施態様は、約１．０ｍｍ〜約３０．０ｍｍの深さで集束する超音波を送信する。たとえば、送信された超音波は、約３．０ｍｍ〜約１０．０ｍｍの深さで集束することが可能である。他の実施例では、送信された超音波は、約２．０ｍｍ〜約１２．０ｍｍ、約１．０ｍｍ〜約６．０ｍｍ、約３．０ｍｍ〜約８．０ｍｍ、または約５．０ｍｍ〜約３０．０ｍｍの深さで集束することが可能である。
振動子
様々な実施態様では、振動子としては、線形アレイ振動子、位相アレイ振動子、二次元（２−Ｄ）アレイ振動子、または曲線アレイ振動子が挙げられるが、これらだけに限らない。線形アレイは、一般に平坦であり、つまりすべての素子は、同じ（平坦な）平面に存在する。曲線線形アレイは、一般に、素子が曲線状平面内に存在するように構成される。本明細書に記載されている振動子は、「固定」振動子である。「固定」という用語は、振動子アレイが、所望の動作パラメータを達成するか、または超音波データのフレームを取得するために、超音波の送信または受信時に、方位角方向の運動を利用しないことを意味する。さらに、振動子を走査ヘッドまたはその他のイメージングプローブ内に配置する場合、「固定」という用語は、振動子が、動作時に走査ヘッド、プローブ、またはこれらの部分に対して、方位角方向または左右方向に移動しないことも意味する。上記のように固定されている上記の振動子は、全体的に、「アレイ」、「振動子」、「超音波振動子」、「超音波アレイ」、「アレイ振動子」、「アレイド振動子」、「超音波振動子」、もしくはこれらの組合せとして記載されるか、または当業者が超音波振動子を意味すると認識すると思われるその他の用語で記載される。本明細書に記載される振動子は、超音波フレーム間で移動することが可能性であり、たとえば、超音波データのフレームを取得した後の走査平面間で移動することが可能だが、このような移動は、振動子の動作に必須ではない。しかし、当業者が理解するとおり、本発明のシステムの振動子は、イメージングされたオブジェクトに対して移動することが可能だが、動作パラメータに関しては固定された状態を維持する。たとえば、振動子は、動作時に被検体に対して移動し、走査平面の位置を変更するか、または被検体もしくはその下にある生体構造の異なる視界を取得することが可能である。
アレイド振動子は、多数の素子から構成される。一実施態様では、本発明の１つまたは複数の態様を実施するために使用される振動子は、少なくとも６４個の素子を含む。一態様では、振動子は２５６個の素子を含む。振動子は、２５６個より少ないか、または多い素子を含むことも可能である。振動子の素子は、振動子の中心送信周波数の波長の約２分の１の波長から約２倍の波長に相当する距離だけ離すことができる（本明細書では、「素子ピッチ」と呼ぶ）。一態様では、振動子の素子は、振動子の中心送信周波数の波長にほぼ等しい距離だけ離される。任意に、使用される振動子の中心送信周波数は、１５ＭＨｚに等しいか、または１５ＭＨｚより大きい。たとえば、中心送信周波数は、約１５ＭＨｚ、２０ＭＨｚ、３０ＭＨｚ、４０ＭＨｚ、５０ＭＨｚ、５５ＭＨｚまたはそれ以上で良い。例示的な態様によっては、超音波振動子は、約１５ＭＨｚ〜約８０ＭＨｚの範囲内の中心周波数で、超音波を被検体内に送信する。本発明による一実施態様では、振動子は、少なくとも１５ＭＨｚの中心動作周波数を有し、振動子は、振動子の送信中心周波数における音の波長の２．０倍以下に等しい素子ピッチを有する。振動子は、振動子の送信中心周波数における音の波長の１．５倍以下に等しい素子ピッチを有することも可能である。
非制限的な実施例では、上記のシステムと共に使用される１つの振動子としては、特に、２００５年４月２０日に提出された米国特許出願第１１／１０９，９８６号「Ａｒｒａｙｅｄ Ｕｌｔｒａｓｏｎｉｃ Ｔｒａｎｓｄｕｃｅｒ」で、２００５年１２月８日に米国特許出願公報２００５／０２７２１８３ Ａ１として公告された振動子が挙げられ、この特許出願は、引用することにより全体として本明細書に援用され、本明細書の一部を構成する。この振動子は、可変パルシングおよび遅延機構を使用して電子的にステアリング可能な圧電素子のアレイも含む。本発明の様々な実施態様による処理システムは、１つまたは複数の振動子または走査ヘッドのインターフェースとして、複数の振動子ポートを含む。上記のとおり、走査ヘッドは、手で持つか、またはレールシステムに取り付けることができ、走査ヘッドのケーブルは可撓性で良い。
システムが振動子を含むか、または別に取得した振動子と共に使用するように構成されるかどうかに関わらず、振動子の各々の素子は、処理ユニットの受信チャネルに動作可能に接続することができる。任意に、振動子の素子の数は、受信チャネルの数より多い。たとえば、振動子は、少なくとも３２の受信チャネルに動作可能に接続される少なくとも６４の素子を含む。一態様では、２５６の素子は、６４の受信チャネルに動作可能に接続される。別の態様では、２５６の素子は、１２８の受信チャネルに動作可能に接続される。さらに別の態様では、２５６の素子は、２５６の受信チャネルに動作可能に接続される。各々の素子も、送信チャネルに動作可能に接続することができる。
サンプリング
このシステムは、各々の受信チャネルに１つまたは複数の信号サンプラをさらに含むことができる。信号サンプラは、アナログデジタル変換器（ＡＤＣ）で良い。信号サンプラは、受信信号を直接サンプリングするための直接サンプリング技術を使用することができる。任意に、信号サンプラは、帯域幅サンプリングを使用して、受信信号をサンプリングすることができる。別の態様では、信号サンプラは、直交サンプリングを使用して、受信信号をサンプリングすることができる。任意に、直交サンプリングでは、信号サンプラは、位相が９０°変位したサンプリングクロックを含む。また、直交サンプリングでは、サンプリングクロックは受信期間も有し、受信クロック周波数は、受信超音波信号の中心周波数にほぼ等しくて良いが、送信周波数とは異なる。たとえば、多くの状況では、受信信号の中心周波数は、イメージングされる組織内の周波数依存減衰により、送信信号の中心周波数より低く変位した。こうした状況では、受信サンプルクロック周波数は、送信周波数より低くて良い。
取得信号は、補間フィルタリング法を使用して処理することができる。補間フィルタリング法を使用すると、遅延分解能を使用することができ、遅延分解能は受信クロック期間より低い可能性である。例示的な態様では、遅延分解能は、たとえば、受信クロック期間の１／１６が可能である。
処理ユニットは、受信ビーム成形器を備えることができる。受信ビーム成形器は、少なくとも１つのフィールドプログラマブルゲートアレイ（ＦＰＧＡ）デバイスを使用してインプリメントすることができる。処理ユニットは、送信ビーム成形器を備えることもできる。送信ビーム成形器は、少なくとも１つのＦＰＧＡデバイスを使用してインプリメントすることも可能である。
一態様では、５１２本の超音波ラインが生成され、被検体内に送信され、生成された超音波画像の各々のフレームごとに、被検体から受信される。さらに他の態様では、２５６本の超音波ラインを生成することも可能であり、被検体内に送信され、生成された超音波画像の各々のフレームごとに、被検体から受信される。別の態様では、少なくとも２本の超音波ラインを生成することが可能であり、被検体内に送信され、生成された超音波画像の各々のフレームごとに、アレイの各々の素子において被検体から受信される。任意に１本の超音波ラインが生成され、被検体内に送信され、生成された超音波画像の各々のフレームごとに、アレイの各々の素子において被検体から受信される。
本明細書に記載の超音波システムは、複数のイメージングモードで使用することができる。たとえば、システムは、Ｂモード、Ｍモード、パルス波（ＰＷ）ドップラーモード、パワードップラーモード、カラーフロードップラーモード、ＲＦ−モード、および３−Ｄモードで画像を生成するために使用することができる。システムは、方向速度カラーフロー、パワードップラーイメージング、組織ドップラーイメージングを含むカラーフローイメージングモードで使用することができる。システムは、高パルス繰返し周波数（ＰＲＦ）を有するステアリングされたＰＷドップラーを使用することも可能である。システムは、心臓学、またはこうした技術が望ましいその他の用途のために、同時Ｂモードと共にＭモードで使用することも可能である。システムは、任意に二重および三重モードに使用することができ、この場合、Ｍモード、およびＰＷドップラー、および／またはカラーフローモードが、リアルタイムでＢモードと同時に実行される。Ｂモードまたはカラーフローモード情報が三次元領域上で取得され、３−Ｄ表面レンダリングディスプレーに表示される３−Ｄモードも、使用することが可能である。ラインベースの画像構成または「ＫＥＶ」モードは、心臓学か、または画像情報がいくつかの心周期で取得されて結合され、非常に高度のフレームレートディスプレーを提供するその他の用途に使用することができる。ラインベースの画像再現法は、米国特許出願第１０／７３６，２３２号で、２００６年５月３０日に発行された現在の米国特許第７，０５２，４６０号「Ｓｙｓｔｅｍ ｆｏｒ Ｐｒｏｄｕｃｉｎｇ ａｎ Ｕｌｔｒａｓｏｕｎｄ Ｉｍａｇｅ Ｕｓｉｎｇ Ｌｉｎｅ Ｂａｓｅｄ Ｉｍａｇｅ Ｒｅｃｏｎｓｔｒｕｃｔｉｏｎ」に記載されており、この特許は、引用することにより全体として本明細書に包含し、本明細書の一部を構成する。こうしたラインベースのイメージング法は、高フレーム取得レートが望ましい場合、たとえば急速に鼓動するマウスの心臓をイメージングする場合に画像を形成するために組み込むことができる。ＲＦ取得モードでは、生ＲＦデータを取得して表示し、オフライン分析に使用することができる。
一実施態様では、振動子は、少なくとも５００ヘルツ（Ｈｚ）のパルス繰返し周波数（ＰＲＦ）で送信することができる。システムは、カラーフロードップラー超音波画像を受信超音波から生成する処理ユニットをさらに備えることができる。任意に、ＰＲＦは約１００Ｈｚ〜約１５０ＫＨｚである。ＭモードまたはＲＦモードでは、ＰＲＦは、約１００Ｈｚ〜約１０ＫＨｚである。ドップラーモードの場合、ＰＲＦは、約５００Ｈｚ〜約１５０ＫＨｚで良い。ＭモードおよびＲＦモードの場合、ＰＲＦは、約５０Ｈｚ〜約１０ＫＨｚで良い。
例示的なアレイド振動子
次に、図２Ａ〜１５Ｂを参照すると、本発明の一実施態様による回路基板は、例示的な振動子を収納するように構成され、少なくとも１つの従来のコネクタに接続するようにさらに構成される。本明細書に記載するとおり、要求された信号の送信および／または供給用のケーブルと相補的に接続するように構成することができる。図を参照すると、回路基板の微細な詳細により、別様に指示されていない限り、図面は、相補的な回路基板および関連するマルチ素子アレイを単に表している。図５Ａ〜５Ｃは、７５ミクロンピッチを有する２５６個の素子アレイ用の例示的な回路基板の様々な図を示す。
次に、特に図２Ａ〜４Ｂを参照すると、例示的な回路基板と共に使用される例示的な振動子が示されている。図２Ａ〜４Ｂでは、例示的なＰＺＴスタックの略図の例示的な上部、下部、および断面図が示されている。図２Ａは、ＰＺＴスタックの上面図を示し、ＰＺＴスタックの上部および下部部分から延在する接地電気層の部分を表す。一態様では、接地電気層は、ＰＺＴスタックの全幅に延在する。図２Ｂは、ＰＺＴスタックの下面図を示す。この態様では、ＰＺＴスタックの長手方向に延在する縁部に沿って、ＰＺＴスタックは、個々の信号電極素子間の誘電体層の露出部分を形成する。別の態様では、信号素子は、ＰＺＴスタックの全幅に延在する。図面で分かるとおり、ＰＺＴスタックの下にある「中心部分」には、個別化信号電極素子を示すラインが示されていない。図面でさらに分かるとおり、ＰＺＴスタックの素子ごとに１つの信号電極があり、たとえば２５６個の素子アレイには、２５６個の信号電極がある。
図３Ａは、図２Ａ〜ＣのＰＺＴスタックと共に使用されるインターポーザの上面平面図であり、インターポーザの中心開口部に隣接して外側に延在する電気トレースを含む。インターポーザは、このインターポーザの上部および下部部分に位置する接地電気トレースをさらに含む。
インターポーザは、このインターポーザの中心開口部の周囲のインターポーザ上面の一部に配置された誘電体層をさらに含む。この態様では、さらに図３Ｂを参照すると、誘電体層は、千鳥状のウェルの２つのアレイを画定し、１つのアレイは、中心開口部の各々の側にあり、インターポーザの長手方向軸に平行な軸に沿って延在する。各々のウェルは、インターポーザの電気トレースと連通する。はんだペーストは、誘電体層内の各々のウェルを充填するために使用することができ、ＰＺＴスタックが誘電体層上に実装されて、熱が加えられた時に、はんだが融解して、インターポーザ上の個々の素子信号電極と個々のトランス間に所望の電気的に導通を形成する。
図４Ａは、図３Ａのインターポーザの誘電体層上に実装された図２ＡのＰＺＴスタックの上面平面図である。本発明を分かりやすくするために、図４Ｂは、誘電体層上に実装された図２ＡのＰＺＴスタック、および図３Ａのインターポーザの上面平面図を示し、ＰＺＴスタックは、透明画として示されている。これは、ＰＺＴスタックと、下にある誘電体層／インターポーザとの実装関係を示し、これらの間に実装されたはんだペーストは、インターポーザ上の個々の素子信号電極と電気トレースとの間に電気接続を形成する。
次に、図５Ａを参照すると、本発明の振動子が実装される例示的な回路基板の略上面平面図が示されている。一態様では、回路基板の少なくとも一部分は可撓性で良い。一実施態様では、回路基板は、下部銅接地層の上面に実装された下部銅接地層およびＫａｐｔｏｎ（商標）層を含む。一態様では、回路基板は、下にある複数の実質的に剛性の支持構造を含むこともできる。この態様では、回路基板の中心開口部を囲む中心部分は、下部銅接地層の下面に実装された剛性の支持構造を有することができる。さらに他の態様では、コネクタを取り付けることが可能な回路基板の部分も、下部銅接地層の下面に実装された剛性支持構造を有することができる。
回路基板は、Ｋａｐｔｏｎ（商標）層の上面に形成された複数の基板電気トレースをさらに含み、各々の基板電気トレースは、振動子の電気トレース、およびコネクタ、たとえば信号通信が行われるケーブルに結合するように構成された遠位端に結合するように構成される。一態様では、各々の電気トレースを形成する回路の長さは、実質的に一定のインピーダンスを有する。
回路基板は、複数のバイアも含み、これらのバイアは、Ｋａｐｔｏｎ（商標）層を貫通し、下にある接地層と連通して、信号リターンパス、または信号接地パスを形成することができる。さらに、回路基板は、複数の接地ピンも含む。各々の接地ピンは、回路基板の接地層に結合される近位端と（Ｋａｐｔｏｎ層内のバイアの１つを貫通する）、コネクタに結合するように構成された遠位端とを有する。
図５Ｂは、７５ミクロンピッチを有する例示的な２５６素子アレイを実装するための例示的な回路基板の上面平面図であり、図５Ｃは、回路基板の下にある接地層と連通する図５Ｂの回路基板のバイアの上面平面図である。図５Ｂは、コネクタのピンを収納するサイズおよび形状のボアを回路基板に画定し、コネクタが回路基板の部分に実装されると、個々の電気トレースおよび接地ピンとコネクタとの正確な位置合わせが行われる。
図６は、例示的な回路基板の一部分の部分拡大上面平面図を示し、領域Ａには、インターポーザ上の電気トレースにワイヤボンドされ、その結果、回路基板の接地パッドにワイヤボンドされる振動子の接地電極層が示されている。回路基板の接地パッドは、Ｋａｐｔｏｎ（商標）層内のバイアを通して、下にある下部銅接地層と連通する。図示のとおり、領域Ｂでは、振動子の個々の電気トレースが、回路基板の個々の基板電気トレースにワイヤボンドされている。次に、図８Ａを参照すると、一態様では、回路基板の中心開口部は、振動子の裏材料の下にある。図７Ａは、回路基板の一部分に実装された例示的な振動子の領域Ｂの拡大部分図である。
次に、図１１Ａ〜１１Ｂを参照すると、回路基板の実質的に剛性の中心部分に対する、インターポーザを含まない振動子の実装が示されている。この実施態様では、殆どのワイヤボンドをなくすことが可能である。この態様では、ＰＺＴスタックは、たとえば、一連の金ボールバンプにより回路基板に直接表面実装される。金ボールバンプ手段は、従来の表面実装技術であり、上記の表面実装技術と一致する別のタイプの表面実装技術を示す。この実施例では、回路基板の剛化された中心部分は、インターポーザと同じ機能性を提供することができる。ＰＺＴスタックの接地電極から回路基板の接地までのワイヤボンド、またはその他の電気接続部は、組み立てられたデバイスの信号リターンに匹敵させる必要がある。図１１Ａは、回路基板の接地パッドにワイヤボンドされた振動子（インターポーザを含まない）の接地電極層を示す。
一態様では、器ボールバンプは、回路基板上に直接適用される。各々のボールバンプは、回路基板の１つの電気トレースと連通させて配置される。ＰＺＴスタックが適用されると、ＰＺＴスタックは回路基板の電気トレースと整列し、ボールバンプを介して電気的な導通が行われる。ＰＺＴスタックは、たとえば、ａ）ＵＶ硬化性の欠肉を使用する；ｂ）ＡＣＦテープを使用する；ｃ）純粋なインジウムはんだをＰＺＴまたは回路基板の電極上に電気めっきし、インジウムをリフローさせて、ＰＺＴ上の信号電極と、回路基板上の気ボールバンプとの間などにはんだ接合部を形成することにより回路基板に固定されるが、これらに制限する意図はない。
アレイド振動子は、図２Ａ〜１１に示す可撓性回路を使用して、システムの処理ユニットに動作可能に接続することができる。次に、図１２〜１５を参照すると、フレックス回路は、ＢＴＨコネクタと動作可能に接続することができる。ＢＴＨコネクタは共通であり、様々なサイズのコネクタがある。ＢＴＨコネクタは、ＢＳＨコネクタと嵌合する多数のピンを備える。ピンの数は、フレックスの対応するトレースのアレイ素子の数より少なくとも１つ多くすることができる。たとえば、ピンの数は、フレックスの対応するトレースのアレイ素子の数の２倍に等しくて良い。したがって、一実施例では、２×１８０＝３６０のピンを、２５６個素子アレイの可撓性回路上の２５６個のトレースに使用することができる。別の実施例では、２５６個のピンは、例示的な２５６素子アレイに使用することができる。ＢＳＨコネクタは、ＢＴＨ内に接続可能に着座させることができる。ＢＳＨコネクタは、複数の同軸ケーブルで終端するプリント回路基板などのインターフェースと動作可能に接続される。複数の同軸ケーブルから形成される比較的大きい共通ケーブルは、ＺＩＦ端部で終端させて、ＺＩＦレセプタクルまたはインターフェース部位において、超音波システムの処理ユニットとインターフェースさせることができる。使用可能な例示的なＺＩＦコネクタは、ニューヨーク州、ホワイトプレインズのＩＴＴ Ｃｏｒｐｏｒａｔｉｏｎから市販されている３６０ピンＤＬＭ６ ＩＴＴ Ｃａｎｎｏｎ ＺＩＦ（商標）コネクタである。しかし、当業者には明らかなとおり、別のＺＩＦ（商標）コネクタを処理ユニットとインターフェースするために使用することができ、こうしたコネクタは、おおよそ３６０個のピンを有することが可能である。
接続は、ケーブル、またはケーブルの束から構成することができる。ケーブルは、アレイの各々の素子を１対１の関係で処理ユニットに接続することができ、つまり、各々の素子は、それ自体の信号および接地リードを使って、処理ユニット内の指定の接続点に電気的に接続することができ、その結果、複数の個々の素子接続部が一緒に束ねられて、全体のケーブルを形成する。任意に、各々の個々の電気接続部は束から取り外すことができ、物理的に１つのケーブルまたはケーブル組立体を形成するわけではない。
適切なケーブルは、同軸ケーブル、捩られた対、および銅合金配線で良い。その他の接続手段は、非物理的な接続方法、たとえばＲＦリンク、赤外線リンク、および適切な送信および受信構成要素が含まれる類似の技術を介して行われる。
個々の素子の接続は、処理ユニットに対する接続アレイ素子に一般に使用される他言うの同軸ケーブルを含むことができる。これらの同軸ケーブルは、低損失タイプで良い。同軸ケーブルは、中心導体、および中心導体から絶縁され、外側絶縁層内に入れられたあるタイプの外側シールディングを一般に含む。これらの同軸ケーブルは、アレイに使用するのに適する公称インピーダンスを有することができる。一例の公称インピーダンスは、５０Ω以上、たとえば５０Ω、５２Ω、７３Ω、７５Ω、または８０Ωで良い。
本明細書に記載されている１つまたは複数の超音波イメージングシステムと共に使用される例示的な医療用ケーブルは、４０ＡＷＧの少なくとも２５６本の同軸ケーブルで、公称インピーダンスが約７５Ω、同軸ケーブルの長さが約２．０ｍの同軸ケーブルを含む。長さは、２．０ｍ未満か、または２．０ｍを超えて良い。医療用ケーブルのジャケットの長さは、ケーブルの長さに適合し、電気シールディング用の追加の金属シースを含むことができ、ＰＶＣまたはその他の可撓性材料から製造することができる。
本明細書に記載されているものを含むアレイ振動子を処理ユニットに接続するケーブルおよび接続部は、Ｐｒｅｃｉｓｉｏｎ Ｉｎｔｅｒｃｏｎｎｅｃｔ−ＴＹＣＯ Ｅｌｅｃｔｒｏｎｉｃｓ（デラウェア州、ウィルミントンのＴｙｃｏ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐｏｒａｔｉｏｎ）などの会社が製造することができる。
例示的なケーブルは、近位端に、フレックス／歪緩和、同軸ケーブルとＺＩＦ（商標）ピンとをインターフェースする１２ ＰＣＢ、３６０ピンＩＴＴ ＣａｎｎｏｎＺＩＦ（商標）コネクタ、および作動ハンドル（ＤＬＭ６−３６０タイプ）、並びにコネクタ周囲の遮蔽ケーシングをさらに含む。例示的なケーブルは、遠位端に、２つのＰＣＢで終端し、同軸ケーブルとフレックス回路基板とをインターフェースするフレックス／歪緩和ケーブルであって、各々のＰＣＢが、１ ＢＳＨ−０９０−０１−Ｌ−Ｄ−Ａ Ｓａｍｔｅｃコネクタ（インディアナ州、ニューオールバニーのＳａｍｔｅｃ， Ｉｎｃ．）を有し、各々のＰＣＢが、７５Ωの独特なインピーダンストレースを有し、ケーブルが千鳥状配置のＰＣＢの両側から終端するケーブルを含むことができる。
ケーブルは、大きいケーブルを含む複数の同軸ケーブルを固定および接続する「フレックス回路」法を使用することができる。例示的な実施態様では、アレイは、２５６個の素子を有する。アレイは、フレックス回路の中心領域に実装される。フレックス回路は、奇数の番号が付いた素子１、３、５、７．．．２５５が、Ｊ１というラベルが付いたＢＴＨ−０９０コネクタを有するフレックスの左端部上で終端し、偶数番号が付いた素子２、４、６、８．．．２５６が、Ｊ３というラベルが付いたＢＴＨ−０９０コネクタを有するフレックスの右端部で終端する両端を有する。両端では、これらの素子は、ＧＮＤ（信号リターン）ピンが、コネクタ全体に繰り返しパターンで均一に分散している個々のコネクタの上および下の列に沿って順に終端する。
この繰返しパターンは、以下のとおり、フレックスの外側縁部からフレックスの中心領域に向かって画定される：
２つの信号ピン、ＧＮＤ
３つの信号ピン、ＧＮＤ
２つの信号ピン、ＧＮＤ
３つの信号ピン． ． ． ．
．． ． 、ＧＮＤ
３つの信号ピン、ＧＮＤ
２つの信号ピン、ＧＮＤ
２つの信号ピン、ＧＮＤ。
折り畳まれたフレックス回路であって、アレイが、フレックスの中心アレイに実装されているフレックス回路の側面図を示す略図は、図１２Ａに示され、フレックス回路上のコネクタの関連するピン配列テーブルは、図１２Ｂに示されている。
フレックス回路は、上記の例示的なケーブルに接続することができる。フレックス回路は、Ｐｒｅｃｉｓｉｏｎ Ｉｎｔｅｒｃｏｎｎｅｃｔ−Ｔｙｃｏ Ｅｌｅｃｔｒｏｎｉｃｓの医療用ケーブル組立体に接続することができる。フレックスからＺＩＦ（商標）コネクタまでの、たとえば電気接続は、２つの走査ヘッドＰＣＢと、これに続く同軸ケーブルの束、および各々が、ＺＩＦ（商標）ピン内に挿入された２×１５コネクタを有する１２本の短いＰＣＢによって行うことができる。
各々の走査ヘッドＰＣＢ（合計２個）は、１つのＢＳＨ−０９０コネクタ、１２８のトレース（すべてのトレースは、たとえば３０Ｈｚで７５Ωの制御されたインピーダンスを有する）を含むことができ、１２８（４０ＡＷＧ７５Ω）の同軸ケーブルで終端することができる。ＰＣＢは、０．５２５”×２．３４４”の外側寸法を有することができる。
図１３は、２つの走査ヘッドＰＣＢの構造を示す。図１４は、ＰＣＢをどのようにフレックス回路に接続することができるかを示し、同軸ケーブルのリボンをＰＣＢにはんだ付けすることを可能にする千鳥状態を示す。２つの走査ヘッドＰＣＢがある。左の基板は、フレックス上のＪ１コネクタに接続することができ、右の基板は、Ｊ３コネクタに接続することができる。各々の走査ヘッドＰＣＢは、１つのＢＳＨ−０９０コネクタを有することができる。各々の走査ヘッドのトレースのピン配列は、Ｊ１およびＪ３コネクタのピン配列に一致適合させることができる。
ＺＩＦコネクタ
例示的な医療用ケーブルは、図１５Ａに部分的に示すように、処理ユニットに接続するケーブルの端部である近位端にＺＩＦコネクタを備える。当業者は、ケーブル組立体のいくつかの構造が可能であることを理解するであろう。図１５Ｂは、例示的なＺＩＦコネクタに使用可能なピン配列を示す。Ｇというラベルを付けられたピンは、信号リターンピンである。Ｎ／Ｃというラベルを付けられたピンは同軸ケーブルで終端せず、これらのピンは、シャーシ接地を保護するか、または特定されていないその他の機能として使用するために留保される。Ｎ／Ｃピンは、単にＺＩＦ筐体を取り外し、ＺＩＦに接続される１２個のＰＣＢの何れかの未使用のトレースのはんだを除去することによって接近することができる。
ＺＩＦコネクタに接続するために使用される１２個の個々のＰＣＢは、基板の一方または両方の側に接続される同軸ケーブルを有する。ＰＣＢの一方の縁部は、ＺＩＦコネクタ（Ｓａｉｎｔｅｃ ＳＳＷまたは等価なもの）内に挿入するのに適するコネクタを有することができ、各々のＰＣＢは、正しい同軸ケーブルを正しいＺＩＦピンに接続するために必要な適切なトレースおよびバイアを有するべきである。
各々のＰＣＢは、Ｓａｍｔｅｃ ＳＳＷまたは等価なもの、２列の１５個のピンを有するコネクタを有することができるが、同軸ケーブルの数は、図１５Ｂに示すように１２個のＰＣＢによって異なる。２×１５コネクタ上のピンの一般的な配置は普遍的であり、表１に示されている。
１２個のＰＣＢの１つは、図１５Ｂに示すとおり、ＥＥＰＲＯＭを含むトレースのレイアウトに備えを必要とする。１２個のＰＣＢの２つは、アレイ組立体内部に含まれる特定のアレイ構造を特定するＰＲＯＢＥ ＩＤ番号を提供するために、必要に応じてピンのいくつかを終端させることが必要である。
様々な接続方法を使用することができ、様々なスタイルのコネクタが挙げられる。これらの様々な接続方法では、インピーダンスは、３０ＭＨｚの中心周波数において７５Ωで良い。
超音波システム
本発明による超音波システム１６００の例示的な実施態様を図１６に示す。図１６は、例示的な超音波イメージングシステム１６００を示すブロック図である。様々な図面に示されているブロックは、システム１６００の一実施態様内で行われるプロセスの機能表現で良い。しかし、実際上、機能は、システム１６００内のいくつかの位置またはモジュール全体で行われる。
例示的なシステム１６００は、アレイ振動子１６０１、ケーブル１６１９、および処理ユニット１６２０を備える。ケーブル１６１９は、処理ユニット１６２０およびアレイ振動子１６０１を接続する。処理ユニットは、ソフトウェアおよびハードウェア構成要素を含む。処理ユニットは、マルチプレクサ（ＭＵＸ）／フロントエンド電子回路１６０２、受信ビーム成形器１６０３、ビーム成形器制御装置１６０４、送信ビーム成形器１６０５、システム制御装置１６０６、ユーザインターフェース１６０７、走査変換器１６０８、映像処理ディスプレーユニット１６０９、および１つまたは複数のＭモード処理モジュール（図示しない）を含む処理モジュール、ＰＷドップラー処理モジュール１６１１、Ｂモード処理モジュール１６１２、カラーフロー処理モジュール１６１３、３−Ｄモード処理モジュール１６１５を含むことができる。例示的なシステムの中心周波数範囲は、約１５〜５５ＭＨｚ以上で良い。帯域幅の外側縁部から測定した場合、例示的なシステムの周波数範囲は、約１０〜８０ＭＨｚ以上で良い。
アレイ振動子１６０１は、ＭＵＸ／フロントエンド電子回路（ＭＵＸ／ＦＥＥ）１６０２において、処理ユニット１６２０とインターフェースする。ＭＵＸ／ＦＥＥ１６０２のＭＵＸ部分は、複数の電気パスをより少数の電気パスに電子的に切り換えるか、または接続することが可能なマルチプレクサである。アレイ振動子１６０１は、電気エネルギーを超音波エネルギーに、およびこの逆に変換し、ＭＵＸ／ＦＥＥ１６０２に電気的に接続される。
ＭＵＸ／ＦＥＥ１６０２は、アレイの素子の一定のサブセット、つまりアクティブアパーチャの素子に接続される送信波形を生成する電子回路を含む。素子のサブセットは、アレイ振動子１６０１のアクティブアパーチャと呼ばれる。ＭＵＸ／ＦＥＥ１６０２の電子回路は、アレイのアクティブアパーチャを受信チャネルの電子回路にも接続する。作動時、アクティブアパーチャは、アレイ振動子１６０１の周囲で、本明細書に記載された構成要素によって決定される方法で移動する。
ＭＵＸ／ＦＥＥ１６０２は、アクティブアパーチャの素子を例示的なシステムの送信および受信チャネルに切換え可能に接続する。本発明の２５６素子アレイ振動子の例示的な実施態様では、最大６４個のアクティブアパーチャに切換え可能に接続可能な６４個の送信チャネルおよび６４個の受信チャネルがある。最大６４個のアクティブアパーチャは連続している。本発明の特定の実施態様では、別個の送信ＭＵＸおよび別個の受信ＭＵＸがある。本発明のその他の実施態様は、送信チャネルおよび受信チャネルの両方でＭＵＸを共有する。
例示的な超音波システム１６００の送信サイクル時、ＭＵＸ／ＦＥＥ１６０２のフロントエンド電子回路部分は、アレイ振動子１６０１のアクティブアパーチャの素子に高電圧信号を供給する。一態様では、受信チャネルおよび送信チャネルは、アレイ振動子１６０１の素子に共通の接続点を有するため、フロントエンド電子回路は、受信チャネルの保護回路も提供し、受信チャネルを高電圧送信信号から保護することができる。保護は、受信チャネル内に漏れるか、または通過する可能性がある送信信号の量を、受信電子回路に損傷を生じない安全レベルに制限する絶縁回路構成の形式で良い。ＭＵＸ／ＦＥＥ１６０２の特徴としては、送信側における迅速な立上がり時間、および送信および受信チャネル上における高帯域幅が挙げられる。
ＭＵＸ／ＦＥＥ１６０２は、信号を送信ビーム成形器１６０５からアレイ振動子１６０１に通過させる。例示的な実施態様では、送信ビーム成形器１６０５は、別個の波形を生成し、アクティブアパーチャの各々の素子に供給する。例示的な実施態様では、アクティブアパーチャの各々の素子の波形は同じである。別の態様では、アクティブアパーチャの各々の素子の波形は、すべて同じというわけではなく、実施態様によっては、異なる中心周波数を有する。
例示的な一実施態様では、各々の別個の送信波形は、それぞれに関連する遅延を有する。各々の素子の波形の遅延の分布は、遅延プロファイルと呼ばれる。遅延プロファイルは、送信音響ビームを所望の焦点に所望どおりに集束させるように計算される。特定の実施態様では、送信音響ビーム軸は、アレイ１６０１の平面に垂直であり、ビーム軸は、アレイ振動子１６０１のアクティブアパーチャの中心でアレイ１６０１と交差する。遅延プロファイルも、ビームがアレイ１６０１の平面に垂直ではないように、ビームをステアリングすることができる。本発明の例示的な態様では、１／１６の遅延分解能を使用することができる。あるいは、言い換えれば、送信中心周波数の中心周波数の期間の１／１６は、別の遅延分解能だが、本発明の範囲内で考えられる。たとえば、５０ＭＨｚの中心周波数では、期間は２０ナノ秒であるから、期間の１／１６は１．２５ナノ秒であり、これは、音響ビームを集束させるために使用される例示的な遅延分解能である。遅延分解能は、期間の１／１６番目とは異なる場合があり、たとえば、１／１６番目より小さい遅延分解能（たとえば、１／２４、１／３２など）、および１／１６より大きい遅延分解能（たとえば、１／１２、１／８など）は、本発明の範囲内であると考えられることが分かるであろう。
受信ビーム成形器１６０３は、ＭＵＸ／ＦＥＥ１６０２を介して、アレイ振動子１０１のアクティブアパーチャの素子に接続することもできる。送信時、音響信号は、被検体内に浸透し、被検体の組織から反射信号を生成する。反射信号は、アレイ振動子１６０１のアクティブアパーチャの素子によって受信され、アクティブアパーチャの各々の素子から放射されるアナログ電気信号に変換される。電気信号がサンプリングされ、信号は、受信ビーム成形器１６０３内でアナログからデジタル信号に変換される。本発明の実施態様は、直交サンプリングを使用して、受信信号のデジタル化を行う。システム１６００の受信サイクルでは、アレイ振動子１６０１は、システム１６００の受信サイクルでは、アレイ振動子１６０１は、ビーム成形器制御装置１６０４によって決定される受信アパーチャも有し、ビーム成形器制御装置１６０４は、受信ビーム成形器１６０３に対して、アレイのどの素子をアクティブアパーチャ内に含み、どの遅延プロファイルを使用するかを知らせる。例示的な実施態様の受信ビーム成形器１６０３は、デジタルビーム成形器である。
受信ビーム成形器１６０３は、遅延をアクティブアパーチャの各々の素子の受信信号内に遅延を導入する。この遅延は、遅延プロファイルと総称される。受信遅延プロファイルは、経過時間、つまりイメージングされる組織内に超音波が送信される時に、経過した時間に基づいて動的に調節することができる。経過時間は、受信ビーム成形器を組織内の焦点の１点に集束させるために使用される。つまり、受信ビームは、送信ビームの経過時間に関する情報を含む遅延プロファイルを使用して調節される。
アクティブアパーチャの各々の素子からの受信信号は合計され、合計は、遅延プロファイルを含む。合計受信信号は、ユーザインターフェース１６０７、およびユーザの入力に基づいて動作するシステム制御装置１６０６によって選択されるように、受信チャネルに沿って、受信ビーム成形器１６０３から、図１６に示さないものも含み）１つまたは複数の処理モジュール１６１１、１６１２、１６１３、および／または１６１５流れる。
ビーム成形器制御装置１６０４は、送信ビーム成形器１６０５および受信ビーム成形器１６０３を介してＭＵＸ／ＦＥＥ１６０２に接続される。ビーム成形器制御装置１６０４は、システム制御装置１６０６にも接続される。ビーム成形器制御装置１６０４は、ＭＵＸ／ＦＥＥ１６０２に情報を提供し、その結果、アレイ振動子１６０１の所望の素子は、アクティブアパーチャを形成するように接続される。また、ビーム成形器制御装置１６０４は、特定のビームの受信に使用される遅延プロファイルを生成し、受信ビーム成形器１６０３に送信する。本発明の実施態様では、受信遅延プロファイルは、経過時間に基づいて、繰返し更新することができる。ビーム成形器制御装置１６０４は、送信遅延プロファイルも生成し、送信ビーム成形器１６０５に送信する。
システム制御装置１６０６は、当業者が周知している方法で動作する。システム１６００は、ユーザインターフェース１６０７から入力を取得し、制御情報をシステム１６００の様々な構成要素に提供し、選択された動作モードになるようにシステム１６００を構成する。走査変換器１６０８は、当該技術分野で周知の方法で動作し、１つまたは複数の処理モジュールから生成された生画像データを取得して、この生画像データを、映像処理／ディスプレー１６０９によって表示可能な画像に変換する。動作の処理モードでは、画像は、画像の映像特性が、ディスプレーの映像特性と同じであれば、走査変換器１６０８を使用しないで表示することができる。
処理モジュールは、本明細書に特記しない限り、当業者が周知している方法で機能する。ＰＷドップラーモジュール１６１１、およびカラーフロー処理モジュール１６１３では、パルス繰返し周波数（ＰＲＦ）は、本発明の実施態様の高い中心周波数により高い可能性がある。測定される最大非エイリアス速度は、ＰＲＦに比例し、送信中心周波数に反比例する。特定の送信中心周波数が、当業者が周知している方法で計算されると仮定すると、ＰＲＦは、非エイリアス測定を可能にするために必要である。使用される送信中心周波数が、１５〜５５ＭＨｚ以上であり、血流速度が、１ｍ／秒という速さ、および場合によっては１ｍ／秒を超えると仮定すると、こうした速度から生じるドップラー信号の非エイリアス測定は、ＰＷドップラーを１５０ＫＨｚ以下にするために、ＰＲＦを必要とする。本発明の実施態様は、１５０ＫＨｚ以下のＰＲＦを支持するＰＷドップラーモードを有し、このモードは、中心周波数が３０ＭＨｚの場合、移動する目標の速度ベクトルと超音波ビーム軸との間の角度が０度の状態で、１．９ｍ／秒以下の血流速度の非エイリアス測定を可能にする。
特定に実施態様では、ＲＦモジュール１６１５は補間を使用する。使用されるサンプリング方法が直交サンプリングである場合、ＲＦ信号は、当業者が周知のゼロパディングおよびフィルタリングによって、直交ベースバンドサンプルから再現することができる。Ｎｙｑｕｉｓｔサンプリングを使用する場合、ＲＦ信号が直接サンプリングされるため、再現は不要である。特定の実施態様では、ＲＦモジュール１６１５は、受信ビーム成形器出力の直交サンプルからＲＦ信号を生構成する。サンプリングは、受信信号の中心周波数で行われるが、直交の場合、信号のベースバンド直交表現が与えられる。ＲＦ信号は、直交サンプリングされたデータ流を最初にゼロパディングすることによって生成され、ゼロの数は、所望の補間信号サンプルレートによって決定される。次に、複合帯域フィルタは、ゼロパディングされたデータ流に適用され、ｆｓがサンプル周波数であるｆｓ／２〜３ｆｓ／２の周波数帯域外にあるゼロパディングされた信号の周波数成分を拒絶する。フィルタリング後の結果は、元のＲＦ信号の複素表現である。次に、ＲＦ信号は、メインコンピュータユニットに送られ、デジタルフィルタリング、並びに包絡線検波および表示など、その他の処理が行われる。ＲＦ信号の実数部または複素表現が表示される。たとえば、特定の走査ラインに関して取得されたＲＦデータが処理され、表示される。あるいは、多数のパルスエコーリターンを平均した特定の走査ラインからのＲＦデータを表示することができるか、または多数の異なる走査ラインから取得したＲＦデータを平均し、表示することができる。ＲＦデータの取得に使用される走査ラインは、Ｂモード画像上に重なったカーソルラインを配置することによって、ユーザが、Ｂモードの評価に基づいて指定することができる。ＲＦデータの高速フーリエ変換（ＦＦＴ）を計算して、表示することもできる。ＲＦデータの取得およびＢモードデータの取得は、リアルタイムで同時に、両方のモードからの情報を表示することができるように、インターリーブすることができる。ＥＣＧ信号などの生理学的信号の取得も、ＲＦデータの取得と同時に行うことができる。ＥＣＧ波形は、ＲＦデータが取得されている間に表示することができる。ＲＦデータの取得のタイミングは、ＥＣＧ波形内のユーザが画定した点と同期させて、それによって、心周期時に特定回数だけＲＦデータを参照することが可能になる。ＲＦデータを記録して、その後のある時点で処理および評価することができる。
図１７は、本発明の一実施態様の構成要素をさらに示すシステム１６００のブロック図を示す。アレイ振動子１６０１は、ケーブル１６１９を介してフロントエンド変換器１７０２に接続される。ケーブル１６１９は、アレイ振動子１６０１の素子からフロントエンド変換器１７０２までの信号経路を含む。ケーブルの例示的な実施態様は、本明細書で説明されており、個々のマイクロ同軸ケーブルを含む。さらに、コネクタは、ケーブル１６１９の一方の端部または両方の端部に使用することができる。本発明の一態様では、素子の数の２倍に相当するピンを有するコネクタを使用することができ、例示的なコネクタは、本明細書で説明されている。アレイ振動子１６０１の各々の素子では、信号および接地パスを使用することができる。本発明のその他の実施態様では、接地接続は、素子群ごとに共用される。あるいは、ＭＵＸ／フロントエンド電子回路１７０２、１７０３、１７０４、１７０８は、線形振動子アレイ１６０１用の筐体内に配置することができる。
図１７は、フロントエンド変換器１７０２および送信出力ステージ１７０３が各々の素子に存在する比較的大きいシステム１６００の例として、アレイ振動子１６０１の４つの素子のための回路構成の代表的な詳細を示す。２５６素子のアレイ振動子１６０１を有する一実施態様の場合、２５６個のフロントエンド変換器１７０２および送信出力ステージ１７０３について、以下でさらに完全に説明する。受信時、アレイ振動子１６０１の素子からの電気信号は、フロントエンド変換器１７０２を通過して、受信マルチプレクサ１７０４内に入る。受信マルチプレクサ１７０４は、どの素子およびフロントエンド変換器を受信チャネル１７０５に接続するかを選択する。受信チャネル１７０５は、低雑音増幅器およびタイムゲインコントロールを備え、両者について、以下でさらに完全に説明する。信号は、次に、受信チャネル１７０５からアナログデジタル変換１７０６内に至り、そこでデジタル化される。デジタル受信信号は、次に、デジタルビーム成形器である受信ビーム成形器１７０７内に入る。ブロック１７０７では、ビーム成形器制御装置内で生成された遅延プロファイルは、受信信号に適用される。受信ビーム成形器１７０７からの信号は、合成アパーチャメモリ１７１０内に移動する。合成アパーチャメモリは、２つの連続する超音波ラインからの受信データを追加する。超音波ラインは、超音波パルスが組織内に送信された後に受信される超音波エコーを返すことによって生じるデータであると考えられる。合成アパーチャイメージングは、当業者が理解するように実施される。部分的には、合成アパーチャイメージングは、送信または受信アパーチャの有効サイズを増加する方法を意味する。たとえば、ビーム成形器内に６４個のチャネルがある場合、１本の超音波ラインデータの受信時に、６４個の送信チャネル、および６４個の受信チャネルを使用することができる。合成アパーチャイメージングは、合計２本の超音波データラインを使用する。第１超音波ラインは、素子３３から９６にわたる受信アパーチャを使って取得することができる。第２超音波ラインは、素子１〜３２および９７〜１２８に位置する２つのブロックに区分されたアパーチャを使って受信される。両方の超音波ラインは、同じ送信アパーチャを使用する。２本の超音波ラインを加算する場合、受信アパーチャが、素子１から１２８に位置する１２８個のチャネルから成るとして、結果として得られる超音波ラインは、受信された超音波ラインと本質的に同じだが、２本の超音波データラインを取得するために必要な期間に、イメージングされる組織に感知可能な動きはないことが条件である。この場合、フレームレートは２分の１に低下するため、１本ではなく２本の超音波ラインが必要である。２つの受信アパーチャは、一緒に１２８個の素子のアパーチャを形成する限り、異なる方法で配置することができる。あるいは、送信アパーチャのサイズは、受信アパーチャを同じに維持しながら、増加させることができる。２本を超える超音波ラインは、アパーチャを２倍に増加するために使用することができる。合成アパーチャメモリ１７１０からの信号は、次に、ＲＦシネバッファ１７１３内に記憶され、このＲＦシネバッファ１７１３は、同期処理制御モジュール１７１４によって制御されるように、多くの受信ＲＦラインを記憶する大型メモリである。バッファされた受信信号は、次に、適切な速度で信号処理ユニット１７１５内に読み込まれる。信号処理ユニット１７１５は、ビーム成形器制御盤上において、専用ＣＰＵで実施される。受信信号は、信号処理ユニット１７１５からコンピュータユニット１７１７に送られ、ユーザが選択したモードに従ってさらに処理される。コンピュータユニット１７１７による受信信号の処理は、一般に、本明細書に特記する場合を除いて、当業者が周知するタイプである。
一実施態様では、コンピュータユニット１７１７は、図１７に示すとおり、コンピュータユニット１７１７は、システムの動作モードに従って信号を処理するように構成されたシステムソフトウェアを含む。たとえば、メインコンピュータユニット１７１７のシステムソフトウェアは、Ｂモードプロセッサを実行するように構成され、たとえば、前処理、パーシスタンス処理、シネループ画像バッファ、走査変換、イメージパン、ズーム、および後処理を含む。メインコンピュータユニット１７１７のシステムソフトウェアは、カラーフローイメージング（ＣＦＩ）のための処理を実行するように構成することもでき、たとえば、閾値決定マトリックス、推定値フィルタリング、パーシスタンスおよびフレーム平均化、シネループＣＦＩ画像バッファ、走査変換、カラーマップ、および優先度を含む。メインコンピュータユニット１７１７のシステムソフトウェアは、ＰＷドップラーのための処理を実行するように構成することもでき、たとえば、スペクトル推定（ＦＦＴ）、推定値フィルタリング、シネループスペクトルデータバッファ、スペクトル表示の生成、後処理、ダイナミックレンジ、および音響処理を含む。
図１７のシステムの実施態様は、ユーザインターフェースパネル１７２０も備える。この実施態様では、ユーザインターフェースパネル１７２０は、殆どの臨床超音波システムに見られる標準ユーザインターフェースに類似している。たとえば、Ｂモードユーザインターフェースは、画像の奥行き、画像のサイズ、二重画像作動、二重画像左／右選択、フリップ画像上／下、およびズームを含む画像フォーマット制御装置を有する。送信制御装置は、送信電力（送信振幅）、送信焦点領域の位置、送信域の数の選択、送信周波数、およびサイクル数を含む。画像最適化制御装置は、Ｂモードゲイン、ＴＧＣスライダー、前処理、パーシスタンス、ダイナミックレンジ、フレームレート／分解能制御、および後処理曲線を含む。
モード依存インターフェース制御装置のもう１つの例として、カラーフローイメージングユーザインターフェースは、カラーフローモード選択（たとえば、カラーフロー速度、パワードップラー、組織ドップラー）、トラックボール、ステアリング角度、カラーボックスの位置／サイズの選択（選択後、トラックボールを使用して、位置またはサイズを調節する）、プリセットリコール、プリセットメニュー、およびカラーマップ反転を含む画像フォーマット制御装置を有する。送信制御は、送信電力（送信振幅）、送信焦点領域の位置、および送信周波数を含む。画像最適化制御は、カラーフローゲイン、ゲートサイズ、ＰＲＦ（速度スケールの変更）、クラッタフィルタの選択、クラッタフィルタの選択、フレームレート／分解能の制御、前処理の選択、パーシスタンス、ダイナミックレンジ（パワードップラーの場合のみ）、およびカラーマップの選択を含む。
ユーザインターフェースのさらに別の実施例は、ＰＷドップラーモードの選択、トラックボール、ＰＷカーソルの作動（トラックボールは、サンプルボリューム位置を調節するために使用される）、サンプルボリュームサイズ、ドップラーステアリング角度、掃引速度、更新（同時または間隔更新イメージングを選択）、音響ボリューム制御、および流れベクトルの角度を含むＰＷドップラーフォーマット制御装置を有するＰＷドップラーユーザインターフェースである。送信制御は、送信電力（送信振幅）および送信周波数を含む。スペクトル表示最適化制御は、ドップラーゲイン、スペクトル表示のサイズ、ＰＲＦ（速度スケールの変更）、クラッタフィルタの選択、前処理およびダイナミックレンジを含む。
例示的なＭモードのユーザインターフェースは、Ｍモードカーソル作動、トラックボール（カーソルの位置決めに使用）、ストリップサイズ、および掃引速度を含む画像フォーマット制御を有する。送信制御は、送信電力（送信振幅）、送信焦点領域の位置、送信周波数、およびサイクル数を含む。画像最適化制御は、Ｍモードゲイン、前処理、ダイナミックレンジ、および後処理を含む。
例示的なＲＦモードユーザインターフェースは、たとえば、ＲＦライン位置、ＲＦゲート、取得したＲＦラインの数、ＲＦ領域の動作、ＲＦ領域の位置、ＲＦ領域のサイズ、領域内のＲＦラインの数、平均化、およびＢモードインターリーブディスエーブルを含むＲＦライン取得制御を有する。送信制御は、送信電力（送信振幅）、送信焦点領域の位置、送信ｆ番号、送信周波数、サイクル数、取得ＰＲＦおよびステアリング角度を含む。受信処理制御は、ＲＦモードゲイン、フィルタタイプと順序、ウィンドウのタイプ、および平均化されたライン数を含む。
受信信号のデジタルサンプルは、データが取得されるレートと一般に異なるレートで処理される。こうした処理は、本明細書では、「非同期信号処理」と記載する。処理レートは、データが表示されるレートであり、一般に毎秒約３０フレーム数（ｆｐｓ）である。しかし、理解されるように、データは、最高で取得レートのレートで表示されるか、または約３０ｆｐｓ未満で表示することができる。データは、本発明の特定の実施態様では、はるかに迅速なフレームレート、毎秒約３００フレーム、または望ましい診断情報を取得するのに必要な速度で取得することができる。たとえば、迅速に移動する解剖学的構造、たとえば心臓弁の画像データは、比較的速いフレームレートを使用して取得され、次に比較的遅いフレームレートで表示することができる。データ取得レートは、３０ｆｐｓ未満、３０ｆｐｓ、または３０ｆｐｓを超えて良い。たとえば、取得レートは、５０、１００、２００、３００、またはそれ以上のｆｐｓで良い。
表示レートは、ヒトの眼が処理可能なレートを超えないように設定することができる。取得可能なフレームによっては、表示の際にスキップすることができるが、受信ビーム成形器の出力からのすべてのデータは、ＲＦシネバッファ１７１３などのＲＦデータバッファに記憶される。データは、ＲＦデータと呼ばれることもあり、あるいはデータを取得するために使用されるサンプリング方法で呼ばれることもある（たとえば、直交サンプリングの場合、データは、ベースバンド直交データと呼ぶこともできる）。直交またはＲＦデータは、表示前に処理される。処理は計算集約的であり、使用する処理量を減少すると有利であり、これは、取得レートではなく、表示レートで表示されるフレームのみを処理することによって達成される。表示の際にスキップされたフレームは、ライブイメージングが停止するか、またはシステムが「凍結」されると閲覧することができる。ＲＦバッファ１７１３内のフレームは、比較的低いレートで検索、処理、および再生することができ、たとえば、取得レートが毎秒３００フレームである場合、毎秒３０フレームにおけるフレームごとの再生は、通常の１０分の１の遅さになるが、操作者は、画像の迅速な変化を見ることが可能になる。再生機能は、一般に、当業者によって「シネループ」機能と呼ばれている。画像は、様々なレートで再生するか、フレームごとに、後方、および前方に再生することができる。
図１７に示すシステム１６００は、当業者が、システムの機能として望ましいと認識すると思われる様々な項目を含むことができ、たとえば、クロック１７１２、メモリ、音声カードおよびスピーカ、映像カードおよびディスプレーなど、並びに図１７に示すその他の機能ブロックがある。
図１８ａおよび１８ｂは、ＭＵＸ／フロントエンド電子回路１７０２、１７０３、１７０４、１７０８の一実施態様、並びに本発明の一実施態様による受信ビーム成形器１７０７および送信ビーム成形器１７０９の機能の追加の詳細を示す。図１８ａに示す実施態様では、チャネル、たとえば受信チャネルはノードに接続することができ、このノードは、図１８ａに示すように、切換え回路または多重化回路を通して、たとえば、アレイ振動子１６０１の４つの素子に接続される。たとえば、チャネル１ １８０１は、図１８ａの参照符号１、６５、１２９、および１９３の素子に切換え可能に接続され、これらの４つの素子の１つのみが、任意の特定の時にチャネル１ １８０１に接続される。これは、本質的に、システム１６００の受信サイクルにおけるＭＵＸ／フロントエンド電子回路１７０２、１７０３、１７０４、１７０８の多重化機能の実行である。あるチャネルに切換え可能に接続される４つの素子の割当ては、素子の特定のサブセットの連続素子が、アクティブアパーチャを含むように行われる。たとえば、アレイ振動子が、２５６個の素子から成る場合、６４個以下の素子が、アクティブアパーチャを含むサブセットを形成することができる。
受信サイクルのアレイ振動子１６０１の素子の多重化は、フロントエンド１８０２の例示的な図（図１８ｂ）に示されているＲＸスイッチ１８１７によって行うことができる。ビーム成形器制御装置１７１１からの制御信号１８１８は、どのＲＸスイッチ１８１７を作動させ、それによって、モジュール１８０２の４つの利用可能な素子の選択された素子を受信チャネルに接続するかを決定する。当業者が理解するとおり、図１８ａおよび１８ｂにに示す多重化スキームは、異なる数の素子（２５６個の素子以外）、および異なる最大アクティブアパーチャサイズ（最大６４個の素子以外）の振動子に適用することができる。
図１８ｂに示す例示的なフロントエンド１８１６は、以下で招請に説明するとおり、変換器１８１９およびパルサー１８２０も備える。一態様では、フロントエンド１８１６は、上記のとおり、受信チャネルを送信波形から絶縁する。
選択されたアレイ振動子素子からの受信信号は、低雑音増幅器（ＬＮＡ）１８０４に送られる。増幅された信号は、ＬＮＡ１８０４から、タイムゲインコントロール（ＴＧＣ）１８０５に送られる。経過時間は、受信反射信号の深さに比例するため、深さ依存ゲイン制御とも呼ばれる。超音波システムでは、超音波の送信から時間が経過すると、選択された信号もこうした減衰を生じる。ＴＧＣ１８０５は、時間依存性関数に応じて受信信号を増幅し、この減衰を補償する。時間依存ＴＧＣゲインを決定するために使用可能な要素は、経過時間、調査される被検体または被検組織の組織の特性、および用途（たとえば、画像診断法）である。ユーザは、ユーザインターフェースパネル１６０７におけるＴＧＣ制御を調節することによって、ゲインを深さの関数として指定することもできる。各実施態様は、たとえば、Ａｎａｌｏｇ Ｄｅｖｉｃｅｓ（マサチューセッツ州、ノーウッド）のＡＤ８３３２または類似のデバイスを使用して、ＬＮＡ１８０４およびＴＧＣ１８０５の機能を実行することができる。受信信号は、ＴＧＣ１８０５から、受信ビーム成形器１８０３に入り、サンプラーによって、この実施態様ではアナログデジタル変換器１８０７および１８０８によってサンプリングされる。本発明によるその他の実施態様では、サンプリングが、Ｎｙｑｕｉｓｔレートを超えるレート、たとえばＮｙｑｕｉｓｔレートの２倍または３倍で行われる場合、１つのアナログデジタル変換器のみが使用され、Ｎｙｑｕｉｓｔレートでは、信号の最高周波数の少なくとも２倍のレートで、個々の素子から超音波信号がサンプリングされる。
本発明のその他の実施態様では、直交サンプリングが使用され、２つのアナログデジタル変換器、つまり「Ｉ」および「Ｑ」サンプラーが使用される。受信ビーム成形器１８０３の例示的な実施態様では、受信信号は、ブロック１８０７および１８０８で、直交サンプリングアナログデジタル変換器（ＡＤＣ）を使用してデジタル化され、サンプリングクロックが、９０°位相が外れいてる２つのＡＤＣがチャネルごとに必要である。使用されるサンプルレートは、受信信号の中心周波数で良い。比較すると、直接サンプリングは、理論上、受信信号の最高周波数成分の少なくとも２倍のサンプリングレートを使用するが、事実上、少なくとも３倍のサンプリングレートが好ましい。直接サンプリングは、チャネルごとに１つのＡＤＣを使用する。
サンプリング後、現在のデジタル化受信信号は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）内に送られ、受信ビームの形成に関連する様々な機能がインプリメントされる。ＦＰＧＡ内では、デジタル化受信信号には、ＡＤＣのＤＣオフセットの補正が行われる。各々のＡＤＣは、異なるＤＣオフセット補正値を有する。ＤＣオフセットは、ＡＤＣの出力部で得られる多数のデジタルサンプルを平均化することによって決定され、たとえば、システム始動時の校正期間中、受信チャネル入力部に信号は存在しない。デジタル化信号は、次に、ＦＩＦＯバッファ１８２２内に送られ、各々のサンプルは、適切な期間にわたって記憶され、その結果、適切な遅延プロファイルをインプリメントすることができる。粗遅延は、信号を１つまたは複数のサンプル点だけシフトさせて、所望の遅延を取得することによってインプリメントすることができる。たとえば、所望の遅延が１サンプル期間である場合、１サンプルだけ適切な方向にシフトすることによって、適切な遅延を有する信号が得られる。しかし、サンプル期間に等しくない値の遅延が望ましい場合、補間フィルタ１８０９を使用して、微細遅延をインプリメントすることができる。
デジタル化受信信号は、ＦＩＦＯバッファ１８２２から補間フィルタ内に送られ、微細遅延の計算が行われる。補間フィルタ１８０９は、サンプル期間が、適切な微細遅延分解能を超えるシステムに使用される。たとえば、サンプルレートは、超音波信号の中心周波数であり、５０ＭＨｚである場合、サンプルレートは２０ナノ秒ごとに１サンプルである。しかし、１．２５ナノ秒の遅延分解能（２０ナノ秒の１／１６）は、所望の画像品質を提供するために特定の実施態様に使用されるが、その他の遅延分解能は、本発明の範囲内ので考えられる。補間フィルタ１８０９は、適時に、サンプリングされた点以外の点における信号の値を計算するために使用される。補間フィルタ１８０９は、サンプリングされた信号の同相および直交部分に適用される。補間フィルタ１８０９の実施態様は、有限インパルス応答（ＦＩＲ）フィルタを備える。各々のフィルタの係数は、経過時間に基づいてサンプルごとに、ビーム成形器制御装置によって動的に更新することができる。補間フィルタによる処理の後、位相回転は、同相および直交成分に適切な係数を乗算する乗算器１８１１によって適用することができる。位相回転は、ＡＤＣサンプル周波数に対する正しい位相を補間サンプルに組み入れるために使用される。ＲＸコントローラ１８１０は、ＦＩＦＯモジュールおよび補間フィルタを制御する。受信遅延は動的に更新されるため、各々のチャネルにおける補間フィルタ係数は、一定の間隔で変更する必要がある。ＦＩＦＯによってインプリメントされる遅延も、一定の間隔で変更する必要がある。また、受信アパーチャのサイズは動的に調節されるため、各々のチャネルは、超音波信号の受信時の特定の時間にアクティブになり、チャネルは、「乗算」モジュール１８１１において０ではなく１を乗算することによって作動される。また、乗算モジュール１８１１は、０と１との間の値である「重量」を受信アパーチャ内の各々のチャネルに個々に適用することができる。アポダイゼーションとして周知されているこのプロセスは、当業者が周知している。補間サンプルに乗算される値は、超音波信号の受信時に動的に拡大するアポダイズド受信アパーチャをインプリメントするように、時間に応じて異なる。
図１８ｃは、本発明による実施態様の受信コントローラ（ＲＸコントローラ）の例示的な実施態様である。受信コントローラ１８１０は、正しい遅延プロファイル、アパーチャサイズ、および受信アポダイゼーションデータを、補間および位相回転アポダイゼーションをインプリメントする処理ブロック１８０９内にプログラムするために使用される。図１８ｃの受信コントローラ１８１０は、初期パラメータ（初期粗遅延、初期位相）を開始（ＳＯＬ）トリガごとに１回設定し、動的パラメータ（動的集束、動的アポダイゼーション）を受信クロック（ＲＸＣＬＫ）期間ごとに１回設定する。初期受信遅延プロファイルは、ＲＸ初期アパーチャメモリ１８２２内に記憶される。動的受信遅延プロファイルは、ＲＸ動的アパーチャメモリ１８２４内に記憶される。遅延プロファイルは、ＳＯＬトリガの前に、６４：１６交差スイッチ１８２８を介して、ＲＸＢＦバッファ１８２６内にロードされる。交差スイッチ１８２８は、６４のアパーチャチャネル構成のうちの１６を選択する。これらは、単一チャネル基板上に存在する１６の受信チャネルをプログラムするために使用される。
各々の受信ラインの構成は、ラインメモリ１８３０内に記憶される。ラインメモリ１８３０内の各々のライン構成は、アパーチャ選択インデックス、モード選択、およびアパーチャイネーブルを含む。アパーチャ選択インデックスは、チャネルマッピングアパーチャを決定するために使用される。モード選択は、複数の遅延プロファイルにアクセスするために使用される。アパーチャイネーブルインデックスは、最初のアパーチャサイズを制御する。アパーチャ選択ルックアップテーブル（ＡＰ＿ＳＥＬ ＬＵＴ）１８３２は、可能な構成の数を減少させ、その結果、ラインメモリ内に記憶する必要があるビット数を減少させる方法である。ＡＰ＿ＳＥＬ ＬＵＴ１８３２は、再プログラム可能である。
メモリ制御装置１８３４は、ライン構成を復号する状態マシンである。状態マシンは、制御および状態メモリ１８３６によって構成される。状態マシンは、異なるモード（たとえば、Ｂモード、カラーフローモード、ＰＷドップラーモードなど）の場合は別様に構成される。メモリ制御装置１８３４は、ＲＸＢＦバッファ１８２６内へのアパーチャメモリのロードを制御し、ＳＯＬ＿ｄｅｌａｙｅｄおよびＦＩＦＯ＿ＷＥＮ信号を生成する。パルスＳＯＬ＿ｄｅｌａｙｅｄは、ＲＸＣＬＫ期間で、初期遅延パラメータをＲＸ位相回転およびＲＸアポダイゼーションブロック１８０９内に転送するために使用される。動的受信パラメータは、次に、各々の後続のＲＸＣＬＫ期間で転送される。ＦＩＦＯ＿ＷＥＮ信号は、ＲＸ補間フィルタ用のＦＩＦＯへの受信ＡＤＣデータ取得を開始する。
制御および状態メモリ１８３６は、受信長さなどの共通パラメータも含む。受信長さパラメータは、各々のラインのために、どの位の受信サンプルを収集するかを決定する。
受信チャネルの数を増加すると、比較的大きい受信アパーチャが可能になり、その結果、方位分解能および浸透を改善することによって、深いイメージングに有利になる可能性があることが分かるであろう。合成アパーチャモードは、６４を超えるアパーチャを使用することを可能にするが、フレームレートの減少という犠牲を伴う。受信チャネルの数が増加すると、これは、フレームレートに不利益がない状態で行うことができる。
本発明による位置実施態様では、受信ビーム成形器１８０３は、マルチラインビーム成形を可能にする。マルチラインビ−ム成形は、複数の受信ラインを同時に処理することによって、比較的高いフレームレートが可能になる。フレームレートが、平行受信ラインの数に等しい係数だけ増加する。ビーム成形は、複数の受信アパーチャについて同時に行われるため、補間フィルタ１８０９による比較的高度のデータ処理レートが使用される。受信ビーム成形器からホストＣＰＵに転送されるデータ量は、平行受信ラインの数に等しい係数だけ増加するであろう。送信ビームは広がり、複数の受信ラインと重なる。
各々の受信ビーム成形器１８０３からの信号は、次に、加算器１８１５によって加算される。加算された信号は、一定の深さから反射される、一定時期における受信信号を表す。加算された受信信号は、次に、以前に説明し、図１７に示すモジュールを通って、ユーザが選択した動作モードに適する処理モジュールに至る。
システム１６００の送信動作サイクル時に、選択された送信出力ステージは、送信チャネルに接続され、アクティブアパーチャを形成する。この態様では、多重化は、送信出力ステージ以前に行われる。たとえば、以前に説明したとおり、送信チャネル１ １８０１は、図１８ａおよび図１８ｂの参照符号１、６５、１２９、および１９３の素子に応じて、送信出力ステージに切換え可能に接続され、その結果、これらの４つの送信出力ステージの１つだけが、ある一定の時に送信チャネル１ １８０１に接続される。図１８ａおよび１８ｂでは、送信チャネル２は、素子２、６６、１３０および１９４などに応じて、送信出力ステージに切換え可能に接続することができることも分かる。これは、システムの送信サイクル時におけるＭＵＸ／フロントエンド電子回路１７０２、１７０３、１７０４、１７０８の多重化機能の動作である。
図２０を参照すると、多重化された送信信号は、ＴＸＡ ２００２およびＴＸＢ ２００４によって支持される信号の対であり、図２０に示すように、送信パルサーＭＯＳＦＥＴ ＱＴＤＮ ２００６およびＱＴＤＰ ２００８のゲートを駆動する。これらの信号２００２、２００４は、十分に低レベルの単極信号であるから、ＭＯＳＦＥＴタイプのスイッチによる多重化を使用することができる。送信チャネルに切換え可能に接続された４つの送信出力ステージの割当ては、素子の任意の特定のサブセットの連続素子が、アクティブな送信アパーチャを含むことができるように行われる。たとえば、２５６個の素子から成るアレイ振動子の場合、６４個以下の素子が、アクティブな送信アパーチャを含むサブセットを形成することができる。
任意に、送信多重化は、比較的高電圧の双極信号を収容可能な多重化回路構成を使用して、送信出力ステージ後に行うことができる。
再び１８ａ〜１３ｄを参照すると、送信ビーム成形器１８１２は、特定の遅延が波形に存在する送信波形を生成し、この場合、波形は、遅延プロファイルごとに適切な時間まで送信されない。送信波形は、デジタル信号を含む低電圧信号で良い。任意に、送信波形は、電気エネルギーを超音波エネルギーに変換するために、アレイ振動子によって使用される高電圧信号で良い。変換器１８１９およびパルサー１８２０の動作については、以下でさらに詳細に説明する。
送信ビーム成形の処理時に、アクティブ送信アパーチャ内の１つまたは複数の各送信チャネルは、基準制御信号と比べて遅延させることが可能な送信波形を生成することができる。送信チャネルの数は、最大送信アパーチャサイズを決定する。送信チャネルの数を増加する利点は、深いイメージングの方位分解能および浸透の改善である。様々な実施態様では、アレイ振動子は６４個の送信チャネルを有するか、または９６もしくは１２８個の送信チャネルを有して良い。この遅延は、チャネルごとに異なる可能性があり、総称的に、遅延は、送信遅延プロファイルと呼ばれる。送信ビーム成形は、送信波形に重み関数を加えることも含み、これは、当業者には「アポダイゼーション」として周知されているプロセスである。送信アポダイゼーションは、各々のチャネルで送信された波形の振幅の個々の制御を使用する。画像品質に対する利点は、受信ビームプロファイルにおけるスプリアスローブの減少によるコントラスト分解能の改善であり、スプリアスローブは、側面ローブまたは格子ローブの可能性がある。各々の送信器の出力ステージは、個々に制御された電源、および制御ハードウェアを有する。
送信波形整形は、送信信号としての任意波形の生成、つまり送信波形の振幅および位相の生成を含む。この利点は、送信信号のスペクトルの整形による距離分解能の改善である。コード化励起などの技術は、距離分解能を損失せずに浸透を改善するために使用される。
本明細書に記載されている送信ビーム成形器１８１２は、ＦＰＧＡデバイスを有する一実施態様にインプリメントされる。たとえば、送信クロック周期の１／１６の遅延分解能を提供する送信ビーム成形器１８１２の代表的なインプリメンテーションは、送信クロック周波数の１６倍のクロックを必要とする。本明細書に記載されているシステムの周波数範囲では、これは、５０ＭＨｚの１６倍の最大クロック周波数、つまり８００ＭＨｚを意味し、代表的なＦＰＧＡデバイスは、このレートのクロック周波数をサポートする。しかし、以下に記載する送信ビーム成形器１８１２のイメージングは、送信クロック周波数の８倍のみのＦＰＧＡの範囲内のクロック周波数を使用する。
送信ビーム成形器の各々のチャネルは、ＴＸコントローラ１８１４およびＴｘパルス発生器１８１３から成る。ＴＸコントローラ１８１４は、たとえば、超音波ライン番号と呼ばれるパラメータ（光線番号としても周知されている）を使用して、送信マルチプレクサの適切な構成を介してアクティブ送信アパーチャを選択する。光線番号値は、物理アレイに対する超音波走査ラインの始点を特定する。光線番号に基づいて、遅延値は、アクティブ送信アパーチャ内の各々の送信チャネルに割り当てられる。ＴＸパルス発生器１８１３は、本明細書に記載する波形パラメータおよび制御信号を使用して、各々の送信チャネルの送信波形を生成する。
図１８ｄは、本発明による実施態様における例示的な送信コントローラ（ＴＸコントローラ）の図である。送信コントローラ１８１４は、正しい遅延プロファイル（各々のチャネルの粗遅延および微細遅延）、並びに各々のラインの送信波形を使って、ＴＸパルス発生器１８１３をプログラムするために使用される。送信コントローラ１８１４は、各々のラインの前に、ＴＸパルス発生器１８１３を再プログラムする。各々のラインは、送信アパーチャを形成するために使用されるアレイ素子の特定のサブセットを必要とする。アパーチャ内の各々のアレイ素子は、ＴＸパルス発生器１８１３内のチャネルに接続する必要があり、送信チャネルは、所望の送信遅延プロファイルによる遅延を有する所望の送信波形を生成するように構成しなければならない。
アパーチャ全体の遅延プロファイルおよび送信波形は、ＴＸアパーチャメモリ１８３８内に記憶される。複数の遅延プロファイルは、ＴＸアパーチャメモリ１８３８内に記憶することができる。複数の焦点域が使用されるＢモードイメージング、ドップラーモードの焦点深さおよび送信波形が、Ｂモードに使用されるものとは異なるＰＷドップラーおよびカラーフローイメージングモードの場合、複数の遅延プロファイルが必要である。この例示的な実施態様では、ＴＸアパーチャメモリ１８３８は遅延プロファイルを含み、６４チャネルアパーチャパルス波形データを送信する。各々のチャネル基板上には、１６個の送信チャネルがあり、各々の送信チャネルは、送信出力ステージを介して、４つの異なるアレイ素子の１つに接続することができる。６４：１６交差スイッチ１８４０は、正しい送信波形データセットを１６チャネルの各々に経路指定するために使用される。他の４８チャネルの制御は、他のチャネル基板上にインプリメントされる。ＴＸＢＦバッファ１８４２は、開始（ＳＯＬ）トリガ以前に、ＴＸパルス発生器のデータを一時的に記憶する。ＴＸ＿ＴＲＧトリガは、データをＴＸＢＦバッファ１８４２からＴＸパルス発生器１８１３に、１つのＴＸＣＬＫ期間で移動させる。
各々の送信ラインの構成は、ラインメモリ１８４４内に記憶される。ラインメモリ１８４４内の各々のライン構成は、以下の情報を含む：アパーチャ選択インデックス、モード選択、アパーチャイネーブルインデックス、および素子選択インデックス。アパーチャ選択インデックスは、チャネルマッピングアパーチャを決定するために使用される。モード選択は、複数の遅延プロファイルにアクセスするために使用される。アパーチャイネーブルインデックスは、アパーチャのサイズを制御する。素子選択インデックスは、送信チャネルまたは受信チャネルより多いアレイ素子が存在する場合、どの素子がアクティブかを制御する。アパーチャ選択、アパーチャイネーブル、および素子選択ルックアップテーブル（ＡＰ＿ＳＥＬ ＬＵＴ１８４６、ＡＰ＿ＥＮ ＬＵＴ１８４８、ＥＳ ＬＵＴ１８５０）のインデックス付けは、可能な構成の数、ひいてはラインメモリ１８４４内に記憶する必要があるビット数を減少させる方法である。ルックアップテーブルはすべて、再プログラム可能である。
制御および状態メモリ１８５２は、ＳＯＬの数（ＴＸサイクル）、フレーム内のライン数などの共通のパラメータを含み、さらに、モリ制御ブロック１８５４内のメモリ制御ブロック１８５４内の状態マシンを構成する。メモリ制御装置１８５４は、アパーチャ選択、アパーチャイネーブル、および素子選択ライン情報を復号する状態マシンである。
図２０を参照すると、送信波形は、実際上「Ａ」および「Ｂ」信号と呼ばれる２つの信号であり、一方の信号は、パルサードライブＭＯＳＦＥＴ ＱＴＤＮ６２００６のゲートに適用され、他方の信号は、パルサードライブＭＯＳＦＥＴ ＱＴＤＰ２００８に適用されることが分かる。「Ｂ」信号は、送信クロックの期間の１／２だけ遅延する以外、「Ａ」信号と同じで良い。各々の送信波形に適用される遅延は、「粗遅延」および「微細遅延」の２つの成分に分割される。粗遅延は、送信周波数期間の１／２の単位で良く、微細遅延は、送信周波数期間の１／１６の単位で良いが、微細遅延の他の単位は本発明の範囲内であると考えられる。調節可能な送信波形のその他の態様は、送信される中心周波数、パルス波、サイクル数、および「不感時間」である。「不感時間」は、２つの出力ステージＭＯＳＦＥＴ、ＱＴＤＮ２００６およびＱＴＤＰ２００８のどちらも電源が入っていない出力パルスの最初の半周期後の時間間隔である。送信中心周波数、パルス波、および不感時間の変更は、振動子素子に対する最終的な送信信号の周波数成分を変更するために使用される。
次に、図２２〜２２Ｃを参照すると、本発明による一実施態様では、１つの送信パルス生成回路２２００が、各々の送信ビーム成形器チャネルのために使用される。１６ビットＡ波形ワード２２０２は、Ａ信号の微細遅延、パルス波、および不感時間を符号化するために使用される。２６ビットＢ波形ワード２２０３は、Ｂ信号の微細遅延、パルス波、および不感時間を符号化するために使用される。波形ワード２２０２、２２０３は、たとえばＦＰＧＡ内のメモリ内に記憶することができる。送信出力信号の周波数は、送信クロックの周波数によって決定される。制御入力は、ＦＰＧＡ内にインプリメントされる送信コントローラ１８１４から由来する。これらは、以下で説明し、図２２〜２２Ｃに示すパルス計数２２０４、ＴＸＴＲＧ２２０６、および様々なクロックで良い。
送信パルスの生成は、ＴＸＴＲＧパルス２２０６が、チャネル制御盤１８１４から受信されると開始する。ＴＸＴＲＧ信号２２０６は、送信ビーム成形器チャネルに送信され、送信ビーム成形器の遅延が参照される信号である。ＴＸＴＲＧパルス２２０６は、ＴＸＣＬＫ２ ２２４６で示される送信周波数クロックサイクルの１／２間隔の計算を開始する。現在のハードウェアインプリメンテーションは、送信クロックの２倍のクロックを使用する。粗遅延２２１０は、クロックＴＸＣＬＫ２ ２２４６によって計時される粗遅延計数器２２４８によってインプリメントされる。信号ＴＸＴＲＧ２２０６は、計算を開始させる。
ＣＯＡＲＳＥ ＤＯＮＥ信号２２０８は、ＴＸＣＬＫ２ ２２４６のクロックサイクル数が、粗遅延入力変数値２２１０に達した時に生成される。ＣＯＡＲＳＥ ＤＯＮＥ信号２２０８は、マルチプレクサ２２５０および２２５２から成るバイト選択回路、マルチプレクサ２２５４および２２５６から成るパルス反転選択回路、並びに８：１並列／直列回路２２１２および２２１３を可能にする。１６ビット波形ワード２２０２および２２０３は、１６ビットレジスタ２２１６および２２１７内に転送される。Ａ波形レジスタ２２１６の出力は、部分波形：Ｐａｒｔｉａｌ＿Ｗａｖｅｓｈａｐｅ＿Ａ（７：０）２２６０およびＰａｒｔｉａｌ＿Ｗａｖｅｓｈａｐｅ＿Ａ（１５：８）２２６１から成る。Ｐａｒｔｉａｌ＿Ｗａｖｅｓｈａｐｅ＿Ａ（７：０）２２６０は、マルチプレクサ２２５４および２２５６から成るパルス反転回路を介して、８：１並列／直列回路２２１２または８：１並列／直列回路２２１３に転送される。Ｐａｒｔｉａｌ＿Ｗａｖｅｓｈａｐｅ＿Ａ（７：０）２２６０の転送後、Ｐａｒｔｉａｌ＿Ｗａｖｅｓｈａｐｅ＿Ａ（１５：８）２２６１は、マルチプレクサ２２５４および２２５６から成るパルス反転回路を介して、８：１並列／直列回路２２１２または８：１並列／直列回路２２１３に転送される。バイト選択信号２２１４は、Ｐａｒｔｉａｌ＿Ｗａｖｅｓｈａｐｅ＿Ａ（７：０）２２６０またはＰａｒｔｉａｌ＿Ｗａｖｅｓｈａｐｅ＿Ａ（１５：８）２２６１のどちらを多重化して、パルス反転回路に送るかを制御する。こうして、Ｗａｖｅｓｈａｐｅ＿Ａ２２０２は、８：１並列／直列回路に転送され、１ビットデータ流に直列化される。
図２２から分かるとおり、Ｗａｖｅｓｈａｐｅ＿Ｂ２２０３の転送は、同様に行われる。
８：１並列／直列回路２２１２および２２１３は、二重データレート（ＤＤＲ）出力を有する。ＣＯＡＲＳＥ ＤＯＮＥ２２０８は、出力パルスの数の計算を開始する。パルス数計数器が、パルス数の計算を終了する場合、イネーブル信号２２４は低くなり、レジスタ２２１６および２２１７は部分波形の出力を停止する。「Ａ」位相２２０２の１６ビット波形は、２つのＴＸＣＬＫ２ ２２４６サイクルで１つの直列ビットに転換される。「Ｂ」位相２２０３の１６ビット波形も、２つのＴＸＣＬＫ２ ２２４６サイクルで１つの直列ビットに転換される。パルス反転は、信号が並列／直列回路に送信される前に、「Ａ」および「Ｂ」位相をスワッピングすることによって達成される。信号スワップは、パルス反転信号２２５８が、パルス反転ＭＵＸ回路２２５４および２２５６で可能になる場合に行われる。
二重データレート（ＤＤＲ）出力を有する８：１並列／直列回路は、送信クロックの８倍の周波数のＴＸＣＬＫ８ ２２６６を使って計時される。ＤＤＲ出力では、波形は、送信クロック周波数の１６倍のレートでシフトアウトされる。８：１並列／直列回路２２１２または８：１並列／直列回路２２１３からの信号は、ＬＶＤＳ規格を使用してＦＰＧＡから転送された後、クロックＴＸＣＬＫ１６ ２２３６によって再同期化される。
「Ａ」位相信号は、低ジッター正エミッター結合論理（ＰＥＣＬ）フリップフロップ２２３４、および低ジッタークロック、ＴＸＣＬＫ１６ ２２３６によって、送信周波数の１６倍で再同期化される。これは、ＦＰＧＡ内部の回路によって加わるジッターを排除することができる。「Ｂ」位相信号も、フリップフロップ２２３５によって再同期化される。
「Ａ」および「Ｂ」信号は共に、個々のドライバ回路２２３８、２２４０に行き、それぞれのカレントドライブの機能を増加させる。ドライバの出力は、信号ＴＸＢ ２００４およびＴＸＡ ２００２になり、フロントエンド回路２０００内の送信マルチプレクサに接続する。
波形データ２２０２および２２０３の再送信は、パルス計数器２２４２が、パルス計数入力変数２２０４によって指定される数に達し、イネーブル信号２２４４が状態を変えるまでで続く。
波形Ａ２２０２を構成する１６ビットワードは、ある送信サイクルから次の送信サイクルに変化する。同じことは、Ｗａｖｅｓｈａｐｅ＿Ｂ２２０３にも適用される。これは、あるサイクルから次のサイクルまで、任意に指定されるパルス波を有する送信波形の生成を可能にする。Ｗａｖｅｓｈａｐｅ＿Ａ２２０１およびＷａｖｅｓｈａｐｅ＿Ｂ２２０３は、個々に指定される。たとえば、奇数または偶数の送信波形が生成される。
図２２Ａ〜２２Ｃは、「Ａ」および「Ｂ」信号の微細遅延、パルス波、および不感時間を変更するために、波形データをどのように使用するかを示す。この実施例では、「Ｂ」出力は、送信周波数期間の１／２だけ遅延することを除いて、「Ａ」出力と同じである。図２２Ｃは、「Ａ」および「Ｂ」位相で任意の波形を生成できることを示す。Ｎｙ Ｗａｖｅｓｈａｐｅ＿Ａは、その前の波形とは異なり、任意のＷａｖｅｓｈａｐｅ＿Ｂはその前の波形とは異なる。図２２Ｃの実施例では、Ｗａｖｅｓｈａｐｅ＿Ａ１（１５：０）およびＷａｖｅｓｈａｐｅ＿Ａ３（１５：０）に使用される１６ビット波形は、別の波形と異なる。この実施例では、Ｗａｖｅｓｈａｐｅ＿Ｂ（１５：０）は２回繰り返されるが、Ｗａｖｅｓｈａｐｅ＿Ｂが前のＷａｖｅｓｈａｐｅ＿Ｂと異なるように指定することが可能である。ＡおよびＢ波形は独立しており、コード化励起法、たとえば造影剤イメージングおよび非線形イメージングを伴う用途に私用される送信波形をインプリメントするために使用することができる。
ＴＸＰｏｗｅｒ信号（図１８ｂに「ＴＸ高電圧」として示す）は、送信パルサーの出力の振幅を制御することができる。このインプリメンテーションに示されるとおり、ＴＸＰｏｗｅｒはすべての送信チャネルに共通である。任意に、各々の送信チャネルの出力パルスの振幅は、個々に制御することができる。
図１９は、例示的なビーム成形器制御盤１９００を示すシステム信号処理ブロック図である。ビーム成形器制御盤１９００は、ビーム成形器制御装置、および信号処理ブロック１７１６の例示的な実施態様である。ビーム成形器制御盤１９００の構造および動作は、当業者に一般的に周知されている。例示的なシステムの実施態様は、たとえば、ＥＣＧ、呼吸作用、被検体の体温、または血圧の１つまたは複数の生理学的信号源１９０１を取得、処理、および表示する機能を有することが可能である。生理学的信号取得ブロック１９０２は、こうしたタイプの生理学的信号を取得できる信号取得モジュールを含むことができる。
コンピュータユニット１９０３へのデータ転送は、データをビーム成形器制御盤１９００からコンピュータユニット１９０５に転送する。各実施態様は、この転送のために、当該技術分野で周知されているＰＣＩ Ｅｘｐｒｅｓｓバス１９０４、または類似のバスを使用することができる。
図２０は、フロントエンド回路変換器１７０２、送信出力ステージ１７０３、並びに受信ＭＵＸ１７０４および送信ＭＵＸ１７０８の例示的な略図２０００である。その他の例示的なフロントエンド回路も、上記のシステムと共に使用することができる。たとえば、米国特許第６，０８３，１６４号「Ｕｌｔｒａｓｏｕｎｄ Ｆｒｏｎｔ−Ｅｎｄ Ｃｉｒｃｕｉｔ Ｃｏｍｂｉｎｉｎｇ ｔｈｅ Ｔｒａｎｓｍｉｔｔｅｒ ａｎｄ Ａｕｔｏｍａｔｉｃ Ｔｒａｎｓｍｉｔ／Ｒｅｃｅｉｖｅ Ｓｗｉｔｃｈ」に記載されているフロントエンド回路を使用することができ、この特許は、引用することにより全体的に本明細書に援用し、本明細書の一部を構成する。図２０に示す例示的な回路２０００は、素子がアクティブアパーチャの一部である場合に、素子を受信チャネルに接続する多重化機能を提供する。また、フロントエンド回路は、本明細書に記載するとおり、受信チャネルを送信チャネルから絶縁する。送信出力ステージは、送信パルス発生器１８１３からの送信波形を受信し、その結果、送信パルス情報を送信高電圧と結合し、アクティブ送信アパーチャの一部である素子において高電圧波形を生成する。
図２０に示す例示的な略図では、送信パルシングは、Ｄ１ ２０１０、Ｄ２ ２０１２、ＱＴＤＰ ２００８、ＱＴＤＮ ２００６、ＱＴＸＭＵＸＰ ２０１４、ＱＴＸＭＵＸＮ ２０１６およびＴ１ ２０１８によって行われる。送信時、アクティブ送信アパーチャ内に含まれる送信出力ステージは、ＱＴＸＭＵＸＰ ２０１４およびＱＴＸＭＵＸＮ ２０１６の電源を投入することによって接続され、ゲート駆動信号ＴＸＡ ２００２およびＴＸＢ ２００４がＱＴＤＮ ２００６およびＱＴＤＰ ２００８に到達することを可能にする。送信パルシングの際、ＱＴＤＮ ２００６またはＱＴＤＰ ２００８は、意図する送信波形を生成するのに必要なタイミングで個々に電源が投入される。パルサー出力は、二次変換器ＬＴＸＳ ２０３８の左端に出現し、右端は、Ｄ１ ２０１０およびＤ２
２０１２によって０Ｖ付近にクランプされ、Ｄ１ ２０１０およびＤ２ ２０１２は、たとえば通常の高速シリコンスイッチングダイオードで良い。アクティブパルシングの際、受信多重化スイッチＳＷ１ ２０２０も電源が切られ、付加的な隔離が提供される。送信パルサーの出力の振幅は、Ｔ１ ２０１８〜Ｒ１ ２０２２の一次の中心タップに印加される送信電源電圧によって決定される。２つの電圧源Ｖ１ ２０２４およびＶ２ ２０２６が利用可能であり、Ｖ１ ２０２４はＶ２ ２０２６より大きい。これらの電圧源は、ＦＥＴスイッチＱＬＳＨ ２０２８、ＱＬＳＬ ２０３０およびダイオードＤ３ ２０３２に示すように、Ｒ１ ２０２２で共通ノードに接続される。電源電圧の一方または他方は、制御信号Ｖ１ ＮＥ ２０３４およびＶ２ ＮＥ ２０３６を使用して、ＱＬＳＨ
２０２８またはＱＬＳＬ ２０３０の電源を入れることによって選択される。ダイオードＤ３ ２０３２は、Ｖ１ ２０２４がＲ１ ２０２２に接続されると、電流がＶ１ ２０２４からＶ２ ２０２６に流れるのを防止するのに役立つ。この構成は、電圧記憶キャパシタＣ４およびＣ５に保持される電源電圧を充電または放電する必要をなくすため、送信電源電圧を２つのレベル間で迅速に切り換えることを可能にする。
受信切換えは、ＱＴＤＰ ２００８、ＱＴＤＮ ２００６、ＱＬＳＨ ２０２８、ＱＬＳＬ ２０３０およびＳＷ１ ２０２０によって行われる。ＳＷ１ ２０２０は、ＧａＡｓ ＰＨＥＭＴ（ガリウムヒ素擬似格子整合高電子移動トランジスタ）などのタイプの単極単投（ＳＰＳＴ）または単極双投（ＳＰＤＴ）スイッチで良い。あるいは、受信多重化スイッチは、その他のタイプの電界効果トランジスタまたは双極トランジスタと共にインプリメントされる。ＳＷ１ ２０２０は、ＳＰＤＴスイッチである場合、図２０に示すように構成され、一方の端子は終端抵抗器に接続され、他方の端子は受信チャネル入力に接続される。ＳＷ１ ２０２０がＳＰＳＴスイッチである場合、終端抵抗器に接続される端子、および終端抵抗器は取り除かれる。
受信間隔では、受信多重化スイッチは、アレイ素子および受信チャネル間が接続するように構成される。パルサードライブＭＯＳＦＥＴＱＴＤＮ ２００６およびＱＴＤＰ ２００８は共に、受信時に電源が投入され、ＱＬＳＨ ２０２８、ＱＬＳＬ ２０３０、ＱＴＸＭＵＸＮ ２０１６およびＱＴＸＭＵＸＰ ２０１４は電源が切られる。その結果、ＬＴＸＳ ２０３８は、その漏れインダクタンスを受信信号と直列のインピーダンスとして主に提示する。受信信号が、順方向バイアスＤ１ ２０１０またはＤ２ ２０１２には小さすぎる場合、これらのダイオードは、接合キャパシンタスに支配される高いシャントインピーダンスを提示する。Ｌ１ ２０４０および漏れインダクタンスＬＴＸＳ ２０３８は、受信モードの入力インピーダンスを平均にして、Ｄ１ ２０１０、Ｄ２ ２０１２の接合キャパシンタス、および受信マルチプレクサを形成する連結スイッチのキャパシタンスを補償する。フロントエンド回路の別のインプリメンテーションでは、図２１に示すように、信号ＲＸＣＬＭＰは排除され、その機能はＴＸＡおよびＴＸＢによって実行される。この回路の送信機能は、図２０の回路と同じであり、ＱＴＸＭＵＸＮおよびＱＴＸＭＵＸＰは、信号ＴｘＤｒｉｖｅＮおよびＴＸＤｒｉｖｅＰをゲート制御する。受信モードでは、ＱＴＸＭＵＸＮおよびＱＴＸＭＵＸＰは電源が切られ、その結果、信号ＴＸＡおよびＴＸＢを遮断する。レジスタＲ８およびＲ９はＱＴＸＭＵＸＮおよびＱＴＸＭＵＸＰをシャントし、その結果、ＴＸＡおよびＴＸＢは、受信モードの持続時間だけ高く駆動され、ＱＴＤＮおよびＱＴＤＰのゲート上の電圧は徐々に増加し、これらのＭＯＳＦＥＴスイッチが滑らかに作動する。受信モードの場合のＱＴＤＮおよびＱＴＤＰの滑らかな作動は、図２０の回路の信号ＲＸＣＬＭＰによって制御される。図２１では、レジスタＲ５およびＲ６は、ＱＴＤＮおよびＱＴＤＰのゲート上で電圧を取り、送信動作後に、送信多重化スイッチの電源が切れると接地する。
パルサーは、スイッチ選択可能なレベルの電源と共に中心タップ変換器およびＮＭＯＳ ＦＥＴを使用し、名目上方形波を生成する。供給スペクトルを制御するには、制御インピーダンス同軸ケーブルを介して振動子素子に接続する時に、直列およびシャント抵抗を使用する。これらは、パルサーの動作時にソースインピーダンスの時間変化を減少させ、送信パルスの直後の間隔で、振動子の終了を送り返す役割を果たす。最終ステージのＭＯＳＦＥＴの駆動回路は、この略図には示されていない。この回路（以下のとおり、マルチプレクサの遠端にある）は、個々に切り換えられるＭＯＳＦＥＴパルス増幅器、または必要な駆動を提供するのに十分なＣＭＯＳバッファの集合である。
パルサーに必要な変換器は、ＰＣＢ上プリントされた巻線として構築され、ＰＣＢの両側に固締された小型フェライトスラブによって、巻線の周囲が補強される。この技術は、フェライトスラブを適切にパッケージすることができれば、自動化組立てに適する。
以下の実施例は、本明細書の請求項に係る物品、デバイス、および／または方法の製造および評価方法の完全な開示および説明を当業者に提供するものであり、本発明を単に例示的に示すことを意図しており、発明者が考える発明の範囲を制限することを意図するものではない。数（たとえば、数量、温度など）には正確を期すように注意を払ったが、多少の誤差および偏差はあると思われる。
実施例１
図２３は、本発明の一実施態様による例示的なシステムを示すブロック図である。例示的なシステム２３００は、たとえば最大２５６の素子を有する線形アレイと結合される。マイクロ同軸ケーブル２３０４の束は、アレイ２３０２と処理ユニット２３０６との間の信号の送信を提供する。例示的なシステムは、処理ユニットをさらに備える。
処理ユニット２３０６は、２つの主なサブシステムに仕切られる。第１のサブシステムは、フロントエンド２３０８であり、ビーム成形器、フロントエンド電子回路、ビーム成形器コントローラ、および信号処理モジュールを備える。第２のサブシステムは、コンピュータユニット２３１０、またはバックエンドである。フロントエンドサブシステム２３０８は、送信信号の生成、受信信号の取得、および信号処理に関連する。バックエンド２３１０は、既製のＰＣマザーボードで良く、これは、システム制御、信号および画像処理、画像表示、データ管理、並びにユーザインターフェースに関連する。データは、たとえば、当業者が当該技術分野で周知するとおり、ＰＣＩ Ｅｘｐｒｅｓｓバスによって、フロントおよびバックエンドサブシステム間で転送される。
受信信号を処理するモジュールは、本明細書で以前に記載したとおり、受信ビーム成形器である。送信信号を生成するサブシステムは、やはり本明細書で以前に記載したとおり、送信ビーム成形器である。送信および受信ビーム成形器の各々のチャネルは、アレイ２３０２内の別個の素子に接続される。各々の素子における個々の送信または受信信号の遅延および振幅を変えることによって、ビーム成形器は、深さの関数としての焦点深度、アパーチャサイズ、およびアパーチャウィンドウを調節することができる。図２３の例示的なシステムは、当業者が当該技術分野で周知している１つまたは複数の様々な超音波動作モードをサポートする。これらのモードを以下の表２に記載する。
システム仕様
図２３に示すシステムの例示的な仕様は、たとえば以下の表３に記載する仕様を含む。
システムカート
システム、またはその一部は、たとえばカートなどの移動可能な構成内に収容され、ビーム成形器の電子回路２３１６、コンピュータユニット２３１０、および電源ユニット２３１２を含む。ユーザインターフェースは、カスタムコントロールを含む一体型キーボード２３１８、トラックボール、モニター、スピーカ、およびＤＶＤドライブを備える。カートのフロントパネル２３２０は、アレイベースの振動子２３０２、並びにＥＣＧ、血圧、および温度など、マウスの生理学的情報を接続するコネクタ２３２２を有する。カートの後部周辺パネル２３１４は、リモートモニター、フットスイッチ、およびネットワーク２３２４などの様々な周辺デバイスの接続を可能にする。カートは、様々な電子回路の熱を制御するための冷却ファン２３２６、エアガイド、および換気口のシステムを有する。
一実施態様では、コンピュータユニット２３１０は、たとえばＭｉｃｒｏｓｏｆｔ Ｗｉｎｄｏｗｓ（登録商標） ＸＰなどのオペレーティングシステムを実行する既製のＩｎｔｅｌアーキテクチャプロセッサで良い。コンピュータユニット２３１０は、たとえば、Ｉｎｔｅｌ ３ＧＨｚ ＣＰＵ（Ｘｅｏｎデュアルプロセッサ、またはハイパースレッディングによるＰ４）、２ ＧＢ ＤＤＲメモリ、ケーブルコネクタを含むＰＣＩ Ｅｘｐｒｅｓｓ×４、１００Ｍｂｐｓ Ｅｔｈｅｒｎｅｔ（登録商標）、ＵＳＢ ２．０、１０２４×７６８×３２ｂｐｐ＠１００Ｈｚが可能なグラフィックスコントローラ、音声出力（ステレオ）、２×１２０ＧＢ ７２００ ＲＰＭハードディスクドライブ（Ｏ／Ｓ＋ソフトウェアに１つ、ユーザデータに１つ）、および力率補正を含む３００Ｗ ＡＴＸ電源から構成される。
一実施態様では、電源ユニット２３１２は、以下から構成される：汎用ＡＣライン入力（１００、１２０、２２０〜２４０ＶＡＣ、５０または６０Ｈｚ）、ただし、ＡＣ入力は、システムＡＣ入力端子ブロックに接続し、ＩＥＣ端子ブロックを使用するＡＣ配電を有する取外し可能なケーブルによって提供される。一実施態様では、突入電流は、電源投入から最初の１００ｍｓの間、６Ａ以下に制限される。図２３のシステムカート、および本発明のその他の実施態様は、さらにシステムケーブリング２３２８から構成される。システムケーブリング２３２８は、メインＡＣラインコード、ラインフィルタ用索類、回路ブレーカ、電源ユニット、電源ユニット２３１２内部のＡＣ索類、コンピュータユニット２３１０の電源コード、モニターの電源コード、ＤＶＤドライブの電源コード、ファントレー２３２６の電源コード、および本発明による実施態様に使用されるその他の電源索類を含む。システムケーブリング２３２８は、器具電子回路のサブラック電源ケーブル、ＰＣＩ Ｅｘｐｒｅｓｓケーブル、振動子コネクタケーブル、マウス情報システム（ＭＩＳ）ケーブル、３Ｄステージケーブル、スタンドバイスイッチケーブルなどを含む器具電子回路のケーブルをさらに含む。システムケーブリング２３２８は、ビデオ延長ケーブル（ＶＧＡ、ＤＶＩ、ＳＶｉｄｅｏなど）、キーボード／マウス延長ケーブル、キーボードスプリッタ、マウススプリッタ、リモートマウスケーブル、リモートビデオケーブル、ＵＳＢ延長ケーブル、プリンタ延長ケーブル、スピーカ延長ケーブルなどのコンピュータケーブルをさらに含む。
冷却
濾過された周囲空気は、ファン２３２６の使用により、たとえば、ビーム成形器電子回路（つまり、ビーム成形器カードケージ２３１６、およびコンピュータユニット２３１０）を含むシステムカートの電子回路に供給される。冷却システムは、たとえば、一実施態様では、＋１０〜＋３５℃の周囲動作温度範囲をサポートし、排気温度は、周囲温度より上の２０℃未満に維持されるが、その他の周囲動作温度範囲は本発明の範囲内で考えられる。
電磁波干渉（ＥＭＩ）シールディング
一実施態様では、例示的なシステムには、外部の電磁エネルギーが、システムの動作を干渉するのを防止し、システムが生成する電磁エネルギーがシステムから放射されるのを防止するため、接触ＥＭＩシールドが備えられる。
システムシールディングは、振動子ケーブル２３０４、アレイ２３０２、および振動子コネクタ２３２２に延在する。コンピュータ２３１０および電源ユニット２３１２は、システム内の個々にシールドされたエンクロージャ内に収容される。すべてのシールドは、シールド間のインピーダンスが低い状態で、ほぼ接地電位に維持される。システムのシャーシ接地と接地との間は、実質的に直接接続される。また、一実施態様では、ＡＣ電源は、電源ユニット２３１２の一部である絶縁変換器によって、システム電源から絶縁される。
電子回路の概略
本発明による例示的なシステムの電子回路のの一実施態様の概略を図２４に示す。この図では、例示的なシステムは、電源ユニット２４０２、器具電子回路差ブラック、およびコンピュータユニットから成る。電源ユニット２４０２は、ＡＣおよびＤＣ電力をカートに分配する。たとえば、４８ＶのＤＣ電圧は、器具電子回路サブラックに供給されるが、その他の電圧は本発明の範囲内で考えられる。器具電子回路サブラックは、ビーム成形器制御盤２４０４、４つの同じチャネル基板２４０６、およびバックプレーン２４０８を収容する。基板２４０６は、たとえばブラインド嵌合コネクタを介してバックプレーン２４０８と嵌合する。器具電子回路は、たとえばＰＣＩエクスプレス接続２４１０を介してコンピュータユニットと通信する。
チャネル基板
例示的なチャネル基板は、図１８ａ〜１８ｄに示し、これらの図に関連して以前に説明した。チャネル基板２４０６は、送信ビーム成形に適するタイミングで送信信号を生成し、受信信号を取得、デジタル化、およびビーム成形する。図２４の例示的な実施態様では、４つのチャネル基板２４０６があり、各々の基板は１６の送信チャネルおよび１６の受信チャネルを備える 各々のチャネル基板２４０６は、送信出力ステージ、電源回路構成、送信ビーム成形器用のＦＰＧＡ、受信ビーム成形器の部分和を提供するためのＦＰＧＡ、ビーム成形器バス、およびバックプレーンとの接続を含む６４のフロントエンド回路も備える。
図１８ａで分かるとおり、４つのフロントエンド回路は、各々の送信および受信チャネルに多重化される。アレイには、各々の素子に１つのフロントエンド回路があり、各々のフロントエンド回路は、図１８ａ〜１８ｄに関して以前に説明したとおり、送信出力ステージ、送信および受信マルチプレクサスイッチ、ダイオードリミッタ、並びに受信フィルタリング用の構成要素を備える。
送信チャネルおよび送信出力ステージは、約１５〜約５５ＭＨｚの範囲の指定の周波数、並びにサイクルカウントおよび振幅で双極パルスを生成する。各々のチャネルによって生成される送信波形は、送信周波数の期間の約１／１６に相当する分解能を有するその他のチャネルに対して特定の遅延を有する。アクティブ送信アパーチャ全体の遅延プロファイルは、送信ビーム成形器コントローラにｙよって制御される。低ジッターのマスタークロックは、送信バースト信号を生成するために使用される。送信出力ステージは、アポダイズド送信アパーチャを形成するために、チャネルごとにピークピーク電圧を調節する手段を備える。
受信チャネルは、可変ゲイン調節を提供し、受信信号をフィルタリングおよびデジタル化し、並びに受信ビームを形成する。ゲインは、前置増幅器としても動作する可変ゲイン増幅器でインプリメントされる。ゲインは、ＴＧＣ曲線として周知の予め決められたゲインプロファイルにより、超音波ラインの取得中に変化する。アンチエイリアシングフィルタは、エイリアシングを防止し、ノイズの帯域幅を制限するために、ＡＤＣ（アナログデジタル変換器）の前に配置される。
図１８ａに示すとおり、信号は直交信号として取得されるので、デュアルＡＤＣ１８０７、１８０８は各々のチャネルに使用される。ＡＤＣクロックは、互いに９０°位相する。サンプリング周波数は、使用するアレイの中心周波数に従って設定される。ＡＤＣの１０ビット出力は、デュアルポートＲＡＭに送信される。受信ビーム成形器は、直交サンプルを読み取り、受信ビーム成形器コントローラによって制御される動的受信集束スキームに従って補間フィルタリングを行う。補間フィルタリング後、各々の受信チャネルからの出力は加算され、高速データ転送バスを介してＣＰＵに送信される。
受信ビーム成形器は、ＲＸ制御バスを介してセットアップされる。送信ビーム成形器は、ＴＸ制御バスを介してセットアップされる。制御パラメータは、各々の超音波ラインの開始以前に更新される。制御パラメータは、ＴＸアパーチャ、ＴＸ遅延プロファイル（粗遅延および微細遅延）、ＲＸアパーチャ、ＲＸ遅延プロファイル（初期、粗遅延、および微細遅延）、ＲＸ位相、並びにＲＸアポダイゼーションである。すべての制御パラメータが設定され、システムの用意ができると、開始（ＳＯＬ）信号が送信され、送信／受信サイクルを開始する。
送信出力ステージ
送信チャネルの多重化は、送信出力ステージの前に行われる。送信ビーム成形器は、最大２５６個の素子を有するアレイで動作することができるので、１つの素子に１つ、２５６個の送信出力ステージが存在する。図２０および２１に示し、これらの図に関して説明するとおり、各々の出力ステージは、中心タップ変換器を駆動する２つのＭＯＳＦＥＴから成り、中心タップにおける電源電圧はパルス振幅を制御する。出力波形は、可変サイクル数を有するほぼ方形波である。変換器の二次の一方の端部はアレイ素子に至り、他方の端部は受信保護回路に至る。受信インピーダンス素子は、インピーダンス整合およびフィルタリングを提供する。各々のＭＯＳＦＥＴと直列のＦＥＴスイッチは、多重化を提供する。変換器および誘導子は、たとえば、プリント回路基板上のトレースとしてインプリメントされる。変換器には、基板の開口部内に挿入されるフェライト磁針がある。
送信チャネル
各々の送信チャネルは、図１８で分かるとおり、４つの出力ステージに多重化される。チャネルごとに２つの送信信号があり、プッシュプル出力ステージの各々の位相を駆動する。図２０および２１で分かるとおり、送信チャネルのアナログセクションは、適切な増減時期に、出力ステージのＭＯＳＦＥＴのゲートキャパシタンスを駆動することが可能なプッシュプルタイプのドライバ回路から成る。これらは、アナログスイッチにより、出力ステージに多重化される。
送信ビーム成形器
図２２で分かるとおり、送信ビーム成形器は、ＤＤＲメモリを使用して、最大約８００Ｈｚで計時される送信波形を生成する。各々のチャネルは、ＤＤＲメモリ出力を使用する。出力クロックレートは、中心周波数（ｃｆ）の約１６倍であり、それによって適切な遅延分解能の機能を提供する。ジッターは、ＰＥＣＬでＤＤＲ出力を再計時することによって減少する。図２２Ａで分かるとおり、約１６倍のクロックレートでは、送信波形整形は、正または負の半周期の幅を調節することによって行うことができる。この機能は、正および負の半周期間に「不感時間」を導入し、出力パルスの波形を改善することができる。
フロントエンド回路
２５６個の素子から成る振動子アレイの場合、１つのセクションが各々のアレイ素子に専用の２５６個のフロントエンド回路セクションがある。図１７で分かるとおり、各々のフロントエンド回路は、フロントエンド変換器１７０２、送信出力ステージ１７０３、送信ＭＵＸ １７０８、受信ＭＵＸ１７０４、ダイオードリミッタ、および受信フィルタリング用の構成要素を備える。
受信チャネル
図１７で分かるとおり、各々の受信チャネルは、受信信号の取得に関連する回路素子を含む。受信マルチプレクサ１７０４は、６４個の受信チャネルをアクティブアパーチャ内の素子に接続し、これらの素子は、２５６素子アレイ内の最大６４個の素子のサブセットである。
受信ビーム成形器
図１７に示す類の受信ビーム成形器は、受信アパーチャの各々のチャネルが取得したデジタルデータを個々に処理および加算するモジュールである。その機能としては、たとえば、受信アパーチャサイズの動的制御、つまり、各々の受信サンプルの取得時に使用されるチャネル数、受信アポダイゼーションの動的制御、つまり、受信アパーチャに適用されるウィンドウ、動的受信集束、つまり受信信号のアップサンプリング、および各々のサンプルの取得時に、補間フィルタの使用により、各々の受信チャネルに適用される遅延の調節、並びにアレイ内のアパーチャ位置の変化が挙げられる。
チャネル基板構成
図２４の例示的なに示すように、４つのチャネル基板２４０６があり、各々のチャネルは、２６の送信チャネルおよび１６の受信チャネルを含み、これらのチャネルはすべて、バックプレーン内に差し込まれる。各々のチャネル基板には、バックプレーン内の位置に基づいてアドレスが割り当てられ、各々の基板を個々に制御することができる。
ビーム成形器制御盤
図２４の例示的なシステムのビーム成形器制御盤２４０４は、ホストＣＰＵ（バックエンド）に対するデータのアップリンク、並びにハードウェア電子回路の集中タイミングおよび制御を提供する。ホストＣＰＵに対するリンクは、ＰＣＩ Ｅｘｐｒｅｓｓバス２４１０を介して行われ、レーンごとに各方向に約２５０ＭＢ／秒のデータビットレートを可能にする。×８レーン幅ＰＣＩ Ｅｘｐｒｅｓｓリンクは、約４ＧＢ／秒のピークフルデュプレックス帯域幅を提供する。
ＴＸ／ＲＸコントローラ２４１２は、送信ビーム成形器および受信ビーム成形器に対するフレーム開始およびライン同期開始信号を使用して、マスタータイミングを提供する。これは、カスタムローカルバスを介して、メモリ内のビーム成形器パラメータを設定する。ビーム成形のためのすべての低ジッタークロック周波数は、ビーム成形器制御盤２４０４上で生成される。
各々のチャネル基板２４０６からのＲＦ部分和データは、同期アパーチャデータ２４１６と共に加算される２４１４。次に、光線ラインデータは、先入れ先出し（ＦＩＦＯ）メモリ２４１８内に入り、ＲＦシネバッファ２４２０にコピーされる前に、そこに一時的に配置される。ＲＦシネバッファ２４２０は、ＲＦシネバッファ２４２０は、ＲＦデータのフルフレームを記憶し、ランダムにアクセス可能である。データは、ＲＦシネバッファ２０２０から読み取られ、ＰＣＩ Ｅｘｐｒｅｓｓ２４１０を介してホストＣＰＵにコピーされる。あるいは、データは、信号プロセッサモジュール２４２２によって処理されてから、メインコンピュータユニットに送信することができる。
制御パラメータのデータトラフィック制御および読取り／書込みは、内蔵ＣＰＵ２４２４によって促進される。内蔵ＣＰＵ２４２４自体は、ＰＣＩ Ｅｘｐｒｅｓｓ ｌｉｎｋ２４１０を介して、ホストＣＰＵがアクセス可能である。ビーム成形器制御盤２４０４によって提供されるその他の機能は、生理学的取得システムおよび電源の監視である。本明細書で以前に参照した図１９は、ビーム成形器制御盤１９００の一実施態様のブロック図である。
ＴＸ／ＲＸコントローラ
送信ビーム成形器制御装置：
送信（ＴＸ）ビーム成形器制御装置は、各送信ラインの送信ビーム成形器パラメータを更新する。パラメータは、送信中心周波数（ｆｃ）における粗遅延数、微細遅延サイクル数（１６×ｆｃにおける）、送信波形（１６×ｆｃにおける）、送信サイクル数、送信選択、および送信電圧を含む。送信ビーム成形器の制御は、二重モード、三重モード、または複数の焦点域のパラメータの更新も予定する。
受信ビーム成形器の制御装置：
受信ビーム成形器制御装置は、各々のチャネルの受信遅延プロファイル、アパーチャサイズ、およびアポダイゼーションを制御する。遅延制御は、粗遅延および微細遅延から成り、これらは、それぞれデュアルポートＲＡＭ読取りポインタ、および補間フィルタ係数セレクタビットによって制御される。
アパーチャ制御信号は、各々のチャネルがアクティブになる時期を指定することによって、アパーチャサイズを動的に制御する。これは、補間フィルタの最終出力のクリア信号を制御することによって行われる。動的受信アポダイゼーションは、各々のチャネルの信号が乗算される５ビットのアポダイゼーションデータによって制御される。受信制御信号は、図２６に示す入力サンプルクロックレートで制御ＲＡＭから読み取られる。
送信／受信同期化：
送信／受信同期化のブロック図を図２７に示す。ＢモードおよびＭモードイメージングの場合、異なる送信および受信周波数を使用することができる。しかし、クロックは非同期なので、送信サイクルと受信サイクルとの間のライン間タイミング差ジッターが導入される。図２７の実施態様に示すように、送信および受信クロックを同期化する方法は、プログラム可能なドライバ（ＴＸ＿除算器）２７１４を使用して、送信クロック（ＴＸＣＬＫ×１６）から受信クロック（ＲＸＣＬＫ＿Ｂ）を生成することである。受信周波数は、一定の比率の送信周波数である。比率は、送信クロック周波数×１６をＮで除算した値であり、Ｎは整数である。たとえば、３０ＭＨｚの送信クロック周波数、および２６．７ＭＨｚの受信クロック（ＲＸＣＬＫ＿Ｂ）周波数を生成するには、ＴＸ＿除算器２７１４は、１８で除算するように設定される。除算器の性質により、ＲＸＣＬＫ＿Ｂは、ＴＸＣＬＫ×１６と良好な位相整列状態にあり、２つのクロックは常に、最小位相差を有する。ＲＸＣＬＫ＿Ｂは、ライントリガ（ＳＯＬ）２７０２の開始を同期化するために使用される。ライントリガの同期化の開始（ＳＯＬ＿Ｓ）２７０４は、ＴＸ＿ＴＲＧを生成する。ＴＸ＿ＴＲＧは、ＴＸ＿ＴＲＧ ＳＹＮＣ２７１６によってＴＸＣＬＫ×８に同期化される。ＳＯＬ＿ＳおよびＴＸ＿ＴＲＧ間の遅延は、必要に応じて加算することができる。ＴＸ＿ＴＲＧは、送信サイクルを開始するように送信ビーム成形器に信号を送信する。ＲＸＧＡＴＥはＲＸＣＬＫ＿Ｂに同期化され、データの取得を開始するように受信ビーム成形器に信号を送信する。乗算器（ＲＸ ＰＬＬ）２７１８は、Ｉ／Ｑクロック発生器２７２０がＩおよびＱクロックを生成するために必要とするＲＸＣＬＫ×４クロック周波数を提供する。
図２７Ａは、ライントリガ（ＳＯＬ）２７０２の開始を、送信クロックと受信クロックとの間の位相差が既知の状態になる時まで遅延させることによって、送信サイクルと受信サイクルとの間の一貫した同期化を維持する別の方法を示す。ＳＯＬトリガ２７０２は、ＴＸ＿ＲＸ＿ＳＹＮＣパルスによって同期化される。ＴＸ＿ＲＸ＿ＳＹＮＣパルスは、ＴＸ＿Ｓｙｎｃタイマー２７２２によって生成される。次に、ライントリガ（ＳＯＬ＿Ｓ）２７０４の同期化された開始は、送信ビーム成形器２７０６および受信ビーム成形器データの取得のための制御タイミング信号を開始させることができる。ＴＸ＿ＴＲＧは、送信サイクルを開始させるように送信ビーム成形器に信号を送信する遅延バージョンのＳＯＬ＿Ｓである。ＴＸ＿ＴＲＧは、ＴＸＣＬＫに同期化される。送信ビーム成形器２７０６は、フロントエンドモジュールに対するＴＸＧＡＴＥマルチプレクサ制御信号およびＴＸＡ／ＴＸＢ送信パルスを生成する。ＲＸＧＡＴＥは、データ取得を開始するように、受信ビーム成形器に信号を送信する。ＲＸＧＡＴＥは、ＲＸＣＬＫ２７１０に同期化される。
送信２７０８および受信クロック２７１０間の位相差は、ＴＸ＿Ｓｙｎｃ＿Ｐｅｒｉｏｄ２７１２が正確に計算される限り一定である。ＴＸ＿Ｓｙｎｃ＿Ｐｅｒｉｏｄ２７１２は、同期化を達成するために必要な最小数の送信クロックサイクルである。たとえば、送信クロック周波数が３０ＭＨｚであり、受信クロック周波数が２５ＭＨｚである場合、ＴＸ＿Ｓｙｎｃ＿Ｐｅｒｉｏｄ２７１２は、６サイクルの送信クロックである。
クロック発生器
クロック発生器２４２８は、送信および受信ビーム成形に適するクロック周波数を提供する。クロック発生器２４２８は、低ジッターマスタークロック、プログラム可能除算器、クロックバッファ、および再同期化回路を備える。周波数は、送信周波数（ｆｃ）−−２５〜５０ＭＨｚ、受信周波数−−同相および直交の２０〜５０ＭＨｚ、デジタルクロック−−ｆｃ×２、×４、×８、×１６である。この例示的な実施態様に使用される最高速のクロックは、８００ＭＨｚ（５０ＭＨｚ×１６）で良い。
ＰＣＩ Ｅｘｐｒｅｓｓブリッジ
ＰＣＩ Ｅｘｐｒｅｓｓブリッジ ２４２６は、ＰＣＩバス２４１０を介してホストＣＰＵおよび内臓ＣＰＵ２４２４を接続する。これは、ＲＦシネバッファ２４２０からホストプロセッサメモリへ、およびこの逆のＤＭＡ転送を可能にする。ＰＣＩ Ｅｘｐｒｅｓｓは、ＰＣＩおよびＰＣＩ−Ｘバスの通信モードに基づく。ＰＣＩ Ｅｘｐｒｅｓｓは、シングルまたはバースト読み／書きコマンドで、ＰＣＩおよびＰＣＩ−Ｘと同じメモリマッピングアドレス空間を使用する。しかし、ＰＣＩ Ｅｘｐｒｅｓｓは、スイッチを使用して異なるデバイスを接続するポイント間シリアルインターコネクトであるが、ＰＣＩおよびＰＣＩ−Ｘはパラレルマルチドロップバスである。ＰＣＩ Ｅｘｐｒｅｓｓは、カードエッジコネクタを介するか、またはケーブル上で、チップ間または基板間通信リンクとして使用することができる。
ＰＣＩ Ｅｘｐｒｅｓｓリンクの帯域幅は、たとえば、ＲＦデータ、ＭＩＳデータ、および診断の場合、アップリンク−２１０ＭＢ／秒バーストおよび１４０ＭＢ／秒持続レート、書込み制御パラメータの場合、ダウンリンク−２０ＭＢ／秒バーストおよび＜１ＭＢ／秒持続レートで良い。
合成アパーチャＦＰＧＡ
チャネル基板２４１６からの部分和ビーム成形器のＲＦデータは、合成アパーチャＦＰＧＡ内で最初に処理される。この処理は、ビーム成形器の最終加算、合成アパーチャ、およびＦＩＦＯへの書込みを含む。
ＲＦシネバッファ
機能上、ＲＦシネバッファ２４２０は、たとえば、１ＧバイトのデュアルポートＲＡＭである。ＲＦシネバッファ２４２０は、ラインおよびフレームに構成されたＲＦデータを記憶するランダムアクセスメモリブロックである。データは、非同期信号処理をサポートする様々なレートの入力および出力で良い。データ流は、インターリーブされたＩおよびＱビーム成形データから構成される。ＦＩＦＯバッファは、ビーム成形器データの記憶装置を提供し、メモリは、次の表示期間でＣＰＵによって読み取られる。
一実施態様では、バッファの仕様は、たとえば、記憶装置−３００フルサイズフレーム（５１２光線ライン×１０２４サンプル／ライン×３２ビットのＩ＆Ｑデータ）、バッファサイズ−＞６２９Ｍバイト、入力レート−１４０Ｍバイト／秒、出力レート−１４０Ｍバイト／秒（ＲＦデータレート）３２Ｍバイト／秒（ビデオレート）。
非同期信号処理
上記の例示的な超音波システムの一実施態様によると、ある動作モードでは、１秒当たり数百フレームの範囲の非常に高い取得フレームレートが可能である。表示レートは、取得レートに等しい必要はない。ヒトの眼は限られた反応時間を有し、急激な運動の変化では、ローパスフィルタとして作用する。３０ｆｐｓを超えるフレームレートは、感知される運動情報を増加する上で殆ど利点はない。このため、表示された超音波画像情報は、取得レートが非常に高い場合、３０ｆｐｓ以下の処理データレートで良い。取得を信号処理から分離するには、大型のＲＦバッファメモリを使用して、ビーム成形器出力データを記憶する。ビーム成形器の出力データ（ｄａｔｅ）をバッファするための例示的な構造を図２８に示す。図２８に示すように、メモリバッファ２８００は、ＲＦデータの多くのフレームを保持することができる。５１２波長の深さの場合、１６ビットの直交サンプリングされたフルラインＲＦのは、４Ｋバイト（１０２４、Ｉ、Ｑサンプル＊３２ビット／対）を使用する。フレーム当たり５１２の光線の場合、１Ｇバイトのメモリバッファは５１２の２Ｄフレームを保持することができる。バッファに書き込まれるフレームのトラックを維持するには、書込みコントローラは、「最初のフレーム」および「最後のフレーム」ポインタを維持し、これらのポインタは、信号処理タスクによって読み取ることができ、読取りに使用可能なバッファ内の最初のフレーム、および読取りに使用可能な最後のフレームをそれぞれ指示する。
アクティブな取得の際、ビーム成形器の加算出力は、書込みコントローラ２８０２によって次の使用可能なフレーム記憶域に書き込まれ、このフレーム記憶域は、一般に、「最後のフレーム」ポインタによって指示された直後の記憶である。各々のフレーム内のデータが取得されると、「最初のフレーム」および「最後のフレーム」ポインタが更新され、データは、バッファ内の正しいアドレスに書き込まれる。取得が停止（凍結）すると、バッファは次に、最後のＮフレームを含み、「最初のフレーム」ポインタは、バッファ内の最も古いフレームを指示する。
信号処理モジュール２４２２は、ＲＦメモリバッファ２４２０にアクセスする。このモジュールは、表示フレームにおいて一度に１つの取得フレームにアクセスし、表示された概算データを生成する。システムが走査している間、タイマーは、信号処理モジュールに、表示フレームが必要であるという信号を送信する。この時、信号処理モジュール２４２２は、新しい取得ＲＦフレームが使用可能であることを確認し、使用可能である場合、データを読み取って処理する。取得レートが、表示レートより速い場合、取得フレームは、処理および表示以前にデシメートされる。システムが凍結された後、メモリバッファ内に記憶されたＲＦフレームは、最初の取得レートまでの所望の任意のレートで処理することができる。
信号処理モジュール
ビーム成形器制御盤２４０４は、ホストＣＰＵ上のデータロードおよび／または通信ロードを減少させるため、データパス内に信号プロセッサ２４２２を備える。プロセッサ２４２２は、たとえば、十分な数の乗算器およびメモリを含むＦＰＧＡ、または、たとえば９７０ＰＰＣもしくは汎用ＤＳＰなどのＣＰＵで良い。実行される信号処理機能は、ビーム成形器制御盤２４０４上の信号処理モジュール２４２２、およびコンピュータユニット（つまり、ホストコンピュータ）間で分割される。これらの機能は、ポストビーム成形制御、Ｂモード振幅の検出およびログの圧縮、ＰＷドップラースペクトル概算、カラーフロークラッタフィルタ、および周波数／電力概算、非同期信号処理、またはフレーム平均を含む。どこで処理を行うかを決定する際に考慮される要素は、必要な処理速度、処理の複雑さ、および必要なデータ転送レートである。
Ｂモード信号処理
Ｂモードイメージングの場合、信号処理モジュール２４２２は、ライン補間、検出、および非各を含むプロセスを実行する。
カラーフローイメージング（ＣＦＩ）信号処理
本発明による一実施態様では、ドップラーカラーフローイメージングは、Ｂモードイメージングと結合し、その結果、Ｂモード信号パスおよびドップラーカラーフロー信号パスの共通ブロックは、時間多重化され、両方のタイプの処理を提供する。一般に、Ｂモードラインは、当業者が周知しているとおり、ＢモードおよびＣＦＩの相対光線ライン密度に応じて、各々の集合の１つまたは２つのラインのＲＦデータの取得でＣＦＩ集合間で取得される（一般的なＣＦＩ画像は、Ｂモードの光線ライン密度の半分を使用する）。
ＣＦＩの場合、信号処理モジュール２４２２は、集合バッファリング、クラッタフィルタ、速度概算の計算、電力概算の計算、および分散概算の計算を含むプロセスを実行する。
受信ビーム成形器の加算出力からのＩおよびＱ波形が、クラッタフィルタを通過した後、ビーム成形器制御盤上のホストコンピュータまたはＣＰＵ２４２４内のドップラー周波数および電力評価器によって、ドップラー信号の様々なパラメータが評価される。集合内の各々のサンプルの深さについて概算されたパラメータは、ドップラー周波数、ドップラー電力、および周波数分散の概算を含む。これらのパラメータは、周波数概算が、ノイズまたはクラッタ信号の概算ではなく、ドップラースペクトルの真の概算である可能性を判断するため、決定マトリックスで使用される。カラーフロー速度の概算は、ドップラー周波数概算から導かれる。すべての概算は、当業者が周知している２−Ｄ自己相関法を使用して導かれる。
ＰＷドップラー信号処理
パルス状ドップラー取得は、単独で、二重モード、または三重モードである。二重モードの場合、ＰＷドップラー送信パルスは、Ｂモード送信パルスとインターリーブされ、その結果、Ｂモード画像はリアルタイムで更新され、ＰＷドップラーしのぐが取得される。インターリーブの方法は、選択されるドップラーＰＲＦに基づく。Ｂモードイメージングとパルス状ドップラー処理間との間で共用される構成要素は時間多重化され、両方のタイプの処理が行われる。
三重モードの場合、パルスドップラーは、Ｂモードおよびカラーフローイメージングと結合される。三重モードの最も単純なインプリメンテーションは、最終的にＢモードおよびＣＦＩ画像ラインのフルフレームを生じる一定シーケンスにおける、ＢモードラインまたはＣＦＩラインの時間インターリーブである。このインプリメンテーションでは、両方のパルス状ドップラーおよびＣＦＩのＰＲＦは、通常の単一モード動作と比較して半分減少する。
各々の光線ラインのＩおよびＱサンプルは、ドップラーサンプル量の当該領域を選択するために、レンジゲートされる（ＩまたはＱ信号の選択されたレンジは、使用可能なフルレンジから分離および平均され、単一のＩ、Ｑ対を生成する）。レンジゲートの長さは、必要に応じて、ユーザが、ある範囲の深さをカバーするように変更することができる。結果として平均されるＩ、Ｑ対は、空間プロセッサ、および音声プロセッサに送信され、Ｉ、Ｑドップラー周波数データは２つの音声出力流に変換され、一方の出力流は、振動子方向（前方）の流れ）、他方の出力流は振動子から離れる（逆方向）流れである。
ＰＷドップラーイメージングの場合、信号処理モジュール２４２２は、レンジゲート（デジタル積分）を含む処理を実行する。
Ｍモード信号処理
Ｍモードイメージングでは、信号処理モジュール２４２２は、検出および比較を含む処理を実行する。
ＥＫＶ信号処理
ＥＫＶは、タイミングイベントとして使用されるＥＣＧ（心電計）信号を使用する後処理動作として、極めて高いフレームレート画像が生成される取得方法である（１秒当たり１０００フレーム以上）。ＥＫＶイメージングは、単一素子の機械的走査振動子、または振動子アレイを使用してインプリメントされる。ＥＫＶイメージングは、２−Ｄ画像の各々のライン位置において、１０００Ｈｚ以上のＰＲＦで、ある期間にわたって超音波ラインを得する。各々のライン位置で超音波ラインが得される期間は、ＥＫＶ期間と呼ばれ、たとえば１秒であり、これは、マウスまたは他の小動物の数回の心周期を捕捉するのに十分な長さである。各々の超音波ラインの取得は、単一送信パルスの点火、その後の返される超音波データの取得を含む。たとえば、２−Ｄ画像内に２５０のラインが存在する場合、ＥＫＶデータ集合で合計２５０，０００の超音波ラインが取得される。ＥＫＶ画像の各々のフレームは、心周期の同じ時間に取得される超音波ラインを集合させることによって再現される。
一実施態様では、ＥＫＶデータ集合の取得シーケンスは、超音波ライン位置が静止状態を保ち、超音波ラインが当該期間で取得されるシーケンスである。たとえば、この期間が１秒であり、ＰＲＦが１ＫＨｚである場合、１０００の超音波ラインが、最初の超音波ライン位置で取得される。次に、このライン位置は増分し、プロセスが繰り返される。こうして、２−Ｄ画像内の２５０本のラインのすべてのＥＫＶデータが取得される。このシーケンス付けの方法の欠点は、完全なＥＫＶデータ集合を完成するのに必要な時間の長さが比較的長くなる可能性があることである。この実施例では、時間は２５０×１秒＝２５０秒である。
アレイを使用する好ましい実施態様では、インターリーブの方法は、ＥＫＶデータ集合を完成するのに必要な時間の長さを減少させることができる。たとえば、ＰＲＦが１ＫＨｚである場合、他のラインを取得できるパルス間の期間は１ｍｓである。取得される超音波ラインの数は、信号が検出される組織内の最大深さに対する超音波の双方向送信時間によって決定される。たとえば、双方向送信時間が２０μ秒である場合、様々なライン位置における５０の超音波ラインが、ＰＲＦ間隔でインターリーブされる。ライン位置にＬ１、Ｌ２．．．Ｌ５０のラベルを付ける場合、１つの例示的なインターリーブ方法は、以下のようにインプリメントされる：
上記の表のシーケンスは、ＥＫＶ期間が経過するまで繰り返され、ＥＫＶ期間が経過した時点では、ライン１からライン５０までの５０の異なるライン位置で取得された１０００の超音波ラインから成るデータブロックが存在する。データブロックの取得は、この方法で２−Ｄ画像のの次の５０ラインについて、ライン５１からライン１００まで繰り返され、次に、ライン１０１から１５０までという具合に、完全な２５０のラインデータ集合が完了するまで取得される。
２５０ライン上の完全なデータ集合に必要な合計時間は、インターリーブされるライン数に等しい係数だけ減少し、この実施例では５０である。したがって、必要な時間の合計長さは５秒である。
内蔵ＣＰＵ
ビーム成形器制御盤２４０４上の内蔵ＣＰＵ２４２２は、一実施態様では、ＰＣＩインターフェース２４２６およびＤＤＲメモリインターフェースを有する３２ビット内蔵マイクロプロセッサである。内蔵ＣＰＵ２４２４の主な機能は、データとラフィック制御である。これは、受信ビーム成形器ＦＩＦＯ２４１８からＲＦシネバッファ２４２０、ＲＦシネバッファ２４２０から信号処理モジュール２４２２、および信号処理モジュール２４２２からホストＰＣまでのデータの流れを制御する。
ビーム成形器制御装置および診断情報は、レジスタなどのターゲットＰＣＩデバイス上にメモリマッピングされる。内蔵ＣＰＵ２４２４は、レジスタの位置を復号し、情報を適切なローカルバス上に中継する。ローカルバスは、たとえばＰＣＩ、カスタムパラレル（ＧＰＩＯを使用する）、１２Ｃシリアル、またはＵＡＲＴシリアルで良く、それぞれ当該技術分野で周知されている。
生理学的取得システム
生理学的取得システム２４３０（または「マウス取得システム」）はマウス情報システムの入力部２４３８からのアナログ信号をフィルタリングして変換する。これらの信号は、被検体のＥＣＧ、温度、呼吸作用、および血圧を含む。データの変換後、データは、ローカルバスを介して内蔵ＣＰＵ２４２４のメモリに転送され、次にホストＣＰＵに転送され、ＰＣＩ Ｅｘｐｒｅｓｓリンク２４１０を介して表示される。
電源の監視
ビーム成形器制御盤２４０４は、ラック電源２４３２を監視し、各々の基板上に生成される電圧を低下させる。たとえば、ラック電源２４３２は、＋４８ＶＤＣをバックプレーン２４０８に提供する。一実施態様では、各々のチャネル基板２４０６上の２つの高電圧調整装置が、フロントエンド回路の送信部分を供給する。ビーム成形器制御盤２４０４は、これらの調整装置の過電流または過電圧状態を監視する。
バックプレーン
バックプレーン２４０８は、器具電子回路カードケージに実装される。一実施態様では、バックプレーン２４０８は、各々の基板を差し込むことを可能にするブラインド嵌合縁部コネクタを有するが、その他の接続スキームは本発明の範囲内で考えられる。バックプレーン２４０８は、基板と、カードケージ外部の信号の入力／出力コネクタとの間の相互接続を提供する。一実施態様では、バックプレーンのサイズは、高さ８Ｕ×幅８４ＨＰであり、８Ｕ×１９”のラックマウントのＶＭＥ式カードケージ内に適合する。カードケージの深さは、一実施態様では２８０ｍｍである。
システムソフトウェア
システムソフトウェア２３３０の一実施態様の概略は、図２９に示す。一般に、システムソフトウェア２３３０は、Ｗｉｎｄｏｗｓ（登録商標） ＸＰオペレーティングシステムを実行するＩｎｔｅｌプロセッサプラットフォームなどのプロセッサプラットフォーム上で動作する。システムの一実施態様のプロセッサプラットフォームは、本明細書で以前に説明したコンピュータユニット２３１０によって提供される。あるいは、システムソフトウェア２３３０は、調査研究用の独立ワークステーションにロードされる。ワークステーションは、ビーム成形器ハードウェアを含まず、新しいデータを取得するための振動子も持たない。ワークステーションは、以前に取得された研究データを調査し、処理機能の限られた集合を実行する。たとえば、ユーザは、測定、異なるフレームレートでの再生、またはカラーマップの変更を追加することができる。
図３０は、本発明の１つまたは複数の態様を実施するために使用されるメインソフトウェアアプリケーションの一実施態様である。システムソフトウェア３０００は、図３０に示すように、システムが始動し、システムの操作者にインターフェースを提供できる時にロードされる。
構成要素全体の構造を決定するフレームワーク３０１８は、コンピュータユニット２３１０の処理プラットフォームのオペレーティングシステムによって実行可能なアプリケーションを生成し、オペレーティングシステムとインターフェースするために使用することができる。たとえば、フレームワーク３０１８は、Ｗｉｎｄｏｗｓ（登録商標）アプリケーション、およびＷｉｎｄｏｗｓ（登録商標）オペレーティングシステムを生成する。
アプリケーションコントローラ３０２０のソフトウェア構成要素は、システムソフトウェア３０００の状態マシンで良い。これは、操作者、システムソフトウェア３０００、フロントエンド２３０８間の相互作用を制御する。
アプリケーションビュー３０２２のソフトウェア構成要素は、本明細書で以前に説明したとおり、アプリケーションコントローラ３０２０のソフトウェア構成要素内の状態マシンに基づいて、システムソフトウェア３０００のプレゼンテーションをサポートする基礎を提供することができる。
調査構成要素３００２は、操作者が、調査を実行し、研究データを調査し、内容を編集し、研究データをインポートまたはエクスポートすることを可能にする。本明細書で以前に説明したように、データを取得するために、システムがサポートする様々な動作モードの可能性があり、システムソフトウェア３０００のモード３００４ソフトウェア構成要素によって管理することが可能である。サポートされるモードとしては、たとえば、Ｂモード、３Ｄモード、Ｍモード、ＰＷドップラー、カラーフロードップラーなどが挙げられる。各々のモードは、調節可能なパラメータ、シネループ取得、およびメイン画像ディスプレー領域を有し、これらは、モード３００４ソフトウェア構成要素によって管理される。モードによっては、たとえばＰＷドップラーおよびＢモードなど、同時に動作する。
ビーム成形器制御装置３０２４のソフトウェア構成要素は、システムソフトウェア３０００内の設定に基づいて、フロントエンドのイメージングパラメータを生成することができる。
ユーザデータマネジャー３００６ソフトウェア構成要素は、システムをどのように構成するかに関するユーザの好みを維持する。
測定３０２６ソフトウェア構成要素は、操作者がモードデータに関する測定および注釈を行うことを可能にする。
計算３０２８ソフトウェア構成要素は、操作者が測定結果に関して計算を行うことを可能にする。
ユーティリティ層３００８ソフトウェア構成要素は、アプリケーションおよび第三者のライブラリ全体で使用される。
ハードウェア層３０１２ソフトウェア構成要素は、本明細書で以前に説明したように、ＰＣＩ ｅｘｐｒｅｓｓバスを介してビーム成形器と通信するために使用される。
生理学的３０３０ソフトウェア構成要素は、本明細書で以前に説明したように、ハードウェア層３０１２を通して、生理学的データ収集を制御するために使用することができる。
データ層３０１０は、動作に必要なすべてのパラメータの様々な集合のデータベースを含む。パラメータは、現在のユーザ構成および動作モードに基づいて設定される。
メッセージログ３０１４およびエンジニアリング構成３０１６は、診断の報告およびトラブルシューティングに使用される。
振動子選択基板
再び図２４を参照すると、本発明によるこの実施態様では、システムは、カートの前部に１つの振動子コネクタ２４３８を有することが可能であり、振動子を切り換える場合、ユーザは最初の振動子を物理的に外し、次に別の振動子を差し込むことが可能であることが分かる。一実施態様では、これは、３６０ピン振動子コネクタ２４３８で良い。別の実施態様では、フロントパネルに２つの振動子コネクタを有する振動子選択基板を使用すると、物理的に振動子に触れずに、振動子間で切り換えることができる。
実施例２
超音波イメージングシステムのもう１つの例示的な実施態様は、以下で説明し、図３１に示すように、モジュール式のソフトウェアベースのアーキテクチャを含む。
図３１の実施態様は、処理ユニットの一部である４つのモジュールを備え、これらは、例示的なシステムの場合、ビーム成形器モジュール３１０２、ＲＦバッファメモリ３１０４、信号処理モジュール３１０６、およびシステムＣＰＵ３１０８である。ビーム成形器モジュール３１０２は、パルスを振動子から送信および受信するための回路構成、並びにビーム成形に使用される遅延処理を含む。その出力は、加算ＲＦデータであるか、または直交サンプリング技術からダウンコンバートされたＩおよびＱデータで良い。ビーム成形器モジュール３１０２の出力は、本明細書に記載するとおり、大型ＲＦバッファメモリ３１０４に書き込まれる。
ＣＰＵ／信号処理モジュール３１０６は、画像の形成、またはドップラー感知用のビーム成形器からのＲＦデータを処理する。信号処理モジュール３１０６は、処理タスクが汎用計算環境で実行されるソフトウェアにインプリメントされるＣＰＵモジュールを備えることができる。あるいは、信号処理モジュール３１０６は、いくつかの信号処理機能と共にハードウェアにインプリメントされるか、または専用プロセッサ上で実行されるソフトウェアにインプリメントれ、この場合、追加の信号処理モジュールは、システムＣＰＵ３１０８にプラグインカードとしてインプリメントすることができる。
専用ハードウェアソリューションが信号処理モジュール３１０６に選択される場合、高性能ＣＰＵと共にインプリメントすることができる。任意に、これは、デジタル信号処理チップ（ＤＰ）と共にインプリメントすることができる。使用されるあるタイプのＤＳＰは、当該技術分野で周知されているとおり、浮動小数点の種類であり、ホストＣＰＵによって制御され、「データ駆動」される。システムＣＰＵ３１０８は、ユーザインターフェース／制御システム、および信号／画像処理サブシステムの両方として動作することが可能である。システム制御情報は、メモリマッピングされたＩ／Ｏを使用して分散されることができ、モジュールは、ＣＰＵモジュールの周辺機器用バスとインターフェースする。任意に、システムＣＰＵ３１０８は、ビーム成形器モジュール３１０２から物理的に分離され、ＰＣＩ Ｅｘｐｒｅｓｓケーブル（または同等品）３１１０を介して接続することができる。例示的なＰＣＩ Ｅｘｐｒｅｓｓケーブル３１１０は、最大１ＧＢ／秒の転送をサポートし、３ｍの長さのケーブルである。様々なモジュール上に存在するいくつか、または全部のメモリは、ＣＰＵの３１０８メモリ空間にマッピングすることができ、パラメータおよびデータにアクセスすることを可能にする。
例示的なアーキテクチャのシステムＣＰＵ３１０８は、信号処理、走査変換、および表示処理を含む多数のリアルタイム処理タスクを実行することができる。これらのタスクは、処理ルーチンのスケジューリングに予想されるシステム待ち時間を考慮して、「ハード」リアルタイムオペレーティングシステムを必要としない方法で管理することができる。さらに、システムＣＰＵ３１０８は、システムに対するユーザインターフェースを管理し、ユーザの動作に応じて、設定および制御機能を他のモジュールに提供することができる。ＣＰＵマザーボードおよびオペレーティングシステムは、複数のＣＰＵをサポートすることができ、高速システムバスに迅速にアクセスし、ほぼリアルタイムのタスク管理が行われる。
送信ビーム成形器
この例示的なシステムのビーム成形器モジュール３１０２は、送信ビーム成形器を備える。送信ビーム成形器は、たとえば、アレイ素子のサブセットの選択によるアパーチャ制御、送信パルスの開始までの遅延タイミング、送信波形の生成、および送信アポダイゼーション制御を含む機能を提供することができる。例示的な実施態様の場合、振動子アレイ３１１２が使用される。一実施態様では、この振動子アレイ３１１２は、最大２５６個の素子を含む。送信器パルスドライバを振動子素子に切り換える高電圧の必要性をなくすため、ビーム成形器モジュール３１０２の送信ビーム成形器構成要素は、振動子アレイ素子の数に相当する多数の送信器から構成される。たとえば、２５６個の素子を有する例示的なアレイ振動子の場合、送信ビーム成形器は２５６個の送信器を備える。任意に、送信ビーム成形器は、２５６個未満の送信器、および個々の送信器を特定の素子に接続するための高電圧切換え方法を含むことができる。高電圧マルチプレクサは、２５６素子アレイからの線形サブセットを選択するために使用される。
任意に、ビーム成形器モジュール３１０２の送信ビーム成形器構成要素は、例示的なアレイのすべての２５６個の素子の高電圧パルサードライバ、および送信波形発生器のサブセットを適切なドライバ／アレイ素子に接続する切換え機構を備える。この任意の実施態様は、低レベルの多重化により受信器を保護するための２５６個のＴＸ／ＲＸスイッチを使用し、受信アパーチャのアレイ素子のサブセットを選択する。低レベル多重化は、ＴＸ／ＲＸスイッチと任意に結合可能であり、場合によっては、高電圧ＭＵＸスキームと比較して受信信号の減衰が少なく、より迅速に切り換えられる。
１／１６波長の送信遅延を使用することができ、これは、送信ビームの適切な集束および側面ローブの減少を提供する。所望のステアリングおよび集束制御では、波長で測定した場合の最大遅延時間は、最大送信アパーチャの少なくとも０．７倍で良い。たとえば、１２８個の送信器、および１．５波長のアレイ間隔の場合、最大送信アパーチャは１９２波長である。２０ＭＨｚの中心周波数では、最大送信遅延時間は少なくとも６．７２μ秒で良い。
１／１６波長の正確度の場合、対象となる最大中心周波数は遅延分解能を指定する。５０ＭＨｚでは、これは１．２５ナノ秒の遅延正確度を与え、８００ＭＨｚのクロックおよび１３ビットの計数器の同等品を使用して、６．７２ｕｓｅｃの最大遅延時間を達成する。任意に、高周波数のクロックの代わりに、２００ＭＨｚの４つの位相クロックを使用することができる。これは、２００ＭＨｚクロックの４つの位相の１つを、１１ビット計数器に対する入力として選択することによって、特定の送信遅延を選択することを可能にし、計数器には、遅延時間における２００ＭＨｚクロックの数がプレロードされる。
ビーム成形器モジュール３１０２の送信ビーム成形器の構成要素は、双極送信パルサーをさらに含む。このタイプのパルサードライブは、一般に、３つのパラメータで指定される：送信周波数であるＴ１（半周期の持続時間）、時間通りの半周期であるＴ２（正または負の半周期パルスの持続時間）、およびパルス持続時間であるＴ３（送信全体の半周期パルスの数）。これらの持続時間は、図３２に示す。
半周期パルス持続時間、Ｔ２の制御は、振動子の出力を改善して、正弦波駆動の比較的近い概算を可能にする。これは、送信パルス電力の多少生のアポダイゼーションを得るために使用することも可能だが、持続時間の十分に微細な制御が提供される必要がある。
送信アポダイゼーションは、送信ビームにおけるスプリアスローブを減少させるために使用することができ、スプリアスローブは、側面ローブまたは格子ローブで良い。送信アパーチャのアポダイゼーションによって、出力は減少し、方位分解能は悪化するため、常に好ましいわけではない。多くの場合、少量のアポダイゼーション能力、たとえば少ないレベルの出力のみを提供する能力は、スプリアスローブの減少と方位分解能との良好な妥協を達成するのに十分である。送信波形の生成に関して上記で述べたパルス幅変調スキームは、限られた送信アポダイゼーションを提供するために可能な１つの手段である。第２の方法は、パルサードライバに対する高電圧の１つのレベルではなく、おそらく４つ以上のレベルを提供することであり、そのため、各々のパルサーにこれらのレベルの１つを選択する手段を使用する。
受信ビーム成形器
ビーム成形器モジュール３１０２は、受信ビーム成形器構成要素も備える。例示的なシステムに使用できるインプリメンテーションを形成するいくつかの様々な受信ビームがある。以下に記載するデジタルな方法は、受信アパーチャ内の各々の素子のための最小のＡ／Ｄ変換器を有する。この例示的な実施態様では、Ａ／Ｄ変換器のビット深度は１０ビットであり、これは、−５０ｄＢの信号レベルで所望のビーム成形正確度を与える。Ａ／Ｄダイナミックレンジは、スプリアスローブを減少させ、所望のコントラスト分解能を提供するように選択される。８ビットＡ／Ｄ変換器は、適切な場合は使用することができる。例示的なシステムの実施態様は６４個の受信チャネルを使用し、合成アパーチャを使用して、最大フレームレートが不要なアプリケーションに１２８チャネルの受信アパーチャをインプリメントする。デジタル受信ビーム形成インプリメンテーションの１つの任意の方法は、信号の最高周波数より少なくとも２倍高いレートで（多くの場合、Ｎｙｑｕｉｓｔレートと呼ばれる）、個々の素子から超音波信号をサンプリングする。たとえば、５０ＭＨｚ、１００％帯域幅の振動子のＮｙｑｕｉｓｔサンプリングレートは、１５０ＭＨｚ以上である。
帯域幅サンプリング
ビーム成形器モジュール３１０２の受信ビーム成形器の構成要素の別の任意のサンプリング方法は、帯域幅サンプリングである。当業者が周知しているサンプリング理論は、連続関数は、帯域幅、Ｂヘルツ内の周波数のみを含む場合、１／（２＊Ｂ）秒未満だけ離れている一連の点における値によって完全に決定されると規定している。帯域幅制限信号のサンプリングによって、サンプリングスペクトルとの一定の関係で現われる信号スペクトルの複数のコピーが得られる。これらの複製スペクトルが重複していないことを条件として、アンダーサンプルされたデータから最初の信号を再現することが可能である。たとえば、３０ＭＨｚに中心をがある２０ＭＨｚの最大帯域幅を有し、４０ＭＨｚのレートでサンプリングされた信号を考える。この状況では、スペクトルは、図３２に示すように複製される。最初のスペクトルは、４０ＭＨｚのサンプルレートが信号のすべての情報を保存するのに適する場合、周波数スペクトルの０〜２０ＭＨｚ部分で複製される（また、スペクトルはｆｓ／２周波数付近で反射するが、これは、後続の信号処理で考慮に入れることができる）。
図３３は、３０ＭＨｚ信号スペクトルの帯域幅サンプリングを示し、これは、ビーム成形器モジュール３１０２の受信ビーム成形器の一実施態様に使用される。通常のＮｙｑｕｉｓｔサンプリングを使用して、図３３の信号スペクトルをサンプリングには、８０ＭＨｚ以上のサンプルレートを必要とする。上記のとおり、波長の３／４で帯域幅サンプリングを使用すると、最大６０ＭＨｚの振動子中心周波数は、１秒当たり８０メガサンプル（ＭＳＰＳ）の１０ビットＡ／Ｄ変換器を使って管理することができ、このＡ／Ｄ変換器は、当該技術分野で周知され、数社のベンダーから入手可能である。上記の実施例では、この信号スペクトルは、中心周波数の２０ＭＨｚ帯域幅領域（６６．７％）外の周波数成分を含まない。実際上、振動子スペクトルは、多くの場合、６６．７％の帯域幅領域を越えて延在することが可能なスカートを有し、重複するスペクトル、および不正確な信号再現を生じる。これらのスカートは、Ａ／Ｄ変換器の前の帯域通過アンチエイリアシングフィルタを使用して処理することができ、Ａ／Ｄ変換器は、帯域幅限界を越えて所望のレベル、たとえば５〜１０％まで延在するスペクトルスカートに電力を保持する。
直交サンプリング
直交サンプリングとして周知されている帯域幅サンプリングのもう１つの形式は、ビーム成形器モジュール３１０２の受信ビーム成形器の構成要素の実施態様に任意に使用することができる。このサンプリング方法では、２つのサンプルは、中心周波数に対して９０°位相で取得される。これらのサンプルは、信号の帯域幅に等しい間隔で再現することができる。たとえば、直交サンプルが、中心周波数のすべての期間で取得される場合、サンプルレートは１００％の帯域幅信号をサポートする。直交サンプリングから得られるサンプルの対は、サンプルが、異なる時間に取得されるため、真の相補（ｃｏｍｐｌｉｍｅｎｔａｒｙ）対ではないが、分析波形の真のサンプルであり、共点直交サンプルは、２つのＩおよびＱサンプリングされた波形のサンプルを適時に同じ点に補間することによって観察することができる。直交サンプリングは、中心周波数の４倍でサンプリングする１つの高いサンプルレート変換器、または各々が中心周波数で動作するが、クロックは、中心周波数に対して９０°だけ位相が異なる２つの比較的低い周波数変換器と共にインプリメントされるる。
Ｎｙｑｕｉｓｔサンプリング
任意に、さらに別の形式のサンプリングを受信ビーム成形器に使用することができる。この形式のサンプリングは、帯域幅サンプリングと結合するＮｙｑｕｉｓｔサンプリングである。通常のＮｙｑｕｉｓｔサンプリングは、比較的低い振動子中心周波数に使用され、帯域幅サンプリングは、比較的高い周波数に使用される。１０５ＭＳＰＳの最大サンプルレートを有する商業的に使用可能な１０ビットＡ／Ｄが使用可能である。このサンプルレート能力では、１００％帯域幅を有する３０ＭＨｚ中心周波数振動子は、Ｎｙｑｕｉｓｔレートで適切にサンプリングすることができる。４０ＭＨｚでは、Ｎｙｑｕｉｓｔサンプリングは、最大約６０％の帯域幅を有する振動子に使用することができ、その結果、この中心周波数またはそれ以上の周波数では、帯域幅サンプリングを使用することができる。これらの比較的高いサンプルレートが使用される場合、ビーム成形器の処理回路構成は、比較的高いクロックレート、およびさらに高い記憶装置要件にも適応する。
直交サンプリングの変形は、帯域幅が比較的高いビーム成形能力を、その利益が得られるアプリケーション（たとえば、高調波イメージング）に提供するために使用することができる この方法では、２つの直交サンプルの対は、中心周波数のすべてのサイクルで取得される。たとえば、３０ＭＨｚの中心周波数、および１００％の帯域幅を越える著しいスペクトル成分を有し、その結果、スペクトルが１５ＭＨｚ未満および／または４５ＭＨｚを超える周波数を超える信号のサンプリングを考える。チャネルごとに２つのＡ／Ｄ変換器を使用して、当該チャネルでＲＦ信号が取得され、各々のサンプリングは、中心周波数の６０ＭＨｚの２倍で周期的に行われる。第２Ａ／Ｄ変換器のサンプルクロックは、第１Ａ／Ｄ変換器のサンプリングクロックに対して、３０ＭＨｚの期間の１／４だけ遅延する。次に、Ａ／Ｄ変換器によって取得されるすべての第２サンプルは、−１が乗算される。第１Ａ／Ｄ変換器から開始するサンプル流は、ダウンコンバートされた直交（Ｑ）サンプル流であり、第２Ａ／Ｄ変換器から開始するサンプル流は、ダウンコンバートされた同相（Ｄ）サンプル流である。受信ビーム形成に必要な微細遅延は、直交サンプルの補間によってインプリメントされる。この方法は、中心周波数の２００％帯域幅におけるＲＦ信号の正確なサンプリングを可能にする。
比較的高い帯域幅帯域幅ビーム成形能力を提供する別の方法は、受信チャネルごとに１つのＡ／Ｄ変換器を必要とするが、この方法では、ビーム成形器のＲＦ出力は、合成アパーチャ法に類似する２つの取得パルスを使用して形成することができる。たとえば、１００％の帯域幅を有し、−６ｄＢスペクトルが１５〜４５ＭＨｚ延長する３０ＭＨｚ信号スペクトルを考える。この場合、信号は、６０ＭＨｚサンプルレートでサンプリングすることができる他のすべてのサンプルの記号はフリップされ、直交ダウンコンバーションスキームのＱチャネルとして得可能なダウンコンバートされたサンプル流を提供する。次の取得では、サンプリングクロックは、３０ＭＨｚの期間の１／４だけ遅延し、（別のサンプルの記号をフリップした後）Ｉ直交波形を提供する。次に、これらの２つの直交波形は、ビーム成形ごに時間移動して結合され、３０ＭＨｚ中心周波数の２００％帯域幅には正確なＲＦ信号を再現する。これは、１００％帯域幅を有する超音波振動子からすべての情報を捕捉するのに適する。フレームレートは、単一パルス光線ラインの取得と比較して半分減少する。比較的高いフレームレートは、画像ラインの数を減少させることによって、対象領域上で達成することができる。
図３１の例示的な実施態様では、受信ビーム成形器の遅延インプリメンテーションは、補間法を使用して実行される。ビーム成形のこの方法の場合、Ａ／Ｄ変換器はすべて、一定のサンプルレートで（帯域幅または直交サンプリングを使用して）同時にサンプリングする。ステアリングおよび動的集束の遅延は、２つステップでインプリメントされる：１）サンプルクロックサイクルの整数である遅延をインプリメントする粗遅延ステージ、および２）粗サンプル間の波長時間位置の１／１６に補間する補間フィルタ。粗遅延ステージは、プログラム可能なシフトレジスタの関数を実行し、その最大長は、サンプル期間に望ましい最大遅延時間に相当する。これらの２つのステージの順序は、必要な場合、インプリメンテーションの問題に応じて逆にすることができる。
帯域幅サンプリングの補間について、以下の実施例を使用して説明する。帯域幅サンプリングを使用する例示的な３０ＭＨｚアレイの場合、すべてのＡ／Ｄ変換器のサンプルレートは、４０ＭＨｚに設定することができ、６６．７％の帯域幅を提供する。１２８の受信チャネルでは、最大遅延には約１０μ秒が望ましいので、インプリメンテーションは、約４００ステージのプログラム可能なシフトレジスタを使用する。４０ＭＨｚでは、プログラム可能な補間器は、隣接する４０ＭＨｚサンプル間に等間隔に配置された１１の中間サンプル値の１つ（１／１６波長の正確度）のみを計算すれば良い。補間器は、正確な信号の再現を提供するように、帯域幅サンプリングのために特に設計することができる。サンプルは、すべてのチャネルの補間器の出力から取得して加算し、所望のビーム成形方向についてサンプリングされたＲＦ波形を生成することができる。
帯域幅サンプリングデータ点の間に補完する信号再現プロセスは、上記の例の３０ＭＨｚアレイに関して単純化される。この場合、すべての奇数サンプルは、信号（別の記号を有する）のベースバンド表現のＱ成分のサンプルとして取得することができ、偶数サンプルは、Ｉ成分のサンプルであると考えることができる。単純な帯域制限補間器は、適切な中間時間点でＩおよびＱ信号値を発見するために使用することができ、次に、信号値は、ＲＦ値を再現するように結合される。必要な場合、すべての帯域幅サンプリングデータ点は、補間フィルタによってダウンコンバートされ、ベースバンド直交サンプリングされたビーム成形器出力を生じ、その結果、下流の信号処理を単純化することができる。
直交サンプリング補間について、以下の実施例を使用して説明する。この実施例では、各々のチャネルの入力信号は、振動子中心周波数のサイクル当たり１つの直交対において直交サンプリングされ、ほぼ中心周波数の１００％の入力帯域幅を提供すると想定される。この対の２つのサンプルは、中心周波数に対して９０°異なる位相で取得され、これは、ＱおよびＩベースバンド信号の実際のサンプルを提供するが、波形は、異なる位置で適時にサンプリングされる。ＱおよびＩデータを結合する以前に、補間フィルタを使用してサンプリング偏差を補正する。サンプル偏差を補正するのに必要な補間は、ビーム成形に使用される補間フィルタ内に任意に組み入れられる。
提案される直交サンプリング法は、ベースバンドＩおよびＱ信号を生成するため、補間フィルタは、ＲＦ波形ではなく、これらの信号上で動作する。すべてのチャネルのサンプルは同時に取得され、その結果、ＩおよびＱ波形は、すべてのチャネルに共通のＲＦ波形に対して同相を有する。これは、すべてのチャネルで混合器を使用して、ＩまたはＱ信号を導くに等しく、混合器の搬送周波数はすべて同相を有する。しかし、異なるチャネルからのＩおよびＱサンプルの正しい和は、時間遅延エコー波形の位相に一致するように、各チャネル上の搬送位相を調節することによって得ることができる。これは、ＲＦ中心周波数期間の０°位相に対し、補間点に従って補間されたＩ、Ｑサンプルの位相回転を意味する。この回転は、ＦＩＲ補間フィルタの係数内に補間して、コヒーレントに加算できる各々のチャネルからの補正ＩおよびＱ出力を生成することも可能である。
直交サンプリング補間ビーム成形方法を説明する方法として、先ず、実際のインプリメンテーションではなく、比較的単純な概念モデルを考える。このモデルでは、補間は、中心周波数の期間全体の１６の別個の点にインプリメントされ、ビーム成形に関する１／１６波形の正確度を提供する。この正確度レベルは、ビームプロファイルを著しく悪化させないために十分であることが実証されている。図３４に示す直交サンプリングさた波形を考えると、信号は、周波数がサンプリング周波数の０．９倍（たとえば、この場合は１Ｈｚ）の正弦波である。Ｑサンプルは、「ｏ」３４０２として示し、Ｉサンプルは、「ｘ」３４０４として示す。図から分かるとおり、ＱおよびＩサンプルは、非常に遅く変化する波形のサンプルであり、ベースバンドＱおよびＩ波形を表す。補間フィルタは、これらの波形上で動作し、サンプリング周波数の期間ごとに１６の補間点を計算する。
図３４を参照すると、これは、サンプル周波数の０．９倍で直交サンプリングされた正弦波を示す。補間点は、実際のサンプル値が補間点に当たらないように選択される。その結果、補間フィルタに固有のフィルタ関数がすべての点に適用される。ＱおよびＩサンプル点に対する１６の補間点の位置を図３４Ａに示す。
一般に、４点ＦＩＲフィルタは、正確な補間に十分である。点０〜３をＱおよびＩサンプル間に補間するには、図３４Ｂに示すように、８個のサンプルのウィンドウを使用することができる。
点４〜１５を補間するため、ウィンドウは、図３４Ｃに示すように、１つのサンプル分だけ前方に移動させる。
これらのウィンドウを使用すると、各々の補間位置の８つの係数の集合を計算することができ、ウィンドウ内のサンプル値を乗算すると、補間されたＩおよびＱ値が得られる。最初のウィンドウの場合、補間されたＩ値は、偶数の積（０、２、４、６）の和であり、Ｑ値は、奇数の積（１、３、５、７）の和である。
図３５は、図３４の正弦波上で図３４に示す例の正弦波に対する補間値のプロットである。この図では、補間点は点線として示され、ウィンドウを適用することができる最初の位置である（この場合、ウィンドウ＃２）第４のサンプル点の後で開始する。
図３６は、深さの範囲の各々の振動子から直交サンプリングされた信号から成る線形アレイからエコー情報の単一光線ラインを取得するためのデータ集合の図である。データ集合は、一方の軸に沿った深さ３６０２、および他方の軸に沿ったチャネル番号３６０４のアレイとして考えることができる。上記のデータ集合から光線ラインに沿った単一範囲点を再現するには、８つのサンプルウィンドウを各々のチャネルのデータ列内の深さに対応する適切なサンプル番号に配置し、要求される正確な遅延を提供する１６の補間点の１つを選択する。図３６に示すように、様々なチャネルウィンドウは、範囲点を再現するのに必要な集束の曲率に対応する放物線アーチ３６０６に沿って配置される。範囲点のビーム成形パラメータは、アパーチャに含まれる各々のチャネルの開始サンプル番号および補間番号を提供することによって画定される。
上記の各々のチャネルデータに適切な補間フィルタを適用した後、範囲点の適切な遅延に対応する各々のチャネルごとに、ＩおよびＱサンプルを取得する。本明細書で以前に説明したように、各チャネルからのＩ、Ｑサンプルの位相は異なるため、これらのＩおよびＱサンプルの対を単純に加算して、ビーム成形されたＩ、Ｑの対を導くことはできない。各々のチャネルからのＩ、Ｑの対を加算する前に、インプリメントされた遅延時間に対して同じ位相を対応するために、各々のチャネルのＩ、Ｑの対を位相回転させる。たとえば、２つのチャネルがエコーリターンを受信し、範囲点との光路長の差が、エコー周波数の正確に１／２波長に相当し、これらのエコーリターンが、本発明の直交サンプリングスキームによって同じ時間にサンプリングされる場合、サンプルは、ＲＦ信号上の様々な点に位置し、結果として得られるＩ、Ｑ波形は、１８０°位相が外れる。この状況は、図３７Ａおよび３７Ｂに示され、２つのチャネルの波形上の再現点は、垂直線によって指示される。２つのチャネルの波形からの再現点におけるＩおよびＱ値は、ビーム成形器内で加算される場合、建設的に加算されるが、値はまったく異なり、建設的に加算されないことは明らかである。２つのＩおよびＱ値を加算するには、先ず、ベクトル回転を実行しなければならない。回転量は、サンプル期間の開始からの再現点の距離を決定することによって計算され、実際上、補間点数×１／１６波長である（正確には、期間の１／３２を加算）。この距離は、期間全体の一部を取得し、２＊ｐｉを乗算することによって、角度に変換することができる。次に、回転方程式は、以下で与えられる：
（１） Ｑｒ＝Ｉ＊ｓｉｎ（角度）＋Ｑ＊ｃｏｓ（角度）
（２） Ｉｒ＝Ｉ＊ｃｏｓ（角度）−Ｑ＊ｓｉｎ（角度）
補間されたＩおよびＱサンプルにこれらの回転方程式を使用すると、回転したＩおよびＱをコヒーレントに加算することが可能である。ＩおよびＱサンプルの回転は、補間に使用される８つの係数に組み入れることができる。たとえば、偶数サンプルがＩサンプルである最初の補間ウィンドウを使用する場合、上記の方程式（１）のｓｉｎ（角度）は、各々のＩ係数を乗算することができ、ｃｏｓ（角度の項は、各々のＱ係数を乗算することができる。次に、すべての積項を一緒に加算すると、結果として得られるＦＩＲフィルタは、回転したＱ値を提供する。同様に、係数の別の集合は、回転したＩ値を計算するために使用することができる。このスキームでは、ＦＩＲフィルタは、サンプル期間ごとに２回動作し、異なる係数を使用して、回転したＱおよびＩ値の出力流を生成する。この流れは、他のチャネルの回転ＱおよびＩ値の流れと加算して、ビーム成形器の出力を生成することができ、この出力は、この場合、ダインターリーブされたＩ、Ｑデータであり、ウンコンバートされた加算ＲＦを表す。あるいは、ＱおよびＩ値の補間は、各々４つの係数を有する別個のＦＩＲフィルタと共にインプリメントされる。このスキームでは、位相回転は、補間後のステージでインプリメントされる。
２つの直交対が中心周波数の各々の期間で取得されるサンプリングスキームも、直交サンプルの補間後の位相回転を必要とする。このスキームでは、チャネルごとに２つのＡ／Ｄ変換器を使用して、当該チャネルでＲＦ信号を取得し、各々のサンプリングは、中心周波数の２倍で行われる。第２Ａ／Ｄ変換器のサンプルクロックは、第１Ａ／Ｄ変換器のサンプリングクロックに対して、しっはの期間の１／４だけ遅延される。Ａ／Ｄ変換器によって取得されるすべての第２サンプルは、−１を乗算される。補間値は、中心周波数の期間全体の１６の個々の点について計算されるか、またはサンプルクロックの機関全体の８つの点について計算することができる。ある範囲の２つのサンプルクロック周期について計算される補間点は、０から１５の番号が付けられる。必要な位相回転の量は、２＊ｐｉ／１６を乗算した補間点数である。たとえば、補間点が、奇数番号が付けられたサンプルクロックサイクルの開始後、サンプルクロック周期の１／８に位置する場合、位相回転量は２＊ｐｉ／１６である。補間点が、偶数番号が付けられたサンプルクロックサイクルの開始後、サンプルクロック周期の１／８に位置する場合、位相回転量は２＊ｐｉ＊（９／１６）である。補間点は、中心周波数の１／３２だけ変位し、その結果、実際のサンプル値は、補間フィルタに固有のフィルタ関数が確実にすべての点に適用される順序で補間点上に位置する。位相回転後、値が加算されて、ビーム成形器出力を提供する。ビーム成形器からの受信信号出力の包絡線の振幅は、ＩおよびＱサンプルの二乗の和の平方根を計算することにょって決定される。次に、圧縮曲線が、包絡線振幅値に適用される。ドップラー処理は、加算されたＩおよびＱサンプル流を直接使用して、ドップラー周波数の概算ちを導くか、および／またはＦＦＴスペクトルデータを計算することができる。
直交サンプル上で動作する補間フィルタの可能なインプリメンテーションについて、以下で説明する。一実施態様では、補間フィルタ、および制御論理は、ＦＰＧＡデバイスと共にインプリメントすることができる。図３１に関連して上記で述べたとおり、受信ビーム成形器の遅延インプリメンテーションは、補間法を使用して実行される。遅延インプリメンテーションの高レベルダイアグラムを図２５に示す。このダイアグラムは、単一ビーム成形器チャネルのＡ／Ｄ変換後の関数を示す。２つのＡ／Ｄ変換器の出力は、中心周波数の２倍の一定レートで、単一サンプル流に多重化される。１０ビットＡ／Ｄ変換器の場合、本明細書では、Ａ／Ｄ変換器から来る一連の１０ビットサンプルがあり、最初のサンプルはＱサンプルとして指示され、次に、直交対のＩサンプルとして指示される。この流れは、図２５に示されるデュアルポートｒａｍ２５０２に対する入力である。
取得ラインの開始時、デュアルポートｒａｍ内の書込みポインタ２５０４、および読取りポインタ２５０６は、ｒａｍ２５０２の上部にリセットされる。新たしいサンプルが来ると、そのサンプルは、ｒａｍ２５０２の書込みポインタ２５０４のアドレス書き込まれ、次の順次位置に前進する。書込みポインタ２５０４は、ｒａｍ２５０２の端部に達すると、ｒａｍ２５０４の始めに送られ、次の書込み動作が行われる。デュアルポートｒａｍ２５０２は、取得ラインに必要なステアリングおよび集束が必要とする最大遅延のサンプルを記憶するのに十分な大きさである。
新しい各々のサンプルが書き込まれ、その後書込みポインタ２５０４が増分するデュアルポートｒａｍ２５０２の入力側は、すべてのチャネルは、それぞれの入力データを正確に同時に、同じアドレスに書き込むことができるため、チャネル特有の制御機構を必要としない。デュアルポートｒａｍ２５０２の出力側は、独立するチャネル制御を使用する。図２６は、単一チャネルに必要な制御信号をインプリメントする１つの機構を示す。図２６の実施態様では、制御ｒａｍ２６０２のアドレスは、入力サンプルクロックレート（中心周波数、Ｆｃの２倍）で増分する。次に、ｒａｍ２６０２は、各々のビットが個々の制御信号を提供するレジスタ出力２６０４を提供する。
図２５を参照すると、受信遅延を本発明による一実施態様にインプリメントする方法が示され、説明されている。受信アパーチャの中心線に沿って位置する１点から返るエコーの場合、エコーは、最初に当該素子、またはアパーチャの中心に最も近い素子からの信号に出現し、その後、アパーチャの外側部分付近の素子に出現する。これは、アパーチャの中心および外側縁部からの信号のエコーを整列させるため、外側縁部からの信号と加算する前に、中心信号をある期間遅延できることを意味する。デュアルポートｒａｍ２５０２の実施例では、比較的長い遅延は、読取り点２５０６のラグを書込み点２５０４のさらに後方にすることによって達成される。したがって、アパーチャの中心チャネルは、読取り点２５０６と書込み点２５０４との間に比較的大きい差を有し、外側チャネルは最小の差を有する。
動的集束の場合、焦点は、受信ラインに沿って音速の半分で外側に移動し、その結果、焦点は、常に、受信されるエコーの位置に存在する。一定のアパーチャの場合、焦点が範囲内から移動すると、アパーチャの内側チャネルと外側チャネルとの間の遅延は減少する。動的アパーチャ、または一定のｆ（つまり、アパーチャサイズで除算された焦点長）番号動作では、内側チャネルと外側チャネルとの間の遅延は、最大アパーチャに達するまで増加し、次に減少する。
動的アパーチャおよび動的焦点をデュアルポートｒａｍ遅延スキームに使用すると、デュアルポートｒａｍポインタ２５０４、２５０６の以下の動作が行われる：中心チャネルは、遅延が達成されるまで、書込みポインタ２５０４を読取りポインタ２５０６の前方に移動させることによって、最大遅延量（完全なアパーチャの量）だけ遅延される。この点では、読取りポインタ２５０６は、書込みポインタ２５０４と同じレートで前方に移動される。外側チャネルの最初の遅延は、書込みポインタ２５０４を読取りポインタ２５０６の前方に、適切な量だけ移動させることによって設定される。この最初の遅延偏差は、中心チャネルの読取りポインタ２５０５および書込みポインタ２５０４の偏差より小さくて良い。この点では、読取りポインタ２５０６は、チャネルがアパーチャ内でアクティブになるまで、書込みポインタ２５０４と同じレートで前方に移動する。
チャネルがアパーチャ内でアクティブになった後、その遅延は、時間の経過につれて徐々に増加し、中心チャネルの遅延に近づく。これは、場合により、書込みポインタ２５０４が移動する時に、読取りポインタ２５０６を前方に移動させないことによって達成される。その結果、読取りポインタ２５０６と書込みポインタ２５０４との間の偏差は、時間の経過と共に徐々に増加する。
上記の動作は、図２６Ａに示すように、２つの２進状態制御信号のみで指示される。最初の信号は、読取りポインタ前進イネーブル（ＰＲＥ）２６００であり、この信号は、読取りポインタ２５０６が書込みポインタ２５０４と共に前進することを可能にする。この信号が、Ｆｃ＊２サンプルクロックの時間において真である場合、書込みポインタは、データがデュアルポートｒａｍ２５０２に書き込まれた後に前進し、読取りポインタ２５０６は同時に前進する。信号が偽である場合、書込みポインタ２５０４は、書込み動作後に前進するが、読取りポインタ２５０２は同じ状態を維持する。ＰＲＥ制御信号２６０６、２６０６ａは、チャネルの最初の遅延を設定するためにのみ使用されるのではなく、動的集束粗遅延をインプリメントするためにも使用される。
第２制御信号（ＣＥ）２６０８、２６０８ａは、チャネルの出力がアクティブになる時を単に指定し、その結果、すべてのアクティブチャネルの加算に関与する。これは、補間器の最終出力レジスタの「クリア」入力を制御するＣＥ信号２６０８、２６０８ａによって達成することができる。チャネルは、その素子感度パターンによって、ある減衰閾値量未満を有するリターンエコーを受信することが可能になる時に応じてアパーチャ内でアクティブになる。この時間は、最初の制御信号によってインプリメントされる最初の遅延時間と一致しなければならない。ＣＥ信号２６０８は、取得ラインの開始からの直交サンプルの数に関して、チャネルがアクティブになる時を指定することに注意しなければならない。これは、チャネルは、最初にチャネルの加算に関与する時に、直交対に寄与しなければならないためである。Ｆｃ＊２サンプルクロックの場合、すべての直交サンプル対に２つのクロックがある。
図２６は、中心素子（２６０６および２６０８）に出現する制御信号、および完全アパーチャの外側縁部（２６０６ａおよび２６０８ａ）における素子を示す。しかし、偶数のチャネル／素子の場合、アパーチャの中心は２つの素子間に位置するため、実際の中心素子は存在しない。
中心チャネルの場合、ＲＰＥ２６０６は、必要な最大遅延時間だけ低く維持される。その結果、書込み点２５０４は前方に移動し、読取り点２５０６は移動しない。遅延時間に達した後、ＲＰＥ２６０６は高く設定され（真）、読取りポインタ２５０６は、書込みポインタ２５０４と同じレートで前進することが可能になる。中心チャネルに必要な動的集束はないため、ＲＰＥ２６０６は、取得ラインの残りで高く維持される。中心チャネルのＣＥ信号２６０８は、遅延時間に達した直後にチャネルをアクティブにする。偏差は、シフトレジスタ、補間フィルタに使用されるレジスタが充填されることを可能にする。ＣＥ信号２６０８は、次に、出力レジスタ上のクリアを除去し、その結果、チャネルのデータは加算バスに入る。
外側チャネルでは、最初の遅延が、中心チャネルよりはるかに短いため、ＲＰＥ２６０６ａは短時間だけ低く維持される。次に、ＲＰＥ２６０６ａは高く設定され、チャネルがアクティブになるまで、この遅延を維持することを可能にする。その時点では、ＲＰＥ信号２６０６ａは、単一クロックサイクルで低く設定され、時には、動的集束パターンをインプリメントする。チャネルが加算に関与することができる場合、ＣＥ信号２６０８は出力レジスタ上のクリアを除去する。
再び図２５を参照すると、補間フィルタは、ビーム成形に対して微細遅延分解能を提供する。中心周波数の波長ごとに１６の補間点があり、１／１６ラムダ遅延分解能を提供する。各々の補間点では、２つの８点ＦＩＲフィルタが適用され、一方は分析信号Ｉサンプルを生成し、他方はＱサンプルを生成する。これは、補間フィルタは、中心周波数の期間ごとに２回、またはサンプルＣｌｋ（Ｆｃ＊２）レートで動作することを意味する。ＩおよびＱサンプルは、出力レジスタに連続して出力され、イネーブルになると、サンプルを加算バスに供給する。
補間フィルタ用の入力は、デュアルポートｒａｍ２５０２の読取りアドレスから来て、一般に、各々のサンプルＣｌｋ（Ｆｃ＊２）に１つのサンプル（ＩまたはＱ）だけ前進する。デュアルポートｒａｍ２５０２で読取りが実行されると、サンプルは、８つのサンプルシフトレジスタ２５０８に入力され、このレジスタは、読み取った最後の８つのサンプルを保持する。デュアルポートｒａｍ２５０２の読取り動作がイネーブルではない場合（ＲＰＥが低い）、データはシフトレジスタ２５０８に入らず、読取りポインタ２５０６は前進しない。シフトレジスタ２２５０８は、最後の８つのサンプルをまだ保持しており、読取りポインタ２５０６が前進しない場合、サンプルは失われない。読取りポインタ２５０６は、単に書込みポインタのさらに後方に位置する。
２つのサンプルクロックサイクルごとに、シフトレジスタ２２５０８内のサンプルは、補間フィルタの乗算器２５１０の入力と平行に転送される。これらのサンプルは、ＩおよびＱ出力を生成する２つの乗算／累算動作を維持する。動的集束が行われない場合、乗算器の入力部に移動したサンプルは、各々の中心周波数期間に２つのサンプル分だけ、適時に前方に変位する。次に、フィルタは、中心周波数の各々の期間にＩおよびＱサンプルを出力する。動的集束では、場合により、デュアルポートｒａｍの読取リサイクルはディスエーブルされ、乗算器の入力部に移動したサンプルは、１つのサンプル分だけ前方に変位する。その結果、補間点は、中心周波数の全体の期間未満の適時に前方に移動する。外側チャネル上の動的集束では、補間点は、適時に徐々に、中心チャネルと同時に逆に移動する。
補間フィルタによって使用される係数は、小型ｒａｍ内に記憶され、システムＣＰＵによってロードすることができる。ｒａｍ２５１２は、係数の３２の集合、つまりＩ補間点に１６、Ｑ補間点に１６を保持することができる。係数は、５つのアドレスライン別に選択され、そのうちの４つは、制御ｒａｍ２６０２に由来する制御ラインである。これらの４つのラインは、その他のサンプルクロック（Ｆｃ＊２）ごとに新しいアドレスを提供しなければならない。その他のラインは、選択される補間点のＩまたはＱ係数の集合を選択し、フィルタの動作でトグルすることができ、中心周波数の期間ごとにＩおよびＱサンプルを生成する。最後に、補間フィルタ用の出力レジスタ２５１４は、サンプルが加算バスに入る前に、出力サンプルを保持する。このレジスタのクリア入力は、ＣＥ制御ラインによって制御される。その結果、チャネルは、補間出力が有効になるまで、加算バスに寄与することをディスエーブルされる。
補間フィルタ、位相回転、および動的アポダイゼーションをインプリメントするもう１つの方法を図２５Ｂに示す。この図では、クロックを必要とする上のボックス２５２０内のすべてのデジタル回路素子は、受信周波数クロックで計時される。クロックを必要とする下のボックス２５２２内のすべてのデジタル回路素子は、受信周波数クロックの２倍で計時される。アナログ／デジタル変換器（ＡＤＣ）２５２４、２５２６からの入力Ｉ／Ｑデータは、個々のＦＩＦＯ２５２８、２５３０に書き込まれる。ＡＤＣ２５２４、２５２６からのサンプル出力は、偏差補正が行われ、予め決められた一定の値が加算される。ＡＤＣの偏差補正ステージの２５２４、２５２６出力からのサンプルは、ＦＩＦＯ２５２８、２５３０内に同時に記憶されるため、ＦＩＦＯ内への新しいサンプルの書込みは別個のタイミング論理を必要としない。すべてのチャネルは、同じ書込みイネーブル信号を共用する。各々のＩおよびＱチャネル２５２８、２５３０のＦＩＦＯの読取り側は、ビーム成形器コントローラによって生成される受信遅延信号によって制御される単独のイネーブル信号２５３２、２５３４を使用する。
各々のＦＩＦＯの読取りイネーブル信号２５３２、２５３４は、各々のチャネルに必要な初期粗遅延値２５３６に等しい多数の受信クロックサイクルだけ遅延する。読取りイネーブル信号２５３２、２５３４が低く維持され、データがＦＩＦＯ２５２８、２５３０内に書き込まれる場合、ＦＩＦＯの読取りは停止し、粗遅延２５３６が増加する。読取りイネーブル信号２５３２、２５３４が高くなると、加わる粗遅延２５３６は一定の状態を保つ。中心からの信号のエコーおよびアパーチャの外側縁部を整列させるため、中心信号は、外側縁部からの信号と加算される前に、ある期間遅延される。アパーチャの中心でサンプリングされたデータの遅延値は、外側縁部の遅延値より大きい。
動的受信集束は、補間フィルタインデックス２５４０を充電する必要がある場合に高くなる制御信号ＤＦ２５３８を必要とする。補間フィルタインデックス２５４０は、０から１５の１６の数のｍｏｄｕｌｏである。補間フィルタインデックス２５４０は、補間点が１／１６波長だけ変位すると減少する。補間フィルタインデックス２５４０が０から１５に減少すると、ＦＩＦＯ読取りイネーブル信号２５３２、２５３４は、１クロックサイクルで低くなり、粗遅延２５３６を１だけ増加させる。
微細遅延は、補間によってインプリメントされる。この実施例では、補間フィルタは、収縮ＦＩＲフィルタとして、４つのタップ２５４２、２５４４、２５４６、２５４８と共にインプリメントされる。１６の補間点には、係数の１６集合がある。各々の補間点は、４つの係数２５５０、２５５２、２５５４、２５５６を有する。ＩおよびＱサンプルをインターリーブし、フィルタを受信クロック周波数の２倍で動作させることによって、同じ補間フィルタをＩおよびＱサンプルの両方に使用することができる。ＡＤＣにより取得されたＩおよびＱサンプルは、異なる点で適時にサンプリングされるが、同じ点に適時に補間されるため、係数の異なる集合はＩおよびＱの補間に使用される。サンプリング偏差を補正するため、Ｑサンプルの補間フィルタインデックスは、Ｉサンプルのインデックスから４だけ偏位する。補間フィルタに使用される係数は、係数を記憶するＲＡＭ２５５８アドレスを切り換えることによってＩ係数およびＱ係数との間で交替する。補間フィルタインデックスは、係数のアドレス計数器２５６０によって表される。ＩおよびＱ係数のアドレス計数器２５６０は、ＤＦ信号２５３８が、１クロックサイクルで高くなった時に減少する。補間フィルタ２５６０の出力は、Ｉ／Ｑインターリーブされる。
補間信号は、図２５Ｂに示す位相回転ステージ２５６４、２５６６に供給される。位相回転回路には、２つの乗算器／累算素子がある。一方は、Ｑｒ＝Ｉ＊ｓｉｎ（角度）＋Ｑ＊ｃｏｓ（角度）２５６８を生成するために使用され、他方は、Ｉｒ＝Ｉ＊ｃｏｓ（角度）−Ｑ＊ｓｉｎ（角度）２５７０を生成するために使用される。正弦および余弦係数は、ＲＡＭ内にルックアップテーブル２５７２、２５７４として記憶される。正弦および余弦値の１６の集合がある。余弦および正弦ルックアップテーブル（ＬＵＴ）２５７２、２５７４のアドレスは、補間フィルタの係数２５５０、２５５２、２５５４、２５５６と同じ時に更新される。位相回転回路２５６４、２５６６も、中心周波数の２倍で動作する。第２の動作サイクルごとに、有効なＩｒおよびＱｒデータの対が生成される。
動的アポダイゼーションでは、位相回転２５６８、２５７０の出力は、受信時に動的に変国される係数を乗算される。チャネルの増倍係数がゼロに設定される場合、チャネルはアパーチャに寄与しない。こうして、動的アパーチャの更新が行われる。ＩおよびＱサンプルは、マルチプレクサ（ＭＵＸ）２５７２を介して共通の乗算器にインターリーブされ、必要な乗算器の資源を減少させる。
補間フィルタによるマルチラインビーム成形
ビーム成形に補間フィルタを使用すると、マルチライン走査が可能になる。マルチライン走査では、いくつかの受信ラインが、図３８に示すように、同じ送信ビームで再現される。送信ビームは、一般に、受信ラインが取得される領域をカバーする大きい被写界深度と共に広げられる。
マルチライン内の隣接する受信走査ラインは、各々のチャネルの個々の遅延がごくわずかに変化することが可能なので、補間フィルタの遅延インプリメンテーションは、すべてのラインを同時に処理することを可能にする。この方法は、帯域幅サンプリングで行われ、補間フィルタは、図３９の個々のチャネルの補間フィルタの例示的な概念上のインプリメンテーションに示すサンプルレートより高いレートで動作する。
図３９では、個々の受信チャネルのＡ／Ｄ変換器からのデジタルサンプルは、可変長シフトレジスタ３９０２を介して送信され、サンプルの整数の粗遅延をインプリメントする。可変長シフトレジスタ３９０２の出力は、次に、第２シフトレジスタ３９０４に送信され、個々のシフトステージにアクセスすることができる。この第２シフトレジスタ３９０４に充填されると、補間フィルタはサンプルのサブセット上で動作し、サンプルは、たとえば８つのサンプルである。補間フィルタは、１／１６波長以上の分解能の微細遅延を提供する。上記の実施例では、補間フィルタは、フィルタシフトレジスタのセル４および５間の補間サンプルを提供する。
図４０に示す３−１マルチライン走査では、補間フィルタは、サンプルシフトごとに３回動作する。図４０の実施例では、フィルタウィンドウは、第１受信ラインでは通常位置から１サンプルだけ後方に偏位し、第３受信ラインでは１サンプルだけ前方に偏位する。実際上、隣接するラインには遅延値にサンプル差はないため、すべてのラインは同じフィルタウィンドウを使用する必要がある。各々のラインのフィルタウィンドウの位置は、プログラム可能である。遅延差が１サンプルより大きい状況では、フィルタシフトレジスタを拡張して、ウィンドウ間の分離をより大きくすることができる。波長当たり１つまたは２つのサンプルのみがある帯域幅サンプリングの場合、フィルタウィンドウは、多くの場合、１サンプル期間より多く分離する必要はない。
図４０に示すフィルタ動作の出力は、単一出力流に時間多重化される。この流れは、他のチャネルからの寄与に加算され、ビーム成形器の出力を生成する。３−１マルチラインの場合、加算回路構成は、サンプルレートの３倍で動作することが可能であることに注意する。次に、ビーム成形器の加算出力は多重分離され、下流処理用の３つのマルチライン受信ラインを生成する。下流処理は、単一光線ラインの取得時間に３つのラインを処理することができる。
上記の例示的な受信ビーム形成方法では、出力は、再現ラインに沿ってサンプリングされたＲＦデータを表すサンプルのデジタルデータ流である。この流れは、受信アクティブアパーチャに関与するすべての受信チャネルからのデータサンプルを加算することによって導かれる。ＲＦデータ流は、全体の光線ラインを保持するのに十分な記憶域を有するバッファ内に補足することができる。この同じバッファは、合成アパーチャの取得に使用され、受信アパーチャの第２の半分からのＲＦデータが加算回路構成から出て行く時に、このＲＦデータと加算される。
ダウンコンバーションを含まないＮｙｑｕｉｓｔまたは帯域幅サンプリングスキームでは、加算されたＲＦデータ流は、生ＲＦ流としてビーム成形器を出て行く。このデータ流は、多くの場合ヒルベルト変換フィルタと呼ばれる１対の相補（ｃｏｍｐｌｉｍｅｎｔａｒｙ）９０°位相差フィルタを使用して、異なる形式に変換することができる。これらのフィルタは、ＲＦ信号を効果的に帯域通過させ、同時にベースバンド直交データ流にダウンコンバートする。次に、これらのベースバンドＩおよびＱデータ流は結合され、２Ｄイメージングのためのエコー振幅データを提供するか、またはドップラー血流検出のためにさらに処理することができる。ヒルベルト変換フィルタは、高調波イメージング、または周波数複合に必要な場合、受信信号スペクトルの一部分を選択的にフィルタリングして処理することができる。周波数複合の場合、フィルタは、スペクトルの異なる周波数帯域からインターリーブ出力サンプルを生成するために、時間多重化される。
再び図３１を参照すると、ビーム成形器モジュール３１０２は、ビーム成形器制御装置も備えることができる。各事象を統合して、完全な画像フレームを形成するため、ビーム成形器は、ある種のコントローラを使用する。コントローラは、一連音ビーム成形器の事象を指定する単純な状態マシンとしてインプリメントすることができる。各々のビーム成形器の事象は、送信動作、受信動作、および／または信号処理動作を指定することができる。送信動作は、アレイからの送信パルスに関連するすべてのパラメータを指定する。これらのパラメータとしては、アレイ内の所望の素子に対するパルサーの接続持続時間、各々のパルサーの遅延時間、送信波形の特性、および送信アパーチャのアポダイゼーション関数が挙げられる。これらのパラメータは、受信チャネルに接続される素子の詳細、各チャネルに使用されるＴＧＣ波形、Ａ／Ｄ変換器のサンプルレート、動的アパーチャ、再現プロセスに使用されるステアリングおよび／または動的集束パターンを含む。最後に、信号処理動作は、たとえば加算出力を合成アパーチャにバッファするか、またはヒルベルト変換フィルタに送信することなど、加算出力に何を行うことを指定する。ヒルベルト変換フィルタは、ビーム成形器事象に必要なことを実行するために指定される。
上記の説明から明らかなとおり、ビーム成形プロセスの制御は複雑である可能性があり、この複雑さに対処する方法は、ハードウェアを制御するために使用されるメモリブロック内のリアルタイム走査以前に、すべての情報を符号化することである。次に、ビーム成形器コントローラのタスクは、ビーム成形器の事象に必要な情報を検索するのに適するメモリブロックの部分を「ポインティング」するように縮小される。次に、特定の動作モードのビーム成形器の設定は、すべてのメモリブロックにパラメータ情報をロードし、個々のポインタを含むビーム成形器の様々な事象をコントローラの状態マシンにプログラミングすることによって行われる。走査モードを実行するため、次に、取得データの全体的なフレームの事象を実行してステップスルーするように告げる。フレームの終わりに、コントローラは停止信号を探し、見つからない場合、全体のシーケンスを再び繰り返す。
例示的な超音波システムの実施態様は、１秒当たり数百フレーム以上の範囲のある動作モードで、非常に光度の取得フレームレートが可能である。本発明による他の実施態様と同様、例示的な実施態様は、図２８に関連して上記で述べた非同期処理を使用することにより、取得レートが非常に高速である場合でも、表示された超音波画像情報を３０ｆｐｓ以下で処理する。しかし、Ｎｙｑｕｉｓｔサンプルデータの場合、データ記憶装置は５０〜１００％増加することを評価するべきである。
やはり上記で説明したとおり、信号処理ハードウェア／ソフトウェアは、ＲＦメモリバッファにランダムアクセスし、単一取得フレームからＲＦデータにアクセスして、表示された概算データを生成する。この例示的な実施態様では、信号処理および表示の最大フレームレートは３０ｆｐｓであり、これは、一般にタイマーによって設定され、１／３０秒ごとに信号処理タスクを信号で知らせる。新しい表示フレームの処理が完了すると、信号処理／表示タスクは、次の１／３０秒の時間目盛を待つ。この時点では、信号処理タスクは、書込みコントローラから「最後のフレーム」ポインタを読み取り、新しいフレームが使用可能かどうかを確認する。「最後のフレーム」ポインタが以前に処理されたフレームから前進しなかった場合、信号処理は何も行わず、次の１／３０秒の目盛を待つ。「最後のフレーム」ポインタが変更された場合、信号処理は、ポインタが支持するフレーム上で開始する。この方法では、信号処理は、常に１／３０秒目盛で開始し、常に、取得された一番最近のフレーム上で動作する。取得が、３０ｆｐｓよりはるかに早く動作している場合、「最後のフレーム」ポインタは、各々の信号処理動作で数フレーム前進する。
システムが凍結された後、メモリバッファ内に記憶されたＲＦフレームは、最初の取得レートまでの任意の所望のレートで処理することができる。１／３０秒でどの位多くのＲＦフレームが前進するかは単純に計算され、これは、浮動小数点値として計算され、１未満の分数から、リアルタイムの取得時の１／３０秒で生じる多くのフレームまで異なる可能性がある。各々の１／３０秒では、信号処理は、整数の境界に交差するまでフレームの前進値を累算する。その時点で、信号処理は、処理される最後のフレームの先のフレームの整数の境界数であるフレームを処理する。
合成アパーチャビーム成形は、このメモリバッファスキームによってもサポートされる。この場合、合成アパーチャを構成する様々なラインは、順次メモリバッファ内に取得され、ＲＦ記憶フレームのサイズが増加する。これは、単に書込みコントローラの異なるパラメータであり、書込みコントローラは、取得フレームごとにどの程度多くのラインが書き込まれるかを記録する。読出しの場合、信号処理は、次に、合成アパーチャ内の複数のＲＦラインを結合して、最終結果を生成する。
シネループ再生用のＲＦデータは、異なる方法によるデータの再処理を提供し、新しい情報をもたらす。たとえば、カラーフローイメージング用のウォールフィルタは、再生時に変更され、特定の流れの状態に応じて最適化を可能にする。第２に、ＲＦデータを扱うことを望む研究者の場合、バッファメモリは、外部記憶デバイスにダンプされ、ＲＦデータの複数のフレームを分析に提供する。最後に、診断ツールとして、バッファメモリは、ＣＰＵからテストＲＦデータをロードされ、信号処理方法のデバッグ、分析、および検証を可能にする。
Ｎｙｑｕｉｓｔサンプリングされるビーム成形方法の場合、ダウンコンバートされる直交サンプリングデータはＲＦデータから導かれ、振幅の検出およびドップラー処理が行われる。こうしたデータは、通過帯域の周波数上で９０°位相差を有するように設計された相補（ｃｏｍｐｌｉｍｅｎｔａｒｙ）位相ＦＩＲフィルタを使って取得することができる。これらのフィルタも、サンプル流をより低いサンプルレートにダウンコンバートすることができるが、出力サンプルレートは、信号の周波数範囲をサンプリングするのに十分でなければならない。ダウンコンバートされた出力サンプルを提供するため、フィルタは、スペクトルの中心周波数のサイクルの整数だけ変位されるＲＦデータ上で動作する。あるいは、異なるフィルタは、比較的小さいデシメーション比を得るように、非整数のサイクル変位用に設計することができる。例示的なＨｉｌｂｅｒｔフィルタの概略の設計は、当業者によって当該技術分野で周知されており、図４１に示す。
このフィルタは、ウィンドウイング法を使用して、ローパスフィルタを最初に計算することによって設計される。フィルタの長さは、広範な周波数で良好な応答を確保するには、約４０タップ必要であり、ＲＦデータの中心周波数の期間内のサンプル数の倍数でなければならない。たとえば、サンプルレートが１２０ＭＨｚ、中心周波数が３０ＭＨｚであり、中心周波数の期間内に４つのサンプルがある場合、適切なフィルタの長さは４０タップ（１０期間）になる。次に、ローパス係数は、周波数が中心周波数に適合する正弦および余弦関数を乗算される。３０ＭＨｚの実施例では、正弦および余弦関数の各々の期間は４つのサンプルである。
ダウンコンバートされたサンプルを得るには、フィルタは、中心周波数のサイクルの整数だけ変位するサンプルに適用される。３０ＭＨｚの中心周波数の場合（１２０ＭＨｚでサンプリングされる）、ＲＦサンプルは、一度に４つのサンプルだけ変位され、デシメーション比は４対１になる。このデシメーション比では、入力信号は１００％の帯域幅に制限されるか、あるいは出力サンプルのエイリアシングが生じる。
比較的小さいデシメーション比を得るため、フィルタは、位相情報を保存するために、別の係数の集合を使用することができる。３０ＭＨｚの実施例の場合、４対２のデシメーション比を達成するには、１つは０°位相、もう１つは１８０°位相の係数の２つの集合を使用する。
こうした別の係数の集合は、ローパスフィルタ係数を乗算する前に、適切な位相増分で
+正弦および余弦をサンプリングすることによって得られる。出力サンプラー間の変位が中心周波数の期間の１／２である場合、デシメーション比を得る単純な方法は、係数を同じに保ち、１／２期間の増分のフィルタ出力の記号を逆にすることである。
フィルタの通過帯域特性は、様々なウィンドウイング機能を使用して変更することができる。これは、高調波イメージングまたはトラッキングフィルタに望ましい。周波数コンパウンドは、高いデシメーション比の場合、追加のフィルタがなくても達成することができるが、フィルタは、入りサンプルレートで動作可能でなければならない。３０ＭＨｚの実施例の場合、２つのフィルタは、２つのサンプル変位増分において、ＲＦデータ上で動作する異なる中心周波数に使用することができる。フィルタブロックは、２つのサンプルごとに異なるフィルタ結果を出力する。次に、異なるフィルタからインターリーブされた２つのＩ、Ｑサンプルが検出され、一緒に加算されて、４対１のデシメートされた検出出力を生成する。
実施例３
最大２５６個の素子を有するアレイに対する例示的なシステムインターフェースは、超音波画像を取得するために使用される。表４は、画像を取得するための例示的な深度範囲、視野、Ｂモードのフレームレート、およびカラーフローイメージングのフレームレートを示す。これらの動作パラメータは、左端の列に記載されている特定の小動物イメージングアプリケーションに使用することができる。しかし、当業者には明らかなとおり、動作パラメータのその他組合せは、小動物およびヒトの被検体の解剖学的構造またはその一部をイメージングするために使用することができる。
小動物の被検体を使用し、動物に麻酔して、加熱した小動物プラットフォーム上に配置する。ＥＣＧ電極を動物上に配置し、ＥＣＧ波形を記録する。温度プローブを動物に配置して、温度を記録する。それによって、イメージング時に、動物の重要な生理学的パラメータを監視する。使用する麻酔剤は、たとえばイソフラボンガス、または別の適切な麻酔剤で良い。イメージングする領域は、剃髪して毛皮を除去する。イメージング以前に、超音波伝導ゲルを、イメージングする領域に配置する。超音波アレイは、アレイの走査平面が対象領域に整列して、ゲルに接触するように配置する。イメージングは、「フリーハンド」で行うか、またはアレイを固定具上に実装し、アレイを安定させて行う。
Ｂモードフレームレートは、表４に記載する様々な視野について概算する。比較的高いフレームレートは、減少した視野で得られる。カラーフローイメージング（ＣＦＩ）フレームレートは、ライン密度がＢモードの密度の１／２の指示されたカラーボックスの幅について概算され、Ｂモード画像を同時に取得する。
様々な中心周波数および角度に関して、１５０ＫＨｚのＰＲＦで測定可能な非エイリアス速度をパルス波（ＰＷ）ドップラーについて表５に記載する。
マウスの心拍数は高く、５００拍／分または８拍／秒である。心周期ごとに取得されるフレーム数が増加すると、心周期全体の心臓運動は、より正確に評価することができる。フレームレートは、心周期ごとに少なくとも１０フレーム、より良好な時間分解能の点で好ましくは２０である。したがって、一実施態様では、少なくとも１秒当たり１６０フレームのレートで、マウスの心臓および周囲組織（１０〜１２ｍｍ）の長軸像を含むのに十分な大きさの視野で取得される。たとえば、３０ＭＨｚの線形アレイを使用すると、１２ｍｍの視野のフレームレートは、１秒当たり約１８０フレームである。視野がより小さい場合、使用されるフレームレートは高くなる（たとえば、２ｍｍの視野、３０ＭＨｚの線形アレイの場合、１秒当たり９００を超えるフレームレートを使用すると、心臓弁などの迅速に移動する構造を観察することができる）。
マウスの循環系（大動脈）に存在する最大速度は高く、通常の成体マウスでは１ｍ／秒だが、病体の場合は４〜５ｍ／秒という高さに達する可能性がある。マウスの大動脈からの非エイリアスＰＷドップラー信号を取得して表示するには、ＰＷドップラー用のパルス繰返し周波数（ＰＲＦ）が比較的高くなければならない。例示的なシステムでは、１５０ＫＨｚという高いＰＷドップラーモードのＰＲＦが使用され、中心周波数が３０ＭＨｚ、およびドップラー角度が６０°の場合、血流速度の非エイリアス測定は３．８ｍ／秒になる。
Ｂモードイメージングのフレームレートは、信号が検出される組織の最大深度に対する超音波の双方向送信、フレーム当たりのライン数、送信焦点領域の数、各々の送信パルスで処理されるライン数、ラインとフレームとの間のオーバヘッド処理時間によって決定される。異なる送信焦点領域位置で取得された画像は、一緒に「縫合」して、フレームレートを犠牲した画像全体の分解能を改善することができ、この分解能は、区域の数に相当する係数だけ減少する。浸透を増加または解像度を増加させるため、ユーザが選択可能であるか、または自動的に送信焦点領域の位置にリンクされる比較的低いかまたは高い送信中心周波数の選択。超音波ラインの並列処理を伴うマルチライン処理は、フレームレートを増加させるために使用することができる。
ＰＷドップラーの特徴としては、約５００Ｈｚ〜約１５０ＫＨｚのＰＲＦ範囲、交互の送信周波数選択、レンジゲートサイズおよび位置の選択、ハイパスフィルタのカットオフがあり、リアルタイムＢモード画像がＰＷドップラーモードと同時に表示される二重モード動作は、Ｂモードに使用される送信周波数と同じであるか、または異なって良い。ＰＷドップラービームをステアリングする能力は、使用する周波数およびアレイのピッチ、アレイ内の素子の指向性によって決まり、これは、当業者であれば理解すると思われる。７５ミクロンのピッチを有し、ＰＷドップラーにおいて２４ＭＨｚの送信周波数で動作するアレイの場合、ビームは最大約２０°ステアリングされる。このアレイの場合、比較的大きいステアリング角度は、不適切に大きい格子ローブが生じ、人為的信号の検出の一因になる可能性がある。
カラーフローイメージング（ＣＦＩ）は、組織のある領域内の平均流速の概算を提供するために使用することができる。ＣＦＩデータが処理される領域は、「カラーボックス」と呼ばれる。Ｂモードデータは、通常、Ｂモードラインをカラーフローラインとインターリーブすることによって、カラーフローデータとほぼ同時に取得される。カラーフローデータは、カラーフローデータは、２つのデータ集合が空間的に整列するように、Ｂモードフレーム上でオーバーレイとして表示することができる。ＣＦＩは、アレイのタイプに応じて、約５００Ｈｚから約２５〜７５ＫＨｚまでのＰＲＦレンジを含む。４０ＭＨｚの中心周波数、および超音波ビーム軸と速度ベクトル間の角度が０°の場合、最大非エイリアス速度は約０．７２ｍ／秒である。ビームステアリングは、アレイの特性（特に、素子の間隔）、送信周波数、およびビーム成形器の能力によって決まる可能性があり、たとえば、ステアリングは、主な中心周波数で利用可能ではなく、別の（比較的低い）周波数で利用可能である。７５μのピッチを有し、ＣＦＩにおいて２４ＭＨｚの送信周波数で動作するアレイの場合、ビームは、最大約２０°ステアリングすることができる。比較的大きい角度は、不適切な格子ローブレベルを生じる可能性がある。カラーフローイメージングの特徴としては、カラーボックスのサイズおよび位置の選択、送信焦点深度の選択、別の周波数の選択、レンジゲートのサイズの選択、およびハイパスフィルタのカットオフの選択が挙げられる。パワードップラーは、カラーボックス内の組織から生じるドップラー信号の電力の概算を提供するために使用することができる。組織ドップラーモードは、移動する組織からの平均速度概算が提供されるＣＦＩの変形である。マルチライン処理は、ＣＦＩモードに適用される方法であり、複数の受信データが、送信される各々の送信パルスに関して処理される。
ビーム成形器は、２−Ｄイメージングおよびドップラーモードが、Ｂモードラインをドップラーラインとインターリーブすることによって、ほぼ同時にアクティブになるモードをサポートすることができる。３−Ｄイメージングは、当業者が周知しているように、上昇方向に機械的な走査を使用する。
このアプリケーション全体で、様々な出版物を引用している。これらの出版物の開示内容は全体として、本発明が関連する技術の現状を完全に説明するために、引用することにより本出願に援用する。
特記しない限り、本明細書に記載する何らかの方法は、いかなる点でも、そのステップが特定の順序で実行されることを必要とすることを意図するものではない。したがって、方法クレームが、各ステップが行われる順序を実際に列挙せず、各ステップが、特定の順序に限られることをクレームまたは明細書内で特に指定されていない場合、決して、何らかの点で順序が推測されることは意図していない。これは、ステップの配置または動作の流れに関する論理の問題、文法上の構成または句読法から生じる明白な意味、明細書に記載されている実施態様の数またはタイプを含む解釈に考えられる何らかの非明示的な根拠に適用される。
当業者には、本発明の範囲または精神を逸脱せずに、本発明に様々な変更および変形を加えることが可能であることは明らかである。本発明のその他の実施態様は、明細書を考察し、本明細書に開示する本発明を実践することから当業者にとって明らかになるであろう。明細書および実施例は、単なる実例であることが意図されており、本発明の真の範囲および精神は以下の請求の範囲に指示されている。

Claims (13)

  1. アレイド超音波イメージングシステム（１６００）用のデジタル送信ビーム成形器（１６０５）であって、
    前記デジタル送信ビーム成形器は、
    １つまたは複数のフィールドプログラマブルゲートアレイ（ＦＰＧＡ）であって、各ＦＰＧＡがＦＰＧＡクロック周波数（ＦＰＧＡ ｆｃ）を有する、ＦＰＧＡと、
    二重データレート出力を有する並列／直列変換器（２２１２、２２１３）と
    を備え、
    前記デジタル送信ビーム成形器は、正の送信パルスの微細遅延および正のパルス幅と負の送信パルスの微細遅延および負のパルス幅とをそれぞれの波形ワード（２２０２、２２０３）にデジタルで符号化することにより、［１／（２×ＦＰＧＡ ｆｃ）］以下の遅延分解能時間で１５ＭＨｚ〜８０ＭＨｚの範囲内の送信中心周波数を有する超音波信号であって、前記正の送信パルスおよび前記負の送信パルスを備える超音波信号を送信するように構成され、それにより、前記正のパルス幅および前記負のパルス幅は、前記遅延分解能時間の増分において個々に調節可能であり、前記波形ワードは、前記超音波信号を生成するために前記並列／直列変換器により直列ビット流に変換される、デジタル送信ビーム成形器（１６０５）。
  2. 前記送信中心周波数は、調節可能である、請求項１に記載のデジタル送信ビーム成形器（１６０５）。
  3. 前記送信された超音波信号は、複数の送信サイクルを含み、前記送信サイクルの数が調節可能である、請求項１に記載のデジタル送信ビーム成形器（１６０５）。
  4. 前記デジタル送信ビーム成形器は、アレイド超音波振動子（１６０１）と動作可能に接続されるように構成され、前記アレイド超音波振動子は、線形アレイ振動子（２３０２）、位相アレイ振動子、二次元アレイ振動子および曲線アレイ振動子から成る群から選択される、請求項１に記載のデジタル送信ビーム成形器（１６０５）。
  5. 前記送信中心周波数は、１５ＭＨｚ〜約５５ＭＨｚである、請求項１に記載のデジタル送信ビーム成形器（１６０５）。
  6. 前記ビットワード（２２０２、２２０３）は、最大で１６ビットワードである、請求項１に記載のデジタル送信ビーム成形器（１６０５）。
  7. ＦＰＧＡ ｆｃは、前記１つまたは複数のＦＰＧＡの動作可能な最高周波数である、請求項１に記載のデジタル送信ビーム成形器（１６０５）。
  8. アレイド超音波イメージングシステム（１６００）用の信号処理ユニット（１６２０）であって、
    前記信号処理ユニットは、
    請求項１〜７のいずれかに記載のデジタル送信ビーム成形器（１６０５）を備えるデジタル送信ビーム成形器サブシステムと、
    デジタル受信ビーム成形器サブシステム（１６０３）と、
    フロントエンド電子回路モジュール（１６０２）と、
    ビーム成形器制御装置モジュール（１６０４）と、
    信号処理モジュール（１７１５）と、
    コンピュータユニット（１７１７）と
    を備え、
    前記信号処理ユニットは、複数の要素を有するアレイド超音波振動子（１６０１）から受信超音波信号を取得するように構成される、信号処理ユニット（１６２０）。
  9. 前記送信された超音波信号が、複数の正の半波サイクル部分から成り、各々の正の半波サイクル部分が、少なくとも１つの前記正の送信パルスから成り、前記送信された超音波信号が、さらに、複数の負の半波サイクル部分から成り、各々の負の半波サイクル部分が、少なくとも１つの前記負の送信パルスから成り、各々の正の送信パルスの持続時間が、各々の正の半波サイクル部分について調節可能であり、各々の負の送信パルスの持続時間が、各々の負の半波サイクル部分について調節可能である、請求項８に記載の信号処理ユニット（１６２０）。
  10. 各々の前記正の半波サイクル内の前記少なくとも１つの前記正の送信パルスの各々の微細遅延が調節可能であり、各々の負の半波サイクル内の前記少なくとも１つの前記負の送信パルスの各々の微細遅延が調節可能である、請求項９に記載の信号処理ユニット（１６２０）。
  11. 前記フロントエンド電子回路モジュール（１６０２）は、交換可能な差込みモジュールとして構成される、請求項８、９または１０に記載の信号処理ユニット（１６２０）。
  12. 送信中心周波数で超音波信号を被検体内に送信する複数の要素を有するアレイド超音波振動子（１６０１）と、
    請求項８〜１１のいずれかに記載の信号処理ユニット（１６２０）であって、前記アレイド超音波振動子と動作可能に接続される信号処理ユニットと、
    を備え、前記信号処理ユニットは、複数の要素を有する前記アレイド超音波振動子から、少なくとも１５ＭＨｚの周波数を有する受信超音波信号を取得するように適合される、超音波イメージングシステム（１６００）。
  13. 前記アレイド超音波振動子（１６０１）は、線形アレイ振動子（２３０２）、位相アレイ振動子、二次元アレイ振動子および曲線アレイ振動子から成る群から選択される、請求項１２に記載の超音波イメージングシステム（１６００）。
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