CN103033807B - 一种便携式超声成像系统接收前端装置 - Google Patents

Abstract

本发明提供一种便携式超声成像系统接收前端装置，该装置用于接收处理超声换能器输入的回波信号，其特征在于，所述装置包含依次串联的收发隔离选通电路，前端模拟芯片和FPGA主控单元；所述收发隔离选通电路采用优化的二极管桥电路且受控于所述的FPGA主控单元，所述每一路优化的收发隔离二极管桥电路直接与一个换能器阵元相连接；其中，所述优化二极管桥电路为在直流偏置通路中串联上两个电感，具体电路为：在二极管桥电路的第一偏置电阻(R1)和第二偏置电阻(R2)与二极管桥相连的一端分别串联接入第一电感(L1)和第二电感(L2)，所述第一电感和第二电感的为：几微亨到几百微亨；且所述装置采用单电源供电。

Description

一种便携式超声成像系统接收前端装置

技术领域

本发明涉及超声成像技术领域，具体涉及一种便携式超声成像系统接收前端装置。

背景技术

现有技术的超声成像系统接收前端装置如图1所示，需要将几十路甚至上百路的超声换能器所接收到的回波信号经过一系列的放大以及补偿后进行模数转换，将采集到的多通道数据送入后端处理机进行数据的存储以及后处理。传统的超声成像系统中每一路回波通路需要使用多个放大器芯片和一个并行输出的高速A/D芯片来实现对回波信号的放大和采样。这样一台能够满足医用的超声成像系统需要大量的放大器芯片和A/D芯片来实现，并且会形成上百位的数字接口，会导致系统所使用的元器件众多、占用体积大、结构复杂、功耗高、一致性差等问题，从而影响超声成像系统的便携化。虽然目前许多便携式超声系统采样集成放大器芯片以及串行输出的A/D芯片降低了系统的体积，减小了系统的复杂度，但是系统控制仍然较为复杂，且对模数转换后的串行数据进行串并转换需要耗费大量的FPGA逻辑资源才能完成，只有选用高端的FPGA或者采用多片FPGA级联的方式才能完成后续波束形成等后处理。

一方面，在现有技术的超声成像系统中超声换能器的每一个阵元与一个高压开关相连，不仅在发射时通过控制不同高压开关的通断完成发射通道的选择，而且接收时也利用相同原理实现接收通道的切换，即回波信号先通过高压开关完成通道的选择，再通过收发隔离电路实现发射和接收的隔离。回波通路中高压开关的引入会增加回波信号的插入损失，加大谐波失真。

另一方面，现有技术的收发隔离二极管桥电路如图2所示，为了保证能工作在二极管的线性区域，往往选用较大的直流偏置电流，即选用较小的偏置电阻R1和R2，但是这样会导致偏置电路的静态功耗加大，同时在接收回波时由于偏置电阻并联到接收回路中，较小的偏置电阻会损耗更多的回波信号。

发明内容

本发明的目的在于，为克服现有的超声成像系统接收前端装置存在的上述问题，本发明提供一种便携式超声成像系统接收前端装置。

为了实现上述目的本发明一种便携式超声成像系统接收前端装置，该装置用于接收处理超声换能器输入的回波信号，其特征在于，所述装置包含依次串联的收发隔离选通电路，前端模拟芯片和FPGA主控单元；所述收发隔离选通电路采用优化的二极管桥电路且受控于所述的FPGA主控单元，所述每一路优化的收发隔离二极管桥电路直接与一个换能器阵元相连接；其中，所述优化二极管桥电路为在直流偏置通路中串联上两个电感，具体电路为：在二极管桥电路的第一偏置电阻(R1)和第二偏置电阻(R2)与二极管桥相连的一端分别串联接入第一电感(L1)和第二电感(L2)，所述第一电感和第二电感的为：几微亨到几百微亨；且所述装置采用单电源供电。

优化的，所述优化二极管桥电路还设置有第三电容及第四电容，所述第一电感(L1)与第三电容(C3)，及第二电感(L2)与第四电容(C4)分别构成一阶LC滤波电路；其中，所述第三电容(C3)及第四电容(C4)取值在1微法到100微法之间。。

进一步优化的，所述优化二极管桥路的前后还设置隔第一直流电容(C1)和第二直流电容(C2)，用于降低装置的插入损失，其中，所述第一直流电容(C1)和第二直流电容(C2)的取值在0.01微法到0.1微法之间。

可选的，所述FPGA主控单元通过对一个双刀双掷开关控制来实现所述收发隔离选通电路的通断和闭合的控制，完成换能器通道切换功能，将收发隔离电路和选通电路融为一体。

所述的收发隔离选通电路以及所述的双刀双掷控制开关均采用单电源供电。

所述前端模拟芯片采用AFE5805，所述FPGA主控单元还通过SPI接口对其进行相应的配置，且所述AFE5805包含：低噪放大器、时间增益控制器、可编程增益控制器和模数转换电路。

所述前端模拟芯片通过LVDS高速串行数据接口将采样数据传入所述FPGA主控单元，所述FPGA主控单元完成数据的串并转换并进行存储；其中，所述模数转换电路与所述FPGA利用基于LVDS高速串行总线实现源同步连接。

所述FPGA的主控单元利用FPGA内部IOB中的ISERDES资源完成串并转换并进行数据存储；其中，所述ISERDES资源包含三个模块：位时钟同步模块，帧时钟同步模块以及数据解串模块；所述位时钟同步模块完成时钟对于数据中心的对齐，帧时钟同步模块完成一帧数据的对齐，数据解串模块完成数据的串并转换以及输出。

所述FPGA的主控单元完成串并转换以及数据存储中，利用FIFO来完成两个时钟域的跨接和不同通道数据的对齐。

本发明的有益效果：首先本发明超声成像系统接收前端装置将收发隔离电路和接收通道切换电路合二为一，高压开关只用作发射通道的切换，避免了将高压开关引入回波通路中所带来的干扰；其次本发明采用改进的收发隔离的二极管桥电路，降低了功耗，提高了信噪比；再次，本发明还使用高度集成的串行输出前端A/D芯片实现回波信号的放大以及模数转换，降低系统的复杂度，而且利于FPGA中IOB资源完成串并转换，减小了逻辑资源的负担，有利于系统成本的降低，实现了一种适用于便携式超声成像系统的接收前端。即本发明提供一种便携式超声成像系统接收前端装置，在保证回波质量的情况下，实现低功耗、低成本，降低系统复杂度，利于实现超声成像系统的便携化。

附图说明

图1是现有技术的超声成像系统接收前端装置系统框图；

图2是现有技术的超声成像系统中收发隔离开关原理图；

图3是本发明的便携式超声成像系统接收前端装置系统框图；

图4是本发明的收发隔离选通开关原理图；

图5是本发明的FPGA实现串并转换内部框图。

具体实施方式

下面根据附图和实施例对本发明作进一步详细说明：

本发明提供一种便携式超声成像系统接收前端装置，在所述装置中：超声换能器接收到的回波信号首先经过收发隔离选通电路，实现收发隔离以及通道的选通；然后信号经过高度集成的前端模拟芯片处理，其中包括放大、时间增益补偿、滤波以及模数转换；接着利用低压差高速串行总线将数据传入FPGA控制单元，FPGA控制单元利用专有资源而非逻辑资源完成数据串并转换以便后端数据处理。本技术以较低的复杂度以及功耗完成了超声成像前端数据采集任务。

本发明公开了一种便携式超声成像系统接收前端装置，包括：一多路收发隔离选通电路及其控制电路；一前端模拟芯片，包含小信号放大调理电路和模数转换电路；一FPGA的主控单元。一方面，本发明中改进传统的收发隔离二极管桥电路，降低了功耗，降低了插入损失，并将收发隔离和选通电路融为一体；另一方面，本发明还采用高集成度前端模拟芯片实现了前端回波小信号放大调理以及高速模数采样，降低了前端电路面积；最后，本发明使用高速串行接口将数据传入FPGA控制单元，减小了连接所需要的IO数目；利用FPGA控制单元的IOB资源完成了数据串、并数据转换和存储，使得更多FPGA逻辑资源可用于后端数据处理，更易于实现超声成像系统的便携化。

实施例

本实施例框图如图3所示，包括收发隔离选通电路100，前端模拟芯片200(该芯片可以采用与AFE5805功能相似的一类芯片，不只是局限于AFE5805)以及FPGA主控单元300。每一个超声换能器的阵元直接与所述收发隔离的二极管桥电路模块100相连接以实现收发隔离以及通道选通的功能，所述FPGA主控单元300通过对所述收发隔离二极管桥电路中的双刀双掷开关进行控制来实现不同接收通道的切换。回波信号经过所述前端模拟芯片200：先通过低噪放大器(LNA)后，再通过时间-增益控制(VCA)、可编程增益(PGA)控制，抗混低通滤波器(LPF)匹配输入信号，信号被所述模数转换电路数字化(ADC)。前端模拟芯片200采用模拟前端芯片AFE5805。前端芯片AFE5805集成了8通道的LNA、TGA、PGA、LFP、ADC。完成模数转换的数据通过高速的低电压差分信号(LVDS)的形式输出到所述FPGA主控单元300。FPGA主控单元300利用FPGA内部专用资源ISERDES完成数据的串并转换并将其存储以便后端的波束形成等后处理。

本发明的收发隔离二极管桥电路100单通道原理图如图4所示，实现隔离和选通的开关主体是一个二极管桥，桥的一端与换能器直接相连，另外一端与前端模拟芯片200中AFE5805的输入相连。本发明中将两个开关S1、S2串联到所述二极管桥偏置电路中，通过FPGA主控单元300发出控制开关的导通状态来改变桥路上偏压的极性。

由于二极管是一种非线性器件，它的插入必然会导致非线性失真。因此为了保证二极管工作在线性区域，需要保证较大的偏置电路，即偏置电路R1与R2的取值要相对较小，并且从噪声的角度出发，通常为二极管提供适当大的正向电流会降低桥路本身的噪声，而且较小的偏置电阻本身也具有更小的热噪声。但是由于偏置电阻R1与R2在发射和接收时都与换能器单元相并联，会消耗一部分信号。发射时导致功率损失，接收时降低信号幅度，降低系统的信噪比，增大系统的功耗。因此本实施例中在偏置电路中加入电感L1、L2，根据所用探头灵敏度不同其取值在几十微亨到几百微亨进行选取。由于电感的低通特性，电感的加入对二极管桥的直流特性无任何影响，直流偏置电流仍由电阻R1、R2决定，可保证二极管仍然工作在线性区，但在发射和接收信号时，其较高的交流阻抗可减小对有用信号的分流作用，从而降低插入损失。另外电感L1与电容C3、电感L2与电容C4构成一阶LC滤波电路，C3、C4均为取值在1微法到100微法之间的电容，可阻止偏置电源上的噪声进入桥路，有利于降低电源噪声的干扰。

同时本实施例采用单5V电源供电。由于必须维持二极管桥路的直流工作点，故需要在二极管桥路前后设置隔直流电容C1和C2，过大的隔直电容会增加系统的插入损失，所以C1和C2的取值在0.01微法到0.1微法之间。

前端模拟芯片200所使用的核心芯片AFE5805中低噪放大器(LNA)允许最大输入值为250mVpp，增益为固定值20dB。压控衰减器(VCA)可通过输入一个0到1.2V电压来实现最大范围46dB的衰减，实施例中所述FPGA主控模块300通过对D/A芯片的控制输出不同的电压调节压控衰减器增益来实现时间增益补偿(TGC)。可编程增益放大器(PGA)可利用FPGA主控模块300通过SPI口进行配置实现20dB、25dB、27dB和30dB的不同增益。同样可利用FPGA主控模块300对抗混叠低通滤波器实现不同的截止频率配置。AFE5805的性能满足医用超声成像的需求，且控制灵活，完全适用于便携式超声成像系统。选用类似功能不同型号例如AFE5805或者采用单片机等其他处理器对芯片进行控制均为等效变换。

前端模拟芯片200完成A/D转换后的数据将通过串行接口输出。FPGA主控单元300将完成数据的串并转换并对数据进行存储，以便后续处理。前端模拟芯片AFE5805输出接口主要由差分的帧信号、时钟信号和数据信号构成。采样频率为40MHz，帧信号频率为40MHz，数据位数为12位，传输协议采用DDR方式，时钟频率为240MHz，波特率为480MHz。

图5为利用FPGA中专用的ISERDES资源实现单线单通道解串并转换的框图，主要由三个模块构成：位时钟同步模块310，帧时钟同步模块320以及数据解串模块330。位时钟同步模块310完成时钟对于数据中心的对齐，帧时钟同步模块320完成一帧数据的对齐，数据解串模块330完成数据的串并转换以及输出。位时钟同步模块310给出同步数据、帧时钟和分频时钟，帧模块320利用已知的帧模式111111000000)和对齐的时钟解串，解串结果与帧模式一致时比特模块调整完成，同步输出数据的解串结果，供后端处理使用。

位时钟同步模块310采用FPGA中的专用资源IODELAY，ISERDES、BUFIO、BUFR及一个少量逻辑单元实现的状态机来完成比特时钟与数据信号的对齐。主要是对时钟信号进行时延，补偿由于管腿、缓冲器带来的延时，从而达到时钟对齐数据、帧信号的目的。差分bit时钟首先通过IO缓冲器，由于延时，ISERDES能够提供64段78ps的可控延时。输出信号相对于输入信号存在四种可能状态。模块实现的关键在于利用相位控制状态机调整ISERDES的延时，从而使得输出时钟能够采样到输入时钟的边沿，从而可以使时钟采样到帧信号和数据信号的中心。

FPGA主控单元300完成串并转换的状态机主要存在四种状态分别为：

(a)、采样时钟正好采样到时钟的边沿。时钟采样在时钟的抖动区或者变化沿，移动采样点数据值不稳定。上升下降沿的判断：如果增加步长后采样为高电平，则为上升沿；如果为低电平则为下降沿。

(b)、初始状态采样为高或者为低，然后通过增加IDELAYtap后能够采样得到时钟沿，要求时钟周期的一半小于最大移动量64*78ps＝4.99ns，当到达时钟沿后，新状态与原来的状态进行对比，然后判断是时钟的上升沿还是下降沿。

(c)、初始状态采样为高或者为低，然后通过增加IDELAYtap后直到能够采样到一个时钟沿。对于状态3，IDelay增加到最大后，没有找到时钟沿，此时计数器采用回转方式，重新从0开始增加，在增加到31之前找到了时钟沿。状态机当回头时，记录当前状态，然后当时钟采样后，比较后状态与原来的状态，然后判断是时钟的上升还是下降。如果没有发现时钟沿则进入4状态。

(d)、第一步寄存初始状态，然后增加延时，当63步之后还没有找到时钟沿，然后从0开始，寄存时钟状态，重新开始计数，当计数器到达31之后还是没有找到时钟沿。此时表示钟周期远远大于4.9ns(64*78ps)。采用的处理方式如下：当最初的采样状态为低时，时钟沿必去尽可能的靠近上升沿，IDelay设置为63；当最初的采样状态为高时，时钟沿必去尽可能的远离下降沿，IDelay设置为0。

帧信号输入为固定的模式“111111000000”。在DDR模式下，在bitslip信号有效后，输出数据按右移一位和左移三位交替移动数据(按Q5Q4...Q0的顺序)。实现上每过四个CLKDIV周期，判断一次帧信号是否对齐，若没有对齐即将bitslip置为有效进行一次移位，直至对齐，即采集到“111111”，即表明帧信号对齐。

由于帧信号与数据帧是同步的，当帧信号对齐时即完成了数据帧对齐。同样采用工作在DDR方式下的Iserdes模块，用于完成数据帧的串并转换。

当数据完成了解串后，需要对数据进行存储，以便后续处理。

本发明还可以有多种变形方案实现本发明，以上所述仅为本发明较佳的实施方案。凡采用同等替换活或等效变换形成的技术方案，均落在本发明要求保护范围之内。

Claims (8)

1.一种便携式超声成像系统接收前端装置，该装置用于接收处理超声换能器输入的回波信号，其特征在于，所述装置包含依次串联的收发隔离选通电路，前端模拟芯片和FPGA主控单元；

所述收发隔离选通电路采用优化二极管桥电路且受控于所述的FPGA主控单元，所述每一路优化二极管桥电路直接与一个换能器阵元相连接；

其中，所述优化二极管桥电路为在直流偏置通路中串联上两个电感，具体电路为：在二极管桥电路的第一偏置电阻(R1)和第二偏置电阻(R2)与二极管桥相连的一端分别串联接入第一电感(L1)和第二电感(L2)，所述第一电感和第二电感的电感量为：几微亨到几百微亨；且所述装置采用单电源供电；

所述前端模拟芯片通过LVDS高速串行数据接口将采样数据传入所述FPGA主控单元，所述FPGA主控单元完成数据的串并转换并进行存储；

其中，模数转换电路与所述FPGA利用基于LVDS高速串行总线实现源同步连接；

FPGA主控单元完成串并转换的状态机存在四种状态分别为：

(a)、采样时钟正好采样到时钟的边沿，时钟采样在时钟的抖动区或者变化沿，移动采样点数据值不稳定，上升下降沿的判断：如果增加步长后采样为高电平，则为上升沿；如果为低电平则为下降沿；

(b)、初始状态采样为高或者为低，然后通过增加IDELAY tap后能够采样得到时钟沿，要求时钟周期的一半小于最大移动量64*78ps＝4.99ns，当到达时钟沿后，新状态与原来的状态进行对比，然后判断是时钟的上升沿还是下降沿；

(c)、初始状态采样为高或者为低，然后通过增加IDELAY tap后直到能够采样到一个时钟沿；对于状态c，IDelay增加到最大后，没有找到时钟沿，此时计数器采用回转方式，重新从0开始增加，在增加到31之前找到了时钟沿；状态机当回头时，记录当前状态，然后当时钟采样后，比较后状态与原来的状态，然后判断是时钟的上升还是下降；如果没有发现时钟沿则进入状态d；

(d)、第一步寄存初始状态，然后增加延时，当63步之后还没有找到时钟沿，然后从0开始，寄存时钟状态，重新开始计数，当计数器到达31之后还是没有找到时钟沿；此时表示钟周期远远大于4.9ns，采用的处理方式如下：当最初的采样状态为低时，时钟沿必去尽可能的靠近上升沿，IDelay设置为63；当最初的采样状态为高时，时钟沿必去尽可能的远离下降沿，IDelay设置为0；

所述FPGA主控单元利用FPGA内部IOB中的ISERDES资源完成串并转换并进行数据存储；

其中，所述ISERDES资源包含三个模块：位时钟同步模块，帧时钟同步模块以及数据解串模块；所述位时钟同步模块完成时钟对于数据中心的对齐，帧时钟同步模块完成一帧数据的对齐，数据解串模块完成数据的串并转换以及输出

所述位时钟同步模块采用FPGA中的专用资源IODELAY，ISERDES、BUFIO、BUFR及逻辑单元实现的状态机来完成比特时钟与数据信号的对齐；即，对时钟信号进行时延，补偿由于管腿、缓冲器带来的延时，从而达到时钟对齐数据、帧信号的目的；差分bit时钟首先通过IO缓冲器，由于延时，ISERDES能够提供64段78ps的可控延时；输出信号相对于输入信号存在四种可能状态，利用相位控制状态机调整ISERDES的延时，从而使得输出时钟能够采样到输入时钟的边沿，从而可以使时钟采样到帧信号和数据信号的中心。

2.根据权利要求1所述的便携式超声成像系统接收前端装置，其特征在于，所述优化二极管桥电路还设置有第三电容及第四电容，所述第一电感(L1)与第三电容(C3)，及第二电感(L2)与第四电容(C4)分别构成一阶LC滤波电路；

其中，所述第三电容(C3)及第四电容(C4)取值在1微法到100微法之间。

3.根据权利要求1或2所述的便携式超声成像系统接收前端装置，其特征在于，所述优化二极管桥电路的前后还设置第一隔直流电容(C1)和第二隔直流电容(C2)，用于维持所述优化二极管桥电路的直流工作点，其中，所述第一隔直流电容(C1)和第二隔直流电容(C2)的取值在0.01微法到0.1微法之间。

4.根据权利要求1或2所述的便携式超声成像系统接收前端装置，其特征在于，所述FPGA主控单元通过对一个双刀双掷开关控制来实现所述收发隔离选通电路的通断和闭合的控制，完成换能器接收通道切换功能，将收发隔离电路和选通电路融为一体。

5.根据权利要求4所述的便携式超声成像系统接收前端装置，其特征在于,所述的收发隔离选通电路以及所述的双刀双掷开关均采用单电源供电。

6.根据权利要求1或2所述的便携式超声成像系统接收前端装置，其特征在于,所述前端模拟芯片采用AFE5805，所述FPGA主控单元还通过SPI接口对其进行相应的配置。

7.根据权利要求6所述的便携式超声成像系统接收前端装置，其特征在于,所述AFE5805包含：低噪放大器、时间增益控制器、可编程增益控制器和模数转换电路。

8.根据权利要求7所述的便携式超声成像系统接收前端装置，其特征在于，所述FPGA主控单元完成串并转换以及数据存储中，利用FIFO来完成两个时钟域的跨接和不同通道数据的对齐。