JP5536039B2 - 不揮発性抵抗スイッチングメモリ - Google Patents

Description

関連する特許出願の相互参照
本出願は、「不揮発性抵抗スイッチングメモリ」と標題され、２００８年５月１日に提出された米国仮出願第６１／０４９，７５２号の優先権を主張し、これは参照により本書に組み込まれ、「不揮発性抵抗スイッチングメモリ」と標題され、２００８年１０月２１日に提出された米国実用出願第１２／２５５，１０９号の優先権を主張し、これは参照により本書に組み込まれる。

本発明は一般に、電子メモリに関する。より具体的には、不揮発性抵抗スイッチングメモリを記載する。

不揮発性メモリは電力がないときにその内容を保持する半導体メモリである。不揮発性メモリは、デジタルカメラ、携帯電話および音楽プレーヤなどの電子デバイスの保存に用いられ、同様に持続的な保存を必要とする汎用コンピュータシステム、組み込みシステムおよび他の電子デバイスに用いられる。不揮発性半導体メモリは脱着可能で携帯可能なメモリカードまたは他のメモリモジュールの形態をとってもよいし、他の種類の回路またはデバイス内に統合してもよいし、または任意の他の所望の形態をとってもよい。不揮発性半導体メモリは小型で持続性、可動部品を有さず、動作する電力をほとんど必要としないという利点のため、さらに普及するようになっている。

フラッシュメモリは、様々なデバイスに用いられる一般的な種類の不揮発性メモリである。フラッシュメモリは、長期のアクセス、消去、および書き込み時間をもたらすことができる構造を用いる。電子デバイスの動作速度とユーザの保存要求は、急速に増加している。フラッシュメモリは、多くの実施例で、不揮発性メモリのニーズに不適切であることを証明している。さらに、不揮発性メモリの速度を増加して現在揮発性メモリを用いているＲＡＭと他のアプリケーションの条件を満たす場合、揮発性メモリ（ランダムアクセスメモリ（ＲＡＭ）など）は潜在的に不揮発性メモリで置き換えることができる。

このため、必要なものは新しい種類の不揮発性メモリである。電圧の印加に応じて抵抗状態の変化を示す素子を含むメモリが記載されている。これらのメモリは一般に動作制限と耐久制限を有している。したがって、改善された動作特性と耐久特性を有する抵抗スイッチングメモリが望まれている。

本発明の様々な実施形態は以下の詳細な説明および添付図面で開示される。
図１は、抵抗スイッチングメモリ素子のメモリアレイを示す。 図２Ａは、メモリ素子の電流（Ｉ）対電圧（Ｖ）プロットの対数である。 図２Ｂは、メモリ素子の電流（Ｉ）対対数電圧（Ｖ）プロットの対数であり、抵抗状態の変化を実証する。 図３Ａは、金属酸化物層の厚さと、本書で記載されたメモリ素子に用いられる幾つかの材料系のセット電圧、リセット電圧、およびオン／オフ電流比率との関係を示すグラフである。 図３Ｂは、金属酸化物層の厚さと、本書で記載されたメモリ素子に用いられる幾つかの材料系のセット電圧、リセット電圧、およびオン／オフ電流比率との関係を示すグラフである。 図３Ｃは、金属酸化物層の厚さと、本書で記載されたメモリ素子に用いられる幾つかの材料系のセット電圧、リセット電圧、およびオン／オフ電流比率との関係を示すグラフである。 図３Ｄは、本書で記載されたメモリ素子に用いられる金属酸化物の非金属特性を示すグラフである。 図４Ａは、様々な実施形態に係る例示的なメモリ素子を示す。 図４Ｂは、分布グラフであり、メモリ素子のサンプルのオフ電流、オン電流、セット電圧、およびリセット電圧を示す。 図４Ｃは、分布グラフであり、メモリ素子のサンプルのオフ電流、オン電流、セット電圧、およびリセット電圧を示す。 図５Ａは、様々な実施形態に係る積み重ね酸化物システムを用いるメモリ素子を示す。 図５Ｂは、欠陥アクセス層を含むメモリ素子を示す。 図５Ｃは、ドーピング層、基層、および欠陥アクセス層を含むメモリ素子を示す。 図６は、メモリ素子を形成するプロセスを記載するフローチャートである。

１以上の実施形態の詳細な説明は、添付図面と共に以下で提供される。詳細な説明はこの実施形態に関して提供されるが、任意の特定の実施例に限定されない。範囲はクレームによってのみ限定され、多くの代替、変更、均等物が含まれる。多くの特定の詳細は、完全な理解を提供するために以下の記載で説明される。これらの詳細は、実施例の目的で提供され、これらの特定の詳細の幾つかまたは全てに拘わらず、記載された技術はクレームに従って実施されてもよい。明瞭さのため、実施形態に関する技術分野で既知の技術的な物質は詳細に記載されておらず、不必要に説明を不明瞭にするのを回避する。

幾つかの実施形態によれば、バルク媒介スイッチングメカニズムを用いる抵抗スイッチングメモリ素子を形成することができる。幾つかの実施形態によれば、金属−絶縁体−金属（ＭＩＭ）メモリ素子は２つの電極から形成することができ、１以上の金属酸化物の１以上の層がその間に配置された。バルクスイッチングメカニズムは、本書で用いられるように、抵抗率の変化を記載し、これは金属酸化物の大部分（バルク）のイベント（例えば充填または欠陥を空にすること）によってもたらされる。これらの実施形態では、金属酸化物内にトラップなどの欠陥を形成または強化することができる。欠陥はセット電圧パルスを印加することによって非金属性パーコレーション経路を形成するよう充填され、リセット電圧パルスを印加することによってパーコレーション経路を破壊するよう空になる。セット動作中に形成されたパーコレーション経路は、金属酸化物の伝導率を増加し、これによって金属酸化物とメモリ素子の抵抗率を低減する。抵抗率の変化は別の電圧で読み出してメモリ素子の内容を判定することができる。金属酸化物と電極の物質はメモリ素子の特性を強化するよう選択することができる。

本書で記載された幾つかのメモリ素子は金属酸化物の単層を含んでもよく、これは高いバンドギャップ、低リーク、バルクスイッチング特性、および拡張可能な（例えば、厚さに依存する）セット電圧などの特定の特性を有する。他のメモリ素子は、メモリ素子の特性を強化または変化させるために多層の金属酸化物および／またはドーパントを含んでもよい。さらに、メモリ素子の少なくとも１つの電極は貴金属または準貴金属でもよい。

Ｉ．メモリ構造
図１は、抵抗スイッチングメモリ素子１０２のメモリアレイ１００を示す。メモリアレイ１００は、メモリ素子または他の集積回路の一部でもよい。メモリアレイ１００は、ポテンシャルメモリ構成の実施例である。他の幾つかの構成が可能であることを理解されたい。

読書回路は、信号線１０４および直交する信号線１０６を用いてメモリ素子１０２に連結されるであろう。信号線１０４および信号線１０６などの信号線は、時にワード線とビット線といわれ、アレイ１００の素子１０２内のデータを読み書きするのに用いられる。個々のメモリ素子１０２または一群のメモリ素子１０２は、適切なセットの信号線１０４および１０６を用いて取り扱うことができる。さらに以下で詳細に記載されるように、メモリ素子１０２は１以上の層１０８の物質から形成されてもよい。さらに、示されるメモリアレイは、垂直方向に積み重ねて多層３Ｄメモリアレイを作ることができる。

任意の適切な読書回路とアレイレイアウトスキームを用いて、素子１０２などの抵抗スイッチングメモリ素子から不揮発性メモリデバイスの構成してもよい。例えば、水平線１０４および垂直線１０６は、抵抗スイッチングメモリ素子１０２の端子に直接連結されてもよい。これは単なる例示である。

もし所望であれば、他の電気デバイスが各メモリ素子１０２（すなわち、１以上層１０８である）に連結されてもよい（例えば図４Ａを参照）。これらのデバイスは、時に電流ステアリング素子といわれ、例えば、ダイオード、ｐ−ｉ−ｎダイオード、シリコンダイオード、シリコンｐ−ｉ−ｎダイオード、トランジスタ等を含むであろう。電流ステアリング素子は、メモリ素子１０２の任意の適切な位置に一列で連結されてもよい。

ＩＩ．メモリ動作
読み出し動作中に、メモリ素子１０２の状態は、適切なセットの信号線１０４および１０６に検出電圧（すなわち「読み出し」電圧）を印加することによって検出することができる。その履歴に依存して、このように取り扱われるメモリ素子は、高い抵抗状態または低い抵抗状態の何れかであろう。したがって、メモリ素子の抵抗は、何のデジタルデータがメモリ素子に保存されているかを判定する。メモリ素子が高い抵抗を有する場合、例えば、メモリ素子は論理１（すなわち「１」ビット）を格納していると言えるであろう。一方、メモリ素子が低い抵抗を有する場合、メモリ素子は論理０（すなわち「０」ビット）を格納していると言えるであろう。書き込み動作中に、メモリ素子の状態は、適切なセットの信号線１０４および１０６に適切な書き込み信号を適用することによって変化させることができる。

図２Ａは、メモリ素子１０２の電流（Ｉ）対電圧（Ｖ）プロット２００の対数である。図２Ａは、メモリ素子１０２の内容を変化させるセット動作とリセット動作を示す。最初は、メモリ素子１０２は高い抵抗状態（「ＨＲＳ」、例えば、論理０を格納する）でもよい。この状態で、メモリ素子１０２の電流対電圧特性が実線ＨＲＳ２０２によって表わされる。メモリ素子１０２の高い抵抗状態は、信号線１０４および１０６を用いて読書回路によって検出することができる。例えば、読書回路はメモリ素子１０２に読み出し電圧Ｖ_ｒｅａｄを印加してもよく、メモリ素子１０２を流れる結果の「オフ」電流Ｉ_ＯＦＦを検出することができる。メモリ素子１０２に論理１を格納することが望まれる場合、メモリ素子１０２をその低い抵抗状態に設定することができる。これは読書回路を用いることによって達成されてもよく、信号線１０４および１０６間にセット電圧Ｖ_ＳＥＴを印加する。破線２０６によって示されるように、メモリ素子１０２にＶ_ＳＥＴを印加することにより、メモリ素子１０２がその低い抵抗状態に切り替えられる。この領域では、メモリ素子１０２が変更されて、セット電圧Ｖ_ＳＥＴの除去に続いて、メモリ素子１０２は低い抵抗曲線ＬＲＳ２０４によって特徴づけられる。以下でさらに記載されるように、メモリ素子１０２の抵抗状態の変化は、金属酸化物物質内のトラップの充填（すなわち「トラップを媒介」してもよい）のためであろう。

メモリ素子１０２の低い抵抗状態は読書回路を用いて検出することができる。読み出し電圧Ｖ_ＲＥＡＤが抵抗スイッチングメモリ素子１０２に印加される場合、読書回路は、メモリ素子１０２がその低い抵抗状態にあることを示す相対的に高い「オン」電流値Ｉ_ＯＮを検出するであろう。メモリ素子１０２に論理０を格納することが望まれる場合、メモリ素子は、メモリ素子１０２にリセット電圧Ｖ_{ＲＥＳＥＴ}を印加することによって、その高い抵抗状態に再度設定することができる。読書回路がメモリ素子１０２にＶ_{ＲＥＳＥＴ}を印加する場合、破線２０８によって示されるように、メモリ素子１０２はその高い抵抗状態ＨＲＳに入る。リセット電圧Ｖ_{ＲＥＳＥＴ}がメモリ素子１０２から除去される場合、メモリ素子１０２は再び高い抵抗ラインＨＲＳ２０４によって特徴づけられるであろう。電圧パルス（図４Ａを参照）は、メモリ素子１０２のプログラミングに用いることができる。

形成電圧Ｖ_ＦＯＲＭはメモリ素子１０２に印加される電圧であり、使用するメモリ素子１０２を準備する。本書で記載される幾つかのメモリ素子は形成イベントを必要とし、これはセット電圧またはリセット電圧より大きい電圧の印加を含む。一旦メモリ素子１０２が最初に切り替わる場合、セット電圧とリセット電圧を用いてメモリ素子１０２の抵抗状態を変化させることができる。

抵抗スイッチングメモリ素子１０２の双安定抵抗は、デジタルデータを格納するのに適切なメモリ素子１０２を作成する。電圧Ｖ_ＳＥＴおよびＶ_{ＲＥＳＥＴ}の印加がない状態で保存データの変更は行われないので、素子１０２などの素子から形成されるメモリは不揮発性である。認識することができるように、メモリ素子１０２は「オン」電流と「オフ」電流との間の大きな差（例えば高いＩ_ＯＮ／Ｉ_ＯＦＦ比率）を有することが望ましく、これがメモリ素子のオンとオフ状態をさらに別個に容易に検出できるようにする。

ＩＩＩ．スイッチングメカニズム
Ａ．バルク媒介スイッチング
その大抵の基本形態では、メモリ素子１０２の層１０８は、２つの電極（１以上の物質および／または層をそれぞれ有する）と、中間に配置された１以上の金属酸化物の１以上の層とを含む。メモリ素子１０２は通常、金属−絶縁体−金属（ＭＩＭ）キャパシタ構造を有するが、金属−絶縁体−絶縁体−金属（ＭＩＩＭ）および非重要構造金属−絶縁体−絶縁体−絶縁体−金属（ＭＩＩＩＭ）などの他の構造を本書で記載されるように用いることができる。その他の実施形態では、付加導体を構造に加えることができ、例えば金属−絶縁体−金属−絶縁体−金属（ＭＩＭＩＭ）または他のキャパシタ構造を形成することができる。

理論に縛られることなく、メモリ素子１０２は、金属酸化物のバルクで媒介されるスイッチングメカニズムを用いる。一実施形態では、スイッチングメカニズムは、フィラメント性または金属性の導電性パスではなく非金属性の導電性パスを用いる（図４Ａを参照）。通常、欠陥は、堆積された金属酸化物内に形成され、既に存在し、存在する欠陥は追加加工によって強化することができる。欠陥は、金属酸化物の構造内の空孔の変化という形をとってもよく、例えば、幾つかの電荷担体は構造（すなわち空孔）に不在でもよいし、更なる電荷担体が存在してもよい（すなわち格子間原子）。したがってメモリ素子１０２に電圧を印加することによって、トラップなどの欠陥を埋めたり、または空にして、金属酸化物の抵抗率を変更することができ、これらの原理を用いて抵抗スイッチングメモリ素子を形成することができる。

セット電圧は金属酸化物層の厚さに依存し（図３Ａ−図３Ｃに関する議論を参照）これはバルク媒介スイッチングメカニズムを示す。通常、バルク媒介スイッチングメカニズムは、金属酸化物のバルクを通るパーコレーション経路を形成する。

金属酸化物は任意の相（例えば、結晶質およびアモルファス）または複数の相の混合物を有する。堆積された金属酸化物は、アルミニウム原子などの不純物（すなわち置換欠陥）を有することができ、ハフニウム原子は空孔（原子欠落）、および格子間原子（余剰原子）である。アモルファス相の金属酸化物は抵抗率を増加し、幾つかの実施形態では、これがデバイスの動作電流を低下させてメモリ素子１０２に潜在的な損傷を低減する。

図２Ｂは、メモリ素子１０２の電流（Ｉ）対電圧（Ｖ）プロット２２０であり、抵抗状態の変化を示す。プロット２２０は、ｘ軸にメモリ素子１０２に印加された電圧と、ｙ軸に得られる電流とを示す。傾斜された電圧が印加される場合、直線２２２はオーミック物質反応を表わす。セットまたはリセットが発生する個々の電圧がないので、オーミック反応は望ましくない。

通常、グラフ２２４のようなさらに急激な反応が望まれる。グラフ２２４はオーミック反応２２４ａから始まり、次いで急激に上向き２２４ｂに曲がる。グラフ２２４はセット動作を表わし、メモリ素子１０２がＨＲＳ２０２からＬＲＳ２０４に切り替わる。

理論に縛られることなく、非金属性パーコレーション経路はセット動作中に形成され、リセット動作中に破壊される。例えばセット動作中に、メモリ素子１０２は低い抵抗状態に切り替わる。トラップを埋めることによって形成されるパーコレーション経路は、金属酸化物の伝導率を増加し、これによって抵抗率を低減する（すなわち変化する）。２２４ｂによって表わされる電圧はセット電圧である。セット電圧では、トラップが埋められ、金属酸化物の抵抗率が減少するにつれて電流に大きな急増がある。パーコレーション経路は図４Ａに示される。

本書で示されるセット電圧は非常に不連続であり（すなわち垂直的）、メモリ素子のスイッチングが反復可能な電圧で発生することを保証することが望ましい。さらに、例えば１０以上の高比率のオン電流対オフ電流（すなわち高いＩ_ＯＮ／Ｉ_ＯＦＦ比率）は、ＨＲＳとＬＲＳにある場合に金属酸化物の抵抗率に大きな差を示し、メモリ素子の状態をより簡単に判定させるので望ましい。最終的に、メモリ素子への損傷を回避し、メモリ素子１０２と直列するダイオードおよび／またはトランジスタなどの相補デバイス素子（図４Ａを参照）と互換性をもつために低いセット電圧と、リセット電圧と、スイッチング電圧とを有することが望ましい。

パーコレーション経路は非金属として記載することができる。金属物質では、より低い温度で抵抗率が減少する。本書で記載されたメモリ素子１０２は、動作温度の減少により抵抗（例えばＬＲＳ）の増加を示す。

Ｂ．欠陥
金属酸化物は、バルク内に電気的に活性な欠陥（さらにトラップとして知られている）を含む。セット電圧の印加によってトラップを埋めることができ、リセット電圧の印加によって空にすることができると考えられる。トラップは、金属酸化物（すなわち金属酸化物の形成から存在する）に生来的なものでもよいし、またはドーピングによって生成され、ドーピングと他のプロセスによって強化してもよい。例えば、酸化ハフニウム層は酸素もしくはハフニウムの空孔または酸素もしくはハフニウムの格子間原子を含んでもよく、これがトラップを形成し、トラップを用いてパーコレーション経路を生成し、酸化ハフニウム層の伝導率を変更することができる。

金属酸化物は欠陥を含んでもよく、これは金属酸化物を形成するのに用いられるプロセスの結果である。言い換えれば、欠陥は金属酸化物に生来的なものでもよい。例えば、物理蒸着法（ＰＶＤ）プロセスおよび原子層堆積（ＡＬＤ）プロセスは、幾つかの欠陥または傷を常に有する層を堆積する。これらの欠陥は一般に金属酸化物の構造内の欠陥ということができる。欠陥を用いて局所的な電荷変動を生成することができ、金属酸化物に電圧パルスを印加することによってこれを埋めたり、空にしたりすることができる。欠陥はさらにドーピングによって生成することができ、これは以下でより詳細に説明される。他のプロセス（例えばアニーリング）を用いて金属酸化物の欠陥を変化および／または強化させ、抵抗スイッチング特性を改善することができる。

Ｃ．スケーリングおよびバンドギャップ
図３Ａ−図３Ｃは、金属酸化物層の厚さと、本書で記載されたメモリ素子に用いられる幾つかの物質について得られたセット電圧、リセット電圧、およびオン／オフ電流比率との関係を示すグラフである。これらのグラフはメモリ素子の特性を示し、これは２つの電極と、中間に配置された金属酸化物の単層とを含む。図３Ａで理解できるように、酸化ハフニウム３０２、酸化アルミニウム３０４または酸化タンタル３０６を含むメモリ素子について、セット電圧が厚さと共に（すなわち厚さに依存して）増加し、幾つかの実施形態およびこれらの物質について、セット電圧がメモリ素子の金属酸化物層の厚さ１００オングストローム（Å）当たり少なくとも１ボルト（Ｖ）である。幾つかの実施形態では、１００Åの金属酸化物層の厚さの増加が、少なくとも１Ｖまでセット電圧を増加する。同様に図３Ｂに示すように、酸化ハフニウム３２２、酸化アルミニウム３２４、または酸化タンタル３２６のリセット電圧はさらに厚さに依存する。したがって、直線関係が金属酸化物のバルク全体に渡ってパーコレーション経路の形成を示すので、これらのデータはこれらの物質のバルク制御のセット／リセットメカニズムを支持する。言い換えれば、より厚い物質については、トラップを埋めるためにさらに電圧が必要である。

酸化ハフニウム（５．７電子ボルト（ｅＶ））、酸化アルミニウム（８．４ｅＶ）および酸化タンタル（４．６ｅＶ）は全て、４ｅＶより大きいバンドギャップを有する一方、酸化チタン（３．０ｅＶ）および酸化ニオブ（３．４ｅＶ）は４ｅＶ以下のバンドギャップを有する。本書で記載された様々な実施形態で用いることができる他のより高いバンドギャップの金属酸化物は、酸化イットリウムと酸化ジルコニウムとを含む。図３Ａおよび図３Ｂに示されるように、酸化チタン３０８および酸化ニオブ３１０のセット電圧と、酸化チタン３２８および酸化ニオブ３３０のリセット電圧は、厚さにより増加しない。このため、より高いバンドギャップ（すなわち４ｅＶより大きいバンドギャップ）の金属酸化物がバルク媒介スイッチングと拡張可能なセット電圧とリセット電圧を示す。言い換えれば、セット電圧とリセット電圧は酸化ハフニウムなどの高いバンドギャップの金属酸化物の厚さの減少によって低下することができる。したがって、小型デバイスについては、セット電圧とリセット電圧を低下することができる。

図３Ｃは、Ｉ_ＯＮ／Ｉ_ＯＦＦ比率と金属酸化物層の厚さとの関係を示す。４ｅＶより大きいバンドギャップを有する金属酸化物（すなわち酸化ハフニウム３４２、酸化アルミニウム３４４および酸化タンタル３４６、同様に酸化ジルコニウムおよび酸化イットリウムなどの他のより高いバンドギャップの物質）は、Ｉ_ＯＮ／Ｉ_ＯＦＦ比率と厚さとの間に相似関係を示す。さらに、バンドギャップを増加すると、Ｉ_ＯＮ／Ｉ_ＯＦＦ比率が増加する。逆に、４ｅＶ以下のバンドギャップを有する物質（すなわち酸化チタン３４８および酸化ニオブ３５０）は、酸化物の厚さに依存しないＩ_ＯＮ／Ｉ_ＯＦＦ比率を示す。さらに、より高いバンドギャップ物質は通常より高いＩ_ＯＮ／Ｉ_ＯＦＦ比率を有し、これがメモリ素子のオフ状態とオン状態とを識別する性能を改善する。

図３Ｄは、本書で記載されたメモリ素子に用いられる金属酸化物の非金属性を示すグラフ３６０である。グラフ３６０は、温度を減少するにつれて高いバンドギャップ（すなわち４ｅＶより大きい）の酸化物層の抵抗率を増加することを示し、これが非金属物質の特徴である。グラフ３６０は、ｙ軸の電流に対するｘ軸の電圧の曲線を示す。理解できるように、３００ケルビン（３００Ｋ）で取得された測定値３６２は、最大電流出力と、これによる最低抵抗率とを示す。２５０Ｋで取得された測定値３６４、１５０Ｋで取得された測定値３６６、１００Ｋで取得された測定値３６８、６０Ｋで取得された測定値３７０、５０Ｋで取得された測定値３７２、および１０Ｋで取得された測定値３７４は、温度が減少するにつれて増加する抵抗率（すなわちより低い電流）を示す。これは非金属物質の特徴である。このため、本書で記載された幾つかの実施形態は、非金属性スイッチングメカニズムを示す金属酸化物を含む。

ＩＶ．メモリ素子構造
Ａ．設計の検討材料
一般に、上記のように、抵抗スイッチングメモリ素子は低い抵抗状態から高い抵抗状態へ、およびその逆へ切り替わる。さらに上述されるように、幾つかの実施形態の望ましい抵抗スイッチングメモリ素子は、低いセット電圧およびリセット電圧と、高いＩ_ＯＮ／Ｉ_ＯＦＦ比率を有する。これらの目的を達成する材料系は、以下の金属酸化物を含む。

１．バルク媒介スイッチングを示す。

２．４電子ボルト（ｅＶ）より大きいのバンドギャップを有するベースの金属酸化物を含む。

３．ベースの金属酸化物の１００オングストロームの厚さ当たり少なくとも１ボルトのセット電圧を有する。

４．メモリ素子のオフ状態でベースの金属酸化物の２０オングストロームの厚さ当たり０．５Ｖで測定された平方センチメートル当たり４０アンペア以下の漏れ電流密度を有する。

他の設計の検討材料は、単層（共堆積）または多層（積み重ね）に１以上の金属酸化物を用いるものと、異なる仕事関数を有する電極を用いるものと、少なくとも１つの貴金属電極を用いるものと、異なるバンドギャップを有する異なる金属酸化物を用いるものと、少ない漏れ量の物質を用いるものとを含む。オフ電流は、物質の漏れ量とデバイスのサイズとに関係する。通常、漏れ量は十分に少なくすべきであり、オフ電流が十分に低いままであり、オン電流とオフ電流との間に適切な区切りを提供する（すなわち十分に高いＩ_ＯＮ／Ｉ_ＯＦＦ比率）。漏れ量はＩ_ＯＦＦに関係し、および、本書で記載されたメモリ素子のオフ状態で酸化物の厚さ２０Å当たり０．５Ｖで測定された４０Ａ／ｃｍ^２は、確実に高いＩ_ＯＮ／Ｉ_ＯＦＦ比率を与えるのに十分に低いオフ電流を与える。

Ｂ．物質
１．金属酸化物
メモリ素子の基層として使用され、本発明の実施形態に係るバルク媒介スイッチングメカニズムを用いる具体的な金属酸化物は、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化ジルコニウムおよび酸化イットリウムを含む。これらの金属酸化物は、４ｅＶより大きいバンドギャップを有し、さらに絶縁しており、このためより高い抵抗率を有することを示す。図３Ａ−図３Ｃに関して説明されるように、高いバンドギャップ（すなわち４ｅＶより大きい）の金属酸化物はさらに、金属酸化物の厚さに関してセット電圧のスケーリングを可能にする。

これらの酸化物は互いにドープすることができ、さらに例えば、酸化スカンジウム、酸化イットリウムおよび酸化ニッケルをドープすることができる。他のドーパントは、ランタン、セリウム、プラセオジム、ネオジム、ガドリニウム、エルビウム、イッテルビウムおよびルテチウムなどの希土類金属と、これらの酸化物とを含むであろう。更なるドーパントは、ハフニウム、酸化ハフニウム、酸化チタン、酸化ニオブ、酸素、シリコン、酸化シリコン、窒素、フッ素、クロムおよび酸化クロムを含むであろう。

ドーパントは、欠陥を生成する可能性の高い酸化状態を検討して選択することができる。例えば、ハフニウム原子は＋４（Ｈｆ^＋４）の酸化状態を有し、アルミニウム原子は＋３（Ａｌ^＋３）の酸化状態を有することができる。酸化アルミニウムは、酸化ハフニウム内にドープして、置換欠陥を生成することによって帯電不均衡を生成することができ、アルミニウム原子がハフニウム原子（すなわちＡｌ_Ｈｆ ^１−）を、およびその逆を置換する（すなわちＨｆ_Ａｌ ^１＋）。これらの欠陥は、金属酸化物のバルクにパーコレーション経路の形成を可能にする。

ドーパントを選択する別の基準は、ドーパントの（例えばｐ型ドーパントの）価電子帯または（例えばｎ型ドーパントの）伝導帯と、金属酸化物の価電子帯または伝導帯との間の差とすることができる。幾つかの実施形態では、５０ｍｅＶより大きい価電子帯間の差は、深い準位のドーパントを提供することができ、これはバルク内により深くよりアクセス可能なトラップを形成することができる。

幾つかの実施形態によれば、ドーピングは、ドーパントがドープされる金属酸化物と同じ金属とすることができる。例えば、酸化ハフニウム層はハフニウムイオンでドープすることができる。ドーピングは、例えば注入を用いて行うことができる。注入エネルギは通常、注入されているイオンと、金属酸化物の厚さと、所望の欠陥発生とに依存して０．５ｋｅＶ乃至１０ｋｅＶの範囲としてもよい。このドーピングは、メモリ素子の歩留まりを改善することができる。

ドーピングは、等原子価または異種原子価で行うことができ、相互拡散、注入または共堆積によって行うことができる。例えば、ドーピングは、二層の金属酸化物（例えば酸化ハフニウムと酸化アルミニウム、または酸化ハフニウムと酸化チタン）を堆積することによって相互拡散により行うことができる。これらの層は次に、例えば高速熱アニール（ＲＴＡ）、高速熱酸化（ＲＴＯ）またはフォーミングガスアニールによって熱処理してもよい。熱処理は、物質間の欠陥種の相互拡散をもたらし、トラップ状態として役立つことが可能な局所的な帯電差を生成する。

金属酸化物を選択する別の基準は、金属窒化物電極と、金属窒化物電極に隣接する金属酸化物とを有することとすることができる。金属酸化物を形成する金属と金属窒化物は同じである。例えば、メモリ素子は、窒化チタン電極と、窒化チタン電極に隣接する酸化チタン層とを有するよう形成することができる。これは、例えば、界面を安定するよう役立つ。メモリ素子はさらに、積み重ねられるか、または共堆積される方法で他の金属酸化物（例えば酸化アルミニウムまたは酸化ハフニウム）を含むことができる。

別の実施形態では、２つの金属酸化物は層に積み重ねられ、メモリ素子１０２の電流に有効となるよう調整することができる。第１金属酸化物は、第２金属酸化物物質より小さなオン電流を有してもよく、第２金属酸化物物質は、第１金属酸化物物質より低いオフ電流を有してもよい。これらの実施形態では、メモリ素子１０２は、より低いオフ電流の第２金属酸化物物質を有し、より低いオン電流の第１金属酸化物物質を有することができ、メモリ素子１０２を他のデバイス素子、例えばメモリ素子と直列のダイオードまたはトランジスタと互換性を持たせる。

２．電極
電極物質は、シリコン、ケイ化物、窒化チタン（ＴｉＮ）、白金、ニッケル、イリジウム、酸化イリジウム、ルテニウムと酸化ルテニウムを含んでもよい。電極はさらに、ルテニウム−チタン合金またはニッケル−チタン合金などの合金とすることができる。幾つかの実施形態によれば、一方の電極はより高い仕事関数の物質でもよく、他方の電極はより低い仕事関数の物質でもよい。例えば一実施形態では、少なくとも一方の電極は貴金属または準貴金属などの高い仕事関数の物質である（すなわち酸化物生成の低い絶対値（すなわち負または正）の自由エネルギ変化（｜ΔＧ｜）を有する金属）。貴金属または準貴金属はニッケル、イリジウム、酸化イリジウム、白金、ルテニウムおよび酸化ルテニウムを含む。他方の電極は窒化チタンなどのより低い仕事関数の物質でもよいし、またはさらに貴金属または準貴金属でもよい。幾つかの実施形態では、より高い仕事関数を有する電極のリセットパルスは、正パルスである（すなわち、より高い仕事関数の電極がメモリ素子の陽極である）。

その他の実施例では、電極を多層電極とすることができ、これは１以上の異なる物質を含むことができる。例えば、電極は、タングステン、炭窒化タングステン、もしくはタングステン炭素のキャッピング層と共に、ルテニウムと酸化ルテニウムの層またはイリジウム、酸化イリジウムもしくは白金の層を含むことができる。別の見込みのある多層電極は窒化タンタル／ニッケル／窒化タンタルのスタックである。多層電極は、幾つかの構成と実施形態のメモリ素子の接着特性と性能を改善するのに用いることができる。

Ｃ．単層の酸化物
図４Ａは様々な実施形態に係る例示的なメモリ素子１０２−４Ａを示す。以下で記載されるように、メモリ素子１０２の様々な異なる構成が可能であり、図４Ａに示されるメモリ素子１０２−４Ａは、メモリ素子１０２の一実施例であり、これはメモリアレイ１００と共に用いることができる。

メモリ素子１０２−４Ａは、２つの電極４０２および４０４を含む。電極４０２および４０４は、ＰＶＤ、ＣＶＤ、ＡＬＤなどの任意の適切なプロセスを用いて形成することができ、任意の適切な厚さ、例えば１０−２０００Åを有することができる。

底部電極４０２は、幾つかの実施形態では、基板により近く、基板上にメモリ素子１０２−４Ａが形成される。頂部電極４０４は基板からさらに遠い。「底部」および「頂部」は幾つかのシステムの電極を記載するのに用いられるが、メモリ素子１０２−４Ａは基板、信号線、ワード線およびビット線、またはメモリアレイ１００の他の要素に比べて任意の向きを有してもよく、メモリ素子１０２−４Ａは示されるものから逆順に形成されてもよい。

幾つかの実施形態では、底部電極４０２はシリコン、ケイ化物または窒化チタンの電極を含んでもよい。頂部電極は、白金、ニッケル、イリジウム、酸化イリジウム、ルテニウム、酸化ルテニウム、窒化チタン、窒化タンタル、ルテニウム−チタン合金、またはニッケル‐チタン合金などのより高い仕事関数の物質（例えば貴物質または準貴物質）を含むことができ、または窒化タンタル／ニッケル／窒化タンタル電極などの多層電極とすることができる。

電極４０２と４０４は信号線１０４と１０６に隣接してもよいし、または他の方法で電気通信してもよい。信号線１０４と１０６は、タングステン、アルミニウムまたは銅などの任意の導体とすることができる。

金属酸化物４０６は電極４０２と４０４の間にある。メモリ素子１０２−４ＡはＭＩＭスタックとして記載されてもよい。金属酸化物４０６は幾つかの実施形態では遷移金属酸化物として記載されてもよく、二元金属酸化物、三元金属酸化物、または上述した物質の幾つかの他の組み合わせでもよい。金属酸化物は、任意の適切な技術を用いて堆積することができ、乾式（ＣＶＤ、ＡＬＤ、ＰＶＤ、ＰＬＤ、蒸着）、湿式（無電解めっき、電気化学析出）技術を含む。金属酸化物が二元金属酸化物または三元金属酸化物である場合、金属酸化物４０６は共堆積されてもよい（図６を参照するように、例えばＡＬＤまたはＣＶＤを用いて共スパッタリングまたは共注入される）。電極４０２と４０４と、金属酸化物４０６とは、図１に示されるメモリ素子１０２の層１０８である。

１．セットパルスおよびリセットパルス
金属酸化物４０６は、上述したようにバルク媒介スイッチングメカニズムを用いる。一実施形態では、電極４０４はアースされ、電圧パルスが電極４０２に印加される。ユニポーラの実施形態では、例えば、セットパルス４０８とリセットパルス４１０は双方に負である。バイポーラの実施形態では、セットパルス４１２は正である一方、リセットパルス４１４は負である。代わりに、電極４０２はアースされ、パルスが電極４０４に印加される。代替実施形態では、ユニポーラのスイッチングについて、電極４０４に印加されるセット電圧とリセット電圧パルスの双方は正である。バイポーラの実施形態では、セット電圧が負であり、リセット電圧が正である。

リセット電圧パルスについて正の電極は、陽極と本書で記載される。陽極はリセットに正であり、（ユニポーラの実施形態では）セットに正でもよいし、または（バイポーラの実施形態では）セットに負でもよい。通常、セット電圧とリセット電圧は同じ相対極性（ユニポーラ）または異なる相対極性（バイポーラ）を有してもよい。

２．パーコレーション経路
幾つかの実施形態では、パーコレーション経路４１６は電極４０２から始まり、電極４０４の方へ広がると考えられる。メモリ素子１０２では、陽極はリセットパルスが正である電極である（すなわち電極４０４）。メモリ素子１０２では、パーコレーション経路４１６は陰極から始まり、トラップが埋められるので、セット電圧パルス４０８または４１２の存在中に陽極の方へ移動する。リセットパルス４１０は続いて、パーコレーション経路４１６を破壊する。幾つかの実施形態では、酸素（Ｏ^２−）欠陥は可動性の種でよく、パーコレーション経路の形成に導く。

３．電流のステアリング素子
メモリ素子１０２−４Ａ（同様に本書で記載された他のメモリ素子１０２）は、電流ステアリング素子４１８などの任意の相補デバイスを含むことができる。電流ステアリング素子４１８は、メモリ素子１０２と直列であり、例えばダイオードまたはトランジスタでもよい。電流ステアリング素子４１８は、メモリ素子１０２に関して任意の場所に配置することができる（例えば金属酸化物４０６と電極４０４との間）。

４．酸化ハフニウムシステム
低いセット電圧、リセット電圧、形成電圧、および高いオン／オフ電流比率の基準を満たす１つのシステムは、単層の酸化ハフニウム１０２のメモリ素子１０２−４Ａである。一実施例は、酸化ハフニウム基層４０６と、窒化チタン、ケイ化物、またはシリコンの電極４０２と、貴金属または準貴金属（例えば白金、ニッケル、イリジウム、酸化イリジウム、ルテニウム、酸化ルテニウム、窒化タンタル、ルテニウムチタン合金、ニッケルチタン合金または上記で記載された多層電極）の電極４０４とを含むシステムである。層４０２−４０６は、物理蒸着法（ＰＶＤ）、原子層堆積（ＡＬＤ）、化学蒸着法（ＣＶＤ）、または蒸着などの任意の堆積技術を用いて堆積することができる。幾つかの実施形態ではＡＬＤを用いて非常に薄い共形層を堆積してもよい。

図４Ｂおよび図４Ｃは、準備された多くのメモリ素子のオフ電流４２２と、オン電流４２４と、セット電圧４４２と、リセット電圧４４４とを示す分布図４２０および４４０である。酸化ハフニウムは、アモルファス層として堆積された場合、欠陥とトラップを含む。欠陥はセット電圧に応じてパーコレーション経路を形成し、リセット電圧に応じてパーコレーション経路を破壊する。５０Åの厚さの酸化ハフニウム層４０６を含むメモリ素子が準備された。

メモリ素子は、１０００Åの窒化チタン電極と８００Åの白金電極との間の５０Åの酸化ハフニウム層である。酸化ハフニウム層は、５００Ｗと５ｍＴｏｒｒで酸素およびアルゴンを含む雰囲気中でハフニウムターゲットによる反応スパッタリングを用いて堆積された。デバイスは摂氏７５０°（℃）でアニーリングされた。これらのデバイスのＩ_ＯＮ／Ｉ_ＯＦＦ比率は、低いセット電圧とリセット電圧による良好な分離を示す。

５．他の単層メモリ素子
他の金属酸化物４０６は、酸化ジルコニウム、酸化アルミニウム、酸化イットリウムおよび酸化タンタルなどの高いバンドギャップ物質を含んでもよい。金属酸化物４０６はさらに、共堆積された酸化ハフニウム層および酸化アルミニウム層、共堆積された酸化ハフニウム層および酸化チタン層、共堆積された酸化アルミニウム層および酸化チタン層、または上述した物質の任意の組み合わせなどの２成分の金属酸化物とすることができる。金属酸化物４０６はさらに、３成分、４成分等の金属酸化物でもよい。

Ｄ．酸化物スタック
１．設計
メモリ素子１０２はさらに複数の酸化層または「スタック」を用いて構成することができる。酸化物の組み合わせを用いてメモリセルに所望の特性を与えることができる。３つの種類の層：基層、ドーピング層、および欠陥アクセス層が後述される。酸化物スタックは２つの電極（すなわちＭＩＩＭまたはＭＩＩＩＭの構造）間に形成される。スタックはさらに、上述された電流ステアリング素子などの別の電気デバイスを任意に含んでもよい。上述したように、メモリ素子１０２に用いられた金属酸化物は、乾式（ＣＶＤ、ＡＬＤ、ＰＶＤ、ＰＬＤ、蒸着）、湿式（無電解メッキ、電気化学析出）技術を含む任意の適切な技術を用いて堆積することができる。

金属酸化物の多層を含むメモリ素子１０２の動作は通常、単一金属酸化物層のメモリ素子について記載されたのと同じである。例えば、上述したセットパルスとリセットパルスおよびパーコレーション経路は、一様に単層金属酸化物の実施形態と多層金属酸化物の実施形態の双方に等しく適用する。

概して言えば、酸化物スタックはメモリ素子に所望の特性を与えるのに用いることができる。例えば、欠陥アクセス層は、隣接電極の有効仕事関数を増加することができ、これによって低い仕事関数の電極を用いるのを可能にする。ある実施例では、積み重ねる酸化物はリセット電圧分布および現場の歩留まり（すなわち作動メモリ素子１０２の数）を改善することができる。

ｉ．基層
基層は金属酸化物層であり、欠陥が存在し、バルク媒介スイッチングが行われる。基層は、幾つかの実施形態では、高いバンドギャップ（例えば４ｅＶより大きい）の物質であり、これは好ましくは、金属酸化物の厚さの２０Å当たり０．５Ｖで測定されたオフ状態で４０Ａ／ｃｍ^２以下の漏れを有し、メモリ素子は、基層の１００Å当たり少なくとも１ボルトのセット電圧を有する。その他の実施例では、１００Åの金属酸化物の厚さの増加が１Ｖのセット電圧の増加をもたらすことができる。

基層中にドーピングしてトラップを含む欠陥を生成することは通常、等原子価または異種原子価とすることができ、様々な技術、例えば相互拡散（例えば、ドーピング層とアニーリングを用いる）、注入、および共堆積を用いて行うことができる。異種原子価のドーピングは、ドーピング層に関する章にさらに詳細に記載されている。

共堆積は、複数の物質が単層で堆積される技術を記載している。例えば、酸化アルミニウムドーパントによる酸化ハフニウム層を共堆積することができる。一実施例では、反応スパッタリングを用いて、アルミニウムターゲットとハフニウムターゲットが酸素とアルゴン雰囲気中で衝突させられる。層内のドーパントの密度は、ドーパントターゲットに用いられる電力によって決定することができる。ＡＬＤ共注入を含む他の共堆積技術をさらに用いることができる。例えば、ＡＬＤ共注入では、２つの種の金属が強酸化剤により共注入される。別の実施形態は、ベースの金属酸化物に相対数のＡＬＤ堆積サイクルのドーパントを利用して、有効なドーピング濃度（例えばナノラミネート）を調整する。

イオン注入などの注入は、金属酸化物内にドーパントを導入するのに用いることができる。イオン注入を用いてドーピングが行われる場合、ドーパントはそれらの酸化物ではなく、上記に列挙された金属でもよい。

ｉｉ．ドーピング層
ドーピング層は、基層に隣接している別の金属酸化物層である。スタックがアニーリングされるか、または他の方法で熱処理されるときに（例えば高速熱アニール（ＲＴＡ）、高速熱酸化（ＲＴＯ）、高速熱フォーミングガスアニール（ＲＴＦ））、ドーピング層が基層内に拡散するか、または基層と相互拡散する。例えば、酸化アルミニウム基層を用いて、酸化チタンドーピング層を陰極と基層との間に堆積して、基層に置換欠陥を含む付加的な欠陥を生成することができる。

ドーピング層は、異種原子価的に基層内にドープするよう選択することができる。例えば、基層は酸化ハフニウムでよく、ドーピング層は酸化アルミニウムとすることができる。酸化ハフニウムの典型的な欠陥種はＨｆ^＋４であり、酸化アルミニウムの典型的な欠陥種はＡｌ^＋３である。Ａｌ^＋３イオンは、酸化ハフニウム層内のＨｆ^＋４イオンを置換し、これによって、欠陥とトラップを生成する。幾つかの実施形態では、ドーピング層（例えば酸化チタン）は、基層と同じ最も一般的な酸化状態（例えば＋４）を有するであろう。これらの実施形態では、異なる酸化状態（例えばＴｉ^＋３）を有する他の種が基層内に拡散するときに異種原子価のドーピングがさらに発生するであろう。

ｉｉｉ．欠陥アクセス層
欠陥アクセス層は、メモリ素子１０２の陽極（例えば電極４０６）と基層と間の層である。欠陥アクセス層は、薄層（すなわち、基層の２５％以下の厚さ）であり、これが電極を「見て」、基層内の欠陥にアクセスするのを可能にする一方、幾つかの実施形態では欠陥アクセス層の増加された抵抗率のために電流を低減する。

幾つかの実施形態では、一方の電極が他方の電極より高い仕事関数を有し、これらの実施形態では、欠陥アクセス層は高い仕事関数の電極に隣接される。欠陥アクセス層は、隣接電極の有効仕事関数を増加することができ、これによって卑電極または非貴電極の使用を可能にする。

さらに、選択された物質に依存して、電極４０４は、基層５０２の金属酸化物より欠陥アクセス層５２２の金属酸化物に良好に接着するであろう。したがって、欠陥アクセス層５２２を材料系に用いてメモリ素子１０２の物理的品質を促進することができる。

別の実施形態では、欠陥アクセス層は、酸化アルミニウムなどの薄い（例えば５０Å以下または２０Å以下）の安定した酸化物とすることができる。これは、より高い仕事関数の電極（例えば電極４０４）の非貴電極の使用を促進する。

２．構造の実施例
図５Ａは、様々な実施形態に係る積み重ねられた酸化物システムを用いるメモリ素子１０２−５Ａを示す。メモリ素子１０２−５Ａは、２つの電極４０２および４０４と、基層５０２およびドーピング層５０４とを含む。基層５０２は、本書で記載された酸化ハフニウム、酸化アルミニウム、酸化タンタルまたは他の材料などの４ｅＶより大きいバンドギャップを有する遷移金属酸化物でもよい。ドーピング層５０４は、酸化チタン、酸化スカンジウム、酸化イットリウム、酸化ニオブ、または本書で記載された他のドーピング材料などの別の物質である。幾つかの実施形態では、ドーピング層５０４を選択して、ドーピング層５０４の金属が基層５０２の金属とは異なる最も一般的な酸化状態を有してもよい（例えば、基層はＨｆ^４＋の酸化状態を有する酸化ハフニウムでよく、ドーピング層はＡｌ^３＋の酸化状態を有する酸化アルミニウムとすることができる）。ドーピング層５０４は任意の適切な厚さを有することができ、幾つかの実施形態では基層５０２とほぼ同じくらい厚さとすることができ、または基層の厚さの２５−２００％、特定の材料系に適切となるように基層等の厚さの１０−５００％とすることができる。

メモリ素子１０２−５Ａは、相互拡散された領域５０６を含む。相互拡散された領域５０６は、例えば１０秒（ｓ）乃至４時間摂氏３００−１０００°（℃）で、メモリ素子１０２−５Ａをアニーリングすることによって形成することができる。アニーリングは、結晶構造内で荷電された種の移動をもたらし、これによって欠陥とトラップを安定または深めて、これを用いてパーコレーション経路を形成することができる。

図５Ｂは、欠陥アクセス層５２２を含むメモリ素子１０２−５Ｂを示す。欠陥アクセス層５２２は、薄層の物質（例えば、基層５０２の厚さの２５％以下）であり、これを用いて基層５０２の欠陥へのアクセスを提供し、電極４０４の有効仕事関数を増加することができる。欠陥アクセス層５２２の物質は、酸化チタン、酸化ニオブ、希土類酸化物等のドーピング物質と同じ群から選択されてもよい。例えば、基層５０２は５０Åの酸化ハフニウム層または酸化アルミニウム層である一方、欠陥アクセス層５２２は１０Åの酸化チタン層である。欠陥アクセス層５２２はさらに役立てて、ドーピング層５０４と類似の方法で基層５０２をドープすることができる。

図５Ｃは、ドーピング層５０４、基層５０２および欠陥アクセス層５２２を含むメモリ素子１０２−５Ｃを示す。３つの層構造は、選択された物質を用いて、ドーピング層５０４から基層５０２内にドープすることができ、これによって基層５０２の欠陥を生成し、電極４０４の有効仕事関数を増加することができる。幾つかの実施形態では、同じ物質が、欠陥アクセス層５２２とドーピング層５０４に用いることができる。

３．材料系の実施例
ｉ．酸化ハフニウムと酸化アルミニウム
一実施形態によれば、メモリ素子１０２−５Ａは、窒化チタン、シリコン、ケイ化物または貴金属である第１電極４０２と、酸化ハフニウム基層５０２と、酸化アルミニウムドーピング層５０４と、白金、イリジウム、酸化イリジウム、ルテニウムまたは酸化ルテニウムなどの貴金属または準貴金属である第２の電極４０４とを用いて生成することができる。このシステムでは、付加的な欠陥は、酸化ハフニウム層内の相互拡散と異種原子価的にドープするアルミニウムによる置換によって生成される。ハフニウムとアルミニウムの異なる酸化状態がトラップを生成し、これがバルク媒介スイッチングメカニズムを媒介する。

ｉｉ．酸化ハフニウムと酸化チタン
別の実施形態によれば、メモリ素子１０２−５Ａは、窒化チタン、シリコン、ケイ化物または貴金属である第１電極４０２と、酸化ハフニウム基層５０２と、酸化チタンドーピング層５０４と、白金、イリジウム、酸化イリジウム、ルテニウムまたは酸化ルテニウムなどの貴金属または準貴金属である第２の電極４０４を用いて生成することができる。

このシステムでは、酸化チタンドーピング層５０４の抵抗率は、酸化ハフニウム基層５０２の抵抗率より大きい。酸化チタンドーピング層５０４の増加された抵抗率は、メモリ素子１０２−５Ａの有効なオン電流を低減し、これは幾つかのシステムでメモリ素子と任意の電流ステヤリングデバイス（例えばトランジスタまたはダイオード）を保護することができる。

ｉｉｉ．酸化アルミニウムと酸化チタン
一実施形態によれば、メモリ素子１０２−５Ｂは、窒化チタン、シリコン、ケイ化物または貴金属の電極４０２と、酸化アルミニウム基層５０２と、酸化チタンの欠陥アクセス層５２２と、白金、イリジウム、酸化イリジウム、ルテニウム、酸化ルテニウムまたは他の貴金属の電極４０４とを用いて生成することができる。あるいは、電極は、窒化チタンまたは窒化タンタルなどの非貴物質とすることができる。酸化チタンの欠陥アクセス層５２２は、電極４０４の有効仕事関数を増加し、これによって卑電極４０４を可能にする。

別の実施形態によれば、メモリ素子１０２−５Ｃは、上記と同じ構成を用いて、酸化チタンドーピング層５０４を加えて生成することができる。このメモリ素子は、ドーピングを用いるドーピング層５０４と、欠陥へのアクセスおよびより低い有効仕事関数を用いる欠陥アクセス層５２２との双方を含む。更なる実施形態によれば、メモリ素子１０２−５Ａは、酸化アルミニウム基層５０２と酸化チタンドーピング層５０４を用いて生成することができる。

ｉｖ．他の材料系
相補物質を用いることによって様々な他の組み合わせの物質を生成することができる。例えば、基層は４ｅＶより大きいバンドギャップと、１００Åの厚さ当たり１Ｖより大きいセット電圧と、オフ状態で金属酸化物の２０Å当たり０．５Ｖで４０Ａ／ｃｍ^２以下の漏れ電流密度とを有する任意の遷移金属酸化物とすることができる。実施例は、酸化ハフニウム、酸化アルミニウム、酸化タンタルおよび酸化ジルコニウムを含む。他の層はさらに酸化チタンまたは酸化ニオブなどの遷移金属酸化物とすることができる。これらは高い抵抗率または他の望ましい特性を示す物質であるので、他の層を選択することができる。幾つかの他の実施例は、酸化チタン／酸化ハフニウム／酸化チタンのスタックと、酸化ハフニウム／酸化イットリウムのスタックと、酸化イットリウム／酸化ハフニウム／酸化イットリウムのスタックとを含む。

他の特性をさらに用いてメモリ素子の成分を決定することができる。例えば、メモリ素子１０２−５Ａは、１つの金属酸化物の基層５０２と、異なる金属酸化物のドーピング層５０４とを有することができる。例えば、基層５０２は４電子ボルトより大きいバンドギャップを有することができ、ドーピング層５０４は異種原子価的に基層５０２内にドープすることができる。金属酸化物を選択する場合の別の検討材料は、金属酸化物の電子親和力とすることができる。例えば、基層５０２はドーピング層５０４より高い電子親和力を有することができる。

Ｖ．メモリ素子形成
図６はメモリ素子を形成するプロセス６００を記載するフローチャートである。プロセス６００は、上述したメモリ素子を形成するのに用いられる技術の概要である。プロセス６００は、２つの電極と、その間に配置された１以上の層の金属酸化物とを通常含む多層メモリ素子１０２を形成するための技術を記載する。特定の加工技術と仕様が記載されるが、本書に記載された様々な他の技術と技術の変更をさらに用いてもよいことを理解されたい。

動作６０２では、第１電極が形成される。第１電極は基板、例えばシリコン基板上に形成することができ、これは、既にその上に形成された１以上の層を含んでもよい。第１電極は、ビット線またはワード線などの信号線より上に形成されてもよい。第１電極は、シリコン、ケイ化物、窒化チタンまたは他の適切な物質とすることができる。一実施例では、窒化チタン電極はＰＶＤまたは上述した別のプロセスを用いて形成される。例えば、第１電極は約０．５−５Å／ｓの堆積速度の２−１０ｍＴｏｒｒの圧力で１５０−５００Ｗで金属ターゲットを衝突させることによってスパッタリングすることができる。これらの仕様は実施例として与えられ、この仕様は堆積される材料と、物質を堆積するのに用いられるツールと、所望速度の堆積とに非常に依存して変化することができる。衝撃の持続時間が電極の厚さを決定することができる。ＡＬＤ、ＰＬＤ、ＣＶＤ、蒸着などの他の加工技術をさらに用いて第１電極を堆積することができる。幾つかの実施形態では、第１電極は、信号線１０４または１０６のうちの１つに接している。第１電極は任意の厚さ、例えば１０Å−２０００Åを有してもよい。

動作６０４では、堆積すべき層が共堆積されるかどうか（すなわち同じ層に２以上の金属）が判定される。層が共堆積される場合、動作６０６で、層が第１電極または別の酸化物層の何れかより上に共堆積される。例えば、ＰＶＤを用いて、酸化ハフニウムと酸化アルミニウムの層は、酸素含有雰囲気内のハフニウムターゲットとアルミニウムターゲットか、または酸化ハフニウムターゲットと酸化アルミニウムターゲットの何れかによる共スパッタリング設備を用いて共堆積することができる。別の実施例として、ＡＬＤを用いて、ハフニウム前駆体およびアルミニウム前駆体が所望の比率でＡＬＤチャンバ内に共注入されて金属酸化物層を共堆積してもよいし、またはナノラミネートによって形成されてもよい。動作６０４で層が共堆積されないと判定される場合、プロセス６００は動作６０８へ続く。

動作６０８では、金属酸化物の単層が第１電極または別の酸化物層の何れかより上に形成される。例えば、金属酸化物の単層はＰＶＤを用いて形成された酸化ハフニウム層でもよい。この層は、金属ハフニウムターゲットと、１００−１０００ワット（Ｗ）の電力と、２０−６０％の酸素雰囲気、０．１−１．０Å／ｓの堆積速度による反応スパッタリングを用いて形成された５−５００Åの層であろう。スパッタリングの仕様は、使用されるツールと所望の堆積速度に非常に依存して変更することができ、これらの仕様は実施例として与えられることを理解されたい。他の実施例では、酸化ハフニウムターゲットを用いることができ、異なる厚さを形成することができる。更なる実施形態では、ＡＬＤを用いて、例えば、テトラキス（ジエチルアミド）ハフニウム（ＴＤＥＡＨｆ）、テトラキス（ジメチルアミド）ハフニウム（ＴＤＭＡＨｆ）、テトラキス（エチルメチルアミド）ハフニウム（ＴＥＭＡＨｆ）または塩化ハフニウム（ＨｆＣｌ_４）などのハフニウム前駆体と、水、酸素プラズマ、またはオゾンなどの適切な強酸化剤とを用いて酸化ハフニウム層を形成することができる。ＰＬＤ、ＣＶＤ、または蒸着などの他の堆積技術も用いることができる。これらの堆積技術をさらに用いて、本書で記載された他の金属酸化物（例えば酸化チタン、酸化タンタル、酸化アルミニウム等）を堆積することができる。これらの物質を堆積するための仕様は、使用されるツールと堆積される物質に依存する。動作６１０で、更なる金属酸化物層が堆積される場合、プロセス６００は動作６０４に戻る。これ以上金属酸化物層を堆積しない場合、プロセス６００は動作６１２へ続く。動作６１２では、第２電極は金属酸化物層より上に堆積される。頂部電極は、幾つかの実施形態に従って、ＰＶＤ、ＡＬＤ、ＣＶＤ、ＰＬＤ、蒸着または別の適切な技術を用いて堆積されたイリジウム、酸化イリジウム、白金、ルテニウムまたは酸化ルテニウムなどの貴金属または準貴金属でもよい。白金ＰＶＤの頂部電極は、０．５−１０Å／ｓの堆積速度の２−１０ｍＴｏｒｒの圧力で１００−５００Ｗで金属ターゲットをスパッタリングすることによって、ＰＶＤを用いて堆積することができる。スパッタリングの持続時間は、電極の厚さを決定する。上述したように、堆積を行うための仕様は、堆積される物質、所望の堆積速度、使用されるツール、および他の因子に依存することを理解されたい。

特定の動作メカニズムが本書に記載されるが、様々な実施形態がこれらの動作メカニズムに関する理論に縛られないことを理解されたい。さらに、前述の実施例は理解を明瞭にするためにかなり詳細に記載されたが、本発明は提供された詳細に限定されない。本発明を実施する多くの代替的方法がある。開示された実施例は例示的であり、限定的ではない。

ＶＩ．結び
後述される更なる例示的な実施形態は、特許請求の範囲で具体的に主張されないが、本出願は、任意の適切な時間に特許請求の範囲にこれらの実施形態を含む権利を留保する。

本発明の一態様では、不揮発性抵抗スイッチングメモリ素子は、第１電極と、第１電極より上の第１金属酸化物と、第１電極より上の第２金属酸化物とを含み、第１金属酸化物は、第２金属酸化物と、第１金属酸化物より上の第２電極と、第２金属酸化物とは異なり、メモリ素子はバルク媒介スイッチングを示し、第１金属酸化物の第１バンドギャップは第２金属酸化物の第２バンドギャップと異なり、メモリ素子が低い抵抗状態から高い抵抗状態へ、およびその逆へ切り替わる。第１金属酸化物および第２金属酸化物は１層を含んでもよい。第１金属酸化物および第２金属酸化物が１層を含む場合、第１金属酸化物および第２金属酸化物は第１電極より上に共堆積されてもよい。第１金属酸化物および第２金属酸化物が１層を含む場合、第１金属酸化物は第２金属酸化物層内に注入されてもよい。もし所望であれば、第２金属酸化物は第１電極より上に第２層を含み、第１金属酸化物は第２層より上で、第２電極より下に第１層を含む。第２金属酸化物が第１電極より上に第２層を含む場合、第２層は、異種原子価的に第１層内にドープしてもよい。第２金属酸化物が第１電極より上の第２層を含む場合、第１金属酸化物はバルク媒介スイッチングメカニズムを示すであろう。

本発明の一態様では、不揮発性抵抗スイッチングメモリ素子は、第１電極と、第１電極より上の第１金属酸化物と、第１金属酸化物より上の第２金属酸化物を含み、第２金属酸化物は第１金属酸化物、第２金属酸化物より上の第２電極とは異なる金属を含み、第２金属酸化物はバルク媒介スイッチングを示し、第２金属酸化物のバンドギャップが４電子ボルトより大きく（ｅＶ）、第１金属酸化物は異種原子価的に第２金属酸化物をドープし、メモリ素子が低い抵抗状態から高い抵抗状態へ、およびその逆へ切り替わる。もし所望であれば、第１電極は窒化チタンでもよく、第１金属酸化物は酸化チタンでもよく、第２金属酸化物は酸化ハフニウムでもよく、第２電極は白金でもよい。さらに、第１電極は窒化チタン、シリコンおよびケイ化物で構成される群から選択することができ、第１金属酸化物が酸化チタン、酸化ニオブ、および酸化タンタルで構成される群から選択することができ、第２金属酸化物が酸化ハフニウム、酸化アルミニウム、および酸化タンタルで構成される群から選択することができ、第２電極が白金、イリジウム、酸化イリジウム、および窒化チタンで構成される群から選択することができる。更なる実施形態では、メモリ素子がさらに、第２電極と第２金属酸化物との間に第３金属酸化物を含む。メモリ素子が第３金属酸化物を含む場合、第３金属酸化物は第２金属酸化物の厚さの２５％以下でよい。メモリ素子が第３金属酸化物を含む場合、第３金属酸化物は欠陥アクセス層を含んでよい。

本発明の一態様では、不揮発性抵抗スイッチングメモリ素子は、第１仕事関数有する第１電極と、第１電極より上の第１金属酸化物と、第１金属酸化物より上の第２金属酸化物とを含み、第２金属酸化物は、第１金属酸化物、第２金属酸化物より上の第２電極より高い電子親和力を有し、第２電極は、第１電極の第１仕事関数より大きい第２仕事関数を有し、メモリ素子は低い抵抗状態から高い抵抗状態へ、およびその逆へ切り替わる。もし所望であれば、第１金属酸化物はバルク媒介スイッチングを示すことができる。さらに、第２金属酸化物は欠陥アクセス層とすることができる。さらに、第２金属酸化物は第１金属酸化物の厚さの２５％以下とすることができる。さらに、メモリ素子が欠陥アクセス層を含む場合、第１金属電極は負パルスを受けてメモリ素子をスイッチすることができ、第２金属電極は正パルスを受けてメモリ素子をスイッチすることができる。一実施形態では、第１金属電極は窒化チタンとすることができ、第１金属酸化物は酸化チタンとすることができ、第２金属酸化物は酸化ハフニウムとすることができ、第２金属電極は白金とすることができる。別の実施形態では、第１金属電極は窒化チタンとすることができ、第１金属酸化物は酸化アルミニウムとすることができ、第２金属酸化物は酸化チタンとすることができ、第２金属電極は白金とすることができる。さらに、第１金属電極は、窒化チタン、シリコンおよびケイ化物で構成される群から選択することができ、第１金属酸化物が、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化ジルコニウム、および酸化イットリウムで構成される群から選択され、第２金属酸化物が、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化ジルコニウム、および酸化イットリウムで構成される群から選択され、第２電極が、白金、イリジウム、酸化イリジウム、および窒化チタンで構成される群から選択することができる。

Claims (23)

1. 不揮発性抵抗スイッチングメモリ素子であって、
   第１電極と、
   第２電極と、
   前記第１電極と前記第２電極との間の金属酸化物とを具え、当該金属酸化物が、
   前記金属酸化物の電気的に活性な欠陥を埋める又は空にすることによってスイッチングし、
   ４電子ボルト（ｅＶ）より大きいバンドギャップを有し、
   前記金属酸化物の１００オングストロームの厚さの増加によって少なくとも１ボルトのセット動作用セット電圧を増加し、
   前記メモリ素子のオフ状態で前記金属酸化物の厚さ２０オングストローム当たり０．５ボルト（Ｖ）で測定された１平方センチメートル当たり４０アンペア（Ａ／ｃｍ^２）以下の漏れ電流密度を有し、
   酸化ハフニウム、酸化アルミニウム、酸化ジルコニウムおよび酸化イットリウムから成る群から選択され、
   前記メモリ素子が低い抵抗状態から高い抵抗状態へ、およびその逆へスイッチングすることを特徴とするメモリ素子。
2. 請求項１に記載のメモリ素子において、前記電極の少なくとも１つが貴金属を含むことを特徴とするメモリ素子。
3. 請求項１に記載のメモリ素子において、
   前記第１電極が、窒化チタン、ケイ化物およびシリコンで構成される群から選択され、
   前記第２電極が、白金、ニッケル、イリジウム、酸化イリジウム、窒化チタン、窒化タンタル、ルテニウム、酸化ルテニウム、ルテニウム−チタン合金、ニッケル−チタン合金および窒化タンタル／ニッケル／窒化タンタルのスタックで構成される群から選択されることを特徴とするメモリ素子。
4. 請求項１に記載のメモリ素子において、前記スイッチングが非金属性の導電性パスを用いることを特徴とするメモリ素子。
5. 請求項１に記載のメモリ素子において、前記金属酸化物の抵抗率が温度を低下するにつれて増加することを特徴とするメモリ素子。
6. 請求項１に記載のメモリ素子において、前記スイッチングがトラップによるメカニズムであることを特徴とするメモリ素子。
7. 請求項６に記載のメモリ素子において、前記トラップを充填するメカニズムが、
   セット動作用パーコレーション経路を形成するステップと、
   リセット動作用パーコレーション経路を破壊するステップとを含むことを特徴とするメモリ素子。
8. 請求項１に記載のメモリ素子において、前記金属酸化物がドーパントを含むことを特徴とするメモリ素子。
9. 請求項８に記載のメモリ素子において、前記ドーパントが、希土類金属合金、希土類金属酸化物、ランタン、酸化ランタン、セリウム、酸化セリウム、プラセオジム、酸化プラセオジム、ネオジム、酸化ネオジム、ガドリニウム、酸化ガドリニウム、エルビウム、酸化エルビウム、イッテルビウム、酸化イッテルビウム、ルテチウムおよび酸化ルテチウムの群から選択されることを特徴とするメモリ素子。
10. 請求項８に記載のメモリ素子において、前記ドーパントの第１金属が前記金属酸化物の第２金属と同じ金属であることを特徴とするメモリ素子。
11. 請求項８に記載のメモリ素子において、前記ドーパントが、前記金属酸化物の第２価電子帯または第２伝導帯と５０ｍｅＶ以上異なる第１価電子帯または第１伝導帯を有する深い準位のドーパントであることを特徴とするメモリ素子。
12. 請求項８に記載のメモリ素子において、前記ドーパントが、ハフニウム、酸化ハフニウム、酸素、シリコン、酸化シリコン、窒素、フッ素、クロム、酸化クロム、酸化スカンジウム、酸化イットリウムおよび酸化ニッケルで構成される群から選択されることを特徴とするメモリ素子。
13. 請求項１に記載のメモリ素子において、
    セット動作は、セット電圧が前記メモリ素子に印加され、前記メモリ素子を前記高い抵抗状態から前記低い抵抗状態へスイッチングするステップを含み、
    リセット動作は、リセット電圧が前記メモリ素子に印加され、前記メモリ素子を前記低い抵抗状態から前記高い抵抗状態へスイッチングするステップを含むことを特徴とするメモリ素子。
14. 請求項１３に記載のメモリ素子において、前記リセット電圧が前記メモリ素子の陽極で正であることを特徴とするメモリ素子。
15. 請求項１４に記載のメモリ素子において、前記陽極が前記メモリ素子の第２電極であることを特徴とするメモリ素子。
16. 請求項１３に記載のメモリ素子において、前記セット電圧と前記リセット電圧が異なる相対的な極性を有することを特徴とするメモリ素子。
17. 抵抗スイッチングメモリ素子を形成する方法であって、
    第１電極を形成するステップと、
    前記第１電極より上に金属酸化物を形成するステップであって、当該金属酸化物が、
    前記金属酸化物の電気的に活性な欠陥を埋める又は空にすることによってスイッチングし、
    ４電子ボルト（ｅＶ）より大きいバンドギャップを有し、
    前記金属酸化物の１００オングストロームの厚さの増加によって少なくとも１ボルトのセット動作用セット電圧を増加し、
    前記メモリ素子のオフ状態で前記金属酸化物の厚さ２０オングストローム当たり０．５ボルト（Ｖ）で測定された１平方センチメートル当たり４０アンペア（Ａ／ｃｍ^２）以下の漏れ電流密度を有し、
    酸化ハフニウム、酸化アルミニウム、酸化ジルコニウムおよび酸化イットリウムから成る群から選択されるステップと、
    前記金属酸化物より上に第２電極を形成するステップとを含み、
    前記メモリ素子が低い抵抗状態から高い抵抗状態へ、およびその逆へスイッチングすることを特徴とする方法。
18. 請求項１７に記載の方法において、前記金属酸化物を形成するステップが、物理蒸着法（ＰＶＤ）、原子層堆積（ＡＬＤ）、パルスレーザー堆積法（ＰＬＤ）、化学蒸着法（ＣＶＤ）および蒸着で構成される群から選択されたものを用いて行われることを特徴とする方法。
19. 請求項１７に記載の方法がさらに、前記金属酸化物をアニーリングするステップを含むことを特徴とする方法。
20. 請求項１７に記載の方法がさらに、前記金属酸化物にドーピングするステップを含むことを特徴とする方法。
21. 請求項２０に記載の方法において、前記金属酸化物にドーピングするステップが異種原子価的に前記金属酸化物にドーピングするステップを含むことを特徴とする方法。
22. 請求項１７に記載の方法において、
    前記第１電極が、窒化チタン、ケイ化物およびシリコンで構成される群から選択され、
    前記第２電極が、白金、ニッケル、イリジウム、酸化イリジウム、窒化チタン、窒化タンタル、ルテニウム、酸化ルテニウム、ルテニウム−チタン合金、ニッケル−チタン合金および窒化タンタル／ニッケル／窒化タンタルのスタックで構成される群から選択されることを特徴とする方法。
23. 請求項１７に記載の方法がさらに、前記メモリ素子に形成電圧を印加するステップを含み、前記形成電圧が前記セット電圧より大きいことを特徴とする方法。

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