CN104752608A

CN104752608A - 一种忆阻器及其制备方法

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Publication number: CN104752608A
Application number: CN201310733846.1A
Authority: CN
Inventors: 赵鸿滨; 屠海令; 魏峰; 张艳; 杜军
Original assignee: Beijing General Research Institute for Non Ferrous Metals
Current assignee: Beijing General Research Institute for Non Ferrous Metals
Priority date: 2013-12-26
Filing date: 2013-12-26
Publication date: 2015-07-01

Abstract

本发明提供一种忆阻器及其制备方法。该忆阻器包括顶电极和底电极，顶电极与底电极之间设有单晶氧化铈存储介质层。其制备方法包括：(1)衬底清洗；(2)利用刻蚀技术在衬底上直接形成底电极；(3)利用外延技术在底电极上外延单晶CeO₂薄膜作为阻变功能层材料；(4)在单晶CeO₂薄膜上面形成顶电极。本发明的忆阻器具有高的耐久性、低的操作电压、好的数据保持能力以及免激活特性。本发明的忆阻器具有制备方法简单、成本低并且与传统的CMOS工艺相兼容等优点。

Description

一种忆阻器及其制备方法

技术领域

本发明涉及一种忆阻器及其制备方法，属于非易失性存储器技术领域。

背景技术

存储器是电子产品中用来保存数据、程序以及文件的物理单元。根据数据保持条件的差异，存储器可以被分为易失性存储器和非易失性存储器。对于易失性存储器来说，存储的数据不能在电源关闭后保存，而非易失性存储器却可以。微电子产业长期以来都在寻找一种拥有高存储密度、快速读写、低成本、低能耗的非易失性存储器。

美国的加州大学伯克利分校的华裔的科学家蔡少棠在1971年最早提出了忆阻器的概念。忆阻器，又称记忆电阻。蔡少棠教授在研究电荷、电流、电压和磁通量之间的关系时，推断在电阻、电容和电感器之外，应该还有一种组件，代表着电荷与磁通量之间的关系。这种组件的电阻会随着通过的电流量而改变，而且就算电流停止了，它的电阻仍然会停留在之前的值，直到接受到反向的电流它才会被推回去。虽然在数学模型上忆阻器应该是存在的，但是当时并没有找到什么材料本身就有明显的忆阻器效果。直到2008年，Stanley Williams领军的惠普实验室团队在研究二氧化钛的时候，意外地发现了二氧化钛在某些情况的电子特性比较奇特。Stanley等人发现，一块极薄的二氧化钛被夹在两个电极中间，这些二氧化钛又被分成两个部分，一半是正常的二氧化钛，另一半进行了“掺杂”，少了几个氧原子。因此“掺杂”的那一半带正电，电流通过时电阻比较小，而且当电流从“掺杂”的一边通向正常的一边时，在电场的影响之下缺氧的“掺杂物”会逐渐往正常的一侧游移，使得以整块材料来言，“掺杂”的部分会占比较高的比重，整体的电阻也就会降低。反之，当电流从正常的一侧流向“掺杂”的一侧时，电场会把缺氧的“掺杂物”向回推，电阻就会跟着增加。因此，整个器件就相当于一个滑动变阻器。惠普实验室的研究人员认为这种存储器就是蔡少棠教授所说的忆阻器。

忆阻器由于其在半导体非易失存储上所表现出来的优异性能，比如：简单的存储结构、高的存储密度、快的读写速度、低的成本、低的能耗以及与目前的互补性金属半导体工艺线相兼容，使其成为最有可能替代目前主流的非易失存储技术的存储器。然而由于忆阻器研究时间尚短，材料体系研究不完整，机制机理不够清晰，还需要更多的研究来明确其应用前景。

发明内容

本发明的目的在于提供一种忆阻器，该忆阻器具有优异的忆阻器性能，能适用于超大规模集成电路中的存储部件。

本发明的另一目的在于提供一种所述忆阻器的制备方法，该制备方法简单、成本低，并且能与传统的CMOS工艺相兼容。

为实现上述目的，本发明采用以下技术方案：

一种忆阻器，包括顶电极和底电极，顶电极与底电极之间设有单晶氧化铈薄膜存储介质。该单晶氧化铈存储介质层可以为单层的单晶氧化铈薄膜。

其中，所述氧化铈存储介质层的厚度为5～30nm，优选为10～20nm。

所述顶电极和底电极的厚度分别为30～300nm，优选为50～100nm。

在本发明中，所述顶电极为活性金属电极，并且对氧气有较强的存储能力。这些电极可以为单层金属电极、合金电极、多层金属电极或导电的化合物电极。其中，所述单层金属电极为Al、Cu、Ag、Ti、Ta、Cr或Ni；所述合金电极为Ag-Ti、Ti-Ta、Al-Au或Cr-Ni；所述多层金属电极为Ag/Ti、Pt/Ta、Al/Au或Cr/Ni/Pt；所述导电的化合物电极为TiN、TaN。

所述底电极为与氧化铈薄膜具有较低的晶格错配度，并且通过掺杂获得低电阻率的单质或化合物材料。与氧化铈具有较低晶格错配度的材料可以选择Si、Ge、MgO、Al₂O₃、YSZ、Y₂O₃或STO。用来掺杂的杂质为B、P、Li或Nb。

本发明的忆阻器的结构为垂直结构或交叉阵列结构。

一种所述忆阻器的制备方法，包括以下步骤：

(1)衬底清洗；

(2)利用刻蚀技术在衬底上直接形成底电极；

(3)利用外延技术在底电极上外延单晶CeO₂薄膜作为阻变功能层材料；

(4)在单晶CeO₂薄膜上面形成顶电极。

所述的衬底为经掺杂的Si、Ge、MgO、Al₂O₃、YSZ、Y₂O₃或STO，掺杂元素为B、P、Li或Nb，所述衬底的厚度以满足功用需求为准。

本发明的优点在于：

本发明采用单晶氧化铈薄膜作为阻变功能层，氧化铈在外电场作用下易发生氧化还原反应，可以实现CeO₂与Ce₂O₃之间的稳态转变，通过顶电极是一种氧活性金属、合金或者化合物材料来吸收或者释放氧化铈薄膜中的氧离子，获得了具有稳定电阻转变特性的忆阻器。

本发明的忆阻器具有高的耐久性、低的操作电压、好的数据保持能力以及免激活特性。本发明的忆阻器具有制备方法简单、成本低并且与传统的CMOS工艺相兼容等优点。

附图说明

图1为本发明具有垂直结构的忆阻器的结构示意图。

图2为本发明实施例1的忆阻器的电流-电压特性曲线。

图3为本发明具有交叉阵列结构的忆阻器的结构示意图。

图4为制备本发明实施例2的忆阻器的工艺流程图。

图5为本发明实施例2各步骤对应的结构示意图。

图6为本发明实施例2的氧化铈薄膜的XRD表征图。

图7为本发明实施例2的忆阻器的电流-电压特性曲线。

具体实施方式

以下结合附图和实施例对本发明作进一步说明。

实施例1

图1为本发明的垂直结构的忆阻器的结构示意图，如图1所示，该结构的最下端是衬底101，衬底101用于支撑整个忆阻器的结构，同时衬底作为底电极使用；在衬底101上面外延一层单晶的氧化铈薄膜102，最后在氧化铈薄膜102上面沉积顶电极103。

本发明的垂直结构的忆阻器的制备方法流程，包括如下具体步骤：

1)衬底清洗，衬底为Nb掺杂的SrTiO₃，衬底不仅起到制成整个器件的作用，同时作为底电极使用。

2)利用激光分子束外延在Nb掺杂的SrTiO₃(NSTO)上面外延CeO₂薄膜，沉积前，腔室的真空度在～1×10^-7Pa；沉积过程中激光脉冲频率为1Hz，靶基间距为70mm，沉积过程中的真空度为～3×10^-7Pa，衬底温度为600。C，激光烧蚀能量为2J·em^-2。氧化铈薄膜的厚度为35nm。

3)利用磁控溅射技术在CeO₂薄膜上面沉积顶电极Ta薄膜，厚度为75nm。

采用Keithley4200半导体测试仪对所制备的Ta/CeO₂/NSTO结构的原型忆阻器进行电学分析，测试条件为：测试电压范围为-1.5～1.5V。

图2为Ta/CeO₂/NSTO结构的忆阻器的电流-电压特性曲线。由图中数据可以看出，初始态的Ta/CeO₂/NSTO器件具有较高的电阻，在正向电压加载到～1V时，高电阻态向低电阻态发生转变，当给Ta/CeO₂/NSTO器件加载负向电压时，器件初始为低阻态，表明所制备的Ta/CeO₂/NSTO器件为非易失性器件，在加大负向电压的过程中，当电压到达～-0.7V时，Ta/CeO₂/NSTO器件由低阻态转变成了高电阻态。Ta/CeO₂/NSTO器件具有和忆阻器相似的电学性能，并且无需电激活过程，具有低的转变电压，适用于忆阻器制备技术。

实施例2

在本实施例中，忆阻器为交叉阵列结构，如图3所示。该结构的最下端是衬底301，衬底除了用于支撑整个忆阻器结构外还作为底电极使用；在衬底301上刻蚀出交叉阵列的底电极302(位线)；在底电极302上面外延CeO₂薄膜303；在CeO₂薄膜上面沉积顶电极304。如图4、5所示，其制备过程具体为：

步骤401(对应501)：选择重掺杂单晶硅(111)作为衬底，清洗。

步骤402(对应502)：利用反应离子刻蚀技术(反应气体为CF₃Br)在衬底上直接形成底电极；

步骤403(对应503)：利用激光分子束外延技术外延生长(111)晶向CeO₂薄膜作为阻变功能层材料；具体生长工艺为：沉积前，腔室的真空度在～1×10^-7Pa；沉积过程中激光脉冲频率为1Hz，靶基间距为80mm，沉积过程中的真空度为～3×10^-7Pa，衬底温度为600℃，激光烧蚀能量为3.5J·cm^-2。氧化铈薄膜的厚度为10nm。

步骤404(对应504)：在CeO₂薄膜上面形成厚度为90nm的Ti顶电极，制备得到Ti/CeO₂/Si⁺原型忆阻器器件。

采用Keithley4200半导体测试仪对所制备的Ti/CeO₂/Si⁺结构的原型忆阻器进行电学分析，测试条件为：测试电压范围-3～3V。

首先对CeO₂薄膜XRD表征，结果如图6所示，从XRD图谱中可以看出，在600℃的沉积温度下，不同能量制备的CeO₂薄膜均为单晶薄膜，但是在能量为3.5J·cm^-2时所制备的CeO₂薄膜质量最高。因此本实施例选用3.5J·cm^-2作为沉积过程的能量选择。

图7为Ti/CeO₂/Si⁺结构的忆阻器的电流-电压特性曲线。由图中数据可以看出，初始态的Ti/CeO₂/Si⁺器件具有较高的电阻，在正向电压加载到～2.4V的时候，高电阻态向低电阻态发生转变，当给Ti/CeO₂/Si⁺器件加载负向电压时，器件初始为低阻态，表明所制备的Ti/CeO₂/Si⁺器件为非易失性器件，在加大负向电压的过程中，当电压到达～-1.7V时，Ti/CeO₂/Si⁺器件由低阻态转变成了高电阻态。Ti/CeO₂/Si⁺器件具有和忆阻器相似的电学性能，并且无需电激活过程，具有低的工作电流，适用于忆阻器制备技术。

Claims

1.一种忆阻器，其特征在于，包括顶电极和底电极，顶电极与底电极之间设有单晶氧化铈存储介质层。

2.根据权利要求1所述的忆阻器，其特征在于，所述单晶氧化铈存储介质层的厚度为5～30nm。

3.根据权利要求2所述的忆阻器，其特征在于，所述单晶氧化铈存储介质层的厚度为10～20nm。

4.根据权利要求1所述的忆阻器，其特征在于，所述顶电极和底电极的厚度分别为30～300nm。

5.根据权利要求4所述的忆阻器，其特征在于，所述顶电极和底电极的厚度分别为50～100nm。

6.根据权利要求1～5中任一项所述的忆阻器，其特征在于，所述顶电极为单层金属电极、合金电极、多层金属电极或导电的化合物电极。

7.根据权利要求1～5中任一项所述的忆阻器，其特征在于，所述底电极为经掺杂的Si、Ge、MgO、Al₂O₃、YSZ、Y₂O₃或STO，掺杂元素为B、P、Li或Nb。

8.根据权利要求1所述的忆阻器，其特征在于，所述忆阻器的结构为垂直结构或交叉阵列结构。

9.一种权利要求1所述的忆阻器的制备方法，其特征在于，包括以下步骤：

(1)衬底清洗；

(2)利用刻蚀技术在衬底上直接形成底电极；

(4)在单晶CeO₂薄膜上面形成顶电极。

10.根据权利要求9所述的忆阻器的制备方法，其特征在于，所述的衬底为经掺杂的Si、Ge、MgO、Al₂O₃、YSZ、Y₂O₃或STO，掺杂元素为B、P、Li或Nb。