JP5535530B2

JP5535530B2 - アレイ基板及びアレイ基板の断線修復方法

Info

Publication number: JP5535530B2
Application number: JP2009150220A
Authority: JP
Inventors: 志龍彭
Original assignee: Beijing BOE Optoelectronics Technology Co Ltd
Current assignee: Beijing BOE Optoelectronics Technology Co Ltd
Priority date: 2008-06-25
Filing date: 2009-06-24
Publication date: 2014-07-02
Anticipated expiration: 2029-06-24
Also published as: US8355091B2; US20090322978A1; JP2010009047A; CN101614916B; KR20100002154A; CN101614916A; KR101214437B1

Description

本発明は、液晶ディスプレイに関する。

液晶ディスプレイ（ＬｉｑｕｉｄＣｒｙｓｔａｌＤｉｓｐｌａｙ，ＬＣＤ）は体積が小さく、エネルギー消費が少なく、輻射がないなどのメリットを有し、次第に平面ディスプレイにおいて、主導的地位を占めてきた。液晶ディスプレイの本体構造は、組み合わせられており、液晶層をその間に挟んで配置するアレイ基板とカラーフィルム基板を備える。アレイ基板に走査信号を提供するゲートラインと、データ信号を提供するデータラインと、画素ユニットにおける画素電極と、が形成されている。

液晶ディスプレイの製造工程は、主としてアレイ基板及びカラーフィルム基板を製造するアレイ工程と、アレイ基板及びカラーフィルム基板を組み合わせ、液晶を注入するセル化工程と、後続のダイセット工程とを備える。前記製造工程において、断線はありふれた不良であり、画素不良と比べ、断線不良の発生率は非常に高い。断線不良がセル化工程前に発見された場合、従来技術には、通常は化学気相蒸着修復法（ＣＶＤＲｅｐａｉｒ）でブリッジング修復を行うが、セル化工程後に発見された断線不良に対して、従来技術には、的確に実施できる解決案は提供していない。

発生した断線の構造が通常複雑であり、例えば、断線はデータラインとゲートラインの交差部に位置したり（データライン或いはゲートラインが切断）、又はデータラインと共通電極ラインの交差部に位置する（データライン或いは共通電極ラインが切断）。そのため、セル化工程前に化学気相蒸着法によるブリッジング修復を行うとしても、修復の難度が高く、修復の成功率も高くない。現在の画素構造に基づき、セル化工程後に現れた断線不良に対して、従来技術は不合格（ＮＧ）処理しかできず、廃棄のコストが高い。

従来技術により、画素構造の外周領域に修復ラインを配置するという技術が提案された。しかしながら、実際の使用中、少量であり長い修復ラインを外周領域に配置することでデータライン断線を１〜２本しか修復できないだけではなく、修復の効果も悪く、修復の成功率も低い。

本発明の１つの実施例において、アレイ基板が提案された。当該アレイ基板は相互に平行する複数の第１信号ラインと、相互に平行する複数の第２信号ラインを備え、前記複数の第１信号ラインと複数の第２信号ラインとは交差して幾つかの画素領域を限定する。各画素領域にスイッチデバイスとする薄膜トランジスタと画素電極が形成され、各薄膜トランジスタは１本の第１信号ラインと連結した第１端と、１本の第２信号ラインと連結した第２端と、前記画素電極と連結した第３端とを有する。前記第２信号ラインの延伸方向に隣接する２つの画素領域の間に少なくとも１つの第１クロススティックが形成されており、前記第１クロススティックは、両端がそれぞれ前記２つの画素領域における画素電極と重なり、中部が前記２つの画素領域の間の第１信号ラインと重なる。前記第１信号ラインの延伸方向に隣接する２つの画素領域の間に少なくとも１つの第２クロススティックが形成されており、前記第２クロススティックは、両端がそれぞれ前記２つの画素領域における画素電極と重なり、中部が前記２つの画素領域の間の第２信号ラインと重なる。本発明の実施例において、上記アレイ基板の製造方法も更に提案された。

前記アレイ基板の断線の修復方法は以下のステップを備える。即ち、断線が発生する第１信号ライン、又は第２信号ラインにおける断点の位置を確定するステップと、第１信号ラインに断線が発生した場合、レーザ溶接方法により、前記断点の両側の、前記断点に隣接する２つの第１クロススティックをそれぞれ断線が発生した第１信号ラインの同側における対応する２つの画素電極に連結し、断線が発生した第１信号ラインに連結し、更に、対応する２つの画素電極をその間の第２クロススティックを介して連結し、その後、レーザ切断方法により、対応する２つの画素電極に対応する薄膜トランジスタを失効させるステップと、又は第２信号ラインに断線が発生した場合、レーザ溶接方法により、前記断点の両側の、前記断点に隣接する２つの第２クロススティックをそれぞれ断線が発生した第２信号ラインの同側における対応する２つの画素電極に連結し、断線が発生した第２信号ラインに連結し、更に、対応する２つの画素電極をその間の第１クロススティックで連結し、その後、レーザ切断方法により、対応する２つの画素電極が対応する薄膜トランジスタを失効させるステップである。

本発明の実施例において、その他のアレイ基板が提案された。当該アレイ基板は相互に平行する複数の第１信号ラインと、相互に平行する複数の第２信号ラインを備え、前記複数の第１信号ラインと複数の第２信号ラインとは交差して幾つかの画素領域を限定する。各画素領域にスイッチデバイスとする薄膜トランジスタと画素電極が形成され、各薄膜トランジスタは１本の第１信号ラインと連結した第１端と、１本の第２信号ラインと連結した第２端と、前記画素電極と連結した第３端とを有する。前記第２信号ラインの延伸方向に隣接する２つの画素領域の間に少なくとも２つの第１クロススティックが形成されており、前記第１クロススティックは、両端がそれぞれ前記２つの画素領域における画素電極と重なり、中部が前記２つの画素領域の間の第１信号ラインと重なる。本発明の実施例において、上記アレイ基板の製造方法も更に提案された。

前記アレイ基板の断線の修復方法は以下のステップを備える。即ち、断線が発生する第１信号ラインにおける断点が同一の画素領域の前記第２信号ラインの延伸方向に隣接する２つの第１クロススティックの間に位置することを確定するステップと、レーザ溶接方法により、前記断点の両側の、前記断点に隣接する２つの第１クロススティックをそれぞれ断線が発生した第１信号ラインの同側における対応する画素電極に連結し、断線が発生した第１信号ラインに連結し、その後、レーザ切断方法により、前記画素電極に対応する薄膜トランジスタを失効させるステップである。

本発明に係るＴＦＴ−ＬＣＤ画素構造の第１実施例の構造概略図である。図１のＡ−Ａ方向の断面図である。図１のＢ−Ｂ方向の断面図である。本発明に係るＴＦＴ−ＬＣＤ画素構造の第２実施例の構造概略図である。本発明に係るＴＦＴ−ＬＣＤ画素構造の第３実施例の構造概略図である。本発明に係る液晶ディスプレイ断線修復方法の第１実施例の概略図である。本発明に係る液晶ディスプレイ断線修復方法の第２実施例の概略図である。本発明に係る液晶ディスプレイ断線修復方法の第３実施例の概略図である。本発明に係る液晶ディスプレイ断線修復方法の第４実施例の概略図である。

これから、図と実施例により、本発明の実施形態に対して更なる詳細な説明をする。

図１は本発明に係るＴＦＴ−ＬＣＤ画素構造の第１実施例の構造概略図である。図２は図１のＡ−Ａ方向の断面図であり、図３は図１のＢ−Ｂ方向の断面図である。

図１、２、３に示すように、本実施例のＴＦＴ−ＬＣＤ画素構造は、ゲートライン１と、データライン２と、画素電極３と、薄膜トランジスタ（ＴＦＴ）とを備える。相互に交差するゲートライン１とデータライン２は幾つかの画素領域を限定し、ＴＦＴは両者の交差部に形成される。この画素構造は、画素電極３が画素領域に形成され、ゲートライン１と共にメモリコンデンサに形成するため、メモリコンデンサがゲートライン（ＣｓｔＯｎＧａｔｅ）に位置する画素構造である。本実施例のＴＦＴ構造は、例えば、少なくとも基板に形成されたゲート電極と、ゲート電極の上方に位置するソース電極及びドレイン電極とを備え、ゲート電極はゲートライン１に連結し、ソース電極はデータライン２に連結し、ドレイン電極はパッシベーション層のビアーホールを介して画素電極３に連結する。

本実施例において、一つの画素の行において２つの隣接する画素電極３の間に、少なくとも１つの第１クロススティック４が形成されており、一つの画素の列において２つの隣接する画素電極３の間に、少なくとも１つの第２クロススティック５が形成されている。第１クロススティック４は、一端がデータライン２の左側の画素電極３と重なり、他端がデータライン２の右側の画素電極３と重なり、中部がデータライン２と重なる。第２クロススティック５は、一端がゲートライン１の上側の画素電極３と重なり、他端がゲートライン１の下側の画素電極３と重なり、中部がゲートライン１と重なる。

本実施例において、２つの隣接する画素領域間の第１クロススティック４は１つ、２つ、又は複数であってよく、第１クロススティック４とゲートライン１とは同じ層にあり、且つ両者は同一のパターニング工程で形成できる。第１クロススティック４はゲートライン１と平行する水平クロススティックであり、その幅は５μｍよりも大きく、左右隣接する２つの画素領域の間に配置され、且つデータライン３を跨って設置する橋状構成のように形成されることが望ましい。具体的は図２に示すように、本実施例において、第１クロススティック４は基板Ｓに形成され、ゲート絶縁層１１は第１クロススティック４に形成されて基板全体を被覆し、データライン２はゲート絶縁層１１に形成され、パッシベーション層１２はデータライン２に形成されて基板全体を被覆し、２つの画素電極３はパッシベーション層１２に形成されてデータライン２の両側に位置する。

類似的に、本実施例において、２つの隣接する画素領域間の第２クロススティック５は１つ、２つ、又は複数であってよく、第２クロススティック５とデータライン２とは同じ層にあり、且つ両者は同一のパターニング工程で形成できる。第２クロススティック５はデータライン２と平行する垂直クロススティックであり、その幅は５μｍよりも大きく、上下隣接する２つの画素領域の間に配置され、且つゲートライン１を跨って設置する橋状構成のように形成されることが望ましい。具体的は図３に示すように、本実施例において、ゲートライン１は基板Ｓに形成され、ゲート絶縁層１１はゲートライン１に形成されて基板全体を被覆し、第２クロススティック５はゲート絶縁層１１に形成されてゲートライン１の上方に位置し、パッシベーション層１２は第２クロススティック５に形成されて基板全体を被覆し、２つの画素電極３はパッシベーション層１２に形成され、その１つの画素電極３はゲートライン１の片側に位置し、もう１つの画素電極３はゲートライン１の他側に位置してゲートライン１と部分的に重なる。

例えば、液晶ディスプレイの製造工程において、データラインの断線不良が発生した場合、まずデータラインの断点を確定し、次にレーザ溶接工程によりデータライン断点の上側にある第１クロススティックとデータラインの左側（又は右側）にある画素電極とを溶接し、データライン断点の下側にある第１クロススティックとデータラインの左側（又は右側）にある画素電極とを溶接し、データラインの左側（又は右側）にある２つの画素電極をその間に配置された第２クロススティックを介して溶接し、データライン断点の両側のデータラインを上側にある第１クロススティックと、画素電極と、第２クロススティックと、画素電極と、下側にある第１クロススティックとを介して再連結させる。また、例えば、液晶ディスプレイの製造工程において、ゲートラインの断線不良が発生した場合、まずゲートラインの断点を確定し、次にレーザ溶接工程によりゲートライン断点の左側にある第２クロススティックとゲートラインの下側（又は上側）にある画素電極とを溶接し、断点の右側にある第２クロススティックとゲートラインの下側（又は上側）にある画素電極とを溶接し、ゲートラインの下側（又は上側）にある２つの画素電極をその間に配置された第１クロススティックを介して溶接し、ゲートライン断点の両側のゲートラインを左側にある第２クロススティックと、画素電極と、第１クロススティックと、画素電極と、右側にある第２クロススティックとを介して再連結させる。

本実施例では、メモリコンデンサがゲートライン（ＣｓｔＯｎＧａｔｅ）における画素構造だけに対して説明したが、実際の使用中、本実施例の上記技術案はこれに限らず、メモリコンデンサが共通電極ライン（ＣｓｔＯｎＣｏｍｍｏｎ）における画素構造にも同様に適用できる。

図４は本発明に係るＴＦＴ−ＬＣＤ画素構造の第２実施例の構造概略図である。図４に示すように、本実施例のＴＦＴ−ＬＣＤ画素構造の本体構造は第１実施例と殆ど同じであり、本実施例において一つの画素の行において２つの隣接する画素電極３の間に、少なくとも２つの第１クロススティック４が形成される点で、第１実施例と違う。各第１クロススティック４の構造形式は第１実施例と同じであるため、説明を省略する。

液晶ディスプレイの製造工程において、データラインの断線不良が発生した場合、まずデータラインの断点を確定し、次にレーザ溶接によりデータライン断点の上側にある第１クロススティックとデータラインの左側（又は右側）にある画素電極とを溶接し、データライン断点の下側にあるもう１つの第１クロススティックとデータラインの左側（又は右側）にある画素電極とを溶接し、データライン断点の両側のデータラインを上側にある第１クロススティックと、画素電極と、下側にある第１クロススティックとを介して再連結させる。

また、第２実施例を第１実施例と組み合わせて新しい技術案を形成することも可能である。例えば、一つの画素の行において２つの隣接する画素電極の間に、２つの第１クロススティックが形成されており、一つの画素の列において２つの隣接する画素電極の間に、１つの第２クロススティックが形成されている。液晶ディスプレイの製造工程において、データラインの断線不良が発生した場合、まず断点の位置を確定する。データライン断点が同一の画素電極の２つの第１クロススティックの間に位置する場合、上記第２実施例の修復方法により、２つの第１クロススティックと１つの画素電極を介してデータラインを再連結させる。一方、データライン断点が隣接する画素電極の２つの第１クロススティックの間に位置する場合、上記第１実施例の修復方法により、１つの画素電極の第１クロススティックと、２つの画素電極の間の第２クロススティックと、もう１つの画素電極の第１クロススティックとを介してデータラインを再連結させる。

図５は本発明に係るＴＦＴ−ＬＣＤ画素構造の第３実施例の構造概略図である。図５に示すように、本実施例のＴＦＴ−ＬＣＤ画素構造の本体構造は第１実施例と殆ど同じであり、本実施例には、一つの画素の列において２つの隣接する画素電極３の間に、少なくとも２つの第２クロススティック５が形成される点で第１実施例と違う。各第２クロススティック５の構造形式は第１実施例と同じであるため、説明を省略する。

液晶ディスプレイの製造工程において、ゲートラインの断線不良が発生した場合、まずゲートラインの断点を確定し、次にレーザ溶接によりゲートライン断点の左側にある第２クロススティックとゲートラインの下側（又は上側）にある画素電極とを溶接し、断点の右側にある第２クロススティックとゲートラインの下側（又は上側）にある画素電極とを溶接し、ゲートライン断点の両側のゲートラインを左側にある第２クロススティックと、画素電極と、右側にある第２クロススティックとを介して再連結させる。

また、第３実施例を第１実施例と組み合わせて新しい技術案を形成することも可能である。例えば、一つの画素の列において、２つの隣接する画素電極の間に、２つの第２クロススティックが形成されており、一つの画素の行において２つの隣接する画素電極の間に、１つの第１クロススティックが形成されている。液晶ディスプレイの製造工程において、ゲートラインの断線不良が発生した場合、まずゲートライン断点の位置を確定する。ゲートライン断点が同一の画素電極の２つの第２クロススティックの間に位置する場合、上記第３実施例の修復方法により、２つの第２クロススティックと１つの画素電極を介してゲートラインを再連結させる。一方、ゲートライン断点が隣接する画素電極の２つの第２クロススティックの間に位置する場合、上記第１実施例の修復方法により、１つの画素電極の第２クロススティックと、２つの画素電極の間の第１クロススティックと、もう１つの画素電極の第２クロススティックとを介してゲートラインを再連結させる。

ここで以下のことを説明する。即ち、上記実施例において、ゲートラインの断線、またはデータラインの断線を修復するとき、画素電極が導電層として利用されるため、修復工程には、対応する画素領域のＴＦＴを失効させるステップを更に備える。本発明においてクロススティックが配置されることにより開口率がある程度低減するが、サイズが大きい液晶ディスプレイでは、開口率の低減程度はわずかであるため、表示の質に与える影響は小さい。従って、本発明は特にサイズが大きく、開口率に対する要求が厳しくない液晶ディスプレイに適用する。例えば、サイズが１５０μｍ×３００μｍである画素電極に対して、１つの画素領域に４つのクロススティックが配置され、各クロススティックと画素電極の重なる面積が５μｍ×５μｍであることをもとにして計算すると、有効な画素電極の面積は１５０μｍ×３００μｍ−４×５μｍ×５μｍ＝４４９００μｍ^２あり、画素電極の面積は０．２２％しか減少しない。

本発明の上記実施例において、ＴＦＴ−ＬＣＤ画素構造が提供された。隣接する画素領域の間に連結を修復するためのクロススティックが配置され、液晶ディスプレイの製造工程において断線不良が発生する場合に、ゲートラインの断線不良とデータラインの断線不良のいずれかに対しても、本発明のクロススティックで断線修復を行うことができる。断線修復はアレイ工程の最後に行ってもよく、従来の化学気相蒸着修復法によるブリッジング修復が失敗した後に行ってもよく、更にセル化工程後に行ってもよい。断線不良を画素点不良に修復することにより、本発明は液晶ディスプレイ製造工程において断線不良による廃棄コストを最大限に低減した。

次に、具体的な実施例により画素構造の製造方法を更に説明する。以下の説明において、本発明のパターニング工程はフォトレジストの塗布と、マスキングと、露光と、エッチングと、剥離などの工程を備える。

本発明に係るＴＦＴ−ＬＣＤ画素構造の製造方法の第１実施例は下記のステップを備える。即ち、
ステップ１１：基板にゲート金属層を堆積し、パターニング工程によりゲート金属層に対してパターニングを行い、基板にゲートラインとゲート電極パターンを形成するとともに、一つの画素の行において２つの隣接する画素領域の間に、少なくとも１つの第１クロススティックパターンを形成し、前記第１クロススティックは、一端が左側の形成する画素電極と重なり、他端が右側の形成する画素電極と重なり、中部が形成するデータラインと重なる。
ステップ１２：ステップ１１を経た基板にゲート絶縁層と、半導体層と、ドップ半導体層とを連続に堆積し、パターニング工程により半導体層とドップ半導体層に対してパターニングを行い、ゲート電極に活性層パターンを形成する。
ステップ１３：ステップ１２を経た基板にソースドレイン金属層を堆積し、パターニング工程によりソースドレイン金属層に対してパターニングを行い、データラインと、ソース電極と、ドレイン電極と、ＴＦＴチャネル領域パターンとを形成するとともに、一つの画素の列において２つの隣接する画素領域の間に少なくとも１つの第２クロススティックパターンを形成し、前記第２クロススティックは、一端が上側の形成する画素電極と重なり、他端が下側の形成する画素電極と重なり、中部がゲートラインと重なる。
ステップ１４：ステップ１３を経た基板にパッシベーション層を堆積し、パターニング工程によりパッシベーション層に対してパターニングを行い、ドレイン電極の位置にパッシベーション層のビアーホールを形成する。
ステップ１５：ステップ１４を経た基板に透明導電層を堆積し、パターニング工程により透明導電層に対してパターニングを行って画素電極を形成し、画素電極はパッシベーション層のビアーホールを介してドレイン電極と連結する。

本発明に係るＴＦＴ−ＬＣＤ画素構造の製造方法の第２実施例は下記のステップを備える。即ち、
ステップ２１：基板にゲート金属層を堆積し、パターニング工程によりゲート金属層に対してパターニングを行い、基板にゲートラインとゲート電極パターンを形成するとともに、一つの画素の行において２つ隣接する画素領域の間に、少なくとも２つの第１クロススティックパターンを形成し、前記第１クロススティックは、一端が左側の形成する画素電極と重なり、他端が右側の形成する画素電極と重なり、中部が形成するデータラインと重なる。
ステップ２２：ステップ２１を経た基板にゲート絶縁層と、半導体層と、ドップ半導体層とを連続に堆積し、パターニング工程により半導体層とドップ半導体層に対してパターニングを行い、ゲート電極に活性層パターンを形成する。
ステップ２３：ステップ２２を経た基板にソースドレイン金属層を堆積し、パターニング工程によりソースドレイン金属層に対してパターニングを行い、データラインと、ソース電極と、ドレイン電極と、ＴＦＴチャネル領域パターンとを形成する。
ステップ２４：ステップ２３を経た基板にパッシベーション層を堆積し、パターニング工程によりパッシベーション層に対してパターニングを行い、ドレイン電極の位置にパッシベーション層のビアーホールを形成する。
ステップ２５：ステップ２４を経た基板に透明導電層を堆積し、パターニング工程により透明導電層に対してパターニングを行って画素電極を形成し、画素電極はパッシベーション層のビアーホールを介してドレイン電極と連結する。

本発明に係るＴＦＴ−ＬＣＤ画素構造の製造方法の第３実施例は下記のステップを備える。即ち、
ステップ３１：基板にゲート金属層を堆積し、パターニング工程によりゲート金属層に対してパターニングを行い、基板にゲートラインとゲート電極パターンを形成する。
ステップ３２：ステップ３１を経た基板にゲート絶縁層と、半導体層と、ドップ半導体層とを連続に堆積し、パターニング工程により半導体層とドップ半導体層に対してパターニングを行い、ゲート電極に活性層パターンを形成する。
ステップ３３：ステップ３２を経た基板にソースドレイン金属層を堆積し、パターニング工程によりソースドレイン金属層に対してパターニングを行い、データラインと、ソース電極と、ドレイン電極と、ＴＦＴチャネル領域パターンとを形成するとともに、一つの画素の列において２つの隣接する画素領域の間に、少なくとも２つの第２クロススティックパターンを形成し、前記第２クロススティックは、一端が上側の形成する画素電極と重なり、他端が下側の形成する画素電極と重なり、中部がゲートラインと重なる。
ステップ３４：ステップ３３を経た基板にパッシベーション層を堆積し、パターニング工程によりパッシベーション層に対してパターニングを行い、ドレイン電極の位置にパッシベーション層のビアーホールを形成する。
ステップ３５：ステップ３４を経た基板に透明導電層を堆積し、パターニング工程により透明導電層に対してパターニングを行って画素電極を形成し、画素電極はパッシベーション層のビアーホールを介してドレイン電極と連結する。

本発明の上記実施例において、ただ５回のパターニング工程を例として説明したが、本実施例の第１クロススティックパターンとゲートラインパターンとは同時に形成され、第２クロススティックパターンとデータラインパターンとは同時に形成されるため、実際の使用中、本発明の技術案は４回ないし３回のパターニング工程にも完全に適用できる。

本発明に係る液晶ディスプレイ断線修復方法に対応するＴＦＴ−ＬＣＤ画素構造は、例えば図１、４、５に示された実施例、またはそれらの組み合せである。本発明の実施例に採用された上記レーザ溶接方法は、レーザによる高温を利用し、上層と下層の金属薄膜を溶解するとともに、当該上下２層の金属薄膜間の絶縁層にビアーホールを形成し、溶解された２層の金属薄膜を当該ビアーホールを介して連結させるという方法である。

次は断線修復の具体的な実施例により、本発明の技術案を更に説明する。

本発明に係る液晶ディスプレイ断線修復方法の第１実施例は下記のステップを備える。即ち、
ステップ１１１：データライン断点の位置を確定する。
ステップ１１２：前記データライン断点の位置に基づき、一つの画素の列において第１画素領域、第２画素領域という２つの隣接する画素領域を選択し、前記２つの画素領域はいずれも前記データラインの同一側に位置する。
ステップ１１３：レーザ溶接方法により、前記第１画素領域に位置する画素電極を第１クロススティックと溶接し、且つ前記第１クロススティックを前記データライン断点の片側のデータラインと溶接し、データライン断点の片側のデータラインと第１画素領域内の画素電極との連結を設ける。
ステップ１１４：レーザ溶接方法により、前記第２画素領域に位置する画素電極を第１クロススティックと溶接し、且つ前記第１クロススティックを前記データライン断点の他側のデータラインと溶接し、データライン断点の他側のデータラインと第２画素領域内の画素電極との連結を設ける。
ステップ１１５：レーザ溶接方法により、前記第１画素領域に位置する画素電極を第２クロススティックと溶接し、前記第２画素領域に位置する画素電極を同一の第２クロススティックと溶接し、２つの画素領域内の画素電極の連結を設ける。
ステップ１１６：レーザ切断方法により、前記第１画素領域と第２画素領域内のＴＦＴを失効させる。

図６は本発明に係る液晶ディスプレイ断線修復方法の第１実施例の概略図である。図６に示すように、本実施例における画素構造は本発明に係るＴＦＴ−ＬＣＤ画素構造の第１実施例（図１）のと同じである。セル化工程前、或いはセル化工程後の検出工程でデータラインの断線不良が発見されたとき、データラインの断線不良により、データラインに輝線が現れる。まずデータライン断点６の位置を測定し、次にデータライン断点６の位置に基づいて一つの画素の列から上の画素領域（第１画素領域とする）と下の画素領域（第２画素領域とする）という２つの隣接する画素領域を選択し、前記２つの画素領域はいずれもデータラインの同一側（例えば左側）に位置する。レーザ溶接方法により、上の画素領域に位置する第１クロススティック４１をデータライン断点６の上側のデータラインと溶接して溶接点ａを形成し、第１クロススティック４１を上の画素領域に位置する画素電極３１と溶接して溶接点ｂを形成し、データライン断点６の上側のデータラインを溶接点ａと、第１クロススティック４１と、溶接点ｂとを介して画素電極３１に連結させる。レーザ溶接方法により、下の画素領域に位置する第１クロススティック４２をデータライン断点６の下側のデータラインと溶接して溶接点ｃを形成し、第１クロススティック４２を下の画素領域に位置する画素電極３２と溶接して溶接点ｄを形成し、データライン断点６の下側のデータラインを溶接点ｃと、第１クロススティック４２と、溶接点ｄとを介して画素電極３２に連結させる。レーザ溶接方法により、上の画素領域に位置する画素電極３１を第２クロススティック５の一端と溶接して溶接点ｅを形成し、下の画素領域に位置する画素電極３２を第２クロススティック５の他端と溶接して溶接点ｆを形成し、画素電極３１と画素電極３２を溶接点ｅと、第２クロススティック５と、溶接点ｆとを介して連結させる。こうして、データライン断点６両側のデータラインは溶接点ａと、第１クロススティック４１と、溶接点ｂと、画素電極３１と、溶接点ｅと、第２クロススティック５と、溶接点ｆと、画素電極３２と、溶接点ｄと、第１クロススティック４２と、溶接点ｃとを介して再連結し、データライン断線の修復が実現された。最後に、レーザ切断方法により上の画素領域と下の画素領域内のＴＦＴを失効させ、輝線不良を画素点不良に修復する。明らかに、本実施例におけるステップ１１３〜１１６はただ一種の実施形態に対する説明であり、実際の使用中、任意の順序で実施してもよい。

本発明に係る液晶ディスプレイ断線修復方法の第２実施例は下記のステップを備える。即ち、
ステップ１２１：ゲートライン断点の位置を確定する。
ステップ１２２：前記ゲートライン断点の位置に基づき、一つの画素の行において第１画素領域、第２画素領域という２つの隣接する画素領域を選択し、前記２つの画素領域はいずれも前記ゲートラインの同一側に位置する。
ステップ１２３：レーザ溶接方法により、前記第１画素領域に位置する画素電極を第２クロススティックと溶接し、且つ前記第２クロススティックを前記ゲートライン断点の片側のゲートラインと溶接し、ゲートライン断点の片側のゲートラインと第１画素領域内の画素電極との連結を設ける。
ステップ１２４：レーザ溶接方法により、前記第２画素領域に位置する画素電極を第２クロススティックと溶接し、且つ前記第２クロススティックを前記ゲートライン断点の他側のゲートラインと溶接し、ゲートライン断点の他側のゲートラインと第２画素領域内の画素電極との連結を設ける。
ステップ１２５：レーザ溶接方法により、前記第１画素領域に位置する画素電極を第１クロススティックと溶接し、前記第２画素領域に位置する画素電極を同一の第１クロススティックと溶接し、２つの画素領域内の画素電極の連結を設ける。
ステップ１２６：レーザ切断方法により、前記第１画素領域と第２画素領域内のＴＦＴを失効させる。

図７は本発明に係る液晶ディスプレイ断線修復方法の第２実施例の概略図である。図７に示すように、本実施例における画素構造は、本発明に係るＴＦＴ−ＬＣＤ画素構造の第１実施例（図１）のと同じである。セル化工程前、或いはセル化工程後の検出工程においてゲートラインの断線不良が発見されたとき、ゲートラインの断線不良により、ゲートラインに輝線が現れる。まずゲートライン断点７の位置を測定し、次にゲートライン断点７の位置に基づいて一つの画素の行から左の画素領域（第１画素領域とする）と右の画素領域（第２画素領域とする）という２つの隣接する画素領域を選択し、前記２つの画素領域はいずれもゲートラインの同一側（例えば下側）に位置する。レーザ溶接方法により、左の画素領域に位置する第２クロススティック５１をゲートライン断点７の左側のゲートラインと溶接して溶接点ａを形成し、第２クロススティック５１を左の画素領域に位置する画素電極３１と溶接して溶接点ｂを形成し、ゲートライン断点７の左側のゲートラインを溶接点ａと、第２クロススティック５１と、溶接点ｂとを介して画素電極３１に連結させる。レーザ溶接方法により、右の画素領域に位置する第２クロススティック５２をゲートライン断点７の右側のゲートラインと溶接して溶接点ｃを形成し、第２クロススティック５２を右の画素領域に位置する画素電極３２と溶接して溶接点ｄを形成し、ゲートライン断点７の右側のゲートラインを溶接点ｃと、第２クロススティック５２と、溶接点ｄとを介して画素電極３２に連結させる。レーザ溶接方法により、左の画素領域に位置する画素電極３１を第１クロススティック４の一端と溶接して溶接点ｅを形成し、右の画素領域に位置する画素電極３２を第１クロススティック４の他端と溶接して溶接点ｆを形成し、画素電極３１と画素電極３２を溶接点ｅと、第１クロススティック４と、溶接点ｆとを介して連結させる。こうして、ゲートライン断点７両側のデータラインは溶接点ａと、第２クロススティック５１と、溶接点ｂと、画素電極３１と、溶接点ｅと、第１クロススティック４と、溶接点ｆと、画素電極３２と、溶接点ｄと、第２クロススティック５２と、溶接点ｃとを介して再連結し、ゲートライン断線の修復が実現された。最後に、レーザ切断方法により左の画素領域と右の画素領域内のＴＦＴを失効させ、輝線不良を画素点不良に修復する。明らかに、本実施例におけるステップ１２３〜１２６は一種の実施形態に対する説明だけであり、実際の使用中、任意の順序で実施してもよい。

本発明に係る液晶ディスプレイ断線修復方法の第３実施例は下記のステップを備える。即ち、
ステップ１３１：データライン断点の位置を確定する。
ステップ１３２：前記データライン断点の位置に基づき、データライン断点が位置する断点画素領域を選択する。
ステップ１３３：レーザ溶接方法により、前記データライン断点の片側のデータラインを当該側に位置する第１クロススティックと溶接し、且つ前記第１クロススティックを前記断点画素領域に位置する画素電極と溶接する。レーザ溶接方法により、前記データライン断点の他側のデータラインを当該側に位置する第１クロススティックと溶接し、且つ前記第１クロススティックを前記断点画素領域に位置する画素電極と溶接する。データライン断点の両側のデータラインと同一の画素電極との連結を設ける。
ステップ１３４：レーザ切断方法により、前記断点画素領域内のＴＦＴを失効させる。

図８は本発明に係る液晶ディスプレイ断線修復方法の第３実施例の概略図である。図８に示すように、本実施例における画素構造は本発明に係るＴＦＴ−ＬＣＤ画素構造の第２実施例（図４）のと同じである。まずデータライン断点６の位置を測定し、次にデータライン断点６の位置に基づいて断点画素領域を確定し、当該断点画素領域はデータラインの片側（例えば、左側）に位置する。レーザ溶接方法により、断点画素領域に位置する第１クロススティック４１をデータライン断点６の上側のデータラインと溶接して溶接点ａを形成し、第１クロススティック４１を断点画素領域に位置する画素電極３と溶接して溶接点ｂを形成し、データライン断点６の上側のデータラインを溶接点ａと、第１クロススティック４１と、溶接点ｂとを介して画素電極３に連結させる。レーザ溶接方法により、断点画素領域に位置する第１クロススティック４２をデータライン断点６の下側のデータラインと溶接して溶接点ｃを形成し、第１クロススティック４２を断点画素領域に位置する画素電極３と溶接して溶接点ｄを形成し、データライン断点６の下側のデータラインを溶接点ｃと、第１クロススティック４２と、溶接点ｄとを介して画素電極３２に連結させる。こうして、データライン断点６両側のデータラインは溶接点ａと、第１クロススティック４１と、溶接点ｂと、画素電極３と、溶接点ｄと、第１クロススティック４２と、溶接点ｃとを介して再連結し、データライン断線の修復が実現された。最後に、レーザ切断方法により断点画素領域内のＴＦＴを失効させ、輝線不良を画素点不良に修復する。明らかに、本実施例におけるステップ１３３、１３４はただ一種の実施法に対する説明であり、実際の使用中、任意の順序で実施してもよい。

本発明に係る液晶ディスプレイ断線修復方法の第４実施例は下記のステップを備える。即ち、
ステップ１４１：ゲートライン断点の位置を確定する。
ステップ１４２：前記ゲートライン断点の位置に基づき、ゲートライン断点が位置する断点画素領域を選択する。
ステップ１４３：レーザ溶接方法により、前記ゲートライン断点の片側のゲートラインを当該側に位置する第２クロススティックと溶接し、且つ前記第２クロススティックを前記断点画素領域に位置する画素電極と溶接する。レーザ溶接方法により、前記ゲートライン断点の他側のゲートラインを当該側に位置する第２クロススティックと溶接し、且つ前記第２クロススティックを前記断点画素領域に位置する画素電極と溶接する。ゲートライン断点の両側のゲートラインと同一の画素電極との連結を設ける。
ステップ１４４：レーザ切断方法により、前記断点画素領域内のＴＦＴを失効させる。

図９は本発明に係る液晶ディスプレイ断線修復方法の第４実施例の概略図である。図９に示すように、本実施例における画素構造は本発明に係るＴＦＴ−ＬＣＤ画素構造の第３実施例（図５）のと同じである。まずゲートライン断点７の位置を測定し、次にゲートライン断点７の位置に基づいて断点画素領域を確定し、当該断点画素領域はゲートラインの片側（例えば、下側）に位置する。レーザ溶接方法により、断点画素領域に位置する第２クロススティック５１をゲートライン断点７の左側のゲートラインと溶接して溶接点ａを形成し、第２クロススティック５１を断点画素領域に位置する画素電極３と溶接して溶接点ｂを形成し、ゲートライン断点７の左側のデータラインを溶接点ａと、第２クロススティック５１と、溶接点ｂとを介して画素電極３に連結させる。レーザ溶接方法により、断点画素領域に位置する第２クロススティック５２をゲートライン断点７の右側のゲートラインと溶接して溶接点ｃを形成し、第２クロススティック５２を断点画素領域に位置する画素電極３と溶接して溶接点ｄを形成し、ゲートライン断点７の右側のゲートラインを溶接点ｃと、第２クロススティック５２と、溶接点ｄとを介して画素電極３２に連結させる。こうして、ゲートライン断点７両側のゲートラインは溶接点ａと、第２クロススティック５１と、溶接点ｂと、画素電極３と、溶接点ｄと、第２クロススティック５２と、溶接点ｃとを介して再連結し、ゲートライン断線の修復が実現された。最後に、レーザ切断方法により断点画素領域内のＴＦＴを失効させ、輝線不良を画素点不良に修復する。明らかに、本実施例におけるステップ１４３、１４４は一種の実施形態に対する説明だけであり、実際の使用中、任意の順序で実施してもよい。

本発明に係る液晶ディスプレイ断線修復方法の第５実施例は下記のステップを備える。即ち、
ステップ１５１：データライン断点の位置を確定する。
ステップ１５２：データライン断点は同一の画素電極の２つの第１クロススティックの間に位置するか否かを判断し、その間に位置する場合はステップ１５３を行い、位置しない場合はステップ１５４を行う。
ステップ１５３：断線修復方法の第３実施例におけるステップ１３２〜１３４を行う。
ステップ１５４：断線修復方法の第１実施例におけるステップ１１２〜１１６を行う。

本実施例は本発明に係る液晶ディスプレイ断線修復方法の第１実施例と第３実施例との組み合わせによって形成された技術案であり、その画素構造の特徴は、一つの画素の行において２つの隣接する画素電極の間に、２つの第１クロススティックが形成され、一つの画素の列において２つの隣接する画素電極の間に、一つの第２クロススティックが形成されることである。

本発明に係る液晶ディスプレイ断線修復方法の第６実施例は下記のステップを備える。即ち、
ステップ１６１：ゲートライン断点の位置を確定する。
ステップ１６２：データライン断点は同一の画素電極の２つの第２クロススティックの間に位置するか否かを判断し、その間に位置する場合はステップ１６３を行い、位置しない場合はステップ１６４を行う。
ステップ１６３：断線修復方法の第４実施例におけるステップ１４２〜１４４を行う。
ステップ１６４：断線修復方法の第２実施例におけるステップ１２２〜１２６を行う。

本実施例は本発明に係る液晶ディスプレイ断線修復方法の第２実施例と第４実施例との組み合わせによって形成されたものであり、その画素構造の特徴は、一つの画素の列において２つの隣接する画素電極の間に、２つの第２クロススティックが形成され、一つの画素の列において２つの隣接する画素電極の間に、１つの第１クロススティックが形成されることである。

本発明の上記実施例において、レーザ切断方法によりＴＦＴを失効させるのに、ゲート電極を切断してゲート電極切断点を形成する方法を利用し、ゲート電極とゲートラインとの連結を切断してもよく（図６に示されたゲート電極切断点Ｋ１）、ソース電極を切断してソース電極切断点を形成する方法を利用し、ソース電極とデータラインとの連結を切断してもよく（図１２に示されたソース電極切断点Ｋ２）、ドレイン電極を切断してドレイン電極切断点を形成する方法を利用し、ドレイン電極と画素電極との連結を切断してもよく（図７に示されたドレイン電極切断点Ｋ３）、上記方法のいずれかによっても、当該画素点のＴＦＴは作動できなくなる。本発明においてゲート電極、ソース電極、又はドレイン電極を切断するのは、画素電極を導電層として切断点の再連結を実現し、当該画素電極は再度表示に関与することができないからである。よって、対応する電極を切断する方法により。当該画素点をノーマリホワイトモードでライトスポットを呈させ、ノーマリブラックモードでダックスポットを呈させる。

本発明に係る液晶ディスプレイ断線修復方法は従来の化学気相蒸着ブリッジング技術と異なり、クロススティックと画素電極を導電層として、レーザ溶接とレーザ切断を組み合わせてゲートライン断線、又はデータライン断線を修復する技術案が提供された。導電層とするクロススティックによりゲートライン、又はデータラインと画素電極との連結を設け、導電層とする画素電極によりクロススティック間の連結を設け、ゲートラインの断線不良を画素点不良に修復し、即ち輝線欠陥をブライトスポット、又はダックスポット欠陥に修復する。本発明の断線修復はアレイ工程の最後に行ってもよく、従来の化学気相蒸着修復法でのブリッジング修復が失敗した後に行ってもよく、更にセル化工程後に行ってもよい。断線不良を画素点不良に修復することにより、欠陥のある液晶ディスプレイのレベルを向上させ、液晶ディスプレイ製造工程において断線不良による廃棄コストを最大限に低減した。本発明の上記実施例から分かるように、従来の化学気相蒸着ブリッジング修復においてレーザ溶接工程とフィルムコーティング工程を行うことと比べ、本発明の断線修復においてレーザ溶接しか行わないため、断線修復の方法は簡単であり、修復の成功率は高く、複雑な断線状況の修復に適用でき、適用の潜在力が大きい。

上記実施例は本発明の技術案を説明するものであり、限定するものではない。最良な実施形態を参照して本発明を詳細に説明したが、当業者にとって、必要に応じて異なる材料や設備などをもって本発明を実現できる。即ち、その精神を逸脱しない範囲内において種種の形態で実施しえるものである。

１ゲートライン
２データライン
３画素電極
４第１クロススティック
５第２クロススティック
６データライン断点
７ゲートライン断点

Claims

相互に平行する複数の第１信号ラインと、相互に平行する複数の第２信号ラインとを備えるアレイ基板であって、
前記複数の第１信号ラインと複数の第２信号ラインとは交差して幾つかの画素領域を限定し、各画素領域にスイッチデバイスとする薄膜トランジスタと画素電極が形成され、各薄膜トランジスタは１本の第１信号ラインと連結した第１端と、１本の第２信号ラインと連結した第２端と、前記画素電極と連結した第３端とを有し、
前記第２信号ラインの延伸方向に隣接する２つの画素領域の間に少なくとも１つの第１クロススティックが形成されており、前記第１クロススティックは、両端がそれぞれ前記２つの画素領域における画素電極と重なり、中部が前記２つの画素領域の間の第１信号ラインと重なり、
前記第１信号ラインの延伸方向に隣接する２つの画素領域の間に少なくとも１つの第２クロススティックが形成されており、前記第２クロススティックは、両端がそれぞれ前記２つの画素領域における画素電極と重なり、中部が前記２つの画素領域の間の第２信号ラインと重なることを特徴とするＴＦＴ−ＬＣＤアレイ基板。
前記第１クロススティックは前記第２信号ラインと同一の層に形成されることを特徴とする請求項１に記載のアレイ基板。
前記第２クロススティックは前記第１信号ラインと同一の層に形成されることを特徴とする請求項１又は２に記載のアレイ基板。
前記第１クロススティックと前記第２クロススティックとの幅は５μｍよりも大きいことを特徴とする請求項１に記載のアレイ基板。
アレイ基板の製造方法であって、
前記アレイ基板は相互に平行する複数の第１信号ラインと、相互に平行する複数の第２信号ラインとを備え、前記複数の第１信号ラインと複数の第２信号ラインとは交差して幾つかの画素領域を限定し、各画素領域にスイッチデバイスとする薄膜トランジスタと画素電極が形成され、各薄膜トランジスタは１本の第１信号ラインと連結した第１端と、１本の第２信号ラインと連結した第２端と、前記画素電極と連結した第３端とを有し、
前記方法は、前記第２信号ラインの延伸方向に隣接する２つの画素領域の間に少なくとも１つの第１クロススティックを形成し、前記第１クロススティックは、両端がそれぞれ前記２つの画素領域における画素電極と重なり、中部が前記２つの画素領域の間の第１信号ラインと重なるように形成するステップと、
前記第１信号ラインの延伸方向に隣接する２つの画素領域の間に少なくとも１つの第２クロススティックを形成し、前記第２クロススティックは、両端がそれぞれ前記２つの画素領域における画素電極と重なり、中部が前記２つの画素領域の間の第２信号ラインと重なるように形成するステップとを有することを特徴とするＴＦＴ−ＬＣＤアレイ基板の製造方法。
前記第１クロススティックは前記第２信号ラインと同一の層に同じ導電材料層で形成されることを特徴とする請求項５に記載のＴＦＴ−ＬＣＤアレイ基板の製造方法。
前記第２クロススティックは前記第１信号ラインと同一の層に同じ導電材料層で形成されることを特徴とする請求項５又は６に記載のＴＦＴ−ＬＣＤアレイ基板の製造方法。
アレイ基板における断線を修復する方法であって、
前記アレイ基板は相互に平行する複数の第１信号ラインと、相互に平行する複数の第２信号ラインとを備え、前記複数の第１信号ラインと複数の第２信号ラインとは交差して幾つかの画素領域を限定し、各画素領域にスイッチデバイスとする薄膜トランジスタと画素電極が形成され、各薄膜トランジスタは１本の第１信号ラインと連結した第１端と、１本の第２信号ラインと連結した第２端と、前記画素電極と連結した第３端とを有し、
前記第２信号ラインの延伸方向に隣接する２つの画素領域の間に少なくとも１つの第１クロススティックを形成し、前記第１クロススティックは、両端がそれぞれ前記２つの画素領域における画素電極と重なり、中部が前記２つの画素領域の間の第１信号ラインと重なり、
前記第１信号ラインの延伸方向に隣接する２つの画素領域の間に少なくとも１つの第２クロススティックを形成し、前記第２クロススティックは、両端がそれぞれ前記２つの画素領域における画素電極と重なり、中部が前記２つの画素領域の間の第２信号ラインと重なり、
前記方法は、断線が発生する第１信号ライン、又は第２信号ラインにおける断点の位置を確定するステップと、
第１信号ラインに断線が発生した場合には、レーザ溶接方法により、前記断点の両側の、前記断点に隣接する２つの第１クロススティックをそれぞれ断線が発生した第１信号ラインの同側における対応する２つの画素電極に連結し、断線が発生した第１信号ラインに連結し、更に、対応する２つの画素電極をその間の第２クロススティックを介して連結し、その後、レーザ切断方法により、対応する２つの画素電極に対応する薄膜トランジスタを失効させ、
第２信号ラインに断線が発生した場合には、レーザ溶接方法により、前記断点の両側の、前記断点に隣接する２つの第２クロススティックをそれぞれ断線が発生した第２信号ラインの同側における対応する２つの画素電極に連結し、断線が発生した第２信号ラインに連結し、更に、対応する２つの画素電極をその間の第１クロススティックを介して連結し、その後、レーザ切断方法により、対応する２つの画素電極に対応する薄膜トランジスタを失効させるステップと、を有することを特徴とする断線修復の方法。
対応する２つの画素電極に対応する薄膜トランジスタを失効させる工程は、前記薄膜トランジスタの端部と対応する１本の第１信号ライン、１本の第２信号ライン、又は画素電極との連結を切断するステップを有することを特徴とする請求項８に記載の断線修復の方法。
相互に平行する複数の第１信号ラインと、相互に平行する複数の第２信号ラインとを備えるアレイ基板であって、
前記複数の第１信号ラインと複数の第２信号ラインとは交差して幾つかの画素領域を限定し、各画素領域にスイッチデバイスとする薄膜トランジスタと画素電極が形成され、各薄膜トランジスタは１本の第１信号ラインと連結した第１端と、１本の第２信号ラインと連結した第２端と、前記画素電極と連結した第３端とを有し、
前記第２信号ラインの延伸方向に隣接する２つの画素領域の間に少なくとも２つの第１クロススティックが形成されており、前記第１クロススティックは、両端がそれぞれ前記２つの画素領域における画素電極と重なり、中部が前記２つの画素領域の間の第１信号ラインと重なることを特徴とするＴＦＴ−ＬＣＤアレイ基板。
前記第１信号ラインの延伸方向に隣接する２つの画素領域の間に少なくとも１つの第２クロススティックが形成されており、前記第２クロススティックは、両端がそれぞれ前記２つの画素領域における画素電極と重なり、中部が前記２つの画素領域の間の第２信号ラインと重なることを特徴とする請求項１０に記載のアレイ基板。
前記第１クロススティックは前記第２信号ラインと同一の層に形成されることを特徴とする請求項１０又は１１に記載のアレイ基板。
前記第２クロススティックは前記第１信号ラインと同一の層に形成されることを特徴とする請求項１１に記載のアレイ基板。
前記第１クロススティックと前記第２クロススティックとの幅は５μｍよりも大きいことを特徴とする請求項１０又は１１に記載のアレイ基板。
アレイ基板の製造方法であって、
前記アレイ基板は相互に平行する複数の第１信号ラインと、相互に平行する複数の第２信号ラインとを備え、前記複数の第１信号ラインと複数の第２信号ラインとは交差して幾つかの画素領域を限定し、各画素領域にスイッチデバイスとする薄膜トランジスタと画素電極が形成され、各薄膜トランジスタは１本の第１信号ラインと連結した第１端と、１本の第２信号ラインと連結した第２端と、前記画素電極と連結した第３端とを有し、
前記方法は、前記第２信号ラインの延伸方向に隣接する２つの画素領域の間に少なくとも２つの第１クロススティックを形成し、前記第１クロススティックは、両端がそれぞれ前記２つの画素領域における画素電極と重なり、中部が前記２つの画素領域の間の第１信号ラインと重なるステップを有することを特徴とするＴＦＴ−ＬＣＤアレイ基板の製造方法。
前記第１信号ラインの延伸方向に隣接する２つの画素領域の間に少なくとも１つの第２クロススティックを形成し、前記第２クロススティックは、両端がそれぞれ前記２つの画素領域における画素電極と重なり、中部が前記２つの画素領域の間の第２信号ラインと重なるように形成することを特徴とする請求項１５に記載のＴＦＴ−ＬＣＤアレイ基板の製造方法。
前記第１クロススティックは前記第２信号ラインと同一の層に同じ導電材料層で形成されることを特徴とする請求項１５又は１６に記載のＴＦＴ−ＬＣＤアレイ基板の製造方法。
前記第２クロススティックは前記第１信号ラインと同一の層に同じ導電材料層で形成されることを特徴とする請求項１６に記載のＴＦＴ−ＬＣＤアレイ基板の製造方法。
アレイ基板における断線を修復する方法であって、
前記アレイ基板は相互に平行する複数の第１信号ラインと、相互に平行する複数の第２信号ラインとを備え、前記複数の第１信号ラインと複数の第２信号ラインとは交差して幾つかの画素領域を限定し、各画素領域にスイッチデバイスとする薄膜トランジスタと画素電極が形成され、各薄膜トランジスタは１本の第１信号ラインと連結した第１端と、１本の第２信号ラインと連結した第２端と、前記画素電極と連結した第３端とを有し、
前記第２信号ラインの延伸方向に隣接する２つの画素領域の間に少なくとも２つの第１クロススティックを形成し、前記第１クロススティックは、両端がそれぞれ前記２つの画素領域における画素電極と重なり、中部が前記２つの画素領域の間の第１信号ラインと重なり、
前記方法は、断線が発生する第１信号ラインにおける断点が同一の画素領域の前記第２信号ラインの延伸方向に隣接する２つの第１クロススティックの間に位置することを確定するステップと、
レーザ溶接方法により、前記断点の両側の、前記断点に隣接する２つの第１クロススティックを断線が発生した第１信号ラインの同側における対応する画素電極に連結し、断線が発生した第１信号ラインに連結し、その後、レーザ切断方法により、前記画素電極に対応する薄膜トランジスタを失効させるステップとを有することを特徴とする断線修復の方法。
前記画素電極に対応する薄膜トランジスタを失効させる工程は、薄膜トランジスタの端部と対応する１本の第１信号ライン、１本の第２信号ライン、又は画素電極との連結を切断するステップを有することを特徴とする請求項１９に記載の断線修復の方法。