JP2000235196A - 液晶表示装置の製造方法 - Google Patents
液晶表示装置の製造方法Info
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Abstract
可能にした液晶表示装置の製造方法を提供する。 【解決手段】 マトリクス状に薄膜トランジスタ素子が
配置され、行方向にゲート配線2が、列方向にドレイン
配線4が夫々形成された液晶表示装置の製造方法におい
て、前記薄膜トランジスタ素子のソース電極11と画素
電極9とを接続するためのコンタクトホール10を形成
する際、同時にドレイン配線4の断線個所7を接続する
ためのスルーホール8を形成するものであり、更に、前
記画素電極9を形成する際、同時に前記ドレイン配線4
の断線個所7を前記スルーホール8を介して接続する接
続部6を形成することを特徴とするものである。
Description
造方法に係わり、特に、工程数を増やすことなく断線個
所のリペアを可能にした液晶表示装置の製造方法に関す
る。
置の製造手順の一例(チャネルエッチ、5PRプロセ
ス)を下記に示す。 (1)ゲート配線形成 (2)アイランドパターン形成 (3)ドレイン配線形成 (4)コンタクトホール形成 (5)画素電極形成 上記した従来の構成では、工程中の各層の成膜時やハン
ドリング等により異物が付着し、ゲート、ドレイン配線
の断線が発生するという不具合があった。特に、ドレイ
ン配線は上記(1)、(2)の工程で付着した異物によ
る断線が多い。
により穴開けした後、光CVD等によりCr等を形成
し、接続する方法が行われている。しかし、この方法で
は、レーザによる穴開け及び光CVDでの接続という工
程が増加するという問題があった。
した従来技術の欠点を改良し、特に、工程数を増やすこ
となく断線個所のリペアを可能にした新規な液晶表示装
置の製造方法を提供するものである。
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わる液
晶表示装置の製造方法の第1態様は、マトリクス状に薄
膜トランジスタ素子が配置され、行方向にゲート配線
が、列方向にドレイン配線が夫々形成された液晶表示装
置の製造方法において、前記薄膜トランジスタ素子のソ
ース電極と画素電極とを接続するためのコンタクトホー
ルを形成する際、同時にドレイン配線の断線個所を接続
するためのスルーホールを形成することを特徴とするも
のであり、叉、第2態様は、前記スルーホールを形成す
る際、ポジ型レジストを用いることを特徴とするもので
あり、叉、第3態様は、前記画素電極を形成する際、同
時に前記ドレイン配線の断線個所を前記スルーホールを
介して接続する接続部を形成することを特徴とするもの
であり、叉、第4態様は、前記ドレイン配線の断線個所
を接続する際、ネガ型レジストを用いることを特徴とす
るものであり、叉、第5態様は、マトリクス状に薄膜ト
ランジスタ素子が配置され、行方向にゲート配線が、列
方向にドレイン配線が夫々形成された液晶表示装置の製
造方法において、前記ゲート配線を形成する第1の工程
と、前記ドレイン配線を形成する第2の工程と、前記配
線の断線を検査する第3の工程と、前記薄膜トランジス
タ素子のソース電極と画素電極とを接続するコンタクト
ホールを形成すると同時に、前記第3の工程で発見され
たドレイン配線の断線個所を接続するためのスルーホー
ルを形成する第4の工程と、前記画素電極を形成すると
同時に、前記断線個所を前記スルーホールを介して接続
する接続部を形成する第5の工程と、を含むことを特徴
とするものであり、叉、第6態様は、前記第4の工程で
は、ポジ型レジストを用い、前記第5の工程では、ネガ
型レジストを用いることを特徴とするものである。
造方法は、マトリクス状に薄膜トランジスタ素子が配置
され、行方向にゲート配線が、列方向にドレイン配線が
夫々形成された液晶表示装置の製造方法において、前記
薄膜トランジスタ素子のソース電極と画素電極とを接続
するためのコンタクトホールを形成する際、同時にドレ
イン配線の断線個所を接続するためのスルーホールを形
成するものであり、更に、前記画素電極を形成する際、
同時に前記ドレイン配線の断線個所を前記スルーホール
を介して接続する接続部を形成することを特徴とするも
のである。
方法の具体例を図面を参照しながら詳細に説明する。図
1乃至図3は、本発明に係わる液晶表示装置の製造方法
の具体例の構造を示す図であって、図3のフローチャー
トには、マトリクス状に薄膜トランジスタ素子が配置さ
れ、行方向にゲート配線2が、列方向にドレイン配線4
が夫々形成された液晶表示装置の製造方法において、前
記薄膜トランジスタ素子のソース電極11と画素電極9
とを接続するためのコンタクトホール10を形成する
際、同時にドレイン配線4の断線個所7を接続するため
のスルーホール8を形成する工程が示され、更に、前記
画素電極9を形成する際、同時に前記ドレイン配線4の
断線個所7を前記スルーホール8を介して接続する接続
部6を形成する工程が示されている。
を更に詳細に説明する。図2に示すように、画素部の構
成は、薄膜トランジスタ素子のソース電極11とドレイ
ン電極13とが形成され、ソース電極11とドレイン電
極13との上側にゲート電極14が形成されている。ソ
ース電極11は、コンタクトホール10を介して画素電
極9に接続している。そして、ゲート電極14は、ゲー
ト配線2に、叉、ドレイン電極13は、図示しないコン
タクトホールを介してドレイン配線4に夫々接続してい
る。
にゲート配線2、ゲート絶縁膜3が形成され、このゲー
ト絶縁膜3上のドレイン配線4が形成され、このドレイ
ン配線4は断線箇所7で断線している。ドレイン配線4
上にはパッシベーション膜5が形成され、パッシベーシ
ョン膜5に開けたスルーホール8を介して、ドレイン配
線4が透明導電膜6で接続されている。
5PRプロセスを例として、本発明の製造方法を説明す
る。 (1)ガラス基板1にCr等の電極材料を1000〜2
000Å程度成膜した後、フォトリソグラフィー法によ
りゲート配線2を形成する (2)Si3 N4 等のゲート絶縁膜3、アモルファスシ
リコン膜及びリンをドープしたn+ アモルファスシリコ
ン膜を連続成膜した後、フォトリソグラフィー法により
アイランドパターン12を形成する。
00Å程度成膜した後、フォトリソグラフィー法により
ドレイン配線4を形成する。ドレイン配線4を形成した
後、光学的又は電気的方法で断線チェックを行い、ドレ
イン配線4の断線箇所7を見つける。 (4)Si3 N4 等のパッシベーション膜5を1000
〜2000Å程度成膜した後、画素電極9とソース電極
11を接続するためのコンタクトホール10を形成す
る。この時、レジストはポジ型レジストを使用し、所定
のコンタクトホールパターンを露光した後、更に、
(3)で見つけた断線箇所7のドレイン配線4上もレー
ザ等により露光し、コンタクトホール10形成をする。
を行う。なお、ポジ型レジストとは、露光部のレジスト
が可溶化するレジストであり、上記レーザ等により露光
した箇所のレジストは現像により除去される。従って、
エッチング時、露光箇所のSi3N4が除去され、これに
より、コンタクトホール10の形成と同時に、断線箇所
7の配線上にスルーホール8が形成される。
3N4を使用する理由は、稼動イオンのブロッキング性に
優れているためである。 (5)ITO等の透明導電膜6を300〜1500Å程
度成膜した後、画素電極9を形成する。この時、レジス
トはネガ型を使用し、所定の画素電極パターンを露光し
た後、更に、(4)で開けたスルーホール8及び(3)
で見つけた断線箇所7を接続するようレーザ等により露
光する。この後、現像、エッチング、レジスト剥離を行
う。
ストが不溶化するレジストであり、上記レーザ等により
露光した箇所のレジストは現像により除去されない。従
って、エッチング時、露光箇所のITOは除去されな
い。これにより、画素電極9の形成と同時に、断線箇所
7は透明導電膜(接続部)6により接続される。
抗が大きいと、接続したドレイン線の断線箇所7から端
子と反対側の素子への書き込みが十分行えなくなり、線
欠陥として表示上不良になる。従って、スルーホール8
の面積と透明導電膜6の膜厚及び断線箇所7を接続する
透明導電膜6の太さは、断線箇所7をリペアしたドレイ
ン線が表示上むらにならない程度の抵抗以下になるよう
に設定する。つまり、パネルサイズが小さく画素数が少
ない場合は、スルーホール8の面積は狭く、透明導電膜
6の膜厚は薄く、透明導電膜パターンは細くとも良い
が、パネルサイズが大きく画素数が多い場合は、スルー
ホール8の面積は広く、透明導電膜6の膜厚は厚く、透
明導電膜パターンは太くする必要がある。
イン配線幅、配線長、走査線数、透明導電膜のシート抵
抗、ドレイン配線4と透明導電膜6のコンタクト抵抗等
により設定する。一例として、18型SXGAの場合、
上記抵抗が10KΩ程度以上では表示上ムラとなる。ド
レイン配線4にCr、透明導電膜6にITOを使用しス
ルーホール間距離10μmの場合、スルーホール面積1
8μm2 、ITO膜厚400Å、ITO幅6μmにすれ
ば、接続抵抗が10KΩ程度となるので、各々これ以上
に設定すれば良い。
は、上述のように構成したので、工程数を増やすことな
く、断線個所のリペアが可能になったので、作業効率が
著しく向上した。しかも、構成が簡単であるから、実施
も容易である等、優れた特徴を有している。
示すフローチャートである。
Claims (6)
- 【請求項1】 マトリクス状に薄膜トランジスタ素子が
配置され、行方向にゲート配線が、列方向にドレイン配
線が夫々形成された液晶表示装置の製造方法において、 前記薄膜トランジスタ素子のソース電極と画素電極とを
接続するためのコンタクトホールを形成する際、同時に
ドレイン配線の断線個所を接続するためのスルーホール
を形成することを特徴とする液晶表示装置の製造方法。 - 【請求項2】 前記スルーホールを形成する際、ポジ型
レジストを用いることを特徴とする請求項1記載の液晶
表示装置の製造方法。 - 【請求項3】 前記画素電極を形成する際、同時に前記
ドレイン配線の断線個所を前記スルーホールを介して接
続する接続部を形成することを特徴とする請求項1又は
2記載の液晶表示装置の製造方法。 - 【請求項4】 前記ドレイン配線の断線個所を接続する
際、ネガ型レジストを用いることを特徴とする請求項3
記載の液晶表示装置の製造方法。 - 【請求項5】 マトリクス状に薄膜トランジスタ素子が
配置され、行方向にゲート配線が、列方向にドレイン配
線が夫々形成された液晶表示装置の製造方法において、 前記ゲート配線を形成する第1の工程と、 前記ドレイン配線を形成する第2の工程と、 前記配線の断線を検査する第3の工程と、 前記薄膜トランジスタ素子のソース電極と画素電極とを
接続するコンタクトホールを形成すると同時に、前記第
3の工程で発見されたドレイン配線の断線個所を接続す
るためのスルーホールを形成する第4の工程と、 前記画素電極を形成すると同時に、前記断線個所を前記
スルーホールを介して接続する接続部を形成する第5の
工程と、 を含むことを特徴とする液晶表示装置の製造方法。 - 【請求項6】 前記第4の工程では、ポジ型レジストを
用い、前記第5の工程では、ネガ型レジストを用いるこ
とを特徴とする請求項5記載の液晶表示装置の製造方
法。
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1999
- 1999-02-16 JP JP11037429A patent/JP3033758B1/ja not_active Expired - Fee Related
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2000
- 2000-02-15 KR KR10-2000-0007036A patent/KR100449535B1/ko not_active IP Right Cessation
- 2000-02-15 TW TW089102657A patent/TW442863B/zh not_active IP Right Cessation
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