JPH03100626A

JPH03100626A - アクティブマトリクス型液晶表示素子

Info

Publication number: JPH03100626A
Application number: JP1237144A
Authority: JP
Inventors: Mitsuyuki Takahashi; 高橋　光之; Masanaru Abe; 阿部　昌匠
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-09-14
Filing date: 1989-09-14
Publication date: 1991-04-25

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的１（産業上の利用分野）この発明は、薄膜トランジスタ（Ｔｈ１ｎ　ＦｉｌｍＴ
ｒａｎｓｌｓｔｅｒ、　Ｔ　Ｆ　Ｔ　）をスイッチ素子
として表示画素電極アレイを構成したアクティブマトリ
クス型液晶表示素子に関する。

（従来の技術）近年、液晶を用いた表示素子は、テレビ表示やグラフィ
ックデイスプレィ等を指向した大容量で高密度のアクテ
ィブマトリクス型表示素子の開発及び実用化が盛んであ
る。このような表示素子では、クロストークのない高コ
ントラストの表示が行えるように、各画素の駆動と制御
を行う手段として半導体スイッチが用いられる。その半
導体スイッチとしては、透過型表示が可能であり大面積
化も容易である等の理由から、透明絶縁基板上に形成さ
れたＴＰＴ等が、通常用いられている。

第３図はＴＰＴを備えた表示画素電極アレイを用いた液
晶表示素子の一画素を表す簡単な回路図である。同図に
おいて、交差する走査線１と信号線２の各交点位置には
ＴＥ１０が設けられ、ＴＥ１０のゲートは行ごとに走査
線１に接続され、ＴＥ１０のドレインは列ごとに信号線
２に接続されている。また、ＴＥ１０のソースは表示画
素電極に接続されており、表示画素電極と他方の基板上
に形成された対向電極との間には液晶層４が挟持されて
各画素が構成されている。なお、各画素には、テレビ信
号を確実に保持する必要があるため、表示画素電極との
間で所定の容Ｎ５を得る信号蓄積容量専用線が設けられ
ることがある。

（発明が解決しようとする課題）ところで、この種の液晶表示素子において、表示画素電
極と信号蓄積容量専用線の間の層間絶縁膜にピンホール
や膜質異常が発生し、表示画素電極と信号蓄積容量専用
線にリーク或いは短絡が生じることがあった。この結果
、信号電圧保持不足に起因した画素単位の欠陥が発生す
ることがあった。

上記したピンホール等をなくすには、絶縁膜の多層化・
膜厚最適化や製造装置改良等の対処法が考えられるが、
実際には、このような対策を施しても数万〜数十万画素
を無欠陥にすることは非常に困難であり、歩留りが低下
する。

また、このような画素欠陥を修復する方法として、レー
ザにより欠陥画素の信号蓄積容量専用線を他画素より分
離することも考えられるが、この場合、信号蓄積容量専
用線の給電部がらの断線により、欠陥画素の存在するラ
インに線欠陥が生じてしまうことがあった。

この発明は、このような従来の事情に鑑みてなされたも
のである。

［発明の構成］（課題を解決するための手段）この発明は、絶縁基板の一主面上にマトリクス状に形成
された複数本の行及び列選択線の交差部に薄膜トランジ
スタ及びこれに接続される表示画素電極からなる一画素
を配し、且つ各画素に対し表示画素電極と絶縁膜を介し
て対向する信号蓄積容量専用線が設けられてなるアレイ
基板と、絶縁基板の一主面上に共通電極を形成してなる
対向基板と、アレイ基板と対向基板を互いの一生面側が
対向するように組み合わせて得られる間隙に挟持してな
る液晶とを備えたアクティブマトリクス型液晶表示素子
についてのものである。そして、信号蓄積容量専用線は
行方向に隣接する画素ごとに電気的に接続されていると
ともに、列方向に隣接する一列上で連なった２つの画素
に電気的に接続されている（作　用）この発明では、画素間における信号蓄積容量専用線の接
続部の形状に工夫がなされている。従って、特定の画素
において信号蓄積容量専用線と表示画素電極の間に短絡
欠陥が生じた場合に、上記した接続部を切断しても、信
号蓄積容量専用線が給電部より断線することはない。こ
の結果、短絡による画素の点欠陥から線欠陥が生じるの
を防止することが可能である。

（実施例）以下、図面を参照してこの発明の詳細な説明する。

第１図はこの発明の一実施例を示す図であり、同図（ａ
）はアレイ基板上の部分平面図、同図（ｂ）は一画素部
分の概略断面図を表している。

第１図（ａ）において、ＴＰＴＩＯは、行選択線１１と
一体のゲート電極１２、列選択線１３と一体のドレイン
電極１４及び表示画素電極１５に接続されたソース電極
１６等から構成されている。

また、マトリクス状に形成された複数本の行選択線１１
と列選択線１３の交差部に配置されＴＦＴｌｏと表示画
素電極１５よりなる各画素には、表示画素電極１５の一
部周囲をコ字状に取り囲むように、絶縁膜（図示せず）
を介して信号蓄積容量専用線１７が形成されており、表
示画素電極１５と信号蓄積容量専用線１７の重なり部分
で付加的な蓄積容量（Ｃｓ　）が得られる。そして、信
号蓄積容量専用線１７は行方向（行選択線１１に沿う方
向）に隣接する画素ごとに電気的に接続されているとと
もに、列方向（列選択線１３に沿う方向）に隣接する一
列上で連なった２つの画素に電気的に接続されている。

即ち、例えば画素１８ｂにおける信号蓄積容量専用線１
７についてみれば、行方向には隣接する画素１８ａ、１
８ｃと電気的に接続され、また、列方向に隣接する一列
上で連なった２つの画素１９ｂ、１９ｃにも電気的に接
続されている。こうして２行分の画素について一体化さ
れた信号蓄積容量専用線１７は、一方向の端部より一定
電位が給電される形になっている。

第１図（ｂ）は第１図（ａ）におけるＡ−Ａ　＝断面を
矢印方向からみたときに相当する。第１図（ｂ）におい
て、例えばガラスからなる絶縁基板２０の一主面上には
、例えば遮光性材料であるＣｒ（クロム）膜をスパッタ
法で被膜した後、所定の形状にフォトエツチングするこ
とによりゲート電極１２と信号蓄積容量専用線１７が同
時に形成され、更に、これを覆うように例えば酸化シリ
コン（Ｓ　ｉ　Ｏｘ　）からなるゲート絶縁膜２１がプ
ラズマＣＶＤ法により形成されている。ここで、図示は
していないが、ゲート電極１２と信号蓄積容量専用線１
７が形成される際に、同じ工程で行選択線１１も形成さ
れる。また、ゲート絶縁膜２１が、第１図（ａ）におけ
る信号蓄積容量専用線１７と表示画素電極１５との間に
４介在する絶縁膜である。そして、ゲート絶縁膜２１の
ゲート電極１２に対向する部分には、例えばｉ型の水素
化アモルファスシリコン（ａ−Ｓｉ；Ｈ）からなる半導
体層２２がプラズマＣＶＤ法を利用して形成されており
、更に、半導体層２２上には互いに電気的に分離された
ｎ型ａ−８ｔ：Ｈからなるドレイン領域２３とソース領
域２４とが、同じくプラズマＣＶＤ法を利用して設けら
れている。そして、半導体層２２のソース領域２４側に
隣接するゲート絶縁膜１２上には、例えばＪＴＯ（イン
ジウム・チン・オキサイド）膜をスパッタ法で被膜した
後、所定の形状にフォトエツチングすることにより表示
画素電極１５が設けられている。また、ソース領域２４
にはソース電極１６の一端が接続され、ソース電極１６
の他端は表示画素電極１５上に延在して接続されている
。更に、ドレイン領域２３にはドレイン電極１４の一端
が接続されている。ここで、ドレイン電極１４とソース
電極１６とは、例えばＭｏ（モリブデン）膜とＡＩ（ア
ルミニウム）膜とをスパッタ法で順次被膜した後、所定
の形状にフォトエツチングするという同じ工程で形成し
ており、また、図示はしていないが、第１図（ａ）にお
ける列選択線１３もドレイン電極１４とソース電極１６
と同じ工程で形成している。こうして、所望のアレイ基
板２５が得られる。

一方、例えばガラスからなる絶縁基板２６の一主面上に
は、例えばＩＴＯからなる共通電極２７が形成されるこ
とにより、対向基板２８が構成されている。そして、ア
レイ基板２５の一主面上には、更に全面に例えば低温キ
ュア型のポリイミド（Ｐｌ）からなる配向膜３９が形成
されており、また、対向基板２８の一主面上にも全面に
同じく、例えば低温キュア型のポリイミドからなる配向
膜３０が形成されている。そして、アレイ基板２５と対
向基板２８の一主面上に、各々の配向膜２９゜３０を所
定の方向に布等でこすることにより、ラビングによる配
向処理がそれぞれ施されるようになる。更ノこ、アレイ
基板２５と対向基板２８とは互いの一生面側が対向し且
つ互いの配向軸が概略９０°をなすように組み合わせら
れ、これにより得られる間隙には液晶３１が挟持されて
いる。そして、アレイ基板２５と対向基板２８の他主面
側には、それぞれ偏光板３２．３３が被着されており、
アレイ基板２５と対向基板２８のどちらか一方の他主面
側から照明を行う形になっている。

第２図はこの実施例の効果を説明するための比較従来例
におけるアレイ基板の構成を示す部分平面図であり、第
１図（ａ）と対応する部分には同一の符号を付しである
。この比較従来例は第１図に示した実施例に比べ、信号
蓄積容量専用線１７の構造が異なっている。即ち、第２
図では、各画素の信号蓄積容量専用線１７は、行方向（
行選択線１１に沿う方向）に隣接する画素ごとに電気的
に接続されているのみである。

この実施例と比較従来例において、仮に画素１８ｂで表
示画素電極１５と信号蓄積容量専用線１７の間に短絡欠
陥が発生したとする。このとき、画素１８ｂを他の画素
から切り離すため、この実施例では４ケ所の部分４０ａ
〜４０ｄ（第１図（ａ））　、比較例では２ケ所の部分
４１ａ。

４１ｂを例えばレーザにより切断することになる。

しかしながら、比較従来例では、４１ａ、４１ｂの切断
により、信号蓄積容量専用線１７が画素１８ａ、１９ｂ
側と画素１８ｃ、１９ｃ側とで分離されるため、画素１
８ｃ、１９ｃ側に一定電位が印加されなくなり、画素１
８ａ〜１８ｃのラインと画素１９ａ〜１９ｄのラインで
線欠陥が発生することがある。これに対し、第１図に示
した実施例では、４０ａ〜４０ｄを切断した場合にも、
信号蓄積容量専用線１７が画素１８ａ、１９ｂ側と画素
１８ｃ、１９Ｃ側とで一体化されており、画素１８ａ〜
１８ｃのラインと画素１９ａ〜１９ｄのラインで線欠陥
が生じるまでには至らない。

［発明の効果〕この発明は、信号蓄積容量専用線の形状を工夫すること
により、欠陥画素部の信号蓄積容量専用線を切断しても
、隣接する画素同志の信号蓄積容量専用線は断線するこ
となく正常に機能するため、欠陥画素のレーザによる修
復が可能である。

【図面の簡単な説明】第１図はこの発明の一実施例を示す部分平面図及び部分
断面図、第２図はこの発明との比較従来例におけるアレ
イ基板の構成を示す部分平面図、第３図は従来のアクテ
ィブマトリクス型液晶表示素子の一画素の一例を示す概
略回路図である。１０・・・薄膜トランジスタ１１・・・行選択線　　　　　１３・・・列選択線１５
・・・表示画素電極１７・・・信号蓄積容量専用線２０．２６・・・絶縁基板　　２５・・・アレイ基板２
７・・・共通電極　　　　　２８・・・対向基板３１・
・・液晶

Claims

【特許請求の範囲】絶縁基板の一主面上にマトリクス状に形成された複数本
の行及び列選択線の交差部に薄膜トランジスタ及びこれ
に接続される表示画素電極からなる一画素を配し、且つ
各画素に対し前記表示画素電極と絶縁膜を介して対向す
る信号蓄積容量専用線が設けられてなるアレイ基板と、
絶縁基板の一主面上に共通電極を形成してなる対向基板
と、前記アレイ基板と前記対向基板を互いの前記一主面
側が対向するように組み合わせて得られる間隙に挟持し
てなる液晶とを備えたアクティブマトリクス型液晶表示
素子において、前記信号蓄積容量専用線は行方向に隣接する画素ごとに
電気的に接続されているとともに、列方向に隣接する一
列上で連なった２つの画素に電気的に接続されているこ
とを特徴とするアクティブマトリクス型液晶表示素子。