JP5480298B2 - キャビティ層の形成方法 - Google Patents

キャビティ層の形成方法 Download PDF

Info

Publication number
JP5480298B2
JP5480298B2 JP2011548660A JP2011548660A JP5480298B2 JP 5480298 B2 JP5480298 B2 JP 5480298B2 JP 2011548660 A JP2011548660 A JP 2011548660A JP 2011548660 A JP2011548660 A JP 2011548660A JP 5480298 B2 JP5480298 B2 JP 5480298B2
Authority
JP
Japan
Prior art keywords
layer
substrate
microcavity
insulating layer
oxide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2011548660A
Other languages
English (en)
Other versions
JP2012517694A (ja
Inventor
ランドル ディディエ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Soitec SA
Original Assignee
Soitec SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Soitec SA filed Critical Soitec SA
Publication of JP2012517694A publication Critical patent/JP2012517694A/ja
Application granted granted Critical
Publication of JP5480298B2 publication Critical patent/JP5480298B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76243Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using silicon implanted buried insulating layers, e.g. oxide layers, i.e. SIMOX techniques
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Formation Of Insulating Films (AREA)
  • Materials For Medical Uses (AREA)

Description

本発明は、酸化物または窒化物の絶縁層内に配置されたキャビティを形成する方法に関する。
電子用途、超小型電子用途および光学電子用途のSeOI(絶縁体上半導体)型構造体などの多層構造体の作製時に、例えばシリコンウェハなどの半導体材料のウェハ間に絶縁層を介在させるのが慣例である。
さらに、絶縁構造体内にマイクロキャビティまたはマイクロバブルを形成することが必要であり得る。これは、特に、特許文献1に記載されているように、構造体を絶縁層において分解することを可能にする場合に当てはまる。
例えば、非特許文献1には、酸化物層の誘電率kの値を低下させ、その結果として誘電率を低下させるために酸化ケイ素(SiO2)の層内にマイクロバブルを形成する方法が記載されている。その文献に記載されている方法は、シリコン基板に形成されたSiO2の層にキセノンなどの重希ガスイオンを注入することにある。前記注入は、マイクロバブルをSiO2層内に形成することを可能にする。
しかし、その方法は、特定のイオン源およびより高価な装置(注入装置)の使用を伴う重希ガスイオンの使用を必要とする。重イオンの注入は、より大きな注入エネルギーを必要とし、例えば水素イオンまたはヘリウムイオンを用いて実施される注入と比較して注入された材料により大きな損傷をもたらす。さらに、当該イオンでは、酸化物層におけるイオンの注入深さを制御することが困難であり、その結果としてマイクロバブルが延在するゾーンを制御するのが困難である。
ここで、キャビティを含む絶縁層を基板内に正確かつ経済的に形成することを可能にすることが必要である。
国際公開2005/034218号
"Structural and nuclear characterizations of defects created by noble gas implantation in silicon oxide" by H. Assaf et al, Nuclear Instruments and Methods, B 253 (2006), 222-26
本発明の目的は、上記欠点を生じることなく、キャビティを絶縁層内に形成することを可能にする解決策を提案することである。
このために、本発明は、酸化または窒化することができる材料から形成された少なくとも1つの基板を含む構造体内にキャビティ層を形成する方法であって、
・所定の平均深さに注入イオン集中ゾーンを形成するためにイオンを前記基板に注入するステップと、
・注入された基板を熱処理して、注入イオン集中ゾーンにキャビティ層を形成するステップと、
・前記基板の1つの表面から熱化学処理によって前記基板内に絶縁層を形成するステップであって、形成された前記絶縁層が少なくとも部分的にキャビティ層内に延在する、ステップと
を含む方法を提案する。
したがって、絶縁層を形成する前にキャビティ層を形成することによって、注入のための重希ガスイオンなどの特殊なイオンを使用することを必要とせずに均一な基板に注入が行われるので、キャビティ層の形成を正確に制御することが可能である。さらに、必要なことは、絶縁層形成面を基板内の所望の領域で停止させることだけであるため、キャビティ層が絶縁層に重なる(全体的または部分的)程度を正確に制御することもできる。
本発明の一態様において、熱化学処理によって形成された絶縁層は、キャビティ層全体に延在する。
本発明の一実施態様において、表面基板の熱化学処理は、酸化物の絶縁層を形成するために、酸化雰囲気中で実施される。
本発明の別の実施態様において、表面基板の熱化学処理は、窒化物の絶縁層を形成するために、窒化雰囲気中で実施される。
本発明の特定の態様において、熱化学処理時に1つまたは複数のドーパントを基板に導入する。このドーパントまたはこれらのドーパントは、特に、正電荷または負電荷を絶縁層のキャビティに導入することができる。
本発明は、また、多層構造体を製造する方法であって、第1の構造体を、キャビティ層を形成するための本発明の方法に従って形成されたキャビティ層および絶縁層を含む基板を含む第2の構造体の上に少なくとも接着するステップを含む方法を提案する。
第1の構造体は、特に、シリコンの層などの半導体材料の層を含むことができる。したがって、多層SeOI型構造体は、キャビティを含む埋設絶縁層で形成される。
本発明は、また、酸化または窒化することが可能である材料によって構成される基板を含み、前記基板の材料の熱化学処理によって形成され、キャビティ層を含む絶縁層をさらに含む複合構造体であって、前記層のキャビティが長円形であり、前記キャビティが同じ方向に配向されることを特徴とする複合構造体を提供する。
絶縁層は、酸化物または窒化物の層であってよい。
本発明の一態様において、キャビティ層のキャビティは、少なくとも窒素、ホウ素、ヒ素、リン、アンチモン、アルミニウム、ガリウム、鉄、ニッケルおよびコバルトから選択される1つまたは複数のドーパントを含む。
本発明の特徴および利点は、非限定的な説明を添えて作成された以下の添付図面を参照することで明確になる。
本発明の一実施態様によるキャビティ層および絶縁層のシリコン基板内の形成を示す概略断面図である。 本発明の一実施態様によるキャビティ層および絶縁層のシリコン基板内の形成を示す概略断面図である。 本発明の一実施態様によるキャビティ層および絶縁層のシリコン基板内の形成を示す概略断面図である。 図1Aから図1Cにおいて実施されるステップの流れ図である。 透過型電子顕微鏡を用いて撮影され、後に本発明の方法の一実施態様に従って酸化されるシリコン基板内に形成されたマイクロキャビティ層を示す顕微鏡写真である。 透過型電子顕微鏡を用いて撮影され、後に本発明の方法の一実施態様に従って酸化されるシリコン基板内に形成されたマイクロキャビティ層を示す顕微鏡写真である。 透過型電子顕微鏡を用いて撮影され、後に本発明の方法の一実施態様に従って酸化されるシリコン基板内に形成されたマイクロキャビティ層を示す顕微鏡写真である。 本発明の方法の一実施態様に従って酸化シリコン基板内に形成されたマイクロキャビティの大きさおよび分布を示すグラフである。 本発明の一実施態様による複合構造体の概略図である。
本発明は、イオン種を注入することができ、酸化および/または窒化することが可能である任意の材料に広く適用される。非限定的な例として、以下の材料を使用して、本発明の方法を実施することができる。
・酸化可能および/または窒化可能金属および金属合金(鉄、亜鉛、銅、鋼、チタン、ジルコニウム等);
・シリコンなどの結晶性半導体材料、III/V材料(GaAs、GaN等)、ゲルマニウムおよびSiGeなどのその化合物;
・炭化ケイ素(SiC)。
シリコン基板の酸化層内にキャビティ層を形成することに適用される本発明の方法の一実施態様を、図1Aから図1Cおよび図2を参照しながら以下に説明する。
特に、本発明の方法は、イオン注入のステップと、キャビティを形成させるための熱処理のステップと、酸化物または窒化物の層を形成するための熱化学処理のステップとを含む。例えば水素(H+)および/またはヘリウム(He)イオンを使用する基板のイオン注入は、1×1015から1×1019原子/cm2[原子/平方センチメートル]の範囲の注入量および10keV[キロ電子ボルト]から200keVの範囲の注入エネルギーで実施される。注入された基板内にキャビティを形成させるための熱処理は、一般に、700℃から1300℃の範囲、好ましくは900℃から1200℃の範囲で、10分から20時間の範囲、好ましくは1時間から10時間の範囲の時間にわたって実施される。酸化/窒化熱化学処理は、一般に、酸化については700℃から1300℃の範囲で実施され、置換については900℃から1300℃の範囲で実施され、処理時間は、一般に数時間である。
図1Aに示されるように、その方法は、例えば、0.7mm[ミリメートル]の厚さおよび50mmから300mmの範囲の直径を有するウェハの形のシリコン基板101に注入すること(ステップS1)によって開始する。注入時に、シリコン基板101は、イオン10、例えばHeイオンのボンバードを受ける。イオン10は、基板101に浸透し、その中の所定の深さで止まらせて、基板における所定の平均深さに注入イオン集中ゾーン102を作る。「平均深さ」という用語は、注入イオンがシリコンの結晶格子の原子との衝突の連続によりそれらのエネルギーを失い、全く同じ厚さで停止しないため、集中ゾーンに対して使用される。換言すれば、注入イオン集中ゾーンは、基板における特定の厚さにわたって延在する。
周知のように、基板における注入イオン集中ゾーンの平均深さは、勿論、使用するイオンおよび注入された材料の性質を考慮して、注入エネルギーによって決定される。このゾーンにおけるイオンの集中度は、採用する注入量によって決定される。ここに記載する例において、注入は、Heイオンならびに75keVの注入エネルギーおよび約8×1016原子/cm2の注入量を用いて実施される。これらの注入条件では、注入イオン集中ゾーン102が、数百ナノメートルの基板の表面からの平均深さに形成され、そのゾーンは、約100ナノメートルの厚さにわたって延在する。
シリコン基板101が注入されると、注入イオン集中ゾーン102におけるイオンによって作られた欠陥を使用して、マイクロキャビティまたはマイクロバブル104を含む層103を形成するために、熱処理またはアニーリングが実施される(図1B、ステップS2)。ここに記載される例において、熱処理は、950℃の温度で約8時間にわたって実施される。層103は、190nm[ナノメートル]から220nmの範囲の厚さを有する。異なる材料から形成された基板および/または異なる注入種に応じて、マイクロキャビティを形成させるための熱処理のための温度および時間を調整すべきである。
次いで、酸化ケイ素(SiO2)の層105を形成することによって方法を継続させる(図1C、ステップS3)。より厳密には、基板101は、その表面の1つ、ここでは基板の注入された表面から酸化される。このために、基板は、基板を所定の温度に維持されたチャンバ内に配置することにある熱化学処理であって、チャンバ内で基板の表面が酸化雰囲気に曝露される熱化学処理が施される。非限定的な例として、酸化雰囲気は、場合により水素および/または塩化水素(HCl)および/またはアルゴン(Ar)を含む気体酸素(O2)から構成されていてよい。酸化雰囲気は、場合により水素および/または塩化水素(HCl)および/またはアルゴン(Ar)を含む水蒸気(H2O)で構成されていてもよい。
熱化学処理の持続時間は、得られるSiO2層105の厚さ、ならびに酸化面のシリコン基板101への進入速度に左右される。層103内で酸化面を停止させるために、熱化学酸化処理の持続時間を調整することができる。当該状況下において、マイクロキャビティは、形成された酸化層およびシリコン基板の下方部の両方に存在する。しかし、すべてのマイクロキャビティが酸化物層に含まれるように、酸化面を、層103を超えた箇所で停止させるために、持続時間を長くすることができる。
ここに記載される例において、形成した酸化物層は、マイクロキャビティ104の少なくとも一部をSiO2層105に含めるために、層103に少なくとも部分的に重なる。このために、シリコン基板101は、950℃の温度にて3時間にわたって、基本的に気体酸素を含む雰囲気中で処理される。これらの処理条件は、690nm[ナノメートル]の厚さeを有するSiO2層105を形成することを意味する。前記熱化学酸化処理を実施するための技術および条件は、当業者に周知であり、単純化の目的で、さらに詳細に記載されない。
図1Cに見られるように、酸化されていないシリコン基板101の部分に対応するシリコン106の層の上にSiO2層105を含み、SiO2層105およびシリコン層106の両方に存在する埋設マイクロキャビティ層103をさらに含む構造体100が得られる。
したがって、本発明によれば、キャビティは、酸化または窒化することが可能である材料からそれぞれ酸化物層または窒化物層に移される。特に、意外にも、キャビティは、熱化学酸化または窒化処理を通じて維持される。マイクロキャビティ104を含むシリコン基板101の部分は、それらを消失させず、それは、シリコン基板内に既に形成されたマイクロキャビティを含む絶縁層、ここでは酸化層を形成できることを意味する。しかし、SiO2層105内に存在するマイクロキャビティ104aは、酸化されていないシリコン基板部分に依然として存在するマイクロキャビティ104bと比較して容積および形状が変化し得る。酸化時に、酸化面によって影響されたマイクロキャビティは、結晶軸の関数として多少酸化または窒化される傾向があるが、キャビティは、処理後も存在する。
マイクロキャビティの形状、大きさおよび密度の測定は、上記のものと同じ処理条件下で注入、マイクロキャビティを形成させるための熱処理および酸化が施されたシリコン基板上で実施された。
マイクロキャビティ層の平均厚さは、約200nmであった。
図3から図5に見られるように、酸化物層に存在するマイクロキャビティは、長円形または楕円形である。すなわち、それらは、主として長さおよび幅によって特徴づけられる細長い形状を有する。これらのキャビティは、主に1nmから30nmの範囲の幅、および主に10nmから60nmの範囲の長さを有する。酸化物層におけるマイクロキャビティの平均密度は、1.2×1015キャビティ・cm-3である。
シリコン層(酸化されていない基板部分)に存在するマイクロキャビティは、平頭多面体の形状、および基本的に25nmから35nmの範囲の直径を有する(図3から図5)。シリコン層におけるマイクロキャビティの平均密度は、3.7×1015キャビティ・cm-3である。
2つの層(酸化物層およびシリコン層)におけるマイクロキャビティの全体的な平均密度は、2.5×1015キャビティ・cm-3である。
図6は、酸化物層およびシリコン層におけるマイクロキャビティのサイズ分布を示す。図6に見られるように、シリコン層に存在するキャビティの直径は、ガウス分布に従って分布されている。
異なる種を用いてイオン注入を実施することができる。特に、水素イオンおよび/またはヘリウムイオンを用いてイオン注入を実施することができる。ヘリウムの注入は、基板を破壊する危険性を伴わずに、大量のイオンを注入することが可能であるという特定の利点を有する。
本発明の別の実施態様において、マイクロキャビティのすべてまたは一部を含む酸化物層を窒化物層に置き換えることができる。
当該状況下において、マイクロキャビティを含む窒化物層を形成するために、注入、およびマイクロキャビティを形成させるための熱処理の上記ステップは、注入および窒化することが可能である基板上で実施される。熱化学処理時に酸化物層の代わりに窒化物層を形成するために、上記熱化学処理に使用される酸化雰囲気を窒化雰囲気に置き換える必要がある。窒化雰囲気の特定の非限定的な例は、窒素、アンモニア(NH3)、シラン(SiH4)等を含む雰囲気である。熱化学酸化処理と同様にして、窒化面は、基板内、すなわちマイクロキャビティが窒化層および基板の非窒化部分の両方に所望される場合はマイクロキャビティ層内の所望の深さ、またはマイクロキャビティのすべてが窒化層に含められる場合はマイクロキャビティ層を超えた箇所で停止される。
最初のシリコン基板では、例えば、注入、および基板のマイクロキャビティを形成させるための熱処理の後に、900℃から1300℃の範囲の温度に維持された窒素雰囲気に基板を曝露することによって、マイクロキャビティのすべてまたは一部を含む窒化ケイ素(Si34)の層を形成することが可能である。
本発明の方法に従って得られる構造体、すなわちマイクロキャビティ層およびマイクロキャビティ層内に少なくとも部分的に延在する酸化物または窒化物の層を含む基板を様々な用途に使用することができる。
特に、半導体材料(シリコン、ゲルマニウム等)から形成された最初の基板では、SeOI(絶縁体上半導体)型構造体を形成するために前記構造体を第2の基板上に接着することができる。この場合、埋設絶縁層は、キャビティを含む。
本発明の構造体を別の基板上に接着することによって、剥離性構造体を形成することが可能である。マイクロキャビティを含む酸化物または窒化物の層は、例えば、ブレードをマイクロキャビティに導入し、それを使用して基板を分離させるための力を働かせることによる例えば機械的剥離力の作用により破断し得る弱化界面を形成する。酸化物または窒化物にマイクロキャビティが形成しないか、またはわずかしか形成しないため、熱処理時の望ましくない破壊の危険性が極めて小さい。この用途において、マイクロキャビティは、好ましくは、酸化物または窒化物の層に全面的に含まれる。
したがって、高温に対する許容性が高く、その結果として、電子部品、例えば、900℃程度の温度を必要とする相補型金属酸化膜半導体(CMOS)型の製作に対する許容性が高い剥離性基板が提供される。この場合、基板をいつでも機械的または化学的に破壊することができる。そのとき、例えば、剥離性酸化物層のあらゆる残留物を、フッ化水素酸(HF)の溶液を塗布することによって除去することができる。
本発明を使用して、低誘電率、またはさらには以上に示した機能化を有する低密度絶縁層(酸化物または窒化物)を含む構造体を提供することもできる。マイクロキャビティは、絶縁層の平均密度を低下させることに寄与し、それらは、低電気値を有する雰囲気を封じ込める。これにより、ウェハ間のカップリングを低減して、絶縁層の誘電率を制限する。
さらに、マイクロキャビティを特にドーピングによって機能化することができる。したがって、例えば、熱化学酸化処理時に窒素を導入することによって、窒素をキャビティの界面に移動させ、そこに負の電荷を作る。
概して、熱化学酸化または窒化処理時にドーピングによって異なる種、特に金属をキャビティに導入することが可能である。導電性材料をキャビティに導入することによって、帯電した酸化物または窒化物の埋設層を形成することが可能である。導電性または半導電性材料を形成する種を導入することによりキャビティを機能化することによって、絶縁電極、例えば浮遊ゲートを含む層を形成することも可能である。
キャビティのドーピングおよび/または機能化を、特に、酸化/窒化後(「酸化後」、「窒化後」)、または本質的に酸化/窒化中に、以下の技術の1つを使用して実施することができる。
・注入;
・例えば、活性種の拡散を可能にする特定のガスまたは前駆体を含む雰囲気における酸化/窒化後のアニーリング;
・プラズマ。
ドーピングおよび/または機能化を通じて使用される種を以下の種の少なくとも1つから選択することができる。
・窒素(キャビティの表面上の電荷);
・特に、半導体のバンドダイアグラムを改変するためのホウ素、ヒ素、リン、アンチモン、アルミニウム、ガリウム等のドーパント;
・キャビティの表面に移動することによって電気特性を改変する鉄、ニッケル、コバルト等の金属。
キャビティを機能化することができる任意の他の材料を想定することができる。
酸化物層または窒化物層に存在するキャビティは、電気的妨害を引き起こし得る汚染種に対するトラップとして作用することもできる。酸化物または窒化物の埋設層の、すなわち酸化物または窒化物触媒の上方に存在する有用な層との界面から離れたキャビティにこのタイプの化学種をトラップすることによって、有用な層の品質および電気特性を向上させる。
酸化物または窒化物の層内のキャビティは、水素原子に対するトラップとして作用することもできる。当該状況下において、キャビティは、酸化物または窒化物の層の水素貯蔵能力を、特にそれが薄い場合に大いに向上させる。酸化物または窒化物への水素の溶解度は非常に小さく、キャビティの存在は、それによってトラップされた水素を保持する能力を向上させることを意味する。本発明の構造体への基板の接着を通じて、マイクロキャビティを含む酸化物または窒化物の層への水素のトラップおよび保持は、熱処理時、特に接着界面の強化のための熱処理時にこれら2つの要素の間の接着界面を再開放することを回避することが可能であることを意味する。キャビティは、接着界面にも形成され、構造体から拡散する水素を使用して加圧下で配置され得る。酸化物または窒化物の層に水素を保持することにより、水素が接着界面に存在するキャビティに到達し得ないため、良好な接着完全性が確保される。
図7は、本発明の方法に従って製造された複合構造体200を示す。複合構造体200は、基板の表面酸化によって形成された絶縁SiO2層205を含むシリコン基板である。複合構造体200は、シリコン基板の非酸化部分に対応するシリコン206の層をも含む。その構造体は、その全体が絶縁層205に存在するマイクロキャビティ203の埋設層をも含む。本発明によれば、このマイクロキャビティ層は、上記条件と類似の条件下で絶縁層を形成する前に、基板のイオン注入および熱処理によって形成される。以上に説明したように、絶縁層205の形成は、既に基板内に形成されたキャビティを消失させず、それらの形状を改変する。実際、酸化(または窒化)面がマイクロキャビティ層に進入した後に、キャビティは、いずれも、基本的に酸化/窒化ステップを通じて絶縁層が成長する速度の異方性に起因する実質的に長円形を有する。
さらに、絶縁層がマイクロキャビティ層内に形成された後に、長円形のキャビティは、いずれもそれらの長さに関して同じ方向に配向される。図7において、マイクロキャビティ204は、いずれも、それらの長さが垂直になるように配向される。しかし、長円形が他の方向に配向されたキャビティ、例えば、基板の平面に平行であるか、またはそれと角度を成すキャビティを得ることが可能である。キャビティに配向は、基本的に、酸化/窒化ステップの前に、基板によって示される結晶配向に左右される。
絶縁層において互いに整列した長円形のキャビティ層を得ることは、特定の利点を有する。本発明の複合構造体を使用して、キャビティを含む絶縁層における機械的破壊によって剥離性である構造体を形成する場合は、キャビティの前記整列は、破壊のプロセスをより良好に制御することができ、連続的および規則的な破壊ラインを形成できることを意味し、それによって破壊後の粗さが低減されることを意味する。例えば、キャビティをドープすることにより電荷を導入することによってキャビティを機能化する場合は、キャビティの整列は、層の全体的な電気特性を調整できることを意味する。

Claims (8)

  1. 酸化または窒化することができる材料から形成された少なくとも1つの基板(101)を含む構造体(100)内にマイクロキャビティ層および絶縁層を形成する方法であって、
    所定の平均深さに注入イオン集中ゾーン(102)を形成するためにイオン(10)を前記基板(101)に注入するステップと、
    注入された基板を熱処理して、注入イオン集中ゾーン(102)にマイクロキャビティ層(103)を形成するステップと、
    前記基板の1つの表面から熱化学処理することによって前記基板の一部を、酸化または窒化された絶縁層(105)形成するステップと、
    を含み、
    前記絶縁層(105)は、マイクロキャビティ層(103)の上部に延在し、マイクロキャビティ層の下部は、非酸化シリコン基板内に配置されること、ならびに絶縁酸化物層に存在するマイクロキャビティ(104a)は、1nmから30nmの範囲の幅および10nmから60nmの範囲の長さを有する実質的に長円形であるのに対し、非酸化基板に存在するマイクロキャビティ(104b)は、25nmから35nmの範囲の直径を有する,
    ことを特徴とする方法。
  2. 基板(101)の材料は、少なくともシリコン、III/V材料、ゲルマニウムおよびシリコン−ゲルマニウムならびに炭化ケイ素から選択されることを特徴とする請求項1に記載の方法。
  3. 基板の熱化学処理は、酸化物の絶縁層(105)を形成するために、酸化雰囲気中で実施されることを特徴とする請求項1または2に記載の方法。
  4. 基板の熱化学処理は、窒化物の絶縁層を形成するために、窒化雰囲気中で実施されることを特徴とする請求項1または2に記載の方法。
  5. 熱化学処理時に1つまたは複数のドーパントが基板に導入されることを特徴とする請求項1から4のいずれか一項に記載の方法。
  6. 1つまたは複数のドーパントは、少なくとも窒素、ホウ素、ヒ素、リン、アンチモン、アルミニウム、ガリウム、鉄、ニッケルおよびコバルトから選択されることを特徴とする請求項に記載の方法。
  7. 多層構造体を製造する方法であって、第1の構造体を、請求項1から6のいずれか一項に記載の方法に従って形成されたマイクロキャビティ層および絶縁層を含む第2の構造体の上に少なくとも接着するステップを含むことを特徴とする方法。
  8. 第1の構造体は、半導体材料の層を含むこと、および多層構造体はSeOI型であることを特徴とする請求項に記載の方法。
JP2011548660A 2009-02-10 2010-02-01 キャビティ層の形成方法 Active JP5480298B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
FR0950805 2009-02-10
FR0950805A FR2942073B1 (fr) 2009-02-10 2009-02-10 Procede de realisation d'une couche de cavites
PCT/EP2010/051197 WO2010091972A1 (en) 2009-02-10 2010-02-01 A method of producing a layer of cavities.

Publications (2)

Publication Number Publication Date
JP2012517694A JP2012517694A (ja) 2012-08-02
JP5480298B2 true JP5480298B2 (ja) 2014-04-23

Family

ID=41077683

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011548660A Active JP5480298B2 (ja) 2009-02-10 2010-02-01 キャビティ層の形成方法

Country Status (8)

Country Link
US (1) US8614501B2 (ja)
EP (1) EP2396816A1 (ja)
JP (1) JP5480298B2 (ja)
KR (1) KR101509008B1 (ja)
CN (1) CN102308382B (ja)
FR (1) FR2942073B1 (ja)
SG (1) SG172335A1 (ja)
WO (1) WO2010091972A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101509008B1 (ko) * 2009-02-10 2015-04-07 소이텍 캐비티들의 층을 생성하는 방법

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101995682B1 (ko) 2011-03-18 2019-07-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막, 반도체 장치, 및 반도체 장치의 제작 방법
FR2977069B1 (fr) 2011-06-23 2014-02-07 Soitec Silicon On Insulator Procede de fabrication d'une structure semi-conductrice mettant en oeuvre un collage temporaire
FR2995445B1 (fr) 2012-09-07 2016-01-08 Soitec Silicon On Insulator Procede de fabrication d'une structure en vue d'une separation ulterieure
FR2995444B1 (fr) * 2012-09-10 2016-11-25 Soitec Silicon On Insulator Procede de detachement d'une couche
JP6131701B2 (ja) * 2013-05-08 2017-05-24 株式会社豊田自動織機 半導体基板の製造方法
WO2017179868A1 (ko) * 2016-04-12 2017-10-19 주식회사 루미스탈 반절연 질화물 반도체층을 포함하는 질화물 반도체 기판 제조 방법 및 이에 의해 제조된 질화물 반도체 기판
KR101951902B1 (ko) * 2016-04-12 2019-02-26 주식회사 루미스탈 복수의 공극을 포함한 질화물 반도체 기판 및 그 제조 방법
CN110079859A (zh) * 2019-04-28 2019-08-02 厦门市三安集成电路有限公司 一种SiC基GaN外延片的剥离方法
FR3105574B1 (fr) * 2019-12-19 2023-01-13 Commissariat Energie Atomique Empilement multicouches de type semi-conducteur-sur-isolant, procédé d’élaboration associé, et module radiofréquence le comprenant

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS592185B2 (ja) * 1980-02-04 1984-01-17 日本電信電話株式会社 半導体基体内への絶縁領域の形成法
US5143858A (en) * 1990-04-02 1992-09-01 Motorola, Inc. Method of fabricating buried insulating layers
FR2681472B1 (fr) * 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
EP0703608B1 (en) * 1994-09-23 1998-02-25 Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe Method for forming buried oxide layers within silicon wafers
JP2666757B2 (ja) * 1995-01-09 1997-10-22 日本電気株式会社 Soi基板の製造方法
FR2748851B1 (fr) * 1996-05-15 1998-08-07 Commissariat Energie Atomique Procede de realisation d'une couche mince de materiau semiconducteur
JP3515351B2 (ja) * 1998-01-08 2004-04-05 株式会社東芝 半導体装置の製造方法
FR2784796B1 (fr) * 1998-10-15 2001-11-23 Commissariat Energie Atomique Procede de realisation d'une couche de materiau enterree dans un autre materiau
JP2000124092A (ja) * 1998-10-16 2000-04-28 Shin Etsu Handotai Co Ltd 水素イオン注入剥離法によってsoiウエーハを製造する方法およびこの方法で製造されたsoiウエーハ
JP3975634B2 (ja) * 2000-01-25 2007-09-12 信越半導体株式会社 半導体ウェハの製作法
JP3571989B2 (ja) * 2000-03-13 2004-09-29 株式会社東芝 半導体装置及びその製造方法
JP2002359247A (ja) * 2000-07-10 2002-12-13 Canon Inc 半導体部材、半導体装置およびそれらの製造方法
US6495429B1 (en) * 2002-01-23 2002-12-17 International Business Machines Corporation Controlling internal thermal oxidation and eliminating deep divots in SIMOX by chlorine-based annealing
JP4277481B2 (ja) * 2002-05-08 2009-06-10 日本電気株式会社 半導体基板の製造方法、半導体装置の製造方法
JP4000087B2 (ja) * 2003-05-07 2007-10-31 株式会社東芝 半導体装置およびその製造方法
US7256104B2 (en) * 2003-05-21 2007-08-14 Canon Kabushiki Kaisha Substrate manufacturing method and substrate processing apparatus
FR2860249B1 (fr) 2003-09-30 2005-12-09 Michel Bruel Procede de fabrication d'une structure en forme de plaque, en particulier en silicium, application de procede, et structure en forme de plaque, en particulier en silicium
JP2005229062A (ja) * 2004-02-16 2005-08-25 Canon Inc Soi基板及びその製造方法
US7422956B2 (en) * 2004-12-08 2008-09-09 Advanced Micro Devices, Inc. Semiconductor device and method of making semiconductor device comprising multiple stacked hybrid orientation layers
JP2007220782A (ja) * 2006-02-15 2007-08-30 Shin Etsu Chem Co Ltd Soi基板およびsoi基板の製造方法
FR2899378B1 (fr) * 2006-03-29 2008-06-27 Commissariat Energie Atomique Procede de detachement d'un film mince par fusion de precipites
JP2008004821A (ja) * 2006-06-23 2008-01-10 Sumco Corp 貼り合わせウェーハの製造方法
FR2942073B1 (fr) * 2009-02-10 2011-04-29 Soitec Silicon On Insulator Procede de realisation d'une couche de cavites

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101509008B1 (ko) * 2009-02-10 2015-04-07 소이텍 캐비티들의 층을 생성하는 방법

Also Published As

Publication number Publication date
KR101509008B1 (ko) 2015-04-07
SG172335A1 (en) 2011-07-28
JP2012517694A (ja) 2012-08-02
WO2010091972A1 (en) 2010-08-19
US20110278597A1 (en) 2011-11-17
CN102308382B (zh) 2014-12-10
CN102308382A (zh) 2012-01-04
US8614501B2 (en) 2013-12-24
FR2942073B1 (fr) 2011-04-29
KR20110102949A (ko) 2011-09-19
FR2942073A1 (fr) 2010-08-13
EP2396816A1 (en) 2011-12-21

Similar Documents

Publication Publication Date Title
JP5480298B2 (ja) キャビティ層の形成方法
CN110352484B (zh) 高电阻率绝缘体上硅结构及其制造方法
JP6650463B2 (ja) 電荷トラップ層を備えた高抵抗率の半導体・オン・インシュレーターウェハーの製造方法
JP4718425B2 (ja) 複合基板の作製方法
JP4722823B2 (ja) 電気特性を向上させた複合基板の作製方法
JP5214160B2 (ja) 薄膜を製造する方法
KR20070059157A (ko) 반도체 웨이퍼의 제조방법
JP2003510799A (ja) マイクロエレクトロニクス用基板の処理方法及び該方法により得られた基板
JP4577382B2 (ja) 貼り合わせウェーハの製造方法
KR101623968B1 (ko) 감소된 secco 결함 밀도를 갖는 반도체-온-절연체 기판의 제조 방법
TWI450366B (zh) Semiconductor substrate manufacturing method
JP2011530182A (ja) 接着接合界面を安定するためにイオンを注入する工程を備える構造物製造方法
CN115315779A (zh) 复合基板及其制造方法
WO2009095380A1 (en) Method for manufacturing heterostructures
TWI643250B (zh) Method for manufacturing epitaxial wafer and epitaxial wafer
US20110117514A1 (en) Silicon Firnaceware for Stressed Film
JP2010027731A (ja) Simoxウェーハの製造方法及びsimoxウェーハ
JP2006108404A (ja) Soiウェーハの製造方法
CN117497477A (zh) 复合薄膜及其制备方法
JP2005285963A (ja) Soi基板の製造方法
JPS63196064A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130626

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130702

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130903

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140114

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140213

R150 Certificate of patent or registration of utility model

Ref document number: 5480298

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250