JP5475286B2 - 寄生電流経路を閉塞するために交互の高温層および低温層を用いる超格子の製造方法 - Google Patents

寄生電流経路を閉塞するために交互の高温層および低温層を用いる超格子の製造方法 Download PDF

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Description

本出願は、「寄生電流経路を閉塞するために交互の高温層および低温層を用いる超格子の製造方法」という発明の名称の２００５年９月１４日に提出の米国仮特許願第６０／７１７１０２号に関連するものである。
本明細書で用いられるＩＩＩ族窒化物は、少なくとも窒素、および別のＩＩＩ族合金化元素を含むＩｎＡｌＧａＮ系の半導体合金を指す。ＩＩＩ族窒化物合金の例は、ＡｌＮ、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＩｎＡｌＧａＮ、あるいは窒素、または少なくとも１つのＩＩＩ族元素を含む任意の組み合わせである。
本発明は、電力半導体素子を製造する方法、より詳細には、ＩＩＩ族窒化物電力半導体素子に関する。
周知のＩＩＩ族窒化物電力半導体素子は、基板、ＩＩＩ族窒化物転位層、および転位層上のヘテロ接合ＩＩＩ族窒化物素子を含んでいる。このような素子は、ヘテロ接合素子から基板への寄生伝導経路を含んでいることが知られている。
寄生伝導経路は、電流を効率的に切り換える素子の機能を損なうので、望ましくない。
ＩＩＩ族窒化物ヘテロ接合素子の寄生伝導経路の作用を最小にするか、または排除することが望ましい。
本発明の目的は、寄生伝導経路を含まないＩＩＩ族窒化物電力半導体素子の製造方法を提供することである。
上に説明したとおり、寄生伝導は欠陥要因であると考えられている。従って、本発明による方法は、寄生伝導経路の助長に役立つ欠陥を最小にする方法を含んでいる。
すなわち、本発明による方法は、基板を用意する工程と、ＩＩＩ族窒化物本体を基板の主面上に最終厚さまで成長期間にわたって成長させる工程であって、成長温度は成長期間にわたって変化する工程とを含んでいる。
本発明の一変形例では、成長温度はサイクルで変化し、各サイクルは、高温度における高温成長の期間、および低温度における低温成長の期間を含んでいる。
本発明の一実施形態においては、すべてのサイクルの高温度および低温度は同じである。
本発明の別の実施形態では、高温度がどのサイクルでも同じであるのに対して、各サイクルの低温度は変化している。
本発明のさらに別の実施形態では、低温度および高温度は、２つの温度が一つにまとまるまで、サイクルごとに変化する。
実施形態のすべてにおいて、各サイクルの低温度または高温度の期間を、要求どおりに変化できる。
本発明の別の変形例では、成長温度は上昇方向に、あるいは下降方向に連続的に変化する。
本発明の他の特徴および利点について、添付図面に基づく本発明の次の説明により明らかにする。
図１Ａおよび図１Ｂに示すように、本発明の第１実施形態による方法では、ＩＩＩ族窒化物超格子本体１０（例えばＡｌＮ本体）は、成長温度を成長期間にわたって変化させることによって、基板１２上に成長させられる。すなわち、成長温度はサイクルで変化し、各サイクル１４は、高温成長の期間と、その後に続く低温成長の期間とを含んでいる。
従って、図１Ａに模式的に示すように、ＩＩＩ族窒化物半導体本体は第１期間１６に高温度Т1（例えば１０００℃）で成長させられ、次に別のＩＩＩ族窒化物本体は第２期間１８に低温度Т2（例えば８００℃）で成長させられる。次に、所望の厚さのＩＩＩ族窒化物超格子本体が得られるまで、成長サイクル１４は繰り返される。
本発明による方法が、低温成長工程で開始される場合には、最良の結果を得ることができることが観測されたことに留意する必要がある。従って、本発明による方法は、低温成長工程で開始し、次に、以下に説明する実施形態に関連して説明するとおり、他の工程が続くことが好ましい。
第１実施形態による方法では、すべてのサイクルの高成長温度Т1は互いに等しく、すべてのサイクルの低成長温度Т2は互いに等しい。すべてのサイクルの第１期間１６は互いに等しく、すべてのサイクルの第２期間１８に等しいとよいことに留意する必要がある。同様に、すべてのサイクル１４の第２期間は互いに等しいのがよい。また、第１および第２期間１６、１８は、所望のとおり変化するのがよい。
図２Ａおよび図２Ｂに示す本発明の第２実施形態による方法では、低成長温度Т2、Т3、Т4、・ТN（Ｎは、低温成長工程中に形成される最後のＩＩＩ族窒化物本体を表わす整数である）が互いに異なるのに対して、すべてのサイクル１４の高成長温度Т1は等しい。低成長温度は、低い値（Т1）から始まり、各段階で、より高い温度とすることが好ましい。
図３Ａおよび図３Ｂに示す本発明の第３実施形態による方法では、各サイクルの高成長温度および低成長温度は変化し、それによって、２つの成長温度はサイクルごとに集束することが好ましい。従って、第１サイクルでは、Т2が低成長温度であるのに対して、Т1は、高成長温度である。次のサイクルでは、Т3は高成長温度であり、Т4は、低成長温度である。ТX（最後の高成長温度）およびТY（最後の低成長温度）が達せられるまで、サイクルは繰り返される。
２つの成長温度を集束させるために、低成長温度が各サイクルで増大するのに対して、高成長温度は低下する。従って、好ましくはТXおよびТYに達した後に、最終成長温度Тfに達するまで、Т2＜Т4であるのに対してТ1＞Т3である。
図４Ａおよび図４Ｂに示す本発明の第４実施形態による方法では、所望の厚さが得られるまで、成長温度は変化させられる。例えば、成長温度は高い値から開始し、低い値に連続して降下させる（曲線２０）か、または低成長温度から開始し、高い値に上昇させる（曲線２２）。
図５に示すように、ＩＩＩ族窒化物素子は、本発明によって形成されるＩＩＩ族窒化物超格子の上に形成され得る。例えば、素子は、図５に示すように、本発明の第３実施形態（または他の実施形態）によって形成されるＩＩＩ族窒化物超格子１０の上に形成され得る。このようなＩＩＩ族窒化物素子は、１つまたは複数のＩＩＩ族窒化物転位層２４と、ＩＩＩ族窒化物バッファ層２６と、高電子移動度トランジスタ（ＨＥＭＴ）の能動領域を構成するとよいＩＩＩ族窒化物能動層２８とを含んでいるのがよい。
本発明による素子は、ＨＥＭＴに限定されないことに留意する必要がある。ＩＩＩ族窒化物ＭＩＳＦＥＴ、ＭＩＳＨＦＥＴ、ＨＥＭＦＥＴ、ＨＪＦＥＴなどのような他の素子もまた、本発明によって形成されるＩＩＩ族窒化物超格子１０の上に形成されるとよい。
さらに、本発明による方法では、温度が変化するにつれて、合金組成は変化することに留意する必要がある。従って、例えば、高温で成長させられる１つのＩＩＩ族窒化物半導体本体の合金組成は、低温で成長させられる別のＩＩＩ族窒化物本体の合金組成と異なることがあり得る。
別の変形例では、高温または低温で成長させられるＩＩＩ族窒化物本体の合金組成は、同様に変化することがある。すなわち、ＩＩＩ族窒化物本体は、変化する合金組成を有することがある。
本発明による方法では、基板１２は、シリコン、サファイア、ＧａＮ基板のようなＩＩＩ族窒化物基板、炭化シリコンなどからなっているのがよい。また一方、シリコンは、経済的理由で好ましい基板である。
以上本発明を、その特定の実施形態に即して説明したけれども、多くの他の変形例や変更態様、および他の用途が、当業者には明らかであると思う。従って本発明は、本明細書の特定の開示によってではなく、添付の特許請求の範囲によってのみ限定されるものである。
本発明の第１実施形態による方法を示す。 本発明の第１実施形態による方法を示す。 本発明の第２実施形態による方法を示す。 本発明の第２実施形態による方法を示す。 本発明の第３実施形態による方法を示す。 本発明の第３実施形態による方法を示す。 本発明の第４実施形態による方法を示す。 本発明の第４実施形態による方法を示す。 本発明によって製造されるＩＩＩ族窒化物素子の例を、模式的に示す。
符号の説明
１０ ＩＩＩ族窒化物超格子
１２ 基板
１４ サイクル
１６ 第１期間
１８ 第２期間
２０ 曲線
２２ 曲線
２４ ＩＩＩ族窒化物転位層
２６ ＩＩＩ族窒化物バッファ層
２８ ＩＩＩ族窒化物能動層
Т1 高成長温度
Т2 低成長温度
ТX 最後の高成長温度
ТY 最後の低成長温度

Claims (16)

  1. 基板への寄生電流経路を閉塞するために、交互の高温層および低温層を用いた半導体素子を製造する方法であって、
    基板を用意する工程と、
    窒化アルミニウム（ＡｌＮ）を備えるＩＩＩ族窒化物本体を、前記基板の主面上に、最終厚さまで複数の成長期間を含む全成長期間にわたって成長させる工程において、成長温度を前記全成長期間にわたって変化させ、前記複数の成長期間の長さを変化させる工程とを含み、
    前記複数の成長期間は、複数の高温成長の期間と、複数の低温成長の期間とを含み、
    前記成長温度をサイクルで変化させ、各サイクルは、前記複数の高温成長の期間の１つと
    、その後に続く前記複数の低温成長の期間の１つとを含む方法。
  2. 前記成長温度を、前記全成長期間にわたって、低温度から高温度へ変化させる、請求項１に記載の方法。
  3. 前記成長温度を、前記全成長期間にわたって、高温度から低温度へ変化させる、請求項１に記載の方法。
  4. 各サイクルの低温度を変化させる、請求項１に記載の方法。
  5. 各サイクルの高温度を変化させる、請求項１に記載の方法。
  6. 各サイクルの低温度および高温度を変化させる、請求項１に記載の方法。
  7. 各サイクルの高温度が同じである、請求項１に記載の方法。
  8. 各サイクルの低温度が同じである、請求項１に記載の方法。
  9. 各サイクルの低温度が同じであり、かつ各サイクルの高温度が同じである、請求項１に記載の方法。
  10. 前記複数の高温成長の期間の１つと、前記複数の低温成長の期間の１つとで、期間の長さを等しくさせる、請求項１に記載の方法。
  11. 前記複数の高温成長の期間の１つと、前記複数の低温成長の期間の１つとで、期間の長さを異ならせる、請求項１に記載の方法。
  12. 前記成長温度を、連続的に変化させる、請求項１に記載の方法。
  13. 前記成長温度を、不連続の段階で変化させる、請求項１に記載の方法。
  14. 高成長温度および低成長温度を、各成長サイクルごとに集束させる、請求項１に記載の方法。
  15. 低成長温度で開始し、その後に変化させる、請求項１に記載の方法。
  16. 前記ＩＩＩ族窒化物本体の合金組成を、前記成長工程中に変化させる、請求項１に記載の方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9157169B2 (en) * 2005-09-14 2015-10-13 International Rectifier Corporation Process for manufacture of super lattice using alternating high and low temperature layers to block parasitic current path
JP5367434B2 (ja) * 2009-03-31 2013-12-11 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
US8957454B2 (en) 2011-03-03 2015-02-17 International Rectifier Corporation III-Nitride semiconductor structures with strain absorbing interlayer transition modules
US8546849B2 (en) 2011-05-04 2013-10-01 International Rectifier Corporation High voltage cascoded III-nitride rectifier package utilizing clips on package surface
US9281388B2 (en) 2011-07-15 2016-03-08 Infineon Technologies Americas Corp. Composite semiconductor device with a SOI substrate having an integrated diode
US8796738B2 (en) 2011-09-21 2014-08-05 International Rectifier Corporation Group III-V device structure having a selectively reduced impurity concentration
JP2015053328A (ja) * 2013-09-05 2015-03-19 富士通株式会社 半導体装置
JP2015070064A (ja) * 2013-09-27 2015-04-13 富士通株式会社 半導体装置及び半導体装置の製造方法
US9673286B2 (en) 2013-12-02 2017-06-06 Infineon Technologies Americas Corp. Group III-V transistor with semiconductor field plate
US9343562B2 (en) 2013-12-06 2016-05-17 Infineon Technologies Americas Corp. Dual-gated group III-V merged transistor
US10636899B2 (en) 2016-11-15 2020-04-28 Infineon Technologies Austria Ag High electron mobility transistor with graded back-barrier region
US10720520B2 (en) * 2017-06-21 2020-07-21 Infineon Technologies Austria Ag Method of controlling wafer bow in a type III-V semiconductor device

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3301371B2 (ja) 1997-05-27 2002-07-15 信越半導体株式会社 化合物半導体エピタキシャルウェーハの製造方法
JPH11298039A (ja) 1998-03-20 1999-10-29 Ind Technol Res Inst ＧａＮ層および緩衝層の成長法およびその構造
JP2001160627A (ja) 1999-11-30 2001-06-12 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物系化合物半導体発光素子
US6596079B1 (en) 2000-03-13 2003-07-22 Advanced Technology Materials, Inc. III-V nitride substrate boule and method of making and using the same
US7473316B1 (en) 2000-04-12 2009-01-06 Aixtron Ag Method of growing nitrogenous semiconductor crystal materials
CN1322006A (zh) 2000-04-30 2001-11-14 赵汝杰 一种非结晶与多晶结构的氮化镓系化合物半导体的成长方法
JP2002075871A (ja) 2000-08-24 2002-03-15 Matsushita Electric Ind Co Ltd 半導体基板の製造方法
JP2002069645A (ja) 2000-09-01 2002-03-08 Sony Corp 薄膜および薄膜製造方法
US6673149B1 (en) 2000-09-06 2004-01-06 Matsushita Electric Industrial Co., Ltd Production of low defect, crack-free epitaxial films on a thermally and/or lattice mismatched substrate
JP3453558B2 (ja) * 2000-12-25 2003-10-06 松下電器産業株式会社 窒化物半導体素子
JP3956637B2 (ja) 2001-04-12 2007-08-08 ソニー株式会社 窒化物半導体の結晶成長方法及び半導体素子の形成方法
CN101834245B (zh) 2001-06-15 2013-05-22 克里公司 在SiC衬底上形成的GaN基LED
US6977953B2 (en) * 2001-07-27 2005-12-20 Sanyo Electric Co., Ltd. Nitride-based semiconductor light-emitting device and method of fabricating the same
US6488771B1 (en) 2001-09-25 2002-12-03 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Method for growing low-defect single crystal heteroepitaxial films
JP2003110137A (ja) 2001-09-28 2003-04-11 Nagoya Kogyo Univ 窒化物系化合物半導体発光素子の製造方法
JP3569807B2 (ja) 2002-01-21 2004-09-29 松下電器産業株式会社 窒化物半導体素子の製造方法
GB2392170A (en) * 2002-08-23 2004-02-25 Sharp Kk MBE growth of a semiconductor layer structure
US7115896B2 (en) * 2002-12-04 2006-10-03 Emcore Corporation Semiconductor structures for gallium nitride-based devices
TWI230978B (en) * 2003-01-17 2005-04-11 Sanken Electric Co Ltd Semiconductor device and the manufacturing method thereof
US7192849B2 (en) 2003-05-07 2007-03-20 Sensor Electronic Technology, Inc. Methods of growing nitride-based film using varying pulses
JP4423011B2 (ja) * 2003-06-23 2010-03-03 日本碍子株式会社 高比抵抗ＧａＮ層を含む窒化物膜の製造方法
JP4727169B2 (ja) * 2003-08-04 2011-07-20 日本碍子株式会社 エピタキシャル基板、当該エピタキシャル基板の製造方法、当該エピタキシャル基板の反り抑制方法、および当該エピタキシャル基板を用いた半導体積層構造
EP1668709B1 (en) 2003-10-02 2019-05-01 Toyoda Gosei Co., Ltd. Methods for producing a nitride semiconductor product, a light-emitting device, a light-emitting diode, a laser device and a lamp using the nitride semiconductor product
US9157169B2 (en) * 2005-09-14 2015-10-13 International Rectifier Corporation Process for manufacture of super lattice using alternating high and low temperature layers to block parasitic current path

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