JP5546133B2 - 半導体電子デバイス - Google Patents

Description

本発明は、窒化物系化合物半導体を用いた半導体電子デバイスに関するものである。

化学式Ａｌ_xＩｎ_yＧａ_1-x-yＡｓ_uＰ_vＮ_1-u-v（ただし、０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１、０≦ｕ≦１、０≦ｖ≦１、ｕ＋ｖ＜１）で表される窒化物系化合物半導体、たとえばＧａＮ系化合物半導体を用いた電界効果トランジスタ等の電子デバイスは、４００℃近い高温環境下においても動作する固体デバイスとして注目されている。
一方で、ＧａＮ系化合物半導体は、ＳｉやＧａＡｓとは異なり、大口径の単結晶基板を作製することが困難であり、低コスト化が難しいという問題がある。

そのため、ＧａＮ系化合物半導体を用いた電子デバイスは、たとえばシリコンカーバイト（ＳｉＣ）、サファイア、ＺｎＯまたはＳｉからなる基板を用いて作製されている。特に、Ｓｉからなる基板は大口径のものが安価で入手できるため、電子デバイス用の基板としては非常に有効である。
しかしながら、ＳｉとＧａＮとでは格子定数および熱膨張率に非常に大きな差があるため、Ｓｉ基板上にＧａＮ層を直接エピタキシャル成長させると、ＧａＮ層に大きな引っ張り歪みが内在することとなり、ＧａＮ層をエピタキシャル成長させたエピタキシャル基板全体に凹形状の反りが発生したり結晶性が悪化したりする原因となる。さらに、内在する歪みが大きいとＧａＮ層中にクラックが発生する。

そこで、通常はＳｉ基板とＧａＮ層との間に歪緩和層としてのバッファ層を設ける。このようなバッファ層としてはＧａＮ層とＡｌＮ層との積層構造が効果的である（特許文献１、２参照）。
特許文献１に記載のＧａＮ系電界効果トランジスタの作製方法では、たとえば直径４インチ（１０１．６ｍｍ）のＳｉ単結晶からなる基板上に、ＭＯＣＶＤ法などのエピタキシャル結晶成長法で、まず１０００〜１１００℃程度の基板温度でＡｌＮ層を形成し、ついで同程度の温度でＧａＮ層とＡｌＮ層とが積層された複合層を形成してバッファ層とする。その後、バッファ層上に電子走行層、電子供給層およびコンタクト層を順次積層して半導体動作層を形成する。

このようなエピタキシャル層上に、フォトリソグラフィー等により、ソース電極、ドレイン電極およびゲート電極を一括して形成し、その後に個々のデバイスに分離する。
このように、ＧａＮ層とＡｌＮ層との複合層を形成してバッファ層とすることにより、Ｓｉ基板上にクラックがなく結晶性が良好なＧａＮ層をエピタキシャル成長させることができる。さらに、エピタキシャル基板全体の反りも改善される。
なお、バッファ層はＧａＮ層とＡｌＮ層との複合層に限らず、互いに組成の異なるＡｌＧａＮ層の複合層としても、両者に適切な量の歪みがあれば同様な効果を得られる。
特許文献２には、バッファ層としてＧａＮ層とＡｌＮ層との複合層を用いた場合が記載されている。この場合の構造を図２に示す。

一方、陽極化成によってＳｉウエハの一部を多孔質化し、これを含んだ層をＳｉ基板内に形成し、この上に上記エピタキシャル層を形成することにより歪を低減できるという報告もある。（特許文献３）特にこの多孔質化した層（ポーラスＳｉ部という）の上に数μｍ程度の厚さで平滑な単結晶Ｓｉ層（以下、Ｓｉ薄膜という）を残した基板は膜質を上げるためにも、歪を低減させるにも非常に有効であるとされている。

特開２００３−５９９４８号公報 特開２００７−８８４２６号公報 特開２００８−２１８６５５号公報

しかしながら、特許文献３に記載された方法では歪は低減できるものの、エピタキシャル層の成長表面に多数のクラックが発生してしまう。これはエピタキシャル層をポーラスＳｉ部直上のＳｉ薄膜の上に成長すると、成長中にＳｉとＧａＮもしくはＡｌＧａＮもしくはＡｌＮ間の格子定数差による歪により、Ｓｉ薄膜に大きなストレスが生じて破壊してしまうことが原因であると考えられる。これを防ぐには成長中に生じる歪を緩和する層をＳｉ薄膜とＧａＮ層間に挿入する必要がある。

ところで、ＧａＮ系化合物半導体のエピタキシャル層を有する電子デバイスを実現するためには、なるべく反り量が小さく、また歪をエピタキシャル層に内在しないエピタキシャル基板が必要となる。前記特許文献に記載のＡｌＧａＮ層の複合層を用いたバッファ層によっても歪量を低下させることは可能であるものの、厚膜化に伴う歪量の低減には限界がある。
エピタキシャル基板の反り量を低減するために、Ｓｉ基板を厚くすることも検討されているが、この方法でも内在歪量を低減することは難しく、歪量が大きくなればエピタキシャル層が割れるなど悪影響を及ぼすこともある。

本発明は、上記に鑑みて、Ｓｉ基板の一部に多孔質層（ポーラスＳｉ部）を持つＳｉ基板（以下ポーラスＳｉ基板と呼ぶ）上に、格子定数差から来る歪を緩和する量のみのＡｌＧａＮ層の複合層を用いることにより、Ａｌ系材料を用いた層の膜厚を薄くすることを可能とし、生産性を向上させると伴にエピタキシャル層内部の歪量を低下させることを目的とする。

上述した課題を解決し、目的を達成するために、本発明に係る半導体電子デバイスは、 表面に陽極化成によって多孔質化されたポーラスＳｉ層を含むＳｉ基板と、前記基板上に形成された、前記基板よりも格子定数が小さく熱膨張係数が大きい窒化物系化合物半導体からなる第一半導体層と、前記第一半導体層よりも格子定数が小さく前記基板よりも熱膨張係数が大きい窒化物系化合物半導体からなる第二半導体層とが、交互に積層した２層以上の複合層を有するバッファ層と、前記基板と前記バッファ層との間に形成された、前記第一半導体層よりも格子定数が小さく前記基板よりも熱膨張係数が大きい窒化物系化合物半導体からなる介在層と、前記バッファ層上に形成された、窒化物系化合物半導体からなる半導体動作層と、を備えたことを特徴とする。

また、本発明に係わる半導体電子デバイスは、前記Ｓｉ基板の前記介在層が形成される側の面方位が（１１１）方向であることを特徴とする。

また、本発明に係わる半導体電子デバイスは、前記Ｓｉ基板が、前記介在層が形成される面側に、主面が（１１１）方向の面方位を持つ厚さ１μｍ以上、２０μｍ以下のＳｉ薄層をさらに備えることを特徴とする。

また、本発明に係わる半導体電子デバイスは、前記ポーラスＳｉ層の厚さが５０μｍ以下であることを特徴とする。

また、本発明に係わる半導体電子デバイスは、前記第一半導体層はＧａＮからなり、前記第二半導体層はＡｌ_xＧａ_1-xＮ（ただし、０＜ｘ≦１）からなることを特徴とする。

本発明によれば、ポーラスＳｉ層とバッファ層を組み合わせることによりエピタキシャル層内部の歪量を低下させると伴に、生産性を向上させることができる。これにより、耐圧性が高くかつ反りが小さい半導体電子デバイスを、製造コストを抑えて実現できるという効果を奏する。

本発明の実施の形態１に係わる電界効果トランジスタの模式的断面図である。 従来の電界効果トランジスタの模式的断面図である。 本発明に係わるポーラスＳｉ部の厚さと基板の反り量との関係を示した図である。 本発明の実施の形態２に係わる電界効果トランジスタの模式的断面図である。

以下に、図面を参照して本発明に係る半導体電子デバイスの実施の形態を詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。

（実施の形態１）
図１は、本発明の実施の形態１に係る電界効果トランジスタの模式的な断面図である。この電界効果トランジスタ１００は、高電子移動度トランジスタ（ＨＥＭＴ）であって、主表面が（１１１）面のＳｉ基板１０と、前記Ｓｉ基板１０上に形成されたバッファ層２０と、Ｓｉ基板１０とバッファ層２０との間に形成された介在層２１と、バッファ層２０上に形成された半導体動作層３０と、半導体動作層３０上に形成されたソース電極４１とゲート電極４２とドレイン電極４３とを備えている。
ここでＳｉ基板は、主面の面方位が（１１１）面のＳｉ層１１上に、ポーラスＳｉ層１３及びＳｉ薄膜１４をこの順に備えている。

ここで、ポーラスＳｉ層１３はシリコンウエハーの表面をフッ化水素酸溶液中で陽極化成することにより作成することができる。なお、ポーラスＳｉ層１３直上のＳｉ薄膜１４は、この陽極化成中でも形成できるが、ＳＯＩ（Silicon On Insulator）などで使用されている貼り付け技術により、Ｓｉ薄膜１４をポーラスＳｉ層１３に接合してもよい。
このポーラスＳｉ層１３直上に設けられるＳｉ薄膜１４の厚さは、１μｍ以上２０μｍ以下であることが望ましい。これは、Ｓｉ薄膜１４の厚さが１μｍよりも薄いとＳｉ薄層１４にクラックが入ってしまい、Ｓｉ薄層１４が２０μｍよりも厚すぎると歪緩和効果が生まれ難くなるためである。

介在層２１は、アンドープのＡｌＮからなる。
また、バッファ層２０は、アンドープのＧａＮからなる第一半導体層２２、・・・、２２と、アンドープのＡｌＮからなる第二半導体層２３、・・・、２３とが交互に積層している。隣接する第一半導体層２２と第二半導体層２３との組を複合層とすると、バッファ層２０は複合層を４層以上有している。なお、ＧａＮからなる第一半導体層２２をＳｉからなるＳｉ基板１０上に直接形成すると、ＧａとＳｉが合金を形成してしまうが、介在層２１の存在により合金形成が防止されている。

半導体動作層３０は、アンドープのＧａＮからなる電子走行層３１と、Ｓｉドープのｎ型ＡｌＧａＮからなる電子供給層３２と、ｎ^＋型のＧａＮからなるコンタクト層３３とを順次積層したものである。また、ソース電極４１とドレイン電極４３とはいずれもＴｉ/Ａｌの積層構造を有し、コンタクト層３３上に形成されている。また、ゲート電極４２は、Ｐｔ／Ａｕの積層構造を有し、コンタクト層３３に形成されたコンタクト層開口部３３ａを介して電子供給層３２上に形成されている。

Ｓｉは、格子定数が０．３８４ｎｍであり、熱膨張係数が３．５９×１０^−６／Ｋである。一方、ＧａＮからなる第一半導体層２２、・・・、２２は、格子定数が０．３１８９ｎｍであり、膨張係数が５．５９×１０^−６／Ｋである。したがって、第一半導体層２２、・・・、２２は、格子定数がポーラスＳｉ基板１０よりも小さく、熱膨張係数がポーラスＳｉ基板１０よりも大きい。一方、ＡｌＮからなる介在層２１および第二半導体層２３、・・・、２３は、格子定数が０．３１１２ｎｍであって第一半導体層２２、・・・、２２よりも小さく、熱膨張係数が４．２×１０^−６／ＫであってＳｉ基板１０よりも大きい。

ここで、介在層２１の層厚はたとえば４０ｎｍである。また、第一半導体層２２、・・、２２は層厚が３００ｎｍであり、第二半導体層２３、・・、２３は、２０ｎｍである。したがって、バッファ層２０の層厚は、０．６８μｍとなる。また、半導体動作層４０の層厚は１．０μｍであり、バッファ層２０と合わせたエピタキシャル層の総層厚は１．６８μｍである。

この電界効果トランジスタ１００は、前記のように、たとえば直径４インチのＳｉ基板１０上に、ＭＯＣＶＤ法などのエピタキシャル結晶成長法で、まず１０００〜１１００℃程度の基板温度で介在層２１、バッファ層２０、半導体動作層３０を順次形成し、さらに半導体動作層３０上にフォトリソグラフィー等によって、ソース電極４１、ドレイン電極４３およびゲート電極４２を形成した後に、各デバイスに分離して作製される。

この電界効果トランジスタ１００は、上記構成を備えることによって、エピタキシャル層内部の歪量を低下させると伴に生産性を向上させることができる。

以下、より詳細に説明する。
図３はＳｉ基板１０内のポーラスＳｉ層１３の膜厚と、エピタキシャル基板の反り量をあらわした図である。これから分かるようにポーラスＳｉ層１３が無い通常のＳｉ単結晶基板と比べてエピタキシャル基板の反り量が低減していることが分かる。
これはポーラスＳｉ層１３がＳｉとＧａＮとの間に発生する歪を緩和する効果があるためだと考えられる。これは前記特許文献２で報告されているＧａＮ／ＡｌＮの複合層からなるバッファ層構造を用いても同様な現象が見られることから、このようなＳｉ基板を使用することによって相対的にバッファ層厚さや層数を低減できることを意味する。

しかし、ＧａＮ／ＡｌＮの複合層を持たないエピタキシャル層は、ポーラスＳｉ部の厚さによらず、全ての表面に多数のクラックが観測された。これは複合層が無い場合には、エピタキシャル層をポーラスＳｉ部直上のＳｉ薄膜１４の上に成長すると、成長中にＳｉと、ＧａＮ、ＡｌＧａＮもしくはＡｌＮとの間の格子定数差に起因する歪によりＳｉ薄膜１４に大きなストレスが生じ、Ｓｉ薄膜１４が破壊してしまうことが原因であると考えられる。
これに対して、複合層が４層以上のバッファ層２０を挿入したエピタキシャル層は、クラックが見られず良好な膜が得られた。これは、バッファ層２０が、Ｓｉ基板１０とエピタキシャル層の格子定数差による歪を緩和し、クラックを防止したからと考えられる。複合層を８層挿入したエピタキシャル層では、さらに、エピタキシャル基板の反り量が低減された。

また図３で示すように、ポーラスＳｉ層１３の厚さが５０μｍ以上とすると、エピタキシャル基板の反り量が急激に減少する傾向が見られる。これはポーラスＳｉ層１３が５０μｍ以上に厚くするとＳｉ薄膜１４の表面の凹凸が激しくなり、この上に形成されたエピタキシャル膜も３次元的な成長になってしまうためと考えられる。その結果、エピタキシャル膜とＳｉ基板との間には歪が発生し難く、基板の反り量は低減するものの表面の凹凸が非常に大きくなってしまう。
表１にポーラスＳｉ部１３の厚さを２０μｍとし、Ｓｉ薄膜１４の厚さを２μｍとした場合の、３００ｎｍのＧａＮ層、および２０ｎｍのＡｌＮ層からなる複合層の層数とクラックの発生有無を示す。この実験から複合層の層数が３層まででは充分な効果が見られず、複合層は４層以上が必要であることがわかる。

以上の結果から、本実施の形態１においては、複合層の層数を４層とした。

（実施の形態２）
図４に本発明の実施の形態２に係る、主面の面方位が（００１）面であるＳｉ基板を使用した電界効果トランジスタの模式的な断面図の例を示す。
ポーラスＳｉ部１３は、面方位が（１１１）面のＳｉ基板１１の場合は、微細孔が網目状に形成される。これに対して、面方位が（００１）面のＳｉ基板１２の場合には、微細孔が柱状に形成される。網目状構造のポーラスＳｉ部１３でもエピタキシャル層の歪を低減することは可能であるが、図４のような柱状のポーラスＳｉ部１３のほうが、エピタキシャル層内の歪を低減する効果が大きいことが判明した。

しかし、（００１）面Ｓｉ基板上ではＧａＮとの格子定数差が大きすぎるため、一般には、ＧａＮ層のエピタキシャル成長が非常に難しい。そこで、本発明では、面方位が（００１）面のＳｉ基板１２で形成したポーラスＳｉ部１３上に、（１１１）面を持つＳｉ薄膜１４を、ＳＯＩ作製などで使用されている貼り付け技術により接合し、これを上記のシリコン基板１５として使用することにより、面方位が（１１１）面のＳｉ基板で作成したポーラス基板１０に比べてより歪を低減し、エピタキシャル成長を容易にすることができる。

なお、本実施の形態１および２のいずれにおいても、第一半導体層２２の層厚は３００ｎｍであるが、２００ｎｍ以上であれば、Ｓｉ薄層との間に発生する歪を低減しクラックを防止することができる。また、各第一半導体層２２、・・、２２の層厚が３０００ｎｍ以下であれば、成長時間が十分に短いので、生産性が高く好ましい。

また、第二半導体層２３の層厚は、０．５ｎｍ以上２００ｎｍ以下であれば、第一半導体層２２、・・・、２２に内在する歪みを十分に抑制できるので好ましい。

また、第一半導体層２２、・・、２２、第二半導体層２３、・・、２３、介在層２１の層厚は、上記実施の形態１の値に限られず、これらの組成、基板１０との格子定数および熱膨張率差、デバイスに要求される耐圧、許容される反り量などに応じて適宜設定することができる。たとえば、第一、第二半導体層の厚さは、それぞれ同一である必要は無く、単純な周期構造でなく、各周期でそれぞれの層の厚さを異なるものとすることもできる。

また、本実施の形態１および２のいずれにおいても、半導体電子デバイスがＨＥＭＴ型の電界効果トランジスタであったが、本発明はこれに限定されず、絶縁ゲート型（ＭＩＳ型、ＭＯＳ型）、ショットキーゲート型（ＭＥＳ型）等、種々の電界効果トランジスタに対して適用可能である。
また、本発明は、電界効果トランジスタ以外にも、ショットキーダイオード等、各種ダイオードに対しては適用可能である。たとえば、実施の形態１の電界効果トランジスタ１００において、ソース電極４１、ドレイン電極４３およびゲート電極４２のかわりにカソード電極およびアノード電極を形成した構造とすれば、本発明を適用したダイオードを実現できる。

１０ Ｓｉ（シリコン）基板
１１ （面方位が（１１１）面の）Ｓｉ層
１２ （面方位が（００１）面の）Ｓｉ基板
１３ ポーラスＳｉ層
１４ Ｓｉ薄膜
１５ Ｓｉ（シリコン）基板
２０ バッファ層
２１ 介在層
２２ 第一半導体層
２３ 第二半導体層
３０ 半導体動作層
３１ 電子走行層
３２ 電子供給層
３３ コンタクト層
３３ａ コンタクト層開口部
４１ ソース電極
４２ ゲート電極
４３ ドレイン電極
１００ 電界効果トランジスタ

Claims (5)

1. Ｓｉ基板に陽極化成によって多孔質化されたポーラスＳｉ層および前記ポーラスＳｉ層上に張り付けによって形成されたＳｉ薄層を有するシリコン基板と、
   前記シリコン基板上に順次形成された介在層およびバッファ層と、
   前記バッファ層上に形成された、窒化物系化合物半導体からなる半導体動作層と、
   を備え、
   前記Ｓｉ薄層は、前記シリコン基板の前記介在層が形成される面側に形成され、主面の面方位が（１１１）面を持ち、前記バッファ層は、前記シリコン基板よりも格子定数が小さく熱膨張係数が大きい窒化物系化合物半導体からなる第一半導体層と、前記第一半導体層よりも格子定数が小さく前記基板よりも熱膨張係数が大きい窒化物系化合物半導体からなる第二半導体層とが、交互に積層した４層以上の複合層を有し、
   前記介在層は、前記第一半導体層よりも格子定数が小さく前記基板よりも熱膨張係数が大きい窒化物系化合物半導体からなることを特徴とする半導体電子デバイス。
2. 前記Ｓｉ基板の主面の面方位が（００１）面であることを特徴とする請求項１に記載の半導体電子デバイス。
3. 前記Ｓｉ薄層は、厚さ１μｍ以上、２０μｍ以下であることを特徴とする請求項１又は２に記載の半導体電子デバイス。
4. 前記ポーラスＳｉ層の厚さが５０μｍ以下であることを特徴とする請求項１〜３のいずれか１つに記載の半導体電子デバイス。
5. 前記第一半導体層はＧａＮからなり、前記第二半導体層はＡｌ_xＧａ_1-xＮ（ただし、０＜ｘ≦１）からなることを特徴とする請求項１〜４のいずれか１つに記載の半導体電子デバイス。

Images