KR20140125388A - 에피택셜 기판, 반도체 장치 및 반도체 장치의 제조방법 - Google Patents

에피택셜 기판, 반도체 장치 및 반도체 장치의 제조방법 Download PDF

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케이타로 츠치야
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Abstract

본 발명은, 실리콘계 기판(11)과, 격자상수 및 열팽창계수가 서로 상이한 제 1 및 제 2 질화물 반도체층이 교호로 적층된 구조를 가지고, 외연부에 있어서 막두께가 서서히 얇아지도록 실리콘계 기판(11) 상에 배치된 에피택셜 성장층(12)을 구비한다. 이에 따라, 외연부에서의 크랙의 발생이 억제된 에피택셜 기판, 반도체 장치 및 이러한 반도체 장치의 제조방법이 제공된다.

Description

에피택셜 기판, 반도체 장치 및 반도체 장치의 제조방법{EPITAXIAL SUBSTRATE, SEMICONDUCTOR DEVICE, AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은, 에피택셜 성장층을 가지는 에피택셜 기판, 반도체 장치 및 반도체 장치의 제조방법에 관한 것이다.
질화물 반도체층을 가지는 반도체 장치에 있어서, 실리콘이나 실리콘 카바이드 등의 저렴한 실리콘계 기판 상에 질화물 반도체층이 형성되는 경우가 많다. 예를 들어 발광 다이오드(LED)의 활성층이나 고전자 이동도(高電子 移動度) 트랜지스터(HEMT)의 채널층 등의, 반도체 장치의 기능층으로서 기능하는 질화물 반도체층이 실리콘계 기판 상에 형성된다. 그러나, 실리콘계 기판과 질화물 반도체층의 격자상수는 크게 상이하다. 이 때문에, 예를 들어 실리콘계 기판과 기능층의 사이에 버퍼(バッファ)층을 배치한 구조가 채용되어 있다.
버퍼층이나 기능층 등의 에피택셜 성장층은, 질화알루미늄(AlN)층과 질화갈륨(GaN)층을 교호로 복수 적층한 구조 등의, AlxGa1 - xN/AlyGa1 - yN(x>y)의 헤테로 구조를 복수 적층한 구조가 일반적으로 이용되고 있다. 또한, 버퍼층과 실리콘계 기판의 사이에 버퍼층보다 두꺼운 AlN 초기층이 추가로 배치되는 경우도 있다.
에피택셜 성장층은, AlN/GaN과 같은 헤테로 구조를 가지기 때문에, 격자상수의 차이나 열팽창계수의 차이에 기인하여 외연부(外緣部)로부터 많은 크랙(クラック)이 생기기 쉽다.
또한, 실리콘계 기판 상에 질화물 반도체로 이루어지는 에피택셜 성장층을 배치한 에피택셜 기판에서는, 외연부에 있어서 에피택셜 성장층의 막두께가 두꺼워져, 에피택셜 성장층이나 실리콘계 기판의 「크라운(クラウン)」이 발생한다. 반도체 장치로서 사용하는 중앙부에서 실리콘계 기판의 휨(反り)과 에피택셜 성장층의 응력이 최적이 되도록, 반도체 장치의 각 층의 두께 등의 조건이 선택되어 있다. 이 때문에, 상기 크라운이 발생하면, 에피택셜 성장층에 생기는 응력과 기판의 휨의 밸런스가 무너져 에피택셜 성장층에 영향을 주어, 외연부 근방의 에피택셜 성장층에 귀갑(龜甲) 모양의 크랙 등이 발생한다. 크라운 발생을 방지하기 위하여, 실리콘계 기판의 외연부를 면취(面取り)하고, 그 위에 에피택셜 성장층을 형성하는 방법 등이 제안되어 있다(예를 들어, 특허문헌 1 참조).
일본특허공개 S59-227117호 공보
일반적으로는 「크랙 프리」라고 불리는 에피택셜 기판에서도, 크라운의 발생에 기인하여 외연부로부터 수mm 정도의 영역에는 크랙이 존재해 있는 것이 현상이다. 이 크랙은 디바이스의 제조공정에 있어서 신장되거나, 에피택셜 성장층의 박리를 유발하여 제조라인을 오염시키거나 하는 것이 우려된다. 이 때문에, 완전히 크랙 프리한 에피택셜 기판이 요구되고 있다.
상기 요구를 만족시키기 위하여, 본 발명은, 외연부에서의 크랙의 발생이 억제된 에피택셜 기판, 반도체 장치 및 이러한 반도체 장치의 제조방법을 제공하는 것을 목적으로 한다.
본 발명의 일태양에 따르면, (가) 실리콘계 기판과, (나) 격자상수 및 열팽창계수가 서로 상이한 제 1 및 제 2 질화물 반도체층이 교호로 적층된 구조를 가지고, 외연부에 있어서 막두께가 서서히 얇아지도록 실리콘계 기판 상에 배치된 에피택셜 성장층을 구비하는 에피택셜 기판이 제공된다.
본 발명의 다른 태양에 따르면, (가) 실리콘계 기판과, (나) 격자상수 및 열팽창계수가 서로 상이한 제 1 및 제 2 질화물 반도체층이 교호로 적층된 구조를 가지고, 외연부에 있어서 막두께가 서서히 얇아지고, 또한 막두께의 감소율이 외측만큼 크도록 실리콘계 기판 상에 배치된 에피택셜 성장층과, (다)에피택셜 성장층 상에 배치된, 질화물 반도체로 이루어지는 기능층을 구비하는 반도체 장치가 제공된다.
본 발명의 다른 태양에 따르면, (가) 실리콘계 기판과, 격자상수 및 열팽창계수가 서로 상이한 제 1 및 제 2 질화물 반도체층이 교호로 적층된 구조를 가지고, 외연부에 있어서 막두께가 서서히 얇아지도록 실리콘계 기판 상에 배치된 에피택셜 성장층을 구비하는 에피택셜 기판을 준비하는 공정과, (나) 에피택셜 성장층 상에 질화물 반도체로 이루어지는 기능층을 형성하는 공정과, (다) 1유닛분으로 다이싱하는 공정을 구비하는 반도체 장치의 제조방법이 제공된다.
본 발명에 따르면, 외연부에서의 크랙의 발생이 억제된 에피택셜 기판, 반도체 장치 및 이러한 반도체 장치의 제조방법을 제공할 수 있다.
도 1은 본 발명의 제 1 실시형태에 따른 에피택셜 기판의 구조를 나타낸 모식적인 단면도이며, 도 1(a)는 전체도, 도 1(b) 및 도 1(c)는 단부의 확대도이다.
도 2는 비교예의 에피택셜 기판의 외연부의 구조를 나타낸 모식적인 단면도이다.
도 3은 비교예의 에피택셜 성장층의 외연부에서의 표면사진이다.
도 4는 재료마다의 열팽창계수를 비교한 그래프이다.
도 5는 본 발명의 제 1 실시형태에 따른 에피택셜 기판의 외연부의 구조를 나타낸 모식적인 단면도이다.
도 6은 본 발명의 제 1 실시형태에 따른 에피택셜 성장층의 외연부에서의 표면사진이다.
도 7은 본 발명의 제 1 실시형태에 따른 에피택셜 기판의 에피택셜 성장층의 외연부에서의 막두께 분포의 예를 나타낸 그래프이다.
도 8은 본 발명의 제 1 실시형태에 따른 에피택셜 기판의 에피택셜 성장층의 외연부에서의 막두께 분포의 예를 나타낸 표이다.
도 9는 본 발명의 제 1 실시형태에 따른 에피택셜 기판의 제조방법의 예를 설명하기 위한 모식도이며, 도 9(a)는 평면도, 도 9(b)는 단면도이다.
도 10은 본 발명의 제 1 실시형태에 따른 에피택셜 기판을 이용한 반도체 장치의 구조예를 나타낸 모식적인 단면도이다.
도 11은 도 10에 나타낸 반도체 장치의 1유닛분의 구조예를 나타낸 모식적인 단면도이다.
도 12는 본 발명의 제 1 실시형태에 따른 에피택셜 기판을 이용한 반도체 장치의 다른 구조예를 나타낸 모식적인 단면도이다.
도 13은 도 12에 나타낸 반도체 장치의 1유닛분의 구조예를 나타낸 모식적인 단면도이다.
도 14는 본 발명의 제 2 실시형태에 따른 에피택셜 기판의 구조를 나타낸 모식적인 단면도이다.
도 15는 본 발명의 제 3 실시형태에 따른 에피택셜 기판의 구조를 나타낸 모식적인 단면도이다.
이어서, 도면을 참조하여, 본 발명의 제 1 내지 제 3 실시형태를 설명한다. 이하의 도면의 기재에 있어서, 동일 또는 유사한 부분에는 동일 또는 유사한 부호를 부여하고 있다. 단, 도면은 모식적인 것이며, 두께와 평면치수의 관계, 각 부의 길이의 비율 등은 현실의 것과는 상이한 것에 유의해야 한다. 따라서, 구체적인 치수는 이하의 설명을 참작하여 판단해야 하는 것이다. 또한, 도면 상호간에서도 서로의 치수의 관계나 비율이 상이한 부분이 포함되어 있는 것은 물론이다.
또한, 이하에 나타낸 제 1 내지 제 3 실시형태는, 본 발명의 기술적 사상을 구체화하기 위한 장치나 방법을 예시하는 것으로서, 본 발명의 기술적 사상은, 구성부품의 형상, 구조, 배치 등을 하기의 것으로 특정하는 것이 아니다. 본 발명의 실시형태는, 특허청구의 범위에 있어서, 다양한 변경을 가할 수 있다.
(제 1 실시형태)
본 발명의 제 1 실시형태에 따른 에피택셜 기판(10)은, 도 1(a)에 나타낸 바와 같이, 실리콘계 기판(11)과, 외연부에 있어서 막두께가 서서히 얇아지도록 실리콘계 기판(11) 상에 배치된 에피택셜 성장층(12)을 구비한다. 즉, 에피택셜 성장층(12)은, 도 1(a)에 나타낸 바와 같이, 외연부(단부)의 막두께방향을 따른 절단면의 외연의 형상이 볼록원호형상이다. 또한, 에피택셜 성장층(12)은, 격자상수 및 열팽창계수가 서로 상이한 제 1 질화물 반도체층(121)과 제 2 질화물 반도체층(122)이 교호로 적층된 버퍼층의 구조를 가진다.
그리고, 도 1(b), 도 1(c)에 나타낸 바와 같이 도 1(a)에 나타낸 에피택셜 기판(10) 상에 질화물 반도체로 이루어지는 기능층을 형성함으로써, 반도체 장치가 제조된다. 예를 들어, 에피택셜 성장층(12)을 버퍼층으로 하고, 그 위에 기능층을 형성한 반도체 장치를 실현 가능하다. 또한, 반도체 장치를 제조하기 위하여 버퍼층 상에 형성한 질화물 반도체로 이루어지는 기능층도 에피택셜 성장층(12)에 포함된다.
에피택셜 성장층(12)의 단부는, 예를 들어 도 1(b)에 나타낸 바와 같이, 막두께의 감소율이 외측만큼 크도록 막두께가 서서히 얇아진다. 혹은 도 1(c)에 나타낸 바와 같이, 에피택셜 성장층(12)의 단부는 서서히 얇아진다. 또한, 도 1(b), 도 1(c)에서는, 에피택셜 성장층(12)이, 버퍼층 상에 GaN층과 AlGaN층의 기능층을 적층한 구조인 예를 나타냈다. 에피택셜 성장층(12)을 구성하는 각 층의 막두께의 비율은 단부근방과 중앙부에서 거의 차이는 없다. 또한, 「중앙부」는, 반도체 디바이스로서 사용되는, 에피택셜 성장층(12)의 단부보다 내측의 부분이다.
도 1(a)에 나타낸 에피택셜 기판에서는, 에피택셜 성장층(12)의 단부가 실리콘계 기판(11)의 단부보다 내측에 있고, 제 1 및 제 2 질화물 반도체층(121, 122)의 각각의 막두께가 단부로부터 중앙부를 향하여 서서히 두껍게 형성되어 있다. 즉, 에피택셜 성장층(12)은 실리콘계 기판(11)의 주면(主面)(110)의 중앙영역 상에 배치되고, 또한 중앙영역의 주위를 감싸는 주면(110)의 외주영역 상에 배치되어 있지 않다. 이 때문에, 외주영역에 있어서 실리콘계 기판(11)의 주면이 노출되어 있다. 제 1 및 제 2 질화물 반도체층(121, 122)은, 예를 들어 AlxInyGa1 -x- yN(0≤x≤1, 0≤y≤1, 0≤1-x-y≤1)으로 이루어지는 질화물 반도체로 이루어진다.
실리콘계 기판(11)은, 예를 들어 실리콘(Si) 기판이나 실리콘 카바이드(SiC) 기판 등이다. 도 1(a)에 나타낸 바와 같이 실리콘계 기판(11)의 외연부는, 단부에 근접할수록 막두께가 얇아지도록 면취되어 있다.
일반적으로, 실리콘계 기판 상에 질화물 반도체로 이루어지는 에피택셜막을 성장시킨 경우에는, 도 2에 나타낸 바와 같이, 실리콘계 기판(11A)의 외연부에서 에피택셜 성장층(12A)의 막두께가 두꺼워져 크라운(13)이 발생한다. 도 2에 나타낸 비교예는, 에피택셜 성장층(12A)으로서 버퍼층, GaN층 및 AlGaN배리어층을 적층한 구조이다. 이미 설명한 바와 같이, 크라운(13)의 발생에 의해 에피택셜 기판에 크랙이 발생한다. 도 2에 부호 A로 나타낸 에피택셜 성장층(12A)의 외연부의 표면사진을 도 3에 나타낸다. 도 3에 나타낸 바와 같이, 에피택셜 성장층(12A)에는 스트라이프 형상(すじ狀)의 크랙이 발생하고 있다.
도 4에, 재료마다의 열팽창계수를 비교한 그래프를 나타낸다. 도 4는, 각 반도체재료에서의 온도와 선열팽창계수 α와의 관계를 나타낸다. 1000K 이상에서는, 각 재료의 열팽창계수의 관계는 Si<GaN<AlN이며, 격자상수의 관계는 AlN(a축)<GaN(a축)<Si((111)면)이다. Si, AlN 및 GaN에서 격자상수나 열팽창계수 등에 차이가 있기 때문에, 이들의 재료를, 예를 들어 실리콘계 기판의 온도를 1000K 이상의 온도로 하여 적층한 경우에는 도 3에 나타낸 바와 같은 크랙이 발생하기 쉽다.
도 2에 나타낸 비교예와 비교하기 위하여, 도 1(a)에 나타낸 에피택셜 기판(10)의 외연부의 상태에 대하여 이하에 설명한다. 도 5에 부호 B로 나타낸 에피택셜 성장층(12)의 외연부의 표면사진을 도 6에 나타낸다. 도 6에 나타낸 바와 같이, 실리콘계 기판(11)에는 크랙이 발생하지 않는다. 이 때의 실리콘계 기판(11)의 중앙영역에서의 에피택셜 성장층(12)의 막두께는 6μm이다. 즉, 막두께가 6μm인 에피택셜 성장층(12)을 형성한 경우에, 에피택셜 성장층(12)의 외연부에서 실리콘계 기판(11)에 크랙이 발생하지 않은 것이 확인되었다.
상기와 같이, 외연부에 있어서 막두께가 서서히 얇아지도록 에피택셜 성장층(12)을 형성함으로써, 실리콘계 기판(11)의 외연부에 있어서 에피택셜 성장층(12)의 크라운이 발생하지 않는다. 이에 따라, 실리콘계 기판(11)에서의 크랙의 발생이나 에피택셜 성장층(12)의 박리가 억제된다.
도 7에, 외연부에서의 에피택셜 성장층(12)의 막두께 분포의 예를 나타낸다. 도 7의 세로축은 에피택셜 성장층(12)의 막두께이며, 가로축은 에피택셜 성장층(12)의 외연부의 단으로부터 중앙영역을 향하여 실리콘계 기판(11)의 주면(110)을 따른 거리이다. 또한, 에피택셜 성장층(12)으로서, 실리콘계 기판(11) 상에 버퍼층 및 GaN층을 적층하였다. 도 7에 있어서, 「GaN-OF」 및 「버퍼-OF」가 기판의 오리후라(オリフラ)에 가까운 쪽(이하에 있어서 「오프측」이라고 함)의 GaN층 및 버퍼층의 막두께를 나타내고, 「GaN-Top」 및 「버퍼-Top」이 기판의 오리후라로부터 먼 쪽(이하에 있어서 「탑측」이라고 함)의 GaN층 및 버퍼층의 막두께를 나타낸다. 도 8에, 탑측에서의 버퍼층, GaN층, 및 버퍼층과 GaN층의 토탈 막두께의 변화량을 나타낸다.
이미 서술한 바와 같이, 외측을 향하여 에피택셜 성장층(12)의 막두께는 서서히 얇아지고, 외측만큼 막두께의 감소율은 크다. 예를 들어, 외연부의 단으로부터 20mm에서의 중앙영역의 에피택셜 성장층(12)의 막두께를 100%로 한 경우에, 외연부의 단으로부터의 거리가 3mm인 영역에서는 90% 정도, 외연부의 단으로부터의 거리가 1mm인 영역에서는 70% 정도, 외연부의 단으로부터의 거리가 0.5mm인 영역에서는 50% 정도인 막두께가 되도록 에피택셜 성장층(12)이 형성되어 있다.
에피택셜 성장층(12)의 막두께가 두꺼울수록 에피택셜 기판(10)에 크랙이 발생하기 쉽다. 이 때문에, 에피택셜 성장층(12)의 중앙부에서의 막두께가 예를 들어 5μm 이상인 경우에, 외연부에 있어서 에피택셜 성장층(12)의 막두께를 서서히 얇게 함으로써 크랙발생을 저감하는 효과가 현저하다.
또한, 에피택셜 성장층(12)의 직경이 큰 경우일수록, 외연부에 있어서 크랙이 발생하기 쉽다. 이 때문에, 예를 들어, 에피택셜 기판(10)의 직경이 125mm 이상인 경우에, 에피택셜 성장층(12)의 막두께를 서서히 얇아지게 하는 것에 의한 크랙발생의 억제효과가 크다.
도 1(a)에 나타낸 에피택셜 기판(10)은, 예를 들어 도 9(a), 도 9(b)에 나타낸 제조방법 등에 의해 제조가능하다. 즉, 실리콘계 기판(11)의 주면(110)의 외주영역 상에, 외주를 따라 환상의 링(100)을 배치한다. 링(100)은, 예를 들어 실리콘으로 이루어진다. 링(100)이 배치된 실리콘계 기판(11)의 주면(110) 상에, 유기금속 기상성장(MOCVD)법 등의 에피택셜 성장법을 이용하여 에피택셜 성장층(12)을 형성한다. 그 후, 실리콘계 기판(11)으로부터 링(100)을 제거함으로써, 도 1(a)에 나타낸 에피택셜 기판(10)이 완성된다. 에피택셜 성장 중에 링(100)이 배치되어 있었던 실리콘계 기판(11)의 외주영역에는 에피택셜 성장층(12)이 형성되지 않고, 실리콘계 기판(11)의 표면이 노출된다.
버퍼층으로서의 에피택셜 성장층(12)의 최적의 구조는 AlN층과 GaN층을 교호로 적층한 구조이며, 900℃ 이상, 예를 들어 1350℃로 설정된 실리콘계 기판(11) 상에 에피택셜 성장층(12)을 형성한다.
이상 설명한 바와 같이, 본 발명의 제 1 실시형태에 따른 에피택셜 기판(10)에 따르면, 외연부에서 에피택셜 성장층(12)의 막두께가 두꺼워져 크라운이 발생하는 것이 방지되고, 크랙의 발생이나 에피택셜막의 박리 등을 억제할 수 있다. 이와 같이 에피택셜 기판(10)은 크랙의 발생이 없는 크랙 프리 기판이기 때문에, 에피택셜 성장 중에 크랙이 발생하여, 원료 가스와 실리콘계 기판이 반응하는 현상(멜트백에칭(メルトバックエッチング))도 억제된다.
또한, 에피택셜 기판(10)에서는 외연부의 에피택셜 성장층(12)의 막두께가 얇기 때문에, 실리콘계 기판(11), 에피택셜 성장층(12)을 구성하는 제 1 질화물 반도체층(121) 및 제 2 질화물 반도체층(122)의 열팽창계수의 차이에 의해 단부로부터 생기는 응력도 약하여, 에피택셜 기판(10)의 휨의 제어가 용이해진다. 예를 들어, 도 2에 나타낸 비교예와 비교한 경우에, 에피택셜 성장층(12)의 막두께가 동일한 경우에는 응력에 의존하는 휨량은 작다. 또한, 휨량을 동일하게 하는 경우에는, 에피택셜 성장층(12)을 두껍게 성장시킬 수 있다.
도 10에, 에피택셜 기판(10)을 이용하여 HEMT(High Electron Mobility Transistor)를 형성한 예를 나타낸다. 즉, 도 10에 나타낸 반도체 장치는, 캐리어 공급층(22), 및 캐리어 공급층(22)과 헤테로 접합을 형성하는 캐리어 주행층(走行層)(21)을 적층한 구조의 기능층(20)을 가진다. 밴드갭에너지가 서로 상이한 질화물 반도체로 이루어지는 캐리어 주행층(21)과 캐리어 공급층(22)간의 계면에 헤테로 접합면이 형성되고, 헤테로 접합면 근방의 캐리어 주행층(21)에 전류통로(채널)로서의 2차원 캐리어 가스층(23)이 형성된다.
도 10에 나타낸 반도체 장치의 버퍼층(120)은, 예를 들어 AlN으로 이루어지는 제 1 서브레이어(제 1 부층)와 GaN으로 이루어지는 제 2 서브레이어(제 2 부층)를 교호로 적층한 다층구조 버퍼이다.
버퍼층(120) 상에 배치된 캐리어 주행층(21)은, 예를 들어 불순물이 첨가되지 않은 논도프 GaN을, MOCVD법 등에 의해 에피택셜 성장시켜 형성한다. 논도프란, 불순물이 의도적으로 첨가되지 않은 것을 의미한다.
여기서, 단부에서의 버퍼층(120)의 두께의 중앙부에 대한 변화의 비율(割合)이, 단부에서의 캐리어 주행층(21)의 두께의 중앙부에 대한 변화의 비율(割合)과의 비율(比率)의 ±5% 이내로 거의 동일하고, 버퍼층(120)과 캐리어 주행층(21)에 관하여 동등한 비율로 단부의 두께가 변화하고 있는 것이 바람직하다. 또한, 캐리어 주행층(21)의 변화의 비율이 버퍼층(120)의 변화의 비율보다 커도 된다.
캐리어 주행층(21) 상에 배치된 캐리어 공급층(22)은, 캐리어 주행층(21)보다 밴드갭이 크고, 또한 캐리어 주행층(21)보다 격자상수가 작은 질화물 반도체로 이루어진다. 캐리어 공급층(22)으로서 논도프의 AlxGa1 - xN이 채용 가능하다.
캐리어 공급층(22)은, MOCVD법 등에 의한 에피택셜 성장에 의해 캐리어 주행층(21) 상에 형성된다. 캐리어 공급층(22)과 캐리어 주행층(21)은 격자상수가 상이하기 때문에, 격자 변형에 의한 피에조(ピエゾ) 분극이 생긴다. 이 피에조 분극과 캐리어 공급층(22)의 결정이 가지는 자발분극에 의해, 헤테로 접합 부근의 캐리어 주행층(21)에 고밀도의 캐리어가 생기고, 전류통로(채널)로서의 2차원 캐리어 가스층(23)이 형성된다.
도 10에 나타낸 바와 같이, 기능층(20) 상에 소스 전극(31), 드레인 전극(32) 및 게이트 전극(33)이 형성된다. 소스 전극(31) 및 드레인 전극(32)은, 기능층(20)과 저저항 접촉(오믹(オ―ミック) 접촉) 가능한 금속에 의해 형성된다. 예를 들어 알루미늄(Al), 티탄(Ti) 등이 소스 전극(31) 및 드레인 전극(32)에 채용 가능하다. 혹은 Ti와 Al의 적층체로서, 소스 전극(31) 및 드레인 전극(32)은 형성된다. 소스 전극(31)과 드레인 전극(32)간에 배치되는 게이트 전극(33)에는, 예를 들어 니켈금(NiAu) 등이 채용 가능하다. 소스 전극(31), 드레인 전극(32) 및 게이트 전극(33)은 에피택셜 성장층 중앙부에만 형성된다.
그 후, 도 11에 나타낸 바와 같이, 반도체 장치의 1유닛분으로 다이싱하여 칩이 제조된다.
상기에서는, 에피택셜 기판(10)을 이용한 반도체 장치가 HEMT인 예를 나타냈지만, 에피택셜 기판(10)을 이용하여 전계효과 트랜지스터(FET) 등의 다른 구조의 트랜지스터를 형성해도 된다.
또한, 에피택셜 기판(10)을 이용하여 LED 등의 발광장치를 제조해도 된다. 도 12에 나타낸 발광장치는, n형 클래드층(41), 활성층(42) 및 p형 클래드층(43)을 적층한 더블 헤테로 접합구조의 기능층(40)을 버퍼층(120) 상에 배치한 예이다.
n형 클래드층(41)은, 예를 들어 n형 불순물이 도핑된 GaN막 등이다. 도 13에 나타낸 바와 같이, n형 클래드층(41)에는 n측 전극(410)이 접속되어 있고, 발광장치의 외부의 음전원으로부터 전자가 n측 전극(410)에 공급된다. 이에 따라, n형 클래드층(41)으로부터 활성층(42)에 전자가 공급된다.
p형 클래드층(43)은, 예를 들어 p형 불순물이 도핑된 AlGaN막이다. p형 클래드층(43)에는 p측 전극(430)이 접속되어 있고, 발광장치의 외부의 양전원으로부터 정공(홀)이 p측 전극(430)에 공급된다. 이에 따라, p형 클래드층(43)으로부터 활성층(42)에 정공이 공급된다.
활성층(42)은, 예를 들어 논도프의 InGaN막이다. 도 12 및 도 13에서는 활성층(42)을 단층으로서 도시하고 있지만, 활성층(42)은 배리어층과 그 배리어층보다 밴드갭이 작은 우물층(井戶層)이 교호로 배치된 다중량자우물(多重量子井戶)(MQW) 구조를 가진다. 단, 활성층(42)을 1개의 층으로 구성할 수도 있다. 또한, 활성층(42)에 p형 혹은 n형의 도전형 불순물을 도핑할 수도 있다. N형 클래드층(41)으로부터 공급된 전자와 p형 클래드층(43)으로부터 공급된 정공이 활성층(42)에서 재결합하여 광이 발생한다.
상기와 같이, 도 1(a)에 나타낸 에피택셜 기판(10)을 이용하여, 다양한 기능층을 가지는 반도체 장치를 실현할 수 있다.
(제 2 실시형태)
본 발명의 제 2 실시형태에 따른 에피택셜 기판(10)은, 도 14에 나타낸 바와 같이, 에피택셜 성장층(12)의 단부가, 실리콘계 기판(11)의 단부가 면취된 영역 상에 위치하고 있다. 그 외의 점은, 도 1(a)에 나타낸 제 1 실시형태와 동일하다.
도 14에 나타낸 에피택셜 기판(10)에서는, 면취에 의해 형성되는 실리콘계 기판(11) 내측의 각부(角部) 및 그 근방에 있어서, 에피택셜 성장층(12)의 하지(下地)인 실리콘계 기판(11)의 형상에 영향을 받아, 에피택셜 성장층(12)의 각 층의 막두께가 그 주변에 비해 약간 두꺼워진다. 그러나, 에피택셜 성장층(12) 각 층의 막두께는, 면취에 의해 형성되는 각부의 상방으로부터 단부를 향하여 서서히 얇아진다. 또한, 면취에 의해 형성되는 각부보다 내측, 즉 실리콘계 기판(11)의 면취되지 않은 영역 상에서도, 단부를 향하여 에피택셜 성장층(12)의 각 층의 막두께가 서서히 얇아져 있는 것이 바람직하다.
그 외는, 제 1 실시형태와 실질적으로 동일하며, 중복된 기재를 생략한다.
(제 3 실시형태)
본 발명의 제 3 실시형태에 따른 에피택셜 기판(10)은, 도 15에 나타낸 바와 같이, 에피택셜 성장층(12)의 단부가 실리콘계 기판(11)의 단부보다 외측으로 연장되어 있다. 그 외의 점은, 도 1(a)에 나타낸 제 1 실시형태와 동일하다.
도 15에 나타낸 에피택셜 기판(10)에서는, 실리콘계 기판(11)의 단부와 면취에 의해 형성되는 각부 및 이들의 근방에 있어서, 에피택셜 성장층(12)의 하지인 실리콘계 기판(11)의 형상에 영향을 받아, 에피택셜 성장층(12)의 각 층의 막두께가 그 주변에 비해 약간 두꺼워진다. 그러나, 에피택셜 성장층(12)은, 실리콘계 기판(11)의 단부 및 각부의 상방으로부터 에피택셜 성장층(12)의 단부를 향하여 서서히 얇아진다. 또한, 면취에 의해 형성되는 각부보다 내측, 즉 실리콘계 기판(11)의 면취되지 않은 영역 상에서도, 단부를 향하여 에피택셜 성장층(12)의 각 층의 막두께가 서서히 얇아져 있는 것이 바람직하다.
그 외는, 제 1 실시형태와 실질적으로 동일하며, 중복된 기재를 생략한다.
(그 외의 실시형태)
상기와 같이, 본 발명은 제 1 내지 제 3 실시형태에 의해 기재하였지만, 이 개시의 일부를 이루는 논술 및 도면은 본 발명을 한정하는 것이라고 이해해서는 안된다. 이 개시로부터 당업자에게는 다양한 대체 실시형태, 실시예 및 운용기술이 명백해질 것이다.
예를 들어, 도 1(a)에 나타낸 실시형태에서는 단부가 면취된 실리콘계 기판(11)을 사용하는 예를 나타냈지만, 실리콘계 기판(11)의 단부가 면취되지 않아도 된다.
이와 같이, 본 발명은 여기서는 기재하지 않은 다양한 실시형태 등을 포함하는 것은 물론이다. 따라서, 본 발명의 기술적 범위는 상기의 설명으로부터 타당한 특허청구의 범위에 따른 발명 특정사항에 의해서만 정해지는 것이다.

Claims (5)

  1. 실리콘계 기판과,
    격자상수 및 열팽창계수가 서로 상이한 제 1 및 제 2 질화물 반도체층이 교호로 적층된 구조를 가지고, 외연부에 있어서 막두께가 서서히 얇아지도록 상기 실리콘계 기판 상에 배치된 에피택셜 성장층
    을 구비하는 것을 특징으로 하는 에피택셜 기판.
  2. 제1항에 있어서,
    상기 에피택셜 성장층의 단부가, 상기 실리콘계 기판의 단부보다 내측에 있고, 상기 제 1 및 제 2 질화물 반도체층의 각각의 막두께가 단부로부터 중앙부를 향하여 서서히 두껍게 형성되어 있는 것을 특징으로 하는 에피택셜 기판.
  3. 제1항 또는 제2항에 있어서,
    상기 실리콘계 기판의 외연부가, 단부에 근접할수록 막두께가 얇아지도록 면취되어 있고, 상기 에피택셜 성장층의 단부가 상기 실리콘계 기판의 면취된 영역 상에 위치하고 있는 것을 특징으로 하는 에피택셜 기판.
  4. 제1항 내지 제3항 중 어느 한 항에 기재된 에피택셜 기판과,
    상기 에피택셜 성장층 상에 배치된, 질화물 반도체로 이루어지는 기능층
    을 구비하는 것을 특징으로 하는 반도체 장치.
  5. 제1항 내지 제3항 중 어느 한 항에 기재된 에피택셜 기판을 준비하는 공정과,
    상기 에피택셜 성장층 상에 질화물 반도체로 이루어지는 기능층을 형성하는 공정과,
    1유닛분으로 다이싱하는 공정
    을 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9123866B2 (en) * 2013-09-26 2015-09-01 Seoul Viosys Co., Ltd. Light emitting device having wide beam angle and method of fabricating the same
JP6157381B2 (ja) 2014-03-04 2017-07-05 信越半導体株式会社 エピタキシャルウェーハの製造方法及びエピタキシャルウェーハ
JP6261388B2 (ja) 2014-03-05 2018-01-17 信越半導体株式会社 半導体エピタキシャルウェーハの製造方法
JP6261523B2 (ja) * 2015-01-08 2018-01-17 信越半導体株式会社 電子デバイス用エピタキシャル基板の製造方法、並びに電子デバイスの製造方法
JP2018006575A (ja) * 2016-07-01 2018-01-11 株式会社ディスコ 積層ウエーハの加工方法
FR3055064B1 (fr) * 2016-08-11 2018-10-05 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de fabrication d'une couche epitaxiee sur une plaque de croissance
CN108695341B (zh) * 2017-03-31 2021-01-26 环球晶圆股份有限公司 外延基板及其制造方法
JP2019067786A (ja) 2017-09-28 2019-04-25 株式会社東芝 高出力素子
JP7147416B2 (ja) 2018-09-26 2022-10-05 信越半導体株式会社 エピタキシャルウェーハの製造方法、エピタキシャル成長用シリコン系基板及びエピタキシャルウェーハ
CN113981532A (zh) * 2021-08-30 2022-01-28 华灿光电（浙江）有限公司 用于碳化硅外延生长的基底以及基底的制造方法
CN113990940B (zh) * 2021-08-30 2023-06-09 华灿光电（浙江）有限公司 碳化硅外延结构及其制造方法
JP2023166655A (ja) * 2022-05-10 2023-11-22 信越半導体株式会社 エピタキシャルウェーハ

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59227117A (ja) 1983-06-08 1984-12-20 Nec Corp 半導体装置
US4925809A (en) * 1987-05-23 1990-05-15 Osaka Titanium Co., Ltd. Semiconductor wafer and epitaxial growth on the semiconductor wafer with autodoping control and manufacturing method therefor
JPH08213590A (ja) * 1995-02-03 1996-08-20 Hitachi Ltd 半導体装置及びその製造方法
JP2006173354A (ja) * 2004-12-15 2006-06-29 Canon Inc Ｓｏｉ基板の製造方法
JP2010225703A (ja) * 2009-03-19 2010-10-07 Sanken Electric Co Ltd 半導体ウェーハ及び半導体素子及びその製造方法

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0636413B2 (ja) * 1990-03-29 1994-05-11 信越半導体株式会社 半導体素子形成用基板の製造方法
JPH04129267A (ja) * 1990-09-20 1992-04-30 Fujitsu Ltd 半導体基板およびその製造方法
US5494849A (en) * 1995-03-23 1996-02-27 Si Bond L.L.C. Single-etch stop process for the manufacture of silicon-on-insulator substrates
US6020603A (en) * 1996-09-24 2000-02-01 Mitsubishi Denki Kabushiki Kaisha Semiconductor device with a beveled and chamfered outer peripheral portion
JPH11204452A (ja) * 1998-01-13 1999-07-30 Mitsubishi Electric Corp 半導体基板の処理方法および半導体基板
US6632292B1 (en) * 1998-03-13 2003-10-14 Semitool, Inc. Selective treatment of microelectronic workpiece surfaces
JP2000223682A (ja) * 1999-02-02 2000-08-11 Canon Inc 基体の処理方法及び半導体基板の製造方法
JP3395696B2 (ja) * 1999-03-15 2003-04-14 日本電気株式会社 ウェハ処理装置およびウェハ処理方法
US6267649B1 (en) * 1999-08-23 2001-07-31 Industrial Technology Research Institute Edge and bevel CMP of copper wafer
US6482749B1 (en) * 2000-08-10 2002-11-19 Seh America, Inc. Method for etching a wafer edge using a potassium-based chemical oxidizer in the presence of hydrofluoric acid
JP2002313757A (ja) * 2001-04-17 2002-10-25 Hitachi Ltd 半導体集積回路装置の製造方法
JP4162892B2 (ja) * 2002-01-11 2008-10-08 日鉱金属株式会社 半導体ウェハおよびその製造方法
KR100550491B1 (ko) * 2003-05-06 2006-02-09 스미토모덴키고교가부시키가이샤 질화물 반도체 기판 및 질화물 반도체 기판의 가공 방법
KR100513920B1 (ko) * 2003-10-31 2005-09-08 주식회사 시스넥스 화학기상증착 반응기
US7157297B2 (en) * 2004-05-10 2007-01-02 Sharp Kabushiki Kaisha Method for fabrication of semiconductor device
JP4826703B2 (ja) * 2004-09-29 2011-11-30 サンケン電気株式会社 半導体素子の形成に使用するための板状基体
JP4780993B2 (ja) * 2005-03-31 2011-09-28 三洋電機株式会社 半導体レーザ素子およびその製造方法
JP4849296B2 (ja) * 2005-04-11 2012-01-11 日立電線株式会社 ＧａＮ基板
JP2007059595A (ja) * 2005-08-24 2007-03-08 Toshiba Corp 窒化物半導体素子
JP4945185B2 (ja) * 2006-07-24 2012-06-06 株式会社東芝 結晶成長方法
US7755103B2 (en) * 2006-08-03 2010-07-13 Sumitomo Electric Industries, Ltd. Nitride gallium semiconductor substrate and nitride semiconductor epitaxial substrate
JP5242587B2 (ja) * 2006-12-08 2013-07-24 サン−ゴバン クリストー エ デテクトゥール 結晶が基材端部上に成長しないように基板上にエピタキシャル成長させて窒化物単結晶を製造する方法
FR2910179B1 (fr) * 2006-12-19 2009-03-13 Commissariat Energie Atomique PROCEDE DE FABRICATION DE COUCHES MINCES DE GaN PAR IMPLANTATION ET RECYCLAGE D'UN SUBSTRAT DE DEPART
JP4232837B2 (ja) * 2007-03-28 2009-03-04 住友電気工業株式会社 窒化物半導体発光素子を作製する方法
FR2917232B1 (fr) * 2007-06-06 2009-10-09 Soitec Silicon On Insulator Procede de fabrication d'une structure pour epitaxie sans zone d'exclusion.
EP2168146A2 (en) * 2007-07-10 2010-03-31 Nxp B.V. Single crystal growth on a mis-matched substrate
JP4514063B2 (ja) * 2007-08-30 2010-07-28 古河電気工業株式会社 Ｅｄ型インバータ回路および集積回路素子
JP4395812B2 (ja) * 2008-02-27 2010-01-13 住友電気工業株式会社 窒化物半導体ウエハ−加工方法
JP2009256154A (ja) * 2008-04-21 2009-11-05 Nippon Telegr & Teleph Corp <Ntt> 半導体結晶成長用基板および半導体結晶
US7833907B2 (en) * 2008-04-23 2010-11-16 International Business Machines Corporation CMP methods avoiding edge erosion and related wafer
JP5151674B2 (ja) * 2008-05-19 2013-02-27 信越半導体株式会社 エピタキシャルウエーハの製造方法
US8188639B2 (en) * 2008-06-27 2012-05-29 Panasonic Corporation Piezoelectric element and method for manufacturing the same
US7875534B2 (en) * 2008-07-21 2011-01-25 Taiwan Semiconductor Manufacturing Company, Ltd. Realizing N-face III-nitride semiconductors by nitridation treatment
FR2941324B1 (fr) * 2009-01-22 2011-04-29 Soitec Silicon On Insulator Procede de dissolution de la couche d'oxyde dans la couronne d'une structure de type semi-conducteur sur isolant.
JP5537197B2 (ja) * 2010-03-12 2014-07-02 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JPWO2011161975A1 (ja) * 2010-06-25 2013-08-19 Ｄｏｗａエレクトロニクス株式会社 エピタキシャル成長基板及び半導体装置、エピタキシャル成長方法
JP2015018960A (ja) * 2013-07-11 2015-01-29 三菱電機株式会社 半導体装置の製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59227117A (ja) 1983-06-08 1984-12-20 Nec Corp 半導体装置
US4925809A (en) * 1987-05-23 1990-05-15 Osaka Titanium Co., Ltd. Semiconductor wafer and epitaxial growth on the semiconductor wafer with autodoping control and manufacturing method therefor
JPH08213590A (ja) * 1995-02-03 1996-08-20 Hitachi Ltd 半導体装置及びその製造方法
JP2006173354A (ja) * 2004-12-15 2006-06-29 Canon Inc Ｓｏｉ基板の製造方法
US7368332B2 (en) * 2004-12-15 2008-05-06 Canon Kabushiki Kaisha SOI substrate manufacturing method
JP2010225703A (ja) * 2009-03-19 2010-10-07 Sanken Electric Co Ltd 半導体ウェーハ及び半導体素子及びその製造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Journal of Crystal Growth 253(2003), pp.64-70 *

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