JP5459987B2 - 半導体基板及び半導体基板の作製方法、半導体装置、電子機器 - Google Patents

半導体基板及び半導体基板の作製方法、半導体装置、電子機器 Download PDF

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Description

本発明は、半導体基板及び半導体基板の作製方法、半導体装置、電子機器に関する。
近年、単結晶シリコンのインゴットを薄くスライスして作製される単結晶シリコン基板に代わって、ＳＯＩ（シリコン・オン・インシュレーター）基板を用いた集積回路の開発が進められている。ＳＯＩ基板は、絶縁性の表面に薄い単結晶シリコン層を設けた構造を有しており、単結晶シリコン基板を用いる場合と比較して、トランジスタのドレインと基板間における寄生容量を低減し、半導体集積回路の性能を向上させることができる。
ＳＯＩ基板の製造方法は様々であるが、形成される単結晶半導体層の品質と生産性（スループット）を両立させるものとして、スマートカット（登録商標）法と呼ばれる方式が知られている。スマートカット法では、単結晶シリコン基板（ボンドウエハー）に水素イオンを注入した後、別の基板（ベースウエハー）と室温にて貼り合わせる。貼り合わせは、ファンデルワールス力を利用した強固な接合を形成することにより行われる。その後、５００℃程度の温度で熱処理されることで、水素イオンが注入された領域にて単結晶シリコン基板が分離し、別の基板上（ベースウエハー）には単結晶シリコン層が残存する。
このようなスマートカット法を用いて単結晶シリコン薄膜をガラス基板上に形成する技術として、例えば、特許文献１に示す技術などが知られている。
特許文献１では、ガラス基板に絶縁性の被膜を形成することで、単結晶シリコン層の汚染を防ぎ、高性能な半導体装置を提供することに成功している。
特開平１１−１６３３６３号公報
ところで、このようにして形成された単結晶半導体層に対してレーザー光を照射する場合がある。例えば、図１６（Ａ）に示すように、ガラス基板１６００上に単結晶シリコン薄膜１６０２を形成した後、該単結晶シリコン薄膜１６０２にレーザー光１６０４を照射することにより、表面の平坦性を大きく向上させることができる。また、平坦性の向上と共に、イオンの導入に伴う単結晶シリコン薄膜の損傷を回復させることもできる。なお、図１６においては簡単のため、ガラス基板１６００及び単結晶シリコン薄膜１６０２以外の積層構造については省略している。
上記のように単結晶シリコン薄膜にレーザー光を照射するに際しては、いくつかの留意すべき点がある。その一つは、レーザー光の強度についてである。単結晶シリコン薄膜にレーザー光を照射した場合には、該レーザー光が照射された領域は溶融（融解）する。そして、レーザー光の照射が終了すると、該溶融した領域は溶融していない領域を核として再び結晶化するものと考えられる。ここで、レーザー光の強度が過大である場合には、単結晶シリコン薄膜のすべてが溶融してしまうことになる。この場合、核となる単結晶シリコンが存在しないから、再結晶により単結晶シリコンを得ることができない。したがって、レーザー光の照射により単結晶シリコン薄膜の特性向上等を図る場合には、レーザー光照射領域における単結晶シリコン薄膜のすべてが溶融しないようにレーザー光の強度を調節する必要がある。
ここで、図１６（Ａ）に示すレーザー光の照射によって、単結晶シリコン薄膜がどのように変化したのかを詳細に見ることにする。図１６（Ｂ）において、ガラス基板１６００上には単結晶シリコン薄膜１６０２が形成されている。ここで、単結晶シリコン薄膜１６０２の下部１６０６はレーザー光の照射によって溶融しなかった領域であり、上部１６０８はレーザー光の照射により溶融し、再結晶化した領域である。下部１６０６と上部１６０８を比較した場合、上部１６０８では結晶性が回復しており、また、イオンの導入に伴う微量の不純物元素の活性化が進行している。一方で下部１６０６では上部１６０８と比較して結晶性の回復の度合いは小さく、不純物元素の活性化も上部１６０８ほど進行していない。なお、結晶性の回復とは、結晶欠陥の低減を意味するものである。
このような、特性の異なる領域からなるシリコン薄膜を用いて半導体素子を作製した場合には、良好な特性の半導体素子を得ることができない。例えば、図１７（Ａ）に示すｎチャネル型のトップゲート型トランジスタ１７５０をガラス基板１７００上に形成する場合について考えてみる。トランジスタ１７５０は、レーザー光の照射によって溶融しなかった領域である下部１７０２と、レーザー光の照射により溶融し、再結晶化した領域である上部１７０４と、からなる単結晶シリコン薄膜と、該単結晶シリコン薄膜を覆うように形成されたゲート絶縁膜１７０６と、ゲート絶縁膜１７０６上のゲート電極１７０８を有している。なお、図１７では簡単のため、一部の積層構造については省略している。また、図１７（Ａ）は図１７（Ｂ）のＡ−Ｂにおける断面に対応している。なお、トランジスタ１７５０はソース電極又はドレイン電極１７１２、及びソース電極又はドレイン電極１７１４を有している（図１７（Ｂ）参照）。
単結晶シリコン薄膜は、特性（結晶性、不純物元素の活性化の有無等）の異なる２層のシリコン薄膜（下部１７０２及び上部１７０４）により形成されているとみなすことができる。この場合、特にトランジスタ１７５０の縁の部分１７１０では、下部１７０２の影響を強く受ける。このため、単結晶シリコン薄膜を用いたトランジスタ１７５０のドレイン電流（Ｉｄ）−ゲート電圧（Ｖｇ）曲線には、異なる二つのトランジスタのＩｄ−Ｖｇ曲線の特徴が現れることになる（図１７（Ｃ）参照、Ｉｄは対数表示）。なお、図１７（Ｃ）に示すＩｄ−Ｖｇ曲線は、下部１７０２と上部１７０４の寄与の比率等の詳細について考慮したものではなく、厳密に図１７（Ｃ）に示されるＩｄ−Ｖｇ曲線のようになるとは限らない。
このように、レーザー照射を行った場合には、平坦性の向上や結晶性の回復等の効果が得られる一方で、特性が異なる半導体層が形成されてしまい、良好な半導体素子を作製することが困難になるという問題がある。
上述の如き問題点に鑑み、本発明では、レーザー光の照射に起因する問題を解決した、良好な特性が得られる半導体基板を提供することを課題とする。また、該半導体基板を用いた半導体装置、電子機器を提供することを課題とする。
本発明では、単結晶半導体基板にイオンを照射して、イオンを導入（注入、ドーピングともいう。）した後、該単結晶半導体基板の表面にレーザー光を照射する。そして、絶縁表面を有する基板に単結晶半導体基板を接合させ、イオンを導入した領域にて分離させることにより、絶縁表面を有する基板上に単結晶半導体層を形成する。その後、該単結晶半導体層にレーザー光を照射することにより、単結晶半導体層の特性を均一にした半導体基板を提供することができる。
また、本発明では、単結晶半導体基板にイオンを照射して、イオンを導入（注入、ドーピングともいう。）した後、絶縁表面を有する基板に単結晶半導体基板を接合させ、イオンを導入した領域にて分離させる。このようにして形成した単結晶半導体層に対して、一方の面からレーザー光を照射した後、他方の面からレーザー光を照射することにより、単結晶半導体層の特性を均一にした半導体基板を提供することができる。
本発明の半導体基板の作製方法の一は、単結晶半導体基板の表面にイオンを照射して、損傷領域を形成し、単結晶半導体基板の表面にレーザー光を照射し、単結晶半導体基板の表面に絶縁層を形成し、絶縁層と、絶縁表面を有する基板を接合させ、単結晶半導体基板を、損傷領域において分離（剥離とも言う。）することにより、絶縁表面を有する基板上に単結晶半導体層を形成し、単結晶半導体層の表面にレーザー光を照射することを特徴としている。
本発明の半導体基板の作製方法の他の一は、単結晶半導体基板の表面にイオンを照射して、損傷領域を形成し、単結晶半導体基板の表面にレーザー光を照射し、絶縁表面を有する基板の表面に絶縁層を形成し、絶縁層と、単結晶半導体基板を接合させ、単結晶半導体基板を、損傷領域において分離することにより、絶縁表面を有する基板上に単結晶半導体層を形成し、単結晶半導体層の表面にレーザー光を照射することを特徴としている。
本発明の半導体基板の作製方法の他の一は、単結晶半導体基板の表面にイオンを照射して、損傷領域を形成し、単結晶半導体基板の表面に絶縁層を形成し、絶縁層と、絶縁表面を有する基板を接合させ、単結晶半導体基板を、損傷領域において分離することにより、絶縁表面を有する基板上に単結晶半導体層を形成し、単結晶半導体層の一方の面にレーザー光（第１のレーザー光）を照射し、単結晶半導体層の他方の面にレーザー光（第２のレーザー光）を照射することを特徴としている。
本発明の半導体基板の作製方法の他の一は、単結晶半導体基板の表面にイオンを照射して、損傷領域を形成し、絶縁表面を有する基板の表面に絶縁層を形成し、絶縁層と、単結晶半導体基板を接合させ、単結晶半導体基板を、損傷領域において分離することにより、絶縁表面を有する基板上に単結晶半導体層を形成し、単結晶半導体層の一方の面にレーザー光（第１のレーザー光）を照射し、単結晶半導体層の他方の面にレーザー光（第２のレーザー光）を照射することを特徴としている。
上記において、絶縁層は、有機シランガスを用いた化学気相成長法により形成されることが好ましい。
本発明の半導体基板の作製方法の他の一は、単結晶半導体基板の表面に第１の絶縁層を形成し、第１の絶縁層の表面にイオンを照射して、単結晶半導体基板に損傷領域を形成し、第１の絶縁層を介して、単結晶半導体基板の表面にレーザー光を照射し、第１の絶縁層の表面に、第２の絶縁層を形成し、第２の絶縁層と、絶縁表面を有する基板を接合させ、単結晶半導体基板を、損傷領域において分離することにより、絶縁表面を有する基板上に単結晶半導体層を形成し、単結晶半導体層の表面にレーザー光を照射することを特徴としている。
本発明の半導体基板の作製方法の他の一は、単結晶半導体基板の表面に第１の絶縁層を形成し、第１の絶縁層の表面にイオンを照射して、単結晶半導体基板に損傷領域を形成し、第１の絶縁層を介して、単結晶半導体基板の表面にレーザー光を照射し、絶縁表面を有する基板の表面に、第２の絶縁層を形成し、第２の絶縁層と、第１の絶縁層を接合させ、単結晶半導体基板を、損傷領域において分離することにより、絶縁表面を有する基板上に単結晶半導体層を形成し、単結晶半導体層の表面にレーザー光を照射することを特徴としている。
本発明の半導体基板の作製方法の他の一は、単結晶半導体基板の表面にイオンを照射して、損傷領域を形成し、単結晶半導体基板の表面に第１の絶縁層を形成し、第１の絶縁層を介して、単結晶半導体基板の表面にレーザー光を照射し、第１の絶縁層の表面に、第２の絶縁層を形成し、第２の絶縁層と、絶縁表面を有する基板を接合させ、単結晶半導体基板を、損傷領域において分離することにより、絶縁表面を有する基板上に単結晶半導体層を形成し、単結晶半導体層の表面にレーザー光を照射することを特徴としている。
本発明の半導体基板の作製方法の他の一は、単結晶半導体基板の表面にイオンを照射して、損傷領域を形成し、単結晶半導体基板の表面に第１の絶縁層を形成し、第１の絶縁層を介して、単結晶半導体基板の表面にレーザー光を照射し、絶縁表面を有する基板の表面に、第２の絶縁層を形成し、第２の絶縁層と、第１の絶縁層を接合させ、単結晶半導体基板を、損傷領域において分離することにより、絶縁表面を有する基板上に単結晶半導体層を形成し、単結晶半導体層の表面にレーザー光を照射することを特徴としている。
本発明の半導体基板の作製方法の他の一は、単結晶半導体基板の表面にイオンを照射して、損傷領域を形成し、単結晶半導体基板の表面にレーザー光を照射し、単結晶半導体基板の表面に第１の絶縁層を形成し、第１の絶縁層の表面に、第２の絶縁層を形成し、第２の絶縁層と、絶縁表面を有する基板を接合させ、単結晶半導体基板を、損傷領域において分離することにより、絶縁表面を有する基板上に単結晶半導体層を形成し、単結晶半導体層の表面にレーザー光を照射することを特徴としている。
本発明の半導体基板の作製方法の他の一は、単結晶半導体基板の表面にイオンを照射して、損傷領域を形成し、単結晶半導体基板の表面にレーザー光を照射し、単結晶半導体基板の表面に第１の絶縁層を形成し、絶縁表面を有する基板の表面に、第２の絶縁層を形成し、第２の絶縁層と、第１の絶縁層を接合させ、単結晶半導体基板を、損傷領域において分離することにより、絶縁表面を有する基板上に単結晶半導体層を形成し、単結晶半導体層の表面にレーザー光を照射することを特徴としている。
本発明の半導体基板の作製方法の他の一は、単結晶半導体基板の表面に第１の絶縁層を形成し、第１の絶縁層の表面にイオンを照射して、単結晶半導体基板に損傷領域を形成し、第１の絶縁層の表面に、第２の絶縁層を形成し、第２の絶縁層と、絶縁表面を有する基板を接合させ、単結晶半導体基板を、損傷領域において分離することにより、絶縁表面を有する基板上に単結晶半導体層を形成し、単結晶半導体層の一方の面にレーザー光（第１のレーザー光）を照射し、単結晶半導体層の他方の面にレーザー光（第２のレーザー光）を照射することを特徴としている。
本発明の半導体基板の作製方法の他の一は、単結晶半導体基板の表面に第１の絶縁層を形成し、第１の絶縁層の表面にイオンを照射して、単結晶半導体基板に損傷領域を形成し、絶縁表面を有する基板の表面に、第２の絶縁層を形成し、第２の絶縁層と、第１の絶縁層を接合させ、単結晶半導体基板を、損傷領域において分離することにより、絶縁表面を有する基板上に単結晶半導体層を形成し、単結晶半導体層の一方の面にレーザー光（第１のレーザー光）を照射し、単結晶半導体層の他方の面にレーザー光（第２のレーザー光）を照射することを特徴としている。
本発明の半導体基板の作製方法の他の一は、単結晶半導体基板の表面にイオンを照射して、損傷領域を形成し、単結晶半導体基板の表面に第１の絶縁層を形成し、第１の絶縁層の表面に、第２の絶縁層を形成し、第２の絶縁層と、絶縁表面を有する基板を接合させ、単結晶半導体基板を、損傷領域において分離することにより、絶縁表面を有する基板上に単結晶半導体層を形成し、単結晶半導体層の一方の面にレーザー光（第１のレーザー光）を照射し、単結晶半導体層の他方の面にレーザー光（第２のレーザー光）を照射することを特徴としている。
本発明の半導体基板の作製方法の他の一は、単結晶半導体基板の表面にイオンを照射して、損傷領域を形成し、単結晶半導体基板の表面に第１の絶縁層を形成し、絶縁表面を有する基板の表面に、第２の絶縁層を形成し、第２の絶縁層と、第１の絶縁層を接合させ、単結晶半導体基板を、損傷領域において分離することにより、絶縁表面を有する基板上に単結晶半導体層を形成し、単結晶半導体層の一方の面にレーザー光（第１のレーザー光）を照射し、単結晶半導体層の他方の面にレーザー光（第２のレーザー光）を照射することを特徴としている。
上記において、第１の絶縁層は、積層構造で形成されていてもよい。また、第１の絶縁層は、酸化窒化シリコン層と窒化酸化シリコン層の積層構造で形成され、酸化窒化シリコン層は、単結晶半導体基板と接するように形成されていてもよい。
また、上記において、第２の絶縁層は、有機シランガスを用いた化学気相成長法により形成されることが好ましい。また、イオンを照射した後に、分離が生じない程度の温度（例えば、１００℃以上４００℃以下）にて加熱処理を行う構成としても良い。
上記の作製方法を用いて、半導体基板を提供することができる。
また、上記の半導体基板を用いて、様々な半導体装置、電子機器を提供することができる。
なお、本発明において、半導体装置とは、液晶表示装置やエレクトロルミネッセンス表示装置をはじめとする表示装置、ＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ ＩＤｅｎｔｉｆｉｃａｔｉｏｎ）タグ、ＲＦタグ、ＲＦチップ、無線プロセッサ、無線メモリ、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）タグ、ＩＣラベル、電子タグ、電子チップ等と呼ばれる無線タグ、中央処理装置（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ（ＣＰＵ））をはじめとするマイクロプロセッサ、集積回路、その他、絶縁表面上に形成された単結晶半導体層を用いる半導体装置全般を言うものとする。
本発明により、単結晶半導体層の特性を均一にした半導体基板を提供することができる。これにより、特性が良好な半導体素子を用いた半導体装置、電子機器を提供することができる。
本発明の実施の形態について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いることとする。
（実施の形態１）
本実施の形態では、本発明の半導体基板の製造方法の一例について、図１乃至３を参照して説明する。
はじめに、単結晶半導体基板１００を用意する。そして、単結晶半導体基板１００の表面にイオンを照射して、単結晶半導体基板１００の表面から所定の深さにイオンを導入し、損傷領域１０２及び単結晶半導体層１０４を形成する（図１（Ａ）参照）。損傷領域１０２の形成方法としては、半導体層への不純物元素の添加に用いられる方法（以下、イオンドーピング法という）や、イオン化したガスを質量分離して選択的に半導体層に注入する方法（以下、イオン注入法という）等が挙げられる。イオンの照射は、形成される単結晶半導体層１０４の厚さを考慮して行えば良い。該単結晶半導体層１０４の厚さは５ｎｍ乃至５００ｎｍ程度とすればよく、１０ｎｍ乃至２００ｎｍの厚さとするとより好ましい。イオンを照射する際の加速電圧は上記に示したような単結晶半導体層１０４の厚さを考慮して決定することができる。
単結晶半導体基板１００は、単結晶半導体材料からなる基板であれば特に限られないが、一例として、単結晶シリコン基板を用いることができる。その他、ゲルマニウム、ガリウムヒ素、インジウムリンなどの化合物半導体による基板を適用することもできる。以下においては、単結晶半導体基板１００として単結晶シリコン基板を用いる場合について説明する。
照射するイオンとしては、フッ素に代表されるハロゲンや、水素、ヘリウム等のイオンが挙げられる。ハロゲンのイオンとしてフッ素イオンを照射する場合には、原料ガスとしてＢＦ３を用いれば良い。たとえば、単結晶半導体基板１００として単結晶シリコン基板を用いて、該単結晶シリコン基板にフッ素イオンのようなハロゲンイオンを照射した場合には、損傷領域１０２には微小な空洞が形成される。これは、照射されたハロゲンイオンがシリコン結晶格子内のシリコン原子を追い出すためと考えられている。このようにして形成された微小な空洞の体積を変化させることにより、単結晶シリコン基板を分離させることができる。具体的には、低温の熱処理によって微小な空洞の体積変化を誘起する。なお、フッ素イオンを照射した後に、水素イオンを照射して空洞内に水素を含ませるようにしても良い。
また、同一の原子から成り、質量数の異なる複数のイオンを照射してもよい。例えば、水素イオンを照射する場合には、Ｈ＋、Ｈ２ ＋、Ｈ３ ＋イオンを用いると共に、Ｈ３ ＋イオンの割合を高めておくと良い。Ｈ３ ＋イオンの割合を高めることで照射効率を高めることができるため、照射時間を短縮することができる。
次に、単結晶半導体層１０４の表面にレーザー光を照射する（図１（Ｂ）参照）。これにより、単結晶半導体層１０４の平坦性を向上し、結晶性が回復された第１の部分１０４ａを単結晶半導体層１０４の中に形成することができる。また、絶縁表面を有する基板に単結晶半導体層１０４を形成した後の第２の部分１０４ｂへのレーザー光の照射により、単結晶半導体層１０４の特性を均一にすることができる。なお、レーザー光を照射する際に単結晶半導体基板１００を加熱しておくことで、レーザー光の照射を一層効果的に行うことができる。この時の加熱温度は１００℃以上４００℃以下とすると良い。もちろん、レーザー光を照射する前に加熱処理を施す構成としても良い。
レーザー光の照射には、例えば、連続発振のレーザー（ＣＷレーザー）や、擬似的なＣＷレーザー（発振周波数が１０ＭＨｚ以上、好ましくは８０ＭＨｚ以上のパルス発振レーザー）等を用いることができる。具体的には、連続発振のレーザーとして、Ａｒレーザー、Ｋｒレーザー、ＣＯ２レーザー、ＹＡＧレーザー、ＹＶＯ４レーザー、ＹＬＦレーザー、ＹＡｌＯ３レーザー、ＧｄＶＯ４レーザー、Ｙ２Ｏ３レーザー、ルビーレーザー、アレキサンドライトレーザー、Ｔｉ：サファイアレーザー、ヘリウムカドミウムレーザー等を用いることができる。また擬似的なＣＷレーザーとして、Ａｒレーザー、Ｋｒレーザー、エキシマレーザー、ＣＯ２レーザー、ＹＡＧレーザー、ＹＶＯ４レーザー、ＹＬＦレーザー、ＹＡｌＯ３レーザー、ＧｄＶＯ４レーザー、Ｙ２Ｏ３レーザー、ルビーレーザー、アレキサンドライトレーザー、Ｔｉ：サファイアレーザー、銅蒸気レーザーまたは金蒸気レーザーのようなパルス発振レーザーを用いることができる。このようなパルス発振レーザーは、発振周波数を増加させると、連続発振レーザーと同等に扱うことができる。
なお、本実施の形態においては、一例として、エキシマレーザーを用いたレーザー光の照射を行う。具体的にはＫｒＦエキシマレーザー（波長２４８ｎｍ）やＸｅＣｌエキシマレーザー（波長３０８ｎｍ）等を用いることができる。
次に、レーザー光を照射した単結晶半導体層１０４上に、接合層１０６を形成する（図１（Ｃ）参照）。接合層１０６は、酸化シリコン膜を、有機シランガスを用い化学気相成長法（ＣＶＤ法）により形成すると良い。その他に、シランガスを用いて化学気相成長法により作製される酸化シリコン膜を適用することもできる。化学気相成長法を用いる場合には、損傷領域１０２から脱ガスが起こらない温度条件で成膜する必要がある。なお、単結晶半導体基板１００から単結晶半導体層１０４を分離する熱処理には、成膜温度よりも高い温度が適用される。また、接合層１０６は絶縁性材料より形成されるため、絶縁層と呼ぶこともできる。
接合層１０６の表面は平滑に形成され、親水性表面を有する。この接合層１０６としては酸化シリコン膜が適している。特に有機シランガスを用いて化学気相成長法により作製される酸化シリコン膜が好ましい。有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、トリメチルシラン（ＴＭＳ：（ＣＨ３）３ＳｉＨ）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）等のシリコン含有化合物を用いることができる。
上記接合層１０６は、５ｎｍ乃至５００ｎｍ程度の厚さで設けられる。これにより、接合層１０６が形成された第１の部分１０４ａの表面が平滑化されると共に、接合層１０６の表面の平滑性が向上する。なお、後の絶縁表面を有する基板１１０にも同様の接合層を設けておくことができる。このように、接合を形成する面の一方若しくは双方を、有機シランを原材料として成膜した酸化シリコン膜とすることで、接合を非常に強固なものとすることができる。
なお、単結晶半導体層１０４と接合層１０６の間に窒素含有絶縁層を設ける構成としてもよい。窒素含有絶縁層は窒化シリコン、窒化酸化シリコン若しくは酸化窒化シリコンから選ばれた一又は複数の材料を用いて形成することができる。なお、窒素含有絶縁層は単層構造でも良いし積層構造でも良い。例えば、単結晶半導体層１０４側から酸化窒化シリコン膜、窒化酸化シリコン膜を積層して窒素含有絶縁層とすることができる。窒素含有絶縁層は、アルカリ金属、アルカリ土類金属のような可動イオンや水などの不純物が単結晶半導体層１０４に侵入することを防ぐために設けられる。なお、不純物の侵入を防ぐことができるのであれば、窒素含有絶縁層以外の絶縁層を設けても良い。
ここで、酸化窒化シリコンとは、その組成において、窒素よりも酸素の含有量が多いものを示し、例えば、酸素が５０原子％以上７０原子％以下、窒素が０．５原子％以上１５原子％以下、珪素が２５原子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の範囲で含まれるものをいう。また、窒化酸化シリコンとは、その組成において、酸素よりも窒素の含有量が多いものを示し、例えば、酸素が５原子％以上３０原子％以下、窒素が２０原子％以上５５原子％以下、珪素が２５原子％以上３５原子％以下、水素が１０原子％以上３０原子％以下の範囲で含まれるものをいう。但し、上記元素含有量は、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）や、水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合のものである。また、構成元素の含有比率の合計は１００原子％を超えない。
なお、本実施の形態においては、イオンを照射した後に単結晶半導体層１０４にレーザー光を照射し、その後、接合層１０６を設ける構成としているが、本発明はこれに限られるものではない。接合の強度を一定以上に保つことができるのであれば、接合層１０６を形成した後にイオンを照射し、その後、レーザー光を照射する構成としてもよいし、イオンの照射後に接合層１０６を形成し、レーザー光を照射する構成としてもよい。また、窒素含有絶縁層を設ける場合についても同様に、イオンを照射する前に設けてもよいし、イオンを照射した後に設けてもよい。イオンを照射する前に設ける場合には、イオンの照射による単結晶半導体基板１００の表面の荒れを防ぐことができる。
次に、絶縁表面を有する基板１１０と、接合層１０６とを密接させる（図１（Ｄ）参照）。絶縁表面を有する基板１１０と接合層１０６とを密接させて圧力をかけることで、水素結合や共有結合により強固な接合を形成することが可能である。なお、接合層１０６を介して絶縁表面を有する基板１１０と単結晶半導体基板１００を貼り合わせた後には、加熱処理を行うことが好ましい。加熱処理を行うことで接合強度をより向上させることができる。
良好な接合を形成するために、接合される表面を活性化しておいても良い。例えば、接合に係る面に原子ビーム若しくはイオンビームを照射する。原子ビーム若しくはイオンビームを利用する場合には、アルゴン等の不活性ガス原子ビーム若しくは不活性ガスイオンビームを用いることができる。その他に、プラズマ処理若しくはラジカル処理を行う。このような表面処理により、２００℃乃至４００℃程度の低温で異種材料間の接合を形成することができる。
なお、絶縁表面を有する基板１１０としては、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板、石英基板、セラミック基板、サファイヤ基板等を用いることができる。好ましくはガラス基板を用いるのがよく、例えば第６世代（１５００ｍｍ×１８５０ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２４００ｍｍ）といわれる大面積のマザーガラス基板を用いることもできる。大面積のマザーガラス基板を、絶縁表面を有する基板１１０として用いることで、半導体基板の大面積化が実現できる。なお、絶縁表面を有する基板１１０は上記の基板に限定されるものではない。例えば、耐熱温度がプロセスの最大温度よりも高ければ、樹脂材料からなる基板を用いることも可能である。
次に、加熱処理を行い、損傷領域１０２において単結晶半導体層１０４を単結晶半導体基板１００から分離（剥離）する（図２（Ａ）参照）。例えば、４００℃乃至６００℃の熱処理を行うことにより、損傷領域１０２に形成された微小な空洞の体積変化を誘起して分離させることができる。接合層１０６は絶縁表面を有する基板１１０と接合しているので、絶縁表面を有する基板１１０上には単結晶半導体層１０４が残存することとなる。
絶縁表面を有する基板１１０としてガラス基板を用いる場合には、ガラス基板の歪み点近傍、具体的には歪み点±５０℃で加熱を行えば良い。より具体的には、５８０℃以上６８０℃以下で行えばよい。なお、ガラス基板は加熱によって収縮するという性質を有する。このため、あらかじめガラス基板を歪み点近傍、具体的には歪み点±５０℃程度（若しくはそれ以上）で加熱しておくと、その後の加熱処理における収縮を抑制することができる。これにより、熱膨張率の異なる単結晶半導体層を接合したガラス基板に加熱処理を行う場合であっても、接合された単結晶半導体層のガラス基板からの剥離を防ぐことができる。また、ガラス基板及び単結晶半導体層の反りなどの変形を防止することもできる。なお、該加熱処理は、加熱時に収縮する性質を有する基板を用いる場合であればガラス基板に限らず適用することができる。
なお、ガラス基板を用いる場合には、加熱終了時の急速な冷却を避けることが好ましい。具体的には２℃／分以下、好ましくは０．５℃／分以下、より好ましくは０．３℃／分以下の速度で、歪み点以下の温度まで冷却するとよい。降温速度を小さくすることにより、ガラス基板が縮む際に生じる局所的な応力を緩和することができる。該加熱処理は大気圧下で行っても良いし、減圧下で行っても良い。雰囲気も窒素雰囲気、酸素雰囲気など、適宜設定することができる。
なお、接合の工程に係る加熱処理と、分離の工程に係る加熱処理とを同時に行うこともできる。この場合、１度の加熱処理で二つの工程を同時に行うことができるため、低コストに半導体基板を作製することができる。
その後、単結晶半導体層１０４の表面にレーザー光を照射する（図２（Ｂ）参照）。これにより、単結晶半導体層１０４の平坦性を向上し、単結晶半導体層１０４の第２の部分１０４ｂの結晶性を回復させることができる。
二度目のレーザー光の照射に用いることができるレーザーは、一度目のレーザー光の照射に用いることができるレーザーと同様である。本実施の形態においては、一例として、エキシマレーザーを用いたレーザー光の照射を行うことにする。具体的にはＫｒＦエキシマレーザー（波長２４８ｎｍ）やＸｅＣｌエキシマレーザー（波長３０８ｎｍ）等を用いる。
なお、一度目のレーザー光の照射においては、レーザー光の照射による温度上昇を、損傷領域における分離が生じる温度未満に抑えなくてはならない。一方で、二度目のレーザー光の照射においては、単結晶半導体のすべてが溶融しない程度の強度にてレーザー光を照射する必要がある。このため、レーザー光の強度は、適宜設定することが大切である。
以上により、第１の部分１０４ａと第２の部分１０４ｂにおける結晶性や不純物の活性化率等の特性が概ね等しい単結晶半導体層１０４を作製することができる（図２（Ｃ）参照）。
上記の工程によって得られた単結晶半導体層１０４については、化学的機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）またはエッチングによる平坦化を行うことが好ましい。単結晶半導体層１０４の平坦性を向上することにより、後に形成する半導体素子の特性ばらつきを抑えることができる。なお、所望の特性が得られるようであれば、ＣＭＰ工程やエッチング工程は省略してもかまわない。また、二度目のレーザー光の照射の前にＣＭＰ工程やエッチング工程を行う構成としてもよい。
また、再度の加熱やレーザー光の照射を行うことにより、単結晶半導体層１０４の特性を向上させても良い。なお、加熱処理時の温度は、絶縁表面を有する基板１１０の耐熱温度を目安とすることができる。絶縁表面を有する基板１１０としてガラス基板を用いる場合には、ガラス基板の歪み点を目安とすればよい。具体的には、歪み点±５０℃（５８０℃以上６８０℃以下）程度の温度にて加熱処理を行えばよい。
次に、絶縁表面を有する基板１１０側に接合層１０６を設ける場合について、図３を用いて説明する。なお、図１（Ｂ）に示すレーザー光の照射（一度目）の工程までは同様であるため、詳細については省略する。
単結晶半導体層１０４にレーザー光を照射した後に、接合層１０６が形成された絶縁表面を有する基板１１０と、単結晶半導体基板１００とを密着させる（図３（Ａ）参照）。具体的には、接合層１０６とレーザー光を照射した単結晶半導体層１０４とを密着させ、接合させる。なお、接合層１０６と絶縁表面を有する基板１１０との間にバリア層を設ける構成としてもよい。バリア層を設けることにより、単結晶半導体層１０４へのアルカリ金属やアルカリ土類金属のような不純物の侵入を防ぐことができる。絶縁表面を有する基板１１０から単結晶半導体層１０４への不純物の侵入が問題とならない場合には、バリア層を設けない構成としても良い。
バリア層は、酸化シリコン、窒化シリコン、窒化酸化シリコン、酸化窒化シリコン等から選択された一又は複数の材料を用いて形成することができる。バリア層は単層構造でも良いし積層構造でも良い。なお、不純物の侵入を防ぐことができるのであれば、上記材料を用いて形成することに限られない。バリア層は絶縁性材料より形成されるため、絶縁層と呼ぶこともできる。
なお、単結晶半導体層１０４と接合層１０６の間に窒素含有絶縁層を設ける構成としてもよい。窒素含有絶縁層は窒化シリコン、窒化酸化シリコン若しくは酸化窒化シリコンから選ばれた一又は複数の材料を用いて形成することができる。なお、窒素含有絶縁層は単層構造でも良いし積層構造でも良い。例えば、単結晶半導体層１０４側から酸化窒化シリコン膜、窒化酸化シリコン膜を積層して窒素含有絶縁層とすることができる。窒素含有絶縁層は、アルカリ金属、アルカリ土類金属のような可動イオンや水分等の不純物が単結晶半導体層１０４に侵入することを防ぐために設けられる。なお、不純物の侵入を防ぐことができるのであれば、窒素含有絶縁層以外の絶縁層を設けても良い。
なお、窒素含有絶縁層を設ける場合には、単結晶半導体基板１００にイオンを照射する前に設けてもよいし、イオンを照射した後に設けてもよい。イオンを照射する前に設ける場合には、イオンの照射による単結晶半導体基板１００の表面の荒れを防ぐことができる。
その後、単結晶半導体基板１００を分離する（図３（Ｂ）参照）。単結晶半導体基板１００を分離する際の熱処理は、図２（Ａ）の場合と同様にして行うことができるため、詳細については省略する。
次に、単結晶半導体層１０４の表面にレーザー光を照射する（図３（Ｃ）参照）。これにより、単結晶半導体層１０４の平坦性を向上し、単結晶半導体層１０４の第２の部分１０４ｂの結晶性を回復させることができる。
二度目のレーザー光の照射に用いることができるレーザーは、一度目のレーザー光の照射に用いることができるレーザーと同様である。本実施の形態においては、一例として、エキシマレーザーを用いたレーザー光の照射を行うことにする。具体的にはＫｒＦエキシマレーザー（波長２４８ｎｍ）やＸｅＣｌエキシマレーザー（波長３０８ｎｍ）等を用いる。
なお、一度目のレーザー光の照射においては、レーザー光の照射による温度上昇を、損傷領域における分離が生じる温度未満に抑えなくてはならない。一方で、二度目のレーザー光の照射においては、単結晶半導体のすべてが溶融しない程度の強度にてレーザー光を照射する必要がある。このため、レーザー光の強度は、適宜設定することが大切である。
以上により、第１の部分１０４ａと第２の部分１０４ｂにおける結晶性や不純物の活性化率等の特性が概ね等しい単結晶半導体層１０４を作製することができる（図３（Ｄ）参照）。
上記の工程によって得られた単結晶半導体層１０４についても、化学的機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）またはエッチングによる平坦化を行うことが好ましい。単結晶半導体層１０４の平坦性を向上することにより、後に形成する半導体素子の特性ばらつきを抑えることができる。なお、所望の特性が得られるようであれば、ＣＭＰ工程やエッチング工程は省略してもかまわない。また、二度目のレーザー光の照射の前にＣＭＰ工程やエッチング工程を行う構成としてもよい。
また、再度の加熱やレーザー光の照射を行うことにより、単結晶半導体層１０４の特性を向上させても良い。加熱処理時の温度や用いることができるレーザーについては、上記を参照できるため、ここでは省略する。
以上により、単結晶半導体層１０４の特性を均一にした半導体基板を提供することができる。これにより、半導体素子の特性が良好な半導体装置を提供することができる。
（実施の形態２）
本実施の形態では、本発明の半導体基板の製造方法の別の一例について、図４乃至７を参照して説明する。具体的には、単結晶半導体層を、絶縁表面を有する基板に形成した後に、レーザー光の照射を行うものである。
はじめに、単結晶半導体基板４００を用意する。そして、単結晶半導体基板４００の表面にイオンを照射して、単結晶半導体基板４００の表面から所定の深さにイオンを導入し、損傷領域４０２及び単結晶半導体層４０４を形成する（図４（Ａ）参照）。損傷領域４０２の形成方法としては、イオンドーピング法や、イオン注入法等が挙げられる。イオンの照射は、形成される単結晶半導体層４０４の厚さを考慮して行えば良い。該単結晶半導体層４０４の厚さは５ｎｍ乃至５００ｎｍ程度とすればよく、１０ｎｍ乃至２００ｎｍの厚さとするとより好ましい。イオンを照射する際の加速電圧は上記で示したような単結晶半導体層４０４の厚さを考慮して決定することができる。
単結晶半導体基板４００は、単結晶半導体材料からなる基板であれば特に限られないが、一例として、単結晶シリコン基板を用いることができる。その他、ゲルマニウム、ガリウムヒ素、インジウムリンなどの化合物半導体による基板を適用することもできる。以下においては、単結晶半導体基板４００として単結晶シリコン基板を用いる場合について説明する。
照射するイオンとしては、フッ素に代表されるハロゲンや、水素、ヘリウム等のイオンが挙げられる。ハロゲンのイオンとしてフッ素イオンを照射する場合には、原料ガスとしてＢＦ３を用いれば良い。たとえば、単結晶半導体基板４００として単結晶シリコン基板を用いて、該単結晶シリコン基板にフッ素イオンのようなハロゲンイオンを照射した場合には、損傷領域４０２には微小な空洞が形成される。これは、照射されたハロゲンイオンがシリコン結晶格子内のシリコン原子を追い出すためである。このようにして形成された微小な空洞の体積を変化させることにより、単結晶シリコン基板を分離させることができる。具体的には、低温の熱処理によって微小な空洞の体積変化を誘起する。なお、フッ素イオンを照射した後に、水素イオンを照射して空洞内に水素を含ませるようにしても良い。
また、同一の原子から成り、質量数の異なる複数のイオンを照射してもよい。例えば、水素イオンを照射する場合には、Ｈ＋、Ｈ２ ＋、Ｈ３ ＋イオンを用いると共に、Ｈ３ ＋イオンの割合を高めておくと良い。Ｈ３ ＋イオンの割合を高めることで照射効率を高めることができるため、照射時間を短縮することができる。なお、損傷領域を形成した後に加熱処理を施す構成としても良い。
次に、単結晶半導体層４０４上に、接合層４０６を形成する（図４（Ｂ）参照）。接合層４０６は、酸化シリコン膜を、有機シランガスを用い化学気相成長法（ＣＶＤ法）により形成すると良い。その他に、シランガスを用いて化学気相成長法により作製される酸化シリコン膜を適用することもできる。化学気相成長法を用いる場合には、損傷領域４０２から脱ガスが起こらない温度条件で成膜する必要がある。なお、単結晶半導体基板４００から単結晶半導体層４０４を分離する熱処理には、成膜温度よりも高い温度が適用される。また、接合層４０６は絶縁性材料より形成されるため、絶縁層と呼ぶこともできる。
接合層４０６の表面は平滑に形成され、親水性表面を有する。この接合層４０６としては酸化シリコン膜が適している。特に有機シランガスを用いて化学気相成長法により作製される酸化シリコン膜が好ましい。有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、トリメチルシラン（ＴＭＳ：（ＣＨ３）３ＳｉＨ）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）等のシリコン含有化合物を用いることができる。
上記接合層４０６は、５ｎｍ乃至５００ｎｍ程度の厚さで設けられる。これにより、単結晶半導体層４０４の表面を平滑化すると共に接合層４０６の表面の平滑性を向上することが可能である。なお、後の絶縁表面を有する基板４１０にも同様の接合層を設けておくことができる。このように、接合を形成する面の一方若しくは双方を、有機シランを原材料として成膜した酸化シリコン膜とすることで、接合を非常に強固なものとすることができる。
なお、単結晶半導体層４０４と接合層４０６の間に窒素含有絶縁層を設ける構成としてもよい。窒素含有絶縁層は窒化シリコン、窒化酸化シリコン若しくは酸化窒化シリコンから選ばれた一又は複数の材料を用いて形成することができる。なお、窒素含有絶縁層は単層構造でも良いし積層構造でも良い。例えば、単結晶半導体層４０４側から酸化窒化シリコン膜、窒化酸化シリコン膜を積層して窒素含有絶縁層とすることができる。窒素含有絶縁層は、アルカリ金属、アルカリ土類金属のような可動イオンや水などの不純物が単結晶半導体層４０４に侵入することを防ぐために設けられる。なお、不純物の侵入を防ぐことができるのであれば、窒素含有絶縁層以外の絶縁層を設けても良い。
なお、本実施の形態においは、イオンを照射した後に接合層４０６を設ける構成としているが、本発明はこれに限られるものではない。接合の強度を一定以上に保つことができるのであれば、接合層４０６を形成した後にイオンを照射する構成としてもよい。また、窒素含有絶縁層を設ける場合についても同様に、イオンを照射する前に設けてもよいし、イオンを照射した後に設けてもよい。イオンを照射する前に設ける場合には、イオンの照射による単結晶半導体基板４００の表面の荒れを防ぐことができる。
次に、絶縁表面を有する基板４１０と、接合層４０６とを密接させる（図４（Ｃ）参照）。絶縁表面を有する基板４１０と接合層４０６とを密接させて圧力をかけることで、水素結合や共有結合により強固な接合を形成することが可能である。なお、接合層４０６を介して絶縁表面を有する基板４１０と単結晶半導体基板４００を貼り合わせた後には、加熱処理を行うことが好ましい。加熱処理を行うことで接合強度をより向上させることができる。
良好な接合を形成するために、接合される表面を活性化しておいても良い。例えば、接合に係る面に原子ビーム若しくはイオンビームを照射する。原子ビーム若しくはイオンビームを利用する場合には、アルゴン等の不活性ガス原子ビーム若しくは不活性ガスイオンビームを用いることができる。その他に、プラズマ処理若しくはラジカル処理を行う。このような表面処理により、２００℃乃至４００℃程度の低温で異種材料間の接合を形成することができる。
なお、絶縁表面を有する基板４１０としては、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板、石英基板、セラミック基板、サファイヤ基板等を用いることができる。好ましくはガラス基板を用いるのがよく、例えば第６世代（１５００ｍｍ×１８５０ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２４００ｍｍ）といわれる大面積のマザーガラス基板を用いることもできる。大面積のマザーガラス基板を、絶縁表面を有する基板４１０として用いることで、半導体基板の大面積化が実現できる。なお、絶縁表面を有する基板４１０は上記の基板に限定されるものではない。例えば、耐熱温度がプロセスの最大温度よりも高ければ、樹脂材料からなる基板を用いることも可能である。また、本実施の形態においては、絶縁表面を有する基板４１０を介して単結晶半導体層４０４にレーザー光を照射する関係上、絶縁表面を有する基板４１０は、レーザー光を透過する材料により形成されたものでなくてはならない。
次に、加熱処理を行い、損傷領域４０２において単結晶半導体層４０４を単結晶半導体基板４００から分離する（図４（Ｄ）参照）。例えば、４００℃乃至６００℃の熱処理を行うことにより、損傷領域４０２に形成された微小な空洞の体積変化を誘起して分離させることができる。接合層４０６は絶縁表面を有する基板４１０と接合しているので、絶縁表面を有する基板４１０上には単結晶半導体層４０４が残存することとなる。
絶縁表面を有する基板４１０としてガラス基板を用いる場合には、ガラス基板の歪み点近傍、具体的には歪み点±５０℃で加熱を行えば良い。より具体的には、５８０℃以上６８０℃以下で行えばよい。なお、ガラス基板は加熱によって収縮するという性質を有する。このため、あらかじめガラス基板を歪み点近傍、具体的には歪み点±５０℃程度（若しくはそれ以上）で加熱しておくと、その後の加熱処理における収縮を抑制することができる。これにより、熱膨張率の異なる単結晶半導体層を接合したガラス基板に加熱処理を行う場合であっても、ガラス基板からの単結晶半導体層の剥離を防ぐことができる。また、ガラス基板及び単結晶半導体層の反りなどの変形を防止することもできる。なお、該加熱処理は、加熱時に収縮する性質を有する基板を用いる場合であればガラス基板に限らず適用することができる。
なお、ガラス基板を用いる場合には、加熱終了時の急速な冷却を避けることが好ましい。具体的には２℃／分以下、好ましくは０．５℃／分以下、より好ましくは０．３℃／分以下の速度で、歪み点以下の温度まで冷却するとよい。降温速度を小さくすることにより、ガラス基板が縮む際に生じる局所的な応力を緩和することができる。該加熱処理は大気圧下で行っても良いし、減圧下で行っても良い。雰囲気も窒素雰囲気、酸素雰囲気など、適宜設定することができる。
なお、接合の工程に係る加熱処理と、照射の工程に係る加熱処理とを同時に行うこともできる。この場合、１度の加熱処理で二つの工程を行うことができるため、低コストに半導体基板を作製することができる。
次に、単結晶半導体層４０４の裏面からレーザー光を照射する（図５（Ａ）参照）。これにより、結晶性が回復された第１の部分４０４ａを形成することができる。
レーザー光の照射には、例えば、連続発振のレーザー（ＣＷレーザー）や、擬似的なＣＷレーザー（発振周波数が１０ＭＨｚ以上、好ましくは８０ＭＨｚ以上のパルス発振レーザー）等を用いることができる。具体的には、連続発振のレーザーとして、Ａｒレーザー、Ｋｒレーザー、ＣＯ２レーザー、ＹＡＧレーザー、ＹＶＯ４レーザー、ＹＬＦレーザー、ＹＡｌＯ３レーザー、ＧｄＶＯ４レーザー、Ｙ２Ｏ３レーザー、ルビーレーザー、アレキサンドライトレーザー、Ｔｉ：サファイアレーザー、ヘリウムカドミウムレーザー等を用いることができる。また擬似的なＣＷレーザーとして、Ａｒレーザー、Ｋｒレーザー、エキシマレーザー、ＣＯ２レーザー、ＹＡＧレーザー、ＹＶＯ４レーザー、ＹＬＦレーザー、ＹＡｌＯ３レーザー、ＧｄＶＯ４レーザー、Ｙ２Ｏ３レーザー、ルビーレーザー、アレキサンドライトレーザー、Ｔｉ：サファイアレーザー、銅蒸気レーザーまたは金蒸気レーザーのようなパルス発振レーザーを用いることができる。このようなパルス発振レーザーは、発振周波数を増加させると、連続発振レーザーと同等に扱うことができる。
なお、本実施の形態においては、一例として、エキシマレーザーを用いたレーザー光の照射を行う。具体的にはＫｒＦエキシマレーザー（波長２４８ｎｍ）やＸｅＣｌエキシマレーザー（波長３０８ｎｍ）等を用いることができる。
次に、単結晶半導体層４０４の表面からレーザー光を照射する（図５（Ｂ）参照）。これにより、単結晶半導体層４０４の平坦性を向上し、単結晶半導体層４０４の第２の部分４０４ｂの結晶性を回復させることができる。なお、二度目のレーザー光の照射に用いることができるレーザーは、一度目のレーザー光の照射に用いることができるレーザーと同様である。
以上により、第１の部分４０４ａと第２の部分４０４ｂにおいて、結晶性や不純物の活性化率等の特性が概ね等しい単結晶半導体層４０４を作製することができる（図５（Ｃ）参照）。
上記の工程によって得られた単結晶半導体層４０４については、化学的機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）またはエッチングによる平坦化を行うことが好ましい。単結晶半導体層４０４の平坦性を向上することにより、後に形成する半導体素子の特性ばらつきを抑えることができる。なお、所望の特性が得られるようであれば、ＣＭＰ工程やエッチング工程は省略してもかまわない。また、一度目のレーザー光の照射の前や二度目のレーザー光の照射の前にＣＭＰ工程やエッチング工程を行う構成としてもよい。
また、再度の加熱やレーザー光の照射を行うことにより、単結晶半導体層４０４の特性を向上させても良い。なお、加熱処理時の温度は、絶縁表面を有する基板４１０の耐熱温度を目安とすることができる。絶縁表面を有する基板４１０としてガラス基板を用いる場合には、ガラス基板の歪み点を目安とすればよい。具体的には、歪み点±５０℃（５８０℃以上６８０℃以下）程度の温度にて加熱処理を行えばよい。
なお、本実施の形態においては先に裏面側（絶縁表面を有する基板側）からレーザー光を照射し、次に表面側からレーザー光を照射したが、本発明はこれに限られない。先に表面側からレーザー光を照射し、次に裏面側からレーザー光を照射する構成としてもよい。また、単結晶半導体層４０４の分離の前に、裏面からレーザー光の照射を行い、単結晶半導体層４０４の分離の後に表面からレーザー光の照射を行う（表面照射）構成としてもよい。この場合には、裏面照射による熱を単結晶半導体層４０４の分離に用いて、レーザー光の照射の工程と分離の工程とを同時に行うこともできる。この時には、表面照射のレーザー光の強度に対して、裏面照射のレーザー光の強度を大きくすることが好ましい。
次に、絶縁表面を有する基板４１０側に接合層４０６を設ける場合について、図６を用いて説明する。はじめに、単結晶半導体基板４００を用意する。そして、単結晶半導体基板４００の表面にイオンを照射して、単結晶半導体基板４００の表面から所定の深さにイオンを導入し、損傷領域４０２及び単結晶半導体層４０４を形成する（図６（Ａ）参照）。詳細については、単結晶半導体基板４００側に接合層４０６を設ける場合と同様であるため、ここでは省略する。
次に、絶縁表面を有する基板４１０上に、接合層４０６を形成する（図６（Ｂ）参照）。接合層４０６は、酸化シリコン膜を、有機シランガスを用い化学気相成長法（ＣＶＤ法）により形成すると良い。接合層４０６は絶縁性材料より形成されるため、絶縁層と呼ぶこともできる。なお、接合層４０６と絶縁表面を有する基板４１０との間にバリア層を設ける構成としてもよい。バリア層を設けることにより、単結晶半導体層４０４へのアルカリ金属やアルカリ土類金属のような不純物の侵入を防ぐことができる。絶縁表面を有する基板４１０から単結晶半導体層４０４への不純物の侵入が問題とならない場合には、バリア層を設けない構成としても良い。なお、詳細については実施の形態１等の記載を参照することができる。
次に、単結晶半導体層４０４と、接合層４０６とを密接させる（図６（Ｃ）参照）。単結晶半導体層４０４と接合層４０６とを密接させて圧力をかけることで、水素結合や共有結合により強固な接合を形成することが可能である。なお、接合層４０６を介して絶縁表面を有する基板４１０と単結晶半導体基板４００を貼り合わせた後には、加熱処理を行うことが好ましい。加熱処理を行うことで接合強度をより向上させることができる。
なお、単結晶半導体層４０４と接合層４０６の間に窒素含有絶縁層を設ける構成としてもよい。窒素含有絶縁層は窒化シリコン、窒化酸化シリコン若しくは酸化窒化シリコンから選ばれた一又は複数の材料を用いて形成することができる。なお、窒素含有絶縁層は単層構造でも良いし積層構造でも良い。例えば、単結晶半導体層４０４側から酸化窒化シリコン膜、窒化酸化シリコン膜を積層して窒素含有絶縁層とすることができる。窒素含有絶縁層は、アルカリ金属、アルカリ土類金属のような可動イオンや水分等の不純物が単結晶半導体層４０４に侵入することを防ぐために設けられる。なお、不純物の侵入を防ぐことができるのであれば、窒素含有絶縁層以外の絶縁層を設けても良い。
なお、窒素含有絶縁層を設ける場合には、単結晶半導体基板４００にイオンを照射する前に設けてもよいし、イオンを照射した後に設けてもよい。イオンを照射する前に設ける場合には、イオンの照射による単結晶半導体基板４００の表面の荒れを防ぐことができる。
次に、単結晶半導体基板４００を分離する（図６（Ｄ）参照）。単結晶半導体基板４００を分離する際の詳細については、実施の形態１等の記載を参照することができる。
その後、図５の場合と同様にして単結晶半導体層４０４の裏面及び表面からレーザー光を照射する。以上により、第１の部分４０４ａと第２の部分４０４ｂにおいて、結晶性や不純物の活性化率等の特性が概ね等しい単結晶半導体層４０４を作製することができる（図６（Ｅ）参照）。
上記の工程によって得られた単結晶半導体層４０４についても、化学的機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）またはエッチングによる平坦化を行うことが好ましい。単結晶半導体層４０４の平坦性を向上することにより、後に形成する半導体素子の特性ばらつきを抑えることができる。なお、所望の特性が得られるようであれば、ＣＭＰ工程やエッチング工程は省略してもかまわない。また、二度目のレーザー光の照射の前にＣＭＰ工程やエッチング工程を行う構成としてもよい。
また、再度の加熱やレーザー光の照射を行うことにより、単結晶半導体層４０４の特性を向上させても良い。加熱処理時の温度や用いることができるレーザーについては、上記を参照できるため、ここでは省略する。
以上により、単結晶半導体層４０４の特性を均一にした半導体基板を提供することができる。これにより、半導体素子の特性が良好な半導体装置を提供することができる。
なお、本実施の形態は、実施の形態１と適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、本発明の半導体装置の製造方法の一例について、図７乃至１０を参照して説明する。なお、本実施の形態においては、半導体装置の一例として液晶表示装置を挙げて説明するが、本発明の半導体装置は液晶表示装置に限られるものではない。
はじめに、実施の形態１や実施の形態２などに示した方法を用いて、絶縁表面を有する基板上に単結晶半導体層を形成する（図７（Ａ）参照）。ここでは、絶縁表面を有する基板７００の上にバリア層７０２、接合層７０４、単結晶半導体層７０６を順に設けた構成を用いて説明するが、本発明はこれに限られるものではない。次に、単結晶半導体層７０６及び接合層７０４を所望の形状にパターニングして、島状の単結晶半導体層を形成する。
なお、パターニングの際のエッチング加工としては、プラズマエッチング（ドライエッチング）、ウエットエッチングのどちらを採用しても良いが、大面積基板を処理するにはプラズマエッチングが適している。エッチングガスとしては、ＣＦ４、ＮＦ３、Ｃｌ２、ＢＣｌ３、などのフッ素系又は塩素系のガスを用い、ＨｅやＡｒなどの不活性ガスを適宜加えても良い。また、大気圧放電のエッチング加工を適用すれば、局所的な放電加工も可能であり、基板の全面にマスク層を形成する必要はない。
単結晶半導体層７０６及び接合層７０４をパターニングした後には、しきい値電圧を制御するために、硼素、アルミニウム、ガリウムなどのｐ型不純物を添加すると良い。例えば、ｐ型不純物として、硼素を５×１０１７ｃｍ−３以上１×１０１８ｃｍ−３以下の濃度で添加することができる。
絶縁表面を有する基板７００上には、バリア層７０２として窒化シリコン層と酸化シリコン層が積層構造で形成されている。バリア層７０２を設けることで、単結晶半導体層７０６の可動イオンによる汚染を防止できる。なお、窒化シリコン層に換えて、窒化酸化シリコン層、窒化アルミニウム層、窒化酸化アルミニウム層を適用しても良い。
次に、島状の単結晶半導体層を覆うゲート絶縁層７０８を形成する（図７（Ｂ）参照）。なお、ここでは便宜上、パターニングによって形成された島状の単結晶半導体層をそれぞれ単結晶半導体層７１０、単結晶半導体層７１２、単結晶半導体層７１４と呼ぶことにする。ゲート絶縁層７０８はプラズマＣＶＤ法またはスパッタ法などを用い、厚さを１０ｎｍ以上１５０ｎｍ以下程度として珪素を含む絶縁膜で形成する。具体的には、窒化珪素、酸化珪素、酸化窒化珪素、窒化酸化珪素に代表される珪素の酸化物材料又は窒化物材料等の材料で形成すればよい。なお、ゲート絶縁層７０８は単層構造であっても良いし、積層構造としても良い。さらに、単結晶半導体層とゲート絶縁層との間に、膜厚１ｎｍ以上１００ｎｍ以下程度、好ましくは１ｎｍ以上１０ｎｍ以下、より好ましくは２ｎｍ以上５ｎｍ以下の薄い酸化珪素膜を形成してもよい。なお、低い温度でリーク電流の少ないゲート絶縁層を形成するために、アルゴンなどの希ガス元素を反応ガスに含ませても良い。
次に、ゲート絶縁層７０８上にゲート電極層として用いる第１の導電膜と第２の導電膜とを積層して形成する。第１の導電膜の膜厚は２０ｎｍ以上１００ｎｍ以下程度、第２の導電膜の膜厚は１００ｎｍ以上４００ｎｍ以下程度とすれば良い。また、第１の導電膜及び第２の導電膜は、スパッタリング法、蒸着法、ＣＶＤ法等の手法により形成することができる。第１の導電膜及び第２の導電膜は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）から選ばれた元素、又は前記の元素を主成分とする合金材料もしくは化合物等を用いて形成すればよい。また、第１の導電膜及び第２の導電膜としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜や、ＡｇＰｄＣｕ合金などを用いてもよい。なお、本実施の形態においては２層構造を用いて説明しているが、本発明はこれに限定されない。３層以上の積層構造としても良いし、単層構造であっても良い。
次に、フォトリソグラフィ法を用いてレジスト材料からなるマスク７１６ａ、マスク７１６ｂ、マスク７１６ｃ、マスク７１６ｄ、及びマスク７１６ｅを形成する。そして、前記のマスクを用いて第１の導電膜及び第２の導電膜を所望の形状に加工し、第１のゲート電極層７１８ａ、第１のゲート電極層７１８ｂ、第１のゲート電極層７１８ｃ、第１のゲート電極層７１８ｄ、第１の導電層７１８ｅ、導電層７２０ａ、導電層７２０ｂ、導電層７２０ｃ、導電層７２０ｄ、及び導電層７２０ｅを形成する（図７（Ｃ）参照）。
ここで、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用い、エッチング条件（コイル型の電極層に印加される電力量、基板側の電極層に印加される電力量、基板側の電極温度等）を適宜調節することにより、所望のテーパー形状となるようにエッチングを行うことができる。また、マスクの形状によって、テーパーの角度等を制御することもできる。なお、エッチング用ガスとしては、Ｃｌ２、ＢＣｌ３、ＳｉＣｌ４もしくはＣＣｌ４などを代表とする塩素系ガス、ＣＦ４、ＳＦ６もしくはＮＦ３などを代表とするフッ素系ガス、又はＯ２を適宜用いることができる。本実施の形態では、ＣＦ４、Ｃｌ２、Ｏ２からなるエッチング用ガスを用いて第２の導電膜のエッチングを行い、連続してＣＦ４、Ｃｌ２からなるエッチング用ガスを用いて第１の導電膜をエッチングする。
次に、マスク７１６ａ、マスク７１６ｂ、マスク７１６ｃ、マスク７１６ｄ、及びマスク７１６ｅを用いて、導電層７２０ａ、導電層７２０ｂ、導電層７２０ｃ、導電層７２０ｄ、及び導電層７２０ｅを所望の形状に加工する。このとき、導電層を形成する第２の導電膜と、第１のゲート電極層及び第１の導電層を形成する第１の導電膜との選択比が高いエッチング条件でエッチングする。このエッチングによって、第２のゲート電極層７２２ａ、第２のゲート電極層７２２ｂ、第２のゲート電極層７２２ｃ、第２のゲート電極層７２２ｄ、及び第２の導電層７２２ｅを形成する。本実施の形態では、第２のゲート電極層及び第２の導電層もテーパー形状を有しているが、そのテーパー角は、第１のゲート電極層７１８ａ、第１のゲート電極層７１８ｂ、第１のゲート電極層７１８ｃ、第１のゲート電極層７１８ｄ、及び第１の導電層７１８ｅの有するテーパー角より大きい。なお、本明細書において、テーパー角とは対象物の底面と側面とが作る角度を言うものとする。よって、テーパー角が９０度の場合、導電層は底面に対して垂直な側面を有することになる。テーパー角を９０度未満とすることにより、積層される膜の被覆性が向上するため、欠陥を低減することが可能となる。なお、本実施の形態では、第２のゲート電極層及び第２の導電層を形成するためのエッチング用ガスとしてＣｌ２、ＳＦ６、Ｏ２を用いる。
以上の工程によって、周辺駆動回路領域７８０に、ゲート電極層７２４ａ、ゲート電極層７２４ｂ、画素領域７９０に、ゲート電極層７２４ｃ、ゲート電極層７２４ｄ、及び導電層７２４ｅを形成することができる（図７（Ｄ）参照）。なお、マスク７１６ａ、マスク７１６ｂ、マスク７１６ｃ、マスク７１６ｄ、及びマスク７１６ｅは、上記工程の後に除去する。
次に、ゲート電極層７２４ａ、ゲート電極層７２４ｂ、ゲート電極層７２４ｃ、ゲート電極層７２４ｄをマスクとして、ｎ型を付与する不純物元素を添加し、第１のｎ型不純物領域７２６ａ、第１のｎ型不純物領域７２６ｂ、第１のｎ型不純物領域７２８ａ、第１のｎ型不純物領域７２８ｂ、第１のｎ型不純物領域７３０ａ、第１のｎ型不純物領域７３０ｂ、第１のｎ型不純物領域７３０ｃを形成する（図８（Ａ）参照）。本実施の形態では、不純物元素を含むドーピングガスとしてホスフィン（ＰＨ３）を用いてドーピングを行う。ここでは、第１のｎ型不純物領域に、ｎ型を付与する不純物元素であるリン（Ｐ）が１×１０１７〜５×１０１８／ｃｍ３程度の濃度で含まれるようにする。
次に、単結晶半導体層７１０、単結晶半導体層７１４の一部を覆うマスク７３２ａ、マスク７３２ｂ、マスク７３２ｃを形成する。そして、マスク７３２ａ、マスク７３２ｂ、マスク７３２ｃ、及び第２のゲート電極層７２２ｂをマスクとしてｎ型を付与する不純物元素を添加する。これにより、第２のｎ型不純物領域７３４ａ、第２のｎ型不純物領域７３４ｂ、第３のｎ型不純物領域７３６ａ、第３のｎ型不純物領域７３６ｂ、第２のｎ型不純物領域７４０ａ、第２のｎ型不純物領域７４０ｂ、第２のｎ型不純物領域７４０ｃ、第３のｎ型不純物領域７４２ａ、第３のｎ型不純物領域７４２ｂ、第３のｎ型不純物領域７４２ｃ、第３のｎ型不純物領域７４２ｄが形成される。本実施の形態では、不純物元素を含むドーピングガスとしてホスフィン（ＰＨ３）を用いてドーピングを行う。ここでは、第２のｎ型不純物領域にｎ型を付与する不純物元素であるリン（Ｐ）が５×１０１９〜５×１０２０／ｃｍ３程度の濃度で含まれるようにする。第３のｎ型不純物領域７３６ａ、第３のｎ型不純物領域７３６ｂには、第３のｎ型不純物領域７４２ａ、第３のｎ型不純物領域７４２ｂ、第３のｎ型不純物領域７４２ｃ、第３のｎ型不純物領域７４２ｄと同程度、もしくは少し高めの濃度でｎ型を付与する不純物元素が添加される。また、チャネル形成領域７３８、チャネル形成領域７４４ａ及びチャネル形成領域７４４ｂが形成される（図８（Ｂ）参照）。
第２のｎ型不純物領域は高濃度不純物領域であり、ソース又はドレインとして機能する。一方、第３のｎ型不純物領域は低濃度不純物領域であり、いわゆるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域となる。第３のｎ型不純物領域７３６ａ、第３のｎ型不純物領域７３６ｂは、第１のゲート電極層７１８ｂと重なる領域に形成されている。これにより、ソース又はドレイン近傍の電界を緩和して、ホットキャリアによるオン電流の劣化を防止することができる。一方、第３のｎ型不純物領域７４２ａ、第３のｎ型不純物領域７４２ｂ、第３のｎ型不純物領域７４２ｃ、第３のｎ型不純物領域７４２ｄはゲート電極層７２４ｃ、ゲート電極層７２４ｄと重なっておらず、オフ電流を低減する効果がある。
次に、マスク７３２ａ、マスク７３２ｂ、マスク７３２ｃを除去し、単結晶半導体層７１２、単結晶半導体層７１４を覆うマスク７４６ａ、マスク７４６ｂを形成する。そして、マスク７４６ａ、マスク７４６ｂ、ゲート電極層７２４ａをマスクとしてｐ型を付与する不純物元素を添加する。これにより、第１のｐ型不純物領域７４８ａ、第１のｐ型不純物領域７４８ｂ、第２のｐ型不純物領域７５０ａ、第２のｐ型不純物領域７５０ｂが形成される。本実施の形態では、不純物元素を含むドーピングガスとしてジボラン（Ｂ２Ｈ６）を用いてドーピングを行う。ここでは、第１のｐ型不純物領域、及び第２のｐ型不純物領域にｐ型を付与する不純物元素であるボロン（Ｂ）が１×１０２０〜５×１０２１／ｃｍ３程度の濃度で含まれるようにする。また、チャネル形成領域７５２が形成される（図８（Ｃ）参照）。
第１のｐ型不純物領域は高濃度不純物領域であり、ソース又はドレインとして機能する。一方、第２のｐ型不純物領域は低濃度不純物領域であり、いわゆるＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄ Ｄｒａｉｎ）領域となる。
その後、マスク７４６ａ、マスク７４６ｂを除去する。マスクを除去した後に、ゲート電極層の側面を覆うように絶縁膜を形成してもよい。該絶縁膜は、プラズマＣＶＤ法や減圧ＣＶＤ（ＬＰＣＶＤ）法を用いて形成することができる。また、不純物元素を活性化するために、加熱処理、強光の照射、レーザー光の照射等を行ってもよい。
次いで、ゲート電極層、及びゲート絶縁層を覆う層間絶縁層を形成する。本実施の形態では、絶縁膜７５４と絶縁膜７５６の積層構造とする（図９（Ａ）参照）。絶縁膜７５４として窒化酸化珪素膜を膜厚１００ｎｍにて形成し、絶縁膜７５６として酸化窒化珪素膜を膜厚９００ｎｍにて形成する。本実施の形態においては、２層の積層構造としたが、単層構造でも良く、３層以上の積層構造としても良い。本実施の形態では、絶縁膜７５４及び絶縁膜７５６をプラズマＣＶＤ法を用いて連続的に形成する。なお、絶縁膜７５４及び絶縁膜７５６は上記材料に限定されるものではない。
絶縁膜７５４、絶縁膜７５６は他に、酸化珪素や窒化珪素、酸化アルミニウム、窒化アルミニウム（ＡｌＮ）、酸化窒化アルミニウム（ＡｌＯＮ）、窒素含有量が酸素含有量よりも多い窒化酸化アルミニウム（ＡｌＮＯ）、ダイアモンドライクカーボン（ＤＬＣ）、窒素含有炭素膜その他の無機絶縁性材料を含む物質から選ばれた材料を用いて形成することができる。また、シロキサン樹脂を用いてもよい。なお、シロキサン樹脂とは、Ｓｉ−Ｏ−Ｓｉ結合を含む樹脂をいう。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、アリール基）が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。また、ポリイミド、アクリルポリマー、ポリアミド、ポリイミドアミド、ベンゾシクロブテン系樹脂、ポリシラザン等の有機絶縁性材料を用いることもできる。
次いで、レジスト材料からなるマスクを用いて絶縁膜７５４、絶縁膜７５６、ゲート絶縁層７０８に単結晶半導体層及びゲート電極層に達するコンタクトホール（開口部）を形成する。エッチングは、用いる材料の選択比によって、一回で行っても複数回行っても良い。本実施の形態では、酸化窒化珪素膜である絶縁膜７５６と、窒化酸化珪素膜である絶縁膜７５４及びゲート絶縁層７０８との間で高い選択比が取れる条件で、第１のエッチングを行い、絶縁膜７５６を除去する。次に、第２のエッチングによって、絶縁膜７５４及びゲート絶縁層７０８を除去し、ソース又はドレインに達する開口部を形成する。
その後、開口部を覆うように導電膜を形成し、該導電膜をエッチングする。これにより、各ソース領域又はドレイン領域の一部とそれぞれ電気的に接続するソース電極層又はドレイン電極層７５８ａ、ソース電極層又はドレイン電極層７５８ｂ、ソース電極層又はドレイン電極層７６０ａ、ソース電極層又はドレイン電極層７６０ｂ、ソース電極層又はドレイン電極層７６２ａ、ソース電極層又はドレイン電極層７６２ｂを形成する。ソース電極層又はドレイン電極層には、アルミニウム（Ａｌ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、ネオジム（Ｎｄ）、クロム（Ｃｒ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、マグネシウム（Ｍｇ）、スカンジウム（Ｓｃ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、亜鉛（Ｚｎ）、ニオブ（Ｎｂ）、シリコン（Ｓｉ）、リン（Ｐ）、ボロン（Ｂ）、ヒ素（Ａｓ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、錫（Ｓｎ）から選択された一つ又は複数の元素、または、前記元素を成分として含有する化合物や合金材料（例えば、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、酸化珪素を添加したインジウム錫酸化物（ＩＴＳＯ）、酸化亜鉛（ＺｎＯ）、アルミネオジム（Ａｌ−Ｎｄ）、マグネシウム銀（Ｍｇ−Ａｇ）など）、もしくは、これらの化合物を組み合わせた物質等が用いられる。その他にも、シリサイド（例えば、アルミシリコン、モリブデンシリコン、ニッケルシリサイド）や、窒素を含有する化合物（例えば、窒化チタン、窒化タンタル、窒化モリブデン）、リン（Ｐ）等の不純物元素をドーピングしたシリコン（Ｓｉ）等を用いることもできる。
以上の工程で周辺駆動回路領域７８０にｐチャネル型薄膜トランジスタ７６４、及びｎチャネル型薄膜トランジスタ７６６を、画素領域７９０にｎチャネル型薄膜トランジスタ７６８、容量配線７７０が形成される（図９（Ｂ）参照）。
次に第２の層間絶縁層として絶縁膜７７２を形成する。絶縁膜７７２としては酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素、酸化アルミニウム、窒化アルミニウム（ＡｌＮ）、酸化窒化アルミニウム（ＡｌＯＮ）、窒素含有量が酸素含有量よりも多い窒化酸化アルミニウム（ＡｌＮＯ）または酸化アルミニウム、ダイアモンドライクカーボン（ＤＬＣ）、窒素含有炭素膜、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）、アルミナ膜、ポリシラザン、その他の無機絶縁性材料を含む物質から選ばれた材料で形成することができる。また、シロキサン樹脂を用いてもよい。ポリイミド、アクリルポリマー、ポリアミド、ポリイミドアミド、ベンゾシクロブテン系樹脂等の有機絶縁性材料を用いることもできる。
本実施の形態において、第２の層間絶縁層は平坦化のために設けている。平坦化のための絶縁層としては、耐熱性および絶縁性が高く、且つ、段差を平坦化する能力の高いものが要求されるため、スピンコート法に代表される塗布法を用いて形成することが好ましい。
次に、画素領域７９０の絶縁膜７７２にコンタクトホールを形成し、画素電極層７７４を形成する（図９（Ｃ）参照）。画素電極層７７４は、インジウム錫酸化物（ＩＴＯ）、酸化インジウムに酸化亜鉛（ＺｎＯ）を混合したＩＺＯ（ｉｎｄｉｕｍ ｚｉｎｃ ｏｘｉｄｅ）、酸化インジウムに酸化珪素（ＳｉＯ２）を混合した導電性材料、有機インジウム、有機スズ、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、又はタングステン（Ｗ）、モリブデン（Ｍｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）等の金属又はその合金、若しくはその金属窒化物を用いて形成することができる。
また、画素電極層７７４としては導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いることもできる。導電性組成物は、薄膜におけるシート抵抗が１００００Ω／ｓｑ．以下であることが好ましい。また、光透過性を有する画素電極層として導電性組成物の薄膜を形成する場合には、波長５５０ｎｍにおける透光率が７０％以上であることが好ましい。また、含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ以下であることが好ましい。
上記の導電性高分子としては、いわゆるπ電子共役系導電性高分子が用いることができる。例えば、ポリアニリン及びその誘導体、ポリピロール及びその誘導体、ポリチオフェン及びその誘導体、又は、これらの共重合体等があげられる。
共役系導電性高分子の具体例としては、ポリピロール、ポリ（３−メチルピロール）、ポリ（３−ブチルピロール）、ポリ（３−オクチルピロール）、ポリ（３−デシルピロール）、ポリ（３，４−ジメチルピロール）、ポリ（３，４−ジブチルピロール）、ポリ（３−ヒドロキシピロール）、ポリ（３−メチル−４−ヒドロキシピロール）、ポリ（３−メトキシピロール）、ポリ（３−エトキシピロール）、ポリ（３−オクトキシピロール）、ポリ（３−カルボキシルピロール）、ポリ（３−メチル−４−カルボキシルピロール）、ポリＮ−メチルピロール、ポリチオフェン、ポリ（３−メチルチオフェン）、ポリ（３−ブチルチオフェン）、ポリ（３−オクチルチオフェン）、ポリ（３−デシルチオフェン）、ポリ（３−ドデシルチオフェン）、ポリ（３−メトキシチオフェン）、ポリ（３−エトキシチオフェン）、ポリ（３−オクトキシチオフェン）、ポリ（３−カルボキシルチオフェン）、ポリ（３−メチル−４−カルボキシルチオフェン）、ポリ（３，４−エチレンジオキシチオフェン）、ポリアニリン、ポリ（２−メチルアニリン）、ポリ（２−オクチルアニリン）、ポリ（２−イソブチルアニリン）、ポリ（３−イソブチルアニリン）、ポリ（２−アニリンスルホン酸）、ポリ（３−アニリンスルホン酸）等が挙げられる。
上記の導電性高分子を、単独で用いても良いし、膜の特性を調整するために有機樹脂を添加して使用しても良い。
なお、有機樹脂は、導電性高分子と相溶または混合分散可能であれば熱硬化性樹脂であってもよく、熱可塑性樹脂であってもよく、光硬化性樹脂であってもよい。例えば、ポリエチレンテレフタレート、ポリブチレンテレフタレート、ポリエチレンナフタレート等のポリエステル系樹脂、ポリイミド、ポリアミドイミド等のポリイミド系樹脂、ポリアミド６、ポリアミド６，６、ポリアミド１２、ポリアミド１１等のポリアミド樹脂、ポリフッ化ビニリデン、ポリフッ化ビニル、ポリテトラフルオロエチレン、エチレンテトラフルオロエチレンコポリマー、ポリクロロトリフルオロエチレン等のフッ素樹脂、ポリビニルアルコール、ポリビニルエーテル、ポリビニルブチラール、ポリ酢酸ビニル、ポリ塩化ビニル等のビニル樹脂、エポキシ樹脂、キシレン樹脂、アラミド樹脂、ポリウレタン系樹脂、ポリウレア系樹脂、メラミン樹脂、フェノール系樹脂、ポリエーテル、アクリル系樹脂及びこれらの共重合体等が挙げられる。
さらに、導電性組成物にアクセプタ性のドーパントやドナー性のドーパントをドーピングすることで、共役導電性高分子の酸化還元電位を変化させ、電気伝導度を調節してもよい。
アクセプタ性のドーパントとしては、ハロゲン化合物、ルイス酸、プロトン酸、有機シアノ化合物、有機金属化合物等を使用することができる。ハロゲン化合物としては、塩素、臭素、ヨウ素、塩化ヨウ素、臭化ヨウ素、フッ化ヨウ素等が挙げられる。ルイス酸としては五フッ化燐、五フッ化ヒ素、五フッ化アンチモン、三フッ化硼素、三塩化硼素、三臭化硼素等が挙げられる。プロトン酸としては、塩酸、硫酸、硝酸、リン酸、ホウフッ化水素酸、フッ化水素酸、過塩素酸等の無機酸と、有機カルボン酸、有機スルホン酸等の有機酸が挙げられる。有機シアノ化合物としては、共役結合に二つ以上のシアノ基を含む化合物が使用できる。例えば、テトラシアノエチレン、テトラシアノエチレンオキサイド、テトラシアノベンゼン、テトラシアノキノジメタン、テトラシアノアザナフタレン等を挙げることができる。
ドナー性ドーパントとしては、アルカリ金属、アルカリ土類金属、３級アミン化合物等が挙げられる。
上述の如き導電性組成物を水または有機溶剤（アルコール系溶剤、ケトン系溶剤、エステル系溶剤、炭化水素系溶剤、芳香族溶剤など）に溶解させて、塗布法、コーティング法、液滴吐出法（インクジェット法ともいう）、印刷法等の湿式法により画素電極層７７４となる薄膜を形成することができる。
次に、画素電極層７７４及び絶縁膜７７２を覆うように、配向膜と呼ばれる絶縁層１００２を形成する（図１０（Ｂ）参照）。絶縁層１００２は、スクリーン印刷法やオフセット印刷法を用いて形成することができる。なお、図１０は、半導体装置の平面図及び断面図を示しており、図１０（Ａ）は半導体装置の平面図、図１０（Ｂ）は図１０（Ａ）のＣ−Ｄにおける断面図である。半導体装置には、外部端子接続領域７７６、封止領域７７８、周辺駆動回路領域７８０、画素領域７９０が設けられる。
絶縁層１００２を形成した後、ラビング処理を行う。配向膜として機能する絶縁層１００６についても、絶縁層１００２と同様にして形成することができる。
その後、対向基板１０００と、絶縁表面を有する基板７００とを、シール材１０１４及びスペーサ１０１６を介して貼り合わせ、その空隙に液晶層１００４を設ける。なお、対向基板１０００には、配向膜として機能する絶縁層１００６、対向電極として機能する導電層１００８、カラーフィルターとして機能する着色層１０１０、偏光子１０１２（偏光板ともいう）等が設けられている。なお、絶縁表面を有する基板７００にも偏光子１０１８（偏光板）を設けるが、本発明はこれに限られない。例えば、反射型の液晶表示装置においては、偏光子は、一方に設ければ良い。
続いて、画素領域と電気的に接続されている端子電極層１０２０に、異方性導電体層１０２２を介して、ＦＰＣ１０２４を接続する。ＦＰＣ１０２４は、外部からの信号を伝達する役目を担う。上記の工程により、液晶表示装置を作製することができる。
本発明では、単結晶半導体層７０６の表面（図における上方の面）及び裏面（図における下方の面）にレーザー光を照射することにより、単結晶半導体層７０６の特性を均一にしている。これにより、画素領域及び周辺駆動回路領域に、特性の優れた半導体素子を作製することができる。具体的には、単結晶半導体層を用いたトランジスタにおいて、ドレイン電流（Ｉｄ）‐ゲート電圧（Ｖｇ）曲線を滑らかにすることができる。つまり、優れたスイッチング特性のトランジスタを得ることができる。
本発明の如き優れた特性のトランジスタを用いることにより、各種回路の信頼性を向上することができる。例えば、周辺駆動回路においては、動作電圧を小さくすることが可能であるため、高速動作及び低消費電力を実現することが可能である。また、画素領域の回路においては、印加電圧に対する電流の変化が単調であるため、高速動作及び低消費電力に加えて、正確な階調の表現を実現できる。すなわち、本発明により、優れた画質及び優れた動画特性を有する半導体装置を提供することができる。また、周辺駆動回路などを小型化・薄型化できるため、半導体装置の厚み及び額縁部分の面積を低減し、表示領域を有効に活用した半導体装置を低コストに提供することができる。
なお、本実施の形態においては液晶表示装置を作製する方法について説明したが、本発明はこれに限られるものではない。本実施の形態は、実施の形態１及び２と適宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、本発明に係る発光素子を有する半導体装置（エレクトロルミネッセンス表示装置）について説明する。なお、周辺駆動回路領域や画素領域等に用いられるトランジスタの作製方法は、実施の形態３を参照することができるため、詳細については省略する。
なお、発光素子を有する半導体装置には、下面放射、上面放射、両面放射のいずれかの方式が用いられる。本実施の形態では、下面放射方式を用いた半導体装置について、図１１を用いて説明するが、本発明はこれに限られるものではない。
図１１の半導体装置は、下方（図中の矢印の方向）に光を放射する。ここで、図１１（Ａ）は半導体装置の平面図であり、図１１（Ｂ）は、図１１（Ａ）のＥ−Ｆにおける断面図である。図１１において半導体装置は、外部端子接続領域１１３０、封止領域１１３２、駆動回路領域１１３４、画素領域１１３６を有している。
図１１に示す半導体装置は、素子基板１１００、絶縁膜１１０２、薄膜トランジスタ１１５０、薄膜トランジスタ１１５２、薄膜トランジスタ１１５４、薄膜トランジスタ１１５６、発光素子１１６０、絶縁層１１６８、充填材１１７０、シール材１１７２、配線層１１７４、端子電極層１１７６、異方性導電層１１７８、ＦＰＣ１１８０、封止基板１１９０によって構成されている。なお、発光素子１１６０は、第１の電極層１１６２と発光層１１６４と第２の電極層１１６６とを含む。
第１の電極層１１６２としては、発光層１１６４より放射する光を透過できるように、光透過性を有する導電性材料を用いる。一方、第２の電極層１１６６としては、発光層１１６４より放射する光を反射することができる導電性材料を用いる。
第１の電極層１１６２としては、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物等を用いることができる。勿論、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、酸化ケイ素を添加したインジウム錫酸化物（ＩＴＳＯ）等を用いても良い。
また、第１の電極層１１６２としては、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いることもできる。なお、詳細については実施の形態３を参照することができるため、ここでは省略する。
第２の電極層１１６６としては、チタン、タングステン、ニッケル、金、白金、銀、銅、タンタル、モリブデン、アルミニウム、マグネシウム、カルシウム、リチウム、およびそれらの合金からなる導電膜などを用いることができる。可視光の領域で反射性が高い物質を用いることがよく、本実施の形態では、アルミニウム膜を用いることとする。
なお、上面放射、両面放射の各方式を用いる場合には、適宜電極層の設計を変更してやれば良い。具体的には、上面放射の場合には、反射性を有する材料を用いて第１の電極層１１６２を形成し、光透過性を有する材料を用いて第２の電極層１１６６を形成する。両面放射の場合には、光透過性を有する材料を用いて第１の電極層１１６２及び第２の電極層１１６６を形成すれば良い。なお、下面放射、上面放射においては、光透過性を有する材料を用いて一方の電極層を形成し、光透過性を有する材料と光反射性を有する材料の積層構造にて、他方の電極層を形成する構成としても良い。電極層に用いることができる材料は下面放射の場合と同様であるため、ここでは省略する。
なお、光透過性を有さない金属膜のような材料であっても、膜厚を小さく（５ｎｍ以上３０ｎｍ以下程度）することにより、光を透過する状態にすることができる。これにより、上述の光反射性材料を用いて、光を透過する電極層を作製することも可能である。
封止基板１１９０にカラーフィルター（着色層）を形成する構成としてもよい。カラーフィルター（着色層）は、蒸着法や液滴吐出法によって形成することができる。また、色変換層を用いる構成であっても良い。
本発明では、単結晶半導体層の表面（図における上方の面）及び裏面（図における下方の面）にレーザー光を照射することにより、単結晶半導体層の特性を均一にしている。これにより、画素領域及び周辺駆動回路領域に、特性の優れた半導体素子を作製することができる。具体的には、単結晶半導体層を用いたトランジスタにおいて、ドレイン電流（Ｉｄ）‐ゲート電圧（Ｖｇ）曲線を滑らかにすることができる。つまり、優れたスイッチング特性のトランジスタを得ることができる。
本発明の如き優れた特性のトランジスタを用いることにより、各種回路の信頼性を向上することができる。例えば、周辺駆動回路においては、動作電圧を小さくすることが可能であるため、高速動作及び低消費電力を実現することが可能である。また、画素領域の回路においては、印加電圧に対する電流の変化が単調であるため、高速動作及び低消費電力に加えて、正確な階調の表現を実現できる。すなわち、本発明により、優れた画質及び優れた動画特性を有する半導体装置を提供することができる。また、周辺駆動回路などを小型化・薄型化できるため、半導体装置の厚み及び額縁部分の面積を低減し、表示領域を有効に活用した半導体装置を低コストに提供することができる。
なお、本実施の形態ではエレクトロルミネッセンス表示装置を用いて説明したが、本発明はこれに限られるものではない。本実施の形態は、実施の形態１乃至３と適宜組み合わせて用いることができる。
（実施の形態５）
本実施の形態では、本発明に係る半導体装置の別の例について、図１２及び１３を参照して説明する。なお、本実施の形態においては、マイクロプロセッサ及び電子タグを例に挙げて説明するが、本発明の半導体装置はこれらに限られるものではない。
図１２に、本発明のマイクロプロセッサの構成の一例を示す。図１２のマイクロプロセッサ１２００は、本発明の半導体基板を用いて製造されるものである。該マイクロプロセッサ１２００は、演算回路１２０１（Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ（ＡＬＵ））、演算回路制御部１２０２（ＡＬＵ Ｃｏｎｔｒｏｌｌｅｒ）、命令解析部１２０３（Ｉｎｓｔｒｕｃｔｉｏｎ Ｄｅｃｏｄｅｒ）、割り込み制御部１２０４（Ｉｎｔｅｒｒｕｐｔ Ｃｏｎｔｒｏｌｌｅｒ）、タイミング制御部１２０５（Ｔｉｍｉｎｇ Ｃｏｎｔｒｏｌｌｅｒ）、レジスタ１２０６（Ｒｅｇｉｓｔｅｒ）、レジスタ制御部１２０７（Ｒｅｇｉｓｔｅｒ Ｃｏｎｔｒｏｌｌｅｒ）、バスインターフェース１２０８（Ｂｕｓ Ｉ／Ｆ）、読み出し専用メモリ１２０９（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ（ＲＯＭ））、及びメモリインターフェース１２１０（ＲＯＭ Ｉ／Ｆ）を有している。
バスインターフェース１２０８を介してマイクロプロセッサ１２００に入力された命令は、命令解析部１２０３に入力され、デコードされた後、演算回路制御部１２０２、割り込み制御部１２０４、レジスタ制御部１２０７、タイミング制御部１２０５に入力される。演算回路制御部１２０２、割り込み制御部１２０４、レジスタ制御部１２０７、タイミング制御部１２０５は、デコードされた命令に基づき各種制御を行う。具体的に演算回路制御部１２０２は、演算回路１２０１の動作を制御するための信号を生成する。また、割り込み制御部１２０４は、マイクロプロセッサ１２００のプログラム実行中に、外部の入出力装置や周辺駆動回路からの割り込み要求を、その優先度等から判断して処理する。レジスタ制御部１２０７は、レジスタ１２０６のアドレスを生成し、マイクロプロセッサ１２００の状態に応じてレジスタ１２０６の読み出しや書き込みを行う。タイミング制御部１２０５は、演算回路１２０１、演算回路制御部１２０２、命令解析部１２０３、割り込み制御部１２０４、レジスタ制御部１２０７の動作のタイミングを制御する信号を生成する。例えばタイミング制御部１２０５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。なお、図１２に示すマイクロプロセッサ１２００の構成は、あくまで一例であり、その用途によって適宜構成を変更することができる。
本発明のマイクロプロセッサ１２００は、絶縁表面を有する基板上に接合された結晶方位が一定の単結晶半導体層を用いて集積回路を形成しているため、処理速度の高速化、低消費電力化を実現できる。さらに、本発明の半導体基板を用いて作製されたマイクロプロセッサ１２００では、単結晶半導体層の表面と裏面にレーザー光を照射して、単結晶半導体層の結晶性や活性化率等を均一にしている。これにより、半導体素子の特性が向上するため、非常に高性能且つ信頼性の高いマイクロプロセッサを提供することができる。
次に、非接触でデータの送受信を行うことのできる演算機能を備えた半導体装置の一例について図１３を参照して説明する。図１３は無線通信により外部装置と信号の送受信を行って動作する無線タグの一例である。なお、本発明の無線タグは内部に中央処理装置（ＣＰＵ）を有しており、いわば小型のコンピュータである。無線タグ１３００は、アナログ回路部１３０１とデジタル回路部１３０２を有している。アナログ回路部１３０１として、共振容量を有する共振回路１３０３、整流回路１３０４、定電圧回路１３０５、リセット回路１３０６、発振回路１３０７、復調回路１３０８、変調回路１３０９、電源管理回路１３１９を有している。デジタル回路部１３０２は、ＲＦインターフェース１３１０、制御レジスタ１３１１、クロックコントローラ１３１２、ＣＰＵインターフェース１３１３、中央処理装置（ＣＰＵ）１３１４、ランダムアクセスメモリ（ＲＡＭ）１３１５、読み出し専用メモリ（ＲＯＭ）１３１６を有している。
このような構成の無線タグ１３００の動作は概略以下の通りである。アンテナ１３１７が信号を受信すると、共振回路１３０３により誘導起電力が発生する。誘導起電力は、整流回路１３０４を経て容量部１３１８に充電される。この容量部１３１８はセラミックコンデンサーや電気二重層コンデンサーなどのキャパシタで形成されていることが好ましい。容量部１３１８は無線タグ１３００と一体にて形成されていても良いし、別の部品として無線タグ１３００を構成する絶縁表面を有する基板に取り付けられていても良い。
リセット回路１３０６は、デジタル回路部１３０２をリセットし初期化する信号を生成する。例えば、電源電圧の上昇に遅延して立ち上がる信号をリセット信号として生成する。発振回路１３０７は、定電圧回路１３０５により生成される制御信号に応じて、クロック信号の周波数とデューティー比を変更する。ローパスフィルタで形成される復調回路１３０８は、例えば振幅変調（ＡＳＫ）方式の受信信号の振幅の変動を二値化する。変調回路１３０９は、振幅変調（ＡＳＫ）方式の送信信号の振幅を変動させて送信する。変調回路１３０９は、共振回路１３０３の共振点を変化させることにより通信信号の振幅を変化させている。クロックコントローラ１３１２は、電源電圧又は中央処理装置１３１４における消費電流に応じてクロック信号の周波数とデューティー比を変更するための制御信号を生成している。電源電圧の監視は電源管理回路１３１９が行っている。
アンテナ１３１７から無線タグ１３００に入力された信号は復調回路１３０８で復調された後、ＲＦインターフェース１３１０で制御コマンドやデータなどに分けられる。制御コマンドは制御レジスタ１３１１に格納される。制御コマンドには、読み出し専用メモリ１３１６に記憶されているデータの読み出し、ランダムアクセスメモリ１３１５へのデータの書き込み、中央処理装置１３１４への演算命令などが含まれている。中央処理装置１３１４は、インターフェース１３１３を介して読み出し専用メモリ１３１６、ランダムアクセスメモリ１３１５、制御レジスタ１３１１にアクセスする。インターフェース１３１３は、中央処理装置１３１４が要求するアドレスより、読み出し専用メモリ１３１６、ランダムアクセスメモリ１３１５、制御レジスタ１３１１のいずれかに対するアクセス信号を生成する機能を有している。
中央処理装置１３１４の演算方式は、読み出し専用メモリ１３１６にＯＳ（オペレーティングシステム）を記憶させておき、起動とともにプログラムを読み出し実行する方式を採用することができる。また、演算回路を構成して、演算処理をハードウェア的に処理する方式を採用することもできる。ハードウェアとソフトウェアを併用する方式では、専用の演算回路で一部の処理を行い、残りの演算を、プログラムを用いて中央処理装置１３１４が実行する方式を適用することができる。
本発明の無線タグ１３００は、絶縁表面を有する基板上に接合された結晶方位が一定の単結晶半導体層を用いて集積回路を形成しているため、処理速度の高速化、低消費電力化を実現できる。さらに、本発明の半導体基板を用いて作製された無線タグ１３００では、単結晶半導体層の表面と裏面にレーザー光を照射して、単結晶半導体層の結晶性や活性化率等を均一にしている。これにより、半導体素子の特性が向上するため、非常に高性能且つ信頼性の高い無線タグを提供することができる。
（実施の形態６）
本実施の形態では、本発明の半導体装置、特に表示装置を用いた電子機器について、図１４を参照して説明する。
本発明の半導体装置を用いて作製される電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。
図１４（Ａ）はテレビ受像器又はパーソナルコンピュータのモニタである。筺体１４０１、支持台１４０２、表示部１４０３、スピーカー部１４０４、ビデオ入力端子１４０５等を含む。表示部１４０３には、本発明の半導体装置が用いられている。本発明により、高性能且つ高信頼性のテレビ受像器又はパーソナルコンピュータのモニタを提供することができる。
図１４（Ｂ）はデジタルカメラである。本体１４１１の正面部分には受像部１４１３が設けられており、本体１４１１の上面部分にはシャッターボタン１４１６が設けられている。また、本体１４１１の背面部分には、表示部１４１２、操作キー１４１４、及び外部接続ポート１４１５が設けられている。表示部１４１２には、本発明の半導体装置が用いられている。本発明により、高性能且つ高信頼性のデジタルカメラを提供することができる。
図１４（Ｃ）はノート型パーソナルコンピュータである。本体１４２１には、キーボード１４２４、外部接続ポート１４２５、ポインティングデバイス１４２６が設けられている。また、本体１４２１には、表示部１４２３を有する筐体１４２２が取り付けられている。表示部１４２３には、本発明の半導体装置が用いられている。本発明により、高性能且つ高信頼性のノート型パーソナルコンピュータを提供することができる。
図１４（Ｄ）はモバイルコンピュータであり、本体１４３１、表示部１４３２、スイッチ１４３３、操作キー１４３４、赤外線ポート１４３５等を含む。表示部１４３２にはアクティブマトリクス表示装置が設けられている。表示部１４３２には、本発明の半導体装置が用いられている。本発明により、高性能且つ高信頼性のモバイルコンピュータを提供することができる。
図１４（Ｅ）は画像再生装置である。本体１４４１には、表示部Ｂ１４４４、記録媒体読み込み部１４４５及び操作キー１４４６が設けられている。また、本体１４４１には、スピーカー部１４４７及び表示部Ａ１４４３それぞれを有する筐体１４４２が取り付けられている。表示部Ａ１４４３及び表示部Ｂ１４４４それぞれには、本発明の半導体装置が用いられている。本発明により、高性能且つ高信頼性の画像再生装置を提供することができる。
図１４（Ｆ）は電子書籍である。本体１４５１には操作キー１４５３が設けられている。また、本体１４５１には複数の表示部１４５２が取り付けられている。表示部１４５２には、本発明の半導体装置が用いられている。本発明により、高性能且つ高信頼性の電子書籍を提供することができる。
図１４（Ｇ）はビデオカメラであり、本体１４６１には外部接続ポート１４６４、リモコン受信部１４６５、受像部１４６６、バッテリー１４６７、音声入力部１４６８、操作キー１４６９が設けられている、また、本体１４６１には、表示部１４６２を有する筐体１４６３が取り付けられている。表示部１４６２には、本発明の半導体装置が用いられている。本発明により、高性能且つ高信頼性のビデオカメラを提供することができる。
図１４（Ｈ）は携帯電話であり、本体１４７１、筐体１４７２、表示部１４７３、音声入力部１４７４、音声出力部１４７５、操作キー１４７６、外部接続ポート１４７７、アンテナ１４７８等を含む。表示部１４７３には、本発明の半導体装置が用いられている。本発明により、高性能且つ高信頼性の携帯電話を提供することができる。
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。なお、本実施の形態は、実施の形態１乃至５と適宜組み合わせて用いることができる。
（実施の形態７）
本実施の形態では、本発明の半導体装置、特に無線タグの用途について、図１５を参照して説明する。
本発明により無線タグとして機能する半導体装置を形成することができる。無線タグの用途は多岐にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図１５（Ａ）参照）、包装用容器類（包装紙やボトル等、図１５（Ｃ）参照）、記録媒体（ＤＶＤソフトやビデオテープ等、図１５（Ｂ）参照）、乗物類（自転車等、図１５（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、衣類、生活用品類、電子機器等の商品や荷物の荷札（図１５（Ｅ）、（Ｆ）参照）等の物品に設けて使用することができる。なお、図１５において、無線タグは１５００で示すものである。
なお、電子機器とは、例えば、液晶表示装置、ＥＬ表示装置、テレビジョン装置（単にテレビ、テレビ受像機、テレビジョン受像機とも呼ぶ）、携帯電話の他、実施の形態６にて示した物品等を指す。また、上記半導体装置を、動物類、人体等に用いることもできる。
無線タグは、物品の表面に貼ったり、物品に埋め込んだりして、物品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなる包装用容器等であれば当該有機樹脂に埋め込むとよい。紙幣、硬貨、有価証券類、無記名債券類、証書類等に無線タグを設けることにより、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機器等に無線タグを設けることにより、検品システムやレンタル店のシステムなどの効率化を図ることができる。本発明により作製することが可能な無線タグは、高い性能且つ信頼性を有しており、さまざまな物品に対して適用することができる。
本発明により形成することが可能な無線タグを、物の管理や流通のシステムに応用することで、システムの高機能化を図ることができる。例えば、荷札に設けられる無線タグに記録された情報を、ベルトコンベアの脇に設けられたリーダライタで読み取ることにより、流通過程及び配達先等の情報が読み出され、商品の検品や荷物の分配を容易に行うことができる。
以上の様に、本発明の適用範囲は極めて広く、あらゆる物品に対して用いることが可能である。なお、本実施の形態は、実施の形態１乃至６と適宜組み合わせて用いることができる。
本発明の半導体基板の作製工程を示す図である。 本発明の半導体基板の作製工程を示す図である。 本発明の半導体基板の作製工程を示す図である。 本発明の半導体基板の作製工程を示す図である。 本発明の半導体基板の作製工程を示す図である。 本発明の半導体基板の作製工程を示す図である。 本発明の半導体装置の作製工程を示す図である。 本発明の半導体装置の作製工程を示す図である。 本発明の半導体装置の作製工程を示す図である。 本発明の半導体装置の平面図及び断面図である。 本発明の半導体装置の平面図及び断面図である。 本発明の半導体装置の構成を示す図である。 本発明の半導体装置の構成を示す図である。 本発明の半導体装置を用いた電子機器を示す図である。 本発明の半導体装置の用途を示す図である。 半導体装置の作製工程を示す図である。 公知の手法で得られた半導体装置の平面図及び断面図、並びに前記半導体装置のＩｄ−Ｖｇ曲線の模式図である。
符号の説明
１００ 単結晶半導体基板
１０２ 損傷領域
１０４ 単結晶半導体層
１０６ 接合層
１１０ 基板
３００ バリア層
４００ 単結晶半導体基板
４０２ 損傷領域
４０４ 単結晶半導体層
４０６ 接合層
４１０ 基板

Claims (4)

  1. 単結晶半導体基板の表面にイオンを照射して、損傷領域を形成し、
    前記単結晶半導体基板の表面に第１のレーザ光を照射して一部を再結晶化し、
    前記単結晶半導体基板の表面に絶縁層を形成し、
    前記絶縁層と、絶縁表面を有する基板を接合させ、
    前記単結晶半導体基板を、前記損傷領域において分離することにより、前記絶縁表面を有する基板上に単結晶半導体層を形成し、
    前記単結晶半導体層の分離した面側の表面に第２のレーザ光を照射して一部を再結晶化し、
    前記単結晶半導体層のすべては前記第１及び前記第２のレーザ光により再結晶化されていることを特徴とする半導体基板の作製方法。
  2. 単結晶半導体基板の表面にイオンを照射して、損傷領域を形成し、
    前記単結晶半導体基板の表面に第１のレーザ光を照射して一部を再結晶化し、
    絶縁表面を有する基板の表面に絶縁層を形成し、
    前記絶縁層と、前記単結晶半導体基板を接合させ、
    前記単結晶半導体基板を、前記損傷領域において分離することにより、前記絶縁表面を有する基板上に単結晶半導体層を形成し、
    前記単結晶半導体層の分離した面側の表面に第２のレーザ光を照射して一部を再結晶化し、
    前記単結晶半導体層のすべては前記第１及び前記第２のレーザ光により再結晶化されていることを特徴とする半導体基板の作製方法。
  3. 単結晶半導体基板の表面にイオンを照射して、損傷領域を形成し、
    前記単結晶半導体基板の表面に絶縁層を形成し、
    前記絶縁層と、絶縁表面を有する基板を接合させ、
    前記単結晶半導体基板を、前記損傷領域において分離することにより、前記絶縁表面を有する基板上に単結晶半導体層を形成し、
    前記単結晶半導体層の表面側から一方の面に第１のレーザ光を照射して一部を再結晶化し、
    前記単結晶半導体層の基板側から他方の面に第２のレーザ光を照射して一部を再結晶化し、
    前記単結晶半導体層のすべては前記第１及び前記第２のレーザ光により再結晶化されていることを特徴とする半導体基板の作製方法。
  4. 単結晶半導体基板の表面にイオンを照射して、損傷領域を形成し、
    絶縁表面を有する基板の表面に絶縁層を形成し、
    前記絶縁層と、前記単結晶半導体基板を接合させ、
    前記単結晶半導体基板を、前記損傷領域において分離することにより、前記絶縁表面を有する基板上に単結晶半導体層を形成し、
    前記単結晶半導体層の表面側から一方の面に第１のレーザ光を照射して一部を再結晶化し、
    前記単結晶半導体層の基板側から他方の面に第２のレーザ光を照射して一部を再結晶化し、
    前記単結晶半導体層のすべては前記第１及び前記第２のレーザ光により再結晶化されていることを特徴とする半導体基板の作製方法。
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Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10260149A1 (de) 2002-12-20 2004-07-01 BSH Bosch und Siemens Hausgeräte GmbH Vorrichtung zur Bestimmung des Leitwertes von Wäsche, Wäschetrockner und Verfahren zur Verhinderung von Schichtbildung auf Elektroden
CN101281912B (zh) * 2007-04-03 2013-01-23 株式会社半导体能源研究所 Soi衬底及其制造方法以及半导体装置
JP5527956B2 (ja) * 2007-10-10 2014-06-25 株式会社半導体エネルギー研究所 半導体基板の製造方法
JP5490393B2 (ja) * 2007-10-10 2014-05-14 株式会社半導体エネルギー研究所 半導体基板の製造方法
JP5503876B2 (ja) * 2008-01-24 2014-05-28 株式会社半導体エネルギー研究所 半導体基板の製造方法
JP5548395B2 (ja) * 2008-06-25 2014-07-16 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法
US8741740B2 (en) * 2008-10-02 2014-06-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
JP2010114431A (ja) * 2008-10-10 2010-05-20 Semiconductor Energy Lab Co Ltd Ｓｏｉ基板の作製方法
JP5338396B2 (ja) * 2009-03-12 2013-11-13 パナソニック株式会社 弾性表面波デバイスの製造方法
KR20120059509A (ko) * 2009-08-25 2012-06-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US8324084B2 (en) * 2010-03-31 2012-12-04 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor substrate and manufacturing method of semiconductor device
JP5917036B2 (ja) 2010-08-05 2016-05-11 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法
JP5902917B2 (ja) 2010-11-12 2016-04-13 株式会社半導体エネルギー研究所 半導体基板の作製方法
JP2012156495A (ja) 2011-01-07 2012-08-16 Semiconductor Energy Lab Co Ltd Ｓｏｉ基板の作製方法
US8802534B2 (en) 2011-06-14 2014-08-12 Semiconductor Energy Laboratory Co., Ltd. Method for forming SOI substrate and apparatus for forming the same
US8735219B2 (en) 2012-08-30 2014-05-27 Ziptronix, Inc. Heterogeneous annealing method and device
JP5859497B2 (ja) * 2013-08-22 2016-02-10 信越化学工業株式会社 界面近傍における欠陥密度が低いｓｏｓ基板の製造方法
JP5859496B2 (ja) * 2013-08-22 2016-02-10 信越化学工業株式会社 表面欠陥密度が少ないｓｏｓ基板の製造方法
JP6454606B2 (ja) 2015-06-02 2019-01-16 信越化学工業株式会社 酸化物単結晶薄膜を備えた複合ウェーハの製造方法
JP6396852B2 (ja) * 2015-06-02 2018-09-26 信越化学工業株式会社 酸化物単結晶薄膜を備えた複合ウェーハの製造方法
JP6396853B2 (ja) 2015-06-02 2018-09-26 信越化学工業株式会社 酸化物単結晶薄膜を備えた複合ウェーハの製造方法
WO2020010056A1 (en) * 2018-07-03 2020-01-09 Invensas Bonding Technologies, Inc. Techniques for joining dissimilar materials in microelectronics
US20230347622A1 (en) * 2019-11-25 2023-11-02 Corning Incorporated Bonded articles and methods for forming the same
KR20230003471A (ko) 2020-03-19 2023-01-06 아데이아 세미컨덕터 본딩 테크놀로지스 인코포레이티드 직접 결합된 구조체들을 위한 치수 보상 제어
CN113541626A (zh) * 2020-04-21 2021-10-22 济南晶正电子科技有限公司 一种复合单晶压电基板及制备方法
CN111477543A (zh) * 2020-04-23 2020-07-31 济南晶正电子科技有限公司 一种键合衬底晶圆与单晶压电晶圆的方法及复合单晶压电晶圆基板
US20230231090A1 (en) * 2022-01-18 2023-07-20 Apple Inc. System with One-Way Filter over Light-emitting Elements

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0834198B2 (ja) * 1990-11-28 1996-03-29 信越半導体株式会社 Ｓｏｉ基板における単結晶薄膜層の膜厚制御方法
FR2681472B1 (fr) 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
JPH05335530A (ja) * 1992-05-28 1993-12-17 Sony Corp Ｓｏｉ基板の製造方法
US6534380B1 (en) * 1997-07-18 2003-03-18 Denso Corporation Semiconductor substrate and method of manufacturing the same
US6014944A (en) * 1997-09-19 2000-01-18 The United States Of America As Represented By The Secretary Of The Navy Apparatus for improving crystalline thin films with a contoured beam pulsed laser
JPH11163363A (ja) 1997-11-22 1999-06-18 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2000012864A (ja) 1998-06-22 2000-01-14 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
US6271101B1 (en) 1998-07-29 2001-08-07 Semiconductor Energy Laboratory Co., Ltd. Process for production of SOI substrate and process for production of semiconductor device
JP4476390B2 (ja) 1998-09-04 2010-06-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2000124092A (ja) 1998-10-16 2000-04-28 Shin Etsu Handotai Co Ltd 水素イオン注入剥離法によってｓｏｉウエーハを製造する方法およびこの方法で製造されたｓｏｉウエーハ
JP4379943B2 (ja) 1999-04-07 2009-12-09 株式会社デンソー 半導体基板の製造方法および半導体基板製造装置
TW544743B (en) * 1999-08-13 2003-08-01 Semiconductor Energy Lab Method of manufacturing a semiconductor device
JP4919530B2 (ja) 1999-08-18 2012-04-18 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6548370B1 (en) 1999-08-18 2003-04-15 Semiconductor Energy Laboratory Co., Ltd. Method of crystallizing a semiconductor layer by applying laser irradiation that vary in energy to its top and bottom surfaces
US20010053559A1 (en) * 2000-01-25 2001-12-20 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating display device
JP4507395B2 (ja) * 2000-11-30 2010-07-21 セイコーエプソン株式会社 電気光学装置用素子基板の製造方法
TW544938B (en) 2001-06-01 2003-08-01 Semiconductor Energy Lab Method of manufacturing a semiconductor device
WO2003010825A1 (en) * 2001-07-24 2003-02-06 Seiko Epson Corporation Transfer method, method of manufacturing thin film element, method of manufacturing integrated circuit, circuit substrate and method of manufacturing the circuit substrate, electro-optic device and method of manufacturing the electro-optic device, and ic card and electronic equipmen
US7119365B2 (en) 2002-03-26 2006-10-10 Sharp Kabushiki Kaisha Semiconductor device and manufacturing method thereof, SOI substrate and display device using the same, and manufacturing method of the SOI substrate
JP2004087097A (ja) * 2002-06-28 2004-03-18 Victor Co Of Japan Ltd 光記録媒体
JP4328067B2 (ja) * 2002-07-31 2009-09-09 アプライド マテリアルズ インコーポレイテッド イオン注入方法及びｓｏｉウエハの製造方法、並びにイオン注入装置
FR2847075B1 (fr) 2002-11-07 2005-02-18 Commissariat Energie Atomique Procede de formation d'une zone fragile dans un substrat par co-implantation
JP4759919B2 (ja) 2004-01-16 2011-08-31 セイコーエプソン株式会社 電気光学装置の製造方法
JP5110772B2 (ja) 2004-02-03 2012-12-26 株式会社半導体エネルギー研究所 半導体薄膜層を有する基板の製造方法
US7410882B2 (en) * 2004-09-28 2008-08-12 Palo Alto Research Center Incorporated Method of manufacturing and structure of polycrystalline semiconductor thin-film heterostructures on dissimilar substrates
US7148124B1 (en) * 2004-11-18 2006-12-12 Alexander Yuri Usenko Method for forming a fragile layer inside of a single crystalline substrate preferably for making silicon-on-insulator wafers
US20070281440A1 (en) * 2006-05-31 2007-12-06 Jeffrey Scott Cites Producing SOI structure using ion shower
KR101440930B1 (ko) 2007-04-20 2014-09-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Ｓｏｉ 기판의 제작방법

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