JP5418918B2 - 積層されたマイクロエレクトロニクスデバイス、および積層されたマイクロエレクトロニクスデバイスを製造するための方法 - Google Patents

積層されたマイクロエレクトロニクスデバイス、および積層されたマイクロエレクトロニクスデバイスを製造するための方法 Download PDF

Info

Publication number
JP5418918B2
JP5418918B2 JP2010521074A JP2010521074A JP5418918B2 JP 5418918 B2 JP5418918 B2 JP 5418918B2 JP 2010521074 A JP2010521074 A JP 2010521074A JP 2010521074 A JP2010521074 A JP 2010521074A JP 5418918 B2 JP5418918 B2 JP 5418918B2
Authority
JP
Japan
Prior art keywords
spacer
metal
microelectronic die
microelectronic
die
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2010521074A
Other languages
English (en)
Other versions
JP2010537406A (ja
Inventor
クーン ティエン ルア，エドモンド
ヒョン レオウ，シー
クアン リー，チュン
Original Assignee
マイクロン テクノロジー， インク．
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by マイクロン テクノロジー， インク． filed Critical マイクロン テクノロジー， インク．
Publication of JP2010537406A publication Critical patent/JP2010537406A/ja
Application granted granted Critical
Publication of JP5418918B2 publication Critical patent/JP5418918B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/4501—Shape
    • H01L2224/45012—Cross-sectional shape
    • H01L2224/45015—Cross-sectional shape being circular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48475—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball
    • H01L2224/48476—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area
    • H01L2224/48477—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding)
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49174—Stacked arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/494—Connecting portions
    • H01L2224/4941—Connecting portions the connecting portions being stacked
    • H01L2224/4942—Ball bonds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/494—Connecting portions
    • H01L2224/4941—Connecting portions the connecting portions being stacked
    • H01L2224/4942—Ball bonds
    • H01L2224/49421—Ball bonds on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8312—Aligning
    • H01L2224/83136—Aligning involving guiding structures, e.g. spacers or supporting members
    • H01L2224/83138—Aligning involving guiding structures, e.g. spacers or supporting members the guiding structures being at least partially left in the finished device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85009—Pre-treatment of the connector or the bonding area
    • H01L2224/85051—Forming additional members, e.g. for "wedge-on-ball", "ball-on-wedge", "ball-on-ball" connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/852—Applying energy for connecting
    • H01L2224/85201—Compression bonding
    • H01L2224/85205—Ultrasonic bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06506—Wire or wire-like electrical connections between devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06575—Auxiliary carrier between devices, the carrier having no electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06593—Mounting aids permanently on device; arrangements for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Micromachines (AREA)

Description

本開示は、積層されたマイクロエレクトロニクスデバイス（マイクロ電子デバイス）および積層されたマイクロエレクトロニクスデバイスを製造するための方法に関する。
プロセッサ、メモリデバイス、イメージャ、および他の種のマイクロエレクトロニクスデバイスは、半導体ワークピースもしくは他の種のワークピース上にしばしば製造される。典型的な用途においては、幾つかの個々のダイ（例えばデバイス）は、高機能で高価な機器およびプロセスを使用して、単一のワークピース上に作製される。個々のダイは、一般的には、集積回路、および集積回路に結合された複数のボンドパッドを含む。ボンドパッドは、ダイ上に外部電気的接点を提供し、それを介して、電源電圧、信号および他の電気的パラメータが集積回路とやりとりされる。ボンドパッドは、通常非常に小さく、それらは、ボンドパッド間の微細なピッチを有するアレイ内に配置される。ダイは、非常に繊細でもありうる。その結果として、作製後、ダイは、ダイを保護するとともに、プリント回路基板へと接続しやすいより大きな端子の別のアレイへとボンドパッドを接続するためにパッケージされる。
ダイをパッケージするための従来のプロセスは、ダイ上のボンドパッドを、ピン、ボールパッド、もしくは他の種の電気的端子のアレイへと電気的に結合するステップと、その後、環境要因（例えば、湿気、微粒子、静電気および物理的衝撃）からダイを保護するためにダイを封止するステップとを含む。一用途においては、ボンドパッドは、ボールパッドのアレイを有するインターポーザー基板上の接点へと電気的に接続される。例えば、図１Ａは、従来のパッケージされたマイクロエレクトロニクスデバイス６を概略的に示す。マイクロエレクトロニクスデバイス６は、マイクロエレクトロニクスダイ１０、ダイ１０へと取り付けられたインターポーザー基板６０、インターポーザー基板６０へとダイ１０を電気的に結合する複数のワイヤボンド９０、およびダイ１０を環境要因から保護する筐体７０を含む。
図１Ｂは、二つの積層されたマイクロエレクトロニクスダイ１０ａ−ｂを有する、別の従来のパッケージされたマイクロエレクトロニクスデバイス６ａを概略的に示す。マイクロエレクトロニクスデバイス６ａは、基板６０ａ、基板６０ａへと取り付けられた第一のマイクロエレクトロニクスダイ１０ａ、第一の接着物２２ａで第一のダイ１０ａへと取り付けられたスペーサ３０、第二の接着物２２ｂでスペーサ３０へと取り付けられた第二のマイクロエレクトロニクスダイ１０ｂを含む。スペーサ３０は、半導体ウェーハの事前に切断された切片である。他の種の従来の積層されたマイクロエレクトロニクスデバイスパッケージは、第一および第二のダイ１０ａ−ｂの間隔をあけるために、半導体ウェーハの切片ではなく、エポキシスペーサを含む。エポキシスペーサは、ある量のエポキシを別々に第一のダイ１０ａ上に施し、その後、エポキシ上に下向きに第二のダイ１０ｂを押しつけることによって形成される。しかしながら、エポキシスペーサは、硬化するまでは硬くない。したがって、第二のダイは、対応する第一のダイから均一に間隔を空けられないことがある。
従来技術に従う従来のパッケージされたマイクロエレクトロニクスデバイスを概略的に示す。 従来技術に従う、別の従来のパッケージされたマイクロエレクトロニクスデバイスを概略的に示す。 本開示の一実施形態に係る、ダイの角部における、二層金属スペーサを有する、積層されたマイクロエレクトロニクスダイアセンブリの等角図である。 スペーサボンド部位上に配置された金属スペーサを示す、図２Ａのアセンブリの断面図である。 積層されたダイ間で受け渡される相互接続を示す、図２Ａのアセンブリの別の断面図である。 金属スペーサの電気的分離を示す、図２Ａのアセンブリの別の断面図である。 本開示の一実施形態に係る、金属スペーサの断面図である。 本開示の一実施形態に係る、金属スペーサの断面図である。 本開示の一実施形態に係る、金属スペーサの断面図である。 本開示の別の実施形態に係る、ダイの内部上に配置された金属スペーサを有するマイクロエレクトロニクスダイの等角図である。 本開示の別の実施形態に係る、スティッチされた金属スペーサを有する、積層されたダイアセンブリの等角図である。 積層されたダイ間を通るスティッチされた金属スペーサを示す、図５Ａのアセンブリの断面図である。 スティッチされた金属スペーサの電気的分離を示す、図５Ｂのアセンブリの断面図である。 本開示の幾つかの実施形態に係る、金属スペーサを形成するための方法のある段階を示す。 本開示の幾つかの実施形態に係る、金属スペーサを形成するための方法のある段階を示す。 本開示の幾つかの実施形態に係る、金属スペーサを形成するための方法のある段階を示す。 本開示の幾つかの実施形態に係る、金属スペーサを形成するための方法のある段階を示す。 本開示の幾つかの実施形態に係る、金属スペーサを形成するための方法のある段階を示す。 本開示の幾つかの実施形態に係る、金属スペーサを形成するための方法のある段階を示す。 本開示の別の実施形態に係る、ワイヤボンド金属バンプおよびスティッチされた金属スペーサを有するマイクロエレクトロニクスダイの等角図である。 異なる寸法のマイクロエレクトロニクスダイおよび三層金属スペーサを有する、本開示の別の実施形態に係るパッケージされたマイクロエレクトロニクスデバイスの断面図である。 本開示の別の実施形態に係る、３つの積層されたマイクロエレクトロニクスダイならびに対応するニ層および三層の金属スペーサを有するパッケージされたマイクロエレクトロニクスデバイスの断面図である。 内部金属スペーサをさらに含む、図８のパッケージされたマイクロエレクトロニクスデバイスの断面図である。 マイクロエレクトロニクスデバイスがその中に組み込まれうるシステムの概要図である。
本開示の幾つかの実施形態の具体的詳細は、半導体デバイスおよび半導体デバイスを作製するための方法に関して、以下に記述される。半導体コンポーネントは、半導体ウェーハ上に製造され、この半導体ウェーハは、マイクロエレクトロニクスデバイス、マイクロメカニカルデバイス、データストレージ素子、光学素子、読み出し／書き込みコンポーネント、および他の機構が、その上および／もしくはその中に作製される基板を含みうる。例えば、ＳＲＡＭ、ＤＲＡＭ（例えば、ＤＤＲ／ＳＤＲＡＭ）、フラッシュメモリ（例えば、ＮＡＮＤフラッシュメモリ）、プロセッサ、イメージャ、および他の種のデバイスが半導体ウェーハ上に構成されうる。本実施形態のうちの多くが、集積回路を有する半導体デバイスに関連して以下に記述されるが、他の種の基板上に製造された他の種のデバイスが本発明の範囲内であってもよい。さらには、本発明の幾つかの他の実施形態は、この節で記述されるものとは異なる構成、コンポーネント、もしくは手順を有しうる。したがって、当業者には、本発明は、追加要素を伴う他の実施形態を有してもよいし、または、本発明は、図２Ａ―図１１に関連して以下に示され、記述される特徴のうちの幾つかを含まない他の実施形態を有してもよいことを適宜理解されたい。
図２Ａは、金属スペーサ１０４によって第二のマイクロエレクトロニクスダイ１０２ｂの裏面から分離された前面（例えば、活性化面）を有する、第一のマイクロエレクトロニクスダイ１０２ａを含む積層されたダイアセンブリ１００の一実施形態の等角図である。金属スペーサ１０４は、少なくとも二つのスペーサ構成要素を含む、多層金属スペーサであってもよく、図２Ａに示される特定の実施形態においては、スペーサ１０４は、第一のスペーサ構成要素と、第一のスペーサ構成要素上に積層された第二のスペーサ構成要素とを伴う、二層金属スペーサである。金属スペーサ１０４は、第一のダイ１０２ａの角部に隣接する、電気的に分離されたスペーサ部位１０６に配置される。第一および第二のダイ１０２ａ−ｂは、それぞれボンドパッド１０８ａ、１０８ｂをさらに含みうる。それらは、各々、インターポーザー基板１１０（例えばプリント回路基板）のボンドパッド１１４へと第一および第二のダイ１０２ａ−ｂを電気的に結合するためのものである。したがって、複数の第一のワイヤボンド１１２ａと複数の第二のワイヤボンド１１２ｂは、各々、第一および第二のダイ１０２ａ−ｂをボンドパッド１１４へと結合する。これらの電気的結合に加えて、接着性層１１６は、第一のダイ１０２ａを基板１１０へと物理的に結合し、充填剤層１１８は、第二のダイ１０２ｂを第一のダイ１０２ａへと接着する。充填剤層１１８は、個々の第一のワイヤボンド１１２ａをお互いに対して、物理的にかつ電気的に分離もさせうる。充填剤層１１８は、例えば、エポキシ、エポキシアクリル、ポリイミド、もしくは他の適切な材料を含むことがあり、第一のダイ１０２ａを第二のダイ１０２ｂへとよりいっそう強く取り付けるために使用されうる。
図２Ｂ−図２Ｄは、図２Ａに示されたアセンブリ１００の断面図である。図２Ｂは、第一のダイ１０２ａの前面表面１２０と第二のダイ１０２ｂの裏面表面１２２の両方へと取り付けられた金属スペーサ１０４を示す。本実施形態においては、金属スペーサ１０４は、積層された二層の構成で二つの個別の構成要素を有する。充填剤層１１８は、金属スペーサ１０４を封止し、アセンブリ１００の内部１２４を満たす。図２Ｃは、第一のダイ１０２ａ、第二のダイ１０２ｂおよび基板１１０に関連する部分的な概要図を示す。第一および第二のダイ１０２ａ−ｂは、各々、集積回路（ＩＣ）１２６ａ、１２６ｂ、および相互接続ネットワーク１２７ａ、１２７ｂを含む。一般的には、相互接続ネットワーク１２７ａ−ｂは、金属配線（例えば、銅、アルミニウム、チタン、コバルトなど）の積層された層と、ＩＣをダイ上の適切な外部ボンドパッド接続へと接続するビア（例えば、銅もしくはタングステン）とを各々含む。したがって、相互接続ネットワーク１２７ａは、ＩＣ１２６ａをボンドパッド１０８ａへと接続し、相互接続ネットワーク１２７ｂは、ＩＣ１２６ｂをボンドパッド１０８ｂへと接続する。基板１１０は、ボンドパッド１０８ａ−ｂを、上面ボンドパッド１１４を介して、下面ボンドパッド１２８へと結合する。図２Ｄは、相互接続ネットワーク１２７ａ−ｂ、および対応するボンドパッド１０８ａ−ｂとの電気的結合の側面図を示す。図２Ｄは、相互接続ネットワーク１２７ａからの、スペーサ部位１０６の電気的分離をも示す。スペーサ部位１０６は、これを包囲し、ボンドパッド１０８ａから分離する誘電性層１２９によって、少なくとも部分的に、電気的に分離される。スペーサ部位１０６は、第一のダイ１０２ａ内での第一の相互接続ネットワーク１２７ａへの内部接続が欠如することによって、さらに電気的に分離される。誘電性層１２９は、堆積された二酸化シリコンなどの非導電性酸化物を含み得、スペーサ部位１０６およびボンドパッド１０８ａ−ｂは、種々の従来の金属もしくは金属合金（例えば、アルミニウム、銅、金、もしくはこれらの材料の合金）を含みうる。スペーサ部位１０６は、例えば、ボンドパッド１０８ａと同時に第一のダイ１０２ａの作製の間に形成されうる。
スペーサ部位１０６は、金属性であるため、従来のワイヤボンディングおよび／もしくははんだ付けプロセスを使用して、第一および第二のダイ１０２ａ−ｂの間隔をあけるために金属スペーサ１０４をスペーサ部位１０６へと取り付けることができる。再度図２Ａに関して、金属スペーサ１０４を取り付け、第一および第二のダイ１０２ａ−ｂを積層するためのプロセスは、例えば、以下を含みうる。それは、基板１１０上に接着性層１１６を形成するステップ、第一のダイ１０２ａを接着性層１１６へと取り付けるステップ、ボンドパッド１０８ａとボンドパッド１１４の間にワイヤボンドを形成するステップ、金属スペーサ１０４をスペーサ部位１０６へと取り付けるステップ、充填剤材料を第一のダイ１０２ａの前面表面上に堆積するステップ、および第二のダイ１０２ｂを金属スペーサ１０４へと取り付けるステップである。
金属スペーサ１０４は、種々の方法で形成されうる。一実施形態においては、金属スペーサ１０４は、ワイヤボンド材料から形成され、ワイヤボンディングプロセスと同時に形成される。この実施形態においては、個々の金属スペーサ１０４の各々の層が、ワイヤボンダーによって形成される金属バンプを含む。別の実施形態においては、はんだ付けプロセスを使用してスペーサ部位１０６上に金属バンプの単一層を形成することができ、任意で、同様にボンドパッド１０８ａ上に形成することができる。スペーサ部位１０６上の金属バンプは、金属スペーサ１０４の第一の層として機能する。一方では、ボンドパッド１０８ａ上の金属バンプは、第一のダイ１０２ａへとワイヤを電気的に結合するために使用されうる。この実施形態の金属スペーサ１０４は、金属バンプの第一の層の上部上に金属バンプの第二の層を形成することによって完成する。金属スペーサ１０４を形成するための一代替実施形態は、個々にはんだ付けするステップか、さもなければ、スペーサ部位１０６上に、前もって形成された、単一の、もしくは多層の金属スペーサを配置するステップを含む。また、さらなる実施形態においては、パッケージされたマイクロエレクトロニクスデバイスを、アセンブリ１００を覆って筐体を形成することによって作成して、第一および第二のダイ１０２ａ−ｂ、ワイヤボンド１１２ａ−ｂ、ならびに基板１１０の上面表面を封止することができる。パッケージされたデバイスの諸実施形態は、図８−図１０に関連してさらに詳細に示される。
図２Ａ−図２Ｄに示されるアセンブリ１００の実施形態は、幾つかの代替実施形態と同様に、お互いの上にダイを積み重ねることによって生じる幾つかの問題点を緩和するかまたは排除しうる。例えば、金属スペーサ１０４の幾つかの実施形態は、ワイヤボンディングプロセス間に、さらなる機器もしくはプロセッシングステップなしで作製されうる、非圧縮性スペーサを提供する。したがって、金属スペーサ１０４の多くの実施形態は、シリコンスペーサにとって必要とされるコストやプロセッシング機器なくして、シリコンスペーサのように機能する。さらには、金属スペーサ１０４の幾つかの実施形態は、ワイヤボンドに隣接して、もしくはダイの最外部のエッジに配置することができ、これにより、アセンブリ１００内の第一および第二のダイ１０２ａ−ｂがお互いに対して実質的に平行になることを保証する。したがって、金属スペーサ１０４のこのような実施形態は、エポキシスペーサに関連する不整合誤差を回避する。
図３Ａ−図３Ｃは、図２Ａ−図２Ｄに示される積層されたダイアセンブリ１００か、もしくは以下に記述される代替実施形態のうちのいずれかで使用されうる金属スペーサの幾つかの例を示す断面図である。図３Ａは、例えば、各々の直径がｄ１およびｄ２である球状金属バンプ１３０および１３１などの第一および第二のスペーサ構成要素を有する金属スペーサ１０４の一実施形態を示す。直径ｄ１とｄ２の合計は、第一および第二のダイ１０２ａ−ｂの間の間隔距離ｈ１を規定する。球状金属バンプ１３０および１３１は、金、アルミニウム、錫、銀、鉛、これらの材料の合金、もしくは他の適切な寸法的に安定な材料などの種々の材料を含みうる。ある特定の実施形態においては、金属バンプの直径ｄ１およびｄ２は、約１０から７５マイクロメートルでありうる。したがって、このような一実施形態の間隔距離ｈ１は、およそ２０から１５０マイクロメートルでありうる。図３Ｂは、積層された金属バンプ１３０および１３１を含む金属スペーサ１０４の一代替実施形態を示す。金属バンプ１３０および１３１の各々は、第一のダイ１０２ａと第二のダイ１０２ｂとの間の間隔距離ｈ２を規定する小さな直径ｄ３およびｄ４をもたらす軸にそって圧縮される。このように、圧縮され、平板化され、もしくは“コイン状にされた”金属バンプは、単なる球状の金属バンプと比較して、より良い安定性を提供しうる。しかしながら、種々の他の金属バンプ積層構造が使用されうる。例えば、図３Ｃは、球状金属バンプ１３１をその上に堆積するためのより広いベースを提供する、平板化された金属バンプ１３０を含む、金属スペーサ１０４の一実施形態を示す。
図４は、第一のダイ１０２ａ上での金属スペーサ１０４の別の配置を示す一実施形態の等角図である。第二のダイ１０２ｂは、第一のダイ１０２ａの内部表面部分上に金属スペーサ１０４の三脚配置を示すために除去されている。図４に示された金属スペーサ１０４の配置は、ダイ１０２ａのエッジにおいて、追加ボンドパッド１３６のためのより大きな空間を許容することができ、三脚配置は、取り付けられたダイを支持し、離隔させるための３つの金属スペーサのみを使用する。金属スペーサの他の配置もまた可能性があり、別の配置は、４つ以上の金属スペーサ１０４を使用することを含みうるか、または、ダイ１０２ａの内部表面とエッジ表面部分の両方上に金属スペーサを配置することを含みうる。
図５Ａ−図５Ｃは、第一のダイ１４４ａ、第一のダイ１４４ａの片面上に積層された第二のダイ１４４ｂ、および第一のダイ１４４ａの別面におけるインターポーザー基板１４７を有する積層されたダイアセンブリ１４０の一代替実施形態を示す。第一および第二のダイ１４４ａ−ｂは、第一および第二のダイ１０２ａ−ｂと概ね同様であるが、電気的に分離されたスペーサ部位を有さない。その代わりに、図５Ｂで最も上手く示してあるが、アセンブリ１４０が、第一のダイ１４４ａの前面および第二のダイ１４４ｂの裏面下に“スティッチされた”金属スペーサ１４２を有する。図５Ｂに関連して、個々の金属スペーサ１４２は、第一のスペーサ構成要素１４２ａと第二のスペーサ構成要素１４２ｂを有する。アセンブリ１４０は、個々の第一のスペーサ構成要素１４２ａから突出するスティッチされたワイヤボンド１４３をさらに含む。したがって、ボンドパッド１０８ａは、図２Ａに示されたスペーサ部位１０６の代わりのスペーサ部位を画定する。図５Ａに示された特定の実施形態においては、スティッチされたワイヤボンド１４３と金属スペーサ１４２は、第一および第二のダイ１４４ａ−ｂの角部近傍にのみ配置される。金属スペーサ１４２はまた、ボンドパッド１０８ａ上に存在するため、電気的にアクティブであり、したがって、アセンブリ１４０は、第二のダイ１４４ｂを金属スペーサ１４２から電気的に分離させるために、第二のダイ１４４ｂの裏面上に誘電性層１４５をさらに有する。アセンブリ１４０は、図２Ａのアセンブリ１００を製造するプロセスに類似した方法で製造されうる。
図５Ｃは、相互接続ネットワーク１２７ａ−ｂ、および対応するボンドパッド１０８ａ−ｂとの電気的結合の断面図を示す。図５Ｃは、第二のダイ１４４ｂを金属スペーサ１４２から電気的に分離する、第二のダイ１４４ｂの裏面上の誘電性層１４５をも示す。誘電性層１４５は、例えば、金属スペーサ１４２へと第二のダイ１４４ｂを取り付けるための接着性材料などの、種々の材料を含みうる。または、誘電性層１４５は、第二のダイ１４４ｂの裏面上に熱的に成長した、もしくは堆積された、非導電性酸化物を含みうる。一般的には、誘電性層１４５は、金属スペーサ１４２と第二のダイ１４４ｂの間の電気伝導を防止するために実質的に非導電性であるべきである。
図６Ａ−図６Ｅは、スティッチされた金属スペーサを形成するための方法の一実施形態の諸段階を示す断面図である。図６Ａにおいては、第一の金属ワイヤ１６０ａのチップ１５８が、融解して、第一の金属バンプ１６２ａを形成する。第一のバンプ１６２ａは、スティッチされた金属スペーサの底部もしくは第一のスペーサ構成要素としての役割を果たす。第一のバンプ１６２ａの直径は、所望の直径が達成されるまで、チップ１５８を加熱することによって調整されうる。または、金属スペーサの全体の高さは、所望の寸法まで金属バンプを平板化することによって調整されうる（図６Ｃに関連してさらに記述される）。図６Ｂは、例えばワイヤボンディングツールによって、折り曲げられ、ボンドパッド１６４に対して押しつけられた後の第一のワイヤ１６０ａを示す。ワイヤボンディングツールは、金属性接続が第一のバンプ１６２ａとボンドパッド１６４との間で確立されるまで、機械的力、熱、および／もしくは超音波エネルギーを加える。第一のワイヤ１６０ａの残り部分は、その後インターポーザー基板の外部ボンドパッドに対してスティッチされうる。一代替実施形態について、図６Ｃは、第一のバンプ１６２ａの上面および下面へと機械的圧力を加えることによって平板化またはコイン状にされた後の、第一のバンプ１６２ａを示す。個々の金属バンプが、形成後直ちに平板化されてもよいし、または、ダイ上の金属バンプの全てを平坦な表面に対して圧迫することによって、これら金属バンプ全てが同時に平板化されてもよい。
図６Ｄは、第一のバンプ１６２ａ上の第二の金属バンプ１６２ｂと、第二のバンプ１６２ｂから突出する第二のワイヤ１６０ｂを示す。図６Ｅは、金属ワイヤ１６０ｂが除去された後の第一および第二のバンプ１６２ａ−ｂおよび金属ワイヤ１６０ａを示す。この除去により、金属バンプ１６２ｂから離れるように突出する小さなワイヤテイル１６６を残すことができるようになっている。ワイヤテイル１６６は、金属バンプの中に押し込まれて（すなわち、平板化プロセスを介して）もよいし、または、ワイヤテイル１６６は、無視できるほど十分小さくてもよい。第一および第二のバンプ１６２ａ−ｂは、スティッチされた金属スペーサ１４２を形成する。第一のワイヤ１６０ａがスティッチされた金属スペーサ１４２上に積層されたマイクロエレクトロニクスダイと接触しないことを保証するため、第二のバンプ１６２ｂは、第一のワイヤ１６０ａの上方に伸長すべきである。図６Ｅは、第二のバンプ１６２ｂの上部と第一のワイヤ１６０ａとの間の分離距離ｈ３を示す。ある実施形態においては、より大きな直径の金属バンプが著しい曲率を有するワイヤのために必要とされうる。または、３つ以上積層された金属バンプが、ダイの裏面と湾曲したワイヤの間の適切な分離距離をもたらしうる（図８−図１０に関連してさらに記述される）。
図６Ｆは、スティッチされた金属スペーサ１４２から変更されたスペーサ１０４の一実施形態を示す。本実施形態においては、第一および第二のワイヤ１６０ａ−ｂの両方が除去されて、積層された金属バンプ１６２ａ−ｂを生成する。図６Ｆは、各々の金属バンプ１６２ａ−ｂから離れて突出するワイヤテイル１６６ａ−ｂをも示す。ワイヤテイル１６６ａ−ｂは、例えば、平板化プロセスによって除去されうる。
図７は、一代替実施形態に係るスティッチされた金属スペーサ配置の等角図である。前面ボンドパッド１０８ａ上のスティッチされた金属スペーサ１４２の配置を示すために、第二のダイ１４４ｂ（図５Ａ−図５Ｃ）は、この図においては除去されている。ボンドパッド１０８ａは、従来のワイヤボンド結合１７４と、スティッチされた金属スペーサ１４２で交互になっている。スティッチされた金属スペーサ１４２がダイの角部に存在するアセンブリ１４０の図５Ａ−図５Ｃにおける実施形態と比較すると、図７に示されるスティッチされたワイヤボンドと従来のワイヤボンドとからなる配置は、より多くの点に沿って、第一のダイ１４４ａと第二のダイ１４４ｂのと間の支持を提供する。スティッチされたおよび非スティッチのスペーサ構成要素の両方を伴う金属スペーサ、ならびに／またはスティッチされたスペーサ、および非スティッチのスペーサなど、種々のさらなる配置の可能性が存在することも企図される。例えば、スティッチされた金属スペーサは、第一のダイ１４４ａのエッジに沿って形成することができ、非スティッチ金属スペーサは、第一のダイ１４４ａの内部表面部分に形成することができる。
図８は、第一のマイクロエレクトロニクスダイ１８６、スティッチされた金属スペーサ１９０によって、第一のダイ１８６から間隔をあけられた第二のマイクロエレクトロニクスダイ１８８、ならびに第一および第二のダイ１８６、１８８を覆って形成された筐体１８２を含む、パッケージされたマイクロエレクトロニクスデバイス１８０の一実施形態の断面図である。第一のダイ１８６は、第二のダイ１８８よりも大きい周囲長を有する。第一および第二のワイヤ１９２ａ、１９２ｂは、各々、第一および第二のダイ１８６、１８８をインターポーザー基板１９４へと結合する。本実施形態における金属スペーサ１９０は、第一のワイヤ１９２ａと第二のダイ１８８との間により大きな間隔を提供するために、三層金属スペーサを含む。さらに、第一のワイヤ１９２ａは、第一のダイ１８６の角部および表面部分の上方で伸長するように二番目の層の金属バンプ１９０ｂへと結合される。諸代替実施形態において、また第一および第二のダイ１８６、１８８の相対的な周囲長寸法次第で、ワイヤ１９２は、一番目の層の金属バンプ１９０ａもしくは三番目の層の金属バンプ１９０ｃと結合されうる。
図９は、３つのマイクロエレクトロニクスダイ２０４ａ−ｃおよびそのダイ２０４ａ−ｃを覆って形成された筐体２０２を含む、パッケージされたマイクロエレクトロニクスデバイス２００の別の実施形態の断面図である。デバイス２００は、第一のダイ２０４ａを第二のダイ２０４ｂから分離するニ層のスティッチされた金属スペーサ２０６と、第二のダイ２０４ｂを第三のダイ２０４ｃから分離する三層のスティッチされた金属スペーサ２０８とを有しうる。本実施形態においては、二層金属スペーサ２０６は、第一のワイヤ２１０ａが第二のダイ２０４ｂの表面に接触することを防止する。第二のワイヤ２１０ｂは第一のワイヤ２１０ａよりも、小さな曲率半径を有するため、三層金属スペーサ２０８におけるさらなる金属バンプにより、第二のワイヤ２１０ｂが第三のダイ２０４ｃの裏面表面から十分に離れて配置されて、その間の接触が防止される。さらなる諸実施形態もしくは諸代替実施形態においては、４つ以上の金属バンプを含む金属スペーサが使用されて、個々のマイクロエレクトロニクスダイを分離しうる。さらには、他の実施形態は４つ以上の積層されたマイクロエレクトロニクスダイを含みうる。
図１０は、非スティッチの内部金属スペーサ２１０および２１２を含む、パッケージされたマイクロエレクトロニクスデバイス２００の断面図である。本実施形態においては、３つ以上の金属バンプを有する多層金属スペーサによって支持されるダイは、内部金属スペーサでのさらなる構造的な支持を受けることができる。
図２Ａ−図１０に関連して上述された、パッケージされたマイクロエレクトロニクスデバイスのうちのいかなるものも、より大きい、かつ／またはより複雑な種々のシステム４９０の任意のものに組み込まれうる。システム４９０のうちの代表的なものが図１１に概略的に示される。システム４９０は、プロセッサ４９１、メモリ４９２（例えば、ＳＲＡＭ、ＤＲＡＭ、フラッシュ、および／もしくは他のメモリデバイス）、入力／出力デバイス４９３、ならびに／または他のサブシステムもしくはコンポーネント４９４を含みうる。マイクロエレクトロニクスデバイスは、図１１に示されるコンポーネントのうちのいずれのうちにも含まれうる。結果として生じるシステム４９０は、非常に多様なコンピューティング、プロセッシング、ストレージ、センサ、イメージング、および／もしくは他の機能のうちのいずれをも実施しうる。したがって、代表的なシステム４９０は、コンピュータ、および／もしくは他のデータプロセッサ、例えばデスクトップコンピュータ、ラップトップコンピュータ、インターネット機器、ハンドヘルドデバイス（例えば、パームトップコンピュータ、ウェアラブルコンピュータ、携帯電話、携帯型情報端末）、マルチプロセッサシステム、プロセッサベースのもしくはプログラマブル家電製品、ネットワークコンピュータ、およびミニコンピュータを含むが、そのいずれにも限定はされない。他の代表的なシステム４９０は、カメラ、光もしくは他の放射センサ、サーバおよび関連するサーバサブシステム、ディスプレイデバイス、ならびに／またはメモリデバイスを含む。このようなシステムにおいては、個々のダイは、ＣＭＯＳイメージャなどのイメージャアレイを含みうる。システム４９０のコンポーネントは、単一のユニット内に格納されてもよいし、または、例えば通信ネットワークを介して、複数の相互接続されたユニットに分配されてもよい。したがって、コンポーネントは、ローカルおよび／もしくはリモートメモリストレージデバイス、ならびに、非常に多様なコンピュータ読み出し可能なあらゆるメディアを含みうる。
本明細書においては、本発明の特定の実施形態が例示的な目的のために説明されてきたが、本発明から逸脱することなく、種々の改変がなされてもよいことを、先の記載から理解されたい。例えば、ある実施形態の構成要素のうちの多くは、他の実施形態の構成要素に加えて、もしくは他の実施形態の構成要素の代わりに、他の実施形態と組み合わせられうる。さらには、幾つかの実施形態においては、金属スペーサは、単一で寸法的に安定な支柱でありうるか、または個々のスペーサ部位から突出する他の支柱状部分でありうる。したがって、本発明は添付の特許請求の範囲以外で限定されることはない。

Claims (27)

  1. マイクロ電子デバイスを製造する方法であって、
    第一のマイクロ電子ダイの前面表面上の対応するスペーサ部位上の第一のスペーサ要素と、対応する第一のスペーサ要素上の第二のスペーサ要素とを有する複数の多層金属スペーサを形成するプロセスであって、前記第一のスペーサ要素は、前記第一のマイクロ電子ダイの前記対応するスペーサ部位上にワイヤボンドボールを形成することによって形成され、前記第二のスペーサ要素は、前記対応する第一のスペーサ要素上にワイヤボンドボールを形成することによって形成され、前記第一および第二のスペーサ要素のうちの少なくとも一方は、前記ワイヤボンドボールに結合されたワイヤを有し、前記スペーサ部位はいずれも導電性金属でできている、プロセスと、
    第二のマイクロ電子ダイの裏面表面を、前記第二のスペーサ要素に取り付けるプロセスと、
    を含み、
    前記第一のスペーサ要素と前記第二のスペーサ要素のうちの少なくとも一方は、前記第一のマイクロ電子ダイの前記前面表面と、前記第二のマイクロ電子ダイの前記裏面表面のうちの少なくとも一方から電気的に分離される、ことを特徴とする方法。
  2. 前記第二のマイクロ電子ダイの前記裏面表面を取り付けるプロセスは、前記第一のマイクロ電子ダイの前記前面表面上に充填剤材料を堆積するプロセスと、前記充填剤材料に前記第二のマイクロ電子ダイを押し付けるプロセスとを含む、ことを特徴とする請求項１に記載の方法。
  3. 少なくとも３つの多層金属スペーサを形成するプロセスをさらに含む、ことを特徴とする請求項１に記載の方法。
  4. 前記第一および第二のマイクロ電子ダイは、互いに等しい外部周囲長を有する、ことを特徴とする請求項１に記載の方法。
  5. 前記第一のマイクロ電子ダイは、前記第二のマイクロ電子ダイの外部周囲長よりも大きい外部周囲長を有する、ことを特徴とする請求項１に記載の方法。
  6. 前記第一および第二のスペーサ要素は、第一および第二の金属バンプの積層を含む、ことを特徴とする請求項１に記載の方法。
  7. 前記多層金属スペーサのうちの一部は、前記第一のマイクロ電子ダイの内側部分に配置される、ことを特徴とする請求項１に記載の方法。
  8. 前記多層金属スペーサは、第三のスペーサ要素としての第三の金属バンプをさらに含む、ことを特徴とする請求項７に記載の方法。
  9. 前記第一のマイクロ電子ダイは、前記前面表面に前記スペーサ部位とボンド部位を有し、前記スペーサ部位は、前記ボンド部位および前記第一のマイクロ電子ダイの集積回路から電気的に分離され、前記多層金属スペーサを形成する前記プロセスは、前記スペーサ部位上に、前記第一のスペーサ要素としての第一の金属バンプを、前記第一の金属バンプ上に、前記第二のスペーサ要素としての第二の金属バンプを形成するプロセスを含む、ことを特徴とする請求項１に記載の方法。
  10. 前記第一のマイクロ電子ダイは、集積回路と、前記集積回路に電気的に結合された、前記前面表面におけるボンドパッドとを有し、前記多層金属スペーサを形成する前記プロセスは、前記ボンドパッド上に、前記第一のスペーサ要素としての第一の金属バンプを、前記第一の金属バンプ上に、前記第二のスペーサ要素としての第二の金属バンプを形成するプロセスを含む、ことを特徴とする請求項１に記載の方法。
  11. マイクロ電子デバイスを製造する方法であって、
    第一のマイクロ電子ダイの前面における導電性金属のスペーサ部位の表面上に、非圧縮性の多層金属スペーサを形成するプロセスであって、前記多層金属スペーサは、少なくとも、第一のスペーサ要素と、該第一のスペーサ要素上の第二のスペーサ要素とを含み、前記第一のスペーサ要素は、前記第一のマイクロ電子ダイの前記スペーサ部位上にワイヤボンドボールを形成することによって形成され、前記第二のスペーサ要素は、前記第一のスペーサ要素上にワイヤボンドボールを形成することによって形成され、前記第一および第二のスペーサ要素のうちの少なくとも一方は、前記ワイヤボンドボールに結合されたワイヤを有し、前記スペーサ部位は、前記第一のマイクロ電子ダイの集積回路から電気的に分離される、プロセスと、
    前記多層金属スペーサに第二のマイクロ電子ダイを取り付けるプロセスと、
    を含む、ことを特徴とする方法。
  12. 前記スペーサ部位は、金属パッドを含む、ことを特徴とする請求項１１に記載の方法。
  13. 前記多層金属スペーサを形成するプロセスは、
    前記スペーサ部位へ、前記第一のスペーサ要素としての第一の金属バンプを取り付けるプロセスと、
    前記第一の金属バンプの上部上に、前記第二のスペーサ要素としての第二の金属バンプを堆積するプロセスと、
    を含む、ことを特徴とする請求項１１に記載の方法。
  14. 前記第二の金属バンプの上部上に、第三のスペーサ要素としての第三の金属バンプを配置することによって、前記第一のマイクロ電子ダイと前記第二のマイクロ電子ダイとの間の間隔距離を増加させるプロセスをさらに含む、ことを特徴とする請求項１３に記載の方法。
  15. 前記第一の金属バンプと前記第二の金属バンプのうちの少なくとも一方を平板化するプロセスをさらに含む、ことを特徴とする請求項１３に記載の方法。
  16. マイクロ電子デバイスを製造する方法であって、
    第一のワイヤボンドを第一のマイクロ電子ダイの前面表面における導電性ボンド部位に取り付けるプロセスであって、個々の第一のワイヤボンドのうちの一部は、前記導電性ボンド部位に取り付けられた下部層スペーサ要素であり、前記下部層スペーサ要素は、前記第一のマイクロ電子ダイの対応する導電性ボンド部位上にワイヤボンドボールを形成することによって形成される、プロセスと、
    第二のマイクロ電子ダイの裏面の少なくとも一部分を誘電性材料で被覆するプロセスと、
    上部層スペーサ要素としての第二のワイヤボンドを、前記下部層スペーサ要素に取り付けるプロセスであって、前記上部層スペーサ要素は、前記下部層スペーサ要素上にワイヤボンドボールを形成することによって形成され、前記上部層スペーサ要素および前記下部層スペーサ要素のうちの少なくとも一方は、前記ワイヤボンドボールに結合されたワイヤを有し、前記上部層スペーサ要素と前記下部層スペーサ要素とが多層金属スペーサを構成する、ステップと、
    前記第二のマイクロ電子ダイの電気的に絶縁された前記部分を、前記上部層スペーサ要素に取り付けるプロセスと、
    を含む、ことを特徴とする方法。
  17. マイクロ電子デバイスであって、
    ボンド部位と、前記ボンド部位に結合されたワイヤボンドとを有する前面を有する第一のマイクロ電子ダイと、
    前記第一のマイクロ電子ダイの前記前面における導電性金属のスペーサ部位であって、前記スペーサ部位は、前記第一のマイクロ電子ダイの集積回路から電気的に分離されており、かつ、前記第一のマイクロ電子ダイの前記前面と同一面上にある、スペーサ部位と、
    裏面を有する第二のマイクロ電子ダイと、
    前記第一のマイクロ電子ダイと前記第二のマイクロ電子ダイの間に介在する複数の多層金属スペーサであって、個々の多層金属スペーサは、対応するスペーサ部位上の第一のスペーサ要素と、対応する第一のスペーサ要素上に積重ねられ且つ前記第二のマイクロ電子ダイの前記裏面表面に取り付けられた第二のスペーサ要素とを含み、前記第一および第二のスペーサ要素の各々はワイヤボンドボールを含み、前記第一および第二のスペーサ要素のうちの少なくとも一方は、前記ワイヤボンドボールに結合されたワイヤを有し、前記多層金属スペーサは、前記第一および第二のマイクロ電子ダイのうちの少なくとも一方から電気的に分離されている、複数の多層金属スペーサと、
    を含む、ことを特徴とするマイクロ電子デバイス。
  18. 前記第一および第二のマイクロ電子ダイを格納する筐体と、
    前記第一のマイクロ電子ダイと前記第二のマイクロ電子ダイとの間に介在する充填剤層と、
    前記筐体および前記第一のマイクロ電子ダイに取り付けられたインターポーザー基板と、
    をさらに含み、
    前記インターポーザー基板は、前記筐体の外部のボンドパッドへと前記筐体内の電気的接続を導く、ことを特徴とする請求項１７に記載のマイクロ電子デバイス。
  19. 前記第二のマイクロ電子ダイの前記裏面上にあり、前記多層金属スペーサと接触する誘電性層をさらに含む、ことを特徴とする請求項１７に記載のマイクロ電子デバイス。
  20. コンピューティングシステムであって、プロセッサ、メモリ、および入力／出力デバイスを含み、前記コンピューティングシステムは、請求項１７に記載の前記マイクロ電子デバイスを含む、ことを特徴とするコンピューティングシステム。
  21. マイクロ電子デバイスであって、
    ボンドパッドを有するインターポーザー基板と、
    前記インターポーザー基板上の第一のマイクロ電子ダイであって、前記第一のマイクロ電子ダイは、集積回路および複数のスペーサ部位を含む前面表面を含み、前記スペーサ部位は、前記集積回路から電気的に分離されており、かつ、第一の導電性材料からできている、第一のマイクロ電子ダイと、
    前記スペーサ部位に結合された複数の多層金属スペーサであって、前記多層金属スペーサの各々は、対応するスペーサ部位上の第一のスペーサ要素と、対応する第一のスペーサ要素上に積重ねられた第二のスペーサ要素とを含み、前記第一および第二のスペーサ要素の各々はワイヤボンドボールを含み、前記第一および第二のスペーサ要素のうちの少なくとも一方は、前記ワイヤボンドボールに結合されたワイヤを有し、前記多層金属スペーサは、前記第一の導電性材料とは異なる第二の導電性材料からできている、複数の多層金属スペーサと、
    前記多層金属スペーサの前記第二のスペーサ要素に結合された裏面表面を有する第二のマイクロ電子ダイと、
    前記インターポーザー基板に前記第一および前記第二のマイクロ電子ダイを各々電気的に結合する、複数の第一および第二のワイヤボンドと、
    を含み、
    前記第一のワイヤボンドの一部は、前記第一のマイクロ電子ダイと前記第二のマイクロ電子ダイとの間に存在する、ことを特徴とするマイクロ電子デバイス。
  22. 前記第一のマイクロ電子ダイは、前記集積回路から前記スペーサ部位を電気的に分離する誘電性層を含む、ことを特徴とする請求項２１に記載のマイクロ電子デバイス。
  23. 前記集積回路に結合された相互接続ネットワークと、
    前記相互接続ネットワークに結合された複数の金属ボンドパッドと、
    をさらに含み、
    前記誘電性層は、前記スペーサ部位から前記金属ボンドパッドを分離する、ことを特徴とする請求項２２に記載のマイクロ電子デバイス。
  24. 前面表面と、該前面表面に設けられた導電性のボンド部位と、該ボンド部位に結合された複数のワイヤボンドとを有する第一のマイクロ電子ダイと、
    裏面表面および前記裏面表面上の誘電体層を有する第二のマイクロ電子ダイと、
    前記第一のマイクロ電子ダイと前記第二のマイクロ電子ダイとの間に介在する複数の多層金属スペーサであって、個々の多層金属スペーサは、前記第一のマイクロ電子ダイの対応するボンド部位上の第一のスペーサ要素と、対応する第一のスペーサ要素上に積重ねられ且つ前記第二のマイクロ電子ダイの前記誘電体層に接触する第二のスペーサ要素とを含み、前記第一および第二のスペーサ要素の各々は、ワイヤボンドボールと、該ワイヤボンドボールに結合されたワイヤとを有している、複数の多層金属スペーサと、
    を含む、ことを特徴とするマイクロ電子デバイス。
  25. 前記誘電体層は、酸化物フィルムと接着性層のうちの少なくとも一方を含む、ことを特徴とする請求項２４に記載のマイクロ電子デバイス。
  26. 個々の第一のスペーサ要素は、スティッチされた金属バンプを含む、ことを特徴とする請求項２４に記載のマイクロ電子デバイス。
  27. 個々の第二のスペーサ要素は、スティッチされていない金属バンプを含む、ことを特徴とする請求項２６に記載のマイクロ電子デバイス。
JP2010521074A 2007-08-16 2008-07-29 積層されたマイクロエレクトロニクスデバイス、および積層されたマイクロエレクトロニクスデバイスを製造するための方法 Active JP5418918B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
SG200706007-2 2007-08-16
SG200706007-2A SG150395A1 (en) 2007-08-16 2007-08-16 Stacked microelectronic devices and methods for manufacturing stacked microelectronic devices
PCT/US2008/071500 WO2009025972A2 (en) 2007-08-16 2008-07-29 Stacked microelectronic devices and methods for manufaturing staked microelectronic devices

Publications (2)

Publication Number Publication Date
JP2010537406A JP2010537406A (ja) 2010-12-02
JP5418918B2 true JP5418918B2 (ja) 2014-02-19

Family

ID=40362303

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010521074A Active JP5418918B2 (ja) 2007-08-16 2008-07-29 積層されたマイクロエレクトロニクスデバイス、および積層されたマイクロエレクトロニクスデバイスを製造するための方法

Country Status (8)

Country Link
US (4) US8093702B2 (ja)
EP (1) EP2191507B1 (ja)
JP (1) JP5418918B2 (ja)
KR (1) KR101257551B1 (ja)
CN (2) CN101809737A (ja)
SG (1) SG150395A1 (ja)
TW (1) TWI389293B (ja)
WO (1) WO2009025972A2 (ja)

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9092595B2 (en) * 1997-10-08 2015-07-28 Pact Xpp Technologies Ag Multiprocessor having associated RAM units
JP2003505753A (ja) 1999-06-10 2003-02-12 ペーアーツェーテー インフォルマツィオーンステヒノロギー ゲゼルシャフト ミット ベシュレンクテル ハフツング セル構造におけるシーケンス分割方法
US9436631B2 (en) 2001-03-05 2016-09-06 Pact Xpp Technologies Ag Chip including memory element storing higher level memory data on a page by page basis
US9552047B2 (en) 2001-03-05 2017-01-24 Pact Xpp Technologies Ag Multiprocessor having runtime adjustable clock and clock dependent power supply
US9170812B2 (en) 2002-03-21 2015-10-27 Pact Xpp Technologies Ag Data processing system having integrated pipelined array data processor
SG143098A1 (en) * 2006-12-04 2008-06-27 Micron Technology Inc Packaged microelectronic devices and methods for manufacturing packaged microelectronic devices
US7691668B2 (en) * 2006-12-19 2010-04-06 Spansion Llc Method and apparatus for multi-chip packaging
SG150395A1 (en) * 2007-08-16 2009-03-30 Micron Technology Inc Stacked microelectronic devices and methods for manufacturing stacked microelectronic devices
US7701251B1 (en) * 2008-03-06 2010-04-20 Xilinx, Inc. Methods and apparatus for implementing a stacked memory programmable integrated circuit system in package
US8168458B2 (en) * 2008-12-08 2012-05-01 Stats Chippac, Ltd. Semiconductor device and method of forming bond wires and stud bumps in recessed region of peripheral area around the device for electrical interconnection to other devices
JP2011249582A (ja) * 2010-05-27 2011-12-08 Elpida Memory Inc 半導体装置
US8930647B1 (en) 2011-04-06 2015-01-06 P4tents1, LLC Multiple class memory systems
US9176671B1 (en) 2011-04-06 2015-11-03 P4tents1, LLC Fetching data between thread execution in a flash/DRAM/embedded DRAM-equipped system
US9164679B2 (en) 2011-04-06 2015-10-20 Patents1, Llc System, method and computer program product for multi-thread operation involving first memory of a first memory class and second memory of a second memory class
US9432298B1 (en) 2011-12-09 2016-08-30 P4tents1, LLC System, method, and computer program product for improving memory systems
US9170744B1 (en) 2011-04-06 2015-10-27 P4tents1, LLC Computer program product for controlling a flash/DRAM/embedded DRAM-equipped system
US9158546B1 (en) 2011-04-06 2015-10-13 P4tents1, LLC Computer program product for fetching from a first physical memory between an execution of a plurality of threads associated with a second physical memory
EP2708021B1 (en) 2011-05-12 2019-07-10 DePuy Synthes Products, Inc. Image sensor with tolerance optimizing interconnects
US9093364B2 (en) * 2011-06-22 2015-07-28 Stats Chippac Ltd. Integrated circuit packaging system with exposed vertical interconnects and method of manufacture thereof
JP5673423B2 (ja) 2011-08-03 2015-02-18 富士通セミコンダクター株式会社 半導体装置および半導体装置の製造方法
US9417754B2 (en) 2011-08-05 2016-08-16 P4tents1, LLC User interface system, method, and computer program product
KR20130090173A (ko) * 2012-02-03 2013-08-13 삼성전자주식회사 반도체 패키지
US8922005B2 (en) * 2012-04-11 2014-12-30 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for package on package devices with reversed stud bump through via interconnections
CN104486987A (zh) 2012-07-26 2015-04-01 橄榄医疗公司 具有最小面积单片式cmos图像传感器的相机系统
CN105246394B (zh) 2013-03-15 2018-01-12 德普伊新特斯产品公司 无输入时钟和数据传输时钟的图像传感器同步
CA2906975A1 (en) 2013-03-15 2014-09-18 Olive Medical Corporation Minimize image sensor i/o and conductor counts in endoscope applications
CN103441124B (zh) * 2013-08-27 2016-01-06 矽力杰半导体技术(杭州)有限公司 电压调节器的叠层封装方法及相应的叠层封装装置
CN204732405U (zh) * 2014-06-12 2015-10-28 意法半导体(格勒诺布尔2)公司 集成电路芯片的堆叠和电子装置
US9305901B2 (en) * 2014-07-17 2016-04-05 Seagate Technology Llc Non-circular die package interconnect
WO2018101947A1 (en) * 2016-12-01 2018-06-07 Intel Corporation Microelectronic device stack having a ground shielding layer
WO2018182752A1 (en) * 2017-04-01 2018-10-04 Intel Corporation Electronic device package
US10580710B2 (en) 2017-08-31 2020-03-03 Micron Technology, Inc. Semiconductor device with a protection mechanism and associated systems, devices, and methods
US10475771B2 (en) * 2018-01-24 2019-11-12 Micron Technology, Inc. Semiconductor device with an electrically-coupled protection mechanism and associated systems, devices, and methods
EP3553563B1 (en) * 2018-04-11 2021-06-16 STMicroelectronics (Research & Development) Limited Electronic module
CN109192720B (zh) * 2018-08-14 2020-10-30 苏州德林泰精工科技有限公司 一种基于树脂垫片的阶梯式堆叠芯片封装结构及加工工艺
TWI747308B (zh) * 2019-06-14 2021-11-21 日商索尼半導體解決方案公司 半導體裝置
CN111029267B (zh) * 2019-11-22 2021-12-24 中国电子科技集团公司第十三研究所 一种倒装互连结构及其制备方法
US11393743B2 (en) 2019-12-18 2022-07-19 Infineon Technologies Ag Semiconductor assembly with conductive frame for I/O standoff and thermal dissipation
CN112614787B (zh) * 2020-12-31 2024-05-10 合肥矽迈微电子科技有限公司 一种芯片封装的封装方法
KR102677694B1 (ko) * 2021-03-29 2024-06-24 커서스바이오 주식회사 마이크로 구조체 제조용 몰드 지지 유닛 및 이를 포함하는 마이크로 구조체 제조 장치
US11758312B2 (en) * 2021-06-01 2023-09-12 Xmems Taiwan Co., Ltd. Sound producing package structure and manufacturing method thereof

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6522018B1 (en) * 2000-05-16 2003-02-18 Micron Technology, Inc. Ball grid array chip packages having improved testing and stacking characteristics
US7138653B1 (en) * 2000-06-08 2006-11-21 Micron Technology, Inc. Structures for stabilizing semiconductor devices relative to test substrates and methods for fabricating the stabilizers
US7041533B1 (en) * 2000-06-08 2006-05-09 Micron Technology, Inc. Stereolithographic method for fabricating stabilizers for semiconductor devices
JP4439090B2 (ja) * 2000-07-26 2010-03-24 日本テキサス・インスツルメンツ株式会社 半導体装置及びその製造方法
US6429028B1 (en) * 2000-08-29 2002-08-06 Dpa Labs, Incorporated Process to remove semiconductor chips from a plastic package
SG97938A1 (en) 2000-09-21 2003-08-20 Micron Technology Inc Method to prevent die attach adhesive contamination in stacked chips
KR100401020B1 (ko) * 2001-03-09 2003-10-08 앰코 테크놀로지 코리아 주식회사 반도체칩의 스택킹 구조 및 이를 이용한 반도체패키지
SG104293A1 (en) 2002-01-09 2004-06-21 Micron Technology Inc Elimination of rdl using tape base flip chip on flex for die stacking
JP3688249B2 (ja) * 2002-04-05 2005-08-24 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
SG137651A1 (en) * 2003-03-14 2007-12-28 Micron Technology Inc Microelectronic devices and methods for packaging microelectronic devices
TWI298939B (en) * 2003-04-18 2008-07-11 Advanced Semiconductor Eng Stack-type multi-chips package
TWI225299B (en) * 2003-05-02 2004-12-11 Advanced Semiconductor Eng Stacked flip chip package
JP4434778B2 (ja) 2004-02-25 2010-03-17 Ｎｅｃエレクトロニクス株式会社 半導体装置
JP2005268497A (ja) * 2004-03-18 2005-09-29 Denso Corp 半導体装置及び半導体装置の製造方法
US7095105B2 (en) * 2004-03-23 2006-08-22 Texas Instruments Incorporated Vertically stacked semiconductor device
US20050269692A1 (en) * 2004-05-24 2005-12-08 Chippac, Inc Stacked semiconductor package having adhesive/spacer structure and insulation
CN100527413C (zh) * 2004-06-07 2009-08-12 富士通微电子株式会社 内置有电容器的半导体装置及其制造方法
US8035225B2 (en) 2004-12-28 2011-10-11 Panasonic Corporation Semiconductor chip assembly and fabrication method therefor
US20060175694A1 (en) * 2005-02-07 2006-08-10 Hsin Chung H Stacked structure of integrated circuits and method for manufacturing the same
US7250675B2 (en) * 2005-05-05 2007-07-31 International Business Machines Corporation Method and apparatus for forming stacked die and substrate structures for increased packing density
KR100698527B1 (ko) * 2005-08-11 2007-03-22 삼성전자주식회사 금속 범프를 이용한 기둥 범프를 구비하는 칩 적층 패키지및 그의 제조방법
JP4998268B2 (ja) 2005-08-24 2012-08-15 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US20070152311A1 (en) * 2005-12-30 2007-07-05 Saikumar Jayaraman Chip-packaging compositions including bis-maleimides, packages made therewith, and methods of assembling same
US20080001271A1 (en) * 2006-06-30 2008-01-03 Sony Ericsson Mobile Communications Ab Flipped, stacked-chip IC packaging for high bandwidth data transfer buses
US20080142941A1 (en) * 2006-12-19 2008-06-19 Advanced Chip Engineering Technology Inc. 3d electronic packaging structure with enhanced grounding performance and embedded antenna
US20080284037A1 (en) * 2007-05-15 2008-11-20 Andry Paul S Apparatus and Methods for Constructing Semiconductor Chip Packages with Silicon Space Transformer Carriers
SG150395A1 (en) 2007-08-16 2009-03-30 Micron Technology Inc Stacked microelectronic devices and methods for manufacturing stacked microelectronic devices

Also Published As

Publication number Publication date
US8803307B2 (en) 2014-08-12
CN101809737A (zh) 2010-08-18
US8501546B2 (en) 2013-08-06
WO2009025972A3 (en) 2009-04-23
WO2009025972A2 (en) 2009-02-26
JP2010537406A (ja) 2010-12-02
SG150395A1 (en) 2009-03-30
US8093702B2 (en) 2012-01-10
TWI389293B (zh) 2013-03-11
KR101257551B1 (ko) 2013-04-23
KR20100067084A (ko) 2010-06-18
CN106298748A (zh) 2017-01-04
EP2191507A2 (en) 2010-06-02
US20140346683A1 (en) 2014-11-27
US20090045496A1 (en) 2009-02-19
US20120108010A1 (en) 2012-05-03
US20130292854A1 (en) 2013-11-07
EP2191507B1 (en) 2018-10-03
US9147623B2 (en) 2015-09-29
TW200917457A (en) 2009-04-16

Similar Documents

Publication Publication Date Title
JP5418918B2 (ja) 積層されたマイクロエレクトロニクスデバイス、および積層されたマイクロエレクトロニクスデバイスを製造するための方法
JP5453692B2 (ja) 積層型ダイパッケージ用の金属リードを含む、金属リードを有するマイクロ電子ダイパッケージ、ならび関連するシステムおよび方法
JP3960479B1 (ja) 両面電極構造の半導体装置の製造方法
JP3186700B2 (ja) 半導体装置及びその製造方法
JP3633559B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP4474431B2 (ja) 半導体パッケージおよび該製造方法
US7745920B2 (en) Packaged microelectronic devices and methods for manufacturing packaged microelectronic devices
JP4991518B2 (ja) 積層型半導体装置及び積層型半導体装置の製造方法
JP2009527130A (ja) 複合ダイ集積回路パッケージ
TWI599009B (zh) 半導體晶片封裝元件，半導體模組，半導體封裝元件之製造方法及半導體模組之製造方法
JP2004172323A (ja) 半導体パッケージ及び積層型半導体パッケージ
JP2001203319A (ja) 積層型半導体装置
US11177220B2 (en) Vertical and lateral interconnects between dies
JP5105736B2 (ja) プリント回路板、電子機器、およびプリント回路板の製造方法
JPH08125112A (ja) 半導体装置およびその製造方法
TWI324385B (en) Multiple die integrated circuit package
JP2008034762A (ja) 回路装置
JP2000243894A (ja) 半導体モジュール及びその製造方法
JP2002110839A (ja) 半導体装置、半導体装置の製造方法及び半導体実装装置
JP2008112829A (ja) 半導体装置とその製造方法
JP2005175260A (ja) 半導体装置およびその製造方法
JP2001015640A (ja) 半導体集積回路装置
JP2002141461A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110824

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110830

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20111122

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20111122

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20111208

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120228

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20120228

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121016

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20130111

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20130111

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20130220

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20130314

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20130314

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20130416

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130416

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20130426

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20131008

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20131107

R150 Certificate of patent or registration of utility model

Ref document number: 5418918

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250