JP5386536B2 - 半導体装置及び電子機器 - Google Patents
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Description
例えば、第1の導電形式と記したTFTがN型である場合には、第2の導電形式とはP型を指し、逆に第1の導電形式と記したTFTがP型である場合には、第2の導電形式とはN型を指すものとする。
を取り出すことも出来る。
P型TFT101、102のゲート電極は互いに電気的に接続され、P型TFT101のドレイン領域およびN型TFT103のドレイン領域と電気的に接続されている。P型TFT102のドレイン領域は、N型TFT104のドレイン領域と電気的に接続され、このノードより出力(Out)を得る。N型TFT103、104のソース領域は、電流源109と電気的に接続されている。N型TFT105のソース領域には第1の入力信号(In1)が入力され、N型TFT106のソース領域には第2の入力信号(In2)が入力される。N型TFT105のゲート電極とドレイン領域とは、ともに電流源107およびN型TFT103のゲート電極と電気的に接続されている。N型TFT106のゲート電極とドレイン領域とは、ともに電流源108およびN型TFT104のゲート電極と電気的に接続されている。
その後、出力端子の後でバッファ等を通すことにより、図2(D)に示すような、GND〜VDD2の振幅を有するパルスが得られる。
よって、出力端子(Out)からは、図4(C)に示すようなパルスが得られる。その後、出力端子の後でバッファ等を通すことにより、図4(D)に示すような、GND〜VDD2の振幅を有するパルスが得られる。
でのバッファ出力を比較すると、電圧振幅は0〜10[V]を達成しているが、本発明のレベルシフタの出力と比較すると、入力信号に対し、大きく遅延しているのがわかる。このように、本発明のレベルシフタは、従来型では正常に行うことの困難な振幅変換を行うことが出来る。
よって、出力端子(Out)からは、図6(C)に示すようなパルスが得られる。その後、出力端子の後でバッファ等を通すことにより、図6(D)に示すような、GND〜VDD4の振幅を有するパルスが得られる。
が入力されていた端子が、電源Vrefに接続されている点が異なる。ここでは、電源電位にGND(=0[V])、VDD1(=3[V])、VDD2(=10[V])、Vref(=1.5[V])を用いる。ここで、Vrefの電位は、入力信号(In)の振幅の範囲内であることが望ましい。本実施例では、例としてGND(=0[V])とVDD1(=3[V])の中間電位となるようにした。
が入力され、導通する。よって、図5中、ノードαには、GNDに対してやや高い電位が現れ、ノードβには、VDD2に対してやや低い電位が現れる。説明のため、以後は前者をGND'、後者をVDD2'と表記する。(シミュレーション結果では、GND'=1.8[V]、VDD2'=6.8[V]。)
例えば、プラズマCVD法でSiH4、NH3、N2Oから作製される酸化窒化シリコン膜5002aを10〜200[nm](好ましくは50〜100[nm])形成し、同様にSiH4、N2Oから作製される酸化窒化水素化シリコン膜5002bを50〜200[nm](好ましくは100〜150[nm])の厚さに積層形成する。本実施例では下地膜5002を2層構造として示したが、前記絶縁膜の単層膜または2層以上積層させた構造として形成しても良い。
ゲート絶縁膜上に残渣を残すことなくエッチングするためには、10〜20[%]程度の割合でエッチング時間を増加させると良い。W膜に対する酸化窒化シリコン膜の選択比は2〜4(代表的には3)であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は20〜50[nm]程度エッチングされることになる。こうして、第1のエッチング処理により第1の導電層と第2の導電層から成る第1の形状の導電層5011〜5016(第1の導電層5011a〜5016aと第2の導電層5011b〜5016b)を形成する。このとき、ゲート絶縁膜5007においては、第1の形状の導電層5011〜5016で覆われない領域は20〜50[nm]程度エッチングされ薄くなった領域が形成される。
(図9(A))
第3のエッチング処理により、第1の導電層5021a〜5026aのテーパー部を部分的にエッチングして、第1の導電層が半導体層と重なる領域が縮小される。第3のエッチング処理によって、第3の形状の導電層5032〜5037(第1の導電層5032a〜5037aと第2の導電層5032b〜5037b)
を形成する。このとき、ゲート絶縁膜5007においては、第3の形状の導電層5032〜5037で覆われない領域はさらに20〜50[nm]程度エッチングされ薄くなった領域が形成される。
熱アニール法では酸素濃度が1[ppm]以下、好ましくは0.1[ppm]以下の窒素雰囲気中で400〜700[℃]、代表的には500〜600[℃]で行うものであり、本実施例では500[℃]で4時間の熱処理を行う。ただし、第3の形状の導電層5037〜5042に用いた配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜(シリコンを主成分とする)を形成した後で活性化を行うことが好ましい。
その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄与することができる。
)
本実施例では、リセット用TFT2004にはP型TFTを、リセット用TFT2005にはN型TFTを用いた。TFT2004のソース領域は、電源VDD2に接続されており、ドレイン領域はTFT2001、2002のゲート電極に接続されている。TFT2005のソース領域は、電源GNDに接続されており、ドレイン領域はTFT2003のゲート電極に接続されている。
Claims (4)
- 第1のトランジスタと、
第2のトランジスタと、
ゲートが前記第1のトランジスタのソース又はドレインの一方と電気的に接続された第3のトランジスタと、
ゲートが前記第2のトランジスタのソース又はドレインの一方と電気的に接続された第4のトランジスタと、
ソース又はドレインの一方が前記第3のトランジスタのソース又はドレインの一方と電気的に接続された第5のトランジスタと、
ソース又はドレインの一方が前記第4のトランジスタのソース又はドレインの一方と電気的に接続された第6のトランジスタと、
ゲートが前記第6のトランジスタと電気的に接続された第7のトランジスタと、
ゲートが前記第5のトランジスタのゲートと電気的に接続された第8のトランジスタと、
ソース又はドレインの一方が前記第7のトランジスタのソース又はドレインの一方と電気的に接続された第9のトランジスタと、
ソース又はドレインの一方が前記第8のトランジスタのソース又はドレインの一方と電気的に接続され、且つゲートが前記第9のトランジスタのゲートと電気的に接続された第10のトランジスタと、
第1の回路と、
第2の回路と、
第3の回路と、を有し、
前記第1のトランジスタのソース又はドレインの他方は、第1の信号が入力されることができる機能を有し、
前記第2のトランジスタのソース又はドレインの他方は、第2の信号が入力されることができる機能を有し、
前記第8のトランジスタのソース又はドレインの一方は、第3の信号が出力されることができる機能を有し、
前記第1の回路は、前記第3のトランジスタに電流を供給することができる機能を有し、
前記第1の回路は、前記第3のトランジスタへの電流を遮断することができる機能を有し、
前記第2の回路は、前記第1のトランジスタに電流を供給することができる機能を有し、
前記第2の回路は、前記第1のトランジスタへの電流を遮断することができる機能を有し、
前記第3の回路は、前記第2のトランジスタに電流を供給することができる機能を有し、
前記第3の回路は、前記第2のトランジスタへの電流を遮断することができる機能を有することを特徴とする半導体装置。 - 第1のトランジスタと、
第2のトランジスタと、
ゲートが前記第1のトランジスタのソース又はドレインの一方と電気的に接続された第3のトランジスタと、
ゲートが前記第2のトランジスタのソース又はドレインの一方と電気的に接続された第4のトランジスタと、
ソース又はドレインの一方が前記第3のトランジスタのソース又はドレインの一方と電気的に接続された第5のトランジスタと、
ソース又はドレインの一方が前記第4のトランジスタのソース又はドレインの一方と電気的に接続された第6のトランジスタと、
ゲートが前記第6のトランジスタと電気的に接続された第7のトランジスタと、
ゲートが前記第5のトランジスタのゲートと電気的に接続された第8のトランジスタと、
ソース又はドレインの一方が前記第7のトランジスタのソース又はドレインの一方と電気的に接続された第9のトランジスタと、
ソース又はドレインの一方が前記第8のトランジスタのソース又はドレインの一方と電気的に接続され、且つゲートが前記第9のトランジスタのゲートと電気的に接続された第10のトランジスタと、
前記第3のトランジスタと電気的に接続された第1の回路と、
前記第1のトランジスタと電気的に接続された第2の回路と、
前記第2のトランジスタと電気的に接続された第3の回路と、を有し、
前記第1のトランジスタのソース又はドレインの他方は、第1の信号が入力されることができる機能を有し、
前記第2のトランジスタのソース又はドレインの他方は、第2の信号が入力されることができる機能を有し、
前記第8のトランジスタのソース又はドレインの一方は、第3の信号が出力されることができる機能を有し、
前記第1の回路、前記第2の回路及び前記第3の回路のそれぞれは、電流を供給するか電流を遮断するかを選択することができる機能を有することを特徴とする半導体装置。 - 第1のトランジスタと、
第2のトランジスタと、
ゲートが前記第1のトランジスタのソース又はドレインの一方と電気的に接続された第3のトランジスタと、
ゲートが前記第2のトランジスタのソース又はドレインの一方と電気的に接続された第4のトランジスタと、
ソース又はドレインの一方が前記第3のトランジスタのソース又はドレインの一方と電気的に接続された第5のトランジスタと、
ソース又はドレインの一方が前記第4のトランジスタのソース又はドレインの一方と電気的に接続された第6のトランジスタと、
ゲートが前記第6のトランジスタと電気的に接続された第7のトランジスタと、
ゲートが前記第5のトランジスタのゲートと電気的に接続された第8のトランジスタと、
ソース又はドレインの一方が前記第7のトランジスタのソース又はドレインの一方と電気的に接続された第9のトランジスタと、
ソース又はドレインの一方が前記第8のトランジスタのソース又はドレインの一方と電気的に接続され、且つゲートが前記第9のトランジスタのゲートと電気的に接続された第10のトランジスタと、
前記第3のトランジスタに電流を供給することができる機能を有する第1の回路と、
前記第1のトランジスタに電流を供給することができる機能を有する第2の回路と、
前記第2のトランジスタに電流を供給することができる機能を有する第3の回路と、
前記第1のトランジスタのソース又はドレインの他方は、第1の信号が入力されることができる機能を有し、
前記第2のトランジスタのソース又はドレインの他方は、第2の信号が入力されることができる機能を有し、
前記第8のトランジスタのソース又はドレインの一方は、第3の信号が出力されることができる機能を有し、
前記第1の回路、前記第2の回路及び前記第3の回路のそれぞれの電流の供給が遮断される期間と、を有することを特徴とする半導体装置。 - 請求項1乃至請求項3のいずれか一項に記載の半導体装置と、
記憶媒体、操作スイッチ、アンテナ又はバッテリーと、を有することを特徴とする電子機器。
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