KR100841904B1 - 레벨 시프터 - Google Patents

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KR100841904B1
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

구동 회로의 낮은 구동 전압을 수용하고, 입력 신호의 전압 진폭이 낮을 때에도 입력 신호의 진폭을 변환시키기에 충분한 능력을 갖는 레벨 시프터가 제공된다. 전류 미러 회로(150) 및 차동 회로(160)를 이용하는 레벨 시프터는 신호의 전압 진폭을 변환시키기 위한 부분에 사용된다. 트랜지스터들(105 및 106)을 통해 차동 회로(120)에 입력된 신호의 전위차가 증폭되어 출력되기 때문에, 전압 진폭은 입력된 신호의 전압 진폭이 낮을 때에도 트랜지스터의 입계값의 영향 없이 정상적으로 변환될 수 있다.
전류 미러, 트랜지스터, 차동 회로, 전류원, 게이트 전극

Description

레벨 시프터{Level shifter}
도 1은 본 발명에 따라 2개의 입력 단자 및 1개의 출력 단자를 갖는 레벨 시프터의 회로도.
도 2는 도 1에 도시된 레벨 시프터가 구동될 때의 전위를 도시하는 개략 그래프도.
도 3은 본 발명에 따른 실시예 1의 2개의 입력 단자 및 1개의 출력 단자를 갖는 레벨 시프터의 회로도.
도 4a 내지 도 4d는 도 3에 도시된 레벨 시프터가 구동될 때 전위의 시뮬레이션 결과를 도시하는 도면.
도 5는 본 발명에 따른 실시예 2의 2개의 입력 단자 및 1개의 출력 단자를 갖는 레벨 시프터의 회로도.
도 6a 내지 도 6d는 도 5에 도시된 레벨 시프터가 구동될 때의 전위의 시뮬레이션 결과를 도시하는 도면.
도 7은 본 발명에 따른 실시예 3의 1개의 입력 단자 및 1개의 출력 단자를 갖는 레벨 시프터의 회로도.
도 8a 내지 도 8d는 도 7에 도시된 레벨 시프터가 구동될 때의 전위의 시뮬레이션 결과를 도시하는 도면.
도 9는 본 발명에 따른 실시예 4의 액티브 매트릭스 기판의 전형적인 제조 공정을 도시하는 도면.
도 10은 본 발명에 따른 실시예 4의 액티브 매트릭스 기판의 전형적인 제조 공정을 도시하는 도면.
도 11은 본 발명에 따른 실시예 4의 액티브 매트릭스 기판의 전형적인 제조 공정을 도시하는 도면.
도 12a 및 도 12b는 2개의 입력 단자 및 2개의 출력 단자를 갖는 종래의 레벨 시프터의 회로도.
도 13a 내지 도 13f는 본 발명에 따른 실시예 11의 전자 장비를 도시하는 도면.
도 14a 내지 도 14d는 본 발명에 따른 실시예 11의 전자 장비를 도시하는 도면.
도 15a 내지 도 15d는 본 발명에 따른 실시예 11의 전자 장비를 도시하는 도면.
도 16은 본 발명에 따른 실시예 5의 레벨 시프터를 사용하여 1개의 기판 상에 전체적으로 형성된 디스플레이 디바이스의 개략 회로도.
도 17은 본 발명에 따른 실시예 6의 2개의 입력 단자 및 1개의 출력 단자를 갖는 레벨 시프터의 회로도.
도 18a 내지 도 18d는 도 17에 도시된 레벨 시프터가 구동될 때의 전위의 시뮬레이션 결과를 도시하는 도면.
도 19는 본 발명에 따른 실시예 7의 2개의 입력 단자 및 1개의 출력 단자를 갖는 레벨 시프터의 회로도.
도 20은 본 발명에 따른 실시예 8의 리셋 신호 입력 단자(reset signal input terminal)를 갖는 레벨 시프터의 회로도.
도 21은 TFT의 인접하는 배치를 고려하여 본 발명에 따른 실시예 10의 레벨 시프터의 TFT의 실제로 설계된 전형적인 배치를 도시하는 도면.
도 22는 본 발명에 따른 실시예 9의 전원 제어 신호 입력 단자를 갖는 레벨 시프터의 회로도.
* 도면의 주요 부분에 대한 부호의 설명 *
101, 102 : p-형 TFT 103, 104 : n-형 TFT
108, 109 : 전류원 150: 전류 미러 회로
160 : 차동 회로 5002 : 기저막
발명의 분야
본 발명은 디스플레이 디바이스용 구동 회로에 사용된 레벨 시프터에 관한 것이며, 보다 상세하게는, 디스플레이 디바이스용 구동 회로가 절연체 상에 형성된 박막 트랜지스터(이하 TFT라고 함)를 사용하는 구동 회로에 사용된 레벨 시프터에 관한 것이다. 본 명세서에서 디스플레이 디바이스는 LCD(액정 디스플레이), OLED(유기 EL 디스플레이) 등으로서 사용되는 것을 의미한다는 것에 유의해야 한다.
관련 기술의 설명
최근에, LSI의 소형화로 달성되는 반도체 마이크로 제조 기술이 진보하고 있다. 이는 이와 같은 LSI의 낮은 전력 소비를 필요로 하는 개인용 디지털 보조 장치 등의 소형 장치에 이와 같은 LSI의 보다 능동적인 적용을 초래한다. 오늘날, 3.3V와 같은 낮은 전원 전압에서 구동되는 LSI가 주로 사용된다.
한편, LCD(액정 디스플레이)에 관하여, 그 수요는 개인용 디지털 보조 장치, 컴퓨터용 모니터 등의 분야에서 오늘날 현저하게 증가하고 있고, 액정은 종종 10V 내지 20V의 전압 진폭을 갖는 신호에 의해 구동된다. 따라서, 그러한 액정의 구동 회로는 큰 전원 전압에 의해 구동되는 적어도 하나의 회로부를 포함한다.
따라서, 낮은 전원 전압에서 구동되는 상기 LSI를 사용하는 제어기 LSI는 신호의 진폭 전압을 변화시키기 위해 레벨 시프터를 통해 큰 전원 전압에서 구동되는 액정을 구동시키는 회로에 접속된다는 것은 필요 불가결하다.
도 12a 및 도 12b는 통상적으로 사용되는 레벨 시프터의 회로도를 도시한다. 본 명세서에서 각각의 전원 전위는 VDD#(3은 숫자임) 또는 GND로 나타내는 것에 유의해야 한다. 여기서, VDD1, VDD2, VDD3 및 VDD4가 사용되고, VDD4<VDD3<GND<VDD1<VDD2이다. 간단히 하기 위해, GND는 0V로 고정된다.
도 12a에 도시된 레벨 시프터는 GND-VDD1의 전압 진폭을 갖는 입력 신호를 GND-VDD2의 전압 진폭을 갖는 출력 신호로 변환한다. 보다 상세하게는, 진폭은 낮은 전위 측을 고정시키고 큰 전위 측에서 전위를 변환시킴으로써 변환된다. 레벨 시프터는 다음과 같이 구성된다. 제 1 p-형 TFT(1201)의 소스 영역 및 제 2 p-형 TFT(1202)의 소스 영역 모두는 전원(VDD2)에 접속된다. 제 1 p-형 TFT(1201)의 드 레인 영역은 제 3 p-형 TFT(1203)의 소스 영역에 접속되고, 제 2 p-형 TFT(1202)의 드레인 영역은 제 4 p-형 TFT(1204)의 소스 영역에 접속된다. 제 3 p-형 TFT(1203)의 드레인 영역은 제 1 N형 박막 트랜지스터(이하 n-형 TFT라고 함)의 드레인 영역 및 제 2 p-형 TFT(1202)의 게이트 전극에 접속된다. 제 4 p-형 TFT(1204)의 드레인 영역은 제 2 n-형 TFT(1206)의 드레인 영역 및 제 1 p-형 TFT(1201)의 게이트 전극에 접속된다. 제 1 n-형 TFT(1205)의 소스 영역 및 제 2 n-형 TFT(1206)의 소스 영역 모두는 GND(=0V)에 접속된다. 입력 신호(In)는 제 3 p-형 TFT(1203)의 게이트 전극 및 제 1 n-형 TFT(1205)의 게이트 전극에 입력된다. 입력 신호의 반전된 신호(Inb)는 제 4 p-형 TFT(1204)의 게이트 전극 및 제 2 n-형 TFT(1206)의 게이트 전극에 입력된다. 출력 신호(Out)는 제 4 n-형 TFT(1204)의 드레인 영역으로부터 취한다. 여기서, 반전된 출력 신호(Outb) 역시 제 3 p-형 TFT(1203)의 드레인 영역으로부터 취할 수 있다.
TFT의 도전형으로서 n-형 및 p-형이 존재하더라도, 본 명세서에서, TFT의 극성이 구체적으로 제한되지 않은 경우, 도전형은 제 1 도전형 및 제 2 도전형으로서 기재되는 것에 유의해야 한다. 예를 들면, 제 1 도전형 TFT가 n-형일 때, 제 2 도전형은 p-형을 의미한다. 결과적으로, 제 1 도전형 TFT가 p-형일 때, 제 2 도전성 타입은 n-형을 의미한다.
다음으로, 종래의 레벨 시프터의 기본 동작을 설명한다. Hi 신호가 입력 신호(In)로서 입력될 때, n-형 TFT(1206)는 도전 상태이지만 p-형 TFT(1203)는 비도전 상태이다. 따라서, GND의 전위를 갖는 신호, 즉, Lo 신호는 p-형 TFT(1202)의 게이트 전극에 입력되고, p-형 TFT(1202)는 도전 상태에 있다. 한편, 여기서, 반전된 입력 신호(Inb)는 Lo 신호이다. 따라서, n-형 TFT(1206)는 비도전 상태이지만 p-형 TFT(1204)는 도전 상태이다. p-형 TFT(1202 및 1204) 모두는 도전 상태이기 때문에, Hi 신호는 VDD2의 전위에 따라 출력 신호(Out)로서 출력된다. p-형 TFT(1201)는 비도전 상태이고, 이는 p-형 TFT(1202)의 게이트 전극의 전위가 Lo=GND로 유지되는 것을 보장한다는 것에 유의해야 한다.
입력 신호(In)의 전위가 Lo일 때, 도 12a에 도시된 레벨 시프터는 대칭으로 구성되기 때문에, Lo 신호는 GND의 전위, 즉, 0V로 출력 단자(Out)로부터 출력된다.
이러한 방식으로, GND-VDD1의 전압 진폭을 갖는 입력 신호는 GND-VDD2의 전압 진폭을 갖는 출력 신호로 변환된다.
다음으로, 도 12b에 도시된 레벨 시프터는 VDD3-GND의 전압 진폭을 갖는 입력 신호를 VDD4-GND의 전압 진폭을 갖는 출력 신호로 변환시킨다. 보다 상세하게는, 진폭은 큰 전위측을 고정시키고, 낮은 전위측의 전위를 변환시킴으로써 변환된다. 레벨 시프터는 다음과 같이 구성된다. 제 1 n-형 박막 트랜지스터(이하 n-형 TFT라고 함)(1211)의 소스 영역 및 제 2 n-형 TFT(1212)의 소스 영역 모두는 전원(VDD4)에 접속된다. 제 1 n-형 TFT(1211)의 드레인 영역은 제 3 n-형 TFT(1213)의 소스 영역에 접속되고, 제 2 n-형 TFT(1212)의 드레인 영역은 제 4 n-형 TFT(1214)의 소스 영역에 접속된다. 제 3 n-형 TFT(1213)의 드레인 영역은 제 1 p-형 박막 트랜지스터(이하 p-형 TFT라고 함)(1215)의 드레인 영역 및 제 2 n-형 TFT(1212)의 게이트 전극에 접속된다. 제 4 n-형 TFT(1214)의 드레인 영역은 제 2 p-형 TFT(1216)의 드레인 영역 및 제 1 n-형 TFT(1211)의 게이트 전극에 접속된다. 제 1 p-형 TFT(1215)의 소스 영역 및 제 2 p-형 TFT(1216)의 소스 영역 모두는 GND(=0V)에 접속된다. 입력 신호(In)는 제 3 n-형 TFT(1213)의 게이트 전극 및 제 1 p-형 TFT(1215)의 게이트 전극에 입력된다. 입력 신호의 반전된 신호(Inb)는 제 4 n-형 TFT(1214)의 게이트 전극 및 제 2 p-형 TFT(1216)의 게이트 전극에 입력된다. 출력 신호(Out)는 제 4 n-형 TFT(1214)의 드레인 영역으로부터 취한다. 여기서, 반전된 출력 신호(Outb) 역시 제 3 n-형 TFT(1213)의 드레인 영역으로부터 취할 수 있다.
다음으로, 종래의 레벨 시프터의 기본 동작을 설명한다. Lo 신호가 입력 신호(In)로서 입력될 때, p-형 TFT(1215)는 도전 상태이지만 n-형 TFT(1213)는 비도전 상태이다. 따라서, GND의 전위를 갖는 신호, 즉, Hi 신호는 n-형 TFT(1212)의 게이트 전극에 입력되고, n-형 TFT(1212)는 도전 상태에 있다. 한편, 반전된 입력 신호(Inb)는 이 시점에서 Hi 신호이다. 따라서, p-형 TFT(1216)는 비도전 상태이지만 n-형 TFT(1214)는 도전 상태이다. n-형 TFT(1212 및 1214) 모두는 도전 상태이기 때문에, Lo 신호는 VDD4의 전위에 따라 출력 신호(Out)로서 출력된다. n-형 TFT(1211)는 비도전 상태이고, 이는 n-형 TFT(1212)의 게이트 전극의 전위가 Hi=GND로 유지되는 것을 보장한다는 것에 유의해야 한다.
입력 신호(In)의 전위가 Hi일 때, 도 12b에 도시된 레벨 시프터는 대칭으로 구성되기 때문에, Hi 신호는 GND의 전위, 즉, 0V로 출력 단자(Out)로부터 출력된 다.
이러한 방식으로, VDD3-GND의 전압 진폭을 갖는 입력 신호는 VDD4-GND의 전압 진폭을 갖는 출력 신호로 변환된다.
도 12a 및 도 12b에 도시된 레벨 시프터에 관한 문제점을 이하 설명한다. 문제점은 도 12a 및 도 12b에 도시된 레벨 시프터에 대해 공통적이기 때문에, 도 12a에 도시된 것만을 실시예로서 설명하는 것에 유의해야 한다. 상기한 바와 같이, 오늘날, 3.3V에서 작동하는 제어기 LSI가 주로 사용된다. 도 12a에 도시된 레벨 시프터가 VDD1=3V 및 VDD2=10V의 경우에 변환을 수행한다고 가정하자. TFT(1203, 1204, 1205 및 1206)로의 입력 신호의 진폭이 3V이고, n-형 TFT(1205 및 1206)의 임계 전압이 3V일 때, 레벨 시프터는 정상적으로 작동할 것으로 기대되지 않는다. 보다 상세하게는, 변환 전의 전압 진폭이 보다 작아질 때, 게이트-소스 전압은 TFT를 충분히 도전성으로 만들기에 충분히 높아지기가 쉽지 않기 때문에, 실제 동작은 보다 어려워진다.
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발명의 요약
따라서, 본 발명의 목적은 입력 신호의 낮은 전압 진폭에 의해 수행되고, 구동 회로가 낮은 전원 전압에서 구동될 때에도 정상적인 동작이 보장될 수 있는 새로운 레벨 시프터를 제공하는 것이다.
상기 문제점을 해결하기 위해, 본 발명은 다음과 같이 구성된다.
종래의 레벨 시프터에서, 입력 신호는 도 12a에서 TFT(1203, 1204, 1205 및 1206)의 게이트 전극에 입력된다. 입력 신호의 전압 진폭이 TFT의 임계 전압의 절대값보다 낮아질 때, TFT를 충분히 도전성으로 만들기에 충분히 큰 게이트-소스 전압이 얻어질 수 없고, 이는 정상적인 동작을 불가능하게 한다.
따라서, 본 발명에 따른 레벨 시프터에서, 입력 신호의 경로는 입력 신호의 전압 진폭이 낮아질 때에도 TFT의 임계값이 부작용을 갖기 쉽지 않도록 설계된다. 또한, 전압 진폭을 설계하는 데 있어서, 전류 미러 회로와 차동 회로의 조합인 차동 증폭기 회로를 사용함으로써, 큰 이득이 얻어질 수 있다.
본 발명의 레벨 시프터의 구성을 이하 설명한다.
본 발명의 제 1 특징에 따르면, 낮은 전압 진폭을 갖는 신호를 높은 전압 진폭을 갖는 신호로 변환하고, 변환된 신호를 출력하기 위한 레벨 시프터에 있어서:
전류 미러 회로;
전류 미러 회로를 부하로 갖는 차동 회로;
상기 차동 회로에 전류를 공급하기 위한 제 1 전류원; 및
제 1 및 제 2 소스 추종기 회로들을 포함하며,
제 1 입력 신호는 제 1 소스 추종기 회로를 통해 차동 회로에 입력되고;
제 2 입력 신호는 제 2 소스 추종기 회로를 통해 차동 회로에 입력되는 것을 특징으로 한다.
본 발명의 제 2 특징에 따르면, 낮은 전압 진폭을 갖는 신호를 높은 전압 진폭을 갖는 신호로 변환하고, 변환된 신호를 출력하는 레벨 시프터에 있어서:
전류 미러 회로;
전류 미러 회로를 부하로 갖는 차동 회로;
차동 회로에 전류를 공급하기 위한 제 1 전류원;
제 1 트랜지스터의 게이트 전극 및 드레인 영역이 상호 전기적으로 접속되고 제 2 트랜지스터의 게이트 전극 및 드레인 영역이 상호 전기적으로 접속된 제 1 및 제 2 트랜지스터; 및
제 1 및 제 2 트랜지스터 각각에 전류를 공급하기 위한 제 2 및 제 3 전류원을 포함하며,
제 1 입력 신호가 제 1 트랜지스터를 통해 차동 회로에 입력되고,
제 2 입력 신호가 제 2 트랜지스터를 통해 차동 회로에 입력되는 것을 특징으로 한다.
본 발명의 제 3 특징에 따르면, 낮은 전압 진폭을 갖는 신호를 높은 전압 진폭을 갖는 신호로 변환하고, 변환된 신호를 출력하는 레벨 시프터에 있어서:
전류 미러 회로;
전류 미러 회로를 부하로 갖는 차동 회로;
차동 회로에 전류를 공급하는 제 1 전류원;
제 1 트랜지스터의 게이트 전극 및 드레인 영역이 상호 전기적으로 접속되고 제 2 트랜지스터의 게이트 전극 및 드레인 영역이 상호 전기적으로 접속된 제 1 및 제 2 트랜지스터; 및
제 1 및 제 2 트랜지스터 각각에 전류를 공급하기 위한 제 2 및 제 3 전류원을 포함하며,
차동 회로가 제 3 및 제 4 트랜지스터를 포함하고,
제 1 트랜지스터의 드레인 영역 및 제 3 트랜지스터의 게이트 전극이 전기적으로 상호 접속되고,
제 2 트랜지스터의 드레인 영역 및 제 4 트랜지스터의 게이트 전극이 전기적으로 상호 접속되고,
제 1 입력 신호가 제 1 트랜지스터를 통해 제 3 트랜지스터의 게이트 전극에 입력되고,
제 2 입력 신호는 제 2 트랜지스터를 통해 제 4 트랜지스터의 게이트 전극에 입력되는 것을 특징으로 한다.
본 발명의 제 4 특징에 따르면, 낮은 전압 진폭을 갖는 신호를 높은 전압 진폭을 갖는 신호로 변환하고, 변환된 신호를 출력하는 레벨 시프터에 있어서:
그의 게이트 전극 및 드레인 영역이 전기적으로 상호 접속된 제 1 도전형의 제 1 트랜지스터;
그의 게이트 전극 및 드레인 영역이 전기적으로 상호 접속된 제 1 도전형의 제 2 트랜지스터;
제 1 도전형의 제 3 트랜지스터 및 제 1 도전형의 제 4 트랜지스터를 포함하는 차동 회로;
제 2 도전형의 제 5 트랜지스터 및 제 2 도전형의 제 6 트랜지스터를 포함하고, 제 5 트랜지스터의 게이트 전극 및 드레인 영역은 상호 접속되어 있는 것인 전류 미러 회로;
차동 회로 및 제 1 전류원을 전기적으로 접속시키기 위한 제 1 도전형의 제 7 트랜지스터;
제 5 트랜지스터 및 제 2 전류원을 전기적으로 접속시키기 위한 제 2 도전형의 제 8 트랜지스터;
제 6 트랜지스터 및 제 3 전류원을 전기적으로 접속시키기 위한 제 2 도전형의 제 9 트랜지스터; 및
제 7, 제 8 및 제 9 트랜지스터의 게이트 전극에 전위를 공급하기 위한 전원부를 포함하며,
제 1 입력 신호가 제 1 트랜지스터를 통해 제 3 트랜지스터의 게이트 전극에 입력되고,
제 2 입력 신호가 제 2 트랜지스터를 통해 제 4 트랜지스터의 게이트 전극에 입력되는 것을 특징으로 한다.
본 발명의 제 5 특징에 따르면, 낮은 전압 진폭을 갖는 신호를 높은 전압 진폭을 갖는 신호로 변환하고, 변환된 신호를 출력하는 레벨 시프터에 있어서:
제 1 및 제 2 전류 미러 회로;
제 1 및 제 2 전류 미러 회로에 전기적으로 접속된 차동 회로;
차동 회로에 전류를 공급하는 제 1 전류원;
제 1 트랜지스터의 게이트 전극 및 드레인 영역이 전기적으로 상호 접속되고, 제 2 트랜지스터의 게이트 전극 및 드레인 영역이 전기적으로 상호 접속된 제 1 및 제 2 트랜지스터; 및
제 1 및 제 2 트랜지스터 각각에 전류를 공급하기 위한 제 2 및 제 3 전류원을 포함하며,
제 1 입력 신호가 제 1 트랜지스터를 통해 차동 회로에 입력되고,
제 2 입력 신호는 제 2 트랜지스터를 통해 차동 회로에 입력되는 것을 특징으로 한다.
본 발명의 제 6 특징에 따르면, 낮은 전압 진폭을 갖는 신호를 높은 전압 진폭을 갖는 신호로 변환하고, 변환된 신호를 출력하는 레벨 시프터에 있어서:
제 1 및 제 2 전류 미러 회로;
제 1 및 제 2 전류 미러 회로에 전기적으로 접속된 차동 회로;
차동 회로에 전류를 공급하는 제 1 전류원;
제 1 트랜지스터의 게이트 전극 및 드레인 영역이 전기적으로 상호 접속되고, 제 2 트랜지스터의 게이트 전극 및 드레인 영역이 전기적으로 상호 접속된 제 1 및 제 2 트랜지스터; 및
제 1 및 제 2 트랜지스터 각각에 전류를 공급하기 위한 제 2 및 제 3 전류원을 포함하며,
차동 회로가 제 3 및 제 4 트랜지스터를 포함하고,
제 1 트랜지스터의 드레인 영역 및 제 3 트랜지스터의 게이트 전극이 전기적으로 상호 접속되고,
제 2 트랜지스터의 드레인 영역 및 제 4 트랜지스터의 게이트 전극이 전기적으로 상호 접속되고,
제 1 입력 신호는 제 1 트랜지스터를 통해 제 3 트랜지스터의 게이트 전극에 입력되고,
제 2 입력 신호는 제 2 트랜지스터를 통해 제 4 트랜지스터의 게이트 전극에 입력되는 것을 특징으로 한다.
본 발명의 제 7 특징에 따르면, 낮은 전압 진폭을 갖는 신호를 높은 전압 진폭을 갖는 신호로 변환하고, 변환된 신호를 출력하는 레벨 시프터에 있어서:
전류 미러 회로;
전류 미러 회로를 부하로 갖는 차동 회로;
차동 회로에 전류를 공급하는 제 1 전류원;
제 1 및 제 2 소스 추종기 회로; 및
리셋(reset)을 위한 트랜지스터를 포함하며,
제 1 입력 신호가 제 1 소스 추종기 회로를 통해 차동 회로에 입력되고,
제 2 입력 신호가 제 2 소스 추종기 회로를 통해 차동 회로에 입력되고,
입력 신호의 진폭이 변환되지 않는 기간 동안, 제 1 전류원에 의한 전류 공급은 리셋을 위한 트랜지스터에 입력된 리셋 신호에 의해 차단되는 것을 특징으로 한다.
본 발명의 제 8 특징에 따르면, 낮은 전압 진폭을 갖는 신호를 높은 전압 진폭을 갖는 신호로 변환하고, 변환된 신호를 출력하는 레벨 시프터에 있어서:
전류 미러 회로;
전류 미러 회로를 부하로 갖는 차동 회로;
차동 회로에 전류를 공급하는 제 1 전류원;
제 1 트랜지스터의 게이트 전극 및 드레인 영역이 전기적으로 상호 접속되고, 제 2 트랜지스터의 게이트 전극 및 드레인 영역이 전기적으로 상호 접속된 것인 제 1 및 제 2 트랜지스터; 및
제 1 및 제 2 트랜지스터 각각에 전류를 공급하기 위한 제 2 및 제 3 전류원을 포함하며,
제 1 입력 신호가 제 1 트랜지스터를 통해 차동 회로에 입력되고,
제 2 입력 신호가 제 2 트랜지스터를 통해 차동 회로에 입력되고,
입력 신호의 전압 진폭이 변환되지 않는 기간 동안, 제 1, 제 2 및 제 3 전류원에 의한 전류 공급은 차단되는 것을 특징으로 한다.
본 발명의 제 9 특징에 따르면, 낮은 전압 진폭을 갖는 신호를 높은 전압 진폭을 갖는 신호로 변환하고, 변환된 신호를 출력하는 레벨 시프터에 있어서:
상호 접속되는 게이트 전극 및 드레인 영역을 갖는 제 1 도전형의 제 1 트랜지스터;
상호 접속되는 게이트 전극 및 드레인 영역을 갖는 제 1 도전형의 제 2 트랜지스터;
제 1 도전형의 제 3 트랜지스터 및 제 1 도전형의 제 4 트랜지스터를 포함하는 차동 회로;
제 2 도전형의 제 5 트랜지스터 및 제 2 도전형의 제 6 트랜지스터를 포함하고, 제 5 트랜지스터의 게이트 전극 및 드레인 영역은 상호 접속되어 있는 전류 미러 회로;
차동 회로 및 제 1 전류원을 전기적으로 접속시키기 위한 제 1 도전형의 제 7 트랜지스터;
제 5 트랜지스터 및 제 2 전류원을 전기적으로 접속시키기 위한 제 2 도전형의 제 8 트랜지스터;
제 6 트랜지스터 및 제 3 전류원을 전기적으로 접속시키기 위한 제 2 도전형의 제 9 트랜지스터;
제 7, 제 8 및 제 9 트랜지스터의 게이트 전극에 전위를 공급하기 위한 전원부;
제 2 도전형의 리셋을 위한 제 1 트랜지스터; 및
제 1 도전형의 리셋을 위한 제 2 트랜지스터를 포함하며,
제 1 트랜지스터의 드레인 영역과 제 3 트랜지스터의 게이트 전극이 전기적으로 상호 접속되고,
제 2 트랜지스터의 드레인 영역과 제 4 트랜지스터의 게이트 전극이 전기적으로 상호 접속되고,
리셋을 위한 제 1 트랜지스터의 소스 영역은 제 7 및 제 8 트랜지스터의 소스 영역에 전기적으로 접속되고, 리셋을 위한 제 1 트랜지스터의 드레인 영역은 제 7 및 제 8 트랜지스터의 게이트 전극에 전기적으로 접속되고,
리셋을 위한 제 2 트랜지스터의 소스 영역은 제 9 트랜지스터의 소스 영역에 전기적으로 접속되고, 리셋을 위한 제 2 트랜지스터의 드레인 영역은 제 9 트랜지스터의 게이트 전극에 전기적으로 접속되고,
제 1 입력 신호는 제 1 트랜지스터를 통해 제 3 트랜지스터의 게이트 전극에 입력되고,
제 2 입력 신호는 제 2 트랜지스터를 통해 제 4 트랜지스터의 게이트 전극에 입력되고,
입력 신호의 전압 진폭이 변환되지 않는 기간 동안, 전류 공급은 리셋을 위한 제 1 및 제 2 트랜지스터에 입력된 리셋 신호에 의해, 제 7, 제 8 및 제 9 트랜지스터를 비도전 상태로 함으로써 차단되는 것을 특징으로 한다.
본 발명의 제 10 특징에 따르면, 레벨 시프터는 제 1 입력 신호가 낮은 전압 진폭을 갖는 신호이고, 제 2 입력 신호가 제 1 입력 신호의 진폭과 반대 위상의 낮은 전압 진폭을 갖는 신호인 것을 특징으로 한다.
본 발명의 제 11 특징에 따르면, 레벨 시프터는 제 1 입력 신호가 낮은 전압 진폭을 갖는 신호이고, 제 2 입력 신호가 제 1 입력 신호의 진폭의 범위에서 일정한 전위를 갖는 신호인 것을 특징으로 한다.
본 발명의 제 12 특징에 따르면, 레벨 시프터는 입력 신호의 전압 진폭이 5V 이하인 것을 특징으로 한다.
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바람직한 실시예들의 상세한 설명
도 1은 본 발명에 따른 레벨 시프터의 회로도이다. 여기서, GND(=0V), VDD1 및 VDD2는 전원 전위로서 사용되고, GND<VDD1<VDD2이다. 본 발명에 따른 레벨 시프터는 점선 프레임(150)으로 둘러싸인 전류 미러 회로, 점선 프레임(160)으로 둘러싸인 차동 회로, 점선 프레임(170)으로 둘러싸인 제 1 소스 추종기 회로, 점선 프레임(180)으로 둘러싸인 제 2 소스 추종기 회로, 및 전류원(109)을 포함한다. 전류 미러 회로(150) 및 차동 회로(160)는 신호의 전압 진폭을 변환시키기 위한 차동 증폭기 회로를 형성한다.
p-형 TFT(101)의 소스 영역 및 p-형 TFT(102)의 소스 영역은 전원 VDD2에 접속된다. p-형 TFT(101)의 게이트 전극 및 p-형 TFT(102)의 게이트 전극은 전기적으로 상호 접속되고, p-형 TFT(101)의 드레인 영역 및 n-형 TFT(103)의 드레인 영역에 전기적으로 접속된다. p-형 TFT(102)의 드레인 영역은 노드에서 n-형 TFT(103)의 드레인 영역에 전기적으로 접속되고, 출력(Out)이 얻어진다. n-형 TFT(103)의 소스 영역 및 n-형 TFT(104)의 소스 영역은 전류원(109)에 전기적으로 접속된다. 제 1 입력 신호(In1)는 n-형 TFT(105)의 소스 영역에 입력되지만, 제 2 입력 신호(In2)는 n-형 TFT(106)의 소스 영역에 입력된다. n-형 TFT(105)의 게이트 전극 및 드레인 영역 모두는 전류원(107) 및 n-형 TFT(103)의 게이트 전극에 전기적으로 접속된다. n-형 TFT(106)의 게이트 전극 및 드레인 영역 모두는 전류원(108) 및 n-형 TFT(104)의 게이트 전극에 전기적으로 접속된다.
본 발명에 따른 레벨 시프터의 기본적인 동작을 도 1 및 도 2의 a 내지 도 2의 d를 참조하여 아래 설명한다. 먼저, GND-VDD1의 진폭을 갖는 신호가 제 1 입력 단자(In1)에 입력된다. 일정한 전류가 전류원(109)으로부터 차동 회로부(160)에 공급된다. 한편, 제 1 및 제 2 소스 추종기 회로(170 및 180)에서, n-형 TFT(105)의 게이트 전극 및 드레인 영역은 상호 접속되고, n-형 TFT(106)의 게이트 전극 및 드레인 영역이 상호 접속된다. 따라서, 2개의 TFT(105 및 106) 모두는 포화 영역에서 작동한다. 따라서, VDD2와 제 1 입력 단자(In1) 간의 전압을 저항으로 분할함으로써 얻은 전위가 n-형 TFT(103)의 게이트 전극에 입력된다. 이러한 전위는 V103으로 나타낸다. 마찬가지로, 신호는 제 2 입력 단자(In2)로부터 입력된다. 제 1 입력 신호의 경우와 동일한 방식으로, VDD2와 제 2 입력 단자(In2) 간의 전압을 저항으로 분할함으로써 얻은 전위가 n-형 TFT(104)의 게이트 전극에 입력된다. 이러한 전위는 V104로 나타낸다.
전위 V103 및 V104는 도 2의 b에 도시된 바와 같다. 도 1에서 점선 프레임(150)으로 둘러싸인 전류 미러 회로 및 점선 프레임(160)으로 둘러싸인 차동 회로로 형성된 차동 증폭기 회로의 동작을 이하 설명한다. 차동 회로의 n-형 TFT(103)의 소스 영역과 n-형 TFT(104)의 소스 영역은 전류원(109)에 접속된다. 따라서, 일정한 전류가 2개의 TFT(103 및 104)를 통해 항상 통과한다. 여기서, 제 1 입력 신호가 Hi이고 제 2 입력 신호가 Lo일 때, V103>V104는 차동 회로에 입력된 전위에 대해 만족된다. 따라서, n-형 TFT(103)의 게이트-소스 전압은 커지지만, n-형 TFT(104)의 게이트-소스 전압은 낮아진다. 따라서, n-형 TFT(103)를 통한 전류 I103은 증가하지만, n-형 TFT(104)를 통한 전류 I104는 감소한다. 여기서, 전류 미러 회로는 I103과 동일한 전류가 p-형 TFT(101 및 102)를 통해 흐르게 한다. 따라서, I103과 I104 간의 차이와 동일한 전류가 출력 단자(Out)를 통해 흐른다.
제 1 입력 신호가 Hi이고 제 2 입력 신호가 Lo일 때, I103>I104이고, 따라서, 출력 단자는 전위를 더 크게 만드는 차동 회로에 의해 충전된다. 반대로, 제 1 입력 신호가 Lo이고, 제 2 입력 신호가 Hi일 때, 출력 단자의 전위는 더 낮아진다. 따라서, 도 2의 c에 도시된 펄스는 출력 단자에서 얻어진다. 이후, 후속 단계에서 버퍼 등을 출력 단자에 제공함으로써, 도 2의 d에 도시된 것과 같은 GND-VDD2의 진폭을 갖는 펄스가 얻어진다.
본 실시예의 입력 신호에 관하여, 제 1 입력 신호를 반전시킴으로써 얻어진 신호는 제 2 입력 신호이다. 그러나, 제 1 입력 신호와 제 2 입력 신호 간의 관계는 그것으로 제한되지 않는다. 도 2의 b에 도시된 바와 같이, 중요한 것은 제 1 입력 신호의 타이밍에서, 그 관계는 n-형 TFT(103 및 104)의 게이트 전극에 인가된 전위에 대해 만족되는 것보다 더 크다는 것이다.
또한, 동작을 설명할 목적으로 특정 전형적인 전류 미러 회로(150) 및 차동 회로(160)를 기재하였지만, 그의 회로 구조는 본 명세서에 도시되고 기재된 특정 구조로만 제한되지 않는다.
이하, 본 발명의 실시예들이 이하에 설명된다.
(실시예 1)
도 3은 본 발명에 따른 레벨 시프터의 일 실시예를 도시한다. 본 실시예의 설명에 포함된 시뮬레이션에서 GND(=0V), VDD1(=3V) 및 VDD2(=10V)가 전원 전위로서 사용된다.
본 실시예의 레벨 시프터는 점선 프레임(300)으로 둘러싸인 차동 증폭기 회로, 점선 프레임(320)으로 둘러싸인 제 1 소스 추종기 회로, 및 점선 프레임(330) 으로 둘러싸인 제 2 소스 추종기 회로를 갖는 레벨 시프터부 및 점선 프레임(350)으로 둘러싸인 전원부로 구성되어 있다.
먼저, 전원부의 구조를 설명한다. p-형 TFT(310)의 소스 영역, p-형 TFT(311)의 소스 영역 및 n-형 TFT(313)의 게이트 전극은 전원(VDD2)에 전기적으로 접속된다. n-형 TFT(312)의 소스 영역 및 n-형 TFT(313)의 소스 영역은 전원(GND)에 전기적으로 접속된다. n-형 TFT(313)의 드레인 영역은 p-형 TFT(311)의 드레인 영역에 전기적으로 접속되고, 또한, p-형 TFT(310)의 게이트 전극 및 α로 나타낸 노드에서 레벨 시프터부에 입력될 p-형 TFT(311)의 게이트 전극에 전기적으로 접속된다. n-형 TFT(312)의 드레인 영역은 p-형 TFT(310)의 드레인 영역 및 β로서 나타내어진 노드에서 레벨 시프터부에 입력될 p-형 TFT(312)의 게이트 전극에 전기적으로 접속된다.
다음으로, 레벨 시프터의 구조를 설명한다. 차동 증폭기 회로(300)에서, p-형 TFT(302)의 소스 영역 및 p-형 TFT(303)의 소스 영역은 전원(VDD2)에 전기적으로 접속된다. p-형 TFT(302)의 게이트 전극 및 p-형 TFT(303)의 게이트 전극은 전기적으로 상호 접속되고, p-형 TFT(302)의 드레인 영역 및 n-형 TFT(306)의 드레인 영역에 전기적으로 접속된다. p-형 TFT(303)의 드레인 영역은 노드에서 n-형 TFT(307)의 드레인 영역에 전기적으로 접속되고, 그로부터 버퍼(Buf.) 등을 통해 출력(Out)이 얻어진다. n-형 TFT(306)의 소스 영역 및 n-형 TFT(307)의 소스 영역은 n-형 TFT(309)의 드레인 영역에 전기적으로 접속된다. n-형 TFT(309)의 소스 영역은 전원(GND)에 전기적으로 접속된다. 노드 β에서 전위는 n-형 TFT(309)의 게이트 전극에 입력된다.
제 1 소스 추종기 회로(320)에서, p-형 TFT(301)의 소스 영역은 전원(VDD2)에 전기적으로 접속된다. 노드 α에서 전위는 p-형 TFT(301)의 게이트 전극에 입력된다. 한편, 제 1 입력 신호(In1)는 n-형 TFT(305)의 소스 영역으로부터 입력된다. n-형 TFT(305)의 드레인 영역 및 n-형 TFT(305)의 게이트 전극은 전기적으로 상호 접속되고, 또한, 노드에서 p-형 TFT(301)의 드레인 영역에 전기적으로 접속되고, 그 전위는 차동 증폭기 회로(300)에서 n-형 TFT(306)의 게이트 전극에 입력된다.
제 2 소스 추종기 회로(330)에서, p-형 TFT(304)의 소스 영역은 전원(VDD2)에 전기적으로 접속된다. 노드 α에서 전위는 p-형 TFT(304)의 게이트 전극에 입력된다. 한편, 제 1 입력 신호(In1)는 n-형 TFT(308)의 소스 영역으로부터 입력된다. n-형 TFT(308)의 드레인 영역 및 n-형 TFT(308)의 게이트 전극은 전기적으로 상호 접속되고, 또한, 노드에서 p-형 TFT(304)의 드레인 영역에 전기적으로 접속되고, 그 전위는 차동 증폭기 회로(300)에서 n-형 TFT(307)의 게이트 전극에 입력된다.
이하, 본 발명에 따른 레벨 시프터의 동작을 도 3 및 도4a 내지 도 4d를 참조하여 설명한다. 도 4a 내지 도 4d는 도 3에 도시된 회로에 관한 시뮬레이션 결과를 도시한다.
먼저, 전원부의 동작을 설명한다. VDD2는 n-형 TFT(313)의 게이트 전극에 입력되어 n-형 TFT(313)를 도전성으로 만든다. 이는 GND를 p-형 TFT(310)의 게이 트 전극 및 p-형 TFT(311)의 게이트 전극에 입력하여 p-형 TFT(310 및 311) 모두를 도전성으로 만든다. p-형 TFT(310)는 도전성이기 때문에, VDD2는 n-형 TFT(312)의 게이트 전극에 입력되어 n-형 TFT(312)를 도전성으로 만든다. 도 3에서, 노드 α에서 나타나는 전위는 GND보다 약간 더 크지만, 노드 β에서 나타나는 전위는 VDD2보다 약간 더 낮다. 설명을 위해, 전자의 전위는 이하 GND'라고 하고, 후자의 전위는 이하 VDD2'라고 한다.(시뮬레이션 결과 GND'=1.8V, VDD2'=6.8V)
다음으로, 레벨 시프터부의 동작을 설명한다. 상기 전원부로부터 출력된 VDD2'는 n-형 TFT(309)의 게이트 전극에 입력되어 n-형 TFT(309)를 도전성으로 만든다. 따라서, 전원(GND)은 n-형 TFT(306)의 소스 영역 및 n-형 TFT(307)의 소스 영역에 입력된다. 한편, 상기 전원부로부터 출력된 GND'는 p-형 TFT(301)의 게이트 전극 및 p-형 TFT(304)의 게이트 전극에 입력되어 p-형 TFT(301 및 304) 모두를 도전성으로 만든다. n-형 TFT(305)의 게이트 전극 및 n-형 TFT(305)의 드레인 영역은 상호 접속되고, n-형 TFT(308)의 게이트 전극 및 n-형 TFT(308)의 드레인 영역은 상호 접속되기 때문에, 2개의 TFT(305 및 308) 모두는 포화 영역에서 작동한다. 따라서, VDD2와 제 1 입력 신호(In1) 간의 전압을 p-형 TFT(301) 및 n-형 TFT(305)의 저항으로 분할함으로써 얻은 전위는 n-형 TFT(306)의 게이트 전극에 입력된다. 이러한 전위는 V306으로 나타낸다. 마찬가지로, VDD2와 제 2 입력 단자(In2) 간의 전압을 p-형 TFT(304) 및 n-형 TFT(308)의 저항으로 분할함으로써 얻은 전위는 n-형 TFT(307)의 게이트 전극에 입력된다. 이러한 전위는 V307로 나타낸다.
전위 V306 및 V307은 도 4b에 도시된 바와 같다. 점선 프레임(300)으로 둘러싸인 차동 증폭기 회로는 V306과 V307 간의 전위차를 증폭시키고 출력하는 기능을 갖는다. 따라서, 도 4c에 도시된 것과 같은 펄스는 출력 단자(Out)에서 얻어진다. 이후, 후속 단계에서 버퍼 등을 출력 단자에 제공함으로써, 도 4d에 도시된 것과 같은 GND-VDD2의 진폭을 갖는 펄스가 얻어진다.
비교를 위해, 도 4c 및 도 4d는 종래의 레벨 시프터에 의해 수행된 진폭 변환의 시뮬레이션 결과를 도시한다. 도 4c에 도시된 레벨 시프터의 출력은 더 이상 정상적인 파형을 유지하지 않는 것을 알 수 있다. 도 4d에 도시된 버퍼 출력에 관하여, 0V 내지 10V의 전압 진폭이 달성되었지만, 본 발명에 따른 레벨 시프터에 비해, 도 4d에 도시된 종래의 레벨 시프터의 출력은 입력 신호에 관하여 크게 지연되는 것을 알 수 있다. 상기한 바와 같이, 본 발명에 따른 레벨 시프터는 종래의 레벨 시프터와 상이한 통상의 진폭 변환을 수행할 수 있다.
이 실시예에 따른 도 3에서, TFT(305 및 308)는 n-형 TFT이지만, TFT(305 및 308)는 p-형 TFT일 수 있고, TFT(305 및 308)의 게이트 전극 및 드레인 영역은 입력 단자(In1 또는 In2)에 접속될 수 있으며, TFT(305 및 308)의 소스 영역은 TFT(301 및 304)의 드레인 영역 및 차동 회로의 입력부에 접속될 수 있다.
(실시예 2)
실시예 1에서, 신호의 진폭은 낮은 전압측(GND)을 고정시키고, VDD1로부터 높은 전압측을 VDD2로 변환시킴으로써 변환된다. 본 실시예에서, 높은 전압측을 고정시키고 낮은 전압측을 변환시킴으로써 신호의 진폭을 변환시키도록 구성된 레벨 시프터를 설명한다. 여기서, GND, VDD3 및 VDD4가 전력 전위로서 사용되고, VDD4<VDD3<GND이다. 본 실시예의 설명에 포함된 시뮬레이션에서 GND(=0V), VDD3(=-3V) 및 VDD4(=-10V)가 전원 전위로서 사용된다.
도 5는 본 실시예의 레벨 시프터의 회로 구조를 도시한다. 본 실시예의 레벨 시프터를 형성하는 TFT의 극성은 도 3에 도시된 레벨 시프터를 형성하는 TFT의 극성과 반대이다. 본 실시예에서, 전원(VDD4)은 도 3에서 전원(VDD2)이 접속된 위치에 접속된다. 이러한 레벨 시프터는 VDD3-GND의 전압 진폭을 갖는 입력 신호를 VDD4-GND의 전압 진폭을 갖는 출력 신호로 변환시킨다.
이하, 본 발명에 따른 레벨 시프터의 동작을 도 5 및 도 6을 참조하여 설명한다. 도 6은 도 6에 도시된 회로에 관한 시뮬레이션 결과를 도시한다. 도 5에서, 점선 프레임(550)으로 둘러싸인 전원부, 및 차동 증폭기 회로(500) 및 소스 추종기 회로(520 및 530)를 갖는 레벨 시프터부가 각각 기재되어 있다.
먼저, 전원부를 설명한다. VDD4는 p-형 TFT(513)의 게이트 전극에 입력되어 p-형 TFT(513)를 도전성으로 만든다. 따라서, GND는 n-형 TFT(510)의 게이트 전극 및 n-형 TFT(511)의 게이트 전극에 입력되어 n-형 TFT(510 및 511) 모두를 도전성으로 만든다. n-형 TFT(510)는 도전성이기 때문에, VDD4는 p-형 TFT(512)의 게이트 전극에 입력되어 p-형 TFT(512)를 도전성으로 만든다. 도 5에서, 노드 α에서 나타나는 전위는 GND보다 약간 더 낮지만, 노드 β에서 나타나는 전위는 VDD4보다 약간 더 높다. 설명을 위해, 전자의 전위는 이하 GND"라고 하고, 후자의 전위는 이하 VDD4'라고 한다.(시뮬레이션 결과 GND"=-3.6V, VDD4'=-8.1V)
다음으로, 레벨 시프터부를 설명한다. 먼저, 도 5에서 제 3 신호 및 제 4 신호가 In3 및 In4 각각으로부터 입력된다. 한편, 상기 전원부로부터 출력된 VDD4'는 p-형 TFT(509)의 게이트 전극에 입력되어 p-형 TFT(509)를 도전성으로 만든다. 따라서, 전원(GND)은 p-형 TFT(506)의 소스 영역 및 p-형 TFT(507)의 소스 영역에 입력된다. 한편, 상기 전원부로부터 출력된 GND"는 n-형 TFT(501)의 게이트 전극 및 n-형 TFT(504)의 게이트 전극에 입력되어 n-형 TFT(501 및 504) 모두를 도전성으로 만든다. p-형 TFT(505)의 게이트 전극 및 드레인 영역은 상호 접속되고, p-형 TFT(508)의 게이트 전극 및 드레인 영역은 상호 접속되기 때문에, 2개의 TFT(505 및 508) 모두는 포화 영역에서 작동한다. 따라서, VDD4와 제 3 입력 신호(In3) 간의 전압을 n-형 TFT(501) 및 p-형 TFT(505)의 저항으로 분할함으로써 얻은 전위는 p-형 TFT(506)의 게이트 전극에 입력된다. 이러한 전위는 V506으로 나타낸다. 마찬가지로, VDD4와 제 4 입력 단자(In4) 간의 전압을 n-형 TFT(504) 및 p-형 TFT(508)의 저항으로 분할함으로써 얻은 전위는 p-형 TFT(507)의 게이트 전극에 입력된다. 이러한 전위는 V507로 나타낸다.
전위 V506 및 V507은 도 6b에 도시된 바와 같다. 점선 프레임(500)으로 둘러싸인 차동 증폭기 회로는 V506과 V507 간의 전위차를 증폭시키고 출력하는 기능을 갖는다. 따라서, 도 6c에 도시된 것과 같은 펄스는 출력 단자(Out)에서 얻어진다. 이후, 후속 단계에서 버퍼 등을 출력 단자에 제공함으로써, 도 6d에 도시된 것과 같은 GND-VDD4의 진폭을 갖는 펄스가 얻어진다.
본 실시예에 따른 도 5에서, TFT(505 및 508)는 p-형 TFT이지만, TFT(505 및 508)는 n-형 TFT일 수 있고, TFT(505 및 508)의 게이트 전극 및 드레인 영역은 입력 단자(In3 또는 In4)에 접속되고, TFT(505 및 508)의 소스 영역은 TFT(501 및 504)의 드레인 영역 및 차동 회로의 입력부에 접속될 수 있다.
(실시예 3)
실시예 1 및 2에 설명된 본 발명에 따른 레벨 시프터 각각은 2개의 입력 단자 및 1개의 출력 단자를 갖지만, 레벨 시프터는 유사한 회로를 사용하면서 1개의 입력 단자 및 1개의 출력 단자를 가질 수 있다. 본 실시예에서, GND-VDD1을 전압 진폭을 갖는 신호를 GND-VDD2의 전압 진폭을 갖는 신호로 변환시키기 위해 1개의 입력 단자 및 1개의 출력 단자를 갖는 레벨 시프터를 실시예로서 설명한다.
도 7은 1개의 입력 단자 및 1개의 출력 단자를 갖는 전형적인 레벨 시프터를 도시한다. 실시예 1에서 제 2 신호(In2)가 입력되는 단자가 본 실시예에서 전원(Vref)에 접속되는 것을 제외하고는, 본 실시예의 레벨 시프터와 실시예 1의 레벨 시프터 사이에 회로 구조의 차이는 없다. 여기서, GND(=0V), VDD1(=3V), VDD2(=10V) 및 Vref(=1.5V)가 전원 전위로서 사용된다. Vref의 전위는 입력 신호(In)의 진폭의 범위에 속하는 것이 바람직하다. 본 실시예에서, Vref의 전위는, 예를 들면, GND(=0V)와 VDD1(=3V) 사이의 중간 값이 되도록 설정된다.
이하, 본 발명에 따른 레벨 시프터의 동작을 도 7 및 도 8a 내지 도 8d를 참 조하여 설명한다. 도 8a 내지 도 8d는 도 7에 도시된 회로에 관한 시뮬레이션 결과를 도시한다. 도 7에서, 점선 프레임(750)으로 둘러싸인 전원부, 및 차동 증폭기 회로(700) 및 소스 추종기 회로(720 및 730)를 갖는 레벨 시프터부가 각각 설명된다.
먼저, 전원부의 동작을 설명한다. VDD2(=10V)는 n-형 TFT(713)의 게이트 전극에 입력되어 n-형 TFT(713)를 도전성으로 만든다. 따라서, GND(=0V)는 p-형 TFT(710)의 게이트 전극 및 p-형 TFT(711)의 게이트 전극에 입력되어 p-형 TFT(710 및 711) 모두를 도전성으로 만든다. p-형 TFT(710)는 도전성이기 때문에, VDD2(=10V)는 n-형 TFT(712)의 게이트 전극에 입력되어 n-형 TFT(712)를 도전성으로 만든다. 따라서, 도 5에서, 노드 α에서 나타나는 전위는 GND보다 약간 더 지만, 노드 β에서 나타나는 전위는 VDD2보다 약간 더 낮다. 설명을 위해, 전자의 전위는 이하 GND'라고 하고, 후자의 전위는 이하 VDD2'라고 한다.(시뮬레이션 결과 GND'=1.8V, VDD2'=6.8V)
다음으로, 레벨 시프터부의 동작을 설명한다. 상기 전원부로부터 출력된 VDD2'는 n-형 TFT(709)의 게이트 전극에 입력되어 n-형 TFT(709)를 도전성으로 만든다. 따라서, n-형 TFT(706)의 소스 영역 및 n-형 TFT(707)의 소스 영역은 전원(GND)에 전기적으로 접속된다. 한편, 상기 전원부로부터 출력된 GND'는 p-형 TFT(701)의 게이트 전극 및 p-형 TFT(704)의 게이트 전극에 입력되어 p-형 TFT(701 및 704) 모두를 도전성으로 만든다. n-형 TFT(705)의 게이트 전극 및 드레인 영역은 상호 접속되고, n-형 TFT(708)의 게이트 전극 및 n-형 TFT(308)의 드레인 영역은 상호 접속되기 때문에, 2개의 TFT(705 및 708) 모두는 포화 영역에서 작동한다. 따라서, VDD2와 제 1 입력 신호(In) 간의 전압을 p-형 TFT(701) 및 n-형 TFT(705)의 저항으로 분할함으로써 얻은 전위는 n-형 TFT(706)의 게이트 전극에 입력된다. 이러한 전위는 V706으로 나타낸다. 마찬가지로, VDD2와 제 2 입력 신호(Inb) 간의 전압을 p-형 TFT(704) 및 n-형 TFT(708)의 저항으로 분할함으로써 얻은 전위는 n-형 TFT(707)의 게이트 전극에 입력된다. 이러한 전위는 V707로 나타낸다.
여기서, 전위 V706과 V707 간의 관계를 검토한다. 먼저, VDD2(=10V)와 Vref(=1.5V) 간의 전압이 일정하기 때문에, V707 역시 일정한 전위이다. 한편, 도 8a 및 도 8b에 도시된 바와 같이, 입력 신호(In)의 전위가 Hi일 때 V706(=3V)과 입력 신호(In)의 전위가 Lo일 때 V706(=0V)은 서로 상이하다. 다음에, V706과 V707 간의 관계를 상기 2가지 경우에 관하여 설명한다.
(1) Hi가 입력 신호(In)로서 입력될 때
이 경우, V705는 VDD2(=10V)와 VDD1(=3V) 간의 전압을 p-형 TFT(701) 및 n-형 TFT(705)의 저항으로 분할함으로써 얻어진 전위이다. GND(=0V)<Vref(=1.5V) <VDD1(=3V)이기 때문에, 이는 V706>V707에 따른다(도 8b).
(2) Lo가 입력 신호(In)로서 입력될 때
이 경우, V705는 VDD2(=10V)와 GND(=0V) 간의 전압을 p-형 TFT(701) 및 n-형 TFT(705)의 저항으로 분할함으로써 얻어진 전위이다. 상기 (1)의 경우와 마찬가지 로, GND(=0V)<Vref(=1.5V)<VDD1(=3V)이기 때문에, 이는 V706<V707에 따른다(도 8b).
따라서, 도 8c에 도시된 것과 같은 펄스는 출력 단자(Out)에서 얻어진다. 이후, 후속 단계에서 버퍼 등을 출력 단자에 제공함으로써, 도 8d에 도시된 것과 같은 GND-VDD2의 진폭을 갖는 펄스가 얻어진다.
본 실시예에 따른 도 7에서, TFT(705 및 708)는 n-형 TFT이지만, TFT(705 및 708)는 p-형 TFT일 수 있고, TFT(705 및 708)의 게이트 전극 및 드레인 영역은 입력 단자(In) 또는 Vref에 접속되고, TFT(705 및 708)의 소스 영역은 TFT(701 및 704)의 드레인 영역 및 차동 회로의 입력부에 접속될 수 있다.
(실시예 4)
실시예 4에서, 구동 회로부의 TFT들을 동시에 제조하는 방법이 그의 픽셀부 및 주변부에 제공된다(소스 신호선 구동 회로 및 게이트 신호선 구동 회로). 그러나, 그 설명을 확대시키기 위해, 구동 회로를 위한 기본 회로인 CMOS 회로를 도면에 나타낸다.
먼저, 도 9a에 나타낸 바와 같이, 산화규소 막, 질화규소 막 또는 옥시질화규소 막 등의 절연막으로 제조된 기저막(5002)이 바륨 보로실리케이트 유리(barium borosilicate glass) 또는 알루미노 보로실리케이트 유리, 전형적으로 코닝사(Corining Inc.)의 #7059 유리 또는 #1737 유리 등의 유리로 제조한 기판(5001) 상에 형성된다. 예를 들면, 플라즈마 CVD법에 의해 SiH4, NH3 및 N2O로 제조된 옥시질화규소 막(5002a)은 10 내지 200nm(바람직하게는 50 내지 100nm) 두께로 형성되고, SiH4 및 N2O로 제조된 수소 첨가된 옥시질화규소 막(5002b)은 50 내지 200nm(바람직하게는 100 내지 150nm) 두께로 형성되어 적층 구조를 형성한다. 실시예 4에서, 기저막(5002)은 2층 구조로 나타냈지만, 기저막은 상기 절연막의 단층 막 또는 2층 이상의 적층 구조로 형성될 수 있다.
섬-형상(island-like) 반도체막들(5003 내지 5006)은 비정질 구조를 갖는 반도체막 상에서 레이저 결정화법을 사용함으로써 또는 공지될 열 결정화법을 사용함으로써 제조된 결정질 반도체막으로 형성된다. 섬-형상 반도체막(5003 내지 5006)의 두께는 25 내지 80nm(바람직하게는 30 내지 60nm)로 설정된다. 결정질 반도체막 재료에 대한 제한은 없지만, 규소 또는 규소 게르마늄(SiGe) 합금으로 막을 형성하는 것이 바람직하다.
펄스 발진형 또는 연속 방출형 엑시머 레이저, YAG 레이저, 또는 YVO4 레이저 등의 레이저가 레이저 결정화법에서 결정질 반도체막을 제조하기 위해 사용된다. 레이저 발진기로부터 방출된 레이저 광선을 광학 시스템에 의해 선형 형상으로 집중시키고 이어서 광선을 반도체막에 조사하는 방법은 이들 유형의 레이저가 사용될 때 사용될 수 있다. 결정화 조건은 조작자 의해 적절히 선택될 수 있지만, 펄스 발진 주파수는 30Hz로 설정되고, 레이저 에너지 밀도는 엑시머 레이저를 사용할 때 100 내지 400mJ/cm2(전형적으로 200 내지 300mJ/cm2)로 설정된다. 또한, YAG 레이저를 사용할 때 제 2 고조파가 이용되고, 펄스 발진 주파수는 1 내지 10kHz로 설정되고, 레이저 에너지 밀도는 300 내지 600mJ/cm2(전형적으로 350 내지 500mJ/cm2)로 설정될 수 있다. 100 내지 1000㎛, 예를 들면, 400㎛ 폭을 갖는 선형 형상으로 집중된 레이저 광선은 기판의 전체 표면상에 조사된다. 이는 80 내지 98%의 중첩비로 수행된다.
다음으로, 섬-형상 반도체막(5003 내지 5006)을 커버하는 게이트 절연막(5007)이 형성된다. 게이트 절연막(5007)은 플라즈마 CVD법 또는 스퍼터링법에 의해 40 내지 150nm 두께로 규소를 함유하는 절연막으로 형성된다. 120nm 두께의 옥시질화규소 막이 실시예 4에서 형성된다. 게이트 절연막은 그러한 옥시질화규소 막으로 제한되지 않고, 물론, 규소를 함유하는 다른 절연막이 단일층에 또는 적층 구조로 사용될 수도 있다. 예를 들면, 산화규소 막을 사용할 때, 그것은 300 내지 400℃로 설정된 기판 온도, 40Pa의 반응 압력에서 TEOS(테트라에틸 오르토실리케이트(tetraethyl orthosilicate))와 O2의 혼합물을 사용하는 플라즈마 CVD법에 의해서 및 0.5 내지 0.8W/cm2의 전력 밀도에 따라 고주파수(13.56MHz)로 방전시킴으로써 형성될 수 있다. 게이트 절연막으로서 이와 같이 제조된 산화규소 막의 양호한 특성은 순차로 400 내지 500℃에서 열적 어닐링을 수행함으로써 얻어질 수 있다.
이어서, 제 1 도전막(5008) 및 제 2 도전막(5009)이 게이트 전극을 형성하기 위해 게이트 절연막(5007) 상에 형성된다. 실시예 4에서, 제 1 도전막(5008)은 Ta로부터 50 내지 100nm 두께로 형성되고, 제 2 도전막(5009)은 W로부터 100 내지 300nm 두께로 형성된다.
Ta 막은 스퍼터링에 의해 형성되고, Ta 타겟의 스퍼터링은 Ar을 사용함으로써 수행된다. 적절한 양의 Xe 또는 Kr이 스퍼터링하는 동안 Ar에 부가되는 경우, Ta 막의 내부 응력은 완화될 것이고, 막 박리가 방지될 수 있다. α위상 Ta 막의 저항력은 20μΩcm의 치수이고, 이 Ta 막은 게이트 전극으로 사용될 수 있지만, β위상 Ta 막의 저항력은 180μΩcm의 치수이고, 이 Ta 막은 게이트 전극으로 부적절하다. α위상 Ta 막은 α위상 Ta와 근사하는 결정 구조를 갖는 질화탄탈 막이 α위상 Ta 막을 형성하기 위해 Ta에 대한 기초로서 10 내지 50nm 두께로 형성되는 경우에 용이하게 얻어질 수 있다.
W 막은 타겟으로서 W를 사용하여 스퍼터링함으로써 형성된다. W 막은 육불화텅스텐(WF6)을 사용하는 열적 CVD법에 의해 형성될 수도 있다. 어느 것이 사용되든지 간에, 게이트 전극으로서 그것을 사용하기 위해 막의 저항을 반드시 낮게 만들어야 하고, W 막의 저항력은 20μΩcm 이하로 설정되는 것이 바람직하다. 저항력은 W 막의 결정을 확대시킴으로써 저하될 수 있지만, W 막 내의 산소와 같은 많은 불순물 원소들이 존재하는 경우, 결정화는 억제되고, 막은 큰 저항을 갖게 된다. 따라서, 99.9999% 또는 99.99%의 순도를 갖는 W 타겟이 스퍼터링에 사용된다. 또한, 가스상(gas phase) 내부로부터 어떠한 불순물도 막 형성시에 도입되지 않도록 충분히 조심하면서 W 막을 형성함으로써, 9 내지 20μΩcm의 저항력이 얻어질 수 있다.
제 1 도전막(5008) 및 제 2 도전막(5009)은 Ta 및 W로부터 각각 형성되었지만, 실시예 4에서, 도전막들은 이들로만 제한되지 않는다. 제 1 도전막(5008) 및 제 2 도전막(5009) 모두는 Ta, W, Ti, Mo, Al 및 Cu로 구성된 그룹 또는 이들 원소중의 하나를 그의 주성분으로서 갖는 합금 재료 또는 화학적 화합물로부터 선택된 원소로부터 형성될 수도 있다. 또한, 인 등의 불순물이 도핑된 반도체막, 전형적으로 폴리실리콘 막이 사용될 수도 있다. 실시예 4에 설명된 것 이외의 바람직한 조합의 예로는 질화탄탈(TaN)로 형성된 제 1 도전막(5008) 및 W로 형성된 제 2 도전막(5009); 질화탄탈(TaN)로 형성된 제 1 도전막(5008) 및 Al로 형성된 제 2 도전막(5009); 및 질화탄탈(TaN)로 형성된 제 1 도전막(5008) 및 Cu로 형성된 제 2 도전막(5009)을 들 수 있다.
다음으로, 마스크(5010)가 레지스트로 형성되고, 제 1 에칭 공정은 전극 및 배선을 형성하기 위해 수행된다. ICP(유도적으로 결합된 플라즈마) 에칭법이 실시예 4에 사용되었다. CF4 및 Cl2의 가스 혼합물이 에칭 가스로서 사용되고, 플라즈마는 500W RF 전력(13.56MHz)을 1Pa에서 코일형 전극에 인가함으로써 발생된다. 100W RF 전력(13.56MHz) 역시 기판측(시험편 단계)에 인가되고, 네거티브 자기-바이어스 전압을 효과적으로 인가한다. W 막 및 Ta 막은 모두 CF4 및 Cl2가 혼합될 때 동일한 순서로 에칭된다.
제 1 도전층 및 제 2 도전층의 에지부는 적절한 레지스트 마스크 형상을 사용함으로써 상기 에칭 조건에 따라 기판측에 인가된 바이어스 전압의 영향에 따라 테이퍼된 형상으로 제조된다. 테이퍼부의 각은 15 내지 45°이다. 에칭 시간은 게이트 절연막 상에서 임의의 잔류물 없이 에칭을 수행하기 위해 대략 10 내지 20% 정도 증가할 수 있다. W 막에 대한 옥시질화규소 막의 선택성은 2 내지 4(전형적으로 3)이고, 따라서 옥시질화규소 막의 노출된 표면에서 대략 20 내지 50nm가 이러한 오버-에칭공정에 의해 에칭된다. 제 1 형상의 도전층(5011 내지 5016)(제 1 도전층(5011a 내지 5016a) 및 제 2 도전층(5011b 내지 5016b))은 제 1 에칭 공정에 의해 제 1 도전층 및 제 2 도전층으로부터 형성된다. 이러한 시점에서, 제 1 형상의 도전층(5011 내지 5016)으로 커버되지 않는 게이트 절연막(5007)의 영역은 에칭에 의해 약 20 내지 50nm만큼 얇아진다(도 9a).
이어서, 제 1 도핑 공정은 n-형 도전성을 부여하기 위해 불순물 원소를 부가하도록 수행된다. 도핑은 이온 도핑법 또는 이온 주입법에 의해 수행될 수 있다. 이온 도핑법의 조건은 도우즈(dosage)가 1x1013 내지 5x1014 atoms/cm2이고, 가속 전압이 60 내지 100keV라는 것이다. n-형 도전성을 부여하기 위한 불순물 원소로서, I5족에 속하는 원소, 전형적으로, 인(P) 또는 비소(As)가 사용되지만, 여기서는 인이 사용된다. 이 경우, 도전층(5011 내지 5016)은 n-형 도전성을 부여하기 위해 불순물 원소에 대한 마스크가 되고, 제 1 불순물 영역(5017 내지 5020)은 자기-정렬 방식으로 형성된다. 1x1020 내지 1x1021 atoms/cm3의 농도 범위에서 n-형 도전성을 부여하기 위한 불순물 원소는 제 1 불순물 영역(5017 내지 5020)에 부가된다(도 9의 b).
다음으로, 도 9c에 나타낸 바와 같이, 제 2 에칭 공정은 레지스트 마스크를 제거하지 않고 수행된다. CF4, Cl2 및 O2의 혼합물의 에칭 가스가 사용되고, W 막이 선택적으로 에칭된다. 이 시점에서, 제 2 형상의 도전층(5021 내지 5026)(제 1 도전층(5021a 내지 5026a) 및 제 2 도전층(5012b 내지 5026b))이 제 2 에칭 공정에 의해 형성된다. 제 2 형상의 도전층(5021 내지 5026)으로 커버되지 않는 게이트 절연막(5007)의 영역들은 에칭에 의해 약 20 내지 50nm만큼 얇아진다.
CF4 및 Cl2의 혼합 가스에 의한 W 막 또는 Ta 막의 에칭 반응은 발생된 라디칼 또는 이온 종들 및 반응 생성물의 증기압으로부터 추측할 수 있다. W 및 Ta의 불화물 및 염화물의 증기압이 서로 비교될 때, W의 불화물중 WF6의 증기압이 극단적으로 크고, 기타 WCl5, TaF5 및 TaCl5는 거의 동일한 증기압을 갖는다. 따라서, CF4 및 Cl2의 혼합 가스 중에서, W 막 및 Ta 막 모두가 에칭된다. 그러나, 적절한 양의 O2가 이 혼합 가스에 부가될 때, CF4 및 O2는 서로 반응하여 CO 및 F를 형성하고, 많은 F 라디칼 또는 F 이온들이 발생된다. 결과적으로, 큰 불화물 증기압을 갖는 W 막의 에칭율이 증가된다. 한편, Ta에 관하여, F가 증가되더라도, 에칭율의 증가는 비교적 적다. 반면에, Ta는 W에 비해 용이하게 산화되기 때문에, Ta의 표면은 O2를 부가함으로써 산화된다. Ta의 산화물은 불소 또는 염소와 반응하지 않고, Ta 막의 에칭율은 더욱 감소된다. 따라서, W 막과 Ta 막의 에칭율 간의 차이를 낼 수 있고, W 막의 에칭율을 Ta 막의 그것보다 크게 만들 수 있다.
이어서, 도 10의 a에 도시된 바와 같이, 제 2 도핑 공정이 수행된다. 이러한 경우에, 도우즈는 큰 가속 전압 조건하에서 제 1 도핑 공정보다 낮아지고, n-형 도전성을 부여하기 위한 불순물 요소가 도핑된다. 예를 들면, 공정은 70 내지 120keV로 설정된 가속 전압에 의해 1x1013 atoms/cm2의 도우즈로 수행됨으로써, 새로운 불순물 영역이 도 9의 b의 섬-형상 반도체층들 내로 형성되는 제 1 불순물 영역 내부에 형성된다. 도핑은 제 2 형상의 도전층(5021 내지 5026)이 불순물 원소에 대한 마스크로서 사용되고, 불순물 원소가 제 1 도전층(5021a 내지 5026a) 아래 영역에 역시 부가되도록 수행된다. 이러한 방식으로, 제 2 불순물 영역(5027 내지 5031)이 형성된다. 제 2 불순물 영역(5027 내지 5031)에 부가된 인(P)의 농도는 제 1 도전층(5021a 내지 5026a)의 테이퍼된 부분의 두께에 따라 완만한 농도 변화도를 갖는다. 제 1 도전층(5021a 내지 5026a)의 테이퍼된 부분과 중첩되는 반도체층에서, 불순물 원소의 농도는 제 1 도전층(5021a 내지 5026a)의 테이퍼된 부분의 단부로부터 내부 쪽으로 약간 하강하지만, 농도는 거의 동일한 레벨을 유지하는 것에 유의하자.
도 10의 b에 도시된 바와 같이, 제 3 에칭 공정이 수행된다. 이는 CHF6의 에칭 가스에 의해 반응성 이온 에칭법(RIE법)을 사용함으로써 수행된다. 제 1 도전층(5021a 내지 5026a)의 테이퍼된 부분은 부분적으로 에칭되고, 제 1 도전층들이 반도체층과 중첩되는 영역은 제 3 에칭 공정에 의해 감소된다. 제 3 형상의 도전층(5032 내지 5037)(제 1 도전층(5032a 내지 5037a) 및 제 2 도전층(5032b 내지 5037b))이 형성된다. 이 시점에서, 제 3 형상의 도전층(5032 내지 5037)으로 커버되지 않는 게이트 절연막(5007)의 영역들은 에칭에 의해 약 20 내지 50nm만큼 얇아 진다.
제 3 에칭 공정에 의해, 제 2 불순물 영역(5027 내지 5031)의 경우에, 제 2 불순물 영역(5027a 내지 5031a)은 제 1 도전층(5032a 내지 5037a) 및 제 1 불순물 영역과 제 2 불순물 영역 사이의 제 3 불순물 영역(5027b 내지 5231b)과 중첩한다.
이어서, 도 10의 c에 도시된 바와 같이, 제 1 도전형과 반대의 도전성을 갖는 제 4 불순물 영역(5039 내지 5044)은 p-채널 TFT를 형성하는 섬-형상 반도체층(5004)에 형성된다. 이 시점에서, n-채널 TFT를 형성하고, 섬-형상 반도체층(5003, 5005), 보유 커패시터부(5006) 및 배선부(5034)의 전체 표면은 레지스트 마스크(5038)로 커버된다. 불순물 영역(5039 내지 5044)에 인이 각각 상이한 농도로 부가된다. 이들 영역은 디보레인(B2H4)을 사용하는 이온 도핑법에 의해 형성되고, 불순물 농도는 임의의 영역에서 2x1020 내지 2x1021 atoms/cm3으로 이루어진다.
이에 이르는 단계들에 의해, 불순물 영역들은 각각의 섬-형상 반도체층들에 형성된다. 섬-형상 반도체층들과 중첩하는 제 3 형상의 반도체층(5032, 5033, 5035 및 5036)은 게이트 전극으로서 기능한다. 참조번호 5034는 섬-형상 소스 신호선으로서 기능한다. 참조 번호 5037은 커패시터 배선으로서 기능한다.
레지스트 마스크(5038)가 제거된 후, 도전형을 제어할 목적으로 각각의 섬-형상 반도체층에 불순물 원소를 활성화시키는 단계가 부가된다. 이 단계는 노 어닐링 오븐을 사용하는 열적 어닐링법에 의해 수행된다. 또한, 레이저 어닐링법 또 는 고속 열적 어닐링법(RTA법)이 적용될 수 있다. 열적 어닐링법은 400 내지 700℃에서, 전형적으로 500 내지 600℃에서 1ppm 이하, 바람직하게는 0.1ppm 이하의 산소 농도를 갖는 질소 분위기에서 수행된다. 실시예 4에서, 열처리는 500℃에서 4시간 동안 수행된다. 그러나, 제 3 도전층(5037 내지 5042)으로 사용된 배선 재료가 열에 약한 경우에, 배선 등을 보호하기 위해 층간 절연막(그의 주성분으로서 규소를 함유함)이 형성된 후에 활성화가 수행되는 것이 바람직하다.
또한, 300 내지 450℃에서 1 내지 12시간 동안 이루어지는 열처리는 3 내지 100% 수소를 함유하는 분위기에서 수행되고, 섬-형상 반도체층에 수소를 첨가시키는 단계가 수행된다. 이 단계는 열적으로 여기된 수소에 의해 반도체층 내의 댕글링 본드(dangling bond)를 종료시키는 단계이다. 수소 첨가를 위한 또 다른 수단으로서, 플라즈마 수소 첨가(플라즈마에 의해 여기된 수소를 사용함)가 수행될 수 있다.
다음으로, 옥시질화규소 막의 제 1 층간 절연막(5045)은 100 내지 200nm 두께로 형성된다. 이어서, 유기 절연 재료의 제 2 층간 절연막(5046)이 그 위에 형성된다. 그 후, 에칭이 수행되어 접촉홀들(contact holes)을 형성한다.
이어서, 구동 회로부에서, 섬-형상 반도체층의 소스 영역들을 접촉시키는 소스 배선(5047 및 5048) 및 섬-형상 반도체층의 드레인 영역들을 접촉시키는 드레인 배선(5049)이 형성된다. 픽셀부에서, 접속 전극(5050) 및 픽셀 전극(5051 및 5052)이 형성된다(도 11의 a). 접속 전극(5050)은 소스 신호선(5034)과 픽셀 TFT 사이의 전기적 접속을 허용한다. 픽셀 전극(5052)과 저장 커패시터는 인접한 픽셀 로 이루어지는 것에 유의해야 한다.
상기한 바와 같이, n-형 TFT 및 p-형 TFT를 갖는 구동 회로 및 픽셀 TFT 및 저장 커패시터를 갖는 픽셀부가 하나의 기판 상에 형성될 수 있다. 그러한 기판은 본 명세서에서 액티브 매트릭스 기판이라고 한다.
본 실시예에서, 픽셀 전극들의 각각의 단부는 블랙 매트릭스를 사용하지 않고 픽셀 전극들 사이의 광선 공간을 차폐할 목적으로 신호선들과 주사선들을 중첩시키도록 배열된다.
또한, 본 실시예에 기재된 공정에 따라, 액티브 매트릭스 기판을 제조하는 데 필요한 포토마스크들의 수는 5로 설정될 수 있다(섬-형상 반도체층을 위한 패턴, 제 1 배선(주사선, 신호선 및 커패시터 배선)을 위한 패턴, p-채널 영역을 위한 마스크 패턴, 접촉홀을 위한 패턴, 및 제 2 배선(픽셀 전극 및 접속 전극을 포함함)을 위한 패턴). 결과적으로, 공정이 단축될 수 있고, 제조 단가가 절감될 수 있고, 수율이 개선될 수 있다.
다음으로, 도 11의 a에 도시된 것과 같은 액티브 매트릭스 기판이 얻어진 후, 배향 막(5035)이 액티브 매트릭스 기판 상에 형성되고, 연마 처리가 수행된다.
한편, 대향 기판(5054)이 제조된다. 색 필터층들(5055 내지 5057) 및 오버코팅층(5058)이 대향 기판(5054) 상에 형성된다. 컬러 필터층은 적색 필터층(5055) 및 청색 필터층(5056)이 차광막으로서 작용하도록 TFT 위에 중첩되어 구성된다. TFT, 접속 전극 및 픽셀 전극들 사이의 최소한의 공간에서 광선을 반드시 차단시켜야 하기 때문에, 적색 필터 및 청색 필터는 이들 공간이 광선으로부터 차폐되도록 중첩하게 배열되는 것이 바람직하다.
적색 필터(5055), 청색 필터(5056) 및 녹색 필터(5057)는 스페이서를 형성하기 위해 접속 전극(5050)과 정렬하도록 중첩된다. 각각의 컬러 필터는 아크릴계 수지에 적절한 안료를 혼합함으로써 1 내지 3㎛ 두께로 형성된다. 이들 컬러 필터들은 마스크를 사용하여 미리 결정된 패턴으로 감광성 재료로부터 형성될 수 있다. 1 내지 4㎛의 코팅층(5058)의 두께를 고려하면, 스페이서의 높이는 2 내지 7㎛, 바람직하게는 4 내지 6㎛로 될 수 있다. 이러한 높이는 액티브 매트릭스 기판 및 대향 기판이 서로 고착될 때 갭을 형성한다. 코팅층(5058)은 폴리이미드 수지 또는 아크릴계 수지 등의 광경화성 또는 열경화성 유기 수지 재료로 형성된다.
스페이서의 배치는 임의로 결정될 수 있다. 예를 들면, 도 11의 b에 도시된 바와 같이, 스페이서는 접속 전극(5050)과 정렬하도록 대향 기판(5054) 상에 배열될 수 있다. 또는, 스페이서는 구동 회로부의 TFT와 정렬하도록 대향 기판(5054) 상에 배열될 수 있다. 그러한 스페이서는 구동 회로부의 전체 표면 상으로 배열될 수 있거나, 또는 소스 배선 및 드레인 배선을 커버하도록 배열될 수 있다.
코팅층(5058)이 형성된 후, 형성될 대향 전극(5059)이 패터닝되고, 배향 막(5060)이 형성되고, 연마 처리가 수행된다.
이어서, 픽셀부 및 그 위에 형성된 구동 회로부를 갖는 액티브 매트릭스 기판이 밀봉제(5062)를 사용하여 대향 기판 상에 고착된다. 충전재가 밀봉제(5062)에 혼합된다. 충전재 및 스페이서는 내부에 일정한 갭을 갖고 상호 접착되는 데 도움이 된다. 그 후, 액정 재료(5061)가 기판들 사이에 주입되고, 캡슐화제(도시하지 않음)가 전체적인 캡슐화를 수행한다. 액정 재료(5061)로서, 공지된 액정 재료가 사용될 수 있다. 이러한 방식으로, 도 11의 b에 도시된 것과 같은 액티브 매트릭스 액정 디스플레이 디바이스가 완성된다.
상기 공정에서 형성된 TFT는 상부-게이트(top-gate) 구조이지만, 본 실시예는 하부-게이트(bottom-gate) 구조 및 기타 구조의 TFT에 용이하게 적용될 수 있음에 유의해야 한다.
또한, 본 실시예에 도시된 디스플레이 디바이스는 액정 디스플레이 디바이스이지만, 본 발명에 따른 레벨 시프터는 액정 디스플레이 디바이스 뿐만 아니라 전기 루미네선스(EL)를 사용하는 EL 디스플레이 디바이스의 구동 회로에 효과적으로 이용될 수 있다.
(실시예 5)
도 16은 본 발명에 따른 레벨 시프터를 사용하는 디스플레이 디바이스의 전형적인 구조를 도시한다. 소스 신호선 구동 회로(1601), 게이트 신호선 구동 회로(1602) 및 픽셀부(1607)는 절연 기판(1600) 상에 집적하여 형성된다. 소스 신호선 구동 회로(1601)는 레벨 시프터(1604), 시프트 레지스터(1605), 아날로그 스위치(1606) 등을 갖는다.
디스플레이 디바이스를 구동하는 데 필요한 신호들은 외부 LSI로부터 공급받는다. LSI 등의 전력 소비는 오늘날 감소하고 있고, 그러한 LSI는, 예를 들면, 3.3V 정도로 낮은 전압에서 작동하기 때문에, 입력 신호의 진폭은 본 발명에 따른 레벨 시프터(1604)에 의해 시프트 레지스터 등에 전송되도록 변환된다.
도 16에 도시되지는 않았지만, 전압 진폭을 추가로 변환시키기 위한 레벨 시프터는 전압 진폭을 변환시키기 위한 또 다른 수단을 제공할 목적으로 픽셀부 근처의 버퍼부 등으로 선행 단계에서 제공될 수 있고, 디스플레이 내부의 전력 소비가 감소될 수 있음에 유의해야 한다.
또한, 아날로그 영상 신호는 본 실시예에 따라 도 16에 도시된 디스플레이 디바이스에 입력되지만, 본 발명에 따른 레벨 시프터는 디지털 영상 신호가 입력되는 디스플레이 디바이스의 구동 회로에 인가될 수도 있다.
(실시예 6)
본 실시예에서, 상이한 구조의 차동 회로를 갖는 레벨 시프터를 사용함으로써, 버퍼 없이 GND-VDD2의 진폭을 얻기 위한 구성을 설명한다.
도 17은 본 발명에 따른 본 실시예의 레벨 시프터의 회로의 전형적인 구조이다. 차동 회로(1700)는 TFT(1703 및 1704)를 갖는다. TFT(1705 및 1708)는 제 1 전류 미러 회로를 형성하지만, TFT(1706 및 1707)는 제 2 전류 미러 회로를 형성한다.
각 부분의 동작을 도 17 및 도 18a 내지 도 18d를 참조하여 설명한다. 실시예 1의 경우와 마찬가지로, 도 18a 내지 도 18d에 도시된 시뮬레이션에서 전원 전위로서 GND(=0V), VDD1(=3V) 및 VDD2(=10V)가 사용된다. 도 17에서 전류원에 관하여, TFT를 통해 각각의 전원을 접속시키고, 각각의 TFT의 게이트 전극의 전위를 제어함으로써 일정한 전류가 고정된다.
먼저, GND-VDD1의 진폭을 갖는 2개의 신호(In1 및 In2)가 입력 단자로부터 입력된다(도 18a). 상기 입력 신호의 진폭과 전원(VDD2)의 진폭간의 전위는 TFT(1703 및 1704) 각각의 게이트 전극에 입력된다. 이들 전위는 전류원에 대해 배열된 TFT의 저항 및 TFT(1701 및 1702)의 저항으로 분할함으로써 얻어진다. TFT(1703 및 1704)의 게이트 전극에서 전위는 각각 V1703 및 V1704로 나타낸다(도 18b).
I1740=I1703+I1704이며, I1740은 전류원(1740)를 통해 흐르는 전류이고, I1703은 TFT(1703)을 통해 흐르는 전류이고, I1704는 TFT(1704)를 통해 흐르는 전류이다. V1703>V1704이면, I1703>I1704이다. 따라서, TFT(1705 및 1706)를 통해 흐르는 전류는 I1703 및 I1704 각각과 동일하다. 또한, TFT(1705 및 1706)를 통해 흐르는 전류 값이 결정되기 때문에, V1705 및 V1706 각각으로 나타내는 TFT(1705 및 1706)의 게이트 전위도 결정된다. TFT(1705 및 1708)는 전류 미러 회로를 형성하고, TFT(1706 및 1707)는 또 다른 전류 미러 회로를 형성하기 때문에, TFT(1707 및 1708)의 게이트 전위는 이들에 의해 결정된다. 보다 상세하게는, V1705=V1708 및 V1706=V 1707이다. V1703과 V1704 간의 관계가 상기한 바와 같을 때, 이는 V1705>V1706이고, V1707<V1708에 따른다(도 18c).
시뮬레이션 결과에 따라, 도 18c에 도시된 바와 같이, V1707 및 V1708은 대략 6.5V 내지 9V 범위이다. V1707이 Hi일 때, TFT(1707)는 비도전 상태에 있다. 따라 서, TFT(1709 및 1710)의 게이트 전위는 저하되고, TFT(1709 및 1710)는 비도전성이 된다. 여기서, V1706은 Lo이고 TFT(1708)는 도전성이다. 이는 출력 단자에서 나타나는 VDD2를 초래한다. V1707이 Lo일 때, TFT(1707)은 도전성이다. 따라서, TFT(1709 및 1710)의 게이트 전위가 증가되고 TFT(1709 및 1710)는 도전성이다. 여기서, V1708은 Hi이고 TFT(1708)은 비도전성이다. 이는 출력 단자에서 나타나는 GND를 초래한다(도 18d).
본 실시예에 따른 도 17에서, TFT(1701 및 1702)는 n-형 TFT이지만, TFT(1701 및 1702)는 p-형 TFT일 수 있고, TFT(1701 및 1702)의 게이트 전극 및 드레인 영역은 입력 단자(In1 또는 In2)에 접속되고, TFT(1701 및 1702)의 소스 영역은 전류원(1720 및 1730) 및 차동 회로의 입력부에 접속된다.
(실시예 7)
본 발명에 따른 실시예 모드에서, 도 1에 도시한 바와 같이, 입력 신호들은 TFT(105 및 106)의 소스 영역에 입력된다. 본 실시예에서, 신호들을 입력하는 상이한 방법이 사용된 경우를 설명한다.
도 19는 본 실시예의 회로의 전형적인 구조를 도시한다. 도 19는 차동 회로와 입력 신호들(In1 및 In2) 사이에 배열된 TFT가 접속된 경우에만 도 1와 상이하다. In1 및 In2가 도 1에 접속된 n-형 TFT(105 및 106)는 p-형 TFT(1901 및 1902) 각각으로 대체된다. 도 19에서, 입력 신호들은 p-형 TFT(1901 및 1902) 각각의 게이트 전극에 입력된다.
이하, 도 19에 도시된 레벨 시프터의 동작을 다음과 같이 설명한다.
차동 회로에서 TFT(1903)의 게이트 전극에 인가된 전압, 즉, 노드 γ의 전위가 고려된다. 상기한 바와 같이, VDD2 내지 GND 범위의 전위가 노드 γ에서 나타나는 것에 유의해야 한다.
먼저, Hi가 입력 신호(In1)로서 입력될 때, p-형 TFT(1901)의 게이트 전극에서 전위는 3V이다. 여기서 p-형 TFT(1901)의 게이트-소스 전압은 VGS1로서 나타낸다. Lo가 입력 신호(In1)로서 입력될 때, p-형 TFT(1901)의 게이트 전극에서 전위는 0V이다. 여기서 p-형 TFT(1901)의 게이트-소스 전압은 VGS2로서 나타낸다.
여기서, |VGS1|<|VGS2|이다. RHi>RLo이고, RHi 및 RLo는 각각의 시점에서 TFT(1901)의 온(ON) 저항이다. TFT(1901)의 온 저항이 낮을 때, VDD2와 GND 간의 전압을 저항으로 분할함으로써 노드 γ에서 나타나는 전위는 GND에 근접하게 되고, 감소된다. 반대로, TFT(1901)의 온 저항이 높을 때, 노드 γ에서 나타나는 전위는 VDD2에 근접하게 되고, 증가된다. 따라서, p-형 TFT(1903)의 게이트 전극에 인가된 전압은 입력 신호(In1)의 위상과 동일한 위상 및 특정 진폭으로 발진한다. 유사한 방식으로, 차동 회로에서 TFT(1904)의 게이트 전극에 인가된 전압, 즉, 노드 δ에서 전위 역시 입력 신호(In2)의 위상과 동일한 위상 및 특정 진폭으로 발진한다. 따라서, 노드 γ와 노드 δ 간의 전위차는 차동 증폭기 회로에 의해 증폭되어 출력된다. 그후, 실시예 모드, 실시예 1 등의 경우와 유사한 방식으로, 0-VDD2의 진폭을 갖는 신호가 출력된다.
(실시예 8)
본 발명에 따른 레벨 시프터는 일정한 전류원을 갖고, 신호의 진폭 변환이 수행되지 않을 때에도 전류가 계속 흐른다. 본 실시예에서, 그러한 시간 기간(보다 상세하게는, 어떠한 낮은 전압 진폭 신호도 입력되지 않는 리트레이스(retrace) 기간 등)에 전력 소비를 감소시키는 방법을 설명한다.
도 1에 도시된 바와 같이, 전류는 3개의 전류원(107, 108 및 109)로부터 레벨 시프터에 공급된다. 도 20에서, 전류 공급 경로는 TFT(2001, 2002 및 2003)에 의해 제어되고, 전원부(2050)는 TFT(2001, 2002 및 2003)의 게이트 전극에 전위를 공급한다. 따라서, 레벨 시프터로 전류 공급을 차단하는 가장 간단한 방식은 TFT(2001, 2002 및 2003)를 비도전 상태로 만드는 것이다. 따라서, 리셋을 위한 TFT(2004 및 2005)는 도 20에 도시된 바와 같이 배열된다. 본 실시예에서, p-형 TFT는 리셋을 위한 TFT(2004)로서 사용되지만, n-형 TFT는 리셋을 위한 TFT(2005)로서 사용된다. TFT(2004)의 소스 영역은 전원(VDD2)에 접속되고, TFT(2004)의 드레인 영역은 TFT(2001 및 2002)의 게이트 전극에 접속된다. TFT(2005)의 소스 영역은 전원(GND)에 접속되고, TFT(2005)의 드레인 영역은 TFT(2003)의 게이트 전극에 접속된다.
리트레이스 기간(이하 리셋 기간이라고 함) 등과 같이 레벨 시프터가 작동하지 않는 기간 동안, 리셋 신호(예를 들면 0V-VDD2의 전압 진폭을 가짐)는 TFT(2004 및 2005)의 게이트 전극에 입력된다. 도 20에 도시된 바와 같이 구성된 리셋을 위한 회로가 제공될 때, Hi 신호는 리셋 기간 동안 입력된다. 이는 TFT(2004 및 2005)를 도전성이 되도록 하고, TFT(2001 및 2002)의 게이트 전극에서 전위를 VDD2로 되도록 하고, TFT(2003)의 게이트 전극에서 전위를 GND로 되도록 하여 모든 TFT(2001, 2002 및 2003)를 비도전 상태로 만든다. 따라서, 각각의 부분으로 흐르는 전류가 차단된다.
리셋을 위한 TFT(2004 및 2005)의 채널 폭들은 TFT(2001, 2002 및 2003)의 게이트-소스 전압들이 그들의 임계값들의 절대값들보다 충분히 낮은 것을 허용하는 전류 커패시티를 갖는 크기가 되도록 선택된다(상세하게는, TFT(2004)의 드레인 영역의 전위가 VDD2에 충분히 도달하고, TFT(2005)의 드레인 영역에서 전위가 GND에 충분히 도달한다).
(실시예 9)
본 실시예에서, 레벨 시프터로의 전류 공급이 실시예 8에 사용된 것과 상이한 방식으로 차단되는 경우를 설명한다.
이전 실시예에 도시된 회로에서, 일정한 전원 전위가 도 22에 나타낸 회로의 전원부(2250)의 TFT(2204)의 게이트 전극에 입력되어 TFT를 항상 온 상태로 유지한다. 한편, 본 실시예에서, 전원 제어 펄스(Ctrl. Pulse)가 TFT(2204)의 게이트 전극에 입력된다.
도 22에서, TFT(2204)는 n-형 TFT이기 때문에, 전원 제어 펄스의 전위가 Hi일 때, TFT(2204)는 온 상태에서 레벨 시프터 측의 TFT(2201 내지 2203)를 도전성으로 만든다. 즉, 전원 제어 펄스는 레벨을 변환시키는 동작이 필요한 기간 동안에만 전류가 그 기간 동안만 레벨 시프터에 공급되도록 입력된다.
(실시예 10)
도 21은 디스플레이 디바이스에 적용된 본 발명에 따른 레벨 시프터의 TFT의 실질적이고 전형적인 배치를 도시한다. 도 21에서 TFT(301 내지 309)는 도 3의 회로도에서 TFT(301 내지 309)에 대응한다.
전원부는 도 21에 도시된 실시예에서 도시하지 않았지만, 복수개의 레벨 시프터가 병렬로 하나씩 배열된다. 전류원에 접속된 TFT(301, 304 및 309)의 게이트 전극에 공급될 전위는 병렬로 배열된 레벨 시프터 외부의 전원부로부터 신호선(330 및 340)을 통해 각각의 신호 시프터로 공급된다. 전원부는 복수개의 레벨 시프터에 의해 공통으로 사용될 수 있다.
배선 알루미늄, 게이트 금속 및 반도체층 사이에는 이들이 상호 중첩하는 곳에 어떠한 회로 단락도 없도록 절연막이 존재하고, 이들은 접촉홀이 제공되는 곳에서 서로 접속되는 것에 유의해야 한다.
본 발명에 따른 레벨 시프터에 사용된 차동 회로 및 전류 미러 회로의 작동 특성은 회로들을 형성하는 TFT의 특성에 있어서 극도로 작은 편차를 회로들이 가질 것을 요한다. 따라서, 회로를 형성하는 TFT들이 인접하게 배열되는 것이 바람직하다. 또한, TFT 기판의 제조 공정은 레이저 조사 등을 포함하고, 도 21에 도시된 TFT의 인접한 배치에 의해, 불균일한 레이저 조사 등으로 인한 TFT 특성의 변화가 감소될 수 있다. 또한, 상기 레이저 조사 등은 통상적으로 선형 조사의 형태로 수행되기 때문에, 각각의 TFT를 서로 병렬로 배열시킴으로써, 불균일한 레이저 조사 등으로 인한 TFT의 편차를 더욱 감소시킨다. 따라서, 이러한 배치는 더욱 바람직 하다.
(실시예 11)
본 발명에 따라 형성되는 구동 회로를 사용하는 액티브 매트릭스형 디스플레이 디바이스는 다양한 용도를 갖는다. 본 실시예에서, 반도체 디바이스는 본 발명에 따라 형성되는 구동 회로를 사용하는 디스플레이 디바이스를 구현한다.
다음은 그러한 전자 장비의 예로서 주어질 수 있다: 휴대용 정보 단말기(예를 들면, 전자책, 이동 컴퓨터, 또는 이동 전화), 비디오 카메라; 디지털 카메라; 개인용 컴퓨터, 텔레비전 및 투사기. 이들 전자 장비의 예를 도 13, 14 및 15에 나타낸다.
도 13a는 본체(2601), 음성 출력부(2602), 음성 입력부(2603), 디스플레이부(2604), 작동 스위치(2605), 및 안테나(2606)를 포함하는 휴대용 전화를 도시한다. 본 발명은 디스플레이부(2604)에 적용될 수 있다.
도 13b는 본체(2611), 디스플레이부(2612), 오디오 입력부(2613), 작동 스위치(2614), 배터리(2615), 영상 수신부(2616) 등을 포함하는 비디오 카메라를 도시한다. 본 발명은 디스플레이부(2612)에 적용될 수 있다.
도 13c는 본체(2621), 카메라부(2622), 영상 수신부(2623), 작동 스위치(2624), 디스플레이부(2625) 등을 포함하는 이동 컴퓨터 또는 개인용 정보 단말기를 도시한다. 본 발명은 디스플레이부(2625)에 적용될 수 있다.
도 13d는 본체(2631), 디스플레이부(2632) 및 암 부(2633)를 포함하는 헤드 장착형 디스플레이를 도시한다. 본 발명은 디스플레이부(2632)에 적용될 수 있다.
도 13e는 본체(2641), 스피커(2642), 디스플레이부(2643), 입력 디바이스(2644) 및 증폭기 디바이스(2645)를 포함하는 텔레비전을 도시한다. 본 발명은 디스플레이부(2643)에 적용될 수 있다.
도 13f는 본체(2651), 디스플레이부(2652), 메모리 매체(2653), 작동 스위치(2654) 및 안테나(2655)를 포함하는 휴대용 전자책을 도시하고, 휴대용 전자책은 미니 디스크(MD) 및 DVD(디지털 휘발성 디스크)에 기록된 데이터 및 안테나에 의해 기록된 데이터를 디스플레이한다. 본 발명은 디스플레이부(2652)에 적용될 수 있다.
도 14a는 본체(2701), 영상 입력부(2702), 디스플레이부(2703), 키보드(2704) 등을 포함하는 개인용 컴퓨터를 도시한다. 본 발명은 디스플레이부(2703)에 적용될 수 있다.
도 14b는 프로그램(이하, 기록 매체라고 함)을 기록하는 기록 매체를 사용하고, 본체(2711), 디스플레이부(2712), 스피커부(2713), 기록 매체(2714) 및 작동 스위치(2715)를 포함하는 플레이어를 도시한다. 이 플레이어는 기록 매체를 위한 DVD(디지털 휘발성 디스크), CD 등을 사용하고, 음악 감상, 영화 감상, 게임 및 인터넷을 위해 사용될 수 있다. 본 발명은 디스플레이부(2712)에 적용될 수 있다.
도 14c는 본체(2721), 디스플레이부(2722), 뷰 파인더부(2723), 작동 스위치(2724) 및 영상 수신부(도시되지 않음)를 포함하는 디지털 카메라를 도시한다. 본 발명은 디스플레이부(2722)에 적용될 수 있다.
도 14d는 본체(2731) 및 밴드부(2732)를 포함하는 외눈형 헤드 장착형 디스 플레이를 도시한다. 본 발명은 디스플레이부(2731)에 적용될 수 있다.
도 15a는 투영 디바이스(2801), 디스플레이 디바이스(2802), 광원(2803), 광학 시스템(2804) 및 스크린(2805)을 포함하는 프론트형(front type) 투사기를 도시한다. 또한, 단일 플레이트형이 투영 디바이스(2801)를 위해 사용될 수 있고, R, G 및 B 광선 각각에 대응하는 3개의 플레이트형이 사용될 수 있다. 본 발명은 디스플레이 디바이스(2802)에 적용될 수 있다.
도 15b는 본체(2811), 투영 디바이스(2812), 디스플레이 디바이스(2813), 광원(2814), 광학 시스템(2815), 반사경(2816) 및 스크린(2817)을 포함하는 리어형(rear type) 투사기를 도시한다. 또한, 단일 플레이트형이 투영 디바이스(2813)를 위해 사용될 수 있고, R, G 및 B 광선 각각에 대응하는 3개의 플레이트형이 사용될 수 있다. 본 발명은 디스플레이 디바이스(2813)에 적용될 수 있다.
도 15c는 도 15a 및 도 15b의 투영 디바이스(2801 및 2812)의 구조의 예를 도시하는 도면이다. 투영 디바이스(2801 및 2812)는 광학 광원 시스템(2821); 미러(2822 및 2824 내지 2826); 이색 미러(2823); 프리즘(2827); 디스플레이 디바이스(2828); 위상 차별화 플레이트(2829); 및 투영 광학 시스템(2830)을 포함한다. 투영 광학 시스템(2830)은 투영 렌즈를 갖는 복수개의 광학 렌즈를 포함한다. 본 실시예는 3-플레이트형의 실시예를 나타내지만, 본 발명은 본 실시예로만 제한되지 않고, 단일 플레이트형이 경우에 따라 사용될 수 있다. 또한, 조작자는 광학 렌즈, 광선을 편광시키는 기능을 갖는 막, 도 15c에 나타낸 화살표로 나타낸 광학 경로에서 위상차 및 IF 막 등을 조절하는 막 등을 적절히 배치할 수 있다.
도 15d는 도 15c의 광학 광원 시스템의 구조의 예를 나타내는 도면이다. 본 실시예에서, 광학 광원 시스템(2821)은 반사경(2831); 광원(2832); 렌즈 어레이(2833); 편광기 변환 소자(2834); 및 컨덴서 렌즈(2835)를 포함한다. 도 15d에 도시된 광학 광원 시스템은 단지 실시예이고, 그 구조는 본 실시예로 제한되지 않는 것에 유의하자. 예를 들면, 조작자는 광학 렌즈, 광선을 편광시키는 기능을 갖는 막, 위상차 및 IF 막을 조절하는 막 등을 적절히 배치할 수 있다.
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본 발명에 따른 차동 증폭기 회로를 갖는 레벨 시프터는 입력 신호의 전압 진폭이 낮을 때조차 충분한 변환 능력을 제공할 수 있다. 이는 구동 회로의 구동 전압이 낮아지고 구동 회로와 픽셀부 사이의 구동 전압차가 클 때에도 신호의 진폭을 통상적으로 변환시킬 수 있도록 한다.
또한, 본 발명의 실시예에 따라, 레벨 시프터는 신호가 게이트 전극에 직접적으로 입력되지 않도록 구성된다. TFT의 임계값의 영향은 입력 신호의 전압 진폭이 작을 때 감소하기 때문에, 본 발명은 장래 구동 회로의 구동 전압을 저하시키는 데 크게 기여할 것이다.

Claims (72)

  1. 레벨 시프터에 있어서:
    전류 미러 회로;
    상기 전류 미러 회로를 부하로 갖는 차동 회로;
    상기 차동 회로에 전류를 공급하기 위한 전류원;
    제 1 트랜지스터; 및
    제 2 트랜지스터를 포함하고,
    제 1 입력 신호는 상기 제 1 트랜지스터의 제 1 드레인 영역에 입력되고,
    상기 제 1 트랜지스터로부터의 제 1 출력 신호는 상기 차동 회로에 입력되고,
    제 2 입력 신호는 상기 제 2 트랜지스터의 제 2 드레인 영역에 입력되고,
    상기 제 2 트랜지스터로부터의 제 2 출력 신호는 상기 차동 회로에 입력되는, 레벨 시프터.
  2. 레벨 시프터에 있어서:
    전류 미러 회로;
    상기 전류 미러 회로를 부하로 갖는 차동 회로;
    상기 차동 회로에 전류를 공급하기 위한 제 1 전류원;
    전기적으로 상호 접속되는 제 1 게이트 전극과 제 1 드레인 영역을 갖는 제 1 트랜지스터;
    전기적으로 상호 접속되는 제 2 게이트 전극과 제 2 드레인 영역을 갖는 제 2 트랜지스터; 및
    상기 제 1 및 제 2 트랜지스터들 각각에 전류를 공급하기 위한 제 2 및 제 3 전류원들을 포함하고,
    제 1 입력 신호는 상기 제 1 트랜지스터의 제 1 소스 영역에 입력되고,
    상기 제 1 트랜지스터로부터의 제 1 출력 신호는 상기 차동 회로에 입력되고,
    제 2 입력 신호는 상기 제 2 트랜지스터의 제 2 소스 영역에 입력되고,
    상기 제 2 트랜지스터로부터의 제 2 출력 신호는 상기 차동 회로에 입력되는, 레벨 시프터.
  3. 레벨 시프터에 있어서:
    전류 미러 회로;
    상기 전류 미러 회로를 부하로 갖는 차동 회로;
    상기 차동 회로에 전류를 공급하기 위한 제 1 전류원;
    전기적으로 상호 접속되는 제 1 게이트 전극과 제 1 드레인 영역을 갖는 제 1 트랜지스터;
    전기적으로 상호 접속되는 제 2 게이트 전극과 제 2 드레인 영역을 갖는 제 2 트랜지스터; 및
    상기 제 1 및 제 2 트랜지스터들 각각에 전류를 공급하기 위한 제 2 및 제 3 전류원들을 포함하고,
    상기 차동 회로는 제 3 및 제 4 트랜지스터들을 포함하고,
    상기 제 1 트랜지스터의 상기 제 1 드레인 영역과 상기 제 3 트랜지스터의 제 3 게이트 전극은 전기적으로 상호 접속되고,
    상기 제 2 트랜지스터의 상기 제 2 드레인 영역과 상기 제 4 트랜지스터의 제 4 게이트 전극은 전기적으로 상호 접속되고,
    제 1 입력 신호는 상기 제 1 트랜지스터의 제 1 소스 영역에 입력되고,
    상기 제 1 트랜지스터로부터의 제 1 출력 신호는 상기 제 3 트랜지스터의 제 3 게이트 전극에 입력되고,
    제 2 입력 신호는 상기 제 2 트랜지스터의 제 2 소스 영역에 입력되고,
    상기 제 2 트랜지스터로부터의 제 2 출력 신호는 상기 제 4 트랜지스터의 제 4 게이트 전극에 입력되는, 레벨 시프터.
  4. 레벨 시프터에 있어서:
    전기적으로 상호 접속되는 제 1 게이트 전극과 제 1 드레인 영역을 갖는 제 1 도전형의 제 1 트랜지스터;
    전기적으로 상호 접속되는 제 2 게이트 전극과 제 2 드레인 영역을 갖는 상기 제 1 도전형의 제 2 트랜지스터;
    상기 제 1 도전형의 제 3 트랜지스터 및 상기 제 1 도전형의 제 4 트랜지스터를 포함하는 차동 회로;
    제 2 도전형의 제 5 트랜지스터 및 상기 제 2 도전형의 제 6 트랜지스터를 포함하는 전류 미러 회로로서, 상기 제 5 트랜지스터의 제 5 게이트 전극 및 제 5 드레인 영역은 상호 접속되어 있는, 상기 전류 미러 회로;
    상기 차동 회로와 제 1 전류원을 전기적으로 접속시키기 위한 상기 제 1 도전형의 제 7 트랜지스터;
    상기 제 5 트랜지스터와 제 2 전류원을 전기적으로 접속시키기 위한 상기 제 2 도전형의 제 8 트랜지스터;
    상기 제 6 트랜지스터와 제 3 전류원을 전기적으로 접속시키기 위한 상기 제 2 도전형의 제 9 트랜지스터; 및
    상기 제 7, 제 8 및 제 9 트랜지스터들의 게이트 전극들에 전위를 공급하기 위한 전원부를 포함하고,
    제 1 입력 신호는 상기 제 1 트랜지스터의 제 1 소스 영역에 입력되고,
    상기 제 1 트랜지스터로부터의 제 1 출력 신호는 상기 제 3 트랜지스터의 제 3 게이트 전극에 입력되고,
    제 2 입력 신호는 상기 제 2 트랜지스터의 제 2 소스 영역에 입력되고,
    상기 제 2 트랜지스터로부터의 제 2 출력 신호는 상기 제 4 트랜지스터의 제 4 게이트 전극에 입력되는, 레벨 시프터.
  5. 레벨 시프터에 있어서:
    제 1 및 제 2 전류 미러 회로들;
    상기 제 1 및 제 2 전류 미러 회로들에 전기적으로 접속된 차동 회로;
    상기 차동 회로에 전류를 공급하기 위한 제 1 전류원;
    전기적으로 상호 접속되는 제 1 게이트 전극과 제 1 드레인 영역을 갖는 제 1 트랜지스터;
    전기적으로 상호 접속되는 제 2 게이트 전극과 제 2 드레인 영역을 갖는 제 2 트랜지스터; 및
    상기 제 1 및 제 2 트랜지스터들 각각에 전류를 공급하기 위한 제 2 및 제 3 전류원들을 포함하며,
    제 1 입력 신호는 상기 제 1 트랜지스터의 제 1 소스 영역에 입력되고,
    상기 제 1 트랜지스터로부터의 제 1 출력 신호는 상기 차동 회로에 입력되고,
    제 2 입력 신호는 상기 제 2 트랜지스터의 제 2 소스 영역에 입력되며,
    상기 제 2 트랜지스터로부터의 제 2 출력 신호는 상기 차동 회로에 입력되는, 레벨 시프터.
  6. 레벨 시프터에 있어서:
    제 1 및 제 2 전류 미러 회로들;
    상기 제 1 및 제 2 전류 미러 회로들에 전기적으로 접속된 차동 회로;
    상기 차동 회로에 전류를 공급하기 위한 제 1 전류원;
    전기적으로 상호 접속되는 제 1 게이트 전극과 제 1 드레인 영역을 갖는 제 1 트랜지스터;
    전기적으로 상호 접속되는 제 2 게이트 전극과 제 2 드레인 영역을 갖는 제 2 트랜지스터; 및
    상기 제 1 및 제 2 트랜지스터들 각각에 전류를 공급하기 위한 제 2 및 제 3 전류원들을 포함하며,
    상기 차동 회로는 제 3 및 제 4 트랜지스터들을 포함하고,
    상기 제 1 트랜지스터의 상기 제 1 드레인 영역과 상기 제 3 트랜지스터의 제 3 게이트 전극은 전기적으로 상호 접속되고,
    상기 제 2 트랜지스터의 제 2 드레인 영역과 상기 제 4 트랜지스터의 제 4 게이트 전극은 전기적으로 상호 접속되고,
    제 1 입력 신호는 상기 제 1 트랜지스터의 제 1 소스 영역에 입력되고,
    상기 제 1 트랜지스터로부터의 제 1 출력 신호는 상기 제 3 트랜지스터의 제 3 게이트 전극에 입력되고,
    제 2 입력 신호는 상기 제 2 트랜지스터의 제 2 소스 영역에 입력되며,
    상기 제 2 트랜지스터로부터의 제 2 출력 신호는 상기 제 4 트랜지스터의 제 4 게이트 전극에 입력되는, 레벨 시프터.
  7. 레벨 시프터에 있어서:
    전류 미러 회로;
    상기 전류 미러 회로를 부하로 갖는 차동 회로;
    상기 차동 회로에 전류를 공급하기 위한 제 1 전류원;
    제 1 및 제 2 소스 추종기 회로들(source follower circuits); 및
    리셋(reset)을 위한 트랜지스터를 포함하며,
    제 1 입력 신호는 상기 제 1 소스 추종기 회로에 입력되고,
    상기 제 1 소스 추종기 회로로부터의 제 1 출력 신호는 상기 차동 회로에 입력되고;
    제 2 입력 신호는 상기 제 2 소스 추종기 회로에 입력되고,
    상기 제 2 소스 추종기 회로로부터의 제 2 출력 신호는 상기 차동 회로에 입력되며,
    상기 제 1 전류원에 의한 전류 공급은, 입력 신호의 전압 진폭이 변환되지 않는 기간 동안, 리셋을 위한 상기 트랜지스터에 입력된 리셋 신호에 의해 차단되는, 레벨 시프터.
  8. 레벨 시프터에 있어서:
    전류 미러 회로;
    상기 전류 미러 회로를 부하로 갖는 차동 회로;
    상기 차동 회로에 전류를 공급하기 위한 제 1 전류원;
    전기적으로 상호 접속되는 제 1 게이트 전극과 제 1 드레인 영역을 갖는 제 1 트랜지스터;
    전기적으로 상호 접속되는 제 2 게이트 전극과 제 2 드레인 영역을 갖는 제 2 트랜지스터; 및
    상기 제 1 및 제 2 트랜지스터들 각각에 전류를 공급하기 위한 제 2 및 제 3 전류원들을 포함하며,
    제 1 입력 신호는 상기 제 1 트랜지스터의 제 1 소스 영역에 입력되고,
    상기 제 1 트랜지스터로부터의 제 1 출력 신호는 상기 차동 회로에 입력되고;
    제 2 입력 신호는 상기 제 2 트랜지스터의 제 2 소스 영역에 입력되고,
    상기 제 2 트랜지스터로부터의 제 2 출력 신호는 상기 차동 회로에 입력되며,
    상기 제 1, 제 2, 및 제 3 전류원들에 의한 전류 공급은 입력 신호의 전압 진폭이 변환되지 않는 기간 동안 차단되는, 레벨 시프터.
  9. 레벨 시프터에 있어서:
    상호 접속되는 제 1 게이트 전극과 제 1 드레인 영역을 갖는 제 1 도전형의 제 1 트랜지스터;
    상호 접속되는 제 2 게이트 전극과 제 2 드레인 영역을 갖는 상기 제 1 도전형의 제 2 트랜지스터;
    상기 제 1 도전형의 제 3 트랜지스터 및 상기 제 1 도전형의 제 4 트랜지스터를 포함하는 차동 회로;
    전기적으로 상호 접속되는 제 5 게이트 전극과 제 5 드레인 영역을 갖는 제 2 도전형의 제 5 트랜지스터, 및 상기 제 2 도전형의 제 6 트랜지스터를 포함하는 전류 미러 회로;
    상기 차동 회로와 제 1 전류원을 접속시키기 위한 상기 제 1 도전형의 제 7 트랜지스터;
    상기 제 5 트랜지스터와 제 2 전류원을 전기적으로 접속시키기 위한 상기 제 2 도전형의 제 8 트랜지스터;
    상기 제 6 트랜지스터와 제 3 전류원을 전기적으로 접속시키기 위한 상기 제 2 도전형의 제 9 트랜지스터;
    상기 제 7, 제 8, 및 제 9 트랜지스터들의 게이트 전극들에 전위를 공급하기 위한 전원부;
    상기 제 2 도전형의 리셋을 위한 제 10 트랜지스터; 및
    상기 제 1 도전형의 리셋을 위한 제 11 트랜지스터를 포함하며,
    상기 제 1 트랜지스터의 상기 제 1 드레인 영역과 상기 제 3 트랜지스터의 제 3 게이트 전극은 전기적으로 상호 접속되고,
    상기 제 2 트랜지스터의 상기 제 2 드레인 영역과 상기 제 4 트랜지스터의 제 4 게이트 전극은 전기적으로 상호 접속되고,
    리셋을 위한 상기 제 10 트랜지스터의 제 10 소스 영역은 상기 제 7 및 제 8 트랜지스터들의 제 7 및 제 8 소스 영역들에 전기적으로 접속되고, 리셋을 위한 상기 제 10 트랜지스터의 제 10 드레인 영역은 상기 제 7 및 제 8 트랜지스터들의 제 7 및 제 8 게이트 전극들에 전기적으로 접속되고,
    리셋을 위한 상기 제 11 트랜지스터의 제 11 소스 영역은 상기 제 9 트랜지스터의 제 9 소스 영역에 전기적으로 접속되고, 리셋을 위한 상기 제 11 트랜지스터의 제 11 드레인 영역은 상기 제 9 트랜지스터의 제 9 게이트 전극에 전기적으로 접속되고,
    제 1 입력 신호는 상기 제 1 트랜지스터의 제 1 소스 영역에 입력되고,
    상기 제 1 트랜지스터로부터의 제 1 출력 신호는 상기 제 3 트랜지스터의 상기 제 3 게이트 전극에 입력되고,
    제 2 입력 신호는 상기 제 2 트랜지스터의 제 2 소스 영역에 입력되고,
    상기 제 2 트랜지스터로부터의 제 2 출력 신호는 상기 제 4 트랜지스터의 상기 제 4 게이트 전극에 입력되며,
    입력 신호의 전압 진폭이 변환되지 않는 기간 동안, 전류 공급은 리셋을 위한 상기 제 10 및 제 11 트랜지스터들에 입력된 리셋 신호에 의해 차단되고, 상기 제 7, 제 8, 및 제 9 트랜지스터들을 비도전 상태로 함으로써 차단되는, 레벨 시프터.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 제 1 입력 신호는 5V 이하의 전압 진폭을 갖는 신호이고, 상기 제 2 입력 신호는 5V 이하의 전압 진폭을 갖는 신호이고 상기 제 1 입력 신호의 위상과 반대 위상에 있는, 레벨 시프터.
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  19. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 제 1 입력 신호는 5V 이하의 전압 진폭을 갖는 신호이고, 상기 제 2 입력 신호는 상기 제 1 입력 신호의 상기 진폭의 범위에서 일정한 전위를 갖는 신호인, 레벨 시프터.
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  28. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    각각의 상기 제 1 및 제 2 입력 신호의 전압 진폭은 5V 이하인, 레벨 시프터.
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  37. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 레벨 시프터는 디스플레이 디바이스에 내장되는, 레벨 시프터.
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  45. 삭제
  46. 제 37 항에 있어서,
    상기 디스플레이 디바이스는 휴대용 전화, 이동 컴퓨터, 비디오 카메라, 헤드 장착형 디스플레이, 텔레비전, 휴대용 전자 책, 개인용 컴퓨터, 플레이어, 디지털 카메라, 외눈형(one-eyed) 헤드 장착형 디스플레이, 프론트형(front type) 투사기, 및 리어형(rear type) 투사기로 구성된 그룹으로부터 선택된 전자 장비에 내장되는, 레벨 시프터.
  47. 삭제
  48. 삭제
  49. 삭제
  50. 삭제
  51. 삭제
  52. 삭제
  53. 삭제
  54. 삭제
  55. 레벨 시프터를 갖는 반도체 디바이스에 있어서,
    상기 레벨 시프터는:
    전류 미러 회로;
    상기 전류 미러 회로를 부하로 갖는 차동 회로;
    상기 차동 회로에 전류를 공급하기 위한 전류원;
    제 1 트랜지스터; 및
    제 2 트랜지스터를 포함하고,
    제 1 입력 신호는 상기 제 1 트랜지스터의 제 1 드레인 영역에 입력되고,
    상기 제 1 트랜지스터로부터의 제 1 출력 신호는 상기 차동 회로에 입력되고,
    제 2 입력 신호는 상기 제 2 트랜지스터의 제 2 드레인 영역에 입력되고,
    상기 제 2 트랜지스터로부터의 제 2 출력 신호는 상기 차동 회로에 입력되는, 반도체 디바이스.
  56. 레벨 시프터를 갖는 반도체 디바이스에 있어서,
    상기 레벨 시프터는:
    전류 미러 회로;
    상기 전류 미러 회로를 부하로 갖는 차동 회로;
    상기 차동 회로에 전류를 공급하기 위한 제 1 전류원;
    전기적으로 상호 접속되는 제 1 게이트 전극과 제 1 드레인 영역을 갖는 제 1 트랜지스터;
    전기적으로 상호 접속되는 제 2 게이트 전극과 제 2 드레인 영역을 갖는 제 2 트랜지스터; 및
    상기 제 1 및 제 2 트랜지스터들 각각에 전류를 공급하기 위한 제 2 및 제 3 전류원들을 포함하고,
    제 1 입력 신호는 상기 제 1 트랜지스터의 제 1 소스 영역에 입력되고,
    상기 제 1 트랜지스터로부터의 제 1 출력 신호는 상기 차동 회로에 입력되고,
    제 2 입력 신호는 상기 제 2 트랜지스터의 제 2 소스 영역에 입력되고,
    상기 제 2 트랜지스터로부터의 제 2 출력 신호는 상기 차동 회로에 입력되는, 반도체 디바이스.
  57. 레벨 시프터를 갖는 반도체 디바이스에 있어서,
    상기 레벨 시프터는:
    전류 미러 회로;
    상기 전류 미러 회로를 부하로 갖는 차동 회로;
    상기 차동 회로에 전류를 공급하기 위한 제 1 전류원;
    전기적으로 상호 접속되는 제 1 게이트 전극과 제 1 드레인 영역을 갖는 제 1 트랜지스터;
    전기적으로 상호 접속되는 제 2 게이트 전극과 제 2 드레인 영역을 갖는 제 2 트랜지스터; 및
    상기 제 1 및 제 2 트랜지스터들 각각에 전류를 공급하기 위한 제 2 및 제 3 전류원들을 포함하고,
    상기 차동 회로는 제 3 및 제 4 트랜지스터들을 포함하고,
    상기 제 1 트랜지스터의 상기 제 1 드레인 영역과 상기 제 3 트랜지스터의 제 3 게이트 전극은 전기적으로 상호 접속되고,
    상기 제 2 트랜지스터의 상기 제 2 드레인 영역과 상기 제 4 트랜지스터의 제 4 게이트 전극은 전기적으로 상호 접속되고,
    제 1 입력 신호는 상기 제 1 트랜지스터의 제 1 소스 영역에 입력되고,
    상기 제 1 트랜지스터로부터의 제 1 출력 신호는 상기 제 3 트랜지스터의 제 3 게이트 전극에 입력되고,
    제 2 입력 신호는 상기 제 2 트랜지스터의 제 2 소스 영역에 입력되고,
    상기 제 2 트랜지스터로부터의 제 2 출력 신호는 상기 제 4 트랜지스터의 제 4 게이트 전극에 입력되는, 반도체 디바이스.
  58. 레벨 시프터를 갖는 반도체 디바이스에 있어서,
    상기 레벨 시프터는:
    전기적으로 상호 접속되는 제 1 게이트 전극과 제 1 드레인 영역을 갖는 제 1 도전형의 제 1 트랜지스터;
    전기적으로 상호 접속되는 제 2 게이트 전극과 제 2 드레인 영역을 갖는 상기 제 1 도전형의 제 2 트랜지스터;
    상기 제 1 도전형의 제 3 트랜지스터 및 상기 제 1 도전형의 제 4 트랜지스터를 포함하는 차동 회로;
    제 2 도전형의 제 5 트랜지스터 및 상기 제 2 도전형의 제 6 트랜지스터를 포함하는 전류 미러 회로로서, 상기 제 5 트랜지스터의 상기 제 5 게이트 전극 및 제 5 드레인 영역은 상호 접속되어 있는, 상기 전류 미러 회로;
    상기 차동 회로와 제 1 전류원을 전기적으로 접속시키기 위한 상기 제 1 도전형의 제 7 트랜지스터;
    상기 제 5 트랜지스터와 제 2 전류원을 전기적으로 접속시키기 위한 상기 제 2 도전형의 제 8 트랜지스터;
    상기 제 6 트랜지스터와 제 3 전류원을 전기적으로 접속시키기 위한 상기 제 2 도전형의 제 9 트랜지스터; 및
    상기 제 7, 제 8 및 제 9 트랜지스터들의 게이트 전극들에 전위를 공급하기 위한 전원부를 포함하고,
    제 1 입력 신호는 상기 제 1 트랜지스터의 제 1 소스 영역에 입력되고,
    상기 제 1 트랜지스터로부터의 제 1 출력 신호는 상기 제 3 트랜지스터의 제 3 게이트 전극에 입력되고,
    제 2 입력 신호는 상기 제 2 트랜지스터의 제 2 소스 영역에 입력되고,
    상기 제 2 트랜지스터로부터의 제 2 출력 신호는 상기 제 4 트랜지스터의 제 4 게이트 전극에 입력되는, 반도체 디바이스.
  59. 레벨 시프터를 갖는 반도체 디바이스에 있어서,
    상기 레벨 시프터는:
    제 1 및 제 2 전류 미러 회로들;
    상기 제 1 및 제 2 전류 미러 회로들에 전기적으로 접속된 차동 회로;
    상기 차동 회로에 전류를 공급하기 위한 제 1 전류원;
    전기적으로 상호 접속되는 제 1 게이트 전극과 제 1 드레인 영역을 갖는 제 1 트랜지스터;
    전기적으로 상호 접속되는 제 2 게이트 전극과 제 2 드레인 영역을 갖는 제 2 트랜지스터; 및
    상기 제 1 및 제 2 트랜지스터들 각각에 전류를 공급하기 위한 제 2 및 제 3 전류원들을 포함하며,
    제 1 입력 신호는 상기 제 1 트랜지스터의 제 1 소스 영역에 입력되고,
    상기 제 1 트랜지스터로부터의 제 1 출력 신호는 상기 차동 회로에 입력되고,
    제 2 입력 신호는 상기 제 2 트랜지스터의 제 2 소스 영역에 입력되며,
    상기 제 2 트랜지스터로부터의 제 2 출력 신호는 상기 차동 회로에 입력되는, 반도체 디바이스.
  60. 레벨 시프터를 갖는 반도체 디바이스에 있어서,
    상기 레벨 시프터는:
    제 1 및 제 2 전류 미러 회로들;
    상기 제 1 및 제 2 전류 미러 회로들에 전기적으로 접속된 차동 회로;
    상기 차동 회로에 전류를 공급하기 위한 제 1 전류원;
    전기적으로 상호 접속되는 제 1 게이트 전극과 제 1 드레인 영역을 갖는 제 1 트랜지스터;
    전기적으로 상호 접속되는 제 2 게이트 전극과 제 2 드레인 영역을 갖는 제 2 트랜지스터; 및
    상기 제 1 및 제 2 트랜지스터들 각각에 전류를 공급하기 위한 제 2 및 제 3 전류원들을 포함하며,
    상기 차동 회로는 제 3 및 제 4 트랜지스터들을 포함하고,
    상기 제 1 트랜지스터의 상기 제 1 드레인 영역과 상기 제 3 트랜지스터의 제 3 게이트 전극은 전기적으로 상호 접속되고,
    상기 제 2 트랜지스터의 제 2 드레인 영역과 상기 제 4 트랜지스터의 제 4 게이트 전극은 전기적으로 상호 접속되고,
    제 1 입력 신호는 상기 제 1 트랜지스터의 제 1 소스 영역에 입력되고,
    상기 제 1 트랜지스터로부터의 제 1 출력 신호는 상기 제 3 트랜지스터의 제 3 게이트 전극에 입력되고,
    제 2 입력 신호는 상기 제 2 트랜지스터의 제 2 소스 영역에 입력되며,
    상기 제 2 트랜지스터로부터의 제 2 출력 신호는 상기 제 4 트랜지스터의 제 4 게이트 전극에 입력되는, 반도체 디바이스.
  61. 레벨 시프터를 갖는 반도체 디바이스에 있어서,
    상기 레벨 시프터는:
    전류 미러 회로;
    상기 전류 미러 회로를 부하로 갖는 차동 회로;
    상기 차동 회로에 전류를 공급하기 위한 제 1 전류원;
    제 1 및 제 2 소스 추종기 회로들; 및
    리셋(reset)을 위한 트랜지스터를 포함하며,
    제 1 입력 신호는 상기 제 1 소스 추종기 회로에 입력되고,
    상기 제 1 소스 추종기 회로로부터의 제 1 출력 신호는 상기 차동 회로에 입력되고,
    제 2 입력 신호는 상기 제 2 소스 추종기 회로에 입력되고,
    상기 제 2 소스 추종기 회로로부터의 제 2 출력 신호는 상기 차동 회로에 입력되며,
    상기 제 1 전류원에 의한 전류 공급은, 입력 신호의 전압 진폭이 변환되지 않는 기간 동안, 리셋을 위한 상기 트랜지스터에 입력된 리셋 신호에 의해 차단되는, 반도체 디바이스.
  62. 레벨 시프터를 갖는 반도체 디바이스에 있어서,
    상기 레벨 시프터는:
    전류 미러 회로;
    상기 전류 미러 회로를 부하로 갖는 차동 회로;
    상기 차동 회로에 전류를 공급하기 위한 제 1 전류원;
    전기적으로 상호 접속되는 제 1 게이트 전극과 제 1 드레인 영역을 갖는 제 1 트랜지스터;
    전기적으로 상호 접속되는 제 2 게이트 전극과 제 2 드레인 영역을 갖는 제 2 트랜지스터; 및
    상기 제 1 및 제 2 트랜지스터들 각각에 전류를 공급하기 위한 제 2 및 제 3 전류원들을 포함하며,
    제 1 입력 신호는 상기 제 1 트랜지스터의 제 1 소스 영역에 입력되고,
    상기 제 1 트랜지스터로부터의 제 1 출력 신호는 상기 차동 회로에 입력되고;
    제 2 입력 신호는 상기 제 2 트랜지스터의 제 2 소스 영역에 입력되고,
    상기 제 2 트랜지스터로부터의 제 2 출력 신호는 상기 차동 회로에 입력되며,
    상기 제 1, 제 2, 및 제 3 전류원들에 의한 전류 공급은 입력 신호의 전압 진폭이 변환되지 않는 기간 동안 차단되는, 반도체 디바이스.
  63. 레벨 시프터를 갖는 반도체 디바이스에 있어서,
    상기 레벨 시프터는:
    상호 접속되는 제 1 게이트 전극과 제 1 드레인 영역을 갖는 제 1 도전형의 제 1 트랜지스터;
    상호 접속되는 제 2 게이트 전극과 제 2 드레인 영역을 갖는 상기 제 1 도전형의 제 2 트랜지스터;
    상기 제 1 도전형의 제 3 트랜지스터 및 상기 제 1 도전형의 제 4 트랜지스터를 포함하는 차동 회로;
    전기적으로 상호 접속되는 제 5 게이트 전극과 제 5 드레인 영역을 갖는 제 2 도전형의 제 5 트랜지스터, 및 상기 제 2 도전형의 제 6 트랜지스터를 포함하는 전류 미러 회로;
    상기 차동 회로와 제 1 전류원을 접속시키기 위한 상기 제 1 도전형의 제 7 트랜지스터;
    상기 제 5 트랜지스터와 제 2 전류원을 전기적으로 접속시키기 위한 상기 제 2 도전형의 제 8 트랜지스터;
    상기 제 6 트랜지스터와 제 3 전류원을 전기적으로 접속시키기 위한 상기 제 2 도전형의 제 9 트랜지스터;
    상기 제 7, 제 8, 및 제 9 트랜지스터들의 게이트 전극들에 전위를 공급하기 위한 전원부;
    상기 제 2 도전형의 리셋을 위한 제 10 트랜지스터; 및
    상기 제 1 도전형의 리셋을 위한 제 11 트랜지스터를 포함하며,
    상기 제 1 트랜지스터의 상기 제 1 드레인 영역과 상기 제 3 트랜지스터의 제 3 게이트 전극은 전기적으로 상호 접속되고,
    상기 제 2 트랜지스터의 상기 제 2 드레인 영역과 상기 제 4 트랜지스터의 제 4 게이트 전극은 전기적으로 상호 접속되고,
    리셋을 위한 상기 제 10 트랜지스터의 제 10 소스 영역은 상기 제 7 및 제 8 트랜지스터들의 제 7 및 제 8 소스 영역들에 전기적으로 접속되고, 리셋을 위한 상기 제 10 트랜지스터의 제 10 드레인 영역은 상기 제 7 및 제 8 트랜지스터들의 제 7 및 제 8 게이트 전극들에 전기적으로 접속되고,
    리셋을 위한 상기 제 11 트랜지스터의 제 11 소스 영역은 상기 제 9 트랜지스터의 제 9 소스 영역에 전기적으로 접속되고, 리셋을 위한 상기 제 11 트랜지스터의 제 11 드레인 영역은 상기 제 9 트랜지스터의 제 9 게이트 전극에 전기적으로 접속되고,
    제 1 입력 신호는 상기 제 1 트랜지스터의 제 1 소스 영역에 입력되고,
    상기 제 1 트랜지스터로부터의 제 1 출력 신호는 상기 제 3 트랜지스터의 상기 제 3 게이트 전극에 입력되고,
    제 2 입력 신호는 상기 제 2 트랜지스터의 제 2 소스 영역에 입력되고,
    상기 제 2 트랜지스터로부터의 제 2 출력 신호는 상기 제 4 트랜지스터의 상기 제 4 게이트 전극에 입력되며,
    입력 신호의 전압 진폭이 변환되지 않는 기간 동안, 전류 공급은 리셋을 위한 상기 제 10 및 제 11 트랜지스터들에 입력된 리셋 신호에 의해 차단되고, 상기 제 7, 제 8, 및 제 9 트랜지스터들을 비도전 상태로 함으로써 차단되는, 반도체 디바이스.
  64. 제 55 항 내지 제 63 항 중 어느 한 항에 있어서,
    상기 제 1 입력 신호는 5V 이하의 전압 진폭을 갖는 신호이고, 상기 제 2 입력 신호는 5V 이하의 전압 진폭을 갖는 신호이고 상기 제 1 입력 신호의 위상과 반대 위상에 있는, 반도체 디바이스.
  65. 제 55 항 내지 제 63 항 중 어느 한 항에 있어서,
    상기 제 1 입력 신호는 5V 이하의 전압 진폭을 갖는 신호이고, 상기 제 2 입력 신호는 상기 제 1 입력 신호의 상기 진폭의 범위에서 일정한 전위를 갖는 신호인, 반도체 디바이스.
  66. 제 55 항 내지 제 63 항 중 어느 한 항에 있어서,
    각각의 상기 제 1 및 제 2 입력 신호의 전압 진폭은 5V 이하인, 반도체 디바이스.
  67. 제 55 항 내지 제 63 항 중 어느 한 항에 따른 반도체 디바이스를 갖는 전자 장비에 있어서,
    상기 전자 장비는 휴대용 전화, 이동 컴퓨터, 비디오 카메라, 헤드 장착형 디스플레이, 텔레비전, 휴대용 전자 책, 개인용 컴퓨터, 플레이어, 디지털 카메라, 외눈형 헤드 장착형 디스플레이, 프론트형 투사기, 및 리어형 투사기로 구성된 그룹으로부터 선택되는, 전자 장비.
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