JP5375198B2 - ヘッド基板およびサーマルヘッド基板 - Google Patents

Description

本発明は、駆動素子を選択的に駆動する駆動ＩＣが備えられたヘッド基板およびサーマルヘッド基板に関する。

電子機器の１つとしてサーマルプリンターが知られている。サーマルプリンターは、発熱素子が直線的に配置されたサーマルヘッドを有している。サーマルヘッドに配置された発熱素子は、通電により選択的に発熱する。そして、この熱エネルギーが感熱紙に含まれる発色剤と選択的に反応することにより、感熱紙上に種々の情報を印刷する。この印刷方式は、感熱発色方式と呼ばれている。

このようなサーマルヘッドは、長矩形形状のサーマルヘッド基板（基板）と、基板の長辺の一端部に長辺に沿って配列される多数の発熱素子（発熱抵抗体）と、多数の発熱素子に平行して配置されるとともに発熱素子を選択的に発熱駆動するドライバーＩＣとを備えている。サーマルヘッド基板は、発熱素子とドライバーＩＣとの間には、それぞれを接続する出力信号配線パターンが形成され、ドライバーＩＣを挟んで発熱素子と対向する側には、ドライバーＩＣ用の入力信号配線パターンが形成される。

発熱素子は、個別電極とコモン電極とに導通しており、個別電極は、出力信号配線パターンを介してドライバーＩＣの出力パッドにワイヤーボンディング等によって接続されている。ドライバーＩＣは、入力信号配線パターンを介して入力される印刷データにしたがって所定の出力パッドをオンとする。このオンとなった出力パッドに対応する個別電極とコモン電極間に電流が流れ、所定の発熱素子が発熱駆動される（例えば、特許文献１参照）。また、所定の発熱素子を発熱駆動させるドライバーＩＣは、シフトレジスターおよびラッチ回路を含む制御回路を単一のＩＣチップとして構成したものである（例えば、特許文献２参照）。また、入力信号配線パターンを単純化し、パターン幅を広くできる入力信号配線パターンとして、ドライバーＩＣの実装領域にも入力信号配線パターンを設けたものもある（例えば、特許文献３参照）。

特開平７−８１１１４号公報 特開２００１−３０１２１１号公報 特開平５−６３０２２号公報

上述のサーマルヘッド基板に搭載されるドライバーＩＣは、例えば、１個あたり１２８ビット分の発熱素子に対応する個別電極に電流を流すことができる。サーマルヘッド基板が例えば５１２個の発熱素子を有している場合は、上記ドライバーＩＣは４個配列される。そのため、サーマルヘッド基板は、１２８×４本の個別電極パターンが形成されるとともに、コモン電極パターンやグランド線、クロック信号線、ロジック電源線、ラッチ信号線およびストローブ信号線を含む入力信号配線パターンが形成される。そのため、パターンの引き回しが複雑になってしまい、パターンが形成される面積が大きくなってしまう。その結果、サーマルヘッド基板の面積が大きくなりサーマルヘッドも大きくなってしまう。すなわち、サーマルヘッドの小型化や小型化にともなうコストダウンが困難であるという課題がある。この対策の１つとして特許文献３のものがあるが、この場合クロック信号線とラッチ信号線が配置されているものであり、高い周波数のクロック信号が他への影響、特にヘッド駆動信号の出力線へのノイズとしての影響があるもので、エラーの要因となることがあった。

本発明は、上述の課題を解決するためになされたものであり、クロック信号線の影響を少なくした信頼性の高いヘッド基板を提供するものであり、以下の形態または適用例として実現することが可能である。

（適用例１）複数の駆動素子をそれぞれ選択的に駆動させるドライバーＩＣと、前記ド
ライバーＩＣを駆動するために外部からの信号を受ける外部接続端子部と、前記外部接続
端子部と前記ドライバーＩＣとの導通を図るべく形成された入力信号配線パターンとを備
えるヘッド基板であって、前記ドライバーＩＣの実装領域には、前記駆動素子への出力側
に、前記ドライバーＩＣの端子と接続される複数のパッドが列状に形成された第１入出力
パッド列と、前記入力信号配線パターンに導通されるとともに、前記ドライバーＩＣの端
子と接続される複数のパッドが列状に形成された第２入出力パッド列と、前記第１入出力
パッド列と前記第２入出力パッド列との間に、ロジック電源線およびクロック信号を供給
するクロック信号線が形成され、前記第１入出力パッド列および前記第２入出力パッド列の一方または両方の端部側の位置に、前記ドライバーＩＣの端子と接続されるとともに前記実装領域の外側に延出している第１および第２延出パッドを備え、前記ドライバーＩＣは、前記端部側の前記第１および第２延出パッドに対応する端子同士が導通されているノンコネクト部を有していることを特徴とするヘッド基板。

この構成によれば、少なくともロジック電源線およびクロック信号線の一部をドライバーＩＣが実装される領域、すなわちドライバーＩＣの底面の面積内に設けることができる。そのため、ドライバーＩＣと外部接続端子とに間に設けられる入力信号配線パターンにおける配線の数を減ずることができる。その結果、入力信号配線パターンの占める面積を小さくすることができ、ヘッド基板の小型化に寄与できる。さらに、ノイズの発生し易いクロック信号線と隣接するものが定電圧のロジック電源線であるため、クロック信号線への周波数等の外乱を与えることがないので、共鳴等による隣接する信号線の共同による大きな外乱となることはないため、他への影響、特にヘッド駆動信号の出力線へのノイズとしての影響が少なくなる。
また、延出している第１および第２延出パッド間の抵抗値を抵抗測定器により測定するか、または、上記パッド間に通電を行い電流電圧特性を測定することができるので、ヘッド基板とドライバーＩＣとの接続状況を検出することができる。すなわち、第１および第２延出パッド間の抵抗値がゼロに近ければ正常な導通状態でドライバーＩＣが装着されており、抵抗値が想定値より高い場合であれば半田不良等による接合不良であることが判定できる。この構成は、前記ドライバーＩＣがこのヘッド基板にＡＣＦを介してフリップチップボンディング方式により取付けられている場合に、ＡＣＦが適正に圧縮されて正常に導通されているかどうかを検査して管理できるので望ましい。

（適用例２）前記ロジック電源線は、前記第１入出力パッド列と前記クロック信号線の間に配置されていることを特徴とする上記のヘッド基板。

この構成よれば、ノイズの影響を受け易い第１入出力パッド列とノイズの発生し易いクロック信号線との間にノイズの影響を受けないロジック電源線があることは、クロック信号線からのノイズをロジック電源線が拾うので第１入出力パッド列への影響を極端に少なくすることができる。

（適用例３）前記ドライバーＩＣは、列状の前記駆動素子に対して、平行な列状に複数配置されていることを特徴とする上記のヘッド基板。

この構成によれば、クロック信号線およびロジック電源線の一部は、複数のドライバーＩＣの底面の面積内を横断する形で連続した信号配線として設けられる。そして、それぞれのドライバーＩＣに対し信号を供給することができる。そのため、ドライバーＩＣの数が増えても入力信号配線パターンの数を極端に増やすことがなく、入力信号配線パターンの占める面積を小さくすることができ、ヘッド基板の小型化に寄与できる。

（適用例４）前記実装領域の前記第１入出力パッド列または前記第２入出力パッド列のどちらか一方の端部近傍には、ラッチ信号もしくはストローブ信号の入力パッドの少なくとも一方が形成されており、前記入力パッドが形成されている他方の端部近傍には、前記一方の端部に形成されている信号の出力パッドが形成されており、前記出力パッドと隣接する前記実装領域の前記入力パッドとが導通されていることを特徴とする上記のヘッド基板。

この構成によれば、ラッチ信号もしくはストローブ信号は、複数のドライバーＩＣを経由して供給することができる。そのため、入力信号の数を減ずることができ、入力信号配線パターンの占める面積を小さくすることができる。その結果、ヘッド基板の小型化に寄与できる。

（適用例６）前記第２延出パッドは、前記入力信号配線パターンの信号線に接続されていることを特徴とする上記のヘッド基板。

この構成によれば、ヘッド基板の第１入出力パッド列と第２入出力パッド列との間に配線された信号線をまたいで第１入出力パッド列に接続させることができるため、配線パターンの簡素化に寄与できる。

（適用例７）前記実装領域における前記第１入出力パッド列及び前記第２入出力パッド列の間に、前記ロジック電源線もしくは前記クロック信号線のパターン上に前記ドライバーＩＣへの入力パッドが形成されていることを特徴とする上記のヘッド基板。

この構成によれば、ロジック電源線およびクロック信号線の入力パッドを第１入出力パッド列と第２入出力パッド列の間に配線された信号パターンの上に形成できるため上記ロジック電源線およびクロック信号線のパターンの簡素化ができるとともに電気的なノイズの影響を少なくすることに寄与できる。

（適用例８）前記ロジック電源線は、前記ドライバーＩＣが前記駆動素子の列方向に複数配置される場合、前記ドライバーＩＣの配列方向の両側から前記ドライバーＩＣの入力パッドに接続されるように形成されていることを特徴とする上記のヘッド基板。

この構成によれば、ドライバーＩＣへのロジック電源の供給がヘッド基板の両端から複数の配線パターンにより成されるため、複数のドライバーＩＣに対して一方向からシリアルに電源パターンを接続していく場合に比べて、配線パターンの抵抗ロスを少なくでき、電圧降下の少ない安定した電源の供給に寄与できる。

（適用例９）前記ドライバーＩＣは前記ヘッド基板にＡＣＦを介してフリップチップボンディング方式により取付けられていることを特徴とする上記のヘッド基板。

この構成によれば、ヘッド基板の小型化やコストダウンが可能となる。

（適用例１０）長矩形形状に形成された基板上の一方の長辺近傍に列状に配置された複数の発熱素子から、前記複数の発熱素子を選択的に発熱させる複数のドライバーＩＣの実装領域にいたるまで形成される配線パターンと、前記基板の他方の長辺部に形成された外部接続端子部と前記複数のドライバーＩＣの制御信号の入出力部との導通、および前記ドライバーＩＣ間の信号接続を図るべく形成された信号配線パターンとを備えるサーマルヘッド基板であって、前記ドライバーＩＣの前記実装領域には、前記発熱素子側に、前記配線パターンに導通されるとともに、前記ドライバーＩＣに設けられる端子と接続される複数の発熱駆動信号の出力パッドを含むパッドが列状に形成され、前記外部接続端子部側に前記信号配線パターンに導通されるとともに、前記ドライバーＩＣに設けられた端子と接続される複数のグランドパッドを含むパッドが列状に形成されており、前記発熱駆動信号の出力パッドを含むパッド列と前記グランドパッドを含むパッド列との間に、少なくともクロック信号線およびロジック電源線が形成され、前記第１入出力パッド列および前記第２入出力パッド列の一方または両方の端部側の位置に、前記ドライバーＩＣの端子と接続されるとともに前記実装領域の外側に延出している第１および第２延出パッドを備え、前記ドライバーＩＣは、前記端部側の前記第１および第２延出パッドに対応する端子同士が導通されているノンコネクト部を有していることを特徴とするサーマルヘッド基板。

この構成によれば、少なくともクロック信号線およびロジック電源線の一部をドライバーＩＣが実装される領域、すなわちドライバーＩＣの底面の面積内に設けることができる。そのため、ドライバーＩＣと外部接続端子とに間に設けられる信号配線パターンの数を減ずることができる。その結果、信号配線パターンの占める面積を小さくすることができ、サーマルヘッド基板の小型化に寄与できる。

第１実施形態におけるサーマルヘッドの外観斜視図。 サーマルヘッドの制御ブロック図。 サーマルヘッドのブロック図。 サーマルヘッド基板の平面図。 サーマルヘッド基板の発熱素子の断面図。 サーマルヘッド基板のパターン配置図。 第２実施形態におけるサーマルヘッド基板のパターン模式図。 第２実施形態におけるドライバーＩＣの入出力端子の一部を示す図。 第３実施形態におけるサーマルヘッド基板のパターン模式図。 第３実施形態におけるサーマルヘッド基板のパターン模式図。 第３実施形態におけるドライバーＩＣの入出力端子の一部を示す図。 第４実施形態におけるサーマルヘッド基板のパターン模式図。 第４実施形態におけるサーマルヘッド基板のパターン模式図。

以下、本実施形態を、電子機器に搭載されているサーマルプリンターを例にし、図面を参照して説明する。なお、以下の説明で参照する図面では、説明および図示の便宜上、部材ないし部分の縦横の縮尺を実際のものとは異なるように表す場合がある。

（第１実施形態）
（サーマルヘッドについて）
第１実施形態のサーマルヘッドについて、図１を参照して説明する。図１はサーマルヘッドの外観斜視図である。なお、図１に示すＸ方向は、このサーマルヘッドがサーマルプリンターに適用された場合に印刷される感熱紙の幅方向を示し、Ｙ方向は、サーマルヘッド部での感熱紙の紙送り方向を示し、Ｚ方向は、Ｘ方向およびＹ方向と直交する方向を示す。

図１に示すように、サーマルヘッド１０は、サーマルヘッド基板２０と、ドライバーＩＣ３０と、ＦＰＣ２２と、放熱板２４と、を有している。サーマルヘッド基板２０は、絶縁材料からなり長矩形の板状に形成され、複数の発熱素子２６からなる発熱素子列２６ａが、一方の長辺側の端部に近い位置に形成されている。ドライバーＩＣ３０は、発熱素子２６を選択的に発熱駆動させる制御回路を単一のＩＣチップとして構成したものであり、サーマルヘッド基板２０に、発熱素子列２６ａと平行して、列状に配設されている。

ＦＰＣ２２は、一端をサーマルヘッド基板２０に設けられた接続端子２８（図４参照）に接続され、他端を図示しないサーマルプリンターを制御する制御部と接続されている。放熱板２４は、アルミニウム等の引き抜き材で長矩形形状に形成されている。サーマルヘッド基板２０は、放熱板２４の係止面２４ａに接着剤等で貼り付けられている。

このサーマルヘッド１０は、例えば、レシートやクーポン等を印刷して発行するＰＯＳシステム用のサーマルプリンターに適用される。サーマルプリンターは、サーマルヘッド１０と、当該サーマルヘッド１０が押圧構造により押圧されるプラテンとを備え、発色層を有する感熱紙をサーマルヘッド１０とプラテンとの間に挟持して、発熱素子２６を選択的に発熱しながら搬送する。このとき、感熱紙の発色剤が熱エネルギーに反応して印刷が行われる。

（サーマルヘッドの制御について）
ここで、サーマルヘッドの制御について、図２および図３を参照して説明する。図２は、サーマルヘッドの制御ブロック図である。図３は、サーマルヘッドのブロック図である。なお、このサーマルヘッドの制御は、上述のサーマルプリンターの制御部により行われる。

図２に示すように、サーマルヘッド１０の制御部１００は、ＣＰＵ１２０と印字バッファー１３０と履歴バッファー１３５と論理回路１４０とセレクター１４５と制御回路部１５０とを備えている。ＣＰＵ１２０には、ＰＯＳシステム等を構成する上位コンピューター３００が接続されている。上位コンピューター３００は、印刷データや制御データ等の制御情報をＣＰＵ１２０に送出する。そして、ＣＰＵ１２０は、制御プログラムに従って、入力された各種検出信号、各種指令、各種データ等を処理した後、制御回路部１５０等に各種の制御信号を出力することにより、サーマルヘッド１０の印刷動作を制御している。

ＣＰＵ１２０から送られる印刷画素データは、その１ドットライン分が、一旦、印字バッファー１３０に格納され、セレクター１４５を介してサーマルヘッド１０に送られる。次のドットライン分の印刷画素データを、印字バッファー１３０に格納する場合には、これに先立って、印字バッファー１３０内のデータを履歴バッファー１３５へ移動させる。履歴バッファー１３５に格納されたデータと印字バッファー１３０に格納されたデータは、論理回路１４０によって、ビットごとすなわち発熱素子２６ごとに演算され、セレクター１４５に出力される。

セレクター１４５は、一種のシーケンサーであり、制御回路部１５０から送信されるデータセレクター信号によって、印字バッファー１３０からのデータと論理回路１４０からのデータを順次出力する。すなわち、通電期間は印字バッファー１３０からのデータに対応する部分（期間１）と、論理回路１４０からのデータに対応する部分（期間２）とに分割されており、期間１では上記のデータセレクター信号によって印字バッファー１３０からのデータが、期間２では上記の論理回路１４０からのデータがそれぞれ出力され、サーマルヘッド１０に送られる。

次いで、サーマルヘッドでの発熱素子の制御について、図３を参照して説明する。上述のように、サーマルヘッド１０は、サーマルヘッド基板２０に形成された、１ドットラインの印刷画素データを同時に印刷するための多数の発熱素子２６と、サーマルヘッド基板２０に実装されるドライバーＩＣ３０とを有している。

図３に示すように、ドライバーＩＣ３０は、発熱素子２６をそれぞれ独立して発熱駆動するための複数の駆動回路２５０と、１ドットラインの印刷画素データを一時的に記憶するシフトレジスター２５５とラッチレジスター２６０とを有する。駆動回路２５０はＰＮＰトランジスターで構成することが可能である。この駆動回路２５０を選択的に駆動することによって、対応する発熱素子２６が選択的に発熱され、感熱紙上の対応する位置が発色される。

駆動回路２５０をＮＡＮＤ回路で表現したのは、当該回路の論理動作を示すためである。すなわち、ストローブ信号が非アクティブ（Ｈｉｇｈレベル）の状態では、駆動回路２５０の動作が禁止されるのである。かかる回路はＰＮＰトランジスターのベースにデータとストローブ信号（正論理）とをワイヤードオア回路構成で接続することにより容易に実現することができる。

駆動回路２５０は、図示しない遅延回路によって生成される２つのストローブ信号Ｓｔ１，Ｓｔ２の反転信号（正論理）およびラッチレジスター２６０から出力されたデータ（正論理）を入力し、両信号のレベルに応じて駆動される。すなわち、印刷画素データとして「印刷」を意味する「１」のデータが与えられているときに、前記ストローブ信号が「Ｈｉｇｈ」から「Ｌｏｗ」、すなわち有効に遷移されると、ＮＡＮＤ回路で構成される駆動回路２５０は「Ｌｏｗ」を出力する。

これによって対応する発熱素子２６にヘッド電源電圧との電位差が生じ発熱され、感熱紙の対応領域はこの熱エネルギーを受けて発色する。ストローブ信号は、パルス幅の異なる３あるいは４に分割された信号として供給される。なお、２つのストローブ信号Ｓｔ１，Ｓｔ２は、遅延回路によってその出力タイミングをずらして与えることができ、これによって、多数の駆動回路２５０が同時に通電状態となることによって生じる電源電圧降下の問題を回避できる。

シフトレジスター２５５には、クロック信号に同期して当該期間に対応する１ドットライン分の印刷画素データが入力され、保持される。なお、印刷画素データは、１ドットライン分の各印刷画素に対応するデータであるが、厳密には、印刷画素１ドットラインの発熱素子２６について、当該期間に通電を行うか否かを示すデータである。印刷画素データは、「通電」を意味する「１」および「通電しない」を意味する「０」のビット列で構成される。なお、シフトレジスター２５５には、現在の印刷画素データと過去の印刷画素データとで所定の演算を施したものが所定の通電期間ごとに入力される。

ラッチレジスター２６０は、シフトレジスター２５５にパラレルに接続され、シフトレジスター２５５上の各ビットデータを、同時並列的に、その対応する記憶領域に移送して保持する。これにより、通電期間中にもシフトレジスター２５５に次の通電期間に対応する印刷画素データを入力することができる。シフトレジスター２５５からラッチレジスター２６０へのデータの転送タイミングは、制御部１００から出力されるラッチ信号のラッチレジスター２６０への入力タイミングによって制御される。

このタイミングは、前回の通電期間の後で次回の通電期間の前であり、かつ、次回の通電期間に対応する印刷画素データがシフトレジスター２５５にセットされた後ということになる。前述のようにラッチレジスター２６０の各記憶領域は、駆動回路２５０の一方の入力端に接続されており、ラッチ信号の入力によりラッチレジスター２６０に新たなデータが取り込まれると、その内容に応じて駆動回路２５０への入力データが直ちに変化する。前記各駆動回路２５０は、それに与えられる遅延ストローブ信号が「Ｌｏｗ」（アクティブ）である期間に、ラッチレジスター２６０のデータに従って、対応する発熱素子２６を通電駆動する。

上述の構成を有するサーマルヘッド１０は、サーマルヘッド１０とプラテンとの間に感熱紙を挟持し搬送しながら、印刷画素データに基づいてサーマルヘッド１０に直線的に配置された発熱素子２６を選択的に通電し発熱させることによって、感熱紙上に１ドットラインずつの画素を印刷することができる。

（サーマルヘッド基板について）
本実施形態のサーマルヘッド基板を、図４および図５を参照して説明する。図４は、サーマルヘッド基板の平面図であり、（ａ）は、サーマルヘッド基板の全体図、（ｂ）は、（ａ）の部分拡大図である。図５は、サーマルヘッド基板の発熱素子の断面図である。

図４（ａ），（ｂ）に示すように、サーマルヘッド基板２０は、アルミナセラミック等の絶縁材料からなり、長矩形の板状に形成されている。サーマルヘッド基板２０は、一方の長辺２０ａに近い位置に長手方向に沿って、通電された電流を熱に変換する発熱体３２が直線状に設けられている。サーマルヘッド基板２０の他方の長辺２０ｂには、外部との電気的接続に供せられる外部接続端子部としての複数の接続端子２８が列状に設けられている。

サーマルヘッド基板２０の発熱体３２と複数の接続端子２８との間には、発熱素子２６を選択的に発熱駆動するドライバーＩＣ３０（図１参照）が実装される実装領域としてのＩＣ実装部３１が各ドライバーＩＣ３０ごとに設けられ、直線状の発熱体３２と並列した列状に形成されている。ＩＣ実装部３１には、実装されるドライバーＩＣ３０の底面に設けられた入出力端子と対応するように入出力パッドが形成されている。

発熱体３２とサーマルヘッド基板２０の一方の長辺２０ａとの間の帯状領域には、ヘッド電源パターン５０が形成されている。このヘッド電源パターン５０の両端部は、サーマルヘッド基板２０の両短辺を経由して接続端子２８にいたるまでに延ばされている。そして、複数の接続端子２８の両側に位置する接続端子２８と接続されている。

また、図４（ｂ）に示すように、ヘッド電源パターン５０から、櫛歯状のコモン電極５２が発熱体３２側に延ばされており、櫛歯状のコモン電極５２と向かい合うようにして、個別電極５４が形成されている。個別電極５４からは、出力信号配線パターン５６が延出されている。出力信号配線パターン５６の他端部はＩＣ実装部３１まで延びており、その端部は出力パッドＤＯと接続している。

そのため、向かい合う櫛歯状のコモン電極５２と個別電極５４とによって、発熱素子２６が規定される。すなわち、選択された個別電極５４がオン駆動されると、この個別電極５４とコモン電極５２とに囲まれる領域の発熱体３２に電流が流れ、その部分が発熱素子２６として機能する。

ここで、発熱素子２６の詳細を図５を参照して説明する。図５に示すように、サーマルヘッド基板２０には、サーマルヘッド基板２０の長辺方向に帯状に延在する断面視円弧状のグレーズ層５８が形成されている。このグレーズ層５８は、例えば、ガラス等からなり、発熱素子２６の発する熱を内部で蓄熱してサーマルヘッド１０の熱応答性を良好に維持するとともに、感熱紙側に凸形状を呈することによって発熱素子２６と感熱紙との当接状態を確保する役割を果たす。グレーズ層５８の上には、発熱体３２が形成されている。発熱体３２は、例えば、ＴａＮ系、ＴａＳｉＯ系、ＴａＳｉＮＯ系、ＴｉＳｉＯ系、ＴｉＳｉＣＯ系、ＮｂＳｉＯ系の電気抵抗材料から成る抵抗体層からなっている。

そして、上述のように発熱体３２の上にコモン電極５２と個別電極５４とが間隔をあけ向かい合うように形成されている。発熱体３２、コモン電極５２および個別電極５４の上面には保護膜５９が被着されている。この保護膜５９は、発熱体３２、コモン電極５２および個別電極５４を大気中に含まれている水分等による腐食や記録媒体の摺接による磨耗から保護するためのものであり、ＳｉＣやＳｉＮ系、ＳｉＯ系、ＳｉＯＮ系等の無機質材料やガラス等により３μｍ〜１０μｍの厚みに形成される。なお、保護膜５９は、スパッタリング法、蒸着法、ＣＶＤ法等の周知の薄膜形成技術、あるいはスクリーン印刷法、ディスペンサー法等の厚膜形成技術によって形成される。

図４（ａ）に示すサーマルヘッド基板２０の接続端子２８とＩＣ実装部３１との間、およびＩＣ実装部３１間には、接続端子２８とドライバーＩＣ３０の制御信号の入出力パッドとの導通、およびドライバーＩＣ３０間の信号接続を図るべく入力信号配線パターンが形成されている。なお、接続端子２８には、ＦＰＣ以外にはコネクターまたはＦＦＣが接続され、サーマルヘッド１０を制御する制御信号の授受が行われる。

次いで、サーマルヘッド基板の詳細パターン配置について、図６を参照して説明する。図６は、サーマルヘッド基板のパターン配置図である。なお、本実施形態では、例えばサーマルヘッド基板に、５１２個の発熱素子が設けられ、１個あたり１２８ビット分の発熱素子に対応する個別電極に電流を流すことができるドライバーＩＣを４個用いた場合を例にとり説明する。また、本説明においては、説明を簡便にするため、サーマルヘッド基板の主要パターンのみを説明し、その他のパターンについては説明を省略する。

図６に示すように、サーマルヘッド基板２０のパターンは、５１２個の発熱素子２６と、４個のドライバーＩＣ３０が実装される４箇所のＩＣ実装部３１と、複数の接続端子２８とが形成されており、そのそれぞれがパターンで結ばれている。なお、以降の説明では、この５１２個の発熱素子２６を発熱素子Ｒ１〜Ｒ５１２とも表す。この発熱素子Ｒ１〜Ｒ５１２は、図４（ｂ）に示すコモン電極５２と個別電極５４と出力信号配線パターン５６とを含む。また、４箇所のＩＣ実装部３１を、図６中右から順にＩＣ実装部３１ａ，３１ｂ，３１ｃ，３１ｄとも表す。単にＩＣ実装部３１と表している場合は、全てのＩＣ実装部に共通する場合である。さらに、ＩＣ実装部３１ａ，３１ｂ，３１ｃ，３１ｄを囲む領域を領域Ｐと称し、接続端子２８とＩＣ実装部３１との間の領域を領域Ｑと称する。

すでに述べたように、サーマルヘッド基板２０の一方の長辺側にはヘッド電源パターン５０が形成されている。このヘッド電源パターン５０の両端部は、接続端子２８にいたるまでに延出され、接続端子２８の両側に位置するヘッド電源端子ｖｈと接続されている。

接続端子２８部は、図６中右から順に、上記のヘッド電源端子ｖｈ、ラッチ端子ｌａｔ、ロジック電源端子ｖｄｄ、第１ストローブ端子ｓｔｂ１、グランド端子ｇｎｄ、第２ストローブ端子ｓｔｂ２、クロック端子ｃｌｋ、第１データ端子ｄｉ１、第２データ端子ｄｉ２およびヘッド電源端子ｖｈが設けられている。十分な電流量を得ることができるように、接続端子２８の両側のヘッド電源端子ｖｈはそれぞれ２つとし、中央部のグランド端子ｇｎｄは６つにしている。

ＩＣ実装部３１には、発熱素子Ｒ１〜Ｒ５１２側に、図６中右から順に、ラッチパッドＬＡＴ、ロジック電源パッドＶＤＤ、シグナルアウトパッドＳＯ、１２８個の発熱素子２６に導通される出力パッドＤＯ１〜ＤＯ１２８、シグナルインパッドＳＩが、列状に配置されている（第１入出力パッド列２７）。さらに、ＩＣ実装部３１には、接続端子２８側に、図６中右から順に、５つのグランドパッドＧＮＤ、クロックパッドＣＬＫ、ストローブパッドＳＴＢが、列状に配置されている（第２入出力パッド列２９）。

発熱素子Ｒ１〜Ｒ１２８は、個別電極５４側を、ＩＣ実装部３１ａの出力パッドＤＯ１〜ＤＯ１２８とそれぞれ導通されており、コモン電極５２側をヘッド電源パターン５０に導通されている。発熱素子Ｒ１２９〜Ｒ２５６は、個別電極５４側を、ＩＣ実装部３１ｂの出力パッドＤＯ１〜ＤＯ１２８とそれぞれ導通されており、コモン電極５２側をヘッド電源パターン５０に導通されている。

発熱素子Ｒ２５７〜Ｒ３８４は、個別電極５４側を、ＩＣ実装部３１ｃの出力パッドＤＯ１〜ＤＯ１２８とそれぞれ導通されており、コモン電極５２側をヘッド電源パターン５０に導通されている。発熱素子Ｒ３８５〜Ｒ５１２は、個別電極５４側を、ＩＣ実装部３１ｄの出力パッドＤＯ１〜ＤＯ１２８とそれぞれ導通されており、コモン電極５２側をヘッド電源パターン５０に導通されている。

接続端子２８部のロジック電源端子ｖｄｄとＩＣ実装部３１のロジック電源パッドＶＤＤとは、ロジック電源線としてのロジック電源パターン６０により導通している。ロジック電源パターン６０は、ロジック電源端子ｖｄｄを基点に、サーマルヘッド基板２０の領域Ｑで図６中Ｘ（＋）方向に延び、サーマルヘッド基板２０の右側でＹ（＋）方向に立ち上がりＩＣ実装部３１ａに入り、ＩＣ実装部３１ａ内で方向を変え、さらにＸ（−）方向に延びＩＣ実装部３１ｂ，３１ｃを貫き、ＩＣ実装部３１ｄに入りＩＣ実装部３１ｄのロジック電源パッドＶＤＤと導通するように形成されている。ＩＣ実装部３１ａ，３１ｂ，３１ｃのロジック電源パッドＶＤＤとは、領域Ｐ内でそれぞれに対応するロジック電源パターン６０の位置からＹ（＋）方向に立ち上がり導通するように形成されている。

接続端子２８部のクロック端子ｃｌｋとＩＣ実装部３１のクロックパッドＣＬＫとは、クロック信号線としてのクロック信号パターン７０により導通している。クロック信号パターン７０は、クロック端子ｃｌｋを基点に、サーマルヘッド基板２０の領域Ｑで図６中Ｘ（−）方向に延び、サーマルヘッド基板２０の左側でＹ（＋）方向に立ち上がりＩＣ実装部３１ｄに入り、ＩＣ実装部３１ｄ内で方向を変え、さらにＸ（＋）方向に延びＩＣ実装部３１ｃ，３１ｂを貫き、ＩＣ実装部３１ａに入りＩＣ実装部３１ａのクロックパッドＣＬＫと導通するように形成されている。ＩＣ実装部３１ｂ，３１ｃ，３１ｄのクロックパッドＣＬＫとは、領域Ｐ内でそれぞれに対応するクロック信号パターン７０の位置からＹ（−）方向に立ち下がり導通するように形成されている。

接続端子２８部のグランド端子ｇｎｄとＩＣ実装部３１のグランドパッドＧＮＤとは、グランドパターン６６により導通している。グランドパターン６６は、グランド端子ｇｎｄを基点として、サーマルヘッド基板２０の領域Ｑで図６中Ｙ（＋）方向に立ち上がりＩＣ実装部３１ａ，３１ｂ，３１ｃ，３１ｄの近くまで延出して、領域Ｑ内でＸ（＋）方向およびＸ（−）方向に延び、Ｘ（＋）方向の延びたグランドパターン６６は、ＩＣ実装部３１ａのグランドパッドＧＮＤと導通するように形成され、Ｘ（−）方向の延びたグランドパターン６６は、ＩＣ実装部３１ｄのグランドパッドＧＮＤと導通するように形成されている。ＩＣ実装部３１ｂ，３１ｃのグランドパッドＧＮＤとは、領域Ｑ内でそれぞれに対応するグランドパターン６６の位置からＹ（＋）方向に立ち上がり、それぞれ導通するように形成されている。

接続端子２８部のラッチ端子ｌａｔとＩＣ実装部３１のラッチパッドＬＡＴとは、ラッチ信号パターン６２により導通している。接続端子２８部の第１ストローブ端子ｓｔｂ１とＩＣ実装部３１ａ，３１ｂのストローブパッドＳＴＢとは、第１ストローブ信号パターン６４により導通している。接続端子２８部の第２ストローブ端子ｓｔｂ２とＩＣ実装部３１ｃ，３１ｄのストローブパッドＳＴＢとは、第２ストローブ信号パターン６８により導通している。

接続端子２８部の第１データ端子ｄｉ１からは第１データ信号パターン７２が延出しており、第１データ信号パターン７２は、ＩＣ実装部３１ｂのシグナルインパッドＳＩと導通している。ＩＣ実装部３１ｂのシグナルアウトパッドＳＯは、第１データ信号パターン７２ａによりＩＣ実装部３１ａのシグナルインパッドＳＩと導通している。接続端子２８部の第２データ端子ｄｉ２からは第２データ信号パターン７４が延出しており、第２データ信号パターン７４は、ＩＣ実装部３１ｄのシグナルインパッドＳＩと導通している。ＩＣ実装部３１ｄのシグナルアウトパッドＳＯは、第２データ信号パターン７４ａによりＩＣ実装部３１ｃのシグナルインパッドＳＩと導通している。

ラッチ信号パターン６２、第１ストローブ信号パターン６４、第２ストローブ信号パターン６８、第１データ信号パターン７２，７２ａ、第２データ信号パターン７４，７４ａは、出力信号配線パターン５６、ロジック電源パターン６０、クロック信号パターン７０およびグランドパターン６６が形成されていないサーマルヘッド基板２０の空きスペースを活用して形成されている。

本実施形態では、例えば、ラッチ信号パターン６２、第１ストローブ信号パターン６４、第２ストローブ信号パターン６８、第１データ信号パターン７２，７２ａ、第２データ信号パターン７４，７４ａは、それぞれの接続端子２８を基点にＹ（＋）方向に立ち上がり、領域Ｑ内でＸ（＋）方向もしくはＸ（−）方向に延びて、適宜にＹ（＋）方向に立ち上がり、さらにＸ（＋）方向もしくはＸ（−）方向に延びて、それぞれに対応するパッドに接続している。
次に、サーマルヘッド基板２０にドライバーＩＣ３０が実装されることについて説明する。実装されるドライバーＩＣ３０は、ＩＣ実装部３１（後述する３１ａ，３１ｂ，３１ｃ，３１ｄ）にフリップチップボンディング方式により実装される。詳述すると、サーマルヘッド基板２０のＩＣ実装部３１のそれぞれ全域（３１ａ，３１ｂ，３１ｃ，３１ｄ）には、ＡＣＦ（Anisotropic Conductive Film 異方性導電フィルム）が貼付され、ドライバーＩＣ３０は、底面に設けられた金や半田等からなるバンプの入出力端子を第１入出力パッド列２７および第２入出力パッド列２９の対応する入出力パッドに位置決めし、高温状態で圧着して入出力端子と入出力パッドを導通させ、その後モールド樹脂を塗布して実装されている。

本実施形態では、例えば、サーマルヘッド基板２０に５１２個の発熱素子２６と４個のドライバーＩＣ３０が設けられている場合を例にとり説明したが、これに限定されない。発熱素子２６の個数およびドライバーＩＣ３０の個数は任意である。また、ドライバーＩＣ３０の端子の配置すなわちＩＣ実装部３１のパッドの配置および接続端子２８の配置は、一例でありこれに限定されない。ロジック電源パターン６０およびクロック信号パターン７０が、ＩＣ実装部３１ａ〜３１ｄの領域内で、かつ複数のグランドパッドＧＮＤと出力パッドＤＯ１〜ＤＯ１２８との間に設けられていればよい。その他は、任意に設定することができる。

以下、第１実施形態の効果を記載する。
（１）上述のサーマルヘッド基板２０は、ロジック電源パターン６０およびクロック信号パターン７０の一部をドライバーＩＣ３０が実装されるＩＣ実装部３１ａ〜３１ｄを横断するように設け、ＩＣ実装部３１ａ〜３１ｄ内でロジック電源パッドＶＤＤおよびクロックパッドＣＬＫと接続させている。そのため、入力信号配線パターンを単純化できるとともに、ドライバーＩＣ３０と接続端子２８との間の領域（領域Ｑ）に配置する入力信号配線の数を減ずることができる。その結果、ドライバーＩＣ３０と接続端子２８との間の領域（領域Ｑ）の面積を小さくすることができ、サーマルヘッド基板２０の小型化に寄与できる。

（２）上述のサーマルヘッド基板２０は、ロジック電源パターン６０およびクロック信号パターン７０に一部をドライバーＩＣ３０が実装されるＩＣ実装部３１ａ〜３１ｄに設けている。そのため、ＩＣ実装部３１ａ〜３１ｄ内でパターンの幅を広くすることができる。したがって、ノイズの影響を低減させることができるとともに、電流電圧降下を低減させることができる。

（３）上述のサーマルヘッド基板２０は、ロジック電源パターン６０およびクロック信号パターン７０をＩＣ実装部３１ａ〜３１ｄに形成されている複数のグランドパッドＧＮＤと出力パッドＤＯ１〜ＤＯ１２８との間に設けている。そのため、ノイズの影響を低減させることができる。

（４）上述のサーマルヘッド基板２０は、ロジック電源パターン６０がドライバーＩＣの出力側の発熱素子Ｒ１〜Ｒ５１２側の第１入出力パッド列２７とクロック信号パターン７０との間に配置されているので、第１入出力パッド列２７からクロック信号パターンを離すだけではなく、ノイズの影響となる要素を吸収するので、クロック信号パターン７０は第１入出力パッド列２７への影響を極端に少なくすることができる。

（第２実施形態）
ここで、第２実施形態におけるサーマルヘッド基板を、図７および図８を参照して説明する。図７は、第２実施形態におけるサーマルヘッド基板のパターン模式図である。図８は、第２実施形態におけるドライバーＩＣの入出力端子側から見た入出力端子の一部を示す図である。なお、第１実施形態と同様な構成および内容については、同符号を付し説明を省略する。

図７に示すように、サーマルヘッド基板２０Ａは、ドライバーＩＣ３０Ａ（図８参照）が搭載されるＩＣ実装部３１において、発熱素子Ｒ１〜Ｒ５１２側に、図７中右から順に、第１ラッチパッドＬＡＴ１、ロジック電源パッドＶＤＤ、シグナルアウトパッドＳＯ、１２８個の発熱素子２６に導通される出力パッドＤＯ１〜ＤＯ１２８、シグナルインパッドＳＩ、および第２ラッチパッドＬＡＴ２が、列状に配置されている（第１入出力パッド列２７）。さらに、ＩＣ実装部３１には、接続端子２８側に、図７中右から順に、第１ストローブパッドＳＴＢ１、５つのグランドパッドＧＮＤ、クロックパッドＣＬＫ、第２ストローブパッドＳＴＢ２が、列状に配置されている（第２入出力パッド列２９）。

そして、ＩＣ実装部３１ａ〜３１ｄにおいて、ＩＣ実装部３１ａの第２ラッチパッドＬＡＴ２とＩＣ実装部３１ｂの第１ラッチパッドＬＡＴ１とが第１ラッチ信号中継パターン８０ａにより、ＩＣ実装部３１ｂの第２ラッチパッドＬＡＴ２とＩＣ実装部３１ｃの第１ラッチパッドＬＡＴ１とが第２ラッチ信号中継パターン８０ｂにより、ＩＣ実装部３１ｃの第２ラッチパッドＬＡＴ２とＩＣ実装部３１ｄの第１ラッチパッドＬＡＴ１とが第３ラッチ信号中継パターン８０ｃにより導通されている。

さらに、ＩＣ実装部３１ａの第１ラッチパッドＬＡＴ１と接続端子２８部のラッチ端子ｌａｔとは、ラッチ信号パターン８０により導通している。ラッチ信号パターン８０は、ラッチ端子ｌａｔを基点に、サーマルヘッド基板２０Ａの領域Ｑで図７中Ｘ（＋）方向に延び、サーマルヘッド基板２０Ａの右側でＹ（＋）方向に立ち上がり、ＩＣ実装部３１ａの第１ラッチパッドＬＡＴ１の近傍で方向を変え、Ｘ（−）方向に延びＩＣ実装部３１ａの第１ラッチパッドＬＡＴ１と導通するように形成されている。

ＩＣ実装部３１ａおよびＩＣ実装部３１ｂにおいて、ＩＣ実装部３１ａの第２ストローブパッドＳＴＢ２とＩＣ実装部３１ｂの第１ストローブパッドＳＴＢ１がストローブ信号中継パターン８２ａにより導通されている。さらに、ＩＣ実装部３１ａの第１ストローブパッドＳＴＢ１と接続端子２８部の第１ストローブ端子ｓｔｂ１とは、第１ストローブ信号パターン８２により導通している。第１ストローブ信号パターン８２は、第１ストローブ端子ｓｔｂ１を基点に、サーマルヘッド基板２０Ａの領域Ｑで図７中Ｘ（＋）方向に延び、サーマルヘッド基板２０Ａの右側でＹ（＋）方向に立ち上がり、ＩＣ実装部３１ａの第１ストローブパッドＳＴＢ１と導通するように形成されている。

ＩＣ実装部３１ｃおよびＩＣ実装部３１ｄにおいて、ＩＣ実装部３１ｃの第２ストローブパッドＳＴＢ２とＩＣ実装部３１ｄの第１ストローブパッドＳＴＢ１がストローブ信号中継パターン８４ａにより導通されている。さらに、ＩＣ実装部３１ｄの第２ストローブパッドＳＴＢ２と接続端子２８部の第２ストローブ端子ｓｔｂ２とは、第２ストローブ信号パターン８４により導通している。第２ストローブ信号パターン８４は、第２ストローブ端子ｓｔｂ２を基点に、サーマルヘッド基板２０Ａの領域Ｑで図７中Ｘ（−）方向に延び、サーマルヘッド基板２０Ａの左側でＹ（＋）方向に立ち上がり、ＩＣ実装部３１ｄの第２ストローブパッドＳＴＢ２と導通するように形成されている。

上述のサーマルヘッド基板２０Ａには、図８に示すドライバーＩＣ３０ＡがＩＣ実装部３１ａ〜３１ｄに実装される。ドライバーＩＣ３０Ａは、ＩＣ実装部３１に配設された入出力パッドと対応する入出力端子として、例えば半田等からなるバンプを底面に有している。このドライバーＩＣ３０Ａは、第１ラッチパッドＬＡＴ１に対応する第１ラッチバンプ（ＬＡＴ１）と第２ラッチパッドＬＡＴ２に対応する第２ラッチバンプ（ＬＡＴ２）とを有している。第１ラッチバンプ（ＬＡＴ１）と第２ラッチバンプ（ＬＡＴ２）とは、ＩＣ内部で導通している。なお、第１ラッチバンプ（ＬＡＴ１）が入力端子に相当し、第２ラッチバンプ（ＬＡＴ２）が出力端子に相当する。

また、ドライバーＩＣ３０Ａは、第１ストローブパッドＳＴＢ１に対応する第１ストローブバンプ（ＳＴＢ１）と第２ストローブパッドＳＴＢ２に対応する第２ストローブバンプ（ＳＴＢ２）とを有している。第１ストローブバンプ（ＳＴＢ１）と第２ストローブバンプ（ＳＴＢ２）とは、ＩＣ内部で導通している。なお、ＩＣ実装部３１ａ，３１ｂに実装されるドライバーＩＣ３０Ａにおいては、第１ストローブバンプ（ＳＴＢ１）が入力端子に相当し、第２ストローブ（ＳＴＢ２）が出力端子に相当し、ＩＣ実装部３１ｃ，３１ｄに実装されるドライバーＩＣ３０Ａにおいては、第２ストローブバンプ（ＳＴＢ２）が入力端子に相当し、第１ストローブバンプ（ＳＴＢ１）が出力端子に相当する。

上述のサーマルヘッド基板２０Ａに、ドライバーＩＣ３０Ａが実装される。その場合、ラッチ信号は、接続端子２８部のラッチ端子ｌａｔから入り、ラッチ信号パターン８０およびＩＣ実装部３１ａの第１ラッチパッドＬＡＴ１を介して、ドライバーＩＣ３０Ａの第１ラッチバンプ（ＬＡＴ１）から入力され活用され第２ラッチバンプ（ＬＡＴ２）から出力される。ＩＣ実装部３１ｂに実装されたドライバーＩＣ３０Ａにおいても、ラッチ信号は、第１ラッチ信号中継パターン８０ａを介して、第１ラッチバンプ（ＬＡＴ１）から入力され活用され第２ラッチバンプ（ＬＡＴ２）から出力される。ＩＣ実装部３１ｃおよびＩＣ実装部３１ｄに実装されたドライバーＩＣ３０Ａも同様に、第２ラッチ信号中継パターン８０ｂおよび第３ラッチ信号中継パターン８０ｃを介して、第１ラッチバンプ（ＬＡＴ１）から入力され活用され第２ラッチバンプ（ＬＡＴ２）から出力される。

また、前述のストローブ信号Ｓｔ１は、接続端子２８部の第１ストローブ端子ｓｔｂ１から入り、第１ストローブ信号パターン８２およびＩＣ実装部３１ａの第１ストローブパッドＳＴＢ１を介して、ドライバーＩＣ３０Ａの第１ストローブバンプ（ＳＴＢ１）から入力され活用されて第２ストローブバンプ（ＳＴＢ２）から出力される。ストローブ信号Ｓｔ１は、ストローブ信号中継パターン８２ａを介して、ＩＣ実装部３１ｂのドライバーＩＣ３０Ａの第１ストローブバンプ（ＳＴＢ１）から入力される。

ストローブ信号Ｓｔ２は、接続端子２８部の第２ストローブ端子ｓｔｂ２から入り、第２ストローブ信号パターン８４およびＩＣ実装部３１ｄの第２ストローブパッドＳＴＢ２を介して、ドライバーＩＣ３０Ａの第２ストローブバンプ（ＳＴＢ２）から入力され活用されて第１ストローブバンプ（ＳＴＢ１）から出力される。ストローブ信号Ｓｔ２は、ストローブ信号中継パターン８４ａを介して、ＩＣ実装部３１ｃのドライバーＩＣ３０Ａの第２ストローブバンプ（ＳＴＢ２）から入力される。

以下、第２実施形態の効果を記載する。
（１）上述のサーマルヘッド基板２０Ａにおいて、ＩＣ実装部３１ｂ，３１ｃ，３１ｄに実装されるドライバーＩＣ３０Ａは、ラッチ信号を、その前段に設けられたドライバーＩＣ３０Ａの内部を経由して供給されることができる。ＩＣ実装部３１ｂおよびＩＣ実装部３１ｄに実装されるドライバーＩＣ３０Ａは、ストローブ信号Ｓｔ１，Ｓｔ２を、同じくその前段に設けられたドライバーＩＣ３０Ａの内部を経由して供給されることができる。そのため、ラッチ信号パターン８０、第１ストローブ信号パターン８２および第２ストローブ信号パターン８４を単純化できるとともに、ドライバーＩＣ３０Ａと接続端子２８との間の領域（領域Ｑ）に配置する入力信号配線パターンの配線の数を減ずることができる。その結果、ドライバーＩＣ３０Ａと接続端子２８との間の領域（領域Ｑ）の面積を小さくすることができ、サーマルヘッド基板２０Ａの小型化に寄与できる。

（２）上述のサーマルヘッド基板２０Ａを搭載するサーマルヘッドは、ラッチ信号、ストローブ信号Ｓｔ１，Ｓｔ２を、ドライバーＩＣ３０Ａの内部の信号線を用いて送る。ドライバーＩＣ３０Ａの内部の信号線は、基板上に設けられた入力信号配線パターンと比較して電流容量を大きくすることができる。したがって、ノイズの影響を低減させることができるとともに、電流電圧降下を低減させることができる。

（第３実施形態）
第３実施形態のサーマルヘッド基板について、図９、図１０および図１１を参照して説明する。
図９および図１０は、第３実施形態におけるサーマルヘッド基板のパターン模式図であり、図９はＩＣ実装部３１ｃ、３１ｄに関するパターン配置図を示し、図１０はＩＣ実装部３１ａ、３１ｂに関するパターン配置図を示している。図１１は、第３実施形態におけるドライバーＩＣの入出力端子の一部を示す図であり、詳しくは入出力端子側から見た図である。なお、第２実施形態と同様な構成および内容については、同符号を付し説明を省略する。

図９および図１０に示すように、サーマルヘッド基板２０Ｂは、ドライバーＩＣ３０Ｂ（図１１参照）が搭載されるＩＣ実装部３１において、発熱素子Ｒ１〜Ｒ５１２側に、図１０中右から順に、第１ノンコネクトパッドＮＣ１、シグナルアウトパッドＳＯ、第１ラッチパッドＬＡＴ１、１２８個の発熱素子２６に導通される出力パッドＤＯ１〜ＤＯ１２８、第２ラッチパッドＬＡＴ２、シグナルインパッドＳＩ、および第２ノンコネクトパッドＮＣ３が、列状に配置されている（第１入出力パッド列２７）。さらに、ＩＣ実装部３１には、接続端子２８側に、図１０中右から順に、第３ノンコネクトパッドＮＣ２、第１ストローブパッドＳＴＢ１、５つのグランドパッドＧＮＤ、クロックパッドＣＬＫ、第２ストローブパッドＳＴＢ２、第４ノンコネクトパッドＮＣ４が、列状に配置されている（第２入出力パッド列２９）。またロジック電源パッドＶＤＤが、出力パッドＤＯ１〜ＤＯ１２８を含む第１入出力パッド列２７と複数のグランドパッドＧＮＤを含む第２入出力パッド列２９との間に配置されている。また、上記の各ノンコネクトパッドＮＣ１〜ＮＣ４と導通したチェックパッド（延出パッド）ＣＰ１〜ＣＰ４がＩＣ実装部３１の外側領域にて配置されている。

そして、ＩＣ実装部３１ａ〜３１ｄにおいて、ＩＣ実装部３１ａの第２ラッチパッドＬＡＴ２とＩＣ実装部３１ｂの第１ラッチパッドＬＡＴ１とが第１ラッチ信号中継パターン８０ａにより、ＩＣ実装部３１ｂの第２ラッチパッドＬＡＴ２とＩＣ実装部３１ｃの第１ラッチパッドＬＡＴ１とが第２ラッチ信号中継パターン８０ｂにより、ＩＣ実装部３１ｃの第２ラッチパッドＬＡＴ２とＩＣ実装部３１ｄの第１ラッチパッドＬＡＴ１とが第３ラッチ信号中継パターン８０ｃにより導通されている。

さらに、ＩＣ実装部３１ａの第１ラッチパッドＬＡＴ１と接続端子２８部のラッチ端子ｌａｔとは、ラッチ信号パターン８０により導通している。

ＩＣ実装部３１ａおよびＩＣ実装部３１ｂにおいて、ＩＣ実装部３１ａの第２ストローブパッドＳＴＢ２とＩＣ実装部３１ｂの第１ストローブパッドＳＴＢ１がストローブ信号中継パターン８２ａにより導通されている。さらに、ＩＣ実装部３１ａの第１ストローブパッドＳＴＢ１と接続端子２８部の第１ストローブ端子ｓｔｂ１とは、第１ストローブ信号パターン８２により導通している。

ＩＣ実装部３１ｃおよびＩＣ実装部３１ｄにおいて、ＩＣ実装部３１ｃの第２ストローブパッドＳＴＢ２とＩＣ実装部３１ｄの第１ストローブパッドＳＴＢ１がストローブ信号中継パターン８４ａにより導通されている。さらに、ＩＣ実装部３１ｄの第２ストローブパッドＳＴＢ２と接続端子２８部の第２ストローブ端子ｓｔｂ２とは、第２ストローブ信号パターン８４により導通している。

上述のサーマルヘッド基板２０Ｂには、図１１に示すドライバーＩＣ３０ＢがＩＣ実装部３１ａ〜３１ｄに実装される。ドライバーＩＣ３０Ｂは、ＩＣ実装部３１に配設された入出力パッドと対応する入出力端子として、例えば半田等からなるバンプを底面に有している。このドライバーＩＣ３０Ｂは、第１ラッチパッドＬＡＴ１に対応する第１ラッチバンプ（ＬＡＴ１）と第２ラッチパッドＬＡＴ２に対応する第２ラッチバンプ（ＬＡＴ２）とを有している。第１ラッチバンプ（ＬＡＴ１）と第２ラッチバンプ（ＬＡＴ２）とは、ＩＣ内部で導通している。なお、第１ラッチバンプ（ＬＡＴ１）が入力端子に相当し、第２ラッチバンプ（ＬＡＴ２）が出力端子に相当する。

また、ドライバーＩＣ３０Ｂは、第１ストローブパッドＳＴＢ１に対応する第１ストローブバンプ（ＳＴＢ１）と第２ストローブパッドＳＴＢ２に対応する第２ストローブバンプ（ＳＴＢ２）とを有している。第１ストローブバンプ（ＳＴＢ１）と第２ストローブバンプ（ＳＴＢ２）とは、ＩＣ内部で導通している。なお、ＩＣ実装部３１ａ，３１ｂに実装されるドライバーＩＣ３０Ｂにおいては、第１ストローブバンプ（ＳＴＢ１）が入力端子に相当し、第２ストローブ（ＳＴＢ２）が出力端子に相当し、ＩＣ実装部３１ｃ，３１ｄに実装されるドライバーＩＣ３０Ｂにおいては、第２ストローブバンプ（ＳＴＢ２）が入力端子に相当し、第１ストローブバンプ（ＳＴＢ１）が出力端子に相当する。

さらに、ドライバーＩＣ３０Ｂは、第１ノンコネクトパッドＮＣ１に対応する第１ノンコネクトバンプ（ＮＣ１）と第２ノンコネクトパッドＮＣ２に対応する第２ノンコネクトバンプ（ＮＣ２）と第３ノンコネクトバンプ（ＮＣ３）と第４ノンコネクトパンプＮＣ４とを有している。第１ノンコネクトバンプ（ＮＣ１）と第２ノンコネクトバンプ（ＮＣ２）とは、ＩＣ内部で導通しており、第３ノンコネクトバンプ（ＮＣ３）と第４ノンコネクトバンプ（ＮＣ４）とは、ＩＣ内部で導通している。

上述のサーマルヘッド基板２０Ｂに、ドライバーＩＣ３０Ｂが実装される。その場合、ラッチ信号は、接続端子２８部のラッチ端子ｌａｔから入り、ラッチ信号パターン８０およびＩＣ実装部３１ａの第１ラッチパッドＬＡＴ１を介して、ドライバーＩＣ３０Ｂの第１ラッチバンプ（ＬＡＴ１）から入力され活用され第２ラッチバンプ（ＬＡＴ２）から出力される。ＩＣ実装部３１ｂに実装されたドライバーＩＣ３０Ｂにおいても、ラッチ信号は、第１ラッチ信号中継パターン８０ａを介して、第１ラッチバンプ（ＬＡＴ１）から入力され活用され第２ラッチバンプ（ＬＡＴ２）から出力される。ＩＣ実装部３１ｃおよびＩＣ実装部３１ｄに実装されたドライバーＩＣ３０Ｂも同様に、第２ラッチ信号中継パターン８０ｂおよび第３ラッチ信号中継パターン８０ｃを介して、第１ラッチバンプ（ＬＡＴ１）から入力され活用され第２ラッチバンプ（ＬＡＴ２）から出力される。

また、前述のストローブ信号Ｓｔ１は、接続端子２８部の第１ストローブ端子ｓｔｂ１から入り、第１ストローブ信号パターン８２およびＩＣ実装部３１ａの第１ストローブパッドＳＴＢ１を介して、ドライバーＩＣ３０Ｂの第１ストローブバンプ（ＳＴＢ１）から入力され活用されて第２ストローブバンプ（ＳＴＢ２）から出力される。ストローブ信号Ｓｔ１は、ストローブ信号中継パターン８２ａを介して、ＩＣ実装部３１ｂのドライバーＩＣ３０Ｂの第１ストローブバンプ（ＳＴＢ１）から入力される。

ストローブ信号Ｓｔ２は、接続端子２８部の第２ストローブ端子ｓｔｂ２から入り、第２ストローブ信号パターン８４およびＩＣ実装部３１ｄの第２ストローブパッドＳＴＢ２を介して、ドライバーＩＣ３０Ｂの第２ストローブバンプ（ＳＴＢ２）から入力され活用されて第１ストローブバンプ（ＳＴＢ１）から出力される。ストローブ信号Ｓｔ２は、ストローブ信号中継パターン８４ａを介して、ＩＣ実装部３１ｃのドライバーＩＣ３０Ｂの第２ストローブバンプ（ＳＴＢ２）から入力される。

接続端子２８部の第１データ端子ｄｉ１からは第１データ信号パターン７２が延出しており、第１データ信号パターン７２は、ＩＣ実装部３１ｂの第４ノンコネクトパッドＮＣ４と導通している。第４ノンコネクトパッドＮＣ４は、ドライバーＩＣ３０Ｂの内部の信号線を介して第３ノンコネクトパッドＮＣ３と導通しており、第１データ信号パターン７２ｂによりシグナルインパッドＳＩと導通している。ＩＣ実装部３１ｂのシグナルアウトパッドＳＯは、第１データ信号パターン７２ａによりＩＣ実装部３１ａのシグナルインパッドＳＩと導通している。接続端子２８部の第２データ端子ｄｉ２からは第２データ信号パターン７４が延出しており、第２データ信号パターン７４は、ＩＣ実装部３１ｄのシグナルインパッドＳＩと導通している。ＩＣ実装部３１ｄのシグナルアウトパッドＳＯは、第２データ信号パターン７４ａによりＩＣ実装部３１ｃのシグナルインパッドＳＩと導通している。

以下、第３実施形態の効果を記載する。
（１）上述のサーマルヘッド基板２０Ｂにおいて、ＩＣ実装部３１ａ〜３１ｄに実装されるドライバーＩＣ３０Ｂは、フリップチップボンディング方式により各信号パッドがＡＣＦ（異方性導電フィルム）等により圧着接合されるため、パッドの接合状態は外観上、確認できないが、サーマルヘッド基板２０ＢのチェックパッドＣＰ１（ＣＰ３）とＣＰ２（ＣＰ４）に抵抗測定器のプローブ端子を当て、パッドの接続抵抗値を測定することによりパッドの接合状態が適切か否かを判断することができる。例えば、第１ノンコネクトパッドＮＣ１と導通しているチェックパッド（第１延出パッド）ＣＰ１と第２ノンコネクトパッドＮＣ２と導通しているチェックパッド（第２延出パッド）ＣＰ２に抵抗測定器のプローブ端子を当て、抵抗値を測定することによりサーマルヘッド基板２０Ｂの第１ノンコネクトパッドＮＣ１とドライバーＩＣ３０Ｂの第１ノンコネクトバンプ（ＮＣ１）の接続抵抗および第２ノンコネクトパッドＮＣ２とドライバーＩＣ３０Ｂの第２ノンコネクトバンプ（ＮＣ２）の接続抵抗が測定できる。同様に他のチェックパッドＣＰ３とＣＰ４を使って各ドライバーＩＣの両端部のバンプとサーマルヘッド基板のパッドの接続抵抗が測定できる。抵抗値が想定した値より高い場合は接合状態が悪いことがわかり、またオープン状態であれば全く接合できていないことがわかるため接合不良が検出でき、品質の管理に寄与できる。
また、別の確認方法として上記の各チェックパッドＣＰに同様にプローブ端子を当て微弱な電流を流し、電流を変化させたときの電圧を測定することにより電流−電圧特性を把握することができ、さらに詳細な接合状態の確認ができ、より高度な品質管理に寄与できる。

（２）ＩＣ実装部３１ｂに実装されるドライバーＩＣ３０Ｂは、接続端子２８部の第１データ端子ｄｉ１からの信号を第４ノンコネクトパッドＮＣ４と第３ノンコネクトパッドＮＣ３を用いてドライバーＩＣ３０Ｂの内部を経由して、シグナルインパッドＳＩに供給できる。そのため、第１データ信号パターン７２を単純化できるとともに、ドライバーＩＣ３０Ｂと接続端子２８との間の領域（領域Ｑ）およびＩＣ実装部３１ｃ、３１ｄ内に配置する信号配線パターンの配線の数を減ずることができる。その結果、ドライバーＩＣ３０Ｂと接続端子２８との間の領域（領域Ｑ）の面積を小さくすることができ、サーマルヘッド基板２０Ｂの小型化に寄与できるとともに、ＩＣ実装部３１ｃ、３１ｄ内に配置するロジック電源パターン６０やクロック信号パターン７０の配線パターンの幅をさらに広くすることができ、ノイズの影響や電流電圧降下を低減させることができる。

（３）ＩＣ実装部３１ａ〜３１ｄに実装されるドライバーＩＣ３０Ｂには、出力パッドＤＯ１〜ＤＯ１２８を含む第１入出力パッド列２７と複数のグランドパッドＧＮＤを含む第２入出力パッド列２９との間に配置されているロジック電源パターン６０の上にロジック電源パッドＶＤＤが配置されているため、ロジック電源パターン６０の曲折や分岐点を減らし簡素化することができる。したがって、ノイズの影響を低減させることができる。

（変形例）上述の第３実施形態では、ロジック電源パッドＶＤＤが出力パッドＤＯ１〜ＤＯ１２８を含む第１入出力パッド列２７と複数のグランドパッドＧＮＤを含む第２入出力パッド列２９との間に配置されているが、クロックパッドＣＬＫが第１入出力パッド列２７と第２入出力パッド列２９との間に配置されていてもよい。この場合においても同様の効果が期待できる。

（第４実施形態）
第４実施形態のサーマルヘッド基板について、図１２および図１３を参照して説明する。図１２および図１３は、第４実施形態におけるサーマルヘッド基板のパターン模式図であり、図１２はＩＣ実装部３１ｃ、３１ｄに関するパターン配置図を示し、図１３はＩＣ実装部３１ａ、３１ｂに関するパターン配置図を示している。

図１２および図１３に示すように、サーマルヘッド基板２０Ｃは、ロジック電源の配線パターンがヘッド基板の長手方向の両端からドライバーＩＣ３０のロジック電源パッドＶＤＤに接続されている。詳細には、図１２に示すように、接続端子２８部のロジック電源端子ｖｄｄとＩＣ実装部３１ｄのロジック電源パッドＶＤＤおよびＩＣ実装部３１ｃのロジック電源パッドＶＤＤとがロジック電源パターン６０により導通されている。また図１３に示すように、接続端子２８部のロジック電源端子ｖｄｄとＩＣ実装部３１ａのロジック電源パッドＶＤＤおよびＩＣ実装部３１ｂのロジック電源パッドＶＤＤとがロジック電源パターン６０により導通されている。

以下、第４実施形態の効果を記載する。
上述のサーマルヘッド基板２０Ｃにおいて、複数のドライバーＩＣ３０に接続するロジック電源パターン６０を基板の両端側からの配線パターンにより供給しているため、従来の一方向のみからの配線パターンによるロジック電源の供給に比べて配線パターンの抵抗によるロスを少なくすることができ、電圧降下の少ない安定したロジック電源をドライバーＩＣ３０に供給することに寄与できる。

なお、本発明は上述の実施の形態に限られることなく、種々の変更を行うことができる。例えば、上述の実施の形態では、実装領域の第１入出力パッド列２７にラッチ信号の入力パッドと出力パッドおよび第２入出力パッド列２９にストローブ信号の入力パッドと出力パッドが配置しているが、第１入出力パッド列２７にラッチ信号のそれぞれのパッドを設け、第２入出力パッド列２９にラッチ信号のそれぞれのパッドが設けられていても構わない。さらには、図７における第１入出力パッド列２７のラッチ信号の入力パッドＬＡＴ１の左隣にストローブ信号の入力パッドを設け、ラッチ信号の出力パッドＬＡＴ２の右隣にストローブ信号の出力パッドを設けるように第１入出力パッド列２７にラッチ信号およびストローブ信号の入力パッドと出力パッドを設けても構わなく、第１入出力パッド列２７に換えて第２入出力パッド列２９にラッチ信号およびストローブ信号の入力パッドと出力パッドを設けても構わない。その際、さらには、端側からラッチ信号、ストローブ信号の配置でなくともよいが、入力パッドと出力パッドの配置を左右対称に設けることは、図７のように隣接する実装領域の端側のパッドと単に連結させるだけでよいから配線パターンが簡略できるので良い。
また、本実施の形態では、ノンコネクト部としてノンコネクトパッドＮＣ１〜４の例を記載したがノンコネクトパッドＮＣ１、２だけであっても構わないが、ドライバーＩＣ３０の長手方向の両端に設けることはドライバーＩＣ３０が基板に傾くことなく確実に実装されていることを確認できるので好ましい。

また、本実施の形態では、電子機器に搭載されているサーマルプリンターのサーマルヘッド基板を例にして説明したが、これに限られるものではない。例えば、本願発明はインクジェットプリンター等の液体吐出装置のヘッド基板にも適用できる。液体吐出装置に設けられる駆動素子として発熱素子やピエゾ素子等の様々な種類の素子を用いることもできる。他にも、本願発明はＬＥＤプリンターに設けられる駆動素子として、ＬＥＤアレイを用いることができる。これら複数種の駆動素子は、本願発明のヘッド基板上に設けられてもよいし、別の基板上に設けられてもよい。駆動素子が別の基板上に設けられている場合は、当該駆動素子は、本願発明のヘッド基板上に搭載されるドライバーＩＣと出力信号配線パターンを介して電気的に接続される。

１０…サーマルヘッド、２０，２０Ａ，２０Ｂ，２０Ｃ…サーマルヘッド基板、２６…発熱素子、２７…第１入出力パッド列、２８…接続端子、２９…第２入出力パッド列、３０，３０Ａ，３０Ｂ…ドライバーＩＣ、３１，３１ａ，３１ｂ，３１ｃ，３１ｄ…実装領域としてのＩＣ実装部、３２…発熱体、５６…出力信号配線パターン、６０…ロジック電源線としてのロジック電源パターン、６２，８０…ラッチ信号パターン、６４，８２…第１ストローブ信号パターン、６８，８４…第２ストローブ信号パターン、７０…クロック信号線としてのクロック信号パターン、７２…第１データ信号パターン、７４…第２データ信号パターン、ＤＯ…出力パッド、ＧＮＤ…グランドパッド、ＮＣ１，ＮＣ２，ＮＣ３，ＮＣ４…ノンコネクトパッド、ＣＰ１，ＣＰ２，ＣＰ３，ＣＰ４…チェックパッド。

Claims (9)

1. 複数の駆動素子をそれぞれ選択的に駆動させるドライバーＩＣと、
   前記ドライバーＩＣを駆動するために外部からの信号を受ける外部接続端子部と、
   前記外部接続端子部と前記ドライバーＩＣとの導通を図るべく形成された入力信号配線パターンとを備えるヘッド基板であって、
   前記ドライバーＩＣの実装領域には、前記駆動素子への出力側に、前記ドライバーＩＣの端子と接続される複数のパッドが列状に形成された第１入出力パッド列と、
   前記入力信号配線パターンに導通されるとともに、前記ドライバーＩＣの端子と接続される複数のパッドが列状に形成された第２入出力パッド列と、
   前記第１入出力パッド列と前記第２入出力パッド列との間に、ロジック電源線およびクロック信号を供給するクロック信号線が形成され、
   前記第１入出力パッド列および前記第２入出力パッド列の一方または両方の端部側の位置に、前記ドライバーＩＣの端子と接続されるとともに前記実装領域の外側に延出している第１および第２延出パッドを備え、
   前記ドライバーＩＣは、前記端部側の前記第１および第２延出パッドに対応する端子同
   士が導通されているノンコネクト部を有していることを特徴とするヘッド基板。
2. 前記ロジック電源線は、前記第１入出力パッド列と前記クロック信号線の間に配置されていることを特徴とする請求項１に記載のヘッド基板。
3. 前記ドライバーＩＣは、列状の前記駆動素子に対して、平行な列状に複数配置されていることを特徴とする請求項１または２に記載のヘッド基板。
4. 前記実装領域の前記第１入出力パッド列または前記第２入出力パッド列のどちらか一方
   の端部近傍には、ラッチ信号もしくはストローブ信号の入力パッドの少なくとも一方が形
   成されており、
   前記入力パッドが形成されている他方の端部近傍には、前記一方の端部に形成されてい
   る信号の出力パッドが形成されており、
   前記出力パッドと隣接する前記実装領域の前記入力パッドとが導通されていることを特
   徴とする請求項１乃至３のいずれか一項に記載のヘッド基板。
5. 前記第２延出パッドは、前記入力信号配線パターンの信号線に接続されていることを特
   徴とする請求項１に記載のヘッド基板。
6. 前記実装領域における前記第１入出力パッド列及び前記第２入出力パッド列の間に、前記ロジック電源線もしくは前記クロック信号線のパターン上に前記ドライバーＩＣへの入力パッドが形成されていることを特徴とする請求項１乃至５のいずれか一項に記載のヘッド基板。
7. 前記ロジック電源線は、前記ドライバーＩＣが前記駆動素子の列方向に複数配置される場合、前記ドライバーＩＣの配列方向の両側から前記ドライバーＩＣの入力パッドに接続されるように形成されていることを特徴とする請求項１乃至６のいずれか一項に記載のヘッド基板。
8. 前記ドライバーＩＣは前記ヘッド基板にＡＣＦを介してフリップチップボンディング方
   式により取付けられていることを特徴とする請求項１乃至７のいずれか一項に記載のヘッ
   ド基板。
9. 長矩形形状に形成された基板上の一方の長辺近傍に列状に配置された複数の発熱素子から、前記複数の発熱素子を選択的に発熱させる複数のドライバーＩＣの実装領域にいたるまで形成される配線パターンと、
   前記基板の他方の長辺部に形成された外部接続端子部と前記複数のドライバーＩＣの制御信号の入出力部との導通、および前記ドライバーＩＣ間の信号接続を図るべく形成された信号配線パターンとを備えるサーマルヘッド基板であって、
   前記ドライバーＩＣの前記実装領域には、前記発熱素子側に、前記配線パターンに導通されるとともに、前記ドライバーＩＣに設けられる端子と接続される複数の発熱駆動信号の出力パッドを含むパッドが列状に形成され、
   前記外部接続端子部側に前記信号配線パターンに導通されるとともに、前記ドライバーＩＣに設けられた端子と接続される複数のグランドパッドを含むパッドが列状に形成されており、
   前記発熱駆動信号の出力パッドを含むパッド列と前記グランドパッドを含むパッド列との間に、少なくともクロック信号線およびロジック電源線が形成され、
   前記第１入出力パッド列および前記第２入出力パッド列の一方または両方の端部側の位置に、前記ドライバーＩＣの端子と接続されるとともに前記実装領域の外側に延出している第１および第２延出パッドを備え、
   前記ドライバーＩＣは、前記端部側の前記第１および第２延出パッドに対応する端子同
   士が導通されているノンコネクト部を有していることを特徴とするサーマルヘッド基板。

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