JP2001287389A - 記録素子の駆動制御装置 - Google Patents
記録素子の駆動制御装置Info
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Abstract
(57)【要約】 (修正有)
【課題】 ダミーバンプ,ダミー回路、および、モニタ
回路が形成される部分の占有面積を比較的小とし、1チ
ップの集積回路の大きさの小型化を図ることができるこ
と。 【解決手段】 並列に複数配列される駆動回路部14I
Ciの両端部にそれぞれ、モニタ端子16mを有したモ
ニタ回路16が隣接して設けられるもの。本発明に係る
記録素子の駆動制御装置によれば、複数の駆動回路部の
うち駆動回路部の配列における両端部近傍にそれぞれ位
置する駆動回路部は、駆動制御信号形成部の導通特性を
表す信号をバンプを通じて選択的に送出するのでダミー
バンプおよびモニタ回路とが兼用されることとなり、ダ
ミーバンプ,ダミー回路、および、モニタ回路が形成さ
れる部分の占有面積を比較的小とし、1チップの集積回
路の大きさの小型化を図ることができる。
回路が形成される部分の占有面積を比較的小とし、1チ
ップの集積回路の大きさの小型化を図ることができるこ
と。 【解決手段】 並列に複数配列される駆動回路部14I
Ciの両端部にそれぞれ、モニタ端子16mを有したモ
ニタ回路16が隣接して設けられるもの。本発明に係る
記録素子の駆動制御装置によれば、複数の駆動回路部の
うち駆動回路部の配列における両端部近傍にそれぞれ位
置する駆動回路部は、駆動制御信号形成部の導通特性を
表す信号をバンプを通じて選択的に送出するのでダミー
バンプおよびモニタ回路とが兼用されることとなり、ダ
ミーバンプ,ダミー回路、および、モニタ回路が形成さ
れる部分の占有面積を比較的小とし、1チップの集積回
路の大きさの小型化を図ることができる。
Description
【0001】
【発明の属する技術分野】本発明は、選択的に記録動作
を行う記録素子の駆動制御装置に関する。
を行う記録素子の駆動制御装置に関する。
【0002】
【従来の技術】一般に、プリンタにおいては、用紙等の
記録媒体の記録面に対して記録動作を行う記録ヘッドの
駆動制御を行う駆動制御装置を備えている。駆動制御装
置は、例えば、記録ヘッドに駆動制御信号を送出する駆
動回路部と、供給される記録動作制御データに基づいて
駆動回路部の動作制御を行う制御回路部とを含んで構成
されている。駆動回路部においては、記録ヘッドに応じ
て1チップの集積回路が複数個配列されて形成される場
合がある。1チップの集積回路においては、その出力端
子がバンプを利用したフリップチップ方式により例え
ば,インクジェット記録ヘッドにおける記録素子として
のピエゾ素子、または、ヒータに電気的に接続されるも
のがある。このようなバンプによる電気的な接続方法
は、例えば、熱硬化性の樹脂が用いられ約200度程度
の加熱、および、圧着工程を含む一連の工程を経て行わ
れる。従って、その接続部は、接続される基材が熱膨張
した状態で固着した後、室温まで冷却されることとな
る。その際、接合される各基材の熱膨張率の差に起因し
た応力ひずみが各接続部に生じ、断線する虞がある。即
ち,組立て後、各接続部の信頼性が低下する虞がある。
記録媒体の記録面に対して記録動作を行う記録ヘッドの
駆動制御を行う駆動制御装置を備えている。駆動制御装
置は、例えば、記録ヘッドに駆動制御信号を送出する駆
動回路部と、供給される記録動作制御データに基づいて
駆動回路部の動作制御を行う制御回路部とを含んで構成
されている。駆動回路部においては、記録ヘッドに応じ
て1チップの集積回路が複数個配列されて形成される場
合がある。1チップの集積回路においては、その出力端
子がバンプを利用したフリップチップ方式により例え
ば,インクジェット記録ヘッドにおける記録素子として
のピエゾ素子、または、ヒータに電気的に接続されるも
のがある。このようなバンプによる電気的な接続方法
は、例えば、熱硬化性の樹脂が用いられ約200度程度
の加熱、および、圧着工程を含む一連の工程を経て行わ
れる。従って、その接続部は、接続される基材が熱膨張
した状態で固着した後、室温まで冷却されることとな
る。その際、接合される各基材の熱膨張率の差に起因し
た応力ひずみが各接続部に生じ、断線する虞がある。即
ち,組立て後、各接続部の信頼性が低下する虞がある。
【0003】かかる場合においては、特に、駆動回路部
が1チップの集積回路により形成される場合,並列に複
数配列されたバンプのうち両端部近傍にそれぞれ位置す
るバンプが、その中間部分のバンプの応力ひずみに比し
て比較的大きな応力ひずみを有することとなる。
が1チップの集積回路により形成される場合,並列に複
数配列されたバンプのうち両端部近傍にそれぞれ位置す
るバンプが、その中間部分のバンプの応力ひずみに比し
て比較的大きな応力ひずみを有することとなる。
【0004】そこで、1チップの集積回路においては、
並列に複数配列されたバンプのうち両端部近傍にそれぞ
れ位置するバンプを所謂、捨てバンプであるダミーバン
プとし、そのダミーバンプ相互間にあるバンプを専ら駆
動用に利用するものが提案されている。
並列に複数配列されたバンプのうち両端部近傍にそれぞ
れ位置するバンプを所謂、捨てバンプであるダミーバン
プとし、そのダミーバンプ相互間にあるバンプを専ら駆
動用に利用するものが提案されている。
【0005】また、1チップ内に集積回路が複数個、並
列に配列される場合における両端部にそれぞれ位置する
集積回路は、その中間部分に配される集積回路と異な
り、その一方側にしか隣接した集積回路がないこととな
る。このように集積回路が複数個、並列に配列される場
合においては、隣接する集積回路の有無による浮遊容量
(寄生容量)の相違に起因した各集積回路内の電気的な
特性が異なる場合がある。このような各集積回路内の電
気的な特性の相違により、駆動される記録素子によって
記録媒体の記録面に形成される画像の品位に悪影響を及
ぼす虞がある。
列に配列される場合における両端部にそれぞれ位置する
集積回路は、その中間部分に配される集積回路と異な
り、その一方側にしか隣接した集積回路がないこととな
る。このように集積回路が複数個、並列に配列される場
合においては、隣接する集積回路の有無による浮遊容量
(寄生容量)の相違に起因した各集積回路内の電気的な
特性が異なる場合がある。このような各集積回路内の電
気的な特性の相違により、駆動される記録素子によって
記録媒体の記録面に形成される画像の品位に悪影響を及
ぼす虞がある。
【0006】このような隣接する集積回路の有無による
弊害を防止するために互いに同一構造とされる集積回路
がダミー回路としてその配列の両端部にそれぞれ設けら
れる場合がある。
弊害を防止するために互いに同一構造とされる集積回路
がダミー回路としてその配列の両端部にそれぞれ設けら
れる場合がある。
【0007】さらに、記録媒体に形成される画像品位を
補正するために実装される集積回路における導通抵抗等
の特性を予め測定するための測定用のモニタ回路が同一
の1チップの集積回路上に設けられる場合がある。
補正するために実装される集積回路における導通抵抗等
の特性を予め測定するための測定用のモニタ回路が同一
の1チップの集積回路上に設けられる場合がある。
【0008】
【発明が解決しようとする課題】上述のようにダミーバ
ンプ,ダミー回路、および、モニタ回路が、それぞれ、
設けられる場合、1チップの集積回路上に互いに別個に
形成されるのでそれらの占有面積が大となり、その結
果、1チップの集積回路の大きさが大となり、1チップ
の集積回路の製造コストが嵩む要因となる。
ンプ,ダミー回路、および、モニタ回路が、それぞれ、
設けられる場合、1チップの集積回路上に互いに別個に
形成されるのでそれらの占有面積が大となり、その結
果、1チップの集積回路の大きさが大となり、1チップ
の集積回路の製造コストが嵩む要因となる。
【0009】以上の問題点を考慮し、本発明は、選択的
に記録動作を行う記録素子の駆動制御装置であって、ダ
ミーバンプ,ダミー回路、および、モニタ回路が形成さ
れる部分の占有面積を比較的小とし、1チップの集積回
路の大きさの小型化を図ることができる記録素子の駆動
制御装置を提供することを目的とする。
に記録動作を行う記録素子の駆動制御装置であって、ダ
ミーバンプ,ダミー回路、および、モニタ回路が形成さ
れる部分の占有面積を比較的小とし、1チップの集積回
路の大きさの小型化を図ることができる記録素子の駆動
制御装置を提供することを目的とする。
【0010】
【課題を解決するための手段】上述の目的を達成するた
めに、本発明に係る記録素子の駆動制御装置は、記録素
子に電気的に接続されるバンプおよびバンプに電気的に
接続され記録素子にバンプを通じて駆動制御信号を形成
し送出する駆動制御信号形成部を記録素子に対応してそ
れぞれ有し、互いに並列に配される複数の駆動回路部
と、記録素子の制御データに基づいて記録素子に対して
の駆動制御信号を形成すべく駆動回路に動作を行わせる
制御回路部と、を備え、複数の駆動回路部のうち駆動回
路部の配列における両端部近傍にそれぞれ位置する駆動
回路部は、駆動制御信号形成部の導通特性を表す信号を
選択的に送出することを特徴とする。
めに、本発明に係る記録素子の駆動制御装置は、記録素
子に電気的に接続されるバンプおよびバンプに電気的に
接続され記録素子にバンプを通じて駆動制御信号を形成
し送出する駆動制御信号形成部を記録素子に対応してそ
れぞれ有し、互いに並列に配される複数の駆動回路部
と、記録素子の制御データに基づいて記録素子に対して
の駆動制御信号を形成すべく駆動回路に動作を行わせる
制御回路部と、を備え、複数の駆動回路部のうち駆動回
路部の配列における両端部近傍にそれぞれ位置する駆動
回路部は、駆動制御信号形成部の導通特性を表す信号を
選択的に送出することを特徴とする。
【0011】
【発明の実施の形態】図1は、本発明に係る記録素子の
駆動制御装置の第1の実施例を、それが適用された熱転
写型の記録ヘッドの一部とともに示す。
駆動制御装置の第1の実施例を、それが適用された熱転
写型の記録ヘッドの一部とともに示す。
【0012】図1に示される例が適用される熱転写型の
記録ヘッドのヒータ部10には、例えば,複数のヒータ
10ai(i=1〜n、nは整数)が所定の相互間隔で
設けられている。各ヒータ10aiの一端側には、共通
の電源ラインVaが電気的に接続されている。なお、ヒ
ータ部10は、多数のヒータ群からなり、図1において
は、そのヒータ部10の一部を示す。
記録ヘッドのヒータ部10には、例えば,複数のヒータ
10ai(i=1〜n、nは整数)が所定の相互間隔で
設けられている。各ヒータ10aiの一端側には、共通
の電源ラインVaが電気的に接続されている。なお、ヒ
ータ部10は、多数のヒータ群からなり、図1において
は、そのヒータ部10の一部を示す。
【0013】所定単位の各ヒータ10aiの他端側は、
フリップチップ方式により、1チップの集積回路基板2
の出力端子部4gi(i=1〜n、nは整数)にそれぞ
れ接続されている。各出力端子部4giは、所謂、バン
プにより形成されている。
フリップチップ方式により、1チップの集積回路基板2
の出力端子部4gi(i=1〜n、nは整数)にそれぞ
れ接続されている。各出力端子部4giは、所謂、バン
プにより形成されている。
【0014】なお、1チップの集積回路基板2は、ヒー
タ部10に対して複数個、並列に設けられており,図1
においては、そのうちの1つを示す。
タ部10に対して複数個、並列に設けられており,図1
においては、そのうちの1つを示す。
【0015】集積回路基板2は、所定の基材上に形成さ
れる制御回路ユニット部6および駆動回路ユニット部8
を含んで構成されている。
れる制御回路ユニット部6および駆動回路ユニット部8
を含んで構成されている。
【0016】制御回路ユニット部6は、例えば,図2に
示されるように、シフトレジスタ部6Aと、ラッチ部6
Bとを含んで構成されている。シフトレジスタ部6Aの
入力端子側には、図3の(B)に示されるような,所定
のビット数、例えば、16ビット構成とされる記録デー
タDGが供給される入力端子部12c、および、図3の
(A)に示されるような、クロック信号CLが供給され
る入力端子部12dが接続されている。クロック信号C
Lは、記録ヘッドの所定の記録動作単位(ブロック)ご
とに順次、図示が省略されるクロック信号発生部から供
給され、また、所定単位ごとの記録データDGがそのク
ロック信号CLに同期して供給される。
示されるように、シフトレジスタ部6Aと、ラッチ部6
Bとを含んで構成されている。シフトレジスタ部6Aの
入力端子側には、図3の(B)に示されるような,所定
のビット数、例えば、16ビット構成とされる記録デー
タDGが供給される入力端子部12c、および、図3の
(A)に示されるような、クロック信号CLが供給され
る入力端子部12dが接続されている。クロック信号C
Lは、記録ヘッドの所定の記録動作単位(ブロック)ご
とに順次、図示が省略されるクロック信号発生部から供
給され、また、所定単位ごとの記録データDGがそのク
ロック信号CLに同期して供給される。
【0017】これにより、供給された記録データDG
は、シフトレジスタ部6Aにより、シリアルデータから
パラレルデータへ変換されることとなる。
は、シフトレジスタ部6Aにより、シリアルデータから
パラレルデータへ変換されることとなる。
【0018】ラッチ部6Bの入力端子側には、図3の
(C)に示されるような、矩形波のラッチ信号SLが供
給される入力端子部12bが接続されている。その供給
されるラッチ信号SLが高レベルから低レベルに立下が
るとき、ラッチ部6Bは、シフトレジスタ部6Aから転
送された記録データを一時的に保持し、それを所定のタ
イミングで駆動回路ユニット部8に供給することとな
る。
(C)に示されるような、矩形波のラッチ信号SLが供
給される入力端子部12bが接続されている。その供給
されるラッチ信号SLが高レベルから低レベルに立下が
るとき、ラッチ部6Bは、シフトレジスタ部6Aから転
送された記録データを一時的に保持し、それを所定のタ
イミングで駆動回路ユニット部8に供給することとな
る。
【0019】また、制御回路ユニット部6には、各部を
供給されるべき電力が供給される入力端子部12eおよ
び接地されている端子部12fが設けられている。
供給されるべき電力が供給される入力端子部12eおよ
び接地されている端子部12fが設けられている。
【0020】駆動回路ユニット部8は、各ヒータ10a
iごとにそれぞれ対応し並列に配された複数のアンド素
子からなるアンド回路8Aと、その各アンド回路の出力
側にそれぞれ接続されるパワートランジスタ8TRi
(i=1〜n、整数)とを含んで構成されている。
iごとにそれぞれ対応し並列に配された複数のアンド素
子からなるアンド回路8Aと、その各アンド回路の出力
側にそれぞれ接続されるパワートランジスタ8TRi
(i=1〜n、整数)とを含んで構成されている。
【0021】アンド回路8Aの一方の入力端子側には、
図3の(D)に示されるような,ヒート信号SHが供給
される入力端子部12aが接続されている。アンド回路
8Aの他方の入力端子側には、ラッチ部6Bが接続され
ている。また、アンド回路8Aの各アンド素子の出力側
には、パワートランジスタ8TRiのゲートが接続され
ている。各パワートランジスタ8TRiのドレインに
は、それぞれ、出力端子部4giが接続されている。こ
れにより、アンド回路8Aの各アンド素子の入力側にラ
ッチ部6Bからのデータおよび供給されるヒート信号S
Hが高レベルをとるとき、パワートランジスタ8TRi
がオン状態とされる。従って、各ヒータ10aiが作動
状態とされる。
図3の(D)に示されるような,ヒート信号SHが供給
される入力端子部12aが接続されている。アンド回路
8Aの他方の入力端子側には、ラッチ部6Bが接続され
ている。また、アンド回路8Aの各アンド素子の出力側
には、パワートランジスタ8TRiのゲートが接続され
ている。各パワートランジスタ8TRiのドレインに
は、それぞれ、出力端子部4giが接続されている。こ
れにより、アンド回路8Aの各アンド素子の入力側にラ
ッチ部6Bからのデータおよび供給されるヒート信号S
Hが高レベルをとるとき、パワートランジスタ8TRi
がオン状態とされる。従って、各ヒータ10aiが作動
状態とされる。
【0022】さらに、駆動回路ユニット部8における両
端部には、図1に示されるように、それぞれ、パワート
ランジスタ8TRiの導通抵抗の特性を監視するための
モニタ回路16が隣接して設けられている。モニタ回路
16の構造は、同様なパワートランジスタと、アンド素
子から構成されている。
端部には、図1に示されるように、それぞれ、パワート
ランジスタ8TRiの導通抵抗の特性を監視するための
モニタ回路16が隣接して設けられている。モニタ回路
16の構造は、同様なパワートランジスタと、アンド素
子から構成されている。
【0023】そのパワートランジスタのドレイン側には
出力端子部16uが接続されるとともに、モニタ端子1
6mが出力端子部16uとそのドレインとの間に接続さ
れている。さらに、パワートランジスタのゲートとアン
ド素子の出力端子との間には、入力端子部16iが接続
されている。
出力端子部16uが接続されるとともに、モニタ端子1
6mが出力端子部16uとそのドレインとの間に接続さ
れている。さらに、パワートランジスタのゲートとアン
ド素子の出力端子との間には、入力端子部16iが接続
されている。
【0024】そのパワートランジスタの素子特性、例え
ば,パワートランジスタの導通抵抗を評価するための評
価信号を送出するモニタ回路16におけるモニタ端子1
6mには、所定の試験信号STが供給され、また、入力
端子部16iには、その回路内部のパワートランジスタ
をオン状態とする電力PAが選択的に供給される。
ば,パワートランジスタの導通抵抗を評価するための評
価信号を送出するモニタ回路16におけるモニタ端子1
6mには、所定の試験信号STが供給され、また、入力
端子部16iには、その回路内部のパワートランジスタ
をオン状態とする電力PAが選択的に供給される。
【0025】かかる構成において、そのパワートランジ
スタの素子特性を評価するにあたっては、先ず、記録ヘ
ッドの組立て前、集積回路基板2におけるモニタ回路1
6のモニタ端子16m、入力端子部16iにそれぞれ試
験機(ICテスタ)が接続される。次に,入力端子部1
6iに電力PAが選択的に供給されるもとで、試験機に
より、モニタ端子16mに、所定の試験信号STが供給
されて電圧等が測定されることにより、設計値と比較さ
れ素子特性が評価されることとなる。かかる評価を表す
データは、例えば、その試験機内に保存される。なお、
かかる評価データは、集積回路基板2内に含まれるメモ
リ部に記憶されるようになされてもよい。
スタの素子特性を評価するにあたっては、先ず、記録ヘ
ッドの組立て前、集積回路基板2におけるモニタ回路1
6のモニタ端子16m、入力端子部16iにそれぞれ試
験機(ICテスタ)が接続される。次に,入力端子部1
6iに電力PAが選択的に供給されるもとで、試験機に
より、モニタ端子16mに、所定の試験信号STが供給
されて電圧等が測定されることにより、設計値と比較さ
れ素子特性が評価されることとなる。かかる評価を表す
データは、例えば、その試験機内に保存される。なお、
かかる評価データは、集積回路基板2内に含まれるメモ
リ部に記憶されるようになされてもよい。
【0026】試験の結果、例えば,図4に示されるよう
に、各集積回路基板2ごとの評価データが各モニタ回路
16により得られる場合、各集積回路基板2の素子特性
の相違に応じて各ヒータ10aiに供給されるエネルギ
ーがそれぞれ均等となるように、各ヒータ10aiの制
御態様を補正する必要がある。
に、各集積回路基板2ごとの評価データが各モニタ回路
16により得られる場合、各集積回路基板2の素子特性
の相違に応じて各ヒータ10aiに供給されるエネルギ
ーがそれぞれ均等となるように、各ヒータ10aiの制
御態様を補正する必要がある。
【0027】図4の(A)は、縦軸にモニタ端子16m
から得られる電圧Vをとり、横軸に同一の基材上に実装
配列された各集積回路基板2の配列位置(順序)Xをと
り、例えば,基板IC1,IC2,および、IC3にお
ける素子特性をそれぞれ、特性線L1,L2,および、
L3で示す。なお、ここで実際に測定される特性は、各
特性線における両端の2点にあたる値のみである。
から得られる電圧Vをとり、横軸に同一の基材上に実装
配列された各集積回路基板2の配列位置(順序)Xをと
り、例えば,基板IC1,IC2,および、IC3にお
ける素子特性をそれぞれ、特性線L1,L2,および、
L3で示す。なお、ここで実際に測定される特性は、各
特性線における両端の2点にあたる値のみである。
【0028】図4の(A)においては、基板IC1,I
C2,および、IC3内の特性は、特性線L1,L2,
および、L3で示されるように、緩やかな特性線とされ
る。しかし、基板IC1,IC2,および、IC3相互
間においては、特性線L2と特性線L1およびL3との
間には、それぞれ、電圧のギャップGV1およびGV2
がある。このようなギャップGV1およびGV2は、記
録ヘッドが記録動作を行う場合、記録画像に形成される
すじの原因となる場合があるので図4の(B)に示され
るように、みかけ上、各特性線L1’、L2、および、
L3’が連続するように基板IC1およびIC3の制御
態様を補正する必要がある。即ち、その補正は、例え
ば,各ヒータ10aiに供給されるエネルギーがそれぞ
れ略均等となるように基板IC1およびIC3に対応す
るヒータ10aiに供給される駆動制御パルス信号のパ
ルス幅を変調することにより、行われる。
C2,および、IC3内の特性は、特性線L1,L2,
および、L3で示されるように、緩やかな特性線とされ
る。しかし、基板IC1,IC2,および、IC3相互
間においては、特性線L2と特性線L1およびL3との
間には、それぞれ、電圧のギャップGV1およびGV2
がある。このようなギャップGV1およびGV2は、記
録ヘッドが記録動作を行う場合、記録画像に形成される
すじの原因となる場合があるので図4の(B)に示され
るように、みかけ上、各特性線L1’、L2、および、
L3’が連続するように基板IC1およびIC3の制御
態様を補正する必要がある。即ち、その補正は、例え
ば,各ヒータ10aiに供給されるエネルギーがそれぞ
れ略均等となるように基板IC1およびIC3に対応す
るヒータ10aiに供給される駆動制御パルス信号のパ
ルス幅を変調することにより、行われる。
【0029】従って,このようにモニタ回路16を設け
ることにより、容易に評価データを得ることができると
ともに、新たにモニタ用のバンプ、または、ダミーバン
プを設ける必要もないこととなるので基板の小型化が図
られることとなる。
ることにより、容易に評価データを得ることができると
ともに、新たにモニタ用のバンプ、または、ダミーバン
プを設ける必要もないこととなるので基板の小型化が図
られることとなる。
【0030】図5は、本発明に係る記録素子の駆動制御
装置の第2の実施例を、それが適用された熱転写型の記
録ヘッドの一部とともに示す。
装置の第2の実施例を、それが適用された熱転写型の記
録ヘッドの一部とともに示す。
【0031】図5に示される例においては、図1に示さ
れる例では駆動回路部14ICiの配列における両端部
にそれぞれモニタ回路16が設けられているが、加え
て、さらにその外側となる端部にダミー回路26がそれ
ぞれ隣接して設けられるものとされる。
れる例では駆動回路部14ICiの配列における両端部
にそれぞれモニタ回路16が設けられているが、加え
て、さらにその外側となる端部にダミー回路26がそれ
ぞれ隣接して設けられるものとされる。
【0032】なお、図5においては、図1に示される例
において同一とされる構成要素については同一の符号を
付して示し,その重複説明を省略する。
において同一とされる構成要素については同一の符号を
付して示し,その重複説明を省略する。
【0033】ダミー回路26は、上述のモニタ回路16
に内臓されるパワートランジスタおよびアンド素子と同
一のパワートランジスタおよびアンド素子を有する構成
とされる。
に内臓されるパワートランジスタおよびアンド素子と同
一のパワートランジスタおよびアンド素子を有する構成
とされる。
【0034】図1に示されるように、モニタ回路16が
隣接する駆動回路部14ICi相互間に挟まれた構成と
されていない場合に比べ、このようにモニタ回路16が
駆動回路部14ICiに隣接し、かつ、隣接したダミー
回路26と駆動回路部14ICiとの間に設けられるこ
とにより、モニタ回路16についての浮遊容量(寄生容
量)が隣接する駆動回路部14ICiの浮遊容量と略同
一となり、モニタ回路16と実際の駆動回路ユニット部
8内の駆動回路部14ICi相互間の特性の相違が生じ
る虞がないので特性の評価を比較的高精度に行うことが
できる。
隣接する駆動回路部14ICi相互間に挟まれた構成と
されていない場合に比べ、このようにモニタ回路16が
駆動回路部14ICiに隣接し、かつ、隣接したダミー
回路26と駆動回路部14ICiとの間に設けられるこ
とにより、モニタ回路16についての浮遊容量(寄生容
量)が隣接する駆動回路部14ICiの浮遊容量と略同
一となり、モニタ回路16と実際の駆動回路ユニット部
8内の駆動回路部14ICi相互間の特性の相違が生じ
る虞がないので特性の評価を比較的高精度に行うことが
できる。
【0035】なお、上述の例においては,本発明に係る
記録素子の駆動制御装置の一例が熱転写型の記録ヘッド
に適用されているが,かかる例に限られることなく,例
えば,ヒータを有するインクジェット記録ヘッドに適用
されても良いことは勿論である。
記録素子の駆動制御装置の一例が熱転写型の記録ヘッド
に適用されているが,かかる例に限られることなく,例
えば,ヒータを有するインクジェット記録ヘッドに適用
されても良いことは勿論である。
【0036】
【発明の効果】以上の説明から明らかなように,本発明
に係る記録素子の駆動制御装置によれば、複数の駆動回
路部のうち駆動回路部の配列における両端部近傍にそれ
ぞれ位置する駆動回路部は、駆動制御信号形成部の導通
特性を表す信号をバンプを通じて選択的に送出するので
ダミーバンプおよびモニタ回路とが兼用されることとな
り、ダミーバンプ,ダミー回路、および、モニタ回路が
形成される部分の占有面積を比較的小とし、1チップの
集積回路の大きさの小型化を図ることができる。
に係る記録素子の駆動制御装置によれば、複数の駆動回
路部のうち駆動回路部の配列における両端部近傍にそれ
ぞれ位置する駆動回路部は、駆動制御信号形成部の導通
特性を表す信号をバンプを通じて選択的に送出するので
ダミーバンプおよびモニタ回路とが兼用されることとな
り、ダミーバンプ,ダミー回路、および、モニタ回路が
形成される部分の占有面積を比較的小とし、1チップの
集積回路の大きさの小型化を図ることができる。
【図1】本発明に係る記録素子の駆動制御装置の第1の
実施例を、それが適用された記録ヘッドの一部とともに
示す。
実施例を、それが適用された記録ヘッドの一部とともに
示す。
【図2】図1に示される例における制御回路ユニットお
よび駆動回路ユニットの構成を示すブロック図である。
よび駆動回路ユニットの構成を示すブロック図である。
【図3】図1に示される例における動作説明に供される
波形図である。
波形図である。
【図4】図1に示される例における動作説明に供される
図である。
図である。
【図5】本発明に係る記録素子の駆動制御装置の第2の
実施例を、それが適用された記録ヘッドの一部とともに
示す。
実施例を、それが適用された記録ヘッドの一部とともに
示す。
2 集積回路基板 6 制御回路ユニット部 8 駆動回路ユニット部 10 ヒータ部 16 モニタ回路部 16m モニタ端子部 26 ダミー回路部
Claims (10)
- 【請求項1】 記録素子に電気的に接続されるバンプお
よび該バンプに電気的に接続され該記録素子に該バンプ
を通じて駆動制御信号を形成し送出する駆動制御信号形
成部を該記録素子に対応してそれぞれ有し、互いに並列
に配される複数の駆動回路部と、 前記記録素子の制御データに基づいて前記記録素子に対
しての駆動制御信号を形成すべく前記駆動回路に動作を
行わせる制御回路部と、を備え、 前記複数の駆動回路部のうち該駆動回路部の配列におけ
る両端部近傍にそれぞれ位置する駆動回路部は、前記駆
動制御信号形成部の導通特性を表す信号を選択的に送出
することを特徴とする記録素子の駆動制御装置。 - 【請求項2】 前記駆動回路部の配列における両端部近
傍にそれぞれ位置する駆動回路部は、前記バンプにより
形成される入力端子部および出力端子部に電気的に接続
され前記駆動制御信号形成部の導通特性を表す信号を選
択的に送出するモニタ回路とされることを特徴とする請
求項1記載の記録素子の駆動制御装置。 - 【請求項3】 前記記録素子は、電気熱変換体であるこ
とを特徴とする請求項1記載の記録素子の駆動制御装
置。 - 【請求項4】 前記駆動回路部の駆動制御信号形成部
は、前記記録素子を駆動させる半導体素子を含んで構成
されることを特徴とする請求項1記載の記録素子の駆動
制御装置。 - 【請求項5】 前記モニタ回路の複数の出力端子部のう
ちの一方側は、前記駆動制御信号形成部の導通特性の評
価を行う試験機に選択的に接続されることを特徴とする
請求項2記載の記録素子の駆動制御装置。 - 【請求項6】 記録素子に電気的に接続されるバンプお
よび該バンプに電気的に接続され該記録素子に該バンプ
を通じて駆動制御信号を形成し送出する駆動制御信号形
成部をそれぞれ該記録素子に対応して有し、互いに並列
に配される複数の駆動回路部と、 前記複数の駆動回路部の両端部にそれぞれ該駆動回路に
隣接して形成される擬似回路と、 前記記録素子の制御データに基づいて前記駆動制御信号
を形成すべく前記駆動回路に動作を行わせる制御回路部
と、を備え、 前記複数の駆動回路部のうち該駆動回路部の配列におけ
る両端部近傍に前記擬似回路に隣接してそれぞれ位置す
る駆動回路部は、前記駆動制御信号形成部の導通特性を
表す信号を選択的に送出することを特徴とする記録素子
の駆動制御装置。 - 【請求項7】 前記駆動回路部の配列における両端部近
傍にそれぞれ位置する駆動回路部は、前記バンプにより
形成される入力端子部および出力端子部を有し前記駆動
制御信号形成部の導通特性を表す信号を選択的に送出す
るモニタ回路とされることを特徴とする請求項6記載の
記録素子の駆動制御装置。 - 【請求項8】 前記記録素子は、電気熱変換体であるこ
とを特徴とする請求項6記載の記録素子の駆動制御装
置。 - 【請求項9】 前記駆動回路部の駆動制御信号形成部
は、前記記録素子を駆動させる半導体素子を含んで構成
されることを特徴とする請求項6記載の記録素子の駆動
制御装置。 - 【請求項10】 前記モニタ回路の複数の出力端子部の
うちの一方側は、前記駆動制御信号形成部の導通特性の
評価を行う試験機に選択的に接続されることを特徴とす
る請求項7記載の記録素子の駆動制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000108335A JP2001287389A (ja) | 2000-04-10 | 2000-04-10 | 記録素子の駆動制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000108335A JP2001287389A (ja) | 2000-04-10 | 2000-04-10 | 記録素子の駆動制御装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001287389A true JP2001287389A (ja) | 2001-10-16 |
Family
ID=18621194
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000108335A Pending JP2001287389A (ja) | 2000-04-10 | 2000-04-10 | 記録素子の駆動制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2001287389A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009234260A (ja) * | 2008-03-07 | 2009-10-15 | Seiko Epson Corp | ヘッド基板およびサーマルヘッド基板 |
-
2000
- 2000-04-10 JP JP2000108335A patent/JP2001287389A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009234260A (ja) * | 2008-03-07 | 2009-10-15 | Seiko Epson Corp | ヘッド基板およびサーマルヘッド基板 |
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