JP5356562B2

JP5356562B2 - メモリを試験する方法及びデバイス

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Publication number: JP5356562B2
Application number: JP2012059589A
Authority: JP
Inventors: ジアン・シェン; ポール・バセット
Original assignee: Qualcomm Inc
Current assignee: Qualcomm Inc
Priority date: 2006-12-15
Filing date: 2012-03-16
Publication date: 2013-12-04
Anticipated expiration: 2027-12-14
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Description

本願は、一般に、メモリデバイスの設計及び試験に関し、特に、メモリを試験する方法及びデバイスに関する。

例えばランダム・アクセス・メモリ（ＲＡＭ）のようなメモリデバイスは、複数の記憶素子を含む複数のアレイを有することができる。アレイは、バイナリデータをアドレス指定可能な記憶素子に格納することを可能にするワードライン及びビットラインを有することができる。例えばビットライン間の短絡のような誤りが、ＲＡＭの製造中又は使用中に生じうる。このような誤りを検出するために、組込み式自己試験（ＢＩＳＴ：ｂｕｉｌｔ−ｉｎ−ｓｅｌｆ−ｔｅｓｔ）を用いることができる。

しかし、ＢＩＳＴモードで動作するいくつかのプロセッサアーキテクチャにおいて、読取動作及び書込み動作は、例えば、ＢＩＳＴ読取動作及びＢＩＳＴ書込み動作が同じレジスタへアクセスしようとする場合のような、データ衝突をもたらしうる。

従って、メモリを試験する改善された方法及びデバイスを提供することが有利であるだろう。

特定の実施形態において、第１の入力及び第１の出力を有するコンピュータ読取可能メモリを含むデバイスが提供される。デバイスはまた、データを格納し第２の入力及び第２の出力を有する第１のレジスタを含む。第１のレジスタの第２の出力は、コンピュータ読取可能メモリの第１の入力に接続される。加えて、デバイスは、データを格納し第３の入力及び第３の出力を有する第２のレジスタを含む。第３の入力は、コンピュータ読取可能メモリの第１の出力に接続される。更に、デバイスは、第１のレジスタの第２の出力及び第２のレジスタの第３の出力に応答し、第１のレジスタの第２の出力か、第２のレジスタの第３の出力かの選択を動的に切り換えるロジックを含む。

別の特定の実施形態において、コンピュータ読取可能メモリの試験を実行する方法が提供される。方法は、コンピュータ読取可能メモリから検索された試験データを、第１のレジスタ及び第２のレジスタに格納することを含む。方法はまた、第１のレジスタ又は第２のレジスタのうちの１つからの出力データを動的に選択することを含む。

別の特定の実施形態において、コンピュータ読取可能メモリについて試験を開始することを含む方法が提供される。コンピュータ読取可能メモリは、試験に関する出力データを提供する。更に、方法は、第１のレジスタと第２のレジスタとのうちの１つからの出力データを受け取ることを選択することを含む。

別の特定の実施形態において、コンピュータ読取可能メモリを含むデバイスが提供される。デバイスはまた、コンピュータ読取可能メモリの試験を開始するように動作可能なコントローラを含む。加えて、デバイスは、コントローラに接続されたロジックを含む。ロジックは、第１のレジスタ又は第２のレジスタの出力に対応するようにロジック出力を動的に選択するように動作可能である。第１のレジスタ及び第２のレジスタは、試験の結果生じた、コンピュータ読取可能メモリからのデータを格納する。

別の特定の実施形態において、アンテナを含む無線通信デバイスが提供される。無線通信デバイスはまた、アンテナに動作可能に接続されたトランシーバを含む。無線通信デバイスはまた、トランシーバに接続されたプロセッサと、プロセッサに接続されたメモリユニットとを含む。無線通信デバイスは、プロセッサに接続され、メモリユニットで試験を開始するように動作可能なコントローラを含む。無線通信デバイスは、コントローラ及びメモリユニットに接続されたロジックを含む。ロジックは、第１のレジスタからの出力又は第２のレジスタからの出力のうちの１つの動的な選択を可能にするように動作可能である。第１のレジスタ及び第２のレジスタは、メモリユニットからの試験の出力データを格納する。

別の特定の実施形態において、複数のアクセスポートと、複数の出力とを有するコンピュータ読取可能メモリを含むデバイスが提供される。デバイスは、コンピュータ読取可能メモリの試験を開始するように動作可能なコントローラを含む。更にデバイスは、コントローラに接続されたマルチプレクサを含む。マルチプレクサは、複数の入力を有し、コンピュータ読取可能メモリの出力の各々は、複数の入力のうちの１つに接続される。更に、マルチプレクサは、複数の入力のうちの１つに対応するマルチプレクサの出力の動的な選択のための制御ラインを有する。

別の特定の実施形態において、コンピュータ読取可能メモリを含むデバイスが提供される。デバイスはまた、コンピュータ読取可能メモリを試験する手段を含む。デバイスはまた、試験中、第１のレジスタの出力と、第２のレジスタの出力とのうちの１つの動的な選択のための手段を含む。

説明されるデバイス及び方法の１つの特定の利点は、メモリ試験のために用いられる共有レジスタのデータ衝突が回避されうることである。別の特定の利点は、機能データ経路のアットスピード（ａｔ−ｓｐｅｅｄ）試験カバレージの損失が無いことである。

図１は、メモリを試験するデバイス及びメモリの特定の例示的実施形態のブロック図である。図２は、メモリを試験するデバイス及びメモリの特定の例示的実施形態のブロック図である。図３は、メモリを試験するデバイス及びメモリの特定の例示的実施形態のブロック図である。図４は、メモリを試験する方法の特定の例示的実施形態のフロー図である。図５は、メモリを試験するデバイス及びメモリの特定の例示的実施形態のブロック図である。図６は、メモリを試験する方法の特定の例示的実施形態のフロー図である。図７は、例えば図１乃至図５に関して説明されたようなメモリデバイスを試験する方法と、メモリを試験するデバイスとを用いることができる典型的なポータブル通信デバイスの一般的な図である。

発明を実施する形態

添付図面を参照することによって、本開示がより良く理解され、その多くの特徴及び利点が、当業者に対して明らかになるであろう。

異なる図内の同一の参照記号の使用は、同様の又は同一の項目を示す。

図１は、メモリ１１６を試験するデバイス１００の特定の例示的実施形態のブロック図である。デバイス１００は、コントローラ１０６に接続されたプロセッサ１０２を含む。プロセッサ１０２は、例えば組込み式自己試験（ＢＩＳＴ）を行う命令のような命令を、ライン１０４を介してコントローラ１０６へ送ることができる。コントローラ１０６は、ＢＩＳＴを行う１つ又は複数の命令を実行するようにプログラムされる。特定の実施形態において、ＢＩＳＴは、自身の機能のうちのいくつか又は全てを確認することができる回路の機能である。コントローラ１０６は、ライン１０８によってロジック１１０に接続される。ロジック１１０は、ライン１０８を介して開始されると、メモリ１１６でＢＩＳＴを実行するように動作可能である。特定の実施形態において、ロジック１１０は、ライン１１２を介して、メモリ１１６へ制御信号を送り、メモリ１１６からのデータを受け取ることができる。メモリ１１６は、プロセッサ１０２又はコントローラ１０６の内部に存在することができる。あるいはメモリ１１６は、プロセッサ１０２又はコントローラ１０６に外付けであることもできる。特定の実施形態において、ライン１１２は、メモリ１１６への複数の通信ライン及び制御ラインを備える。別の実施形態において、コントローラ１０６は、ライン１１４を介して、メモリ１１６へ制御信号を送り、メモリ１１６からのデータを受け取ることができる。特定の実施形態において、プロセッサ１０２、コントローラ１０６、及びロジック１１０は、単一の集積回路に組み込むことができる。ライン１０４、１０８、１１２、及び１１６の各々は、複数のライン、又は構成要素の機能を達成させるその他の接続やインタフェースを備えることができる。

図２は、メモリ２０２を試験するデバイス２００の特定の例示的実施形態のブロック図である。特定の実施形態において、メモリ２０２は、ランダム・アクセス・メモリ（ＲＡＭ）である。メモリ２０２は、読取可能入力２１２、書込み可能入力２１４、及びアドレス入力２１６を含む。特定の実施形態において、メモリ２０２は、単一のポートデータ入力２３６及び単一のデータ出力２２４を含む。特定の実施形態において、メモリ２０２のデータ出力２２４は、３２ビットの出力である。更に、デバイス２００は、第１のマルチプレクサ２０４、第２のマルチプレクサ２０６、第１のレジスタ２０８、及び第２のレジスタ２１０を含む。

特定の実施形態において、第１のマルチプレクサ２０４は、例えば図１のコントローラ１０６のようなコントローラに接続されうる制御ライン入力２１８を含む。第１のマルチプレクサ２０４は、非ＢＩＳＴ書込み動作中、データを受信するために用いられる機能書込みデータ入力２２０を含むこともできる。第１のマルチプレクサ２０４は、メモリ２０２のデータ出力２２４に接続された入力２４０及びＢＩＳＴ書込みデータ入力２２２を含むこともできる。制御ライン入力２１８は、機能書込みデータ入力２２０と、ＢＩＳＴ書込みデータ入力２２２と、メモリ入力２４０との間で選択するために用いることができる。第１のマルチプレクサ２０４は、第１のマルチプレクサ出力２３８で、選択された入力を提供する。

特定の実施形態において、第１のレジスタ２０８は、３２ビットの制御レジスタである。第１のレジスタ２０８の出力２４２は、データ入力２３６へ提供される。更に、第２のレジスタ２１０は、データ出力２２４に接続された入力２２６を含む。第２のレジスタ２１０は、出力２２８を提供する。特定の実施形態において、第２のレジスタ２１０は、３２ビットの制御レジスタである。

特定の実施形態において、第２のマルチプレクサ２０６は、例えば図１のコントローラ１０６のようなコントローラに接続されうる制御ライン２３４を含む。第２のマルチプレクサ２０６はまた、出力２３２と、第１のレジスタ２０８の出力２４２に接続された入力２３０と、第２のレジスタ２１０の出力２２８に接続された入力２４４とを含む。第２のレジスタ２１０は、影制御レジスタと称されうる。出力２３２は、ＢＩＳＴ動作出力又は非ＢＩＳＴ動作出力のために用いることができる。

特定の実施形態において、非ＢＩＳＴ読取動作中、すなわち機能読取動作中、メモリ２０２は、読取可能入力２１２を介して読取可能信号を受け取る。読取可能信号に対応するアドレスが、アドレス入力２１６を介してメモリ２０２へ提供される。メモリ２０２は、データ出力２２４で、アドレスに対応するデータを提供する。データ出力はその後、第１のマルチプレクサ２０４を通って第１のレジスタ２０８へ渡され、そこで、対応するデータはその後、第１のレジスタ出力２４２で提供される。第１のレジスタ出力２４２はその後、第２のマルチプレクサ出力２３２で提供される。

非ＢＩＳＴ書込み動作中、すなわち機能書込み動作中、メモリ２０２は、書込み可能入力２１４を介して書込み可能信号を受け取る。書込み可能信号に対応するアドレスが、アドレス入力２１６を介してメモリ２０２へ提供される。書き込まれるデータは、第１のマルチプレクサ２２０で受け取られ、第１のレジスタ２０８内に格納される。データはその後、対応するアドレスで書き込まれるために、メモリ２０２へ渡される。

一般に、第２のレジスタ２１０を用いることによって、デバイス２００は、書込み動作と前の読取動作とが第１のレジスタ２０８へアクセスしようと試みる場合生じうる、第１のレジスタ２０８でのデータ衝突を回避することができる。このような衝突は、交互の読取及び書込みが試験されるＢＩＳＴ動作中に生じることがある。特定の実施形態において、データ衝突は、ＢＩＳＴ読取動作が実行され、ＢＩＳＴ書込み動作が後続して実行される場合に生じうる。ＢＩＳＴ読取動作及びＢＩＳＴ書込み動作が、第１のレジスタ２０８内に同時にデータを格納しようと試みた場合、データ衝突が生じうる。第１のレジスタ２０８内でデータ衝突が生じる可能性がある場合、例えばコントローラ１０６のようなコントローラ又はプロセッサは、第１のレジスタ２０８の代わりに第２のレジスタ２１０の出力を受け取ることを選択することができる。

更に、第２のマルチプレクサ２０６は、ＢＩＳＴ中、試験のための入力２３０又は入力２４４の何れかの動的な選択を可能にする。従って、第１のレジスタ出力２４２データ経路と、第２のレジスタ出力２２８データ経路との両方を、ＢＩＳＴを用いて試験することができる。両方のデータ経路の試験は、第１のレジスタを通る機能データ経路の試験を可能にする。更に、機能データ経路のアットスピード（ａｔ−ｓｐｅｅｄ）試験範囲の損失は無い。

特定の実施形態において、メモリ試験中、試験書込み動作を含むＢＩＳＴ動作が実行されうる。このような試験書込み動作中、第１のマルチプレクサ２０４の制御ライン２１８は、第１のマルチプレクサ２０４の出力２３８として提供されるＢＩＳＴ書込みデータ入力２２２を選択し、試験データは、第１のマルチプレクサ２０４のＢＩＳＴ書込みデータ入力２２２で提供される。第１のマルチプレクサ２０４の出力は、第１のレジスタ２０８内に格納され、その後、メモリ２０２のデータ入力２３６へ提供される。書込み可能入力２１４は、メモリ２０２への書込み動作を示すために、例えばコントローラ１０６のようなコントローラ又はプロセッサからの信号を提供する。アドレス入力２１６は、データ入力２３６からのデータを格納するためのメモリ２０２の特定のアドレスを示すために、例えばコントローラ１０６のようなコントローラ又はプロセッサからの信号を提供する。

特定の実施形態において、メモリ試験中、試験読取動作を含むＢＩＳＴ動作が実行されうる。このような試験読取動作中、メモリ２０２は、読取動作を示す読取可能入力２１２で信号を受け取り、アドレス入力２１６は、データが読み取られるメモリ２０２の特定のアドレスを示すために、例えばコントローラ１０６のようなコントローラ又はプロセッサからの信号を提供する。読取データはその後、メモリデバイス２０２のデータ出力２２４で提供され、第２のレジスタ２１０内に格納される。更に、第１のマルチプレクサ２０４の制御ライン２１８は、第１のマルチプレクサ２０４の出力２３８として提供されるメモリデバイス２０２のデータ出力２２４に接続されたデータ入力２４０を選択し、メモリデバイス２０２のデータ出力２２４が、第１のマルチプレクサ２０４へ提供される。第１のマルチプレクサ２０４の出力は、第１のレジスタ２０８内に格納され、その後、第２のマルチプレクサ２０６の入力２３０へ提供される。制御ライン２３４は、第２のマルチプレクサ２０６の出力２３２で提供される、第２のレジスタ２１０からの出力２４４又は第１のレジスタ２０８からの出力２３０を選択するために、例えばコントローラ１０６のようなコントローラ又はプロセッサに接続される。

特定の実施形態において、データ衝突は、ＢＩＳＴ読取動作が上述したように実行され、ＢＩＳＴ書込み動作が後続して実行された場合、生じうる。例えば、メモリ２０２の出力データ２２４を第１のレジスタ２０８内に格納するために、１クロックサイクルより長い時間を要するＢＩＳＴ読取動作が実行されうる。ＢＩＳＴ読取動作が、メモリ２０２の出力データ２２４を第１のレジスタ２０８へ書き込もうと試みるまで、第１のレジスタ２０８へデータを格納しようと試みるＢＩＳＴ書込み動作が実行されうる。ＢＩＳＴ読取動作及びＢＩＳＴ書込み動作が、同時に第１のレジスタ２０８へデータを格納しようと試みた場合、データ衝突が生じうる。第１のレジスタ２０８内でデータ衝突が生じる可能性がある場合、例えばコントローラ１０６のようなコントローラ又はプロセッサは、第２のレジスタ２１０の出力２２８を、第２のマルチプレクサ２１０の出力２３２として受け取ることを選択することができる。

特定の実施形態において、例えばコントローラ１０６のようなコントローラ又はプロセッサは、第１のレジスタ２０８を用いる書込み動作を実行する場合、第２のレジスタ２１０の出力２２８を、第２のマルチプレクサ２１０の出力２３２として、制御ライン２３４を介して受け取ることを選択することができる。別の特定の実施形態において、例えばコントローラ１０６のようなコントローラ又はプロセッサは、読取動作を実行する場合、第２のレジスタ２１０の出力２２８を、第２のマルチプレクサ２１０の出力２３２として受け取ることを選択することができる。

図３は、メモリ３０２からデータを読み取り、メモリ３０２へデータを書き込むデバイス３００の特定の例示的実施形態のブロック図である。デバイス３００は、第１のマルチプレクサ３０４、第２のマルチプレクサ３０６、第３のマルチプレクサ３５６、及び第４のマルチプレクサ３５８を有する。メモリ３０２は、第３のマルチプレクサ３５６の第１の入力３５２に接続された出力３２４を有する。第１のマルチプレクサ３０４の出力３３８は、第３のマルチプレクサ３５６の第２の入力３５０に接続される。

第３のマルチプレクサ３５６は、第２のレジスタ３１０内に格納される書込みデータの動的選択を可能にする。第３のマルチプレクサ３５６の出力は、第２のレジスタ３１０の入力に接続される。動的選択は、制御ライン３５４を介する。第３のマルチプレクサ３５６の出力３２６は、第２のレジスタ３１０の入力に接続される。制御ライン３５４が入力３５０を指定した場合、第１のマルチプレクサ３０４の出力３３８が、第２のレジスタ３１０内に格納される。

第４のマルチプレクサ３５８は、メモリ３０２内に格納される、第２のレジスタ３１０からの出力３２８又は第１のレジスタ３０８からの出力３４２の動的選択を可能にする。第４のマルチプレクサ３５８の出力は、メモリ３０２の入力３３６に接続される。動的選択は、制御ライン３６２を介する。制御ライン３６２が第２のレジスタ３１０の出力３２８を指定した場合、出力３２８がメモリ３０２内に格納される。

図４は、例えばメモリ２０２のようなメモリを試験する方法４００の特定の例示的実施形態のフロー図である。試験中、４０２で、出力データが、第１のレジスタ及び第２のレジスタ内に格納される。特定の実施形態において、出力データは、試験中のメモリから検索された試験データである。４０４で、制御信号が受け取られる。４０６で、制御信号は、第１のレジスタ又は第２のレジスタ何れかからの出力データの選択を示す。この方法は、第１のレジスタが選択された場合、４０８で、第１のレジスタからの出力データを提供し、第２のレジスタが選択された場合、４１０で、第２のレジスタからの出力データを提供する。

特定の実施形態において、４０４で、制御信号が、マルチプレクサの特定の入力を選択する制御ラインによって受け取られる。別の特定の実施形態において、前の動作とのデータ衝突を生成しないＢＩＳＴ動作を実行する場合、第１のレジスタが選択され、前の動作との第１のレジスタ内でのデータ衝突を生成しうるＢＩＳＴ動作を実行する場合、第２のレジスタが選択される。更なる実施形態において、第２のレジスタは、ＢＩＳＴ読取動作に後続してＢＩＳＴ書込み動作を実行する場合、選択される。

特定の実施形態において、データ衝突は、ＢＩＳＴ読取動作が実行され、ＢＩＳＴ書込み動作が後続して実行される場合生じうる。ＢＩＳＴ読取動作及びＢＩＳＴ書込み動作が、例えば第１のレジスタ２０８のような第１のレジスタ内に同時にデータを格納しようと試みた場合、データ衝突が生じうる。例えば第１のレジスタ２０８のような第１のレジスタ内でデータ衝突が生じる可能性がある場合、例えばコントローラ１０６のようなコントローラ又はプロセッサは、第１のレジスタ２０８の代わりに、例えば第２のレジスタ２１０のような第２のレジスタの出力を受け取ることを選択することができる。

図４の場合、特定の実施形態において、例えばコントローラ１０６のようなコントローラ又はプロセッサは、第１のレジスタを用いる書込み動作を実行する場合、第２のレジスタの出力を受け取ることを選択することができる。別の特定の実施形態において、例えばコントローラ１０６のようなコントローラ又はプロセッサは、読取動作を実行する場合、第２のレジスタの出力を受け取ることを選択することができる。別の特定の実施形態において、前の動作とのデータ衝突を生成しないＢＩＳＴ動作を実行する場合、第１のレジスタが選択され、前の動作との第１のレジスタ内でのデータ衝突を生成しうるＢＩＳＴ動作を実行する場合、第２のレジスタが選択される。更なる実施形態において、第２のレジスタは、ＢＩＳＴ読取動作に後続してＢＩＳＴ書込み動作を実行する場合、選択される。更なる例示的実施形態において、第２のレジスタは、ＢＩＳＴ読取動作の直後にＢＩＳＴ書込み動作を実行する場合のみ、選択されうる。

別の特定の実施形態において、方法４００は、第１のレジスタのみに、第２のレジスタのみに、あるいは４０２に示すように第１のレジスタ及び第２のレジスタ両方に、選択的に出力データを格納することができる。

図５は、マルチポートメモリ５０２を試験するデバイス５００の特定の例示的実施形態のブロック図である。特定の実施形態において、メモリ５０２は、ランダム・アクセス・メモリ（ＲＡＭ）である。メモリ５０２は、各データ入力５０４、５０６、５０８、及び５１０と、各アドレス入力５１２、５１４、５１６、及び５１８とを含む。メモリ５０２は、各書込み可能入力５２０、５２２、５２４、及び５２６と、各読取可能入力５２８、５３０、５３２、及び５３４とを含む。メモリ５０２はまた、各データ出力５３６、５３８、５４０、及び５４２を含む。機能読取出力５４４、５４６、５４８、及び５５０の各々は、データ出力５３６、５３８、５４０、及び５４２のうちの１つにそれぞれ接続される。機能読取出力５４４、５４６、５４８、及び５５０は、非ＢＩＳＴ動作のデータを読み取るために用いることができる。

特定の実施形態において、マルチプレクサ５５２は、各々が、メモリ５０２のデータ出力５３６、５３８、５４０、及び５４２のうちの１つに接続された入力５６０、５６２、５６４、及び５６６を含む。制御ライン５５４は、マルチプレクサ出力５５６で提供される入力５６０、５６２、５６４、及び５６６のうちの１つの選択を可能にする。特定の実施形態において、制御ライン５５４は、例えば図１のコントローラ１０６のようなロジックデバイスに接続される。

マルチプレクサ５５２は、ＢＩＳＴ中に試験するための入力５６０、５６２、５６４、及び５６６のうちの１つの動的な選択を可能にする。従って、任意のメモリ５０２出力データ経路が、ＢＩＳＴを用いて試験されうる。

特定の実施形態において、メモリ試験中、試験読取動作を含むＢＩＳＴ動作が実行されうる。このような試験読取動作中、メモリ５０２は、読取動作及び対応するアドレス入力５１４が、データが読み取られるメモリ５０２の特定のアドレスを示すためにコントローラ又はプロセッサからの信号を提供することを示す信号を、例えば読取可能入力５３０のような読取可能入力のうちの１つで信号を受け取る。読取データはその後、メモリデバイス５０２のデータ出力５４０で提供される。メモリデバイス５０２のデータ出力５４０は、マルチプレクサ５５２へ提供される。マルチプレクサ５５２の制御ライン５５４は、マルチプレクサ５５２の出力５５６として提供される、メモリデバイス５０２のデータ出力５４０に接続されたデータ入力５６０を選択する。その他任意の読取入力又は書込み入力が、適切な制御信号を適用することによって、試験するために選択されうる。従って、マルチポートメモリの増加したＢＩＳＴカバレージが提供されうる。

図６は、例えばメモリ２０２のようなメモリを試験する方法６００の別の特定の例示的実施形態のフロー図である。６０２で、ＢＩＳＴ動作が開始される。特定の実施形態において、ＢＩＳＴ動作は、例えばコントローラ１０６のようなコントローラによって開始されうる。６０４で、第１のレジスタ又は第２のレジスタ何れかからの試験データを受け取る選択が行われる。特定の実施形態において、この選択は、例えば制御ライン２３４及びマルチプレクサ２０６のような、マルチプレクサへの制御ライン入力を介して行われる。６０６で、選択されたレジスタ（例えば、第１のレジスタ２０８又は第２のレジスタ２１０の何れか）からの出力データ（例えばＢＩＳＴ動作からの試験データ）が受け取られる。特定の実施形態において、出力データは、ＢＩＳＴ読取動作からの出力データである。特定の実施形態において、第２のレジスタは、ＢＩＳＴ読取動作に後続してＢＩＳＴ書込み動作を実行する場合、選択される。

図７は、一般に７２０と示されるポータブル通信デバイスの特定の典型的な非限定的実施形態を示す。図７に示すように、ポータブル通信デバイスは、プロセッサ７２４を含むオンチップシステム７２２を含む。プロセッサ７２４は、ＢＩＳＴコントローラ７５０を含む。特定の実施形態において、プロセッサ７２４は、図１に示し、本明細書で説明したプロセッサ１０２である。図７はまた、プロセッサ７２４及びディスプレイ７２８に接続されたディスプレイコントローラ７２６を示す。更に、入力デバイス７３０は、プロセッサ７２４に接続される。図示するように、メモリ７３２は、プロセッサ７２４に接続される。あるいは、メモリ７３２は、プロセッサ７２４又はコントローラの内部に存在することができる。また、メモリ７３２は、ＢＩＳＴロジック７６０に接続される。ＢＩＳＴロジック７６０はまた、ＢＩＳＴコントローラ７５０に接続される。特定の実施形態において、ＢＩＳＴロジック７６０は、第１のマルチプレクサ２０４及び第２のマルチプレクサ２０６を含む。別の特定の実施形態において、ＢＩＳＴロジック７６０は、第１のマルチプレクサ２０４、第２のマルチプレクサ２０６、第１のレジスタ２０８、及び第２のレジスタ２１０を含む。更に、符号器／復号器（ＣＯＤＥＣ）７３４は、プロセッサ７２４、スピーカ７３６、及びマイクロホン７３８に接続されうる。

図７はまた、無線トランシーバ７４０が、プロセッサ７２４及び無線アンテナ７４２に接続されうることも示す。特定の実施形態において、電源７４４は、オンチップシステム７０２に接続される。更に、特定の実施形態において、図７に示すように、ディスプレイ７２６、入力デバイス７３０、スピーカ７３６、マイクロホン７３８、無線アンテナ７４２、及び電源７４４は、オンチップシステム７２２に外付けである。しかし、各々は、オンチップシステム７２２の構成要素に接続される。

特定の実施形態において、プロセッサ７２４は、例えば組込み式自己試験（ＢＩＳＴ）を行う命令のような命令を、ＢＩＳＴコントローラ７５０へ送ることができる。ＢＩＳＴコントローラ７５０は、ＢＩＳＴを行う命令を実行するようにプログラムされる。ＢＩＳＴコントローラ７５０は、ＢＩＳＴロジック７６０に接続される。ＢＩＳＴロジック７６０は、メモリ７３２でＢＩＳＴ動作を実行するように動作可能である。特定の実施形態において、ロジック７６０は、メモリ７３２へ制御信号を送り、メモリ７３２からのデータを受け取ることができる。別の実施形態において、ＢＩＳＴコントローラ７５０が、メモリ７３２へ制御信号を送り、メモリ７３２からのデータを受け取ることができる。特定の実施形態において、プロセッサ７２４、ＢＩＳＴコントローラ７５０、及びＢＩＳＴロジック７６０は、単一の集積回路に組み込まれる。特定の実施形態において、ＢＩＳＴロジック７６０は、第１のレジスタ（図示せず）からの出力と、第２のレジスタ（図示せず）からの出力とのうちの１つの動的な選択を可能にする。ＢＩＳＴ動作中、第１のレジスタ及び第２のレジスタは、メモリ７３２からのＢＩＳＴの出力データを格納する。

本明細書で説明されたデバイス及び方法は、メモリを有し、メモリ試験動作を実行することができる任意のデバイスに適用可能である。本明細書で説明されたデバイス及び方法は、図７に示すポータブル通信デバイス７２０に関して用いることに限定されない。ポータブル通信デバイス７２０は、本明細書で説明された方法及びデバイスのアプリケーションの例のほんの一例であり、非限定的な例である。

説明されたデバイス及び方法の特定の利点は、メモリ試験に用いられる共有レジスタのデータ衝突が回避されうることである。別の特定の利点は、試験中、機能データ経路のアットスピード試験範囲の損失が無いことである。

本明細書に開示された実施形態に関連して記載された、様々な例示的論理ブロック、構成、モジュール、回路、及びアルゴリズムステップは、電子工学的ハードウェア、コンピュータソフトウェア、又はこれらの組み合わせとして実現されうる。ハードウェアとソフトウェアとの相互置換性を明確に説明するために、様々な実例となる構成要素、ブロック、モジュール、回路、及びステップが、それらの機能の観点から一般的に説明された。このような機能が、ハードウェアとして実現されるかソフトウェアとして実現されるかは、システム全体に課された設計制約及び特定のアプリケーションによる。当業者は、各特定のアプリケーションのために上述した機能を様々な方法で実現することができるが、このような実現の決定は、本開示の範囲を逸脱させるものとして解釈されてはならない。

本明細書で開示された実施形態に関連して記述された方法やアルゴリズムのステップは、ハードウェアによって直接的に、プロセッサによって実行されるソフトウェアモジュールによって、又は、これらの組み合わせによって具現化される。ソフトウェアモジュールは、ＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＰＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ−ＲＯＭ、あるいは当該技術分野で知られているその他の形式の記憶媒体に収納されうる。そのような記憶媒体は、モバイル電話を含むが、それに限定されないポータブル電子デバイス内に含まれうる。典型的な記憶媒体は、プロセッサがそこから情報を読み取り、またそこに情報を書き込むことができるようにプロセッサに結合される。または、記憶媒体はプロセッサに統合されうる。このプロセッサと記憶媒体とは、特定用途向け集積回路（ＡＳＩＣ）内に存在することもできる。ＡＳＩＣは、コンピューティングデバイス又はユーザ端末内に存在することができる。あるいはこのプロセッサと記憶媒体とは、コンピューティングデバイス又はユーザ端末内のディスクリート部品として存在することもできる。

開示された実施形態における上記記載は、当業者をして、開示したそのような実施形態の製造又は利用を可能とするために提供される。これらの実施形態への様々な変形例もまた、当業者に対しては明らかであって、本明細書で定義された一般原理は、本開示の精神又は範囲を逸脱することなくその他の実施形態にも適用されうる。例えば、本明細書で説明されたＢＩＳＴコントローラ及びＢＩＳＴロジックは、コンピュータ、データ記憶デバイス、携帯情報端末、ポータブル音楽プレーヤ、又は携帯電話に組み込まれることができる。従って、本開示は、本明細書に示された実施形態に限定することは意図されておらず、特許請求の範囲によって定義されるような原理及び新規特徴と整合が取れた最も広い範囲と一致するように意図されている。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［発明１］
第１の入力と第１の出力とを有するコンピュータ読取可能メモリと、
データを格納する第１のレジスタであって、第２の入力と第２の出力とを有し、前記第２の出力は、前記コンピュータ読取可能メモリの前記第１の入力に接続された第１のレジスタと、
データを格納する第２のレジスタであって、第３の入力と第３の出力とを有し、前記第３の入力は、前記コンピュータ読取可能メモリの前記第１の出力に接続された第２のレジスタと、
前記第１のレジスタの第２の出力と、前記第２のレジスタの第３の出力に応答するロジックであって、前記第１のレジスタの第２の出力か、前記第２のレジスタの第３の出力かの選択を動的に切り換えるロジックと
を備えるデバイス。
［発明２］
前記第１のレジスタの第２の入力に接続された第４の出力を有する第１のマルチプレクサを更に備え、前記第１のマルチプレクサの第１の入力は、書込み動作中にデータを受け取り、前記第１のマルチプレクサの第２の入力は、試験モード書込み動作中にデータを受け取り、前記第１のマルチプレクサの第３の入力は、前記コンピュータ読取可能メモリの第１の出力に接続された発明１に記載のデバイス。
［発明３］
前記第１のマルチプレクサの第１の入力か、前記第１のマルチプレクサの第２の入力か、前記第１のマルチプレクサの第３の入力かの選択の切換えを制御する前記第１のマルチプレクサに接続された制御ラインを更に備える発明２に記載のデバイス。
［発明４］
前記ロジックは、試験モードの読取動作中に動作可能である発明２に記載のデバイス。
［発明５］
前記試験モードは、組込み式自己試験（ＢＩＳＴ：ｂｕｉｌｔ−ｉｎ−ｓｅｌｆ−ｔｅｓｔ）である発明４に記載のデバイス。
［発明６］
前記ロジックは、第２のマルチプレクサである発明２に記載のデバイス。
［発明７］
前記第２のマルチプレクサの出力を、前記第２の出力とするか前記第３の出力とするかの切り換えを制御する前記第２のマルチプレクサに接続された制御ラインを更に備える発明６に記載のデバイス。
［発明８］
前記コンピュータ読取可能メモリは、ランダム・アクセス・メモリ（ＲＡＭ）である発明１に記載のデバイス。
［発明９］
前記ＲＡＭは、書込み可能入力と、読取可能入力と、アドレス入力とを有する発明８に記載のデバイス。
［発明１０］
前記ＲＡＭは、１つのアクセスポートと、１つの出力とを有する発明８に記載のデバイス。
［発明１１］
前記ＲＡＭは、複数のアクセスポートと、複数の出力とを有する発明８に記載のデバイス。
［発明１２］
コンピュータ読取可能メモリの試験を実行する方法であって、
前記コンピュータ読取可能メモリから検索した試験データを、第１のレジスタと第２のレジスタとに格納することと、
前記第１のレジスタと前記第２のレジスタとのうちの１つからの出力データを動的に選択することと
を備える方法。
［発明１３］
前記出力データを提供するために、制御ラインを備えたマルチプレクサを用いて、前記第１のレジスタか前記第２のレジスタかの何れかを選択することを更に備える発明１２に記載の方法。
［発明１４］
前の動作からのデータ衝突を生成しない試験動作を実行する場合、前記第１のレジスタからの出力データを選択することを更に備える発明１３に記載の方法。
［発明１５］
前記第１のレジスタを用いる試験動作を実行する場合、前記第２のレジスタからの出力データを選択することを更に備える発明１３に記載の方法。
［発明１６］
前記試験動作は、試験書込み動作である発明１５に記載の方法。
［発明１７］
試験書込み動作があり、先行する動作が試験読取動作であった場合、前記第２のレジスタからの出力データを選択することを更に備える発明１３に記載の方法。
［発明１８］
コンピュータ読取可能メモリの試験を開始することであって、前記コンピュータ読取可能メモリは、前記試験に関する出力データを提供することと、
第１のレジスタと第２のレジスタとのうちの１つからの出力データを受け取ることを選択することと
を備える方法。
［発明１９］
選択ロジックに接続された制御ラインを用いて、前記第１のレジスタ又は前記第２のレジスタからの出力データを受け取ることを選択することを更に備える発明１８に記載の方法。
［発明２０］
前記選択ロジックはマルチプレクサである発明１９に記載の方法。
［発明２１］
前記試験は組込み式自己試験（ＢＩＳＴ：ｂｕｉｌｔ−ｉｎ−ｓｅｌｆ−ｔｅｓｔ）である発明１８に記載の方法。
［発明２２］
データを読み取る試験が実行された場合、前記第２のレジスタからの出力データを受け取ることを選択することを更に備える発明１８に記載の方法。
［発明２３］
データを書き込む試験が開始され、先行する試験がデータを読み取る試験であった場合、前記第２のレジスタからの出力データを受け取ることを選択することを更に備える発明１８に記載の方法。
［発明２４］
コンピュータ読取可能メモリと、
前記コンピュータ読取可能メモリの試験を開始するように動作可能なコントローラと、
前記コントローラに接続され、第１のレジスタの出力と第２のレジスタの出力とのうちの１つに対応するようにロジック出力を動的に選択するように動作可能なロジックとを備え、
前記第１のレジスタと前記第２のレジスタとは、前記試験の結果生じた、前記コンピュータ読取可能メモリからのデータを格納するデバイス。
［発明２５］
前記コントローラは更に、制御ラインを用いることによって前記ロジック出力を選択するように動作可能である発明２４に記載のデバイス。
［発明２６］
前記ロジックは更に、
試験書込みデータを受け取り、前記コンピュータ読取可能メモリからの出力データを受け取る第１のマルチプレクサと、
前記第１のマルチプレクサの出力に接続された入力を有し、前記コンピュータ読取可能メモリの入力に接続された出力を有する第１のレジスタと、
前記コンピュータ読取可能メモリの出力に接続された入力を有する第２のレジスタと、
前記第１のレジスタの出力に接続された第１の入力と、前記第２のレジスタの出力に接続された第２の入力とを有し、前記第１の入力又は前記第２の入力に基づいた前記ロジック出力の動的な選択のための制御ライン入力を有する第２のマルチプレクサと
を備える発明２４に記載のデバイス。
［発明２７］
前記コントローラは更に、試験書込み動作があり、直前の動作が試験読取動作であった場合、前記第２のレジスタに対応するように前記ロジック出力を選択するように動作可能にプログラムされた発明２６に記載のデバイス。
［発明２８］
アンテナと、
前記アンテナに動作可能に接続されたトランシーバと、
前記トランシーバに接続されたプロセッサと、
前記プロセッサに接続されたメモリユニットと、
前記プロセッサに接続され、前記メモリユニットで試験を開始するように動作可能なコントローラと、
前記コントローラと前記メモリユニットとに接続され、第１のレジスタからの出力と第２のレジスタからの出力とのうちの１つの動的な選択を可能にするように動作可能なロジックとを備え、
前記第１のレジスタと前記第２のレジスタとは、前記メモリユニットからの前記試験の出力データを格納する無線通信デバイス。
［発明２９］
前記ロジックは更に、
試験書込みデータを受け取り、前記メモリユニットからの出力データを受け取る第１のマルチプレクサと、
前記第１のマルチプレクサの出力に接続された入力を有し、前記メモリユニットの入力に接続された出力を有する第１のレジスタと、
前記メモリユニットの出力に接続された入力を有する第２のレジスタと、
前記第１のレジスタの出力に接続され、前記第２のレジスタの出力に接続された第２のマルチプレクサであって、前記第１のレジスタの出力と前記第２のレジスタの出力との間で、前記第２のマルチプレクサの出力を動的に切り換える制御ラインを有する第２のマルチプレクサと
を備える発明２８に記載の無線通信デバイス。
［発明３０］
前記コントローラは更に、試験書込み動作があり、直前の動作が試験読取動作であった場合、第２のレジスタの出力を選択するように動作可能である発明２９に記載の無線通信デバイス。
［発明３１］
前記試験は、組込み式自己試験（ＢＩＳＴ：ｂｕｉｌｔ−ｉｎ−ｓｅｌｆ−ｔｅｓｔ）である発明２８に記載の無線通信デバイス。
［発明３２］
複数のアクセスポートと複数の出力とを有するコンピュータ読取可能メモリと、
前記コンピュータ読取可能メモリの試験を開始するように動作可能なコントローラと、
前記コントローラに接続された、複数の入力を有するマルチプレクサであって、前記コンピュータ読取可能メモリの出力の各々は、前記複数の入力のうちの１つに接続され、前記マルチプレクサは、前記マルチプレクサの複数の出力のうちの１つを動的に選択する制御ラインを有するマルチプレクサと
を備えるデバイス。
［発明３３］
コンピュータ読取可能メモリと、
前記コンピュータ読取可能メモリを試験する手段と、
前記コンピュータ読取可能メモリの試験中、第１のレジスタの出力と第２のレジスタの出力とのうちの１つを動的に選択する手段と
を備えるデバイス。
［発明３４］
前記第１のレジスタと前記第２のレジスタとは、前記試験の結果生じた、前記コンピュータ読取可能メモリからのデータを格納する発明３３に記載のデバイス。

Claims

コンピュータ読取可能メモリの試験を実行する方法であって、
コンピュータ読取可能メモリから検索したデータを第１のレジスタと第２のレジスタとに格納することと、ここで前記コンピュータ読取可能メモリがメモリ入力およびメモリ出力を備え、ここで前記第１のレジスタが第１のレジスタ入力および第１のレジスタ出力を備えていて前記第１のレジスタ出力が前記メモリ入力に接続され、ここで前記第２のレジスタが第２のレジスタ入力および第２のレジスタ出力を備えていて前記第２のレジスタ入力が前記メモリ出力に接続されている、
前記第１のレジスタと前記第２のレジスタとのうちの１つから出力データを動的に選択することと、
書込み動作中にマルチプレクサの第１のマルチプレクサ入力で第１の書込みデータを受け取ることと、ここで前記マルチプレクサは前記第１のレジスタ入力に接続されたマルチプレクサ出力を備えている、
試験モード書込み動作中に前記マルチプレクサの第２のマルチプレクサ入力で第２の書込みデータを受け取ることと、ここで前記マルチプレクサの第３のマルチプレクサ入力が前記メモリ出力に接続されている、
を備える方法。
前記出力データを提供するために、制御ラインを備えた前記マルチプレクサを用いて、前記第１のレジスタか前記第２のレジスタかの何れかを選択することを更に備える請求項１に記載の方法。
前の動作とのデータ衝突を生成しない試験動作を実行する場合、前記第１のレジスタからの出力データを選択することを更に備える請求項２に記載の方法。
前記第１のレジスタを用いる試験動作を実行する場合、前記第２のレジスタからの出力データを選択することを更に備える請求項２に記載の方法。
前記試験動作は、試験書込み動作である請求項４に記載の方法。
試験書込み動作が試験読取動作により先行されている場合、前記試験書込み動作の実行中に前記第２のレジスタからの出力データを選択することを更に備える請求項２に記載の方法。
コンピュータ読取可能メモリの試験を開始することと、ここで、前記コンピュータ読取可能メモリは、メモリ入力およびメモリ出力を備えていて前記試験に関する出力データを提供するように構成されている、
第１のレジスタと第２のレジスタとのうちの１つから出力データを受け取ることを選択することと、ここで前記第１のレジスタが第１のレジスタ入力および第１のレジスタ出力を備え、ここで前記第１のレジスタ出力が前記メモリ入力に接続され、ここで前記第２のレジスタが第２のレジスタ入力および第２のレジスタ出力を備えていて前記第２のレジスタ入力が前記メモリ出力に接続されている、
書込み動作中にマルチプレクサの第１のマルチプレクサ入力で第１の書込みデータを受け取ることと、ここで前記マルチプレクサは前記第１のレジスタ入力に接続された第１のマルチプレクサ出力を備えている、
試験モード書込み動作中に前記マルチプレクサの第２のマルチプレクサ入力で第２の書込みデータを受け取ることと、ここで前記マルチプレクサの第３のマルチプレクサ入力が前記メモリ出力に接続されている、
を備える方法。
選択ロジックに接続された制御ラインを用いて、前記第１のレジスタ又は前記第２のレジスタからの出力データを受け取ることを選択することを更に備える請求項７に記載の方法。
前記選択ロジックは前記マルチプレクサを含む請求項８に記載の方法。
前記試験は組込み式自己試験（ＢＩＳＴ：ｂｕｉｌｔ−ｉｎ−ｓｅｌｆ−ｔｅｓｔ）である請求項７に記載の方法。
前記試験がデータの読み取りに関連している場合、前記第２のレジスタから前記出力データを受け取ることを選択することを更に備える請求項７に記載の方法。
前記試験がデータの書込みに関連している場合、前記第２のレジスタから出力データを受け取ることを選択することを更に備える請求項７に記載の方法。
コンピュータ読取可能メモリと、
前記コンピュータ読取可能メモリの試験を開始するように動作可能なコントローラと、
前記コントローラに接続され、第１のレジスタの第１のレジスタ出力と第２のレジスタの第２のレジスタ出力とのうちの１つに対応するようにロジック出力を動的に選択するように動作可能なロジックと、ここで前記第１のレジスタと前記第２のレジスタとは、前記試験の結果生じた、前記コンピュータ読取可能メモリからのデータをそれぞれが格納する、
前記コンピュータ読取可能メモリのメモリ出力から出力データを受け取るため、および試験書込みデータを受け取るための第１のマルチプレクサと、ここで、前記第１のレジスタが、前記第１のマルチプレクサのマルチプレクサ出力に接続された第１のレジスタ入力および前記コンピュータ読取可能メモリのメモリ入力に接続された前記第１のレジスタ出力を備え、前記第２のレジスタが、前記コンピュータ読取可能メモリの前記メモリ出力に接続された第２のレジスタ入力を備える、
前記第１のレジスタ出力に接続された第１のマルチプレクサ入力および第２のレジスタ出力に接続された第２のマルチプレクサ入力を備えた第２のマルチプレクサと、ここで、前記第２のマルチプレクサが前記第１のマルチプレクサ入力または前記第２のマルチプレクサ入力に基づくロジック出力の動的選択のための制御ライン入力を更に備える、
を具備するデバイス。
前記コントローラは更に、制御ラインによって前記ロジック出力を選択するように動作可能である請求項１３に記載のデバイス。
前記コントローラは更に、前記試験が書込み動作に関連していて、前記試験が読取動作に関連している第２の試験に直接先行されている場合、前記第２のレジスタに対応するように前記ロジック出力を選択するように動作可能である請求項１３に記載のデバイス。
アンテナと、
前記アンテナに動作可能に接続されたトランシーバと、
前記トランシーバに接続されたプロセッサと、
前記プロセッサに接続されたメモリユニットと、
前記プロセッサに接続され、前記メモリユニットで試験を開始するように動作可能なコントローラと、
前記コントローラと前記メモリユニットとに接続され、第１のレジスタからの第１のレジスタ出力または第２のレジスタからの第２のレジスタ出力の動的な選択を可能にするように動作可能なロジックと、
前記メモリユニットのメモリ出力からデータを受け取ることおよび試験モード書込み動作中に試験書込みデータを受け取ることをするように動作可能な第１のマルチプレクサと、ここで、前記第１のレジスタが、前記第１のマルチプレクサのマルチプレクサ出力に接続された第１のレジスタ入力を備え、前記メモリユニットのメモリ入力に接続された前記第１のレジスタ出力を備える、
前記第１のレジスタ出力に接続された第１のマルチプレクサ入力および前記第２のレジスタ出力に接続された第２のマルチプレクサ入力を備え、前記第１のマルチプレクサ入力または前記第２のマルチプレクサ入力に基づくロジック出力の動的な選択のための制御ライン入力を更に備える第２のマルチプレクサと
を具備する無線通信デバイス。
前記コントローラは更に、前記試験が書込み動作に関連していて、前記試験が読取動作に関連している第２の試験に直接先行されている場合、前記第２のレジスタの前記第２のレジスタ出力を選択するように動作可能である請求項１６に記載の無線通信デバイス。
前記試験は、組込み式自己試験（ＢＩＳＴ：ｂｕｉｌｔ−ｉｎ−ｓｅｌｆ−ｔｅｓｔ）である請求項１６に記載の無線通信デバイス。
メモリ入力およびメモリ出力を有するコンピュータ読取可能メモリと、
前記コンピュータ読取可能メモリの試験を開始するように動作可能なコントローラと、
前記メモリ入力に接続されている第１のレジスタ出力と第１のレジスタ入力とを備えていて第１のデータを格納する第１のレジスタと、
前記メモリ出力に接続されている第２のレジスタ入力と第２のレジスタ出力とを備えていて第２のデータを格納する第２のレジスタと、
前記コントローラに接続されたマルチプレクサであって、前記第１のレジスタ入力に接続されたマルチプレクサ出力を備えていて、前記マルチプレクサの第１のマルチプレクサ入力が書込み動作中に書込みデータを受け取るように動作可能であり、前記マルチプレクサの第２のマルチプレクサ入力が試験モード書込み動作中に試験書込みデータを受け取るように動作可能であり、前記マルチプレクサの第３のマルチプレクサ入力が前記メモリ出力に接続されているマルチプレクサと
を備えるデバイス。
コンピュータ読取可能メモリから検索されたデータを格納する第１の格納手段および第２の格納手段と、ここで前記コンピュータ読取可能メモリがメモリ入力とメモリ出力とを備え、ここで前記第１の格納手段が第１の格納入力と第１の格納出力とを備え、ここで第２の格納手段が第２の格納入力と第２の格納出力とを備え、前記第２の格納入力が前記メモリ出力に接続されている、
前記第１の格納手段または前記第２の格納手段から出力データを動的に選択する手段と、
書込み動作中にマルチプレクサの第１のマルチプレクサ入力で書込みデータを受け取る手段と、ここで、前記マルチプレクサが前記第１の格納入力に接続されたマルチプレクサ出力を備えている、
試験モード書込み動作中に前記マルチプレクサの第２のマルチプレクサ入力で試験書込みデータを受け取る手段と、ここで前記マルチプレクサの第３のマルチプレクサ入力が前記メモリ出力に接続されている、
を備えるデバイス。
前記データを格納すること、前記出力データを動的に選択すること、前記第２の書込みデータを受け取ることが前記コンピュータ読取可能メモリの試験モード中に行われ、前記第１の書込みデータを受け取ることが前記コンピュータ読取可能メモリの非試験モード中に行われる請求項１に記載の方法。
前記第１の書込みデータおよび前記第２の書込みデータは前記出力データの動的な選択に先行して受け取られ、前記第１のレジスタに格納された前記データは前記第１のマルチプレクサ入力または前記第２のマルチプレクサ入力または前記第３のマルチプレクサ入力を介して受け取られた入力データに基づいている請求項２１に記載の方法。