JPS6224500A - 半導体メモリ検査装置 - Google Patents
半導体メモリ検査装置Info
- Publication number
- JPS6224500A JPS6224500A JP60162359A JP16235985A JPS6224500A JP S6224500 A JPS6224500 A JP S6224500A JP 60162359 A JP60162359 A JP 60162359A JP 16235985 A JP16235985 A JP 16235985A JP S6224500 A JPS6224500 A JP S6224500A
- Authority
- JP
- Japan
- Prior art keywords
- address
- register
- pattern
- semiconductor memory
- stored
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体メモリ検査装置に関するものであり、
詳しくは複雑な試験パターンを効率よく発生できる装置
を提供するものである。
詳しくは複雑な試験パターンを効率よく発生できる装置
を提供するものである。
［従来の技術］
第２図は、一般的な半導体メモリ検査装置の７例を示す
ブロック図である。第４図において、１は装置全体の動
作を制御する演算制御部（以下ＣＰＵという）、２は検
査対象半導体メモリ（以下ＯＵＴという）３に加える検
査用のパターンおよびパターン照合部４（以下ＰＣとい
う）に加える基準パターンを発生するパターン発生部（
以下ＰＧという）である。
ブロック図である。第４図において、１は装置全体の動
作を制御する演算制御部（以下ＣＰＵという）、２は検
査対象半導体メモリ（以下ＯＵＴという）３に加える検
査用のパターンおよびパターン照合部４（以下ＰＣとい
う）に加える基準パターンを発生するパターン発生部（
以下ＰＧという）である。
このような構成において、ＣＰｔＪｌはＰＯ２に出力す
べきパターンに関連したアドレス、データなどを加える
とともに、ＤＵＴ３にライト／り一ドを制御する制御信
号を加える。ＰＯ２はＤＵＴ３に検査パターンに関連し
ｌｃアドレスおよびデータを加えるとともに、ＰＯ２に
照合パターンに関連したデータを加える。ＤＵＴ３はＣ
ＰＵ１がら加えられる制御信号に応じて出力バタ〜ンを
ＰＯ２に出力する。ＰＯ２はＰＯ２から加えられる照合
パターンとＤＵＴ３から加えられるとを照合して照合結
果をＣＰＵ １に加える。
べきパターンに関連したアドレス、データなどを加える
とともに、ＤＵＴ３にライト／り一ドを制御する制御信
号を加える。ＰＯ２はＤＵＴ３に検査パターンに関連し
ｌｃアドレスおよびデータを加えるとともに、ＰＯ２に
照合パターンに関連したデータを加える。ＤＵＴ３はＣ
ＰＵ１がら加えられる制御信号に応じて出力バタ〜ンを
ＰＯ２に出力する。ＰＯ２はＰＯ２から加えられる照合
パターンとＤＵＴ３から加えられるとを照合して照合結
果をＣＰＵ １に加える。
ところで、このようなりＵＴ３の試験に用いられるテス
トパターンの基本はアドレスのスキャンであり、テスト
パターンはアドレスのスキャンの内容に応じてＮパター
ンｔＮ２パターン Ｎ ３／２パターンの３つに大別で
きる。ここで、Ｎはアドレスサイズを表わしている。
トパターンの基本はアドレスのスキャンであり、テスト
パターンはアドレスのスキャンの内容に応じてＮパター
ンｔＮ２パターン Ｎ ３／２パターンの３つに大別で
きる。ここで、Ｎはアドレスサイズを表わしている。
Ｎパターンでは、例えば同一アドレスでデータのライト
／リードを行いながらアドレスを増減させる。この方法
は単純パターンになることがら簡単に行えるものの、メ
モリ内での相互干渉エラーなどが見つけにくいという欠
点がある。
／リードを行いながらアドレスを増減させる。この方法
は単純パターンになることがら簡単に行えるものの、メ
モリ内での相互干渉エラーなどが見つけにくいという欠
点がある。
Ｎ２パターンでは、注目するアドレスのライトデータ（
以下フローティングデータ、ＦＤという）を他のアドレ
スのライトデータ（以下スキャンデータ、ＳＤという）
に対してフローティングさせた状態で全アドレスについ
てリードチェックを行う。この場合、ＦＤのアドレスを
移し変えながらチェックを繰り返すので、パターン長は
ｌ、、Ｎ２で表わされる。この方法によれば、メ七り内
での相互干渉エラーも発見できるものの、アドレスサイ
ズが大きくなるのに従ってパターンの数が２乗で増加す
ることになり、相当の時間を要することになって効率が
悪い。
以下フローティングデータ、ＦＤという）を他のアドレ
スのライトデータ（以下スキャンデータ、ＳＤという）
に対してフローティングさせた状態で全アドレスについ
てリードチェックを行う。この場合、ＦＤのアドレスを
移し変えながらチェックを繰り返すので、パターン長は
ｌ、、Ｎ２で表わされる。この方法によれば、メ七り内
での相互干渉エラーも発見できるものの、アドレスサイ
ズが大きくなるのに従ってパターンの数が２乗で増加す
ることになり、相当の時間を要することになって効率が
悪い。
Ｎ３／２パターンは、Ｎ２パターンの省略形であって、
ＦＤに対して行う他のＳＤのチェックの範囲を第３図に
示すようにＦＤを含む行および列に限定するものであり
、パターン長はに−Ｎ−７Ｎ。
ＦＤに対して行う他のＳＤのチェックの範囲を第３図に
示すようにＦＤを含む行および列に限定するものであり
、パターン長はに−Ｎ−７Ｎ。
すなわちに、Ｎコ／２で表わされる。この場合、アドレ
スの指定にあたってはメモリエリアのＸ方向とＹ方向を
意識する必要があることから、内容的には、 ｋ、 Ｎ ３／２− ｋ−（・ｉ −ｆｌに分解したも
のになり、パターンの発生にあたっては３つのレジスタ
が必要になる。
スの指定にあたってはメモリエリアのＸ方向とＹ方向を
意識する必要があることから、内容的には、 ｋ、 Ｎ ３／２− ｋ−（・ｉ −ｆｌに分解したも
のになり、パターンの発生にあたっては３つのレジスタ
が必要になる。
このようなＮ ２／２パターンをＸ方向にギヤロッピン
グパターンとして発生させる場合の動作について第３図
に示すような８×８のメモリエリアを右するメモリを用
いて説明する。第３図において、ＦＤがアドレス（３，
３）にあるものとすると、スキャンは例えば（３，３）
→（３，４）→（３，５）→（３，３）→（３，５）→
（３，６）→（３，３）→・・・の順序で行われる。こ
れにより、ＦＤ−＋ＳＤ−＋ＳＤ→「Ｄの繰り返しでＸ
方向にスキャンされることになり、このような一連のス
キャンがＦＤのアドレスを移し変えながら行われる。
グパターンとして発生させる場合の動作について第３図
に示すような８×８のメモリエリアを右するメモリを用
いて説明する。第３図において、ＦＤがアドレス（３，
３）にあるものとすると、スキャンは例えば（３，３）
→（３，４）→（３，５）→（３，３）→（３，５）→
（３，６）→（３，３）→・・・の順序で行われる。こ
れにより、ＦＤ−＋ＳＤ−＋ＳＤ→「Ｄの繰り返しでＸ
方向にスキャンされることになり、このような一連のス
キャンがＦＤのアドレスを移し変えながら行われる。
第４図は、このようなＸ方向ギャロップパターンを発生
する機能を有する従来のＰＯ２の一例を示すブロック図
である。第４図において、５〜７はレジスタ、８はセレ
クタである。レジスタ５にはＦＤのＸ方向のアドレスが
格納され、レジスタ６にはＳＤのＸ方向のアドレスが格
納され、レジスタ７にはＦＤおよびＳＯに共通のＹ方向
のアドレスが格納されていて、これら各レジスタ５〜７
の出力はセレクタ８に加えられている。セレクタ８には
これら各レジスタ５〜７の出力を選択的に出力するため
のレジスタ選択信号が加えられている。
する機能を有する従来のＰＯ２の一例を示すブロック図
である。第４図において、５〜７はレジスタ、８はセレ
クタである。レジスタ５にはＦＤのＸ方向のアドレスが
格納され、レジスタ６にはＳＤのＸ方向のアドレスが格
納され、レジスタ７にはＦＤおよびＳＯに共通のＹ方向
のアドレスが格納されていて、これら各レジスタ５〜７
の出力はセレクタ８に加えられている。セレクタ８には
これら各レジスタ５〜７の出力を選択的に出力するため
のレジスタ選択信号が加えられている。
これにより、各レジスタ５〜７の出力はセレクタ８を介
してＤＵＴ３に選択的に出力されることになる。
してＤＵＴ３に選択的に出力されることになる。
［発明が解決しようとする問題点］
しかし、このような従来の構成によれば、レジスタを３
系統設けていることから、構造が複雑になるという欠点
がある。
系統設けていることから、構造が複雑になるという欠点
がある。
本発明は、このような点に着目してなされたもので、そ
の目的は、比較的簡単な構造で複雑なパターンによる検
査が行える半導体メモリ検査装置を提供することにある
。
の目的は、比較的簡単な構造で複雑なパターンによる検
査が行える半導体メモリ検査装置を提供することにある
。
［問題点を解決するための手段］
このような目的を達成する本発明は、フローティングデ
ータのアドレスとスキャンデータのアドレスとを選択的
に切り換えながら半導体メモリの検査を行う半導体メモ
リ検査装置において、フローティングデータのＸ方向（
Ｙ方向）アドレスを指定するとともにフローティングデ
ータおよびスキャンデータに共通のＹ方向（Ｘ方向）ア
ドレスを指定する第１のレジスタと、スキャンデータ９
Ｘ方向（Ｙ方向）アドレスを指定する第２のレジスタと
、レジスタ選択信号に応じてこれら各レジスタの出力を
粗み合わせながらフローティングデータのアドレスとス
キャンデータのアドレスとを選択的に出力するセレクタ
とで構成されたことを特徴とする。
ータのアドレスとスキャンデータのアドレスとを選択的
に切り換えながら半導体メモリの検査を行う半導体メモ
リ検査装置において、フローティングデータのＸ方向（
Ｙ方向）アドレスを指定するとともにフローティングデ
ータおよびスキャンデータに共通のＹ方向（Ｘ方向）ア
ドレスを指定する第１のレジスタと、スキャンデータ９
Ｘ方向（Ｙ方向）アドレスを指定する第２のレジスタと
、レジスタ選択信号に応じてこれら各レジスタの出力を
粗み合わせながらフローティングデータのアドレスとス
キャンデータのアドレスとを選択的に出力するセレクタ
とで構成されたことを特徴とする。
［実施例コ
以下、図面を用いて本発明の実施例を詳細に説明する。
第１図は、本発明で用いるパターン発生部の一実施例を
示すブロック図である。第１図において、９．１０はレ
ジスタ、１１はセレクタである。レジスタ９の上位部分
には例えばＦＤのＸ方向（Ｙ方向）のアドレスが格納さ
れるとともに下位部分にはＦＤおよびＳＤに共通のＹ方
向（Ｘ方向）のアドレスが格納され、レジスタ１０には
ＳＤのＸ方向（Ｙ方向）のアドレスが格納されている。
示すブロック図である。第１図において、９．１０はレ
ジスタ、１１はセレクタである。レジスタ９の上位部分
には例えばＦＤのＸ方向（Ｙ方向）のアドレスが格納さ
れるとともに下位部分にはＦＤおよびＳＤに共通のＹ方
向（Ｘ方向）のアドレスが格納され、レジスタ１０には
ＳＤのＸ方向（Ｙ方向）のアドレスが格納されている。
これら各レジスタ９．１０の出力はセレクタ１１に加え
られている。セレクタ１１にはレジスタ９の上位部分、
下位部分およびレジスタ１０の各出力を選択的に粗み合
わせて出力するためのレジスタ選択信号が加えられてい
る。
られている。セレクタ１１にはレジスタ９の上位部分、
下位部分およびレジスタ１０の各出力を選択的に粗み合
わせて出力するためのレジスタ選択信号が加えられてい
る。
このような構成において、レジスタ９の上位部分、下位
部分およびレジスタ１０の各出力がレジスタ選択信号に
応じてＦＤのアドレスおよびＳＤのアドレスとして選択
的に粗み合わされ、セレクタ１１を介して選択的に出力
されることになる。すなわち、ＦＤのアドレスとしては
レジスタ９の上位部分に格納されたＸ方向（Ｙ方向）の
アドレスとレジスタ９の下位部分に格納されたＹ方向（
Ｘ方向）のアドレスとが粗み合わされて出力され、ＳＤ
のアドレスとしてはレジスタ１０に格納されたＸ方向（
Ｙ方向）のアドレスとレジスタ９の下位部分に格納され
たＹ方向（Ｘ方向）のアドレスとが粗み合わされて出力
される。
部分およびレジスタ１０の各出力がレジスタ選択信号に
応じてＦＤのアドレスおよびＳＤのアドレスとして選択
的に粗み合わされ、セレクタ１１を介して選択的に出力
されることになる。すなわち、ＦＤのアドレスとしては
レジスタ９の上位部分に格納されたＸ方向（Ｙ方向）の
アドレスとレジスタ９の下位部分に格納されたＹ方向（
Ｘ方向）のアドレスとが粗み合わされて出力され、ＳＤ
のアドレスとしてはレジスタ１０に格納されたＸ方向（
Ｙ方向）のアドレスとレジスタ９の下位部分に格納され
たＹ方向（Ｘ方向）のアドレスとが粗み合わされて出力
される。
このように構成することにより、従来に比べてレジスタ
を１系統削減でき、構造の簡単化が図れる。
を１系統削減でき、構造の簡単化が図れる。
なお、上記実施例では、Ｎ３／２パターンを発生する例
について説明したが、必要に応じてＮ２パターンやＮパ
ターンを発生させることもできる。
について説明したが、必要に応じてＮ２パターンやＮパ
ターンを発生させることもできる。
［発明の効果］
以上説明したように、本発明によれば、比較的簡単な構
造で複雑なパターンによる検査が行える半導体メモリ検
査装置が実現でき、実用上の効果は大きい。
造で複雑なパターンによる検査が行える半導体メモリ検
査装置が実現でき、実用上の効果は大きい。
第１図は本発明で用いるパターン発生部の一実施例を示
すブロック図、第２図は一般的な半導体メモリ検査装置
の一例を示すブロック図、第３図は半導体メモリのモデ
ル図、第４図は従来のパターン発生部の一例を示すブロ
ック図である。 １・・・？ｉｉ算制面制御部ＰＵ）、２・・・パターン
発生部（ＰＧ） 、３・・・検査対象半導体メモリ（Ｄ
ＵＴ）、４・・・パターン照合部（ＰＣ） 、９．１０
・・・レジスタ、１１・・・セレクタ。 第１図 第２図
すブロック図、第２図は一般的な半導体メモリ検査装置
の一例を示すブロック図、第３図は半導体メモリのモデ
ル図、第４図は従来のパターン発生部の一例を示すブロ
ック図である。 １・・・？ｉｉ算制面制御部ＰＵ）、２・・・パターン
発生部（ＰＧ） 、３・・・検査対象半導体メモリ（Ｄ
ＵＴ）、４・・・パターン照合部（ＰＣ） 、９．１０
・・・レジスタ、１１・・・セレクタ。 第１図 第２図
Claims (1)
- フローティングデータのアドレスとスキャンデータのア
ドレスとを選択的に切り換えながら半導体メモリの検査
を行う半導体メモリ検査装置において、フローティング
データのＸ方向（Ｙ方向）アドレスを指定するとともに
フローティングデータおよびスキャンデータに共通のＹ
方向（Ｘ方向）アドレスを指定する第１のレジスタと、
スキャンデータのＸ方向（Ｙ方向）アドレスを指定する
第２のレジスタと、レジスタ選択信号に応じてこれら各
レジスタの出力を粗み合わせながらフローティングデー
タのアドレスとスキャンデータのアドレスとを選択的に
出力するセレクタとで構成されたことを特徴とする半導
体メモリ検査装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60162359A JPS6224500A (ja) | 1985-07-23 | 1985-07-23 | 半導体メモリ検査装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60162359A JPS6224500A (ja) | 1985-07-23 | 1985-07-23 | 半導体メモリ検査装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6224500A true JPS6224500A (ja) | 1987-02-02 |
Family
ID=15753065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60162359A Pending JPS6224500A (ja) | 1985-07-23 | 1985-07-23 | 半導体メモリ検査装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6224500A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012164414A (ja) * | 2006-12-15 | 2012-08-30 | Qualcomm Inc | メモリを試験する方法及びデバイス |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5797641A (en) * | 1980-12-10 | 1982-06-17 | Ibm | Integrated circuit chip capable of inspecting buried memory array |
| JPS58153300A (ja) * | 1982-03-05 | 1983-09-12 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | メモリ・アドレス・シ−ケンス発生器 |
-
1985
- 1985-07-23 JP JP60162359A patent/JPS6224500A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5797641A (en) * | 1980-12-10 | 1982-06-17 | Ibm | Integrated circuit chip capable of inspecting buried memory array |
| JPS58153300A (ja) * | 1982-03-05 | 1983-09-12 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | メモリ・アドレス・シ−ケンス発生器 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012164414A (ja) * | 2006-12-15 | 2012-08-30 | Qualcomm Inc | メモリを試験する方法及びデバイス |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5325367A (en) | Memory device containing a static ram memory that is adapted for executing a self-test, and integrated circuit containing such a device as an embedded static ram memory | |
| US4404519A (en) | Testing embedded arrays in large scale integrated circuits | |
| US5170398A (en) | Pattern generating apparatus for memory having a logical operation function | |
| JPS613400A (ja) | チツプ上の高密度メモリを試験する方法と装置 | |
| EP0340895A3 (en) | Improvements in logic and memory circuit testing | |
| JPS6288972A (ja) | 階層テスト・シ−ケンサ | |
| JPH10170607A (ja) | 半導体デバイスのテスト装置 | |
| US7240256B2 (en) | Semiconductor memory test apparatus and method for address generation for defect analysis | |
| JPS6224500A (ja) | 半導体メモリ検査装置 | |
| JP3271307B2 (ja) | 半導体メモリ用試験パターン発生器 | |
| KR100771263B1 (ko) | 메모리 어레이 테스트 방법과 이를 구현하기 위해 배열된메모리 기반 디바이스 | |
| JPH08203278A (ja) | 半導体メモリ | |
| JP3014424B2 (ja) | 多ポートメモリの試験方式 | |
| JPS6348479A (ja) | Ｉｃテスト装置 | |
| JPS6232559B2 (ja) | ||
| JPS626498A (ja) | メモリ評価装置 | |
| JP3164939B2 (ja) | 記憶装置の試験回路を備えた装置 | |
| JP2992310B2 (ja) | 半導体試験装置 | |
| JP2648528B2 (ja) | Ｌｓｉ設計方法 | |
| JPH0238879A (ja) | 論理回路 | |
| JPH11288598A (ja) | 半導体記憶装置のテスト装置 | |
| JPS63298176A (ja) | Ｉｃテストシステム | |
| JPH0294100A (ja) | メモリｉｃ試験装置 | |
| JPS62259145A (ja) | アルゴリズミツク・パタ−ン発生装置 | |
| JPS63103985A (ja) | 集積回路素子検査装置 |