CN101553879A - 用于测试存储器的方法与装置 - Google Patents
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- 238000012360 testing method Methods 0.000 title claims abstract description 90
- 238000000034 method Methods 0.000 title claims abstract description 42
- 238000004891 communication Methods 0.000 claims description 16
- 238000013101 initial test Methods 0.000 claims description 9
- 230000004044 response Effects 0.000 claims description 2
- 230000010387 memory retrieval Effects 0.000 claims 1
- 230000000977 initiatory effect Effects 0.000 abstract 1
- 238000010998 test method Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 12
- 230000006870 function Effects 0.000 description 10
- 230000008901 benefit Effects 0.000 description 5
- 230000008569 process Effects 0.000 description 4
- 238000004364 calculation method Methods 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000008676 import Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 230000005055 memory storage Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/48—Arrangements in static stores specially adapted for testing by means external to the store, e.g. using direct memory access [DMA] or using auxiliary access paths
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/26—Testing of individual semiconductor devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
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- Power Engineering (AREA)
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- General Physics & Mathematics (AREA)
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
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Abstract
本发明提供一种测试存储器的方法，所述方法包括起始对计算机可读存储器的测试。所述计算机可读存储器提供与所述测试相关联的输出数据。另外，所述方法包括选择接收来自第一寄存器或第二寄存器的所述输出数据。在特定实施例中，所述方法可包括通过使用控制线来选择接收来自所述第一寄存器或所述第二寄存器的所述输出数据。在另一特定实施例中，所述方法可包括通过使用控制线来选择接收来自所述第一寄存器或所述第二寄存器的RAM输入数据。所述控制线由硬件或软件在逐循环基础上动态地配置。在特定实施例中，所述测试为内装自测试(BIST)。
Description
技术领域
本发明大体上涉及设计及测试存储器装置，且更明确地说，涉及一种用于测试存储器的方法与装置。
背景技术
一种存储器装置(例如随机存取存储器(RAM))可具有包括多个存储元件的多个阵列。阵列可具有允许在可寻址存储元件中存储二进制数据的字线及位线。错误(例如，位线之间的短路)可在制造RAM期间或在使用RAM期间发生。内装自测试(BIST)可用于检测所述错误。
然而，在以BIST模式操作的一些处理器架构中，读取操作及写入操作可导致数据冲突，例如当BIST读取操作及BIST写入操作试图存取同一寄存器时。
因此，提供一种用于测试存储器的改进方法及装置是有利的。
发明内容
在特定实施例中，提供一种装置，所述装置包括计算机可读存储器，所述计算机可读存储器具有第一输入及第一输出。所述装置还包括用于存储数据的第一寄存器，所述第一寄存器具有第二输入及第二输出。所述第一寄存器的所述第二输出耦合到所述计算机可读存储器的所述第一输入。另外，所述装置包括用于存储数据的第二寄存器，所述第二寄存器具有第三输入及第三输出。所述第三输入耦合到所述计算机可读存储器的所述第一输出。另外，所述装置包括逻辑，所述逻辑响应于所述第一寄存器的所述第二输出及所述第二寄存器的所述第三输出，以在对所述第一寄存器的所述第二输出与所述第二寄存器的所述第三输出的选择之间进行动态切换。
在另一特定实施例中，提供一种用于执行对计算机可读存储器的测试的方法。所述方法包括将从所述计算机可读存储器检索的测试数据存储到第一寄存器及第二寄存器。所述方法还包括动态选择来自所述第一寄存器或所述第二寄存器中的一者的输出数据。
在另一特定实施例中，提供一种包括对计算机可读存储器起始测试的方法。所述计算机可读存储器提供与所述测试相关联的输出数据。另外，所述方法包括选择接收来自第一寄存器及第二寄存器中的一者的输出数据。
在另一特定实施例中，提供一种装置，所述装置包括计算机可读存储器。所述装置还包括控制器，所述控制器可操作以起始对所述计算机可读存储器的测试。另外，所述装置包括耦合到所述控制器的逻辑。所述逻辑可操作以动态选择对应于第一寄存器的输出或第二寄存器的输出的逻辑输出。所述第一寄存器及所述第二寄存器存储从所述测试所得的来自所述计算机可读存储器的数据。
在另一特定实施例中，提供一种无线通信装置，所述无线通信装置包括天线。所述无线通信装置还包括收发器，所述收发器可操作地耦合到所述天线。所述无线通信装置还包括耦合到所述收发器的处理器及耦合到所述处理器的存储器单元。所述无线通信装置还包括控制器，所述控制器耦合到所述处理器且可操作以起始对所述存储器单元的测试。所述无线通信装置包括耦合到所述控制器及所述存储器单元的逻辑。所述逻辑可操作以允许动态选择来自第一寄存器的输出或来自第二寄存器的输出中的一者。所述第一寄存器及所述第二寄存器存储所述测试的输出数据，所述输出数据是来自所述存储器单元。
在另一特定实施例中，提供一种装置，所述装置包括具有多个存取端口及多个输出的计算机可读存储器。所述装置包括控制器，所述控制器可操作以起始对所述计算机可读存储器的测试。另外，所述装置包括耦合到所述控制器的多路复用器。所述多路复用器具有多个输入，且所述计算机可读存储器输出中的每一输出耦合到所述多个输入中的一者。另外，所述多路复用器具有控制线，所述控制线用于动态选择所述多路复用器的对应于所述多个输入中的一者的输出。
在另一特定实施例中，提供一种装置，所述装置包括计算机可读存储器。所述装置还包括用于测试所述计算机可读存储器的装置。所述装置还包括用于在所述测试期间动态选择第一寄存器的输出及第二寄存器的输出中的一者的装置。
所描述装置及方法的一个特定优点为，可避免用于存储器测试的共享寄存器的数据冲突。另一特定优点为，不存在对功能数据路径的全速测试覆盖的遗漏。
附图说明
所属领域的技术人员通过参考附图可更好地理解本发明且明了其许多特征及优点。
图1为存储器及用于测试存储器的装置的特定说明性实施例的框图。
图2为存储器及用于测试存储器的装置的特定说明性实施例的框图。
图3为存储器及用于测试存储器的装置的特定说明性实施例的框图。
图4为测试存储器的方法的特定说明性实施例的流程图。
图5为存储器及用于测试存储器的装置的特定说明性实施例的框图。
图6为测试存储器的方法的特定说明性实施例的流程图。
图7为可利用用于测试存储器的装置及测试存储器装置的方法(例如参考图1到图5而描述的)的示范性便携式通信装置的概图。
相同参考符号在不同图中的使用指示相似或同一项。
具体实施方式
图1为用于测试存储器116的装置100的特定说明性实施例的框图。装置100包括耦合到控制器106的处理器102。处理器102可经由线104将指令(例如用以进行内装自测试(BIST)的指令)发送到控制器106。控制器106经编程以执行一个或一个以上指令以用以进行BIST。在特定实施例中，BIST为可验证其所有或一些功能性的电路的功能。控制器106通过线108耦合到逻辑110。当在线108上起始时，逻辑110可操作以对存储器116执行BIST。在特定实施例中，逻辑110可经由线112将控制信号发送到存储器116且接收来自存储器116的数据。存储器116可在处理器102或控制器106的内部。或者，存储器116可在处理器102或控制器106的外部。在特定实施例中，线112包含到存储器116的多个通信及控制线。在另一实施例中，控制器106可经由线114将控制信号发送到存储器116且接收来自存储器116的数据。在特定实施例中，处理器102、控制器106及逻辑110被并入单个集成电路中。线104、108、112及116可各自包含允许实现组件的功能的多个线或其它连接或接口。
图2为用于测试存储器202的装置200的特定说明性实施例的框图。在特定实施例中，存储器202为随机存取存储器(RAM)。存储器202包括读取启用输入212、写入启用输入214及地址输入216。在特定实施例中，存储器202包括单个端口数据输入236及单个数据输出224。在特定实施例中，存储器202的数据输出224为32位输出。另外，装置200包括第一多路复用器204、第二多路复用器206、第一寄存器208及第二寄存器210。
在特定实施例中，第一多路复用器204包括控制线输入218，所述控制线输入218可连接到控制器(例如，图1的控制器106)。第一多路复用器204还可包括功能写入数据输入220，所述功能写入数据输入220用于在非BIST写入操作期间接收数据。第一多路复用器204还可包括BIST写入数据输入222及耦合到存储器202的数据输出224的输入240。控制线输入218可用于在功能写入数据输入220、BIST写入数据输入222与存储器输入240之间选择。第一多路复用器204在第一多路复用器输出238处提供选定输入。
在特定实施例中，第一寄存器208为32位控制寄存器。第一寄存器208的输出242被提供到数据输入236。另外，第二寄存器210包括输入226，所述输入226耦合到数据输出224。第二寄存器210提供输出228。在特定实施例中，第二寄存器210为32位控制寄存器。
在特定实施例中，第二多路复用器206包括控制线234，所述控制线234可连接到控制器(例如，图1的控制器106)。第二多路复用器206还包括输出232、耦合到第一寄存器208的输出242的输入230，及耦合到第二寄存器210的输出228的输入244。第二寄存器210可被称为影子控制寄存器。输出232可用于BIST操作输出或用于非BIST操作输出。
在特定实施例中，在非BIST读取操作(即，功能读取操作)期间，存储器202经由读取启用输入212接收读取启用信号。对应于读取启用信号的地址经由地址输入216被提供到存储器202。存储器202在数据输出224处提供对应于地址的数据。数据输出接着通过第一多路复用器204传递到第一寄存器208，其中接着在第一寄存器输出242处提供对应数据。接着在第二多路复用器输出232处提供第一寄存器输出242。
在非BIST写入操作(即，功能写入操作)期间，存储器202经由写入启用输入214接收写入启用信号。对应于写入启用信号的地址经由地址输入216被提供到存储器202。在第一多路复用器220处接收待写入的数据且在第一寄存器208中存储所述数据。接着将数据传递到存储器202，以在对应地址处写入。
大体来说，通过利用第二寄存器210，装置200可避免第一寄存器208中的数据冲突，其可在写入操作及前一读取操作试图存取第一寄存器208时发生。所述冲突可在测试交替读取及写入的BIST操作期间发生。在特定实施例中，数据冲突可在执行BIST读取操作且随后执行BIST写入操作时发生。当BIST读取操作及BIST写入操作同时试图在第一寄存器208中存储数据时，可发生数据冲突。当在第一寄存器208中发生数据冲突的可能性存在时，处理器或控制器(例如控制器106)可选择接收第二寄存器210而并非第一寄存器208的输出。
另外，第二多路复用器206允许动态选择任一输入230或输入244以在BIST期间测试。因此，可使用BIST测试第一寄存器输出242数据路径及第二寄存器输出228数据路径两者。测试两个数据路径允许测试通过第一寄存器的功能数据路径。另外，不存在对功能数据路径的全速测试覆盖的遗漏。
在特定实施例中，在存储器测试期间，可执行包括测试写入操作的BIST操作。在所述测试写入操作期间，在第一多路复用器204的BIST写入数据输入222上提供测试数据，同时第一多路复用器204的控制线218选择BIST写入数据输入222以提供为第一多路复用器204的输出238。第一多路复用器204的输出被存储在第一寄存器208中且接着被提供到存储器202的数据输入236。写入启用输入214提供来自控制器或处理器(例如控制器106)的信号以指示对存储器202的写入操作。地址输入216提供来自控制器或处理器(例如控制器106)的信号以指示存储器202中存储来自数据输入236的数据的特定地址。
在特定实施例中，在存储器测试期间，可执行包括测试读取操作的BIST操作。在所述测试读取操作期间，存储器202在读取启用输入212处接收指示读取操作的信号，且地址输入216提供来自控制器或处理器(例如控制器106)的信号以指示存储器202中用以读取数据的特定地址。接着在存储器装置202的数据输出224处提供读取数据且在第二寄存器210中存储读取数据。另外，存储器装置202的数据输出224被提供到第一多路复用器204，同时第一多路复用器204的控制线218选择耦合到存储器装置202的数据输出224的数据输入240以提供为第一多路复用器204的输出238。第一多路复用器204的输出被存储在第一寄存器208中且接着被提供到第二多路复用器206的输入230。控制线234耦合到处理器或控制器(例如控制器106)以选择来自第一寄存器208的输出230或来自第二寄存器210的输出244以在第二多路复用器206的输出232处提供。
在特定实施例中，数据冲突可在执行BIST读取操作(如上文所描述)且随后执行BIST写入操作时发生。举例来说，可执行BIST读取操作，其在第一寄存器208中存储存储器202的输出数据224消耗一个以上时钟循环。在BIST读取操作试图在第一寄存器208中写入存储器202的输出数据224时，可能已经执行同样试图在第一寄存器208中存储数据的BIST写入操作。当BIST读取操作及BIST写入操作同时试图在第一寄存器208中存储数据时，可发生数据冲突。当在第一寄存器208中发生数据冲突的可能性存在时，处理器或控制器(例如控制器106)可选择接收第二寄存器210的输出228作为第二多路复用器210的输出232。
在特定实施例中，当执行利用第一寄存器208的写入操作时，处理器或控制器(例如控制器106)可经由控制线234选择接收第二寄存器210的输出228作为第二多路复用器210的输出232。在另一特定实施例中，当执行读取操作时，处理器或控制器(例如控制器106)可选择接收第二寄存器210的输出228作为第二多路复用器206的输出232。
图3为用于从存储器302读取数据且将数据写入到存储器302的装置300的特定说明性实施例的框图。装置300具有第一多路复用器304、第二多路复用器306、第三多路复用器356及第四多路复用器358。存储器302具有耦合到第三多路复用器356的第一输入352的输出324。第一多路复用器304的输出338耦合到第三多路复用器356的第二输入350。
第三多路复用器356允许动态选择待存储于第二寄存器310中的写入数据。第三多路复用器356的输出耦合到第二寄存器310的输入。经由控制线354进行动态选择。第三多路复用器356的输出326耦合到第二寄存器310的输入。当控制线354指定输入350时，在第二寄存器310中存储第一多路复用器304的输出338。
第四多路复用器358允许动态选择来自第一寄存器308的输出342或来自第二寄存器310的输出328以存储于存储器302中。第四多路复用器358的输出耦合到存储器302的输入336。经由控制线362进行动态选择。当控制线362指定第二寄存器310的输出328时，在存储器302中存储所述输出328。
图4为测试存储器(例如存储器202)的方法400的特定说明性实施例的流程图。在测试期间，在402处，在第一寄存器及第二寄存器中存储输出数据。在特定实施例中，输出数据为从测试中的存储器检索的测试数据。在404处接收控制信号。在406处，控制信号指示对来自任一第一寄存器或第二寄存器的输出数据的选择。在408处，所述方法在选择第一寄存器时提供来自第一寄存器的输出数据，且在410处，在选择第二寄存器时提供来自第二寄存器的输出数据。
在特定实施例中，在404处，由选择多路复用器的特定输入的控制线接收控制信号。在另一特定实施例中，在执行不会与前一操作产生数据冲突的BIST操作时选择第一寄存器，且在执行可与前一操作产生在第一寄存器中的数据冲突的BIST操作时选择第二寄存器。在另一实施例中，在继BIST读取操作之后执行BIST写入操作时选择第二寄存器。
在特定实施例中，数据冲突可在执行BIST读取操作且随后执行BIST写入操作时发生。当BIST读取操作及BIST写入操作试图同时在第一寄存器(例如第一寄存器208)中存储数据时，可发生数据冲突。当在第一寄存器(例如第一寄存器208)中发生数据冲突的可能性存在时，处理器或控制器(例如控制器106)可选择接收第二寄存器(例如第二寄存器210)而并非第一寄存器208的输出。
参看图4，在特定实施例中，当执行利用第一寄存器的写入操作时，处理器或控制器(例如控制器106)可选择接收第二寄存器的输出。在另一特定实施例中，当执行读取操作时，处理器或控制器(例如控制器106)可选择接收第二寄存器的输出。在另一特定实施例中，在执行不会与前一操作产生数据冲突的BIST操作时选择第一寄存器，且在执行可与前一操作产生在第一寄存器中的数据冲突的BIST操作时选择第二寄存器。在另一实施例中，在继BIST读取操作之后执行BIST写入操作时选择第二寄存器。在另一说明性实施例中，仅在紧随BIST读取操作之后执行BIST写入操作时选择第二寄存器。
在另一特定实施例中，方法400可仅在第一寄存器中、仅在第二寄存器中，或如在402处所示在第一寄存器及第二寄存器两者中选择性地存储输出数据。
图5为用于测试多端口存储器502的装置500的特定说明性实施例的框图。在特定实施例中，存储器502为随机存取存储器(RAM)。存储器502包括代表性数据输入504、506、508及510，以及代表性地址输入512、514、516及518。存储器502包括代表性写入启用输入520、522、524及526，以及代表性读取启用输入528、530、532及534。存储器502还包括代表性数据输出536、538、540及542。功能读取输出544、546、548及550各自耦合到数据输出536、538、540及542中的相应一者。功能读取输出544、546、548及550可用于读取数据以进行非BIST操作。
在特定实施例中，多路复用器552包括输入560、562、564及566，其各自耦合到存储器502的数据输出536、538、540及542中的一者。控制线554允许选择输入560、562、564及566中的一者以在多路复用器输出556处提供。在特定实施例中，控制线554耦合到逻辑装置，例如图1的控制器106。
多路复用器552允许动态选择输入560、562、564及566中的一者以在BIST期间进行测试。因此，可使用BIST测试存储器502输出数据路径中的任一者。
在特定实施例中，在存储器测试期间，可执行包括测试读取操作的BIST操作。在所述测试读取操作期间，存储器502在读取启用输入中的一者(例如读取启用输入530)处接收指示读取操作的信号，且对应地址输入514提供来自控制器或处理器的信号以指示存储器502中用以读取数据的特定地址。接着在存储器装置502的数据输出540处提供读取数据。存储器装置502的数据输出540被提供到多路复用器552。多路复用器552的控制线554选择耦合到存储器装置502的数据输出540的数据输入560以提供为多路复用器552的输出556。通过施加合适控制信号，可选择其它读取输入或写入输入中的任一者来测试。因此，可提供用于多端口存储器的增强的BIST覆盖。
图6为测试存储器(例如存储器202)的方法600的另一特定说明性实施例的流程图。在602处，起始BIST操作。在特定实施例中，可由控制器(例如控制器106)起始BIST操作。在604处，作出接收来自第一寄存器还是第二寄存器的测试数据的选择。在特定实施例中，所述选择是经由到多路复用器的控制线输入(例如控制线234及多路复用器206)而作出。在606处，从所选寄存器(例如，第一寄存器208或第二寄存器210)接收输出数据(例如，来自BIST操作的测试数据)。在特定实施例中，所述输出数据为来自BIST读取操作的输出数据。在特定实施例中，在继BIST读取操作之后执行BIST写入操作时选择第二寄存器。
图7说明便携式通信装置(大致表示为720)的特定示范性、非限制性实施例。如图7中所说明，便携式通信装置包括芯片上系统722，所述芯片上系统722包括处理器724。处理器724包括BIST控制器750。在特定实施例中，处理器724为在图1中展示且在本文中所描述的处理器102。图7还展示显示器控制器726，所述显示器控制器726耦合到处理器724及显示器728。此外，输入装置730耦合到处理器724。如图所示，存储器732耦合到处理器724。或者，存储器732可在处理器724或控制器的内部。并且，存储器732耦合到BIST逻辑760。BIST逻辑760还耦合到BIST控制器750。在特定实施例中，BIST逻辑760包括第一多路复用器204及第二多路复用器206。在另一特定实施例中，BIST逻辑760包括第一多路复用器204、第二多路复用器206、第一寄存器208及第二寄存器210。另外，编码器/解码器(CODEC)734可耦合到处理器724、扬声器736及麦克风738。
图7还指示无线收发器740可耦合到处理器724且耦合到无线天线742。在特定实施例中，电源744耦合到芯片上系统702。此外，在特定实施例中，如图7中所说明，显示器726、输入装置730、扬声器736、麦克风738、无线天线742及电源744在芯片上系统722的外部。然而，每一者均耦合到芯片上系统722的组件。
在特定实施例中，处理器724可将指令(例如，用以进行内装自测试(BIST)的指令)发送到BIST控制器750。BIST控制器750经编程以执行用以进行BIST的指令。BIST控制器750耦合到BIST逻辑760。BIST逻辑760可操作以对存储器732执行BIST操作。在特定实施例中，逻辑760将控制信号发送到存储器732且接收来自存储器732的数据。在另一实施例中，BIST控制器750可将控制信号发送到存储器732且接收来自存储器732的数据。在特定实施例中，处理器724、BIST控制器750及BIST逻辑760被并入单个集成电路中。在特定实施例中，BIST逻辑760允许动态选择来自第一寄存器(未图示)的输出及来自第二寄存器(未图示)的输出中的一者。在BIST操作期间，第一寄存器及第二寄存器存储来自存储器732的BIST输出数据。
本文中所描述的装置及方法可应用到具有存储器且可执行存储器测试操作的任何装置。本文中所描述的装置及方法并不限于结合在图7中展示的便携式通信装置720而使用。便携式通信装置720仅为本文中所描述的方法及装置的应用的一个说明性、非限制性实例。
所描述的装置及方法的一个特定优点为，可避免用于存储器测试的共享寄存器的数据冲突。另一特定优点为，在测试期间，不存在对功能数据路径的全速测试覆盖的遗漏。
结合本文中揭示的实施例而描述的各种说明性逻辑块、配置、模块、电路及算法步骤可实施为电子硬件、计算机软件或两者的组合。为清晰说明此硬件与软件的互换性，上文已大致就其功能性而描述了各种说明性组件、块、配置、模块、电路及步骤。将所述功能性实施为硬件还是软件视强加于整个系统的特定应用及设计约束而定。所属领域的技术人员可针对每一特定应用以不同方式实施所描述功能性，但所述实施决策不应被解释为导致偏离本发明的范围。
结合本文中揭示的实施例所描述的方法或算法的步骤可直接实施在硬件中、在由处理器执行的软件模块中或在两者的组合中。软件模块可驻留在RAM存储器、快闪存储器、ROM存储器、PROM存储器、EPROM存储器、EEPROM存储器、寄存器、硬磁盘、可装卸磁盘、CD-ROM或在此项技术中已知的任何其它形式的存储媒体中。所述存储装置可包括在便携式电子装置(包括(但不限于)移动电话)中。示范性存储媒体耦合到处理器，使得处理器可从存储媒体读取信息且将信息写入到存储媒体。或者，存储媒体可与处理器成一体。处理器及存储媒体可驻留在专用集成电路(ASIC)中。ASIC可驻留在计算装置或用户终端中。或者，处理器及存储媒体可作为离散组件驻留在计算装置或用户终端中。
提供对所揭示实施例的以上描述旨在使任何所属领域的技术人员能够制造或使用所述所揭示实施例。所属领域的技术人员将容易明了对这些实施例的各种修改，且本文中定义的一般原理可在不偏离本发明的精神或范围的情况下应用到其它实施例。举例来说，本文中描述的BIST控制器及BIST逻辑可被并入计算机、数据存储装置、个人数字助理、便携式音乐播放器或蜂窝式电话中。因此，并不希望将本发明局限于本文中展示的实施例，而应赋予其与由所附权利要求书定义的原理及新颖特征相一致的最广泛范围。
Claims (34)
1.一种装置，其包含：
计算机可读存储器，其具有第一输入及第一输出；
第一寄存器，其用于存储数据，所述第一寄存器具有第二输入及第二输出，所述第二输出耦合到所述计算机可读存储器的所述第一输入；
第二寄存器，其用于存储数据，所述第二寄存器具有第三输入及第三输出，所述第三输入耦合到所述计算机可读存储器的所述第一输出；以及
逻辑，其响应于所述第一寄存器的所述第二输出及所述第二寄存器的所述第三输出，以在对所述第一寄存器的所述第二输出与所述第二寄存器的所述第三输出的选择之间动态地切换。
2.根据权利要求1所述的装置，其进一步包含：
第一多路复用器，其具有第四输出，所述第四输出耦合到所述第一寄存器的所述第二输入，其中所述第一多路复用器的第一输入在写入操作期间接收数据，所述第一多路复用器的第二输入在测试模式写入操作期间接收数据，且所述第一多路复用器的第三输入耦合到所述计算机可读存储器的所述第一输出。
3.根据权利要求2所述的装置，其进一步包含：
控制线，其耦合到所述第一多路复用器以控制对所述第一多路复用器的所述第一输入、所述第一多路复用器的所述第二输入与所述第一多路复用器的所述第三输入的选择之间的切换。
4.根据权利要求2所述的装置，其中所述逻辑在测试模式的读取操作期间操作。
5.根据权利要求4所述的装置，其中所述测试模式为内装自测试(BIST)。
6.根据权利要求2所述的装置，其中所述逻辑为第二多路复用器。
7.根据权利要求6所述的装置，其进一步包含：
控制线，其耦合到所述第二多路复用器以控制所述第二多路复用器的输出在所述第二输出与所述第三输出之间的切换。
8.根据权利要求1所述的装置，其中所述计算机可读存储器为随机存取存储器(RAM)。
9.根据权利要求8所述的装置，其中所述RAM具有写入启用输入、读取启用输入及地址输入。
10.根据权利要求8所述的装置，其中所述RAM具有一个存取端口及一个输出。
11.根据权利要求8所述的装置，其中所述RAM具有多个存取端口及多个输出。
12.一种用于执行对计算机可读存储器的测试的方法，所述方法包含：
将从所述计算机可读存储器检索的测试数据存储到第一寄存器及第二寄存器；动态地选择来自所述第一寄存器及所述第二寄存器中的一者的输出数据。
13.根据权利要求12所述的方法，其进一步包含：
使用具有控制线的多路复用器来选择所述第一寄存器或所述第二寄存器以提供所述输出数据。
14.根据权利要求13所述的方法，其进一步包含：
在执行不会与前一操作产生数据冲突的测试操作时选择来自所述第一寄存器的所述输出数据。
15.根据权利要求13所述的方法，其进一步包含：
在执行利用所述第一寄存器的测试操作时选择来自所述第二寄存器的所述输出数据。
16.根据权利要求15所述的方法，其中所述测试操作为测试写入操作。
17.根据权利要求13所述的方法，其进一步包含：
在存在测试写入操作且先前操作为测试读取操作时选择来自所述第二寄存器的所述输出数据。
18.一种方法，其包含：
起始对计算机可读存储器的测试，所述计算机可读存储器提供与所述测试相关联的输出数据；
选择接收来自第一寄存器及第二寄存器中的一者的所述输出数据。
19.根据权利要求18所述的方法，其进一步包含：
使用耦合到选择逻辑的控制线来选择接收来自所述第一寄存器或所述第二寄存器的所述输出数据。
20.根据权利要求19所述的方法，其中所述选择逻辑为多路复用器。
21.根据权利要求18所述的方法，其中所述测试为内装自测试(BIST)。
22.根据权利要求18所述的方法，其进一步包含：
当执行用于读取数据的测试时，选择接收来自所述第二寄存器的所述输出数据。
23.根据权利要求18所述的方法，其进一步包含
当起始用于写入数据的测试且先前测试是用于读取数据时，选择接收来自所述第二寄存器的所述输出数据。
24.一种装置，其包含：
计算机可读存储器；
控制器，其可操作以起始对所述计算机可读存储器的测试；
逻辑，其耦合到所述控制器，所述逻辑可操作以动态地选择用以对应于第一寄存器的输出及第二寄存器的输出中的一者的逻辑输出；且
其中所述第一寄存器及第二寄存器存储来自所述计算机可读存储器的数据，所述数据从所述测试中产生。
25.根据权利要求24所述的装置，其中所述控制器进一步可操作以通过使用控制线来选择所述逻辑输出。
26.根据权利要求24所述的装置，其中所述逻辑进一步包含：
第一多路复用器，其用于接收测试写入数据且用于接收来自所述计算机可读存储器的输出数据；
第一寄存器，其具有耦合到所述第一多路复用器的输出的输入且具有耦合到所述计算机可读存储器的输入的输出；
第二寄存器，其具有耦合到所述计算机可读存储器的所述输出的输入；以及
第二多路复用器，其具有耦合到所述第一寄存器的输出的第一输入及耦合到所述第二寄存器的输出的第二输入，所述第二多路复用器具有控制线输入，所述控制线输入用于动态选择基于所述第一输入或所述第二输入的所述逻辑输出。
27.根据权利要求26所述的装置，其中所述控制器进一步可操作地经编程以：在存在测试写入操作且紧邻的前一操作为测试读取操作时，选择用以对应于所述第二寄存器的所述逻辑输出。
28.一种无线通信装置，其包含：
天线；
收发器，其可操作地耦合到所述天线；
处理器，其耦合到所述收发器；
存储器单元，其耦合到所述处理器；以及
控制器，其耦合到所述处理器且可操作以起始对所述存储器单元的测试；
逻辑，其耦合到所述控制器且耦合到所述存储器单元，所述逻辑可操作以允许动态选择来自第一寄存器的输出及来自第二寄存器的输出中的一者；且
其中所述第一寄存器及所述第二寄存器存储来自所述存储器单元的所述测试的输出数据。
29.根据权利要求28所述的无线通信装置，其中所述逻辑进一步包含：
第一多路复用器，其用于接收测试写入数据且用于接收来自所述存储器单元的输出数据；
第一寄存器，其具有耦合到所述第一多路复用器的输出的输入且具有耦合到所述存储器单元的输入的输出；
第二寄存器，其具有耦合到所述存储器单元的所述输出的输入；
第二多路复用器，其耦合到所述第一寄存器的输出且耦合到所述第二寄存器的输出，所述第二多路复用器具有控制线，所述控制线用于在所述第一寄存器的所述输出与所述第二寄存器的所述输出之间动态切换所述第二多路复用器的输出。
30.根据权利要求29所述的无线通信装置，其中所述控制器进一步可操作以：在存在测试写入操作且紧邻的前一操作为测试读取操作时，选择所述第二寄存器的所述输出。
31.根据权利要求28所述的无线通信装置，其中所述测试为内装自测试(BIST)。
32.一种装置，其包含：
计算机可读存储器，其具有多个存取端口及多个输出；
控制器，其可操作以起始对所述计算机可读存储器的测试；以及
多路复用器，其耦合到所述控制器，所述多路复用器具有多个输入，所述计算机可读存储器输出中的每一者耦合到所述多个输入中的一者，且所述多路复用器具有控制线，所述控制线用于动态选择所述多路复用器的所述多个输出中的一者。
33.一种装置，其包含：
计算机可读存储器；
用于测试所述计算机可读存储器的装置；以及
用于在所述测试所述计算机可读存储器期间动态选择第一寄存器的输出及第二寄存器的输出中的一者的装置。
34.根据权利要求33所述的装置，其中所述第一寄存器及第二寄存器存储来自所述计算机可读存储器的数据，所述数据从所述测试中产生。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/611,715 US7665003B2 (en) | 2006-12-15 | 2006-12-15 | Method and device for testing memory |
| US11/611,715 | 2006-12-15 | ||
| PCT/US2007/087625 WO2008076912A1 (en) | 2006-12-15 | 2007-12-14 | Method and device for testing memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101553879A true CN101553879A (zh) | 2009-10-07 |
| CN101553879B CN101553879B (zh) | 2013-08-07 |
Family
ID=39357980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2007800455575A Expired - Fee Related CN101553879B (zh) | 2006-12-15 | 2007-12-14 | 用于测试存储器的方法与装置 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US7665003B2 (zh) |
| EP (2) | EP2421004B1 (zh) |
| JP (2) | JP4995922B2 (zh) |
| KR (1) | KR101079986B1 (zh) |
| CN (1) | CN101553879B (zh) |
| TW (1) | TW200842884A (zh) |
| WO (1) | WO2008076912A1 (zh) |
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- 2006-12-15 US US11/611,715 patent/US7665003B2/en not_active Expired - Fee Related
-
2007
- 2007-12-14 WO PCT/US2007/087625 patent/WO2008076912A1/en active Application Filing
- 2007-12-14 JP JP2009541618A patent/JP4995922B2/ja not_active Expired - Fee Related
- 2007-12-14 CN CN2007800455575A patent/CN101553879B/zh not_active Expired - Fee Related
- 2007-12-14 EP EP11188850.9A patent/EP2421004B1/en not_active Not-in-force
- 2007-12-14 KR KR1020097014650A patent/KR101079986B1/ko not_active IP Right Cessation
- 2007-12-14 EP EP07869306A patent/EP2109864A1/en not_active Withdrawn
- 2007-12-17 TW TW096148333A patent/TW200842884A/zh unknown
-
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- 2012-03-16 JP JP2012059589A patent/JP5356562B2/ja not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| EP2109864A1 (en) | 2009-10-21 |
| JP2012164414A (ja) | 2012-08-30 |
| JP4995922B2 (ja) | 2012-08-08 |
| EP2421004B1 (en) | 2016-07-27 |
| CN101553879B (zh) | 2013-08-07 |
| EP2421004A1 (en) | 2012-02-22 |
| US20080144412A1 (en) | 2008-06-19 |
| KR20090097192A (ko) | 2009-09-15 |
| JP2010514081A (ja) | 2010-04-30 |
| US7665003B2 (en) | 2010-02-16 |
| JP5356562B2 (ja) | 2013-12-04 |
| TW200842884A (en) | 2008-11-01 |
| KR101079986B1 (ko) | 2011-11-04 |
| WO2008076912A1 (en) | 2008-06-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20130807 Termination date: 20211214 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |