JP5341177B2 - 抵抗ベースメモリ回路パラメータ調整のシステムおよび方法 - Google Patents

Description

本開示は、一般に、抵抗ベースメモリ回路パラメータを調整するシステムおよび方法に関する。

技術の進歩は、より小型でかつより強力なパーソナルコンピューティングデバイスをもたらした。たとえば、現在、小型で、軽量で、ユーザによって容易に運ばれる可搬型無線電話、携帯情報端末（ＰＤＡ）、ページングデバイスなどの無線コンピューティングデバイスを含む種々の可搬型パーソナルコンピューティングデバイスが存在する。より具体的には、携帯電話およびＩＰ電話などの可搬型無線電話は、無線ネットワークを通じて音声およびデータパケットを伝達しうる。さらに、多くのこうした無線電話は、無線電話内に組み込まれる他のタイプのデバイスを含む。たとえば、無線電話はまた、デジタルスチルカメラ、デジタルビデオカメラ、デジタルレコーダ、およびオーディオファイルプレーヤを含みうる。同様に、こうした無線電話は、インターネットにアクセスするために使用されうるウェブブラウザアプリケーションなどの、ソフトウェアアプリケーションを含む実行可能命令を処理しうる。しかし、こうした可搬型デバイスの電力消費は、電池を急速に使い果たし、ユーザの体験を減退させる。

電力消費を低減することは、こうした可搬型デバイス内でのより小型の回路要素フィーチャサイズ（circuitry feature size）および低い動作電圧をもたらした。電力消費を低減しながらの、フィーチャサイズおよび動作電圧の低減はまた、ノイズおよび製造プロセス変動に対する感度を増加させる。ノイズおよびプロセス変動に対するこうした増加した感度は、センス増幅器を使用するメモリデバイスを設計するときに克服するのが難しい可能性がある。

Ｑｕａｌｃｏｍｍ Ｉｎｃ．のＳｅｕｎｇ Ｈ．ＫａｎｇおよびＳｅｉ Ｓｅｕｎｇ Ｙｏｏｎと共に、Ｙｏｎｓｅｉ Ｕｎｉｖｅｒｓｉｔｙの教授Ｓｅｏｎｇ−Ｏｏｋ Ｊｕｎｇ、Ｊｉｓｕ Ｋｉｍ、およびＪｅｅ−Ｈｗａｎ Ｓｏｎｇによって行われた研究は、抵抗ベースメモリ回路パラメータ調整の新規なシステムおよび方法をもたらした。

特定の実施形態では、抵抗ベースメモリ回路の一組のパラメータを決定する方法が開示される。前記方法は、抵抗ベースメモリ回路の第１の所定の設計制約に基づいて第１のパラメータを選択すること、および、抵抗ベースメモリ回路の第２の所定の設計制約に基づいて第２のパラメータを選択することを含む。前記方法はさらに、前記第１のパラメータまたは前記第２のパラメータを変更することなく所望のセンス増幅器マージン値を達成するために、抵抗ベースメモリ回路のセンス増幅器部分の少なくとも１つの回路パラメータを、前記少なくとも１つの回路パラメータの物理特性を選択的に割当て調整することによって調整する反復法（iterative methodology）を実施することを含む。

別の特定の実施形態では、一組のパラメータを決定する方法が開示される。前記方法は、スピントルクトランスファ磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）の第１の所定の設計制約に基づいて第１のパラメータを選択すること、および、ＳＴＴ−ＭＲＡＭの第２の所定の設計制約に基づいて第２のパラメータを選択することを含む。前記方法はさらに、前記第１のパラメータまたは前記第２のパラメータを変更することなく所望のセンス増幅器マージン値を達成するために、前記ＳＴＴ−ＭＲＡＭのセンス増幅器部分の少なくとも１つの回路パラメータを、前記少なくとも１つの回路パラメータの物理特性を選択的に調整することによって調整する反復法を実施することを含む。

別の特定の実施形態では、プロセッサ命令を格納するプロセッサ読取り可能媒体が開示される。前記プロセッサ命令は、抵抗ベースメモリ回路の第１の所定の設計制約に基づいて第１のパラメータの第１の入力を受信することを、プロセッサに行わせるように実行可能である。前記プロセッサ命令はまた、前記抵抗ベースメモリ回路の第２の所定の設計制約に基づいて第２のパラメータの第２の入力を受信することを、前記プロセッサに行わせるように実行可能である。前記プロセッサ命令はさらに、前記第１のパラメータまたは前記第２のパラメータを変更することなく所望のセンス増幅器マージン値を達成するために、前記抵抗ベースメモリ回路のセンス増幅器部分の少なくとも１つの回路パラメータを、前記少なくとも１つの回路パラメータの物理特性を選択的に調整することによって調整する反復法を実施することを、前記プロセッサに行わせるように実行可能である。前記プロセッサ命令はまた、前記所定の第１および第２の設計制約が与えられて、前記所望のセンス増幅器マージン値が達成された後に、前記物理特性に関連する値を格納することを、前記プロセッサに行わせるように実行可能である。

開示される実施形態によって提供される特定の利点は、他の設計制約を有する抵抗ベースメモリ回路において所望のセンス増幅器マージンを達成する回路パラメータが決定される可能性があることである。回路パラメータは、センス増幅器マージンを効率的に改善するために、物理デバイスおよび回路の特性に基づいて反復して調整されてもよい。

本開示の他の態様、利点、および特徴は、以下の章、すなわち、図面の簡単な説明、発明を実施するための形態、および特許請求の範囲を含む出願全体を検討した後に明らかになるであろう。

抵抗ベースメモリの特定の例証的な実施形態の回路図である。 図１の回路などのメモリの抵抗ベースメモリ回路パラメータを決定するシステムの特定の例証的な実施形態のブロック図である。 抵抗ベースメモリのクランプデバイスの電流−電圧特性の特定の例証的な実施形態の図である。 組み合わされた抵抗とアクセストランジスタの電流−電圧特性の特定の例証的な実施形態の図である。 図４の抵抗ベースメモリ素子に直列結合された図３のクランプデバイスの電流−電圧特性の特定の例証的な実施形態の図である。 クランプデバイスのゲート電圧を変えることに伴う、抵抗ベースメモリの特性の特定の例証的な実施形態の図である。 クランプデバイスのサイズを変えることに伴う、抵抗ベースメモリの特性の特定の例証的な実施形態の図である。 抵抗ベースメモリデバイスの参照セルに関連する回路の負荷部分の特定の例証的な実施形態の回路図である。 抵抗ベースメモリデバイスの参照セルに関連する回路の負荷デバイス部分の電流−電圧特性の特定の例証的な実施形態の図である。 抵抗ベースメモリデバイスの参照セルに関連する回路の負荷デバイス部分の電流−電圧特性の特定の例証的な実施形態の図である。 図１に示された参照回路の負荷ライン特性の特定の例証的な実施形態の図である。 抵抗ベースメモリデバイスのデータセルに関連する回路の負荷部分の特定の例証的な実施形態の図である。 抵抗ベースメモリデバイスのデータセルに関連する回路の負荷デバイス部分の電流−電圧特性の特定の例証的な実施形態の図である。 抵抗ベースメモリデバイスのデータセルに関連する回路の負荷デバイス部分の電流−電圧特性の特定の例証的な実施形態の図である。 図１に示されたデータ経路の負荷ライン特性の特定の例証的な実施形態の図である。 図１０および図１３に示された負荷ライン特性に関連する動作パラメータ値の特定の例証的な実施形態をグラフで示す図である。 図１に示すメモリの特性の第１の特定の例証的な実施形態の図である。 図１に示すメモリの特性の第２の特定の例証的な実施形態の図である。 閾値を超える電流を有する抵抗ベースメモリデバイスの特性の特定の例証的な実施形態の図である。 クランプデバイスのゲート電圧を減少させた、図１７の抵抗ベースメモリデバイスの特定の例証的な実施形態の図である。 クランプデバイスのサイズを減少させた、図１７の抵抗ベースメモリデバイスの特定の例証的な実施形態の図である。 抵抗ベースメモリ回路の一組のパラメータを決定する方法の第１の特定の実施形態のフロー図である。 抵抗ベースメモリ回路の一組のパラメータを決定する方法の第２の特定の実施形態のフロー図である。 反復法によって決定されたパラメータを有する抵抗ベースメモリ回路を含む電子デバイスの特定の例証的な実施形態のブロック図である。

図１を参照すると、抵抗ベースメモリ（resistance based memory）の特定の例証的な実施形態が示されており、全体が１００で示されている。メモリ１００は、第１の参照経路１１０および第２の参照経路１２０を有する参照回路１０２を含む。メモリ１００はまた、代表的なビット０データ経路１３０および代表的なビット１データ経路１４０を含む。参照経路１１０および１２０ならびにデータ経路１３０および１４０は、一般に、第２のセンス増幅器（図示せず）における比較のための出力信号を生成するために、メモリセル部分１０６に負荷要素を提供するセンス増幅器部分１０４を有するものとして一般に表示される。特定の実施形態では、メモリ１００は、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）、相変化ランダムアクセスメモリ（ＰＲＡＭ）、またはスピン・トルク・トランスファＭＲＡＭ（ＳＴＴ−ＭＲＡＭ）である。

第１の参照経路１１０は、ｐチャネル金属酸化物半導体（ＰＭＯＳ）電界効果トランジスタ負荷１１２のような負荷デバイスを含む。ＰＭＯＳ負荷１１２は、参照ノード（ｏｕｔ＿ｒｅｆ）１６０に結合され、参照ノードは、次に、クランプトランジスタ１１４に結合する。抵抗ベースメモリ素子の論理「０」状態に対応する抵抗Ｒ０ １１６は、クランプトランジスタ１１４に結合する。抵抗ベースメモリ素子は、例証的で非制限的な例として磁気トンネル接合（ＭＴＪ）デバイスまたはＰＲＡＭメモリセルなどの、論理「１」値に対応する第１の抵抗および論理「０」値に対応する第２の抵抗を有するデバイスである。アクセストランジスタ１１８は、抵抗Ｒ０ １１６に結合する。

第２の参照経路１２０は、ＰＭＯＳ負荷１２２などの負荷デバイスを含む。ＰＭＯＳ負荷１２２は、参照ノード（ｏｕｔ＿ｒｅｆ）１６０に結合され、参照ノード１６０は、次に、クランプトランジスタ１２４に結合する。抵抗ベースメモリ素子の論理「１」状態に対応する抵抗Ｒ１ １２６は、クランプトランジスタ１２４に結合する。アクセストランジスタ１２８は、抵抗Ｒ１ １２６に結合する。

代表的なビット０データ経路１３０は、ＰＭＯＳ負荷１３２などの負荷デバイスを含む。ＰＭＯＳ負荷１３２は、参照ノード（ｏｕｔ＿ｄａｔａ０）１６２に結合され、参照ノード１６２は、次に、クランプトランジスタ１３４に結合する。論理「０」状態を有する抵抗ベースメモリ素子は、クランプトランジスタ１３４に結合する抵抗Ｒ０ １３６として示される。アクセストランジスタ１３８は、抵抗Ｒ０ １３６に結合する。

代表的なビット１データ経路１４０は、ＰＭＯＳ負荷１４２などの負荷デバイスを含む。ＰＭＯＳ負荷１４２は、参照ノード（ｏｕｔ＿ｄａｔａ１）１６４に結合され、参照ノード１６４は、次に、クランプトランジスタ１４４に結合する。論理「１」状態を有する抵抗ベースメモリ素子は、クランプトランジスタ１４４に結合する抵抗Ｒ１ １４６として示される。アクセストランジスタ１４８は、抵抗Ｒ１ １４６に結合する。

一般に、経路１１０、１２０、１３０、１４０のそれぞれの対応するコンポーネントは、同じ構成を有してもよく、また、実質的に同じ方法で動作してもよい。クランプトランジスタ１１４、１２４、１３４、および１４４はそれぞれ、信号Ｖｃｌａｍｐ１４４に基づいて、各経路１１０、１２０、１３０、および１４０を通る電流および電圧を制限するように機能する。Ｖｃｌａｍｐ１４４は、クランプトランジスタ１１４、１２４、１３４、および１４４がクランピングトランジスタとして機能することを可能にする共通ゲート電圧を示す。アクセストランジスタ１１８、１２８、１３８、および１４８はそれぞれ、アクセストランジスタ１１８、１２８、１３８、および１４８に対する共通ゲート電圧を示す共通信号Ｖ_ＷＬに基づいて各経路１１０、１２０、１３０、および１４０を通る電流の流れを選択的に可能にする。ＰＭＯＳ負荷デバイス１１２、１２２、１３２、および１４２は、ｏｕｔ＿ｒｅｆノード１６０に結合されたゲート端子を有する。

特定の実施形態では、センス増幅器マージンなどの信号マージンΔＶは、ｏｕｔ＿ｄａｔａ１ノード１６４の電圧とｏｕｔ＿ｒｅｆノード１６０の電圧との差（ΔＶ_１）、または、ｏｕｔ＿ｒｅｆノード１６０の電圧とｏｕｔ＿ｄａｔａ０ノード１６２の電圧と差（ΔＶ_０）のいずれか小さい方に対応する。信号マージンは、ｏｕｔ＿ｄａｔａ１ノード１６４の電圧とｏｕｔ＿ｄａｔａ０ノード１６２の電圧と差を増加させることによって改善される可能性がある。１つまたは複数の設計制約に基づいてＶｃｌａｍｐについての値およびＰＭＯＳ負荷１１２、１２２、１３２、および１４２の幅を決定する反復法１７０は、メモリ１００の設計者が、設計制約が与えられて信号マージンΔＶが物理的に最大の値に近づくことを可能にしながら、設計制約を満たすように回路パラメータを調整することを可能にしてもよい。

図２を参照すると、抵抗ベースメモリ回路パラメータを決定するシステムの特定の例証的な実施形態のブロック図が示されており、全体が２００で示されている。特定の実施形態では、システム２００は、図１に示す反復法１７０を実施するように構成されてもよい。システム２００は、少なくとも１つのプロセッサ２０４と、プロセッサ２０４がアクセス可能なメモリ２０６とを有するデバイス２０２を含む。

メモリ２０６は、プロセッサ２０４によって実行可能であり、かつ、データ、および、自動化設計ツール命令２０８、パラメータ反復命令２１０、回路シミュレーション命令２１２を含むプロセッサ２０４によって実行可能なプログラム命令、およびパラメータ値２１４および回路レイアウト２１６を含むデータファイル２１８を格納する媒体を含む。特定の実施形態では、入力デバイス２３０は、キーボード、ポインティングデバイス、タッチスクリーン、音声インタフェース、ユーザ入力を受信する別のデバイス、またはその任意の組合せを含む。

特定の実施形態では、自動化設計ツール命令２０８は、ユーザが、入力デバイス２３０およびディスプレイ２４０を介して回路を設計し、回路の要素および接続に関連するデータを回路レイアウト２１６として格納することを可能にするように、プロセッサ２０４によって実行可能である。回路に関連する１つまたは複数のデバイスまたは回路パラメータは、パラメータ値２１４として格納されてもよい。回路シミュレーション命令２１２は、データファイル２１８からデータを読み出し、回路の挙動をモデル化するように１つまたは複数のシミュレーションを実施するためにプロセッサ２０４によって実行可能であってよい。パラメータ反復命令２１０は、プロセッサ２０４が、回路シミュレーション命令２１２と共に、図１に示すメモリ１００の回路などの１つまたは複数の回路のパラメータの反復的な調整を実施することをさせるように、プロセッサ２０４によって実行可能であってよい。

例証的な実施形態では、パラメータ反復命令２１０は、抵抗ベースメモリ回路の第１の所定の設計制約に基づいて第１のパラメータの第１の入力を受信するように、プロセッサ２０４によって実行可能である。パラメータ反復命令２１０は、抵抗ベースメモリ回路の第２の所定の設計制約に基づいて第２のパラメータの第２の入力を受信するように、プロセッサ２０４によって実行可能である。たとえば、第１および第２のパラメータは、メモリ素子１１６、１２６、１３６、および１４６の１つまたは複数に関連する抵抗値などのプロセスパラメータ、または、図１に示す、クランプトランジスタ１１４、１２４、１３４、および１４４の幅、クランプトランジスタ１１４、１２４、１３４、および１４４に印加されるゲート電圧Ｖｃｌａｍｐ、およびＰＭＯＳ負荷１１２、１２２、１３２、および１４２の幅などのデバイスパラメータを含んでもよい。所定の設計制約の例証的な例は、信号マージンを実質的に最大にする磁気トンネル接合（ＭＴＪ）デバイスの論理「０」抵抗値、読出し動作がＭＴＪデバイスにある値を書き込む読出しディスターブ書込み（read disturbed write）を禁止する、ビット「１」状態におけるＭＴＪデバイスの読出し電流制限、ＭＴＪデバイスの磁気抵抗（ＭＲ）比の適度の値を維持するための、図１のノードＢＬ＿ｄａｔａ１などのメモリセル部分における最大ビットライン電圧Ｖ_ＢＬ、および、ビットライン−入力／出力マルチプレクサ方式（scheme）を満たすセンス増幅器部分の最大トランジスタサイズを含む。

パラメータ反復命令２１０はまた、第１のパラメータまたは第２のパラメータを変更することなく所望のセンス増幅器マージン値を達成するために、抵抗ベースメモリ回路のセンス増幅器部分の少なくとも１つの回路パラメータを、少なくとも１つの回路パラメータの物理特性を選択的に調整することによって調整する反復法を実施するように、プロセッサ２０４によって実行可能であってよい。たとえば、反復法は、第１および第２のパラメータが与えられると実質的に最大のセンス増幅器マージン値を共にもたらす、図１のＶｃｌａｍｐなどのセンス増幅器部分のクランプトランジスタのゲート電圧の初期値、および、図１のＰＭＯＳ負荷１１２、１２２、１３２、および１４２の幅などのセンス増幅器部分の負荷トランジスタの幅の初期値を決定することで始まってもよい。センス増幅器部分の電流は、ゲート電圧の初期値および負荷トランジスタの幅の初期値を使用して決定されてもよく、そして、センス増幅器部分の電流は、所定の電流閾値と比較されてもよい。メモリセル部分のビットライン電圧Ｖ_ＢＬもまた、決定され、所定のビットライン電圧閾値（Ｖ_{ＢＬｍａｘ}）と比較されてもよい。

ゲート電圧または負荷トランジスタ幅などの物理特性は、電流が所定の電流閾値を超える時に、または、ビットライン電圧が所定の電圧閾値を超える時に、減少したゲート電圧を決定し、かつ、負荷トランジスタの第２の幅を決定することによって、選択的に調整されてもよく、それは、第１のパラメータ、第２のパラメータ、および減少したゲート電圧が与えられると実質的に最大のセンス増幅器マージン値をもたらす。センス増幅器部分の改定された電流はまた、減少したゲート電圧および負荷トランジスタの第２の幅を使用して決定されてもよい。このプロセスは、回路を通る電流が閾値を超えなくなるまで、かつ、ビットライン電圧が所定のビットライン電圧閾値を超えなくなるまで、ゲート電圧を減少し、かつ、負荷トランジスタ幅を再決定することによって、繰り返されても構わない。

パラメータ反復命令２１０はまた、所定の第１および第２の設計制約が与えられて所望のセンス増幅器マージンが達成された後、物理特性に関連する値を格納するように、プロセッサ２０４によって実行可能であってよい。たとえば、ＰＭＯＳ負荷１１２、１２２、１３２、および１４２の幅、クランプトランジスタ１１４、１２４、１３４、および１４４に印加される電圧、回路要素（circuitry）の物理特性に関連する他の値、または、その任意の組合せなどの、物理特性に関連する１つまたは複数の値は、パラメータ値２１４と共に格納されてもよい。別の例として、所望のセンス増幅器マージンを有する抵抗ベースメモリ回路の回路設計を示すデータファイル２１８が出力されてもよい。

別個のコンポーネントとして示されているが、自動化設計ツール命令２０８、パラメータ反復命令２１０、回路シミュレーション命令２１２、またはその任意の組合せは、互いに相互動作するのに適合する単一ソフトウェアパッケージまたはソフトウェアアプリケーションに統合されてもよい。例証的で非制限的な実施例として、自動化設計ツール命令２０８および回路シミュレーション命令２１２は、市販のコンピュータ支援設計（ＣＡＤ）ツールの所定の部分であってよく、また、パラメータ反復命令２１０は、市販のＣＡＤツールと共に使用されるのに適合したスクリプトまたは他の命令として実装されてもよい。

図３を参照すると、抵抗ベースメモリのクランプデバイスの電流−電圧特性の特定の例証的な実施形態の図が示されており、全体が３００で示されている。クランプデバイスは、図１に示すクランプトランジスタ１３４または１４４などのクランプトランジスタであってよい。第１の曲線３０２は、Ｒ０ １３６またはＲ０ １１６を通る電流などの、抵抗ベースメモリ素子が論理「０」状態にあるときのクランプトランジスタを通る電流を示し、第２の曲線３０４は、Ｒ１ １４６またはＲ１ １２６を通る電流などの、抵抗ベースメモリ素子が論理「１」状態にあるときのクランプトランジスタを通る電流を示す。

特定の実施形態では、抵抗ベースメモリ素子は、抵抗およびアクセストランジスタからなる。アクセストランジスタは、アクセストランジスタが線形領域で動作する場合、抵抗Ｒ_{ｏｎ＿ａｃｃｅｓｓＴＲ}としてモデル化されうる。そのため、アクセストランジスタ特性は、抵抗特性と組み合わされうる。たとえば、図４を参照すると、組み合わされた抵抗とアクセストランジスタの電流−電圧特性の特定の例証的な実施形態の図が示されており、全体が４００で示されている。第１のライン４０２は、論理「０」状態で抵抗ベースメモリ素子を通る電流を示し、第２のライン４０４は、論理「１」状態で抵抗ベースメモリ素子を通る電流を示す。

図５を参照すると、図４に示す特性を有する抵抗ベースメモリ素子に直列結合された図３に示す特性を有するクランプデバイスの電流−電圧特性の特定の例証的な実施形態の図が示されており、全体が５００で示されている。第１の曲線５０２は、図１のＰＭＯＳ負荷１３２または１１２がない、論理「０」状態で、クランプトランジスタおよび抵抗ベースメモリ素子を通る、図１のＩ０またはＩｒｅｆ０などの電流を示す。第２の曲線５０４は、図１のＰＭＯＳ負荷１４２または１２２がない、論理「１」状態で、クランプトランジスタおよび抵抗ベースメモリ素子を通る、図１のＩ１またはＩｒｅｆ１などの電流を示す。第１および第２の曲線５０２および５０４は共に、低電圧で急峻な線形領域を、また、大きな電圧で比較的平坦な飽和領域を示す。

一般に、図１のメモリ１００などの、図５に示す挙動を示すシステムでは、信号マージンΔＶは、（１）飽和領域において第１および第２の曲線５０２および５０４の傾斜を減少させること、（２）第１の曲線５０２によって示される電流と第２の曲線５０４によって示される電流との飽和領域における差を増加させること、および、（３）第１および第２の曲線５０２および５０４の飽和領域のサイズを増加させることによって増加させられてもよい。

第１および第２の曲線５０２および５０４の飽和領域における傾斜は、傾斜∝１／ｒ_０∝Ｉ∝Ｖ_Ｇであるため、クランプトランジスタのゲート−ソース電圧（Ｖ_{ＧＳ＿ｃｌａｍｐ}）を減少させることによって低減されてもよい。図１のクランプトランジスタ１４４を例証的な実施例として使用して、
Ｖ_{GS_clamp}＝Ｖ_Clamp−Ｖ_BL＝Ｖ_Clamp−Ｉ(Ｒ_MTJ＋Ｒ_{on_accessTR})
である。

ここで、Ｖ_ＢＬは、クランプトランジスタ１４４のソース端子および抵抗Ｒ１ １４６に結合されたノードＢＬ＿ｄａｔａ１の電圧であり、Ｉは、抵抗Ｒ１ １４６を通る電流であり、Ｒ_ＭＴＪは、抵抗ベースメモリデバイスが磁気トンネル接合（ＭＴＪ）デバイスである場合の抵抗Ｒ１ １４６であり、Ｒ_{ｏｎ＿ａｃｃｅｓｓＴＲ}は、アクセストランジスタ１４８の抵抗を示す。Ｖ_{ＧＳ＿ｃｌａｍｐ}は、Ｒ_ＭＴＪの増加に伴って減少する。

第１および第２の曲線５０２および５０４の飽和領域における傾斜はまた、出力抵抗ｒ_０∝１／Ｉ∝１／Ｗを増加させるために、クランプトランジスタのサイズ（Ｗ）およびゲート電圧（Ｖ_Ｇ）を減少させることによって低減されてもよい。

第１の曲線５０２によって示される電流と第２の曲線５０４によって示される電流との、飽和領域における差（ΔＩ）は、最適値Ｒ_ｏｐｔに近づくようにメモリ素子の値（たとえば、Ｒ_ＭＴＪ）を調整することによって増加させられてもよい。第１の曲線５０２によって示される電流と第２の曲線５０４によって示される電流との、飽和領域における差は、クランプトランジスタのサイズ（Ｗ）およびゲート電圧（Ｖ_Ｇ）を増加させることによって増加させられてもよい。

第１および第２の曲線５０２および５０４の飽和領域は、電流（Ｉ）を不変のまま維持するために、クランプトランジスタのゲート電圧（Ｖ_Ｇ）を減少させ、クランプトランジスタのサイズ（Ｗ）を増加させることによって増加させられてもよい。

ここで、Ｖ_Ｇはクランプトランジスタのゲート電圧であり、Ｖｔはクランプトランジスタの閾値電圧であり、Ｖ_Ｄはクランプトランジスタのドレイン電圧である。

したがって、信号マージンΔＶは、クランプトランジスタの幅Ｗおよびゲート電圧Ｖ_Ｇのみならず、Ｒ_ＭＴＪを変えることによって調整されてもよい。Ｒ_ＭＴＪが増加するにつれて、信号マージンΔＶも増加する。しかし、Ｒ_ＭＴＪが、ある値Ｒ_ｏｐｔを超えて増加すると、クランプトランジスタおよび負荷トランジスタ（図１のＰＭＯＳ負荷１４２など）の出力抵抗は増加するが、飽和領域電流差ΔＩは減少する。そのため、信号マージンΔＶは、Ｒ_ＭＴＪと共に増加するが、大きなＲ_ＭＴＪに対しては飽和する。

クランプトランジスタについてのサイズおよびゲート電圧はまた、信号マージンΔＶに影響を及ぼす：小さなサイズおよび低い電圧は、大きな出力インピーダンスをもたらし、飽和領域の傾斜を減少させ；大きなサイズおよび高い電圧は、飽和領域電流差ΔＩを増加させ；そして、大きなサイズおよび低い電圧は、大きな飽和領域をもたらす。

図６および７は、信号マージンΔＶに対するクランプトランジスタの幅およびクランプトランジスタのゲート電圧の影響を示す。図６を参照すると、クランプデバイスのゲート電圧Ｖ_Ｇを変動させながらでの抵抗ベースメモリの特性の特定の例証的な実施形態の図が示されており、全体が６００で示されている。第１の曲線６０２は、参照と抵抗ベースメモリ素子の論理「０」状態との電圧差ΔＶ_０を最大にするクランプデバイスのサイズを示す。クランプデバイスのサイズは、図１のクランプトランジスタ１４４などのＮＭＯＳクランプトランジスタの幅として左軸に示される。第２の曲線６０４は、電圧差ΔＶ_０を示す。電圧差ΔＶ_０は、図１のｏｕｔ＿ｄａｔａ０ノード１６２とｏｕｔ＿ｒｅｆノード１６０との電圧差として右軸に示される。

図６は、ゲート電圧Ｖ_Ｇのそれぞれの所与の値について、クランプサイズを変えることによって得られたシミュレートされた最大の電圧差ΔＶ_０およびシミュレートされた最大のΔＶ_０をもたらした特定のクランプサイズを示す。ゲート電圧Ｖ_Ｇの値のある範囲を超えたシミュレートされた最大の電圧差ΔＶ_０の値は、第２の曲線６０４として補間され、シミュレートされた最大のΔＶ_０をもたらしたクランプサイズの値は、第１の曲線６０２として補間される。

同様に、図７は、クランプデバイスのサイズを変動させながらでの抵抗ベースメモリの特性の特定の例証的な実施形態の図７００を示す。第１の曲線７０２は、参照と抵抗ベースメモリ素子の論理「０」状態との電圧差ΔＶ_０を最大にするクランプデバイスのゲート電圧Ｖ_Ｇを示す。ゲート電圧Ｖ_Ｇは、図１のクランプトランジスタ１４４などのＮＭＯＳクランプトランジスタのゲート電圧として左軸に示される。第２の曲線７０４は、電圧差ΔＶ_０を示す。電圧差ΔＶ_０は、図１のｏｕｔ＿ｒｅｆノード１６０とｏｕｔ＿ｄａｔａ０ノード１６２との電圧差として右軸に示される。

図７は、クランプトランジスタの幅のそれぞれの所与の値について、クランプゲート電圧Ｖ_Ｇを変えることによって得られたシミュレートされた最大のΔＶ_０およびシミュレートされた最大のΔＶ_０をもたらしたゲート電圧を示す。クランプサイズのある範囲を超えたシミュレートされた最大の電圧差ΔＶ_０の値は、第２の曲線７０４として補間され、シミュレートされた最大のΔＶ_０をもたらしたクランプトランジスタのゲート電圧Ｖ_Ｇの値は、第１の曲線７０２として補間される。比較のために、図６に示すシミュレートされたデータは、先に述べたことを除いて、図７に示すシミュレートされたデータと同じ回路パラメータを使用して生成された。

図６の第１の曲線６０２の値（最大のΔＶ_０を生成するクランプサイズ）を図７の対応するクランプサイズと比較することは、特定のクランプサイズについて、図６のシミュレートされた最大のΔＶ_０が、図７のシミュレートされた最大のΔＶ_０にほぼ等しい可能性があることを示す。たとえば、２．６ｕｍのクランプサイズは、（Ｖ_Ｇ＝０．８８Ｖにおいて）図６の０．１３３のΔＶ_０に対応し、一方、２．６ｕｍのクランプサイズは、図７の約０．１３５のΔＶ_０に対応する。同様に、３．７ｕｍのクランプサイズは、（Ｖ_Ｇ＝０．８６Ｖにおいて）図６の０．１３８のΔＶ_０に対応し、一方、３．７ｕｍのクランプサイズは、図７の約０．１３９のΔＶ_０に対応し、そして、５．４ｕｍのクランプサイズは、（Ｖ_Ｇ＝０．８４Ｖにおいて）図６の０．１４２のΔＶ_０に対応し、一方、５．４ｕｍのクランプサイズは、図７の約０．１４４のΔＶ_０に対応する。

図６および７に示す実質的に最大の信号電圧差ΔＶ_０を達成するためにパラメータを調整する方法は共に、同じ結果を提供する可能性があるため、パラメータ調整の選好は、さらなる基準に基づいて決定されてもよい。たとえば、クランプサイズに関する制約は、一般に、クランプゲート電圧Ｖ_Ｇに関する制約より厳しい可能性がある。さらに、クランプゲート電圧Ｖ_Ｇを制御することは、論理「１」状態の電流が電流閾値を超えるとき、パラメータ調整中により高い信号マージンを達成する可能性がある。そのため、クランプサイズが一定の状態で、信号マージンΔＶを実質的に最大にするようにクランプゲート電圧Ｖ_Ｇを決定することが、一般に好ましい。

図８を参照すると、抵抗ベースメモリデバイスの参照セルに関連する回路の負荷部分の特定の例証的な実施形態の図が示されており、全体が８００で示されている。負荷部分は、電源電圧Ｖｄｄに結合された第１の端子および参照（ｏｕｔ＿ｒｅｆ）ノード８６０に結合された第２の端子を有する第１のＰＭＯＳトランジスタ８１２を含む。第２のＰＭＯＳトランジスタ８２２は、電源電圧Ｖｄｄに結合された第１の端子およびｏｕｔ＿ｒｅｆノード８６０に結合された第２の端子を有する。第１のＰＭＯＳトランジスタ８１２および８２２のそれぞれのゲート端子は、参照出力ノード（ｏｕｔ＿ｒｅｆ）８６０に結合する。例証的な実施形態では、ＰＭＯＳトランジスタ８１２および８２２ならびにｏｕｔ＿ｒｅｆノード８６０は、図１に示す、ＰＭＯＳ負荷デバイス１１２および１２２ならびにｏｕｔ＿ｒｅｆノード１６０にそれぞれ対応してもよい。負荷部分８００の動作は、図９〜１０の負荷ライン図に示される。

図９を参照すると、抵抗ベースメモリデバイスの参照セルに関連する回路の負荷デバイス部分の電流−電圧特性の特定の例証的な実施形態の図が示されている。図９（ａ）は、ソース−ドレイン電圧Ｖ_ＳＤ＝Ｖ_ｄｄ−Ｖ_ｏｕｔの関数としての、図８のＰＭＯＳトランジスタ８１２および８２２を通る電流Ｉ＿ｔｏｐのダイオードの様な挙動を示す曲線９０２を示しており、ここでは、Ｖ_ｏｕｔは、ｏｕｔ＿ｒｅｆノード８６０の電圧である。図９（ｂ）は、Ｖ_ｏｕｔ＝Ｖ_ｄｄ−Ｖ_ＳＤの関数としての、図８のＰＭＯＳトランジスタ８１２および８２２を通る電流に対応する曲線９０４を示す。特定の実施形態では、Ｉ＿ｔｏｐは、図１のＩｒｅｆに対応する。

図１０を参照すると、図１の参照回路１０２の負荷ライン特性の特定の例証的な実施形態が、参照回路１０２の動作点をグラフで示している。第１の曲線１００２は、ＰＭＯＳ負荷１１２がない、図１のアクセストランジスタ１１８、メモリ素子１１６、およびクランプトランジスタ１１４を含む論理「０」参照経路１１０を通る第１の参照電流Ｉｒｅｆ０を示す。第２の曲線１００４は、ＰＭＯＳ負荷１２２がない、図１のアクセストランジスタ１２８、メモリ素子１２６、およびクランプトランジスタ１２４を含む論理「１」参照経路１２０を通る第２の参照電流Ｉｒｅｆ１を示す。特定の実施形態では、第１の曲線１００２および第２の曲線１００４は、図５の曲線５０２および５０４にそれぞれ対応する。第３の曲線１００６は、（Ｉｒｅｆ０＋Ｉｒｅｆ１）／２として与えられる、Ｉｒｅｆ０とＩｒｅｆ１の算術平均を示す。第４の曲線１００８は、図９（ｂ）の曲線９０４に相当し、ｏｕｔ＿ｒｅｆノード１６０の電圧（Ｖｏｕｔ）の関数としてのＰＭＯＳ負荷１２２または１１２を通る電流Ｉｒｅｆを示す。

図１のｏｕｔ＿ｒｅｆノード１６０にキルヒホッフの電流則を適用して、ＰＭＯＳ負荷１１２を通る電流ＩｒｅｆとＰＭＯＳ負荷１２２を通る電流Ｉｒｅｆとの和は、Ｉｒｅｆ＝１／２（Ｉｒｅｆ１＋Ｉｒｅｆ２）であるように、第１の参照電流Ｉｒｅｆ０と第２の参照電流Ｉｒｅｆ１との和に等しい。そのため、第３の曲線１００６と第４の曲線１００８の交差１０１０は、図１の参照回路１０２の動作点を示す。

図１１を参照すると、抵抗ベースメモリデバイスのデータセルに関連する回路の負荷部分の特定の例証的な実施形態の図が示されており、全体が１１００で示されている。負荷部分は、電源電圧Ｖｄｄに結合された第１の端子およびデータ出力（ｏｕｔ＿ｄａｔａ０）ノード１１６２に結合された第２の端子を有する第１のＰＭＯＳトランジスタ１１１２を含む。第２のＰＭＯＳトランジスタ１１２２は、電源電圧Ｖｄｄに結合された第１の端子およびデータ出力（ｏｕｔ＿ｄａｔａ０）ノード１１６４に結合された第２の端子を有する。第１のＰＭＯＳトランジスタ１１１２および１１２２のそれぞれのゲート端子は、参照出力（ｏｕｔ＿ｒｅｆ）ノードに結合する。例証的な実施形態では、ＰＭＯＳトランジスタ１１１２および１１２２は、図１のビット０データ経路１３０のＰＭＯＳ負荷デバイス１３２およびビット１データ経路１４０のＰＭＯＳ負荷デバイス１４２にそれぞれ相当し、ｏｕｔ＿ｄａｔａ０ノード１１６２およびｏｕｔ＿ｄａｔａ１ノード１１６４は、図１のノード１６２および１６４にそれぞれ対応する。参照出力ノード（ｏｕｔ＿ｒｅｆ）は、図１０にグラフで示すように、図１のｏｕｔ＿ｒｅｆノード１６０などの参照回路によって提供されてもよい。負荷部分１１００の動作は、図１２〜１４の負荷ライン図に示される。

図１２を参照すると、抵抗ベースメモリデバイスのデータセルに関連する回路の負荷デバイス部分の電流−電圧特性の特定の例証的な実施形態の図が示されており、全体が１２００で示されている。図１２（ａ）は、ソース−ドレイン電圧Ｖ_ＳＤ＝Ｖ_ｄｄ−Ｖ_ｏｕｔの関数としての、図１１のＰＭＯＳトランジスタ１１１２または１１２２の電流−電圧特性を示す曲線１２０２を含み、ここで、Ｖ_ｏｕｔは、それぞれｏｕｔ＿ｄａｔａ０ノード１１６２の電圧またはｏｕｔ＿ｄａｔａ１ノード１１６４の電圧である。図１２（ｂ）は、Ｖ_ｏｕｔ＝Ｖ_ｄｄ−Ｖ_ＳＤの関数としての、図１１のＰＭＯＳトランジスタ１１１２または１１２２を通る電流に対応する曲線１２０４を示す。

図１３を参照すると、負荷ライン特性の特定の例証的な実施形態が、図１のビット０経路１３０およびビット１経路１４０の動作点をグラフで示している。第１の曲線１３０２は、ＰＭＯＳ負荷１３２がない、図１のアクセストランジスタ１３８、メモリ素子１３６、およびクランプトランジスタ１３４を含むビット０経路１３０を通る第１の電流Ｉ０を示す。第２の曲線１３０４は、ＰＭＯＳ負荷１４２がない、図１のアクセストランジスタ１４８、メモリ素子１４６、およびクランプトランジスタ１４４を含むビット１経路１４０を通る第２の電流Ｉ１を示す。特定の実施形態では、第１の曲線１３０２および第２の曲線１３０４は、図５の曲線５０２および５０４にそれぞれ対応する。第３の曲線１３０６は、図１２（ｂ）の曲線１２０４に相当し、それぞれ、ｏｕｔ＿ｄａｔａ０ノード１６２またはｏｕｔ＿ｄａｔａ１ノード１６４の電圧Ｖｏｕｔの関数としての図１のＰＭＯＳ負荷１３２または１４２を通る電流を示す。

第１の曲線１３０２と第３の曲線１３０６の第１の交差１３１０は、図１のビット０経路１３０の動作点などの、論理「０」値が抵抗ベースメモリ素子において格納される動作点を示す。第２の曲線１３０４と第３の曲線１３０６の第２の交差１３２０は、図１のビット１経路１４０の動作点などの、論理「１」値が抵抗ベースメモリ素子において格納される動作点を示す。

図１４は、図１０および１３の負荷ライン特性に関連する動作パラメータをグラフで示す。第１の曲線１４０２は、「論理「０」底部面回路（bottom-side circuit）」とそれぞれ呼ばれる、アクセストランジスタ１３８または１１８、メモリ素子１３６または１１６、および、クランプトランジスタ１３４または１１４を含み、ＰＭＯＳ負荷１３２または１１２がない、図１のビット０経路１３０を通る第１の電流Ｉ０または第１の参照経路１１０を通るＩｒｅｆ０を示す。第２の曲線１４０４は、「論理「１」底部面回路」とそれぞれ呼ばれる、アクセストランジスタ１４８または１２８、メモリ素子１４６または１２６、および、クランプトランジスタ１４４または１２４を含み、ＰＭＯＳ負荷１４２または１２２がない、ビット１経路１４０を通る第２の電流Ｉ１または第２の参照経路１２０を通るＩｒｅｆ１を示す。

第３の曲線１４０６は、「上部面データ回路（top-side data circuit）」とそれぞれ呼ばれるｏｕｔ＿ｄａｔａ０ノード１６２またはｏｕｔ＿ｄａｔａ１ノード１６４の電圧の関数としてのＰＭＯＳ負荷１３２または１４２を通る電流を示す。第４の曲線１４０８は、ｏｕｔ＿ｒｅｆノード１６０の電圧の関数としての、「上部面参照回路（top-side reference circuit）」とそれぞれ呼ばれる図１の参照回路１０２のＰＭＯＳ負荷１１２または１２２を通る電流Ｉｒｅｆを示し、特定の実施形態では、図９（ｂ）の曲線９０４に相当してもよい。

第１の曲線１４０２と第３の曲線１４０６の第１の交差１４１０は、ｏｕｔ＿ｄａｔａ０ノード１６２の電圧（Ｖｏｕｔ＿ｄａｔａ０ １４１４）および図１のビット０経路１３０の動作点に対応する電流（Ｉ０ １４１２）を示す。第２の曲線１４０４と第３の曲線１４０６の第２の交差１４２０は、ｏｕｔ＿ｄａｔａ１ノード１６４の電圧（Ｖｏｕｔ＿ｄａｔａ１ １４２４）および図１のビット１経路１４０の動作点に対応する電流（Ｉ１ １４２２）を示す。第３の曲線１４０６と第４の曲線１４０８の第３の交差１４３０は、ｏｕｔ＿ｒｅｆノード１６０の電圧（Ｖｏｕｔ＿ｒｅｆ １４３４）および参照回路１０２の動作点の電流（Ｉｒｅｆ １４３２）を示す。第３の交差１４３０で示す参照回路１０２の動作点は、図１０に関して論じた技法によって決定される動作点に等しい。

ｏｕｔ＿ｒｅｆノード１６０の電圧（Ｖｏｕｔ＿ｒｅｆ）とｏｕｔ＿ｄａｔａ０ノード１６２の電圧（Ｖｏｕｔ＿ｄａｔａ０）との電圧差ΔＶ_０は、抵抗ベースメモリ素子に格納される論理「０」値を検出するときのノイズまたはプロセス変動に対するメモリ１００の耐性を示す。ｏｕｔ＿ｄａｔａ１ノード１６４の電圧（Ｖｏｕｔ＿ｄａｔａ１）とｏｕｔ＿ｒｅｆノード１６０の電圧（Ｖｏｕｔ＿ｒｅｆ）との電圧差ΔＶ_１は、抵抗ベースメモリ素子に格納される論理「１」値を検出するときのノイズまたはプロセス変動に対するメモリ１００の耐性を示す。メモリ１００の信号マージンは、ΔＶ_０とΔＶ_１の小さい方の値としてΔＶ_０に等しい。同様に、電流差ΔＩ_０およびΔＩ_１は、ＩｒｅｆとＩ０との差およびＩ１とＩｒｅｆとの差にそれぞれ対応する。

図１５を参照すると、図１に示すメモリ１００の特性の第１の特定の例証的な実施形態の図が示されており、全体が１５００で示されている。第１の曲線１５０２および第２の曲線１５０４は、論理「０」底部面回路および論理「１」底部面回路についての電流−電圧（Ｉ−Ｖ）特性をそれぞれ示す。第１の組の負荷ライン１５２０および１５２２は、ＰＭＯＳトランジスタ１１２、１２２、１３２、および１４２の第１の幅に関する、上部面参照回路および上部面データ回路のＩ−Ｖ特性にそれぞれ対応する。第２の組の負荷ライン１５４０および１５４２は、ＰＭＯＳトランジスタ１１２、１２２、１３２、および１４２が第１の幅より大きい第２の幅を有する場合の、上部面参照回路および上部面データ回路のＩ−Ｖ特性にそれぞれ対応する。

第１の組の負荷ライン１５２０および１５２２は、第１の幅を有するＰＭＯＳトランジスタが、クランプデバイスが線形領域で動作するように電流を制限し、望ましくないほどに小さなΔＶをもたらすことを実証する。第２の組の負荷ライン１５４０および１５４２は、クランプデバイスが共に飽和領域で動作することを可能にするように、第２の幅を有するＰＭＯＳトランジスタが、十分な電流が流れることを可能にすることを実証する。負荷ライン１５４０と１５４２の交差１５５０は、図１のｏｕｔ＿ｒｅｆノード１６０の電圧を示す。負荷ライン１５４０と第１の曲線１５０２の交差１５５２は、ビット「０」出力電圧を示し、負荷ライン１５４０と第２の曲線１５０４の交差１５５４は、ビット「１」出力電圧を示す。交差１５５２および１５５４は共に、クランプデバイスが飽和領域で動作していることを示すが、ビット「０」状態に対応する交差１５５２は、飽和領域内にあるが、飽和領域のマージンにある。

図１６を参照すると、図１に示すメモリ１００の特性の第２の特定の例証的な実施形態の図が示されており、全体が１６００で示されている。第１の曲線１６０２および第２の曲線１６０４は、論理「０」底部面回路および論理「１」底部面回路についての電流−電圧（Ｉ−Ｖ）特性をそれぞれ示す。負荷ライン１６４０および１６４２は、上部面参照回路および上部面データ回路のＩ−Ｖ特性にそれぞれ対応する。負荷ライン１６４０と１６４２の交差１６５０は、ｏｕｔ＿ｒｅｆノード１６０の電圧を示す。負荷ライン１６４０と第１の曲線１６０２の交差１６５２は、ビット「０」出力電圧を示し、負荷ライン１６４０と第２の曲線１６０４の交差１６５４は、ビット「１」出力電圧を示す。交差１６５２および１６５４は共に、クランプデバイスが飽和領域で動作していることを示す。しかし、ＰＭＯＳ負荷は、負荷ライン１６４０の傾斜によって実証されるように、図１５に示すより低い出力抵抗ｒ_０を有する。

図１７〜１９は、電流閾値を超える論理「１」電流を有する抵抗ベースメモリ（図１７）、および、クランプトランジスタのゲート電圧を減少させることによって（図１８）またはクランプトランジスタの幅を減少させることによって（図１９）論理「１」電流が低減された後の抵抗ベースメモリの動作の特定の例証的な実施形態、ならびに、結果として得られる対応する信号マージンを示す。

図１７を参照すると、閾値を超える電流を有する抵抗ベースメモリデバイスの特性の特定の例証的な実施形態の図が示されており、全体が１７００で示されている。第１の曲線１７０２および第２の曲線１７０４は、論理「０」底部面回路および論理「１」底部面回路についての電流−電圧（Ｉ−Ｖ）特性をそれぞれ示す。負荷ライン１７４０および１７４２は、上部面参照回路および上部面データ回路のＩ−Ｖ特性にそれぞれ対応する。領域１７５０は、一般に、ビット１データ経路１４０の動作点を示す。特定の実施形態では、論理「１」状態に関連する電流（Ｉ_１）は、約１９マイクロアンペア（ｕＡ）の値を有し、閾値電流の例証的で非制限的な例としての１５ｕＡの閾値電流を超える。閾値電流Ｉ_ｍａｘは、読出し動作中の無効な書込みコマンドを防止する許容可能最大電流を示してもよい。

負荷ライン１７４０と１７４２の交差と、第１の曲線１７０２と負荷ライン１７４０の交差との電圧差ΔＶ_０は、約２６７ミリボルト（ｍＶ）である。第１の曲線１７０２と負荷ライン１７４０の交差と、負荷ライン１７４０と１７４２の交差との電圧差ΔＶ_１は、約２９８ミリボルト（ｍＶ）である。したがって、ΔＶ_０とΔＶ_１の小さい方の値として決定される信号マージンは、ΔＶ_０によって与えられ、値２６７ｍＶを有する。

図１８を参照すると、クランプデバイスのゲート電圧を減少させた、図１７の抵抗ベースメモリデバイスの特性の特定の例証的な実施形態の図が示されており、全体が１８００で示されている。図１７の実施形態から始まって、ビット「１」状態の電流をＩ_ｍａｘ（１５ｕＡ）以下の値まで減少させるために、クランプデバイスのゲート電圧Ｖ_Ｇが最初に低減され、その後、ＰＭＯＳトランジスタ１１２、１２２、１３２、および１４２の幅が、１５ｕＡのビット「１」電流において２６２ｍＶというΔＶ_０の実質的に最大の値を達成するために減少させられる。示されるが如く、ΔＶ_１は、２９７ｍＶであり、したがって、信号マージンは、ΔＶ_０で与えられ、２６７ｍＶの値を有する。

図１９を参照すると、クランプデバイスの幅を減少させた、図１７の抵抗ベースメモリデバイスの特性の特定の例証的な実施形態の図が示されており、全体が１９００で示されている。図１７の実施形態から始まって、ビット「１」状態の電流をＩ_ｍａｘ（１５ｕＡ）以下の値まで減少させるために、クランプデバイスの幅が最初に低減され、その後、ＰＭＯＳトランジスタ１１２、１２２、１３２、および１４２の幅が、１５ｕＡのビット「１」電流において２４１ｍＶというΔＶ_０の実質的に最大の値を達成するために減少させられる。示されるが如く、ΔＶ_１の値は、２７４ｍＶであり、したがって、信号マージンは、ΔＶ_０で与えられ、２４１ｍＶの値を有する。主に、Ｉ_１をＩ_ｍａｘに下げるためにクランプサイズを減少させることに比べて、Ｉ_１をＩ_ｍａｘに下げるためにＶ_Ｇを減少させることによってより大きな飽和領域が得られるため、図１９の信号マージンは、小さく、したがって、図１８の信号マージンに比べて望ましくない。

図３〜１９に示すように、図１のメモリ１００などの抵抗ベースメモリのパラメータは、ΔＶ_０とΔＶ_１の小さい方の値として与えられる達成可能な最大信号マージンを生成するよう設計されるように、選択的に調整されてもよい。デバイスパラメータを決定するときの他の考慮事項は、メモリ素子の大きな抵抗が高い電流密度をもたらすという認識である。さらに、データ１最大読出し電流は、読出し動作中の無効なデータ書込みを防止するのに十分に低くあるべきであり、また、ビットライン電圧は、磁気抵抗（ＭＲ）比の適度の値を維持するために、閾値ビットライン電圧（Ｖ_{ＢＬｍａｘ}）を超えるべきでない。

図２０を参照すると、抵抗ベースメモリ回路の一組のパラメータを決定する方法の第１の特定の実施形態のフロー図が示されており、全体が２０００で示されている。例証的な例として、抵抗ベースメモリ回路は、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）、相変化ランダムアクセスメモリ（ＰＲＡＭ）、スピン移行トルクＭＲＡＭ（ＳＴＴ−ＭＲＡＭ）、または他の抵抗ベースメモリデバイスを含んでもよい。

２００２にて、第１のパラメータが、抵抗ベースメモリ回路の第１の所定の設計制約に基づいて選択される。２００４に移って、第２のパラメータが、抵抗ベースメモリ回路の第２の所定の設計制約に基づいて選択される。特定の実施形態では、第１の所定の設計制約は、抵抗ベースメモリ素子に関連する抵抗値などのプロセスパラメータを含んでもよい。プロセス設計制約は、プロセスパラメータが、一定である可能性がある、または、回路設計パラメータと比べて柔軟性が小さい可能性があるため、可変でない可能性がある、または、満たすのが難しい可能性がある。第２のパラメータは、物理的な間隔制限（spacing limit）による、最大デバイスサイズまたは最大トランジスタ幅などの回路設計パラメータを含んでもよい。たとえば、センス増幅器部分の最大トランジスタサイズは、ビットライン−入力／出力マルチプレクサ方式により制限される可能性がある。

引き続き２００６に移り、第１のパラメータおよび第２のパラメータを変更することなく所望のセンス増幅器マージン値を達成するために、抵抗ベースメモリ回路のセンス増幅器部分の少なくとも１つの回路パラメータを、少なくとも１つの回路パラメータの物理特性を選択的に割当て調整することによって調整する反復法が実施される。調整される可能性がある物理特性は、例証的な例として、トランジスタ寸法およびゲートバイアス電圧を含む。特定の実施形態では、反復法を実施することは、２００８にて、センス増幅器マージンを増加させるために物理特性を調整することを含む。所望のセンス増幅器マージンは、所定のマージン値であってよく、または、第１および第２の所定の設計制約が与えられるとすると、実質的に最大の増幅器信号マージンであってよい。

回路設計パラメータは、負荷として動作するように結合された負荷トランジスタの幅を含んでもよい。たとえば、回路設計パラメータは、図１に示す負荷デバイス１１２、１２２、１３２、および１３４の幅を含んでもよい。回路設計パラメータは、メモリ回路のセンス増幅器部分内のクランプトランジスタのゲート電圧を含んでもよい。たとえば、回路設計パラメータは、図１に示すＶｃｌａｍｐの値を含んでもよい。

クランプトランジスタは、飽和モードで動作してもよく、また、抵抗ベースメモリ回路の磁気トンネル接合（ＭＴＪ）素子のデータ読出し経路内の電流を制限してもよい。特定の実施形態では、参照セルは、クランプトランジスタに結合されたｐチャネル金属酸化物半導体（ＰＭＯＳ）電界効果トランジスタ負荷を含む。ＭＴＪ素子は、クランプトランジスタに結合し、さらに、アクセストランジスタに結合してもよい。抵抗ベースメモリ回路は、さらに、図１のデータ経路１３０および１４０などの、第２のＰＭＯＳ負荷、第２のクランプトランジスタ、第２のＭＴＪ素子、および第２のアクセストランジスタを有するデータセルを含んでもよい。

図２１を参照すると、抵抗ベースメモリ回路の一組のパラメータを決定する方法の第２の特定の実施形態の図が示されており、全体が２１００で示されている。磁気トンネル接合メモリ素子の抵抗Ｒ_ＭＴＪの値は、１５０２にて所定の値Ｒ_{ＭＴＪ＿ｏｐｔ}に設定される。特定の実施形態では、Ｒ_{ＭＴＪ＿ｏｐｔ}は、信号マージンを最大にする最適Ｒ０値である。２１０４にて、スピン移行トルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）のクランプトランジスタＷ_{ｎｃｌａｍｐ}の幅が、値Ｗ_{ｎｃｌａｍｐ＿ｍａｘ}に設定される。ＳＴＴ−ＭＲＡＭの間隔制限を満たす実質的に最大の幅であるように選択されるＷ_{ｎｃｌａｍｐ＿ｍａｘ}は、所定の設計制約であってよい。たとえば、間隔制限は、ＳＴＴ−ＭＲＡＭのセンス増幅器部分のトランジスタ幅を制限する、４：１または８：１などの、ＳＴＴ−ＭＲＡＭのビットライン−入力／出力マルチプレクシング方式によって決定されてもよい。信号マージンΔＶ_０は、図７に示すように、クランプトランジスタの幅の増加と共に増加し飽和する可能性があり、また、クランプトランジスタの幅は、信号マージンおよび面積制限に基づいて選択されてもよい。

さらに、他のパラメータは、ビット０状態におけるＳＴＴ−ＭＲＡＭの磁気トンネル接合（ＭＴＪ）の抵抗Ｒ_ＭＴＪ、ビット１状態の読出し動作中にビット１状態をビット０状態に変えることを防止する最大読出し電流Ｉ_ｍａｘ、他のプロセスおよび回路設計パラメータ、またはその任意の組合せなどの、所定の制約に基づいて選択されるか、または、その他の方法で決定されてもよい。特定の実施例では、１つまたは複数の選択されるパラメータは、ＭＴＪの抵抗などの、プロセス技術によって決定されるプロセスパラメータを含んでもよい。

パラメータが選択された後、反復法が始まる。反復法は、一般に、所望のセンス増幅器マージン値を達成するために、ＳＴＴ−ＭＲＡＭのセンス増幅器部分の少なくとも１つの回路設計パラメータを、少なくとも１つの回路設計パラメータの物理特性を選択的に調整することによって調整することを含むが、設計制約によって影響を受けるＲ_ＭＴＪまたはＷ_{ｎｌｏａｄ}などの以前に決定されたパラメータを変更することはない。２１０６に移って、クランプトランジスタのゲート電圧Ｖ_Ｇおよび負荷トランジスタの幅Ｗ_{ｐｌｏａｄ}の初期値は、ＳＴＴ−ＭＲＡＭの信号マージンΔＶを実質的に最大にするように決定される。

引き続き２１０８に移り、ＭＴＪのビット１状態電流（Ｉ）が、所定の電流閾値Ｉ_ｍａｘと比較され、ビットラインの電圧（Ｖ_ＢＬ）が、所定の電圧閾値Ｖ_{ＢＬｍａｘ}と比較される。判定２１１０にて、ビット１状態電流ＩがＩ_ｍａｘより小さく、かつ、Ｖ_ＢＬがＶ_{ＢＬｍａｘ}より小さいかどうかの判定が行われる。Ｉ＜Ｉ_ｍａｘでありかつＶ_ＢＬ＜Ｖ_{ＢＬｍａｘ}であるとき、方法は、２１１６で終了する。ＩがＩ_ｍａｘを超えるか、または、Ｖ_ＢＬがＶ_{ＢＬｍａｘ}を超えると、処理は、決定２１１２に進んで、クランプトランジスタのゲート電圧Ｖ_Ｇを反復して減少させること、および、ゲート電圧Ｖ_Ｇが与えられて実質的に最大のセンス増幅器マージンをもたらす負荷トランジスタの幅Ｗ_{ｐｌｏａｄ}を決定することを始める。図２１に示す例証的な実施形態では、ＩがＩ_ｍａｘに等しいか、または、Ｖ_ＢＬがＶ_{ＢＬｍａｘ}に等しい場合、処理はまた、２１１２に進むが、他の実施形態では、処理は、代わりに、方法が終了する２１１６に進んでもよい。

２１１２にて、ゲート電圧Ｖ_Ｇが低減される。Ｖ_Ｇは、所定の量または計算されたステップサイズだけ低減されてもよい。Ｖ_Ｇを低減した後、２１１４にて、ΔＶ_０を実質的に最大にするＷ_{ｐｌｏａｄ}の次の値が決定される。処理は、２１０８に戻り、ＩおよびＶ_ＢＬが、２１１２および２１１４で決定された値を使用して計算される。

図１７から１９に示すＷ_{ｎｃｌａｍｐ}およびＶ_Ｇに対するΔＶ_０の一般的な依存性が示唆するところによれば、ΔＶ_０とΔＶ_１の小さい方の値として与えられる、考えられる最大信号マージンを維持しながら電流Ｉを低減することは、適度の最大のＷ_{ｎｃｌａｍｐ}を設定し、ＩがＩ_ｍａｘより小さくなるまで、反復して、Ｖ_Ｇを低減しＷ_{ｐｌｏａｄ}を調整することによって達成される可能性があるということである。図１〜２１に関して論じた設計フローに従うことなく決定される回路設計は、ある態様において局所最適を有する可能性があるが、信号マージン問題および低歩留まり（low yield）にさらされる可能性がある。図２０〜２１に示す反復法の少なくとも一部分は、図２のシステム２００に関して述べたような自動化設計ツールによって実施されてもよい。１つまたは複数のパラメータ、物理特性、またはその任意の組合せは、図２の入力デバイス２３０またはデータファイル２１８などを介して自動化設計ツールで反復法を実施する前に、初期値を割り当てられてもよい。設計ツールのデバイスモデルおよびシミュレーションアルゴリズムの精度ならびにステップサイズおよび丸め誤差などの他の実施因子が与えられると、設計ツールは、信号マージンについて実質的に大局的に最適化される回路設計を生成するための反復を実施してもよい。

図２２を参照すると、本明細書に記載の、反復法によって決定されたパラメータを有する抵抗ベースメモリ回路を含む電子デバイスの特定の例証的な実施形態のブロック図が示されており、全体が２２００で示されている。デバイス２２００は、メモリ２２３２に結合され、かつ、反復法によって決定されたパラメータを有する抵抗ベースメモリ回路２２６４にも結合されたデジタル信号プロセッサ（ＤＳＰ）２２１０などのプロセッサを含む。例証的な実施例では、反復法によって決定されたパラメータを有する抵抗ベースメモリ回路２２６４は、図１に示すメモリを含み、図２０および２１の方法のうちの１つまたは複数の方法を使用して、図２のデバイス２０２を使用して、またはその任意の組合せを使用して決定された回路パラメータを有する。特定の実施形態では、反復法によって決定されたパラメータを有する抵抗ベースメモリ回路２２６４は、スピン移行トルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）メモリデバイスを含む。

図２２はまた、デジタル信号プロセッサ２２１０およびディスプレイ２２２８に結合されたディスプレイコントローラ２２２６を示す。コーダ／デコーダ（ＣＯＤＥＣ）２２３４もまた、デジタル信号プロセッサ２２１０に結合されている。スピーカ２２３６およびマイクロフォン２２３８が、ＣＯＤＥＣ２２３４に結合されうる。

図２２は、無線コントローラ２２４０が、デジタル信号プロセッサ２２１０および無線アンテナ２２４２に結合されうることも示す。特定の実施形態では、ＤＳＰ２２１０、ディスプレイコントローラ２２２６、メモリ２２３２、ＣＯＤＥＣ２２３４、無線コントローラ２２４０、および反復法によって決定されたパラメータを有する抵抗ベースメモリ回路２２６４は、システムインパッケージまたはシステムオンチップ２２２２に含まれる。特定の実施形態では、入力デバイス２２３０および電源２２４４は、オンチップシステム２２２２に結合されている。さらに、特定の実施形態では、図２２に示すように、ディスプレイ２２２８、入力デバイス２２３０、スピーカ２２３６、マイクロフォン２２３８、無線アンテナ２２４２、および電源２２４４は、オンチップシステム２２２２の外部にある。しかし、それぞれは、インタフェースまたはコントローラなどのオンチップシステム２２２２のコンポーネントに結合されうる。

本明細書で開示される実施形態と共に述べられる種々の例証的なロジカルなブロック、構成、モジュール、回路、およびアルゴリズムステップが、電子ハードウェア、コンピュータソフトウェア、または両者の組合せとして実装されてもよいことを当業者はさらに理解するであろう。ハードウェアおよびソフトウェアのこの交換可能性を明確に示すために、種々の例証的なコンポーネント、ブロック、構成、モジュール、回路、およびステップが、それらの機能の点から一般に上述された。こうした機能が、ハードウェアとして実装されるか、ソフトウェアとして実装されるかは、特定の用途および全体システムに課される設計制約に依存する。当業者は、それぞれの特定の用途についていろいろな方法で述べた機能を実装してもよいが、こうした実装の決定は、本開示の範囲からの逸脱をもたらすものとして解釈されるべきでない。

本明細書に開示される実施形態と共に述べられる方法またはアルゴリズムのステップは、ハードウェアで直接、プロセッサによって実行されるソフトウェアモジュールで、または、２つの組合せで具現化されてもよい。ソフトウェアモジュールは、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、読取り専用メモリ（ＲＯＭ）、プログラマブル読取り専用メモリ（ＰＲＯＭ）、消去可能なプログラマブル読取り専用メモリ（ＥＰＲＯＭ）、電気的消去可能なプログラマブル読取り専用メモリ（ＥＥＰＲＯＭ）、レジスタ、ハードディスク、取外し可能ディスク、コンパクトディスク読取り専用メモリ（ＣＤ−ＲＯＭ）、または当技術分野で知られている任意の他の形態の記憶媒体内に存在してもよい。例示的な記憶媒体は、プロセッサが、記憶媒体から情報を読み出し、記憶媒体に情報を書き込むことができるようにプロセッサに結合されている。代替法では、記憶媒体は、プロセッサと一体であってよい。プロセッサおよび記憶媒体は、特定用途向け集積回路（ＡＳＩＣ）内に存在してもよい。ＡＳＩＣは、コンピューティングデバイスまたはユーザ端末内に存在してもよい。代替法では、プロセッサおよび記憶媒体は、コンピューティングデバイスまたはユーザ端末内でディスクリートコンポーネントとして存在してもよい。

開示された実施形態の先の説明は、任意の当業者が開示された実施形態を作るかまたは使用することを可能にするために提供されている。これらの実施形態に対する種々の変更が、当業者に容易に明らかになることになり、また、本明細書で規定される一般的な原理が、本開示の趣旨または範囲から逸脱することなく、他の実施形態に適用されてもよい。したがって、本開示は、本明細書で示す実施形態に限定されることを意図されるのではなく、添付特許請求の範囲によって規定される原理および新規な特徴に矛盾しない、考えられる最も広い範囲に一致することを意図される。
［付記１］
抵抗ベースメモリ回路の一組のパラメータを決定する方法であって、
前記抵抗ベースメモリ回路の第１の所定の設計制約に基づいて第１のパラメータを選択すること、
前記抵抗ベースメモリ回路の第２の所定の設計制約に基づいて第２のパラメータを選択すること、および、
前記第１のパラメータまたは前記第２のパラメータを変更することなく所望のセンス増幅器マージン値を達成するために、前記抵抗ベースメモリ回路のセンス増幅器部分の少なくとも１つの回路パラメータを、前記少なくとも１つの回路パラメータの物理特性を選択的に割当て調整することによって調整する反復法（iterative methodology）を実施することを含む方法。
［付記２］
前記抵抗ベースメモリ回路は、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）、相変化ランダムアクセスメモリ（ＰＲＡＭ）、またはスピントルクトランスファＭＲＡＭ（ＳＴＴ−ＭＲＡＭ）を含む付記１に記載の方法。
［付記３］
前記所望のセンス増幅器マージン値は、前記第１および第２の所定の設計制約が与えられるとすると、実質的に最大の増幅器信号マージンである付記１に記載の方法。
［付記４］
前記反復法を実施することは、センス増幅器マージンを増加させるために、前記物理特性を調整することを含む付記１に記載の方法。
［付記５］
前記少なくとも１つの電流回路パラメータは、前記センス増幅器部分内の参照回路のクランプトランジスタのゲート電圧を含む付記１に記載の方法。
［付記６］
前記少なくとも１つの回路パラメータは、前記参照回路に対する参照抵抗または前記参照回路の負荷として動作するように結合された負荷トランジスタの幅を含む付記５に記
載の方法。
［付記７］
前記クランプトランジスタは、飽和モードで動作し、かつ、前記抵抗ベースメモリ回路の磁気トンネル接合（ＭＴＪ）素子のデータ読出し経路内に可変抵抗を提供する付記５
に記載の方法。
［付記８］
前記参照回路は、前記クランプトランジスタに結合されたｐチャネル金属酸化物半導体（ＰＭＯＳ）電界効果トランジスタ負荷を含み、前記ＭＴＪ素子は、前記クランプトランジスタに結合され、かつ、書込みライントランジスタにさらに結合され、前記抵抗ベースメモリ回路は、第２のＰＭＯＳ負荷、第２のクランプトランジスタ、第２のＭＴＪ素子、および第２の書込みライントランジスタを有するデータセルをさらに含む付記７に記載の方法。
［付記９］
一組のパラメータを決定する方法であって、
スピントルクトランスファ磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）の第１の所定の設計制約に基づいて第１のパラメータを選択すること、
前記ＳＴＴ−ＭＲＡＭの第２の所定の設計制約に基づいて第２のパラメータを選択すること、および、
前記第１のパラメータまたは前記第２のパラメータを変更することなく所望のセンス増幅器マージン値を達成するために、前記ＳＴＴ−ＭＲＡＭのセンス増幅器部分の少なくとも１つの回路パラメータを、前記少なくとも１つの回路パラメータの物理特性を選択的に調整することによって調整する反復法を実施することを含む方法。
［付記１０］
前記第１の所定の設計制約は、ビット０状態における前記ＳＴＴ−ＭＲＡＭの磁気トンネル接合（ＭＴＪ）の抵抗を含む付記９に記載の方法。
［付記１１］
前記第２の所定の設計制約は、前記センス増幅器部分の参照回路のクランプトランジスタの幅を含む付記１０に記載の方法。
［付記１２］
前記クランプトランジスタの幅は、前記ＳＴＴ−ＭＲＡＭの間隔限界（spacing limit）を満たす実質的に最大の幅であるように選択される付記１１に記載の方法。
［付記１３］
前記ＭＴＪの抵抗は、プロセスパラメータであり、信号マージンは、前記クランプトランジスタの幅の増加と共に増加しそして飽和し、前記クランプトランジスタの幅は、前記信号マージンおよび面積制限（an area limitation）に基づいて選択される付記１１に記載の方法。
［付記１４］
前記反復法を実施することは、
実質的に最大のセンス増幅器マージンをもたらす、前記クランプトランジスタのゲート電圧の値および負荷トランジスタの幅を決定すること、および、
前記ＭＴＪのビット１状態電流を所定の電流閾値と比較することを含む付記１１に記載の方法。
［付記１５］
前記反復法を実施することは、
前記ＭＴＪのビット１状態電流が前記所定の電流閾値を超えると、反復的に、前記クランプトランジスタのゲート電圧を減少させ、そして、前記ゲート電圧が与えられると、実質的に最大のセンス増幅器マージンをもたらす前記負荷トランジスタの幅を決定することをさらに含む付記１４に記載の方法。
［付記１６］
前記反復法の少なくとも一部分は、自動化設計ツールによって実施され、前記物理特性は、前記反復法を実施する前に初期値が割り当てられる付記１５に記載の方法。
［付記１７］
プロセッサ命令（processor instructions）を有するプロセッサ読取り可能媒体であって、前記プロセッサ命令は、
抵抗ベースメモリ回路の第１の所定の設計制約に基づいて第１のパラメータの第１の入力を受信すること、
前記抵抗ベースメモリ回路の第２の所定の設計制約に基づいて第２のパラメータの第２の入力を受信すること、
前記第１のパラメータまたは前記第２のパラメータを変更することなく所望のセンス増幅器マージン値を達成するために、前記抵抗ベースメモリ回路のセンス増幅器部分の少なくとも１つの回路パラメータを、前記少なくとも１つの回路パラメータの物理特性を選択的に調整することによって調整する反復法を実施すること、および
前記所定の第１および第２の設計制約が与えられて、前記所望のセンス増幅器マージンが達成された後に、前記物理特性に関連する値を格納することを、プロセッサに行わせるように実行可能であるプロセッサ読取り可能媒体。
［付記１８］
前記プロセッサ実行可能命令は、
前記第１のパラメータおよび前記第２のパラメータが与えられると、実質的に最大のセンス増幅器マージン値をもたらす、前記センス増幅器部分のクランプトランジスタのゲート電圧の初期値および前記センス増幅器部分の負荷トランジスタの幅の初期値を決定するようにさらに実行可能である付記１７に記載のプロセッサ読取り可能媒体。
［付記１９］
前記物理特性を選択的に調整することは、
前記ゲート電圧の初期値および前記負荷トランジスタの幅の初期値を使用して、前記センス増幅器部分の電流を決定すること、および、
前記センス増幅器部分の電流を所定の電流閾値と比較することをさらに含む付記１８に記載のプロセッサ読取り可能媒体。
［付記２０］
前記物理特性を選択的に調整することは、前記電流が前記所定の電流閾値を超えると、
減少したゲート電圧を決定すること、
前記第１のパラメータ、前記第２のパラメータ、および前記減少したゲート電圧が与えられると、実質的に最大のセンス増幅器マージン値をもたらす前記負荷トランジスタの第２の幅を決定すること、および、
前記減少したゲート電圧および前記負荷トランジスタの第２の幅を使用して、前記センス増幅器部分の改定された電流を決定することをさらに含む付記１９に記載のプロセッサ読取り可能媒体。
［付記２１］
前記プロセッサ命令は、前記所望のセンス増幅器マージンを有する前記抵抗ベースメモリ回路の回路設計を示すデータファイルを出力することを、プロセッサに行わせるようにさらに実行可能である付記１７に記載のプロセッサ読取り可能媒体。
［付記２２］
前記プロセッサ命令は、コンピュータ支援設計ツールに適合する（compatible）付記１７に記載のプロセッサ読取り可能媒体。

Claims (41)

1. 抵抗ベースメモリ回路の一組のパラメータを決定する方法であって、
   前記抵抗ベースメモリ回路の第１の設計制約に基づいて第１のパラメータを選択すること、
   前記抵抗ベースメモリ回路の第２の設計制約に基づいて第２のパラメータを選択すること、および、
   前記第１のパラメータまたは前記第２のパラメータを変更することなく所望のセンス増幅器マージン値を達成するために、前記抵抗ベースメモリ回路のセンス増幅器部分の少なくとも１つの回路パラメータを、前記少なくとも１つの回路パラメータの物理特性を選択的に割当て調整することによって調整する反復法（iterative methodology）を実施することを含み、前記少なくとも１つの回路パラメータは、前記センス増幅器部分内の参照回路のクランプトランジスタのゲート電圧を含む方法。
2. 前記抵抗ベースメモリ回路は、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）、相変化ランダムアクセスメモリ（ＰＲＡＭ）、またはスピントルクトランスファＭＲＡＭ（ＳＴＴ−ＭＲＡＭ）を含む請求項１に記載の方法。
3. 前記所望のセンス増幅器マージン値は、前記第１および第２の設計制約が与えられるとすると、実質的に最大の増幅器信号マージンである請求項１に記載の方法。
4. 前記反復法を実施することは、センス増幅器マージンを増加させるために、前記物理特性を調整することを含む請求項１に記載の方法。
5. 前記少なくとも１つの回路パラメータは、前記参照回路に対する参照抵抗または前記参照回路の負荷として動作するように結合された負荷トランジスタの幅を含む請求項１に記載の方法。
6. 前記クランプトランジスタは、飽和モードで動作し、かつ、前記抵抗ベースメモリ回路の磁気トンネル接合（ＭＴＪ）素子のデータ読出し経路内に可変抵抗を提供する請求項１に記載の方法。
7. 前記参照回路は、前記クランプトランジスタに結合されたｐチャネル金属酸化物半導体（ＰＭＯＳ）電界効果トランジスタ負荷を含み、前記ＭＴＪ素子は、前記クランプトランジスタに結合され、かつ、書込みライントランジスタにさらに結合され、前記抵抗ベースメモリ回路は、第２のＰＭＯＳ負荷、第２のクランプトランジスタ、第２のＭＴＪ素子、および第２の書込みライントランジスタを有するデータセルをさらに含む請求項６に記載の方法。
8. 一組のパラメータを決定する方法であって、
   スピントルクトランスファ磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）の第１の設計制約に基づいて第１のパラメータを選択すること、
   前記ＳＴＴ−ＭＲＡＭの第２の設計制約に基づいて第２のパラメータを選択すること、および、
   前記第１のパラメータまたは前記第２のパラメータを変更することなく所望のセンス増幅器マージン値を達成するために、前記ＳＴＴ−ＭＲＡＭのセンス増幅器部分の少なくとも１つの回路パラメータを、前記少なくとも１つの回路パラメータの物理特性を選択的に調整することによって調整する反復法を実施することを含み、前記少なくとも１つの回路パラメータは、前記センス増幅器部分内の参照回路のクランプトランジスタのゲート電圧を含む方法。
9. 前記第２の設計制約は、ビット０状態における前記ＳＴＴ−ＭＲＡＭの磁気トンネル接合（ＭＴＪ）の抵抗を含む請求項８に記載の方法。
10. 前記クランプトランジスタの幅は、前記ＳＴＴ−ＭＲＡＭの間隔限界（spacing limit）を満たす実質的に最大の幅であるように選択される請求項９に記載の方法。
11. 前記第２の設計制約は、前記センス増幅器部分の参照回路の前記クランプトランジスタの幅を含み、前記ＭＴＪの抵抗は、プロセスパラメータであり、信号マージンは、前記クランプトランジスタの幅の増加と共に増加しそして飽和し、前記クランプトランジスタの幅は、前記信号マージンおよび面積制限（an area limitation）に基づいて選択される請求項９に記載の方法。
12. 前記第２の設計制約は、前記センス増幅器部分の参照回路の前記クランプトランジスタの幅を含み、前記反復法を実施することは、
    実質的に最大のセンス増幅器マージンをもたらす、前記クランプトランジスタのゲート電圧の値および負荷トランジスタの幅を決定すること、および、
    前記ＭＴＪのビット１状態電流を電流閾値と比較することを含む請求項９に記載の方法。
13. 前記反復法を実施することは、
    前記ＭＴＪのビット１状態電流が前記電流閾値を超えると、反復的に、前記クランプトランジスタのゲート電圧を減少させ、そして、前記ゲート電圧が与えられると、実質的に最大のセンス増幅器マージンをもたらす前記負荷トランジスタの幅を決定することをさらに含む請求項１２に記載の方法。
14. 前記反復法の少なくとも一部分は、自動化設計ツールによって実施され、前記物理特性は、前記反復法を実施する前に初期値が割り当てられる請求項１３に記載の方法。
15. プロセッサ命令（processor instructions）を有するプロセッサ読取り可能記録媒体であって、前記プロセッサ命令は、
    抵抗ベースメモリ回路の第１の設計制約に基づいて第１のパラメータの第１の入力を受信すること、
    前記抵抗ベースメモリ回路の第２の設計制約に基づいて第２のパラメータの第２の入力を受信すること、
    前記第１のパラメータまたは前記第２のパラメータを変更することなく所望のセンス増幅器マージン値を達成するために、前記抵抗ベースメモリ回路のセンス増幅器部分の少なくとも１つの回路パラメータを、前記少なくとも１つの回路パラメータの物理特性を選択的に調整することによって調整する反復法を実施すること、ここにおいて、前記第１の設計制約は、前記センス増幅器部分内の参照回路のクランプトランジスタの幅を含む、および
    前記第１および第２の設計制約が与えられて、前記所望のセンス増幅器マージンが達成された後に、前記物理特性に関連する値を格納することを、プロセッサに行わせるように実行可能であるプロセッサ読取り可能記録媒体。
16. 前記プロセッサ実行可能命令は、
    前記第１のパラメータおよび前記第２のパラメータが与えられると、実質的に最大のセンス増幅器マージン値をもたらす、前記センス増幅器部分のクランプトランジスタのゲート電圧の初期値および前記センス増幅器部分の負荷トランジスタの幅の初期値を決定するようにさらに実行可能である請求項１５に記載のプロセッサ読取り可能記録媒体。
17. 前記物理特性を選択的に調整することは、
    前記ゲート電圧の初期値および前記負荷トランジスタの幅の初期値を使用して、前記センス増幅器部分の電流を決定すること、および、
    前記センス増幅器部分の電流を電流閾値と比較することをさらに含む請求項１６に記載のプロセッサ読取り可能記録媒体。
18. 前記物理特性を選択的に調整することは、前記電流が前記電流閾値を超えると、
    減少したゲート電圧を決定すること、
    前記第１のパラメータ、前記第２のパラメータ、および前記減少したゲート電圧が与えられると、実質的に最大のセンス増幅器マージン値をもたらす前記負荷トランジスタの第２の幅を決定すること、および、
    前記減少したゲート電圧および前記負荷トランジスタの第２の幅を使用して、前記センス増幅器部分の改定された電流を決定することをさらに含む請求項１７に記載のプロセッサ読取り可能記録媒体。
19. 前記プロセッサ命令は、前記所望のセンス増幅器マージンを有する前記抵抗ベースメモリ回路の回路設計を示すデータファイルを出力することを、プロセッサに行わせるようにさらに実行可能である請求項１５に記載のプロセッサ読取り可能記録媒体。
20. 前記プロセッサ命令は、コンピュータ支援設計ツールに適合する（compatible）請求項１５に記載のプロセッサ読取り可能記録媒体。
21. 前記抵抗ベースメモリ回路は、スピントルクトランスファＭＲＡＭ（ＳＴＴ−ＭＲＡＭ）を含み、そして、ここにおいて、前記第１の設計制約はビット０状態における前記ＳＴＴ−ＭＲＡＭの磁気トンネル接合（ＭＴＪ）の抵抗を含む請求項１に記載の方法。
22. 前記第２の設計制約は、前記センス増幅器部分の参照回路のクランプトランジスタの幅を含む請求項２１に記載の方法。
23. 抵抗ベースメモリ回路の第１の設計制約に基づいて第１のパラメータを選択するための手段、
    前記抵抗ベースメモリ回路の第２の設計制約に基づいて第２のパラメータを選択するための手段、および、
    前記第１のパラメータまたは前記第２のパラメータを変更することなく所望のセンス増幅器マージン値を達成するために、前記抵抗ベースメモリ回路のセンス増幅器部分の少なくとも１つの回路パラメータを、前記少なくとも１つの回路パラメータの物理特性を選択的に割当て調整することによって調整する反復法（iterative methodology）を実施するための手段を具備してなり、ここにおいて、前記少なくとも１つの回路パラメータは、前記センス増幅器部分内の参照回路のクランプトランジスタのゲート電圧を含む装置。
24. 前記抵抗ベースメモリ回路は、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）、相変化ランダムアクセスメモリ（ＰＲＡＭ）、またはスピントルクトランスファＭＲＡＭ（ＳＴＴ−ＭＲＡＭ）を含む請求項２３に記載の装置。
25. 前記所望のセンス増幅器マージン値は、前記第１および第２の設計制約が与えられるとすると、実質的に最大の増幅器信号マージンである請求項２３に記載の装置。
26. 前記反復法を実施することは、センス増幅器マージンを増加させるために、前記物理特性を調整することを含む請求項２３に記載の装置。
27. 前記少なくとも１つの回路パラメータは、前記参照回路に対する参照抵抗または前記参照回路の負荷として動作するように結合された負荷トランジスタの幅を含む請求項２３に記載の装置。
28. 前記クランプトランジスタは、飽和モードで動作し、かつ、前記抵抗ベースメモリ回路の磁気トンネル接合（ＭＴＪ）素子のデータ読出し経路内に可変抵抗を提供する請求項２３に記載の装置。
29. 前記参照回路は、前記クランプトランジスタに結合されたｐチャネル金属酸化物半導体（ＰＭＯＳ）電界効果トランジスタ負荷を含み、前記素子は、前記クランプトランジスタに結合され、かつ、書込みライントランジスタにさらに結合され、前記抵抗ベースメモリ回路は、第２のＰＭＯＳ負荷、第２のクランプトランジスタ、第２のＭＴＪ素子、および第２の書込みライントランジスタを有するデータセルをさらに含む請求項２８に記載の装置。
30. 前記抵抗ベースメモリ回路は、スピントルクトランスファＭＲＡＭ（ＳＴＴ−ＭＲＡＭ）を含み、そして、ここにおいて、前記第１の設計制約はビット０状態における前記ＳＴＴ−ＭＲＡＭの磁気トンネル接合（ＭＴＪ）の抵抗を含む請求項２３に記載の装置。
31. 前記第２の設計制約は、クランプトランジスタの幅を含む請求項３０に記載の装置。
32. スピントルクトランスファ磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）の第１の設計制約に基づいて第１のパラメータを選択するための手段、
    前記ＳＴＴ−ＭＲＡＭの第２の設計制約に基づいて第２のパラメータを選択するための手段、および、
    前記第１のパラメータまたは前記第２のパラメータを変更することなく所望のセンス増幅器マージン値を達成するために、前記ＳＴＴ−ＭＲＡＭのセンス増幅器部分の少なくとも１つの回路パラメータを、前記少なくとも１つの回路パラメータの物理特性を選択的に調整することによって調整する反復法を実施するための手段を具備してなり、前記少なくとも１つの回路パラメータは、前記センス増幅器部分内の参照回路のクランプトランジスタのゲート電圧を含む装置。
33. 前記第２の設計制約は、ビット０状態における前記ＳＴＴ−ＭＲＡＭの磁気トンネル接合（ＭＴＪ）の抵抗を含む請求項３２に記載の装置。
34. 前記第２の設計制約は、前記センス増幅器部分の前記参照回路の前記クランプトランジスタの幅を含み、前記クランプトランジスタの前記幅は、前記ＳＴＴ−ＭＲＡＭの間隔限界（spacing limit）を満たす実質的に最大の幅であるように選択される請求項３３に記載の装置。
35. 前記第２の設計制約は、前記センス増幅器部分の前記参照回路の前記クランプトランジスタの幅を含み、前記ＭＴＪの抵抗は、プロセスパラメータであり、信号マージンは、前記クランプトランジスタの幅の増加と共に増加しそして飽和し、前記クランプトランジスタの幅は、前記信号マージンおよび面積制限（an area limitation）に基づいて選択される請求項３４に記載の装置。
36. 前記第２の設計制約は、前記センス増幅器部分の前記参照回路の前記クランプトランジスタの幅を含み、
    前記反復法を実施することは、
    実質的に最大のセンス増幅器マージンをもたらす、前記クランプトランジスタのゲート電圧の値および負荷トランジスタの幅を決定すること、および、
    前記ＭＴＪのビット１状態電流を電流閾値と比較することを含む請求項３３に記載の装置。
37. 前記第２の設計制約は、前記センス増幅器部分の前記参照回路の前記クランプトランジスタの幅を含み、
    前記反復法を実施することは、
    前記ＭＴＪのビット１状態電流が前記電流閾値を超えると、反復的に、前記クランプトランジスタのゲート電圧を減少させ、そして、前記ゲート電圧が与えられると、実質的に最大のセンス増幅器マージンをもたらす前記負荷トランジスタの幅を決定することをさらに含む請求項３６に記載の装置。
38. 前記反復法の少なくとも一部分は、自動化設計ツールによって実施され、前記物理特性は、前記反復法を実施する前に初期値が割り当てられる請求項３７に記載の装置。
39. プロセッサであって、
    抵抗ベースメモリ回路の第１の設計制約に基づいて第１のパラメータを選択し、
    前記抵抗ベースメモリ回路の第２の設計制約に基づいて第２のパラメータを選択し、および、
    前記第１のパラメータまたは前記第２のパラメータを変更することなく所望のセンス増幅器マージン値を達成するために、前記抵抗ベースメモリ回路のセンス増幅器部分の少なくとも１つの回路パラメータを、前記少なくとも１つの回路パラメータの物理特性を選択的に割当て調整することによって調整する反復法（iterative methodology）を実施するように構成された前記プロセッサであり、ここにおいて、前記少なくとも１つの回路パラメータは、前記センス増幅器部分内の参照回路のクランプトランジスタのゲート電圧を含む、および
    前記プロセッサに結合されたメモリを具備してなり、ここにおいて、前記メモリは、前記第１のパラメータ、前記第２のパラメータ、および、前記反復法を実施するために前記プロセッサによって実行可能な命令（intructions）を格納するように構成される装置。
40. 前記抵抗ベースメモリ回路は、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）、相変化ランダムアクセスメモリ（ＰＲＡＭ）、またはスピントルクトランスファＭＲＡＭ（ＳＴＴ−ＭＲＡＭ）を含む請求項３９に記載の装置。
41. 前記所望のセンス増幅器マージン値は、前記第１および第２の設計制約が与えられるとすると、実質的に最大の増幅器信号マージンである請求項３９に記載の装置。

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