KR102152774B1

KR102152774B1 - 반도체 소자 시뮬레이션 시스템 및 이를 이용한 시뮬레이션 방법

Info

Publication number: KR102152774B1
Application number: KR1020130024498A
Authority: KR
Inventors: 권의희; 바실리 자벨린; 사치오 나구라; 이근호
Original assignee: 삼성전자 주식회사
Priority date: 2013-03-07
Filing date: 2013-03-07
Publication date: 2020-09-07
Also published as: US20140257784A1; CN104036064B; US10025888B2; KR20140110336A; CN104036064A; DE102014102500A1

Abstract

자성 메모리 소자에서 3차원 FEM(finite element method)의 해석과 전자기적(electro-magnetic) 상호 작용을 정확하고 빠르게 계산하기 위해, 하이브리드 메쉬(hybrid mesh)를 이용한 반도체 소자 시뮬레이션 시스템을 제공하는 것이다. 상기 반도체 소자 시뮬레이션 시스템은 제1 영역과 제2 영역을 포함하는 반도체 소자의 구조 데이터를 입력받는 데이터 입력부, 및 상기 구조 데이터를 이용하여 상기 반도체 소자의 공간을 분할하되, 상기 제1 영역을 제1 형태 메쉬(mesh)로 분할하고, 상기 제2 영역을 상기 제1 형태와 다른 제2 형태 메쉬로 분할하는 공간 이산화(spatial discretization) 생성부를 포함한다.

Description

반도체 소자 시뮬레이션 시스템 및 이를 이용한 시뮬레이션 방법{Semiconductor device simulation system and method for simulating semiconductor device using it}

본 발명은 반도체 소자 시뮬레이션 시스템 및 이를 이용한 시뮬레이션 방법에 관한 것이다.

최근 20nm이하의 자성 메모리 소자(MRAM)의 개발 요구가 증가되면서, 자성 메모리 소자에 관한 많은 연구가 진행되고 있다. 자성 메모리 소자에 관한 연구를 뒷받침하기 위해, 자성 메모리 소자의 구조를 최적화하기 위한 마이크로-마그네틱(micromagnetic) 시뮬레이터가 필요하지만, 마이크로-마그네틱 시뮬레이터에 관한 연구는 답보상태에 있다. 자성 메모리 소자의 개발 속도를 증가시키기 위해, 자성 메모리 소자의 자기 터널 정션(Magnetic Tunnel Junction)을 정확히 모델링할 수 있는 마이크로-마그네틱 시뮬레이터가 필요하다.

본 발명이 해결하려는 과제는, 자성 메모리 소자에서 3차원 FEM(finite element method)의 해석과 전자기적(electro-magnetic) 상호 작용을 정확하고 빠르게 계산하기 위해, 하이브리드 메쉬(hybrid mesh)를 이용한 반도체 소자 시뮬레이션 시스템을 제공하는 것이다.

본 발명이 해결하려는 다른 과제는, 상기 반도체 소자 시뮬레이션 시스템을 이용하여 반도체 소자를 시뮬레이션 하는 반도체 소자 시뮬레이션 방법을 제공하는 것이다.

본 발명이 해결하려는 또 다른 과제는, 상기 반도체 소자 시뮬레이션 시스템이 채용된 컴퓨팅 시스템을 제공하는 것이다.

본 발명이 해결하려는 또 다른 과제는, 상기 반도체 소자 시뮬레이션 방법을 구현하기 위한 프로그램을 기록한 기록 매체를 제공하는 것이다.

본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

상기 과제를 해결하기 위한 본 발명의 반도체 소자 시뮬레이션 시스템의 일 태양(aspect)은 제1 영역과 제2 영역을 포함하는 반도체 소자의 구조 데이터를 입력받는 데이터 입력부, 및 상기 구조 데이터를 이용하여 상기 반도체 소자의 공간을 분할하되, 상기 제1 영역을 제1 형태 메쉬(mesh)로 분할하고, 상기 제2 영역을 상기 제1 형태와 다른 제2 형태 메쉬로 분할하는 공간 이산화(spatial discretization) 생성부를 포함한다.

본 발명의 실시예에서, 상기 제1 형태 메쉬는 비구조화된 메쉬(unstructured mesh)를 포함하고, 상기 제2 형태 메쉬는 구조화된(structured mesh) 메쉬를 포함한다.

본 발명의 실시예에서, 상기 제1 형태 메쉬는 사면체(tetrahedron) 메쉬이고, 상기 제2 형태 메쉬는 다각기둥 메쉬이다.

본 발명의 실시예에서, 상기 제2 형태 메쉬는 삼각기둥 메쉬 및 사각기둥 메쉬 중 하나이다.

본 발명의 실시예에서, 상기 제1 영역은 자성막을 포함하고, 상기 제2 영역은 비자성막을 포함한다.

본 발명의 실시예에서, 상기 반도체 소자는 제3 영역을 더 포함하고, 상기 반도체 소자는 상기 제1 내지 제3 영역이 순차적으로 적층되어 있고, 상기 제3 영역은 상기 제1 형태 메쉬로 분할되는 것을 포함한다.

본 발명의 실시예에서, 상기 공간 이산화 생성부는 상기 제1 내지 제3 영역을 분할하여, 각각 제1 내지 제3 분할 영역을 생성하는 것을 더 포함하고, 상기 제1 분할 영역의 제1 면과 상기 제3 분할 영역의 제2 면은 서로 대향되고, 상기 제2 면 및 제3 면에, 상기 제1 형태 메쉬에 의해 분할된 제1 표면 메쉬 구조 및 제2 표면 메쉬 구조가 각각 생성되고, 상기 제1 표면 메쉬 구조의 모양 및 상기 제2 표면 메쉬 구조의 모양은 전체적으로 중첩된다.

본 발명의 실시예에서, 상기 제1 영역 및 상기 제3 영역은 자성막을 포함하고, 상기 제2 영역은 비자성막을 포함한다.

본 발명의 실시예에서, 상기 공간 이산화 생성부는 상기 반도체 소자를 공간 구조로 분할하는 것을 포함하고, 상기 공간 구조는 비구조화된 메쉬와 구조화된 메쉬로 구성된다.

본 발명의 실시예에서, 상기 공간 이산화 생성부는 상기 반도체 소자의 공간을 분할한 공간 구조(spatial scheme) 데이터를 생성하는 것을 포함한다.

본 발명의 실시예에서, 상기 공간 구조 데이터를 상기 공간 이산화 생성부로부터 제공받고, 제공받은 상기 공간 구조 데이터를 계산하여 공간 초기값 데이터를 생성하는 초기값 설정부를 더 포함한다.

본 발명의 실시예에서, 상기 반도체 소자는 자성 메모리 소자이고, 상기 초기값 설정부는 층간 교환 커플링(Interlayer Exchange Coupling) 계산 프로세서와 스핀 전달 토크(Spin Transfer Torque) 계산 프로세서를 포함한다.

본 발명의 실시예에서, 상기 공간 초기값 데이터를 이용하여 상기 반도체 소자의 물리적 성질을 계산하는 솔버(solver)부를 더 포함한다.

상기 과제를 해결하기 위한 본 발명의 반도체 소자 시뮬레이션 시스템의 다른 태양은 테이퍼 형태의 자성 영역과, 넌테어퍼(non-tapered) 형태의 비자성 영역을 포함하는 자성 메모리 소자의 구조 데이터를 입력받는 데이터 입력부, 및 상기 구조 데이터를 이용하여 상기 자성 메모리 소자의 공간을 분할하되, 상기 자성 영역을 비구조화된 메쉬로 분할하고, 상기 비자성 영역을 구조화된 메쉬로 분할하는 공간 이산화 생성부를 포함한다.

본 발명의 실시예에서, 상기 비구조화된 메쉬는 사면체(tetrahedron) 메쉬를 포함한다.

본 발명의 실시예에서, 상기 구조화된 메쉬는 삼각기둥 메쉬 및 사각기둥 메쉬 중 하나를 포함한다.

본 발명의 실시예에서, 상기 테이퍼 형태는 사다리꼴 모양이고, 상기 넌테이퍼 형태는 직사각형 모양이다.

상기 다른 과제를 해결하기 위한 본 발명의 반도체 소자 시뮬레이션 방법의 일 태양은 제1 영역 및 제2 영역을 포함하는 반도체 소자의 구조 데이터를 입력받고, 상기 구조 데이터를 이용하여, 제1 형태 메쉬로 상기 제1 영역을 분할하고, 상기 제1 형태 메쉬와 다른 제2 형태 메쉬로 상기 제2 영역을 분할하여 제1 분할 영역 및 제2 분할 영역을 생성하는 것을 포함한다.

본 발명의 실시예에서, 상기 반도체 소자는 순차적으로 적층된 상기 제1 영역 및 제2 영역 상에 적층된 제3 영역을 더 포함하고, 상기 제3 영역은 상기 제1 형태 메쉬로 분할하여 제3 분할 영역을 생성하는 것을 포함한다.

본 발명의 실시예에서, 상기 제2 분할 영역을 형성하기 전, 상기 제1 분할 영역 및 제3 분할 영역을 형성하는 것을 포함한다.

본 발명의 실시예에서, 상기 제1 분할 영역 및 제3 분할 영역을 형성하기 전, 상기 구조 데이터를 이용하여, 제1 비분할 영역 및 제3 비분할 영역을 각각 생성하고, 상기 제1 형태 메쉬로 상기 제1 비분할 영역 및 제3 비분할 영역을 각각 분할하는 것을 더 포함한다.

본 발명의 실시예에서, 상기 제2 분할 영역을 형성하기 전, 상기 구조 데이터를 이용하여, 상기 제1 분할 영역 및 제3 분할 영역 사이에 제2 비분할 영역을 생성하고, 상기 제2 형태 메쉬로 상기 제2 비분할 영역을 분할하는 것을 더 포함한다.

본 발명의 실시예에서, 상기 제1 형태 메쉬는 비구조화된 메쉬를 포함하고, 상기 제2 형태 메쉬는 구조화된 메쉬를 포함한다.

본 발명의 실시예에서, 상기 제1 형태 메쉬는 사면체 메쉬이고, 상기 제2 형태 메쉬는 다각기둥 메쉬이다.

본 발명의 실시예에서, 상기 제1 분할 영역 및 상기 제2 분할 영역에 각각 대응되는 제1 분할 영역 데이터 및 제2 분할 영역 데이터를 생성하는 것을 더 포함한다.

본 발명의 실시예에서, 상기 제1 분할 영역 데이터 및 상기 제2 분할 영역 데이터를 이용하여, 상기 반도체 소자에 대한 초기값 데이터를 생성하는 것을 더 포함한다.

상기 또 다른 과제를 해결하기 위한 본 발명의 컴퓨팅 시스템의 일 태양은 중앙처리장치, 상기 중앙처리장치의 연산에 의해, 순차적으로 적층된 제1 내지 제3 영역을 포함하고, 상기 제1 영역 및 제3 영역은 자성막을 포함하고, 상기 제2 영역은 비자성막을 포함하는 반도체 소자를 시뮬레이션하는 프로그램이 저장된 스토리지를 포함하되, 상기 프로그램은 상기 제1 내지 제3 영역의 구조 데이터를 입력받는 데이터 입력부와, 상기 데이터 입력부가 제공받은 상기 구조 데이터를 바탕으로 상기 제1 내지 제3 영역의 공간을 분할하여 상기 반도체 소자의 공간 구조 데이터를 생성하는 공간 이산화 생성부를 포함한다.

본 발명의 실시예에서, 상기 프로그램은 상기 공간 구조 데이터를 바탕으로 상기 반도체 소자의 공간 초기값 데이터를 계산하는 초기값 설정부와, 상기 공간 초기값 데이터를 바탕으로 상기 반도체 소자의 물리적 성질을 계산하는 솔버부를 더 포함한다.

본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

도 1은 본 발명의 일 실시예에 따른 반도체 소자 시뮬레이션 시스템의 블록도이다.
도 2 내지 도 9는 도 1의 공간 이산화 생성부의 기능을 설명하기 위한 도면들이다.
도 10은 도 1의 초기값 설정부를 구체적으로 설명하기 위한 도면이다.
도 11은 도 10의 기능을 설명하기 위한 도면이다.
도 12는 본 발명의 실시예에 따른 반도체 소자 시뮬레이션 시스템을 이용하여 모델링하는 자성 메모리 소자의 자기 터널 접합부를 나타내는 도면이다.
도 13 내지 도 15는 본 발명의 일 실시예에 따른 반도체 소자 시뮬레이션 방법을 설명하기 위한 도면들이다.
도 16는 본 발명의 실시예에 따른 반도체 소자 시뮬레이션 시스템이 채용된 컴퓨팅 시스템의 일 예이다.
도 17은 도 16의 컴퓨팅 시스템의 동작을 설명하기 위한 도면이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.

소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.

비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.

다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.

이하에서, 도 1 내지 도 11을 참조하여, 본 발명의 일 실시예에 따른 반도체 소자 시뮬레이션 시스템에 대해 설명한다.

도 1은 본 발명의 일 실시예에 따른 반도체 소자 시뮬레이션 시스템의 블록도이다. 도 2 내지 도 9는 도 1의 공간 이산화 생성부의 기능을 설명하기 위한 도면들이다. 도 10은 도 1의 초기값 설정부를 구체적으로 설명하기 위한 도면이다. 도 11은 도 10의 기능을 설명하기 위한 도면이다.

이하에서 설명되는 반도체 소자 시뮬레이션 시스템은 자성 메모리 소자(MRAM) 시뮬레이션 시스템으로 설명할 것이다, 하지만, 이에 제한되는 것은 아니며, 본 발명의 반도체 소자 시뮬레이션 시스템은 자성 메모리 소자 이외의 반도체 소자의 시뮬레시션에 사용될 수 있음은 물론이다.

도 1은 반도체 소자 시뮬레이션 시스템(1)에 포함되는 구성 부분과 구성 부분의 실행 결과로 나올 수 있는 결과를 도시한 것이다.

도 1을 참조하면, 반도체 소자 시뮬레이션 시스템(1)은 데이터 입력부(100), 공간 이산화 생성부(200), 초기값 설정부(300), 솔버부(400) 및 결과부(500)를 포함할 수 있다.

본 실시예에서 사용되는 '부(module)'라는 용어는 소프트웨어 또는 FPGA또는 ASIC과 같은 하드웨어 구성요소로 구현될 수 있다. 이 때 각 '부'는 어떤 역할들을 수행한다. 그렇지만 '부'는 소프트웨어 또는 하드웨어에 한정되는 의미는 아니다.

본 발명의 몇몇 실시예에서, '부'는 어드레싱할 수 있는 저장 매체에 있도록 구성될 수도 있고 하나 또는 그 이상의 프로세서들을 재생시키도록 구성될 수도 있다. 따라서, 일 예로서 '부'는 소프트웨어 구성요소들, 객체지향 소프트웨어 구성요소들, 클래스 구성요소들 및 태스크 구성요소들과 같은 구성요소들과, 프로세스들, 함수들, 속성들, 프로시저들, 서브루틴들, 프로그램 코드의 세그먼트들, 드라이버들, 펌웨어, 마이크로코드, 회로, 데이터, 데이터베이스, 데이터 구조들, 테이블들, 어레이들, 및 변수들을 포함할 수 있다.

구성요소들과 '부'들 안에서 제공되는 기능은 더 작은 수의 구성요소들 및 '부'들로 결합되거나 추가적인 구성요소들과 '부'들로 더 분리될 수 있다.

한편, 본 실시예에 따른 반도체 소자 시뮬레이션 시스템(1)은, 컴퓨팅 시스템(computing system)을 기반으로 동작될 수 있다. 즉, 본 실시예에 따른 반도체 소자 시뮬레이션 시스템(1)을 이루는 각 구성 요소는 컴퓨팅 시스템 상에서 동작되도록 구현될 수 있다. 이에 관한 보다 구체적인 설명은 후술하도록 한다.

반도체 소자(2)는 반도체 소자 시뮬레이션 시스템(1)의 시뮬레이션 대상이다.

반도체 소자(2)는 제1 영역(10)과 제2 영역(20)을 포함할 수 있다. 반도체 소자(2)는 제3 영역(30)을 더 포함할 수 있다. 반도체 소자(2)는 제1 내지 제3 영역(10, 20, 30)이 순차적으로 적층된 구조를 가질 수 있다. 제1 영역(10) 및 제3 영역(30)은 자성막을 포함할 수 있고, 제2 영역(20)은 비자성막을 포함할 수 있다. 반도체 소자(2)는 제1 내지 제3 영역(10, 20, 30)이 순차적으로 적층된 단순화된 구조로 도시되어 있지만, 설명의 편이성을 위한 것일 뿐, 이에 제한되는 것은 아니다. 도 1에 도시되어 있는 반도체 소자(2)의 구조는 예를 들어, 자성 메모리 소자 중 자기 터널 접합(MTJ, magnetic tunnel junction) 부분을 단순화하여 나타내고 있다.

반도체 소자(2) 중 제1 영역(10) 및 제3 영역(30)은 테이퍼(tapered) 형태일 수 있고, 제2 영역(20)은 넌테이퍼(non-tapered) 형태일 수 있다. 테이퍼 형태를 갖는 제1 영역(10) 및 제3 영역(30)은 자성막을 포함할 수 있고, 넌테이퍼 형태를 갖는 제2 영역(20)는 비자성막을 포함할 수 있다. 예를 들면, 제1 영역(10) 및 제3 영역(30)은 사다리꼴 모양이고, 구체적으로 등변 사다리꼴의 모양일 수 있다. 제2 영역(20)은 직사각형 모양일 수 있다. 자성 메모리 소자의 자기 터널 접합 부분은 자성막과 비자성막이 다층으로 적층되어 있는 구조를 가지고 있다(도 12 참조). 자기 터널 접합 부분 중 자성막은 일반적으로 화학적 식각이 잘 되지 않는 귀금속(noble metal)을 포함한다. 귀금속을 포함하는 자성막은 수직으로 식각이 잘 되지 않기 때문에, 패터닝을 한 후, 자성막의 측면은 기울어지게 된다. 이와 같은 현상을 시뮬레이션 대상이 되는 반도체 소자(2)에 반영한 것이다.

데이터 입력부(100)는 반도체 소자(2)의 구조 데이터를 입력받을 수 있다. 즉, 데이터 입력부(100)는 제1 영역(10) 및 제2 영역(20)을 포함하는 반도체 소자(2)의 구조 데이터를 입력받는다. 데이터 입력부(100)는 제3 영역(30)에 대한 구조 데이터를 더 입력받을 수 있다.

여기에서 반도체 소자(2)의 구조 데이터라 함은 예를 들어, 반도체 소자를 이루는 물질, 반도체 소자의 두께, 반도체 소자의 측면 기울기 등일 수 있다. 예를 들어, 반도체 소자(2) 중 제1 영역(10)에 있어서, 데이터 입력부(100)는 제1 영역(10)을 구성하는 물질, 제1 영역(10)의 두께, 제1 영역(10)과 제2 영역(20) 경계 부위의 폭, 제1 영역(10)의 측면 기울기 등을 입력받을 수 있다.

공간 이산화 생성부(200)는 데이터 입력부(100)가 입력받은 반도체 소자(2)의 구조 데이터를 이용하여, 반도체 소자(2)의 공간을 분할한다. 공간 이산화 생성부(200)에 관한 설명은 도 2 내지 도 9를 참조하여, 자세히 설명하도록 한다.

공간 이산화 생성부(200)는 입력받은 반도체 소자(2)의 구조 데이터를 이용하여 공간이 분할된 공간 구조(220)를 생성할 수 있다.

도 2 및 도 3을 참조하여, 공간 이산화 생성부(200)는 데이터 입력부(100)를 통해 입력받은 반도체 소자의 구조 데이터를 이용하여, 입력 데이터 구조(210)를 생성할 수 있다. 입력 데이터 구조(210)은 반도체 소자의 구조 데이터를 이용하여 형성하므로, 반도체 소자(2)의 구조와 실질적으로 동일한 모양을 가질 수 있다. 여기서 "동일한 모양"라 함은 반도체 소자를 일정한 비율로 확대시키거나 축소시킬 경우 입력 데이터 구조의 모양이 만들어지는 것을 의미한다.

입력 데이터 구조(210)는 반도체 소자의 제1 내지 제3 영역(10, 20, 30)에 대응되는 제1 내지 제3 비분할 영역(212, 214, 216)을 포함한다. 제1 내지 제3 비분할 영역(212, 214, 216)은 순차적으로 적층된 구조를 가지고 있다. 제1 비분할 영역(212)은 제1 면(212a) 및 제2 면(212b)를 포함하고, 제3 비분할 영역(216)은 제3 면(216a) 및 제4 면(216b)를 포함한다. 제1 비분할 영역(212)의 제2 면(212b)과 제3 비분할 영역(216)의 제3 면(216a) 사이에 개재되는 제2 비분할 영역(214)이 생성된다.

입력 데이터 구조(210)를 생성하는 것은 제1 비분할 영역(212) 및 제3 비분할 영역(216)이 동시에 생성된 후, 제2 비분할 영역(214)이 생성될 수 있다. 다시 말하면, 동시에 생성된 제1 비분할 영역(212) 및 제3 비분할 영역(216)의 공간이 분할된 후, 분할된 제1 비분할 영역(212) 및 제3 비분할 영역(216) 사이에 제2 비분할 영역(214)이 생성될 수 있다. 하지만, 입력 데이터 구조(210)를 생성하는 것은 이에 제한되는 것은 아니다. 즉, 제1 내지 제3 비분할 영역(212, 214, 216)이 동시에 생성될 수 있음은 물론이다.

입력 데이터 구조(210)의 공간을 분할하기 전에, 공간을 분할할 수 있는 메쉬에 대해서 설명한다.

도 4a를 참고하면, 사면체 메쉬는 비구조화된 메쉬(unstructured mesh) 중의 하나이다. 비구조화된 메쉬는 예를 들어, 사각 뿔대 또는 복잡한 형태의 3차원적인 구조체 등의 시뮬레이션 대상을 공간 이산화할 때 편리할 수 있다. 하지만, 비구조화된 메쉬는 꼭지점은 a, b, c 및 d에서 각각 필요한 식을 풀어주고, 이를 면과 부피로 확장시켜야 사면체에 관한 분석을 마칠 수 있다.

도 4b를 참고하면, 다각기둥 메쉬는 구조화된 메쉬(structured mesh) 중의 하나이다. 예를 들어, 구조화된 메쉬는 삼각 기둥 및 사각 기둥 중 하나일 수 있으나, 이에 제한되는 것은 아니다. 구조화된 메쉬는 3차원 형태의 시뮬레이션을 2차원 형태의 시뮬레이션으로 바꿔줄 수 있다. 도 4b에서, 꼭지점 i, j, k에서 각각 필요한 식을 풀어주고, 이를 i, j, k로 이뤄진 면으로 확장을 시켜주면 삼각 기둥에 관한 분석을 마칠 수 있다. 이는 i, j, k로 이뤄진 면과, i-1, j-1, k-1로 이뤄진 면이 서로 평행 관계에 있기 때문이다.

입력 데이터 구조(210)의 공간 이산화를 위해, 단위가 되는 메쉬를 정하고, 메쉬의 한 변의 길이를 정의해야 할 필요가 있다. 메쉬의 한 변의 길이는 반도체 시뮬레이션 시스템에 이미 저장되어 있은 물질 특성 값을 이용할 수 있다. 이와 같은 이미 저장된 데이터는 데이터 입력부(100)에 저장되어 있어, 입력받은 구조 데이터와 함께 공간 이산화 생성부(200)에 전달될 수도 있고, 공간 이산화 생성부(200) 내에 저장되어 있을 수도 있고, 데이터 입력부(100) 및 공간 이산화 생성부(200)가 아닌 별도의 시뮬레이션 시스템 내에 저장되어 있을 수도 있다. 또는, 메쉬의 한 변의 길이는 시뮬레이션이 되는 반도체 소자의 모양 및 시뮬레이션을 통해 얻고자 하는 결과에 따라 사용자가 임의적으로 조절할 수 있다.

도 1 내지 도 3, 도 5 내지 도 9를 참조하면, 공간 이산화 생성부(200)는 데이터 입력부(100)로부터 입력된 구조 데이터를 이용하여, 반도체 소자의 공간을 공간 구조로 분할할 수 있다. 다시 말하면, 공간 이산화 생성부(200)는 구조 데이터를 이용하여 입력 데이터 구조(210)를 분할할 수 있다.

공간 이산화 생성부(200)는 반도체 소자의 제1 영역(10)을 제1 형태 메쉬로 분할하고, 반도체 소자의 제2 영역(20)을 제1 형태 메쉬와 다른 제2 형태 메쉬로 분할할 수 있다. 구체적으로, 공간 이산화 생성부(200)는 입력 데이터 구조의 제1 비분할 영역(212)을 제1 형태 메쉬로 분할하여, 제1 분할 영역(232)을 생성할 수 있다. 공간 이산화 생성부(200)는 입력 데이터 구조의 제2 비분할 영역(214)을 제2 형태의 메쉬로 분할하여 제2 분할 영역(234)을 생성할 수 있다. 또한, 공간 이산화 생성부(200)는 반도체 소자의 제3 영역(30)을 제1 형태의 메쉬로 분할할 수 있고, 구체적으로, 입력 데이터 구조의 제3 비분할 영역(216)을 제1 형태의 메쉬로 분할하여 제3 분할 영역(236)을 생성할 수 있다. 공간 이산화 생성부(200)는 반도체 소자를 공간 분할하여 제1 내지 제3 분할 영역(232, 234, 236)을 포함하는 공간 구조(230)를 생성할 수 있다.

본 발명의 반도체 소자 시뮬레이션 시스템에서, 제1 형태 메쉬는 비구조화된 메쉬일 수 있고, 제2 형태 메쉬는 구조화된 메쉬일 수 있다. 예를 들어, 제1 형태 메쉬는 사면체 메쉬일 수 있고, 제2 형태 메쉬는 다각기둥 메쉬 구체적으로, 삼각기둥 메쉬 및 사각기둥 메쉬 중 하나일 수 있다.

본 발명의 반도체 소자 시뮬레이션 시스템에서, 공산 이산화 생성부(200)에 의해 분할되는 공간 구조(230)은 비구조화 메쉬와 구조화 메쉬로 구성될 수 있다.

도 1에서는 하나의 공간 이산화 생성부(200)가 공간 구조(230)를 생성하는 것으로 도시되었으나, 이에 제한되는 것은 아니다. 즉, 공간 이산화 생성부(200)는 제1 공간 생성부와 제2 생성부를 포함할 수 있다. 공간 이산화 생성부(200)에 포함된 제1 공간 생성부와 제2 공간 생성부는 지정된 각각의 영역을 분할하여 공간 구조(230)가 생성될 수 있다. 즉, 제1 이산화 생성부는 반도체 소자의 제1 및 제3 영역(10, 30)을 제1 형태 메쉬로 분할하여, 제1 및 제3 분할 영역(232, 236)을 생성할 수 있다. 이와 달리 제2 이산화 생성부는 반도체 소자의 제2 영역(20)을 제2 형태 메쉬로 분할하여 제2 분할 영역(234)을 생성할 수 있다. 제1 이산화 생성부 및 제2 이산화 생성부에 의해 생성된 제1 내지 제3 분할 영역(232, 234, 236)이 조합되어, 공간 구조(230)가 완성될 수 있다.

이하에서는 도 5 내지 도 9를 참고하여, 서로 다른 메쉬를 이용하여 반도체 소자의 공간을 분할하였을 때의 이점에 대해서 설명한다.

도 5 및 도 6은 반도체 소자(2)의 제1 내지 제3 영역(10, 20, 30)을 비구조화 메쉬로만 분할하였을 때를 나타내는 도면이다. 도 5 및 도 6에서 사용된 비구조화 메쉬는 사면체 메쉬이다.

도 5 및 도 6을 참조하면, 비구조화 메쉬로만 분할된 비구조화 메쉬 구조(1220)는 순차적으로 적층된 제1 내지 제3 비구조화 메쉬영역(1222, 1224, 1226)을 포함한다. 제1 비구조화 메쉬영역(1222)은 대향되는 제1 면(1222a) 및 제2 면(1222b)를 포함하고, 제3 비구조화 메쉬 영역(1226)은 대향되는 제3 면(1226a) 및 제4 면(1226b)를 포함한다. 제1 비구조화 메쉬 영역의 제2 면(1222b) 및 제3 비구조화 메쉬 영역의 제3 면(1226a)은 비구조화 메쉬에 의해 역시 분할된다. 따라서, 제1 비구조화 메쉬 영역의 제2 면(1222b) 및 제3 비구조화 메쉬 영역의 제3 면(1226a)에는 사면체 메쉬에 의해 분할된 제1 표면 메쉬 구조 및 제2 표면 메쉬 구조가 생성된다.

도 6에서, 실선은 제1 비구조화 메쉬 영역의 제2 면(1222b)에 생성된 제1 표면 메쉬 구조이고, 점선은 제3 비구조화 메쉬 영역의 제3 면(1226a)에 생성된 제2 표면 메쉬 구조이다. 도 6을 참조하면, 제1 표면 메쉬 구조 및 제2 표면 메쉬 구조는 모두 삼각형이 조합되어 형성된 사각형의 모양을 가지고 있다. 하지만, 제1 표면 메쉬 구조 및 제2 표면 메쉬 구조를 각각 이루는 삼각형은 전체적으로 중첩되지 못하고 있다.

도 7 및 도 8은 반도체 소자(2)의 제1 내지 제3 영역(10, 20, 30)을 제1 형태 메쉬와 제1 형태 메쉬와 다른 제2 형태 메쉬로 분할하였을 때를 나타내는 도면이다. 예를 들어, 제1 형태 메쉬는 비구조화 메쉬이고, 제2 형태 메쉬는 구조화 메쉬일 수 있다.

도 7 및 도 8을 참조하면, 공간 구조(230)는 순차적으로 적층된 제1 내지 제3 분할 영역(232, 234, 236)을 포함한다. 제1 분할 영역(232)은 대향되는 제1 면(232a) 및 제2 면(232b)를 포함하고, 제3 분할 영역(236)은 대향되는 제3 면(236a) 및 제4 면(236b)를 포함한다. 제1 분할 영역의 제2 면(232b) 및 제3 분할 영역의 제3 면(236a)은 제1 형태 메쉬에 의해 역시 분할된다. 따라서, 제1 분할 영역의 제2 면(222b) 및 제3 분할 영역의 제3 면(226a)에는 제1 형태 메쉬에 의해 분할된 제3 표면 메쉬 구조 및 제4 표면 메쉬 구조가 생성된다.

도 8에서, 실선은 제1 분할 영역의 제2 면(232b)에 생성된 제3 표면 메쉬 구조임과 동시에, 제3 분할 영역의 제3 면(236a)에 생성된 제4 표면 메쉬 구조이다. 도 8을 참조하면, 제3 표면 메쉬 구조 및 제4 표면 메쉬 구조는 동일한 모양을 가지고 있어, 하나의 표면 메쉬 구조만이 있는 것처럼 도시된다. 즉, 제3 표면 메쉬 구조의 모양 및 제4 표면 메쉬 구조의 모양은 전체적인 모양이 동일하여 전체적으로 중첩될 수 있다.

제3 표면 메쉬 구조의 모양 및 제4 표면 메쉬 구조의 모양이 전체적으로 중첩될 수 있는 이유에 대해서, 도 9를 참조하여 설명한다.

도 7 및 도 9를 참조하면, 제2 분할 영역(234)은 구조화된 메쉬에 의해 공간 이산화가 되어 있어, 제2 분할 영역(234)에 포함되는 하나의 셀(234-1)은 기둥 모양, 예를 들어, 삼각기둥 모양을 갖는다. 제2 분할 영역(234)에 포함되는 하나의 셀(234-1)의 상하에는 각각 제1 분할 영역(232)에 포함되는 하나의 셀(232-1) 및 제3 분할 영역(236)에 포함되는 하나의 셀(236-1)이 생성되어 있다. 시뮬레이션을 하기 위해서는 각각의 셀은 최인접하는 셀과 면을 공유해야 하기 때문에, 도 9와 같은 모양이 나오게 된다. 도 9의 구조체를 제1 분할 영역(232)에 포함되는 하나의 셀(232-1)의 꼭지점 중 제2 분할 영역(234)에 포함되는 하나의 셀(234-1)과 만나지 않는 꼭지점에서 바라보면, 평면적인 삼각형만이 보이게 된다. 이와 같은 이유에 의해, 제3 표면 메쉬 구조의 모양 및 제4 표면 메쉬 구조의 모양이 전체적으로 중첩된다.

도 9에서, 제2 분할 영역(234)에 포함되는 하나의 셀(234-1)의 모양은 삼각 기둥 즉, 프리즘 모양일 것으로 도시되나, 이에 제한되는 것은 아니다. 즉, 제2 분할 영역(234)에 포함되는 하나의 셀(234-1)의 모양은 사각 기둥일 수 있음은 물론이다. 제2 분할 영역(234)에 포함되는 하나의 셀(234-1)의 모양이 사각 기둥일 경우, 제2 분할 영역(234)의 하나의 셀과 면이 접하는 제1 분할 영역(232) 및 제3 분할 영역(236)에 포함되는 셀은 두 개일 수 있다.

본 발명의 실시예에 따른 반도체 소자 시뮬레이션 시스템에서, 반도체 소자는 자성 메모리 소자일 경우로 설명하고 있다. 공간 이산화 생성부(200)는 반도체 소자의 제1 영역(10) 및 제3 영역(30)에 해당하는 자성 영역을 비구조화된 메쉬로 분할하고, 제2 영역(20)에 해당하는 비자성 영역을 구조화된 메쉬로 분할하여 제2 공간 구조(230)를 생성할 수 있다.

자성 메모리 소자를 시뮬레이션하기 위해서는 비자성 영역을 사이에 둔 자성 영역 사이의 양자 역학적인 계산이 필수적일 수 있다. 이와 같은 양자 역학적인 계산을 위해, 비자성 영역을 사이에 두고 서로 마주보는 메쉬가 전체적으로 중첩되는 것이 계산에 편리하다. 이에 대한 설명은 이후에 다시 설명하도록 한다.

도 1 내지 도 3 및 도 7를 참조하면, 공간 이산화 생성부(200)는 데이터 입력부(100)로부터 입력된 구조 데이터를 이용하여, 반도체 소자(2)의 전체 공간을 분할할 수 있다. 공간 이산화 생성부(200)는 반도체 소자(2)의 공간 전체를 이산 공간(discretized space) 갖는 공간 구조(230)로 분할할 수 있다.

공간 이산화 생성부에 의해 분할되는 이산 공간은 비구조화된 메쉬와 구조화된 메쉬를 포함할 수 있다. 구체적으로, 이산 공간에서, 제1 및 제3 분할 영역(232, 236)은 비구조화 메쉬로 공간이 분할되어 있지만, 제2 분할 영역(234)은 구조화 메쉬로 공간이 분할되어 있다. 따라서, 이산 공간은 비구조화된 메쉬로 공간이 분할된 영역과 구조화된 메쉬로 공간이 분할된 영역을 모두 포함하고 있다.

도 2및 도 7을 참조하여, 공간 이산화 생성부(200)는 반도체 소자의 공간을 분할한 공간 구조 데이터를 생성할 수 있다. 공간 이산화 생성부(200)가 제1 공간 생성부 및 제2 공간 생성부를 포함하고 있으면, 제1 공간 생성부 및 제2 공간 생성부는 각각 반도체 소자의 공간을 분할한 제1 공간 구조 데이터 및 제2 공간 구조 데이터를 생성할 수 있다. 제1 공간 생성부 및 제2 공간 생성부에 의해 생성된 데이터를 조합하여, 공간 구조 데이터가 완성될 수 있다.

공간 구조 데이터는 반도체 소자의 공간 전체, 즉, 입력 데이터 구조를 공간 분할하여 생성된 공간 구조(230)에 관한 데이터이다. 공간 구조 데이터는 많은 파라미터(parameter)를 포함할 수 있고, 예를 들어, 공간 구조(230)에 대한 초기화 시간(initial time), 노드의 수(number of node), 요소의 수(number of element), 면의 수(number of face), 물질 상수 및 꼭지점의 좌표 등을 포함할 수 있다.

본 발명의 실시예에 따른 반도체 소자 시뮬레이션 시스템에서, 공간 이산화 생성부(200)는 공간 구조 데이터를 저장할 수 있는 부분을 포함하는 것으로 설명한다. 하지만, 이에 제한되는 것은 아니며, 공간 이산화 생성부(200) 이외의 장소에 공간 구조 데이터를 저장할 수 있는 공간이 있을 수 있음은 물론이다.

도 10 및 도 11을 참조하여, 초기값 설정부(initialization module, 300)은 공간 이산화 생성부(200)로부터 공간 구조 데이터를 제공받을 수 있다. 초기값 설정부(300)는 제공받은 공간 구조 데이터를 계산하여, 공간 구조(230)에 대한 공간 초기값 데이터를 생성할 수 있다.

초기값 설정부(300)는 제1 계산 프로세서(310) 및 제2 계산 프로세서(320)를 포함할 수 있다. 제1 계산 프로세서(310) 및 제2 계산 프로세서는 공간 이산화 생성부(200)로부터 공간 구조 데이터를 각각 제공받아, 공간 초기값 데이터를 각각 생성할 수 있다. 제1 계산 프로세서(310) 및 제2 계산 프로세서(320)을 구분한 것은 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.

본 발명의 반도체 소자 시뮬레이션 시스템에서, 제2 계산 프로세서(320)은 예를 들어, 층간 교환 커플링(Interlayer Exchange Coupling, IEC) 계산 프로세서 및 스핀 전달 토크(Spin Transfer Torque, STT) 계산 프로세서를 포함할 수 있다. 제1 계산 프로세서(310)은 비등방성 에너지(Anisotropic Energy) 계산 프로세서, 교환 장(Exchange Field) 계산 프로세서, 정자기장(Magnetostatic Field) 계산 프로세서 및 오스테드장(Oersted Field) 계산 프로세서를 포함할 수 있다.

초기값 설정부(300)에 포함되는 제1 계산 프로세서(310) 및 제2 계산 프로세서(320)는 공간 이산화 생성부(200)로부터 각각 제공받은 공간 구조 데이터를 이용하여 병렬적으로 계산을 할 수 있으나, 이에 제한되는 것은 아니다.

도 10 및 도 11을 참조하여, 솔버(solver, 400)는 초기값 설정부(300)로부터 제공받은 공간 초기값 데이터를 이용하여 반도체 소자의 물리적인 성질을 계산할 수 있다. 구체적으로, 솔버부(400)는 제1 계산 프로세서(310)로부터 계산된 공간 초기값 데이터 및 제2 계산 프로세서(320)로부터 계산된 공간 초기값 데이터를 초기값 설정부(300)로부터 제공을 받는다. 솔버부(400)는 제공받은 공간 초기값 데이터를 이용하여 반도체 소자의 모델링에 필요한 수식을 풀어줌으로써, 반도체 소자의 물리적 성질을 계산할 수 있다. 반도체 소자의 모델링에 필요한 수식은 예를 들어, Landau-Lifshitz-Gilbert(LLG) 수식일 수 있고, Landau-Lifshitz-Gilbert 수식을 이용하여 반도체 소자의 자화(magnetization)을 계산할 수 있다.

이하에서, 데이터 입력부(100)로부터 입력받는 데이터가 자성 메모리 소자 중 자기 터널 접합(MTJ, magnetic tunnel junction) 부분일 경우를 가정하여 설명한다. 또한, 초기값 설정부(300)에서 계산하는 것은 유효 자기장이고, 솔버부(400)에서 계산하는 것은 Landau-Lifshitz-Gilbert 수식인 것을 가정하여 설명한다.

솔버부(400)에서 계산되는 Landau-Lifshitz-Gilbert 수식은 아래의 수학식 1 및 수학식 2와 같다.

여기에서, Ms는 포화 자화(saturation magnetization)이고, γ는 전자의 자기 회전비(electron gyromagnetic ratio)이고, λ는 현상학적 감쇠 상수(phenomenological damping parameter)이고, γ'은 섭동 항(precessional term)이다. 반도체 소자의 자화(magnetization M)을 계산하기 위해서는 유효 자기장인 H_eff를 구할 필요가 있다.

유효 자기장인 H_eff를 나타내는 식은 다음의 수학식 3과 같을 수 있다.

수학식 3에 포함되어 있는 항 중, H_IEC항을 제외한 나머지 항은 초기값 설정부(300)에 포함된 제1 계산 프로세서(310)에서 계산할 수 있다. 하지만, 수학식 3에 포함되어 있는 항 중, H_IEC항은 초기값 설정부(300)에 포함된 제2 계산 프로세서(320)에서 계산할 수 있다. 제2 계산 프로세서(320)는 서로 다른 형태의 메쉬를 포함하는 공간 구조(도 7 및 도 8 참조)를 이용하여, H_IEC 항을 보다 정확하게 계산한다. 제2 계산 프로세서(320)에 포함된 층간 교환 커플링 계산 프로세서 및 스핀 전달 토크 계산 프로세서에서 계산하는 층간 교환 커플링 및 스핀 전달 토크는 비자성 영역을 사이에 둔 두 자성 영역 사이의 양자적 상호 작용(Quantum Interaction)을 계산해야 하는 물리 모델이다. 이와 같은 층간 교환 커플링 및 스핀 전달 토크를 풀기 위해서, 메쉬로 분할된 공간 구조에서, 페어 셀(pair cell) 사이의 거리, 페어 셀이 마주보는 면적 및 페어 셀의 자화 방향의 차이를 알아야 한다. 따라서, 층간 교환 커플링 및 스핀 전달 토크 등을 계산하는 제2 계산 프로세서(320)는 도 9와 같이 마주보는 셀이 정렬되어 있는 공간 구조를 이용할 경우, 편리하게 계산할 수 있다. 공간 구조를 이용하게 되면, 메쉬로 분할된 마주보는 자성 영역에서 페어 셀을 찾고, 서로 마주보는 면적 등을 따로 계산할 필요가 없기 때문이다. 비구조화 메쉬 구조의 표면 구조 메쉬와 본 발명의 실시예에 따른 공간 구조의 표면 메쉬가 각각 도시되어 있는 도 6 및 도 8을 비교하면 명확히 이해할 수 있다.

결과부(500)는 솔버부(400)에서 계산한 결과를 제공받아 출력하는 부분이다. 즉, 결과부(500)는 솔버부(400)에서 제공받은 계산한 결과 등을 그래프 또는 데이터 매트릭스 형태 등으로 출력할 수 있다.

도 12는 본 발명의 일 실시예에 따른 반도체 소자를 도시한 도면이다.

도 12는 본 발명의 실시예에 따른 반도체 소자 시뮬레이션 시스템을 이용하여 모델링된 반도체 소자, 구체적으로 자성 메모리 소자의 자기 터널 접합부를 나타내는 도면이다.

도 12를 참조하면, 자성 메모리 소자(600)은 고정층(pinned layer, 610, 620, 630, 640, 650), 터널 배리어층(tunnel barrier layer, 660) 및 자성 자유층(free layer, 670)를 포함한다. 고정층은 제1 자성 고정층(630) 및 제2 자성 고정층(610)과, 제1 및 제2 비자성 고정층(620, 640)과, 고정 경계층(650)을 포함할 수 있다. 예를 들어, 제1 자성 고정층(630)은 강자성체(ferromagnetic) 물질을 포함할 수 있고, 제2 자성 고정층(610)은 반자성체(antiferromagnetic) 물질을 포함할 수 있다. 제1 및 제2 비자성 고정층(620)은 예를 들어, 금속 등의 비자성 물질을 포함할 수 있다. 자성 자유층(670)은 예를 들어, 강자성체(ferromagnetic) 물질을 포함할 수 있다.

도 12에서 도시되는 자성 메모리 소자의 자기 터널 접합부의 구조는 본 발명의 설명을 위한 것일 뿐, 이에 제한되는 것은 아니다.

도 1, 도 2, 도 7, 도 8, 도 13 내지 도 15를 참조하여, 본 발명의 일 실시예에 따른 반도체 소자 시뮬레이션 방법에 대해서 설명한다.

도 13 내지 도 15는 반도체 소자 시뮬레이션 방법을 설명하기 위한 중간 단계 도면들이다. 구체적으로, 도 13 내지 도 15는 도 7에서 나타내는 서로 다른 메쉬를 포함하는 이산 공간을 갖는 공간 구조를 생성하는 방법에 대해 설명한다.

도 1을 참조하여, 제1 영역(10) 및 제2 영역(20)을 포함하는 반도체 소자(2)의 구조 데이터를 입력받을 수 있다. 반도체 소자(2)는 제3 영역(30)을 더 포함할 수 있고, 제1 내지 제3 영역(10, 20, 30)이 순차적으로 적층된 반도체 소자(2)의 구조 데이터를 입력받을 수 있다.

도 13을 참조하면, 입력받은 구조 데이터를 이용하여, 제1 비분할 영역(212) 및 제3 비분할 영역(216)을 생성할 수 있다. 제1 비분할 영역(212)은 제1 면(212a) 및 제2 면(212b)를 포함하고, 제3 비분할 영역(216)은 제3 면(216a) 및 제4 면(216b)를 포함한다. 제1 비분할 영역의 제2 면(212b) 및 제3 비분할 영역의 제3 면(216a)는 서로 마주보고 있다.

도 14를 참조하면, 제1 비분할 영역(212) 및 제3 비분할 영역(216)은 제1 형태 메쉬로 분할되어, 제4 분할 영역(232) 및 제6 분할 영역(234)이 각각 생성될 수 있다. 즉, 반도체 소자의 제1 영역(10) 및 제3 영역(30)은 제1 형태 메쉬로 분할될 수 있다. 도 8에서 도시된 것과 같이, 제1 분할 영역의 제2 면(232b) 및 제3 분할 영역의 제3 면(236b)에 각각 생성된 제3 표면 메쉬 구조 및 제4 표면 메쉬 구조는 전체적으로 중첩되어, 하나의 구조와 같을 수 있다.

도 15를 참조하면, 입력받은 구조 데이터를 이용하여, 제1 분할 영역(232)과 제3 분할 영역(234) 사이에 제2 비분할 영역이 생성될 수 있다. 제2 비분할 영역(214)은 제1 분할 영역의 제2 면(232b) 및 제3 분할 영역의 제3 면(236b) 사이에 생성될 수 있다. 도 7을 참조하여, 제2 비분할 영역을 제1 형태 메쉬와 다른 제2 형태 메쉬로 분할하여, 제2 분할 영역(234)이 생성될 수 있다. 즉, 반도체 소자의 제2 영역(20)은 제2 형태 메쉬로 분할될 수 있다. 이를 통해, 반도체 소자는 분할되어, 제1 형태 메쉬와 제2 형태 메쉬가 혼합된 공간 구조(230)가 생성될 수 있다.

본 발명의 반도체 소자 시뮬레이션 방법에 대한 설명에서, 제1 형태 메쉬는 비구조화된 메쉬이고, 제2 형태 메쉬는 구조화된 메쉬일 수 있다. 비구조화된 메쉬는 예를 들어, 사면체 메쉬일 수 있고, 구조화된 메쉬는 예를 들어, 다각기둥 메쉬, 구체적으로 삼각기둥 메쉬 또는 사각기둥 메쉬일 수 있다.

본 발명의 반도체 소자 시뮬레이션 방법에 대한 설명에서, 제1 영역(10) 및 제3 영역(30)은 자성물질을 포함하는 자성막 영역일 수 있고, 제2 영역(20)은 비자성 물질을 포함하는 비자성막 영역일 수 있다.

도 1, 도 2 및 도 7을 참조하여, 제1 형태 메쉬로 분할된 제1 분할 영역(232) 및 제3 분할 영역(234)에 대응되는 제1 및 제3 분할 영역 데이터와, 제2 형태 메쉬로 분할된 제2 분할 영역(234)에 대응되는 제2 분할 영역 데이터가 생성될 수 있다. 즉, 제1 내지 제3 분할 영역 데이터가 합쳐진 공간 구조 데이터가 생성될 수 있다.

도 1 및 제 2를 참조하면, 제1 내지 제3 분할 영역 데이터를 이용하여, 반도체 소자(2)에 대한 초기값 데이터가 계산되고, 생성될 수 있다. 즉, 제공받은 공간 구조 데이터를 이용하여, 반도체 소자에 대한 공간 초기값 데이터가 생성될 수 있다.

이하, 도 16 및 도 17을 참조하여, 본 발명의 실시예에 따른 반도체 소자 시뮬레이션 시스템이 채용된 컴퓨팅 시스템 및 그 동작에 대해 설명하도록 한다.

도 16는 본 발명의 실시예에 따른 반도체 소자 시뮬레이션 시스템이 채용된 컴퓨팅 시스템의 일 예이다. 도 17은 도 16의 컴퓨팅 시스템의 동작을 설명하기 위한 도면이다.

먼저, 도 16을 참고하면, 앞서 설명한 본 발명의 실시예에 따른 반도체 소자 시뮬레이션 시스템(예를 들어, 도 1의 1)은 예를 들어, 소프트웨어(software) 등으로 구현되어 도시된 것과 같은 컴퓨팅 시스템(1001)에 채용될 수 있다.

도 16을 참조하면, 컴퓨팅 시스템(1001)은 중앙처리장치(Central Processing Unit, 1000), AGP 장치(Accelerated Graphics Port, 1010), 메인 메모리(1100), 스토리지(예컨대, SSD, HDD 등, 1040), 버스(1020), 키보드 컨트롤러(1060), 및 프린터 컨트롤러(1050) 등을 포함할 수 있다. 도 16에서, 컴퓨팅 시스템(1001)에 포함되는 구성 요소로써 앞서 설명한 구성 요소들만을 도시하였으나, 본 발명이 이에 제한되는 것은 아니며, 컴퓨팅 시스템(1001)에 포함되는 구성 요소들은 얼마든지 더 추가되거나, 도 16에 도시된 구성에서 생략될 수 있다.

도 16에 도시된 컴퓨팅 시스템(1001)은 반도체 소자 시뮬레이션에 이용되는 사무용 컴퓨터 또는 노트북 컴퓨터 등의 블록도일 수 있다. 그러나 본 발명이 이에 제한되는 것은 아니며, 컴퓨팅 시스템(1001)의 예시는 얼마든지 변형될 수 있다.

컴퓨팅 시스템(1001)에서 중앙처리장치(1000), AGP 장치(1010), 메인 메모리(1100), 스토리지(1040), 키보드 컨트롤러(1060), 프린터 컨트롤러(1050), 및 각종 주변 장치들 등은 버스(1020)에 접속될 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니며, 버스(1020)는 중앙처리장치(1000)에 포함된 형태로 변형될 수도 있다.

AGP(1010)는 3차원 그래픽 표현을 빠르게 구현할 수 있게 해주는 버스 규격일 수 있으며, AGP 장치(1010)에는 모니터 이미지를 재생하는 비디오 카드 등이 포함될 수 있다.

중앙처리장치(1000)는 컴퓨팅 시스템(1001)의 구동에 필요한 각종 연산을 수행하고, 또한 OS 및 응용 프로그램을 실행할 수 있다.

메인 메모리(1100)는 스토리지(1040)로부터 중앙처리장치(1000)의 동작을 수행하는데 필요한 데이터를 로딩하여 저장할 수 있다. 이러한 메인 메모리(1100)를 구현하는 메모리의 예시로는, DRAM(Random Access Memory)을 들 수 있으나, 본 발명이 이러한 예시에 제한되는 것은 아니다.

스토리지(1040)는 데이터 등을 저장하는 대용량 데이터 저장 장치로서, 예를 들어, HDD, SSD 등 컴퓨터로 판독 가능한 기록 매체로 구현될 수 있으나, 본 발명이 이러한 예시에 제한되는 것은 아니다. 또한, 본 실시예에 따른 컴퓨팅 시스템(1001)에서는 스토리지(1040)가 버스(1020)에 접속되는 구조를 도시하고 있으나, 본 발명이 이에 제한되는 것은 아니며, 스토리지(1040)가 중앙처리장치(1000)에 직접 연결되는 구조로 변형될 수도 있다.

본 실시예에 따른 컴퓨팅 시스템(1001)이 예를 들어, 소프트웨어 등으로 구현된 본 발명의 실시예에 따른 반도체 소자 시뮬레이션 시스템을 채용할 경우, 반도체 소자 시뮬레이션 시스템은 예를 들어, 스토리지(1040)에 도시된 것과 같이 저장될 수 있다.

구체적으로, 스토리지(1040)에는 본 발명의 실시예에 따른 반도체 소자 시뮬레이션 시스템을 구성하는 데이터 입력부(100), 공간 이산화 생성부(200), 초기값 설정부(300), 솔버부(400) 및 결과부(500)가 각각 모듈 별로 구현되어 저장되어 있을 수 있다.

이렇게 스토리지(1040)에 저장된 각 부(100~500)는 예를 들어, 메인 메모리(1100)에 로딩되어 중앙처리장치(1000)에 의해 처리됨으로써, 반도체 소자 시뮬레이션 시스템의 최종 산물인 그래프 또는 데이터 매트릭스가 출력될 수 있다.

이하, 도 17을 참조하여, 이러한 동작에 대해 보다 구체적으로 설명하도록 한다. 도 17을 통해, 입력받은 반도체 소자의 구조 데이터를 바탕으로, 반도체 소자의 공간을 분할하는 것에 대해서만 도시한다. 도 17에서 설명하는 동작은 설명을 위한 일 예이므로, 컴퓨팅 시스템(1001)의 동작이 이것에 의해서 제한되는 것은 아니다.

이하에서, 제1 내지 제3 비분할 영역(212, 214, 216)은 제1 내지 제3 비분할 영역(212, 214, 216)의 공간 구조 데이터를 포함한다. 또한, 제1 내지 제3 분할 영역(232, 234, 236)은 제1 내지 제3 분할 영역(232, 234, 236)의 공간 구조 데이터를 포함하는 의미이다.

도 17을 참고하면, 스토리지(1040)에 저장된 데이터 입력부(100) 및 공간 이산화 생성부(200)가 중앙처리장치(1000)에 의해 처리되기 위해, 메인 메모리(1100)에 로드된다(S10). 데이터 입력부(100)은 예를 들어, 도 14의 키보드 컨트롤러(1060)을 통해 입력된 반도체 소자의 구조 데이터가 입력되어 있을 수 있다. 이어서, 중앙처리장치(1000)는 데이터 입력부(100)에 포함된 자성막을 포함하는 제1 영역에 대한 구조 데이터와, 자성막을 포함하는 제3 영역에 대한 구조 데이터를 입력으로 공간 이산화 생성부(200)에 구현된 프로시저를 수행함으로써, 제1 비분할 영역(212) 및 제3 비분할 영역(216)을 생성한다(S12). 그리고, 이렇게 생성된 제1 비분할 영역(212) 및 제3 비분할 영역(216)은 메인 메모리(1100)에서 스토리지(1040)으로 이동되어 저장된다(S14).

다음, 생성된 제1 비분할 영역(212) 및 제3 비분할 영역(216)과 공간 이산화 생성부(200)이 중앙처리장치(1000)에 의해 처리되기 위해 메인 메모리(300)에 로드된다(S16). 이어서, 중앙처리장치(1000)는 생성된 제1 비분할 영역(212) 및 제3 비분할 영역(216)을 입력으로 공간 이산화 생성부(200)에 구현된 프로시저를 수행함으로써, 각각 제1 분할 영역(232) 및 제2 분할 영역(236)을 생성한다(S18). 그리고, 이렇게 생성된 제1 분할 영역(232) 및 제3 분할 영역(236)은 메인 메모리(1100)에서 스토리지(1040)로 이동되어 저장된다(S20).

다음, 데이터 입력부(100)와 공간 이산화 생성부(200)가 중앙처리장치(1000)에서 처리되기 위해 메인 메모리(1100)에 로드된다(S22). 이어서, 중앙처리장치(1000)는 데이터 입력부(100)에 포함된 비자성막을 포함하는 제2 영역에 대한 구조 데이터를 입력으로 공간 이산화 생성부(200)에 구현된 프로시저를 수행함으로써, 제2 비분할 영역(214)을 생성한다(S24). 그리고, 이렇게 생성된 제2 비분할 영역(214)은 메인 메모리(1100)에서 스토리지(1040)로 이동되어 저장된다(S26).

다음, 생성된 제1 분할 영역(232), 제2 비분할 영역(214) 및 제3 분할 영역(236)과, 공간 이산화 생성부(200)가 중앙처리장치(1000)에서 처리되기 위해 메인 메모리(1100)에 로드된다(S28). 이어서, 중앙처리장치(1000)는 생성된 제1 분할 영역(232), 제2 비분할 영역(214) 및 제3 분할 영역(236)을 입력으로 공간 이산화 생성부(200)에 구현된 프로시저를 수행함으로써, 제2 분할 영역(234)을 생성한다(S30). 그리고, 이렇게 생성된 제2 분할 영역(234)은 메인 메모리(1100)에서 스토리지(1040)로 이동되어 저장된다(S32).

다음, 생성된 제1 내지 제3 분할 영역(232, 234, 236)과 초기값 설정부(300)가 중앙처리장치(1000)에서 처리되기 위해 메인 메모리(1100)에 로드된다. 이어서, 중앙처리장치(1000)는 생성된 제1 내지 제3 분할 영역(232, 234, 236)을 입력으로 초기값 설정부(300)에 구현된 프로시저를 수행함으로써, 반도체 소자의 공간 초기값 데이터를 생성한다. 그리고, 이렇게 생성된 반도체 소자의 공간 초기값 데이터는 메인 메모리에서 스토리지(1040)로 이동되어 저장된다.

이 후, 상기와 같은 과정을 통해, 중앙처리장치(1000)는 생성된 생성된 공간 초기값 데이터를 입력으로 솔버부(400)에 구현된 프로시저를 수행함으로써, 반도체 소자의 물리적 성질값(예를 들어, 자기 이력 곡선)을 생성한다.

본 발명의 실시예에 따른 반도체 소자 시뮬레이션 방법을 구현하기 위한 프로그램을 기록한 기록 매체에 대해 설명한다.

본 발명의 실시예에 따른 반도체 소자 시뮬레이션 방법을 구현하기 위한 프로그램을 기록한 기록 매체는 예를 들어, 컴퓨터 하드 디스크, 플로피 디스크, 3. 5 인치 디스크, 컴퓨터 스토리지 테이프, 자기 드럼(magnetic drums), SRAM 셀, DRAM 셀, 전기적으로 지울 수 있는 셀(EEPROM cell, EPROM cell, flash cell), 비휘발성 셀, 강유전체 메모리, 강자성체 메모리, 콤팩트 디스크(CD), 레이저 디스크, 광학 디스크일 수 있으나, 이에 제한되는 것은 아니다. 즉, 컴퓨터를 이용하여 읽을 수 있는 저장 매체는 무엇이든지 될 수 있음은 물론이다.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

1: 반도체 소자 시뮬레이션 시스템 2: 반도체 소자
100: 데이터 입력부 200: 공간 이산화 생성부
210: 입력 데이터 구조 230: 분할된 공간 구조
300: 초기값 설정부 400: 솔버부
500: 결과부

Claims

제1 영역과 제2 영역을 포함하는 반도체 소자의 구조 데이터를 입력받는 데이터 입력부; 및
상기 구조 데이터를 이용하여 상기 반도체 소자의 공간을 분할하되, 상기 제1 영역을 비구조화된 메쉬(unstructured mesh)로 분할하고, 상기 제2 영역을 구조화된 메쉬(structured mesh)로 분할하는 공간 이산화(spatial discretization) 생성부를 포함하는 반도체 소자 시뮬레이션 시스템.
삭제
제1 항에 있어서,
상기 비구조화된 메쉬는 사면체(tetrahedron) 메쉬이고, 상기 구조화된 메쉬는 다각기둥 메쉬인 반도체 소자 시뮬레이션 시스템.
제3 항에 있어서,
상기 구조화된 메쉬는 삼각기둥 메쉬 및 사각기둥 메쉬 중 하나인 반도체 소자 시뮬레이션 시스템.
제1 항에 있어서,
상기 제1 영역은 자성막을 포함하고, 상기 제2 영역은 비자성막을 포함하는 반도체 소자 시뮬레이션 시스템.
제1 항에 있어서,
상기 반도체 소자는 제3 영역을 더 포함하고,
상기 반도체 소자는 상기 제1 내지 제3 영역이 순차적으로 적층되어 있고, 상기 제3 영역은 상기 비구조화된 메쉬로 분할되는 것을 포함하는 반도체 소자 시뮬레이션 시스템.
제6 항에 있어서,
상기 공간 이산화 생성부는 상기 제1 내지 제3 영역을 분할하여, 각각 제1 내지 제3 분할 영역을 생성하는 것을 더 포함하고,
상기 제1 분할 영역의 제1 면과 상기 제3 분할 영역의 제2 면은 서로 대향되고,
상기 제2 면 및 제3 면에, 상기 비구조화된 메쉬에 의해 분할된 제1 표면 메쉬 구조 및 제2 표면 메쉬 구조가 각각 생성되고,
상기 제1 표면 메쉬 구조의 모양 및 상기 제2 표면 메쉬 구조의 모양은 전체적으로 중첩되는 반도체 소자 시뮬레이션 시스템.
제6 항에 있어서,
상기 제1 영역 및 상기 제3 영역은 자성막을 포함하고, 상기 제2 영역은 비자성막을 포함하는 반도체 소자 시뮬레이션 시스템.
삭제
제1 항에 있어서,
상기 공간 이산화 생성부는 상기 반도체 소자의 공간을 분할한 공간 구조(spatial scheme) 데이터를 생성하는 것을 포함하는 반도체 소자 시뮬레이션 시스템.
제10 항에 있어서,
상기 공간 구조 데이터를 상기 공간 이산화 생성부로부터 제공받고,
제공받은 상기 공간 구조 데이터를 계산하여 공간 초기값 데이터를 생성하는 초기값 설정부를 더 포함하는 반도체 소자 시뮬레이션 시스템.
제11 항에 있어서,
상기 반도체 소자는 자성 메모리 소자이고,
상기 초기값 설정부는 층간 교환 커플링(Interlayer Exchange Coupling) 계산 프로세서와 스핀 전달 토크(Spin Transfer Torque) 계산 프로세서를 포함하는 반도체 소자 시뮬레이션 시스템.
제11 항에 있어서,
상기 공간 초기값 데이터를 이용하여 상기 반도체 소자의 물리적 성질을 계산하는 솔버(solver)부를 더 포함하는 반도체 소자 시뮬레이션 시스템.
테이퍼 형태의 자성 영역과, 넌테어퍼(non-tapered) 형태의 비자성 영역을 포함하는 자성 메모리 소자의 구조 데이터를 입력받는 데이터 입력부; 및
상기 구조 데이터를 이용하여 상기 자성 메모리 소자의 공간을 분할하되, 상기 자성 영역을 비구조화된 메쉬로 분할하고, 상기 비자성 영역을 구조화된 메쉬로 분할하는 공간 이산화 생성부를 포함하는 반도체 소자 시뮬레이션 시스템.
제1 영역 및 제2 영역을 포함하는 반도체 소자의 구조 데이터를 입력받고,
상기 구조 데이터를 이용하여, 비구조화된 메쉬로 상기 제1 영역을 분할하고, 구조화된 메쉬로 상기 제2 영역을 분할하여 제1 분할 영역 및 제2 분할 영역을 생성하는 것을 포함하는 반도체 소자 시뮬레이션 방법.
제15 항에 있어서,
상기 반도체 소자는 순차적으로 적층된 상기 제1 영역 및 제2 영역 상에 적층된 제3 영역을 더 포함하고,
상기 제3 영역은 상기 비구조화된 메쉬로 분할하여 제3 분할 영역을 생성하는 것을 포함하는 반도체 소자 시뮬레이션 방법.
제16 항에 있어서,
상기 제2 분할 영역을 형성하기 전, 상기 제1 분할 영역 및 제3 분할 영역을 형성하는 것을 포함하는 반도체 소자 시뮬레이션 방법.
제17 항에 있어서,
상기 제1 분할 영역 및 제3 분할 영역을 형성하기 전,
상기 구조 데이터를 이용하여, 제1 비분할 영역 및 제3 비분할 영역을 각각 생성하고,
상기 비구조화된 메쉬로 상기 제1 비분할 영역 및 제3 비분할 영역을 각각 분할하는 것을 더 포함하는 반도체 소자 시뮬레이션 방법.
제17 항에 있어서,
상기 제2 분할 영역을 형성하기 전,
상기 구조 데이터를 이용하여, 상기 제1 분할 영역 및 제3 분할 영역 사이에 제2 비분할 영역을 생성하고,
상기 구조화된 메쉬로 상기 제2 비분할 영역을 분할하는 것을 더 포함하는 반도체 소자 시뮬레이션 방법.
중앙처리장치;
상기 중앙처리장치의 연산에 의해, 순차적으로 적층된 제1 내지 제3 영역을 포함하고, 상기 제1 영역 및 제3 영역은 자성막을 포함하고, 상기 제2 영역은 비자성막을 포함하는 반도체 소자를 시뮬레이션하는 프로그램이 저장된 스토리지를 포함하되,
상기 프로그램은 상기 제1 내지 제3 영역의 구조 데이터를 입력받는 데이터 입력부와,
상기 데이터 입력부가 제공받은 상기 구조 데이터를 바탕으로 상기 제1 영역 및 상기 제3 영역을 비구조화된 메쉬로 분할하고 상기 제2 영역을 구조화된 메쉬로 분할하여 상기 반도체 소자의 공간 구조 데이터를 생성하는 공간 이산화 생성부를 포함하는 컴퓨팅 시스템.