KR101171595B1 - 저항 기반 메모리 회로 파라미터 조정 시스템 및 방법 - Google Patents

저항 기반 메모리 회로 파라미터 조정 시스템 및 방법 Download PDF

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Abstract

저항 기반 메모리 회로 파라미터 조정을 위한 시스템 및 방법이 개시된다. 특정 실시예에서, 저항 기반 메모리 회로의 일 세트의 파라미터들을 결정하는 방법은 저항 기반 메모리 회로의 미리 결정된 제1 설계 제한에 기초한 제1 파라미터를 선택하고, 저항 기반 메모리 회로의 미리 결정된 제2 설계 제한에 기초한 제2 파라미터를 선택하는 단계를 포함한다. 방법은 또한 제1 파라미터 및 제2 파라미터를 변경하지 않고, 원하는 감지 증폭기 마진 값을 달성하기 위해 적어도 하나의 회로 파라미터의 물리적 특성을 선택적으로 할당 및 조정함으로써, 저항 기반 메모리 회로의 감지 증폭기 부분의 적어도 하나의 회로 파라미터를 조정하도록 반복법을 수행하는 단계를 포함한다.

Description

저항 기반 메모리 회로 파라미터 조정 시스템 및 방법{SYSTEM AND METHOD OF RESISTANCE BASED MEMORY CIRCUIT PARAMETER ADJUSTMENT}
본 발명은 일반적으로 저항 기반 메모리 회로 파라미터들을 조정하는 시스템 및 방법에 관한 것이다.
기술의 진보는 더욱 소형이고 더욱 강력한 개인용 컴퓨팅 디바이스를 발생시켰다. 예를 들어, 소형, 경량이며 사용자에 의해 휴대가 용이한 휴대용 무선 전화들, 개인 디지털 보조기(PDA)들 및 페이징 디바이스들과 같은 무선 컴퓨팅 디바이스를 포함하는 다양한 휴대용 개인용 컴퓨팅 디바이스가 현재 존재한다. 특히, 셀룰러 폰들 및 IP 전화들과 같은 휴대용 무선 전화들은 무선 네트워크들을 통해 음성 및 데이터 패킷들을 전달할 수 있다. 또한, 이러한 많은 무선 전화들은 이들에 통합되는 다른 타입들의 디바이스들을 포함한다. 예를 들어, 무선 전화는 또한 디지털 스틸 카메라, 디지털 비디오 카메라, 디지털 레코더 및 오디오 파일 플레이어를 포함할 수 있다. 또한, 이러한 무선 전화들은 인터넷에 접속하기 위해 사용될 수 있는 웹 브라우저 애플리케이션과 같은 소프트웨어 애플리케이션들을 포함하는 실행가능한 명령들을 프로세싱할 수 있다. 그러나 이러한 휴대용 디바이스들의 전력 소비는 배터리를 신속하게 고갈시키고 사용자의 체험을 감소시킬 수 있다.
전력 소비를 감소시키는 것은 이러한 휴대용 디바이스들 내에서 더 작은 회로의 최소 배선폭 및 동작 전압들을 유발했다. 최소 배선폭 및 동작 전압들의 감소는 전력 소비를 감소시키는 반면, 잡음 및 제조 프로세스 변경들에 대한 민감도를 또한 증가시킨다. 감지 증폭기를 사용하는 메모리 디바이스들을 설계할 때, 잡음 및 프로세스 변경들에 대한 이러한 증가된 민감도는 극복하기에 어려울 수 있다.
콸콤의 강 승 에이치 및 윤세승과 함께 연세대학교의 정성욱, 김지수 및 송지환 교수에 의해 수행된 연구로부터 신규한, 저항 기반 메모리 회로 파라미터 조정 시스템 및 방법들이 도출되었다.
특정 실시예에서, 저항 기반 메모리 회로의 일 세트의 파라미터들을 결정하는 방법이 개시된다. 방법은, 저항 기반 메모리 회로의 미리 결정된 제1 설계 제한을 기초로 제1 파라미터를 선택하는 단계, 저항 기반 메모리 회로의 미리 결정된 제2 설계 제한을 기초로 제2 파라미터를 선택하는 단계를 포함한다. 방법은 제1 파라미터 또는 제2 파라미터를 변경하지 않고, 원하는 감지 증폭기 마진 값을 달성하기 위해 적어도 하나의 회로 파라미터의 물리적 특성을 선택적으로 할당 및 조정함으로써, 저항 기반 메모리 회로의 감지 증폭기 부분의 적어도 하나의 회로 파라미터를 조정하도록 반복법(iterative methodology)을 수행하는 단계를 더 포함한다.
다른 특정 실시예에서 일 세트의 파라미터들을 결정하는 방법이 개시된다. 방법은 스핀 토크 전달 자기 저항 램(STT-MRAM)의 미리 결정된 제1 설계 제한을 기초로 제1 파라미터를 선택하는 단계 및 STT-MRAM의 미리 결정된 제2 설계 제한을 기초로 제2 파라미터를 선택하는 단계를 포함한다. 방법은 제1 파라미터 또는 제2 파라미터를 변경하지 않고 원하는 감지 증폭기 마진 값을 달성하기 위해 적어도 하나의 회로 파라미터의 물리적 특성을 선택적으로 조정함으로써 STT-MRAM의 감지 증폭기 부분의 적어도 하나의 회로 파라미터를 조정하도록 반복법을 수행하는 단계를 더 포함한다.
또 다른 특정 실시예에서, 프로세서 명령들을 저장하는 프로세서 판독 가능 매체가 개시된다. 프로세서 명령들은 프로세서로 하여금 저항 기반 메모리 회로의 미리 결정된 제1 설계 제한을 기초로 제1 파라미터의 제1 입력을 수신하도록 실행가능하다. 프로세서 명령들은 또한 프로세서로 하여금 저항 기반 메모리 회로의 미리 결정된 제2 설계 제한을 기초로 제2 파라미터의 제2 입력을 수신하도록 실행가능하다. 프로세서 명령들은 제1 파라미터 또는 제2 파라미터를 변경하지 않고, 원하는 감지 증폭기 마진 값을 달성하기 위해 적어도 하나의 회로 파라미터의 물리적 특성을 선택적으로 조정함으로써, 저항 기반 메모리 회로의 감지 증폭기 부분의 적어도 하나의 회로 파라미터를 조정하기 위해 반복법(iterative methodology)을 수행하도록 추가로 실행가능하다. 프로세서 명령들은 또한 미리 결정된 제1 및 제2 설계 제한들이 주어지는 경우, 원하는 감지 증폭기 마진이 달성된 후 물리적 특성과 관련되는 값을 저장하게 하도록 실행가능하다.
개시된 실시예에 의해 제공되는 특정 장점은 회로 파라미터들이 다른 설계 제한들을 갖는 저항 기반 메모리 회로에서 원하는 감지 증폭기 마진을 달성하도록 결정될 수 있다는 것이다. 회로 파라미터들은 감지 증폭기 마진들을 효율적으로 향상시키기 위해 물리적 디바이스 및 회로 특성들에 기초하여 반복적으로 조정될 수 있다.
본 발명의 다른 양상들, 장점들 및 특징들은 도면의 간단한 설명들, 발명을 실시하기 위한 구체적인 내용 및 청구항들을 포함하는 전체 명세서를 검토한 후 명백하게 될 것이다.
도1은 저항 기반 메모리의 특정 실시예의 회로도이다.
도2는 도1의 메모리와 같은 메모리의 저항 기반 메모리 회로 파라미터들을 결정하기 위한 시스템의 특정 실시예의 블록도이다.
도3은 저항 기반 메모리의 클램프 디바이스의 전류-전압 특성들의 특정 실시예의 도면이다.
도4는 결합된 저항 및 액세스 트랜지스터의 전류-전압 특성들의 특정 실시예의 도면이다.
도5는 도4의 저항 기반 메모리 엘리먼트에 직렬로 연결된 도3의 클램프 디바이스의 전류-전압 특성들의 특정 실시예의 도면이다.
도6은 클램프 디바이스의 가변 게이트 전압과 함께 저항 기반 메모리의 특성들의 특정 실시예를 도시한 도면이다.
도7은 클램프 디바이스의 가변 크기와 함께 저항 기반 메모리의 특성들의 특정 실시예를 도시한 도면이다.
도8은 저항 기반 메모리 디바이스의 기준 셀과 관련된 회로의 부하 부분의 특정 실시예의 회로도이다.
도9는 저항 기반 메모리 디바이스의 기준 셀과 관련되는 회로의 부하 디바이스 부분의 전류-전압 특성들의 특정 실시예를 나타낸 도면이다.
도10은 도1에 도시된 기준 회로의 부하 라인 특성의 특정 실시예의 도면이다.
도11은 저항 기반 메모리 디바이스의 데이터 셀과 관련되는 회로의 부하 부분의 특정 실시예의 도면이다.
도12는 저항 기반 메모리 디바이스의 데이터 셀과 관련되는 회로의 부하 디바이스 부분의 전류-전압 특성들의 특정 실시예의 도면이다.
도13은 도1에 도시된 데이터 경로들의 부하 라인 특성들의 특정 실시예의 도면이다.
도14는 도10 및 도13에 도시된 로드 라인 특성들과 관련되는 동작 파라미터 값들의 특정 실시예를 도시한 그래프이다.
도15는 도1에 도시된 메모리의 특성들의 제1 특정 실시예의 도면이다.
도16은 도1에 도시된 메모리의 특성들의 제2 특정 실시예의 도면이다.
도17은 임계값을 초과하는 전류를 갖는 메모리 디바이스에 기반한 저항의 특성들의 특정 실시예의 도면이다.
도18은 클램프 디바이스의 감소된 게이트 전압을 갖는 도17의 저항 기반 메모리 디바이스의 특정 실시예의 도면이다.
도19는 클램프 디바이스의 감소된 크기를 갖는 도17의 저항 기반 메모리 디바이스의 특정 실시예의 도면이다.
도20은 저항 기반 메모리 디바이스의 일 세트의 파라미터들을 결정하는 방법의 제1 특정 실시예의 흐름도이다.
도21은 저항 기반 메모리 회로의 일 세트의 파라미터들을 결정하는 방법의 제2 특정 실시예의 흐름도이다.
도22는 반복법에 의해 결정되는 파라미터들을 갖는 저항 기반 메모리 회로를 포함하는 전자 디바이스의 특정 실시예의 블록도이다.
도1을 참조하면, 저항 기반 메모리의 특정 실시예가 도시되며 일반적으로 도면 번호 100으로 표시된다. 메모리(100)는 제1 기준 경로(110) 및 제2 기준 경로(120)를 갖는 기준 회로(102)를 포함한다. 메모리(100)는 또한 대표적인 비트 0 데이터 경로(130) 및 대표적인 비트 1 데이터 경로(140)를 포함한다. 기준 경로들(110 및 120) 및 데이터 경로들(130 및 140)은 제2 감지 증폭기(미도시)에서의 비교를 위해 출력 신호를 생성하도록 메모리 셀 부분(106)에 부하 엘리먼트들을 제공하는 감지 증폭기 부분(104)을 갖는 것으로 일반적으로 표시된다. 특정 실시예에서, 메모리(100)는 자기 저항 램(MRAM), 상 변화 램(PRAM) 또는 스핀 토크 전달 MRAM(STT-MRAM)이다.
제1 기준 경로(110)는 p 채널 금속 산화막 반도체(PMOS) 전계 효과 트랜지스터 부하(112)와 같은 부하 디바이스를 포함한다. PMOS 부하(112)는 기준 노드(out_ref)(160)에 연결되고, 기준 노드는 클램프 트랜지스터(114)에 연결된다. 저항 기반 메모리 엘리먼트의 로직 "0" 상태에 대응하는 저항(R0)(116)은 클램프 트랜지스터(114)에 연결된다. 저항 기반 메모리 엘리먼트는, 비제한적으로 설명되는 예들로서, 자기 터널 접합(MTJ) 디바이스 또는 PRAM 메모리 셀과 같이, 로직 "1" 값에 대응하는 제1 저항 및 로직 "0"에 대응하는 제2 저항을 갖는 디바이스이다. 액세스 트랜지스터(118)는 저항(R0)(116)에 연결된다.
제2 기준 경로(120)는 PMOS 부하(122)와 같은 로드 디바이스를 포함한다. PMOS 부하(122)는 기준 노드(out_ref)(160)에 연결되며, 기준 노드는 클램프 트랜지스터(124)에 연결된다. 저항 기반 메모리 엘리먼트의 로직 "1" 상태에 대응하는 저항(R1)(126)은 클램프 트랜지스터(124)에 연결된다. 액세스 트랜지스터(128)는 저항(R1)(126)에 연결된다.
대표적인 비트 0 데이터 경로(130)는 PMOS 부하(132)와 같은 부하 디바이스를 포함한다. PMOS 부하(132)는 기준 노드(out_data0)(162)에 연결되고, 기준 노드는 클램프 트랜지스터(134)에 연결된다. 로직 "0" 상태를 갖는 저항 기반 메모리 엘리먼트는 저항(R0)(136)으로 표현되며, 저항(R0)은 클램프 트랜지스터(134)에 연결된다. 액세스 트랜지스터(138)는 저항(R0)(136)에 연결된다.
대표적인 비트 1 데이터 경로(140)는 PMOS 부하(142)와 같은 부하 디바이스를 포함한다. PMOS 부하(142)는 기준 노드(out_data1)(164)에 연결되며, 기준 노드는 클램프 트랜지스터(144)에 연결된다. 로직 "1" 상태를 갖는 저항 기반 메모리 엘리먼트는 저항(R1)(146)으로 표현되며, 저항(R1)은 클램프 트랜지스터(144)에 연결된다. 액세스 트랜지스터(148)는 저항(R1)(146)에 연결된다.
일반적으로, 각각의 경로들(110, 120, 130, 140)의 대응 컴포넌트들은 유사한 구성들을 가질 수 있으며, 실질적으로 동일한 방식으로 동작할 수 있다. 각각의 클램프 트랜지스터들(114, 124, 134 및 144)은 신호(Vclamp(154))에 기반하여 각각의 경로들(110, 120, 130 및 140)을 통하는 전류 및 전압을 제한하도록 기능한다. Vclamp(154)는 클램프 트랜지스터들(114, 124, 134 및 144)이 클램핑 트랜지스터들로서 기능하게 하는 공통 게이트 전압을 나타낸다. 각각의 액세스 트랜지스터들(118, 128, 138 및 148)은 액세스 트랜지스터들(118, 128, 138 및 148)에 대한 공통 게이트 전압을 나타내는 공통 신호(VWL)에 기반하여 각각의 경로들(110, 120, 130 및 140)에 흐르는 전류 흐름을 선택적으로 허용한다. 각각의 PMOS 부하 디바이스들(112, 122, 132 및 142)의 게이트 단자는 out_ref 노드(160)에 연결된다.
특정 실시예에서, 감지 증폭기 마진과 같은 신호 마진(ΔV)은 out_data1 노드(164)의 전압과 out_ref 노드(160)의 전압 사이의 차(ΔV1), 또는 out_ref 노드(160)의 전압과 out_data0 노드(162)의 전압 사이의 차(ΔV0) 중 어느 쪽이든 더 작은 쪽에 대응한다. 신호 마진은 out_data1 노드(164)의 전압과 out_data0 노드(162)의 전압 사이의 차를 증가시킴으로써 개선될 수 있다. 하나 이상의 설계 제한에 기반하여 Vclamp에 대한 값 및 PMOS 부하들(112, 122, 132 및 142)의 폭을 결정하기 위한 반복법(170)은 메모리(100)의 설계자들로 하여금 설계 제한들을 고려할 때 신호 마진(ΔV)이 물리적으로 최대 값에 도달하게 하면서 설계 제한들을 충족시키는 방식으로 회로 파라미터들을 조정하게 할 수 있다.
도2를 참조하면, 저항 기반 메모리 회로 파라미터들을 결정하기 위한 시스템의 특정 실시예의 블록도가 도시되며 일반적으로 도면 번호(200)로 표시된다. 특정 실시예에서, 시스템(200)은 도1에 도시된 반복법(170)을 수행하도록 구성될 수 있다. 시스템(200)은 적어도 하나의 프로세서(204) 및 프로세서(204)에 액세스 가능한 메모리(206)를 구비한 디바이스(202)를 포함한다. 메모리(206)는 프로세서(204)에 의해 판독가능하고, 프로세서(204)에 의해 실행가능한 자동 설계 툴 명령들(208), 파라미터 반복 명령들(210), 회로 시뮬레이션 명령들(212), 및 파라미터 값들(214) 및 회로 레이아웃(216)을 포함하는 데이터 파일(218)을 포함하는 데이터 및 프로그램 명령들을 저장하는 매체를 포함한다. 입력 디바이스(230) 및 디스플레이(240)는 디바이스(202)에 연결된다. 특정 실시예에서, 입력 디바이스(230)는 키보드, 포인팅 디바이스, 터치 스크린, 스피치 인터페이스, 사용자 입력을 수신하는 다른 디바이스, 또는 이들의 임의의 결합을 포함할 수 있다.
특정 실시예에서, 자동 설계 툴 명령들(208)은 프로세서(204)에 의해 실행되어 사용자가 입력 디바이스(230) 및 디스플레이(240)를 통해 회로를 설계하고, 회로의 엘리먼트들 및 접속들과 관련된 데이터를 회로 레이아웃(216)으로서 저장할 수 있게 한다. 회로와 관련되는 하나 이상의 디바이스 또는 회로 파라미터들이 파라미터 값들(214)로서 저장될 수 있다. 회로 시뮬레이션 명령들(212)은 프로세서(204)에 의해 실행되어 데이터 파일(218)로부터 데이터를 판독하고 회로의 동작을 모델링하기 위한 하나 이상의 시뮬레이션들을 수행하게 할 수 있다. 파라미터 반복 명령들(210)은 프로세서(204)에 의해 실행되어 프로세서(204)로 하여금 회로 시뮬레이션 명령들(212)과 관련하여 도1에 도시된 메모리(100)의 회로와 같은 하나 이상의 회로들의 파라미터들의 반복적인 조정들을 수행하게 할 수 있다.
예시적인 실시예에서, 파라미터 반복 명령들(210)은 프로세서(204)에 의해 실행되어 저항 기반 메모리 회로의 미리 결정된 제1 설계 제한에 기반한 제1 파라미터의 제1 입력을 수신하게 할 수 있다. 파라미터 반복 명령들(210)은 프로세서에 의해 실행되어 저항 기반 메모리 회로의 미리 결정된 제2 설계 제한에 기반한 제2 파라미터의 제2 입력을 수신하게 할 수 있다. 예를 들어, 제1 및 제2 파라미터들은, 도1에 도시된, 메모리 엘리먼트들(116, 126, 136 및 146) 중 하나 이상과 관련되는 저항 값과 같은 프로세스 파라미터, 또는 클램프 트랜지스터들(114, 124, 134 및 144)의 폭, 액세스 트랜지스터들(118, 128, 138 및 148)의 폭, 클램프 트랜지스터들(114, 124, 134 및 144)에 인가되는 게이트 전압(Vclamp) 및 PMOS 부하들(112, 122, 132 및 142)의 폭과 같은 디바이스 파라미터를 포함할 수 있다. 미리 결정된 설계 제한들의 예시들은, 실질적으로 신호 마진을 최대화하기 위한 자기 터널 접합(MTJ) 디바이스의 로직 "0" 저항 값, 판독 방해 기록을 금지하도록 비트 "1" 상태에서의 MTJ 디바이스의 판독 전류 제한?여기서, 판독 동작은 MTJ 디바이스에 값을 기록함?, MTJ 디바이스의 자기 저항(MR) 비의 적절한 값을 유지하기 위한 도1의 노드 BL_data1과 같은 메모리 셀 부분의 최대 비트라인 전압(VBL) 및 비트라인-입/출력 멀티플렉서 방식을 충족시키는 감지 증폭기 부분의 최대 트랜지스터 크기를 포함한다.
파라미터 반복 명령들(210)은 또한, 제1 파라미터 또는 제2 파라미터를 변경하지 않고, 원하는 감지 증폭기 마진 값을 달성하기 위해 적어도 하나의 회로 파라미터의 물리적 특성을 선택적으로 조정함으로써 저항 기반 메모리 회로의 감지 증폭기 부분의 적어도 하나의 회로 파라미터를 조정하기 위한 반복법을 수행하도록 프로세서(204)에 의해 실행가능할 수 있다. 예를 들어, 반복법은 도1의 Vclamp와 같은 감지 증폭기 부분의 클램프 트랜지스터의 게이트 전압의 초기값, 및 도1의 PMOS 부하들(112, 122, 132 및 142)의 폭과 같은 감지 증폭기 부분의 부하 트랜지스터의 폭의 초기값을 결정하는 것으로서 시작할 수 있으며, 제1 파라미터 및 제2 파라미터가 주어진 경우, 상기 두 초기값들은 함께 감지 증폭기 마진 값이 실질적으로 최대가 되게 한다. 감지 증폭기 부분의 전류는 게이트 전압의 초기값 및 부하 트랜지스터의 폭의 초기값을 이용하여 결정될 수 있으며, 감지 증폭기 부분의 전류는 미리 결정된 전류 임계치와 비교될 수 있다. 메모리 셀 부분의 비트라인 전압(VBL)이 또한 결정되어 미리 결정된 비트라인 전압 임계치(VBLmax)와 비교될 수 있다.
전류가 미리 결정된 전류 임계치를 초과하거나 비트라인 전압이 미리 결정된 전압 임계치를 초과할 때, 감소된 게이트 전압을 결정하고, 제1 파라미터, 제2 파라미터 및 감소된 게이트 전압이 주어진 경우 감지 증폭기 마진 값을 실질적으로 최대가 되게 하는 부하 트랜지스터의 제2 폭을 결정함으로써, 게이트 전압 또는 부하 트랜지스터 폭과 같은 물리적 특성이 선택적으로 조정될 수 있다. 감지 증폭기 부분의 변경된 전류는 또한 감소된 게이트 전압 및 부하 트랜지스터의 제2 폭을 이용하여 결정될 수 있다. 회로에 흐르는 전류가 임계치를 초과하지 않고 비트라인 전압이 미리 결정된 비트라인 전압 임계치를 초과하지 않을 때까지, 이러한 프로세스는 게이트 전압을 감소시키고 부하 트랜지스터 폭을 재결정함으로써 반복될 수 있다.
미리 결정된 제1 및 제2 설계 제한들을 고려하여 원하는 감지 증폭기 마진이 달성된 후, 파라미터 반복 명령들(210)이 또한 프로세서(204)에 의해 실행되어 물리적 특성과 관련되는 값을 저장할 수 있다. 예를 들어, PMOS 부하들(112, 122, 132 및 142)의 폭, 클램프 트랜지스터들(114, 124, 134 및 144)에 인가되는 전압, 회로 엘리먼트들의 물리적 특성들과 관련되는 다른 값들, 또는 이들의 임의의 결합과 같은 물리적 특성과 관련되는 하나 이상의 값들이 파라미터 값들(214)과 함께 저장될 수 있다. 예로써, 데이터 파일(218)이 원하는 감지 증폭기 마진을 갖는, 저항 기반 메모리 회로의 회로 설계를 표시하기 위해 출력될 수 있다.
비록 개별적인 컴포넌트들로 도시되었지만, 자동 설계 툴 명령들(208), 파라미터 반복 명령들(210), 회로 시뮬레이션 명령들(212) 또는 이들의 결합은 서로 상호 운용가능하도록 호환가능한 단일 소프트웨어 패키지 또는 소프트웨어 애플리케이션들에 통합될 수 있다. 비제한적인 예로서, 자동 설계 툴 명령들(208) 및 회로 시뮬레이션 명령들(212)은 상용 CAD(computer-aided design) 툴의 일부일 수도 있으며, 파라미터 반복 명령들(210)은 상업적 CAD 툴과 함께 사용되도록 호환가능한 스크립트들 또는 다른 명령들로서 구현될 수 있다.
도3을 참조하면, 저항 기반 메모리의 클램프 디바이스의 전류 전압 특성들의 특정 실시예의 도면이 일반적으로 도면 번호 300으로 도시된다. 클램프 디바이스는 도1에 도시된 클램프 트랜지스터들(134 또는 144)과 같은 클램프 트랜지스터일 수 있다. 제1 그래프(302)는, 저항 기반 메모리 엘리먼트가 로직 "0" 상태일 때, R0(136) 또는 R0(116)에 흐르는 전류와 같이, 클램프 트랜지스터에 흐르는 전류를 나타내며, 제2 그래프(304)는 저항 기반 메모리 엘리먼트가 로직 "1" 상태일 때, R1(146) 또는 R1(126)에 흐르는 전류와 같이, 클램프 트랜지스터에 흐르는 전류를 나타낸다.
특정 실시예에서, 저항 기반 메모리 엘리먼트는 저항 및 액세스 트랜지스터로 구성된다. 액세스 트랜지스터가 선형 영역에서 동작하면, 액세스 트랜지스터는 저항(Ron _ accessTR)으로 모델링될 수 있다. 따라서, 액세스 트랜지스터 특성은 저항 특성과 결합될 수 있다. 예를 들어, 도4를 참조하면, 결합된 저항 및 액세스 트랜지스터의 전류 전압 특성들의 특정 실시예의 도면이 도시되며, 일반적으로 도면 번호 400으로 표시된다. 제1 라인(402)은 로직 "0" 상태의 저항 기반 메모리 엘리먼트에 흐르는 전류를 나타내며, 제2 라인(404)은 로직 "1" 상태의 저항 기반 메모리 엘리먼트에 흐르는 전류를 나타낸다.
도5를 참조하면, 도4에 도시된 특성들을 갖는 저항 기반 메모리 엘리먼트에 직렬로 연결된, 도3에 도시된 특성들을 갖는 클램프 디바이스의 전류 전압 특성들의 특정 실시예의 도면을 도시하며, 일반적으로 도면 번호 500으로 표시된다. 제1 그래프(502)는, 도1의 PMOS 부하(132 또는 112)를 제외하고, 로직 "0" 상태의 저항 기반 메모리 엘리먼트 및 클램프 트랜지스터에 흐르는, 도1의 I0 또는 Iref0와 같은 전류를 나타낸다. 제2 그래프(504)는 도1의 PMOS 부하(142 또는 122)를 제외하고, 로직 "1" 상태의 저항 기반 메모리 엘리먼트 및 클램프 트랜지스터에 흐르는, 도1의 I1 또는 Iref1과 같은 전류를 나타낸다. 제1 및 제2 그래프(502 및 504) 모두는 낮은 전압들에서 가파른 선형 영역 및 더 큰 전압들에서 상대적으로 편평한 포화 영역을 나타낸다.
일반적으로, 도1의 메모리(100)와 같이, 도5에 도시된 특성을 나타내는 시스템에서, 신호 마진(ΔV)은 (1)포화 영역에서 제1 및 제2 그래프(502 및 504)의 기울기를 감소시키고, (2)포화 영역에서 제1 그래프(502)로 표현되는 전류와 제2 그래프(504)로 표현되는 전류 사이의 차를 증가시키고, (3)제1 및 제2 그래프(502 및 504)의 포화 영역의 크기를 증가시킴으로써 증대될 수 있다.
기울기 ∝ 1/r0 ∝ I ∝ VG이기 때문에, 포화 영역에서 제1 및 제2 그래프(502 및 504)의 기울기는 클램프 트랜지스터의 게이트 소스 전압(VGS _ clamp)을 감소시킴으로써 감소될 수 있다. 예시로서 도1의 클램프 트랜지스터(144)를 이용하면,
Figure 112010076054131-pct00001
여기서, VBL은 클램프 트랜지스터(144)의 소스 단자 및 저항(R1)(146)에 연결된 노드(BL_data1)의 전압이며, I는 저항(R1)(146)에 흐르는 전류이며, RMTJ는 저항(R1)(146)이며, 여기서 저항 기반 메모리 디바이스는 자기 터널링 접합(MTJ) 디바이스이며, Ron _ accessTR은 액세스 트랜지스터(148)의 저항을 나타낸다. VGS _ clamp는 RMTJ가 증가함에 따라 감소한다.
포화 영역의 제1 및 제2 그래프들(502 및 504)의 기울기는 출력 저항 (
Figure 112010076054131-pct00002
)을 증가시키기 위해 클램프 트랜지스터의 크기(W) 및 게이트 전압(VG)을 감소시킴으로써 감소될 수 있다.
포화 영역에서 제1 그래프(502)로 표현되는 전류와 제2 그래프(504)로 표현되는 전류 사이의 차(ΔI)는 메모리 엘리먼트의 값(예를 들어, RMTJ)을 최적의 값(Ropt)에 더 가까워지도록 조정함으로써 증가될 수 있다. 포화 영역에서 제1 그래프(502)로 표현되는 전류와 제2 그래프(504)로 표현되는 전류 사이의 차는 클램프 트랜지스터의 크기(W) 및 게이트 전압(VG)을 증가시킴으로써 증가될 수 있다.
제1 및 제2 그래프들(502 및 504)의 포화 영역은 클램프 트랜지스터의 게이트 전압(VG)을 감소시키고 클램프 트랜지스터의 크기(W)를 증가시킴으로써 증가될 수 있어서 전류(I)를 변화하지 않게 유지시킬 수 있다:
Figure 112010076054131-pct00003
여기서 VG는 클램프 트랜지스터의 게이트 전압이고, Vt는 클램프 트랜지스터의 임계 전압이며, VD는 클램프 트랜지스터의 드레인 전압이다.
따라서, 신호 마진(ΔV)은 RMTJ는 물론 클램프 트랜지스터의 폭(W) 및 게이트 전압(VG)을 변화시킴으로써 조정될 수 있다. RMTJ가 증가함에 따라, 신호 마진(ΔV) 또한 증가한다. 그러나 RMTJ가 어떤 값(ROPT)을 초과하여 증가하면, 클램프 트랜지스터 및 (도1의 PMOS 부하(142)와 같은) 부하 트랜지스터의 출력 저항이 증가하지만, 포화 영역 전류 차(ΔI)는 감소한다. 따라서, 신호 마진(ΔV)은 RMTJ에 따라 함께 증가하지만, 큰 RMTJ의 경우 포화된다.
클램프 트랜지스터에 대한 크기 및 게이트 전압은 또한 신호 마진(ΔV)에 영향을 주는데, 작은 크기 및 낮은 전압은 큰 출력 임피던스를 유발하여 포화 영역의 기울기를 감소시키고, 큰 크기 및 높은 전압은 포화 영역 전류 차(ΔI)를 증가시키며, 큰 크기 및 낮은 전압은 큰 포화 영역을 유발한다.
도6 및 7은 신호 마진(ΔV)에 대한 클램프 트랜지스터 폭 및 클램프 트랜지스터의 게이트 전압의 영향을 도시한다. 도6을 참조하면, 클램프 디바이스의 변화하는 게이트 전압(VG)에 따른 저항 기반 메모리의 특성들의 특정 실시예의 도면이 도시되며, 일반적으로 도면 번호 600으로 표시된다. 제1 그래프(602)는 저항 기반 메모리 엘리먼트의 로직 "0" 상태와 기준 사이의 전압 차(ΔV0)를 최대화하기 위한 클램프 디바이스의 크기를 나타낸다. 클램프 디바이스의 크기는 도1의 클램프 트랜지스터(144)와 같은 NMOS 클램프 트랜지스터의 폭으로서 왼쪽 축에 표시된다. 제2 그래프(604)는 전압 차(ΔV0)를 나타낸다. 전압 차(ΔV0)는 도1의 out_dataO 노드(162)와 out_ref 노드(160) 사이의 전압 차로서 오른쪽 축에 표시된다.
도6은 게이트 전압(VG)의 각각의 주어진 값에 대해, 클램프 크기를 변화시킴으로써 달성되는 최대 시뮬레이팅된 전압 차(ΔV0), 및 최대 시뮬레이팅된 ΔV0를 유발하는 특정 클램프 크기를 도시한다. 게이트 전압(VG)의 값들의 범위를 넘는 최대 시뮬레이팅된 전압 차(ΔV0)의 값들은 제2 그래프(604)로서 보간되고, 최대 시뮬레이팅된 ΔV0를 유발하는 클램프 크기의 값들은 제1 그래프(602)로서 보간된다.
마찬가지로, 도7은 변화하는 클램프 디바이스의 크기에 따른 저항 기반 메모리의 특성들의 특정 실시예의 도면(700)을 도시한다. 제1 그래프(702)는 저항 기반 메모리 엘리먼트의 로직 "0" 상태와 기준 사이의 전압 차(ΔV0)를 최대화하기 위한 클램프 디바이스의 게이트 전압(VG)을 나타낸다. 게이트 전압(VG)은 도1의 클램프 트랜지스터(144)와 같은 NMOS 클램프 트랜지스터의 게이트 전압으로서 왼쪽 축에 표시된다. 제2 그래프(704)는 전압 차(ΔV0)를 나타낸다. 전압 차(ΔV0)는 도1의 out_ref 노드(160)와 out_dataO 노드(162) 사이의 전압차로서 오른쪽 축에 표시된다.
도7은 클램프 트랜지스터 폭의 각각의 주어진 값에 대해, 클램프 게이트 전압(VG)을 변화시킴으로써 달성되는 최대 시뮬레이팅된 ΔV0 및 최대 시뮬레이팅된 ΔV0를 유발하는 게이트 전압을 도시한다. 클램프 크기들의 범위를 넘는 최대 시뮬레이팅된 전압 차(ΔV0)의 값들은 제2 그래프(704)로서 보간되고, 최대 시뮬레이팅된 ΔV0를 유발하는 클램프 트랜지스터의 게이트 전압(VG)의 값들은 제1 그래프(702)로서 보간된다. 비교를 위해, 도6에 표현된 시뮬레이팅된 데이터는, 전술한 사항 외에는, 도7에 표현된 시뮬레이팅된 데이터와 동일한 회로 파라미터들을 이용하여 생성된다.
도6의 제1 그래프(602)의 값들(최대 ΔV0를 유발하는 클램프 크기)과 도7의 대응하는 클램프 크기들과의 비교는, 특정 클램프 크기에 대해, 도6의 최대 시뮬레이팅된 ΔV0가 도7의 최대 시뮬레이팅된 ΔV0와 대략적으로 동일할 수 있음을 나타낸다. 예를 들어, 2.6㎛의 클램프 크기는 도6에서 (VG=0.88V일 때) 0.133의 ΔV0에 대응하는 한편, 2.6㎛의 클램프 크기는 도7에서 대략 0.135의 ΔV0에 대응한다. 마찬가지로, 3.7㎛의 클램프 크기는 도6에서 (VG=0.86V일 때) 0.138의 ΔV0에 대응하는 한편, 3.7㎛의 클램프 크기는 도7에서 대략 0.139의 ΔV0에 대응하며, 5.4㎛의 클램프 크기는 도6에서 (VG=0.84V일 때) 0.142의 ΔV0에 대응하는 한편, 5.4㎛의 클램프 크기는 도7에서 대략 0.144의 ΔVo에 대응한다.
도6 및 도7에 도시된, 실질적으로 최대 신호 전압 차(ΔVo)를 달성하기 위해 파라미터들을 조정하는 두 방법들은 유사한 결과를 제공할 수 있기 때문에, 파라미터 조정의 우선 순위는 추가의 기준에 기반하여 결정될 수 있다. 예를 들어, 클램프 크기에 대한 제한은 일반적으로 클램프 게이트 전압(VG)에 대한 제한보다 더 엄격할 수 있다. 또한, 로직 "1" 상태의 전류가 전류 임계치를 초과하는 경우, 클램프 게이트 전압(VG)의 제어는 파라미터 조정 동안 더 높은 신호 마진을 달성할 수 있다. 따라서, 클램프 크기를 고정한 상태로 신호 마진(ΔV)을 실질적으로 최대화하기 위한 클램프 게이트 전압(VG)을 결정하는 것이 일반적으로 선호된다.
도8을 참조하면, 저항 기반 메모리 디바이스의 기준 셀과 관련되는 회로의 부하 부분의 특정 실시예의 도면이 도시되며 일반적으로 도면 번호 800으로 표시된다. 부하 부분은 전력 공급부 Vdd에 연결되는 제1 단자 및 기준(out_ref) 노드(860)에 연결되는 제2 단자를 갖는 제1 PMOS 트랜지스터(812)를 포함한다. 제2 PMOS 트랜지스터(822)는 전력 공급부 Vdd에 연결되는 제1 단자 및 out_ref 노드(860)에 연결되는 제2 단자를 갖는다. 제1 및 제2 PMOS 트랜지스터(812 및 822) 각각의 게이트 단자는 기준 출력 노드(out_ref)(860)에 연결된다. 예시적인 실시예에서, PMOS 트랜지스터들(812 및 822) 및 out_ref 노드(860)는 각각 도1에 도시된 PMOS 부하 디바이스들(112 및 122) 및 out_ref 노드(160)에 대응할 수 있다. 부하 부분(800)의 동작은 도9-10의 부하 라인 도면들에 도시된다.
도9를 참조하면, 저항 기반 메모리 디바이스의 기준 셀과 관련된 회로의 부하 디바이스 부분의 전류 전압 특성들의 특정 실시예의 도면이 도시된다. 도9(a)는 소스 드레인 전압(VSD=Vdd-Vout)의 함수로서 도8의 PMOS 트랜지스터들(812 및 822)에 흐르는 전류(I_top)의 다이오드 유사 특성을 도시하는 그래프(902)를 포함하며, 여기서, Vout은 out_ref 노드(860)의 전압이다. 도9(b)는 Vout=Vdd-VSD의 함수로서 도8의 PMOS 트랜지스터들(812 및 822)에 흐르는 전류에 대응하는 그래프(904)를 나타낸다. 특정 실시예에서, I_top은 도1의 Iref에 대응한다.
도10을 참조하면, 도1의 기준 회로(102)의 부하 라인 특성의 특정 실시예가 기준 회로(102)의 동작 포인트를 그래프적으로 나타낸다. 제1 그래프(1002)는 PMOS 부하(112)를 제외하고 도1의 액세스 트랜지스터(118), 메모리 엘리먼트(116) 및 클램프 트랜지스터(114)를 포함하는 로직 "0" 기준 경로(110)에 흐르는 제1 기준 전류(Iref0)를 나타낸다. 제2 그래프(1004)는 PMOS 부하(122)를 제외하고, 도1의 액세스 트랜지스터(128), 메모리 엘리먼트(126) 및 클램프 트랜지스터(124)를 포함하는 로직 "1" 기준 경로(120)에 흐르는 제2 기준 전류(Iref1)를 나타낸다. 특정 실시예에서, 제1 그래프(1002) 및 제2 그래프(1004)는 각각 도5의 그래프(502) 및 (504)에 대응한다. 제3 그래프(1006)는 (Iref0 +Iref1)/2로 주어지는 Iref0와 Iref1의 산술 평균을 나타낸다. 제4 커브(1008)는 도9(b)의 그래프(904)에 대응하며, out_ref 노드(160)(Vout)의 전압의 함수로서 PMOS 부하(122 또는 112)에 흐르는 전류(Iref)를 나타낸다.
도1의 out_ref 노드(160)에 키르히코프 전류 법칙을 적용하면, PMOS 부하(112)에 흐르는 전류(Iref)와 PMOS 부하(122)에 흐르는 전류(Iref)의 합은 제1 기준 전류(Iref0)와 제2 기준 전류(Iref1)의 합과 동일해서, Iref=1/2(Iref1+Iref2)이다. 따라서, 제3 그래프(1006)와 제4 그래프(1008)의 교차점(1010)은 도1의 기준 회로(102)의 동작 포인트를 나타낸다.
도11을 참조하면, 저항 기반 메모리 디바이스의 데이터 셀과 관련되는 회로의 부하 부분의 특정 실시예의 도면이 도시되며 일반적으로 도면 번호 100으로 표시된다. 부하 부분은 전력 공급부 Vdd에 연결되는 제1 단자 및 데이터 출력(out_data0) 노드(1162)에 연결되는 제2 단자를 갖는 제1 PMOS 트랜지스터(1112)를 포함한다. 제2 PMOS 트랜지스터(1122)는 전력 공급부 Vdd에 연결되는 제1 단자 및 데이터 출력(out_data0) 노드(1164)에 연결되는 제2 단자를 갖는다. 제1 PMOS 트랜지스터들(1112 및 1122) 각각의 게이트 단자는 기준 출력 노드(out_ref)에 연결된다. 예시적인 실시예에서, PMOS 트랜지스터들(1112 및 1122)은 각각 도1의 비트 0 데이터 경로(130) 및 비트 1 데이터 경로(140)의 PMOS 부하 디바이스들(132 및 142)에 대응하며, out_data0 노드(1162) 및 out_data1 노드(1164)는 각각 도1의 노드들(162 및 164)에 대응한다. 기준 출력 노드(out_ref)는 도10에서 그래프적으로 설명된 바와 같이, 도1의 out_ref 노드(160)와 같은 기준 회로에 의해 제공될 수 있다. 부하 부분(1100)의 동작은 도12-14의 부하 라인 도면에 도시된다.
도12를 참조하면, 저항 기반 메모리 디바이스의 데이터 셀과 관련된 회로의 부하 디바이스 부분의 전류 전압 특성들의 특정 실시예의 도면이 도시되며, 일반적으로 도면 번호 1200으로 표시된다. 도12(a)는 소스 드레인 전압(VSD=Vdd-Vout)의 함수로서 도11의 PMOS 트랜지스터들(1112 및 1122)의 전류 전압 특성을 도시하는 그래프(1202)를 포함하며, 여기서, Vout은 각각 out_data0 노드(1162) 또는 out_data1 노드(1164)의 전압이다. 도12(b)는 Vout = Vdd - VSD의 함수로서 도11의 PMOS 트랜지스터(1112 또는 1122)에 흐르는 전류에 대응하는 그래프(1204)를 도시한다.
도13을 참조하면, 부하 라인 특성들의 특정 실시예가 도1의 비트 0 경로(130) 및 비트 1 경로(140)의 동작 포인트들을 그래프적으로 설명한다. 제1 그래프(1302)는 PMOS 부하(132)를 제외하고, 도1의 액세스 트랜지스터(138), 메모리 엘리먼트(136) 및 클램프 트랜지스터(134)를 포함하는 비트 0 경로(130)에 흐르는 제1 전류(I0)를 나타낸다. 제2 그래프(1304)는 PMOS 부하(142)를 제외하고, 도1의 액세스 트랜지스터(148), 메모리 엘리먼트(146) 및 클램프 트랜지스터(144)를 포함하는 비트 1 경로(140)에 흐르는 제2 전류(I1)를 나타낸다. 특정 실시예에서, 제1 그래프(1302) 및 제2 그래프(1304)는 각각 도5의 그래프들(502 및 504)에 대응한다. 제3 그래프(1306)는 도12(b)의 그래프(1204)에 대응하며, 각각 out_data0 노드(162) 또는 out_data1 노드(164)의 전압(Vout)의 함수로서 도1의 PMOS 부하(132 또는 142)에 흐르는 전류를 나타낸다.
제1 그래프(1302) 및 제3 그래프(1306)의 제1 교차점(1310)은 로직 "0" 값이 저항 기반 메모리 엘리먼트에 저장되는 경우 도1의 비트 0 경로(130)의 동작 포인트와 같은 동작 포인트를 나타낸다. 제2 그래프(1304) 및 제3 그래프(1306)의 제2 교차점(1320)은 로직 "1" 값이 저항 기반 메모리 엘리먼트에 저장되는 경우 도1의 비트 1 경로(140)의 동작 포인트와 같은 동작 포인트를 나타낸다.
도14는 도10 및 13의 부하 라인 특성들과 관련되는 동작 파라미터들을 그래프적으로 도시한다. 제1 그래프(1402)는, 각각 로직 "0" 하부측 회로로 불리는 PMOS(132 또는 112)를 제외하고, 액세스 트랜지스터(138 또는 118), 메모리 엘리먼트(136 또는 116) 및 클램프 트랜지스터(134 또는 114)를 포함하는 도1의 비트 0 경로(130)에 흐르는 제1 전류(I0) 또는 제1 기준 경로(110)에 흐르는 Iref0를 나타낸다. 제2 그래프(1404)는, '로직 "1" 하부측 회로'로 불리는 PMOS(142 또는 122)를 제외하고, 액세스 트랜지스터(148 또는 128), 메모리 엘리먼트(146 또는 126) 및 클램프 트랜지스터(144 또는 124)를 포함하는 비트 1 경로(140)에 흐르는 제2 전류(I1) 또는 제2 기준 경로(120)에 흐르는 Iref1을 나타낸다.
제3 그래프(1406)는 각각 "상부측 데이터 회로"로 불리는 out_data0 노드(162) 또는 out_data1 노드(164)의 전압의 함수로서 PMOS 부하(132 또는 142)에 흐르는 전류를 나타낸다. 제4 그래프(1408)는 out_ref 노드(160)의 전압의 함수로서 "상부측 기준 회로"로 불리는 도1의 기준 회로(102)의 PMOS 부하(112 또는 122)에 흐르는 전류(Iref)를 나타내며, 특정 실시예에서 도9(b)의 그래프(904)에 대응할 수 있다.
제1 그래프(1402) 및 제3 그래프(1406)의 제1 교차점(1410)은 도1의 out_data0 노드(162)의 전압(Vout_data0(1414)) 및 비트 0 경로(130)의 동작 포인트에 대응하는 전류(I0(1412))를 나타낸다. 제2 그래프(1404) 및 제3 그래프(1406)의 제2 교차점(1420)은 도1의 out_data1 노드(164)의 전압(Vout_data1(1424)) 및 비트 1 경로(140)의 동작 포인트에 대응하는 전류(I1(1422))를 나타낸다. 제3 그래프(1406) 및 제4 그래프(1408)의 제3 교차점(1430)은 out_ref 노드(160)의 전압(Vout_ref(1434)) 및 기준 회로(102)의 동작 포인트의 전류(Iref(1432))를 나타낸다. 제3 교차점에 의해 표시된 기준 회로(102)의 동작 포인트는 도10과 관련하여 논의된 기술에 의해 결정되는 동작 포인트와 대등하다.
out_ref 노드(160)의 전압(Vout_ref)과 out_data0 노드(162)의 전압(Vout_data0) 사이의 전압 차(ΔV0)는, 저항 기반 메모리 엘리먼트에 저장된 로직 "0" 값을 검출 시 잡음 또는 프로세스 변화에 대한 메모리(100)의 허용 한계를 나타낸다. out_data1 노드(164)의 전압(Vout_data1)과 out_ref 노드(160)의 전압(Vout_ref) 사이의 전압 차(ΔV1)는, 저항 기반 메모리 엘리먼트에 저장된 로직 "1" 값을 검출 시 잡음 또는 프로세스 변화에 대한 메모리(100)의 허용 한계를 나타낸다. 메모리(100)의 신호 마진은 ΔV0 및 ΔV1 중 더 작은 쪽으로서 ΔV0와 동일하다. 마찬가지로, 전류 차들(ΔI0 및 ΔI1)은 각각 Iref와 I0, 그리고 I1과 Iref 사이의 차들에 대응한다.
도15를 참조하면, 도1의 메모리(100)의 특징들의 특정한 제1 실시예의 도면이 도시되며 일반적으로 도면 번호 1500으로 표시된다. 제1 그래프(1502) 및 제2 그래프(1504)는 각각 로직 "0" 하부측 회로 및 로직 "1" 하부측 회로에 대한 전류 전압(I-V) 특징들을 나타낸다. 제1 세트의 부하 라인들(1520 및 1522)은 제1 폭의 PMOS 트랜지스터들(112, 122, 132 및 142)을 갖는 상부측 기준 회로 및 상부측 데이터 회로의 I-V 특징들에 각각 대응한다. 제2 세트의 부하 라인들(1540 및 1542)은 각각 상부측 기준 회로 및 상부측 데이터 회로의 I-V 특징들에 대응하며, 여기서, PMOS 트랜지스터들(112, 122, 132 및 142)은 제1 폭보다 큰 제2 폭을 갖는다.
제1 세트의 부하 라인들(1520 및 1522)은, 제1 폭을 갖는 PMOS 트랜지스터들이 전류를 제한해서 클램프 디바이스들이 선형 영역에서 동작하여 바람직하지 않은 작은 ΔV를 유발하는 것을 보여준다. 제2 세트의 부하 라인들(1540 및 1542)은 제2 폭을 가진 PMOS 트랜지스터들이 충분한 전류가 흐르게 하여 클램프 디바이스들 모두가 포화 영역에서 동작하게 하는 것을 보여준다. 부하 라인들(1540 및 1542)의 교차점(1550)은 도1의 out_ref 노드(160)의 전압을 나타낸다. 부하 라인(1540)과 제1 그래프(1502)의 교차점(1552)은 비트 "0" 출력 전압을 나타내며, 부하 라인(1540)과 제2 그래프(1504)의 교차점(1554)은 비트 "1" 출력 전압을 나타낸다. 비록 비트 "0" 상태에 대응하는 교차점(1552)이 포화 영역 내에, 그러나 포화 영역의 한계(margin)에 있지만, 두 교차점들(1552 및 1554)은 클램프 디바이스들이 포화 영역에서 동작하고 있음을 나타낸다.
도16을 참조하면, 도1의 메모리(100)의 특성들의 특정한 제2 실시예의 도면이 도시되며 일반적으로 도면 번호 1600으로 표시된다. 제1 그래프(1602) 및 제2 그래프(1604)는 각각 로직 "0" 하부측 회로 및 로직 "1" 하부측 회로에 대한 전류 전압(I-V) 특성들을 나타낸다. 부하 라인들(1640 및 1642)은 각각 상부측 기준 회로 및 상부측 데이터 회로의 I-V 특성들에 대응한다. 부하 라인들(1640 및 1642)의 교차점(1650)은 out_ref 노드(160)에서의 전압을 나타낸다. 부하 라인(1640)과 제1 곡선(1602)의 교차점(1652)은 비트 "0" 출력 전압을 나타내며, 부하 라인(1640)과 제2 그래프(1604)의 교차점(1654)은 비트 "1" 출력 전압을 나타낸다. 두 교차점들(1652 및 1654)은 클램프 디바이스들이 포화 영역에서 동작하고 있음을 나타낸다. 그러나 PMOS 부하는 부하 라인(1640)의 기울기에 의해 설명되듯이, 도15에 도시된 것에 비해 더 낮아진 출력 저항(r0)을 갖는다.
도17-19는 전류 임계치를 초과하는 로직 "1" 전류를 갖는 저항 기반 메모리의 동작(도17), 클램프 트랜지스터의 게이트 전압을 감소(도18)시킴으로써 또는 클램프 트랜지스터의 폭을 감소(도19)시킴으로써 로직 "1" 전류가 감소된 이후의 저항 기반 메모리의 동작 및 결과적인 대응하는 신호 마진들의 특정 실시예를 도시한다.
도17을 참조하면, 임계치를 초과하는 전류를 갖는 저항 기반 메모리 디바이스의 특정 실시예의 도면이 도시되며, 일반적으로 도면 번호 1700으로 표시된다. 제1 그래프(1702) 및 제2 그래프(1704)는 각각 로직 "0" 하부측 회로 및 로직 "1" 하부측 회로에 대한 전류 전압(I-V) 특성들을 나타낸다. 부하 라인들(1740 및 1742)은 각각 상부측 기준 회로 및 상부측 데이터 회로의 I-V 특성들에 대응한다. 영역(1750)은 일반적으로 비트 1 데이터 경로(140)의 동작 포인트를 나타낸다. 특정 실시예에서, 로직 "1" 상태와 관련된 전류(I1)는, 비제한적인 임계 전류의 예로서 나타낸 바와 같이 15㎂의 임계 전류를 초과하는 대략 19㎂의 값을 갖는다. 임계 전류(Imax)는 판독 동작들 동안 무효한 기록 명령들을 방지하기 위한 최대 허용 전류를 나타낼 수 있다.
부하 라인들(1740 및 1742)의 교차점과 제1 그래프(1702)와 부하 라인(1740)의 교차점 사이의 전압차(ΔV0)는 대략 267 밀리볼트(mV)이다. 제1 그래프(1702)와 부하 라인(1740)의 교차점과 부하 라인들(1740 및 1742)의 교차점 사이의 전압 차(ΔV1)는 대략 298 밀리볼트(mV)이다. 따라서, ΔV0 와 ΔV1 중 더 작은 쪽으로 결정되는 신호 마진은 ΔV0로 주어지며 267 mV의 값을 갖는다.
도18을 참조하면, 클램프 디바이스의 감소된 게이트 전압을 갖는 도17의 저항 기반 메모리 디바이스의 특징들의 특정 실시예의 도면이 도시되며 일반적으로 도면 번호 1800으로 표시된다. 도17의 실시예에서부터 출발하면, 비트 "1" 상태에서의 전류를 Imax(15㎂) 이하의 값으로 감소시키기 위해, 클램프 디바이스의 게이트 전압(VG)이 먼저 감소되고, 그 후 PMOS 트랜지스터들(112, 122, 132 및 142)의 폭이 감소하여 15㎂의 비트 "1" 전류에서 실질적으로 262mV라는 ΔV0의 최대 값을 달성한다. 설명한 바와 같이, ΔV1의 값은 297mV이며, 따라서, 신호 마진은 ΔV0로 주어지며 267mV의 값을 갖는다.
도19를 참조하면, 클램프 디바이스의 감소된 폭을 갖는 도17의 저항 기반 메모리 디바이스의 특징들의 특정 실시예의 도면이 도시되며 일반적으로 도면 번호 1900으로 표시된다. 도17의 실시예에서부터 출발하면, 비트 "1" 상태에서의 전류를 Imax(15㎂)이하의 값으로 감소시키기 위해, 클램프 디바이스의 폭이 먼저 감소되고, 그 후 PMOS 트랜지스터들(112, 122, 132 및 142)의 폭이 감소하여 15㎂의 비트 "1" 전류에서 실질적으로 241mV 라는 ΔV0의 최대 값을 달성한다. 설명한 바와 같이, ΔV1은 274mV이며, 따라서, 신호 마진은 ΔV0로 주어지며 241mV의 값을 갖는다. 근본적으로 더 큰 포화 영역은 I1을 Imax로 낮추기 위해 클램프 크기를 감소시키는 것보다 I1을 Imax로 낮추기 위해 VG를 감소시키는 것에서 기인하기 때문에, 도19의 신호 마진은 도18의 신호 마진보다 더 작아서 덜 바람직하다.
도3-19에서 설명된 바와 같이, ΔV0 및 ΔV1 중 더 작은 것으로 주어진 경우, 도1의 메모리(100)와 같은 저항 기반 메모리의 파라미터들은, 달성가능한 최대 신호 마진을 생성하도록 설계되는 방식으로 선택적으로 조정될 수 있다. 디바이스 파라미터들의 결정시 다른 고려사항들은 메모리 엘리먼트의 큰 저항이 높은 전류 밀도를 유발한다는 인식을 포함한다. 또한, 최대 데이터 1 판독 전류는 판독 동작 동안 무효한 데이터 기록을 방지할 정도로 충분히 낮아야 하며, 비트 라인 전압은 자기 저항(MR)비의 적정한 값들을 유지하도록 임계 비트라인 전압(VBLmax)을 초과하지 않아야 한다.
도20을 참조하면, 저항 기반 메모리 회로의 일 세트의 파라미터들을 결정하는 방법의 특정한 제1 실시예의 흐름도가 도시되며, 일반적으로 도면 번호 2000으로 표시된다. 예시들로서, 저항 기반 메모리 회로는 자기 저항 램(MRAM), 상 변화 램(PRAM) 또는 스핀 토크 전달 MRAM(STT-MRAM) 또는 다른 저항 기반 메모리 디바이스들을 포함할 수 있다.
단계(2002)에서, 저항 기반 메모리 회로의 미리 결정된 제1 설계 제한에 기반하여 제1 파라미터가 선택된다. 단계(2004)로 이동하여, 저항 기반 메모리 회로의 미리 결정된 제2 설계 제한에 기반하여 제2 파라미터가 선택된다. 특정 실시예에서, 미리 결정된 제1 설계 제한은 저항 기반 메모리 엘리먼트와 관련된 저항 값과 같은 프로세스 파라미터를 포함할 수 있다. 프로세스 파라미터는 고정적이거나 회로 설계 파라미터들보다 덜 유연하기 때문에, 프로세스 설계 제한들은 변화하지 않거나 충족시키기 어려울 수도 있다. 물리적 간격 제한으로 인해, 제2 파라미터는 최대 디바이스 크기 또는 최대 트랜지스터 폭과 같은 회로 설계 파라미터를 포함할 수 있다. 예를 들어, 감지 증폭기 부분의 최대 트랜지스터 크기는 비트라인-입/출력 멀티플렉서 방식으로 인해 제한될 수도 있다.
단계(2006)로 계속하여, 제1 파라미터 및 제2 파라미터를 변경하지 않고, 원하는 감지 증폭기 마진 값을 달성하기 위해 적어도 하나의 회로 파라미터의 물리적 특성을 선택적으로 할당 및 조정함으로써, 반복법이 저항 기반 메모리 회로의 감지 증폭기 부분의 적어도 하나의 회로 파라미터를 조정하도록 수행된다. 조정될 수 있는 물리적 특성들은 예로써, 트랜지스터 디멘존들 및 게이트 바이어스 전압들을 포함한다. 특정 실시예에서, 반복법의 수행은 단계(2008)에서, 물리적 특성을 조정하여 감지 증폭기 마진을 증대시키는 것을 포함한다. 원하는 감지 증폭기 마진은 미리 결정된 마진 값일 수도 있고, 또는 제1 및 제2 미리 결정된 설계 제한들이 주어진 경우 실질적으로 최대 증폭기 신호 마진일 수 있다.
회로 설계 파라미터는 부하로서 동작하도록 연결되는 부하 트랜지스터의 폭을 포함할 수 있다. 예를 들어, 회로 설계 파라미터는 도1에 도시된 부하 디바이스(112, 122, 132 및 134)의 폭을 포함할 수 있다. 회로 설계 파라미터는 메모리 회로의 감지 증폭기 부분 내에서 클램프 트랜지스터의 게이트 전압을 포함할 수 있다. 예를 들어, 회로 설계 파라미터는 도1에 도시된 Vclamp의 값을 포함할 수 있다.
클램프 트랜지스터는 포화 모드에서 동작할 수도 있고 저항 기반 메모리 회로의 자기 터널 접합(MTJ) 엘리먼트의 데이터 판독 경로의 전류를 제한할 수도 있다. 특정 실시예에서, 기준 셀은 클램프 트랜지스터에 연결된 p 채널 금속 산화막 반도체(PMOS) 전계 효과 트랜지스터 부하를 포함한다. MJT 엘리먼트는 클램프 트랜지스터에 연결될 수 있고 액세스 트랜지스터에 추가로 연결될 수 있다. 저항 기반 메모리 회로는 도1의 데이터 경로들(130 및 140)처럼, 제2 PMOS 부하, 제2 클램프 트랜지스터, 제2 MTJ 엘리먼트 및 제2 액세스 트랜지스터를 갖는 데이터 셀을 추가로 포함할 수 있다.
도21을 참조하면, 저항 기반 메모리 회로의 일 세트의 파라미터들을 결정하는 방법의 특정한 제2 실시에의 도면이 도시되며 일반적으로 도면 번호(2100)로 표시된다. 자기 터널 접합 메모리 엘리먼트의 저항(RMTJ)의 값은 단계(2102)에서 미리 결정된 값(RMTJ _ opt)으로 설정된다. 특정 실시예에서, RMTJ _ opt는 신호 마진을 최대로 하기 위한 최적의 R0 값이다. 단계(2104)에서, 스핀 토크 전달 자기 저항 램(STT-MRAM)의 클램프 트랜지스터의 폭(Wnclamp)은 Wnclamp _ max값으로 설정된다. Wnclamp _ max는 STT-RAM의 간격 제한을 충족시키는 실질적으로 최대 폭이 되도록 선택되는 미리 결정된 설계 제한일 수 있다. 예를 들어, 간격 제한은 4:1 또는 8:1과 같은 STT-MRAM의 비트라인-입/출력 멀티플렉싱 방식에 의해 결정될 수 있으며, 이는 STT-MRAM의 감지 증폭기 부분의 트랜지스터 폭을 제한한다. 신호 마진(ΔV0)은 도7에 도시된 바와 같이, 클램프 트랜지스터의 폭의 증가에 따라 증가 및 포화될 수 있으며, 클램프 트랜지스터의 폭은 신호 마진 및 영역 제한을 기초로 선택될 수 있다.
또한, 다른 파라미터들은, 비트 0 상태에서 STT-MRAM의 자기 터널 접합(MTJ)의 저항(RMTJ), 비트 1 상태의 판독 동작 동안 비트 1 상태가 비트 0 상태로 변경되는 것을 방지하기 위한 최대 판독 전류(Imax), 다른 프로세스 및 회로 설계 파라미터들 또는 이들의 임의의 결합과 같은 미리 결정된 제한들을 기초로 선택되거나 결정될 수 있다. 특정 예에서, 하나 이상의 선택된 파라미터들은 MTJ의 저항과 같은 프로세스 기술에 의해 결정되는 프로세스 파라미터들을 포함할 수 있다.
파라미터들이 선택된 후, 반복법이 시작된다. 반복법은 일반적으로, 설계 제한들에 의해 영향을 받는 Wnload 또는 RMTJ와 같은 이전에 결정된 파라미터들을 변경하지 않고, 원하는 감지 증폭기 마진 값을 달성하기 위해 적어도 하나의 회로 설계 파라미터의 물리적 특성을 선택적으로 조정함으로써 STT-MRAM의 감지 증폭기 부분의 적어도 하나의 회로 설계 파라미터를 조정하는 단계를 포함한다. 단계(2106)로 이동하면, 부하 트랜지스터의 폭(Wpload) 및 클램프 트랜지스터의 게이트 전압(VG)의 초기값들이 STT-MRAM의 신호 마진(ΔV)을 실질적으로 최대화하도록 결정된다.
단계(2108)로 진행하면, MTJ의 비트 1 상태 전류(I)는 미리 결정된 전류 임계치(Imax)와 비교되며, 비트라인의 전압(VBL)은 미리 결정된 전압 임계치(VBLmax)와 비교된다. 결정 단계(2110)에서, 비트 1 상태 전류(I)가 Imax보다 작은지 그리고 VBL이 VBLmax보다 작은지에 대한 결정이 행해진다. I < Imax 이고 VBL < VBLmax이면, 방법은 단계(2116)에서 종료한다. I가 Imax를 초과하거나 VBL이 VBLmax를 초과하면, 프로세스는 단계(2112)로 진행하여 클램프 트랜지스터의 게이트 전압(VG)을 반복적으로 감소시키고, 게이트 전압(VG)이 주어진 경우 실질적으로 최대 감지 증폭기 마진을 초래하는 부하 트랜지스터의 폭(Wpload)을 결정하기 시작한다. 비록 다른 실시예에서 프로세스는 방법이 종료하는 단계(2116)로 진행할 수 있지만, 도21에 도시된 실시예에서, I가 Imax와 동일하거나 VBL이 VBLmax와 동일한 경우, 프로세스는 또한 단계(2112)로 진행한다.
단계(2112)에서, 게이트 전압(VG)이 감소된다. VG는 미리 결정된 양 또는 계산된 스텝 사이즈만큼 감소될 수 있다. 단계(2114)에서 VG를 감소시킨 후, Wpload의 다음 값이 실질적으로 ΔV0를 최대화하도록 결정된다. 프로세스는 단계(2108)로 복귀하며, 여기서 I 및 VBL이 단계(2112 및 2114)에서 결정된 값들을 이용하여 계산된다.
도17-19에서 설명된 Wnclamp 및 VG에 대한 ΔV0의 일반적인 종속성은, ΔV0와 ΔV1 중 더 작은 쪽으로 주어진 경우, 가능한 최대 신호 마진을 유지하면서 전류(I)를 감소시키는 것이 최대 적정 Wnclamp를 설정하고 I가 Imax보다 작게될 때까지 VG를 반복적으로 감소시키고 Wpload를 조정함으로써 달성될 수 있음을 시사한다. 도1-21과 관련하여 논의된 설계 흐름들을 따르지 않고 결정되는 회로 설계들은 어떤 양상들에서 로컬 최적값들을 가질 수 있지만, 신호 마진 결과들 및 낮은 수율들로 인해 어려움을 겪을 수 있다. 도20-21에서 설명된 반복법의 적어도 일부는 도2의 시스템(200)에 관련하여 설명되는 바와 같이 자동 설계 툴에 의해 수행될 수 있다. 자동화된 설계 툴에서 반복법을 수행하기에 앞서 예를 들어, 도2의 입력 디바이스(230) 또는 데이터 파일(218)을 통해 하나 이상의 파라미터들, 물리적 특성들 또는 이들의 임의의 결합에 초기값이 할당될 수 있다. 설계 툴은, 설계 툴의 시뮬레이션 알고리즘들 및 디바이스 모델들의 정확성 및 스텝 크기 및 라운딩 에러와 같은 다른 구현 인자들이 주어진 경우 신호 마진에 대해 실질적으로 전역적으로 최적화된 회로 설계를 생성하도록 반복들을 수행할 수 있다.
도22를 참조하면, 본 명세서에서 설명된 바와 같은 반복적 방법에 의해 결정되는 파라미터들을 갖는 저항 기반 메모리 회로를 포함하는 전자 디바이스의 특정한 실시예의 블록도가 도시되며, 일반적으로 도면 번호 2200으로 표시된다. 디바이스(2200)는, 메모리(2232)에 연결되고 또한 반복법에 의해 결정된 파라미터들을 갖는 저항 기반 메모리 회로(2264)에 연결되는 디지털 신호 프로세서(DSP)(2210)와 같은 프로세서를 포함한다. 예시에서, 반복법(2264)에 의해 결정되는 파라미터들을 갖는 저항 기반 메모리 회로는 도1에 도시된 메모리를 포함하며, 도20 및 21의 방법들 중 하나 이상을 이용하거나, 도2의 디바이스(202)를 이용하여, 또는 이들의 임의의 결합을 이용하여 결정되는 회로 파라미터들을 갖는다. 특정 실시예에서, 반복법(2264)에 의해 결정된 파라미터들을 갖는 저항 기반 메모리 회로는 스핀 토크 전달 자기 저항 램(STT-MRAM) 메모리 디바이스를 포함한다.
도22는 또한 디지털 신호 프로세서(2210) 및 디스플레이(2228)에 연결된 디스플레이 제어기(2226)를 도시한다. 코더/디코더(코덱)(2234)는 또한 디지털 신호 프로세서(2210)에 연결될 수 있다. 스피커(2236) 및 마이크로폰(2238)은 코덱(2234)에 연결될 수 있다.
도22는 또한 무선 제어기(2240)가 디지털 신호 프로세서(2210) 및 무선 안테나(2242)에 연결될 수 있음을 나타낸다. 특정 실시예에서, DSP(2210), 디스플레이 제어기(2226), 메모리(2232), 코덱(2234), 무선 제어기(2240) 및 반복법에 의해 결정되는 파라미터들을 갖는 저항 기반 메모리 회로(2264)는 시스템 인 패키지(system in package) 또는 시스템 온 칩(system-on-chip)(2222)에 포함된다. 특정 실시예에서, 입력 디바이스(2230) 및 전력 공급기(2244)는 온 칩 시스템(2222)에 연결된다. 더욱이, 특정 실시예에서, 도22에 설명된 바와 같이, 디스플레이(2228), 입력 디바이스(2230), 스피커(2236), 마이크로폰(2238), 무선 안테나(2242) 및 전력 공급기(2244)는 온 칩 시스템(2222) 외부에 있다. 그러나 각각은 인터페이스 또는 제어기와 같은, 온 칩 시스템(2222)의 컴포넌트에 연결될 수 있다.
당업자는 실시예들과 관련하여 설명된 다양한 로직 블록들, 구성들, 모듈들, 회로들 및 알고리즘 단계들이 전자 하드웨어, 컴퓨터 소프트웨어 또는 이 둘의 결합으로 구현될 수 있음을 이해할 것이다. 하드웨어 및 소프트웨어의 이러한 상호 호환성을 명확하게 설명하기 위해, 다양한 예시적인 컴포넌트들, 블록들, 구성들, 모듈들, 회로들 및 단계들이 이들의 기능과 관련하여 전술되었다. 이러한 기능이 하드웨어 또는 소프트웨어로 구현되는 지는 특정 애플리케이션 및 전체 시스템에 부과된 설계 제한들에 의존한다. 당업자는 각각의 특정 애플리케이션에 대해 다양한 방식으로 설명된 기능을 구현할 수 있지만, 이러한 구현 결정들은 본 발명의 범위를 벗어나는 것으로 해석되어서는 안된다.
상술한 실시예들과 관련하여 설명되는 방법 또는 알고리즘의 단계들은 하드웨어로, 프로세서에 의해 실행되는 소프트웨어 모듈로, 또는 이 둘의 결합으로 직접 구현될 수 있다. 소프트웨어 모듈은 RAM, 플래쉬 메모리, ROM, 프로그램가능한 ROM(PROM), 소거가능한 프로그램 가능 ROM(EPROM), 전기적으로 소거가능한 프로그램 가능 ROM(EEPROM), 레지스터들, 하드디스크, 휴대용 디스크, CD-ROM, 또는 공지된 임의의 다른 형태의 저장 매체에 상주할 수 있다. 예시적인 저장매체는, 프로세서가 저장매체로부터 정보를 판독하고, 저장매체에 정보를 기록할 수 있도록 프로세서에 연결된다. 대안적으로, 저장 매체는 프로세서에 통합될 수도 있다. 프로세서 및 저장매체는 ASIC에 위치할 수도 있다. ASIC는 컴퓨팅 디바이스 또는 사용자 단말에 위치할 수도 있다. 대안적으로, 프로세서 및 저장 매체는 컴퓨팅 디바이스 또는 사용자 단말에서 개별 컴포넌트들로서 존재할 수 있다.
제시된 실시예들에 대한 설명은 당업자가 본 실시예를 이용하거나 또는 실시할 수 있도록 제공된다. 이러한 실시예들에 대한 다양한 변형들은 당업자에게 명백할 것이며, 여기에 정의된 일반적인 원리들은 본 발명의 범위를 벗어남이 없이 다른 실시예들에 적용될 수 있다. 따라서, 본 발명은 여기에 제시된 실시예들로 한정되는 것이 아니라, 이하의 청구항들에 의해 정의된 바와 같은 원리들 및 신규한 특징들과 부합하는 가장 넓은 범위와 조화된다.

Claims (22)

  1. 저항 기반 메모리 회로의 일 세트의 파라미터들을 결정하는 방법으로서,
    상기 저항 기반 메모리 회로의 미리 결정된 제1 설계 제한을 기초로 제1 파라미터를 선택하는 단계;
    상기 저항 기반 메모리 회로의 미리 결정된 제2 설계 제한을 기초로 제2 파라미터를 선택하는 단계; 및
    상기 제1 파라미터 또는 상기 제2 파라미터를 변경하지 않고, 원하는 감지 증폭기 마진 값을 달성하기 위해 상기 저항 기반 메모리 회로의 감지 증폭기 부분의 적어도 하나의 회로 파라미터의 물리적 특성을 선택적으로 할당 및 조정함으로써, 상기 저항 기반 메모리 회로의 감지 증폭기 부분의 상기 적어도 하나의 회로 파라미터를 조정하도록 반복법(iterative methodology)을 수행하는 단계를 포함하고,
    상기 적어도 하나의 회로 파라미터는 상기 감지 증폭기 부분 내의 기준 회로의 클램프 트랜지스터의 게이트 전압을 포함하는,
    파라미터들을 결정하는 방법.
  2. 제1항에 있어서,
    상기 저항 기반 메모리 회로는 자기 저항 램(MRAM), 상 변화 램(PRAM) 또는 스핀 토크 전달 MRAM(STT-MRAM)을 포함하는, 파라미터들을 결정하는 방법.
  3. 제1항에 있어서,
    상기 미리 결정된 제1 및 제2 설계 제한들이 주어지는 경우, 상기 원하는 감지 증폭기 마진 값은 실질적으로 최대 증폭기 신호 마진인, 파라미터들을 결정하는 방법.
  4. 제1항에 있어서,
    상기 반복법을 수행하는 단계는, 감지 증폭기 마진을 증대시키기 위해 상기 물리적 특성을 조정하는 단계를 포함하는, 파라미터들을 결정하는 방법.
  5. 삭제
  6. 제1항에 있어서,
    상기 적어도 하나의 회로 파라미터는 상기 기준 회로에 대한 기준 저항 또는 상기 기준 회로의 부하로서 동작하도록 연결되는 부하 트랜지스터의 폭을 포함하는, 파라미터들을 결정하는 방법.
  7. 제1항에 있어서,
    상기 클램프 트랜지스터는 포화 모드에서 동작하며, 상기 저항 기반 메모리 회로의 자기 터널 접합(MTJ) 엘리먼트의 데이터 판독 경로에 가변 저항을 제공하는, 파라미터들을 결정하는 방법.
  8. 제7항에 있어서,
    상기 기준 회로는 상기 클램프 트랜지스터에 연결된 p채널 금속 산화막 반도체(PMOS) 전계 효과 트랜지스터 부하를 포함하며, 상기 MTJ 엘리먼트는 상기 클램프 트랜지스터에 연결되고 기록 라인 트랜지스터에 추가로 연결되며, 상기 저항 기반 메모리 회로는 제2 PMOS 부하, 제2 클램프 트랜지스터, 제2 MTJ 엘리먼트, 및 제2 기록 라인 트랜지스터를 갖는 데이터 셀을 더 포함하는, 파라미터들을 결정하는 방법.
  9. 일 세트의 파라미터들을 결정하는 방법으로서,
    스핀 토크 전달 자기 저항 램(STT-MRAM)의 미리 결정된 제1 설계 제한을 기초로 제1 파라미터를 선택하는 단계;
    상기 STT-MRAM의 미리 결정된 제2 설계 제한을 기초로 제2 파라미터를 선택하는 단계; 및
    상기 제1 파라미터 또는 상기 제2 파라미터를 변경하지 않고 원하는 감지 증폭기 마진 값을 달성하기 위해 상기 STT-MRAM의 감지 증폭기 부분의 적어도 하나의 회로 파라미터의 물리적 특성을 선택적으로 조정함으로써, 상기 STT-MRAM의 감지 증폭기 부분의 상기 적어도 하나의 회로 파라미터를 조정하도록 반복법을 수행하는 단계를 포함하는,
    파라미터들을 결정하는 방법.
  10. 제9항에 있어서,
    상기 미리 결정된 제1 설계 제한은 비트 0 상태에서 상기 STT-MRAM의 자기 터널 접합(MTJ)의 저항을 포함하는, 파라미터들을 결정하는 방법.
  11. 제10항에 있어서,
    상기 미리 결정된 제2 설계 제한은 상기 감지 증폭기 부분의 기준 회로의 클램프 트랜지스터의 폭을 포함하는, 파라미터들을 결정하는 방법.
  12. 제11항에 있어서,
    상기 클램프 트랜지스터의 폭은 상기 STT-MRAM의 간격 제한을 충족시키는 실질적으로 최대 폭이 되도록 선택되는, 파라미터들을 결정하는 방법.
  13. 제11항에 있어서,
    상기 MTJ의 상기 저항은 프로세스 파라미터이며, 신호 마진은 상기 클램프 트랜지스터의 상기 폭의 증가에 따라 증가하여 포화되며, 상기 클램프 트랜지스터의 상기 폭은 상기 신호 마진 및 영역 제한을 기초로 선택되는, 파라미터들을 결정하는 방법.
  14. 제11항에 있어서,
    상기 반복법을 수행하는 단계는,
    실질적으로 최대 감지 증폭기 마진을 초래하는 부하 트랜지스터의 폭 및 상기 클램프 트랜지스터의 게이트 전압의 값을 결정하는 단계; 및
    상기 MTJ의 비트 1 상태 전류를 미리 결정된 전류 임계치와 비교하는 단계를 포함하는, 파라미터들을 결정하는 방법.
  15. 제14항에 있어서,
    상기 반복법을 수행하는 단계는,
    상기 MTJ의 상기 비트 1 상태 전류가 상기 미리 결정된 전류 임계치를 초과할 때, 상기 클램프 트랜지스터의 상기 게이트 전압을 반복적으로 감소시키는 단계 및 상기 게이트 전압이 주어지는 경우, 실질적으로 최대 감지 증폭기 마진을 초래하는 상기 부하 트랜지스터의 상기 폭을 결정하는 단계를 더 포함하는, 파라미터들을 결정하는 방법.
  16. 제15항에 있어서,
    상기 반복법의 적어도 일부는 자동화된 설계 툴에 의해 수행되며, 상기 물리적 특성에는 상기 반복법을 수행하기 전의 초기값이 할당되는, 파라미터들을 결정하는 방법.
  17. 프로세서로 하여금,
    저항 기반 메모리 회로의 미리 결정된 제1 설계 제한을 기초로 제1 파라미터의 제1 입력을 수신하게 하고,
    상기 저항 기반 메모리 회로의 미리 결정된 제2 설계 제한을 기초로 제2 파라미터의 제2 입력을 수신하게 하고,
    상기 제1 파라미터 또는 상기 제2 파라미터를 변경하지 않고, 원하는 감지 증폭기 마진 값을 달성하기 위해 상기 저항 기반 메모리 회로의 감지 증폭기 부분의 적어도 하나의 회로 파라미터의 물리적 특성을 선택적으로 조정함으로써, 상기 저항 기반 메모리 회로의 감지 증폭기 부분의 상기 적어도 하나의 회로 파라미터를 조정하도록 반복법(iterative methodology)을 수행하게 하고, 그리고
    상기 미리 결정된 제1 및 제2 설계 제한들이 주어지는 경우, 상기 원하는 감지 증폭기 마진이 달성된 후 상기 물리적 특성과 관련되는 값을 저장하게 하도록 실행가능한 프로세서 명령들을 가지고,
    상기 미리 결정된 제2 설계 제한은 상기 감지 증폭기 부분의 기준 회로의 클램프 트랜지스터의 폭을 포함하는,
    프로세서 판독 가능 매체.
  18. 제17항에 있어서,
    상기 프로세서 실행가능 명령들은, 상기 제1 파라미터 및 상기 제2 파라미터가 주어지는 경우, 실질적으로 최대 감지 증폭기 마진 값을 초래하는 상기 감지 증폭기 부분의 부하 트랜지스터의 폭의 초기값 및 상기 감지 증폭기 부분의 클램프 트랜지스터의 게이트 전압의 초기값을 결정하도록 추가로 실행가능한, 프로세서 판독 가능 매체.
  19. 제18항에 있어서,
    상기 물리적 특성의 선택적인 조정은,
    상기 부하 트랜지스터의 상기 폭의 상기 초기값 및 상기 게이트 전압의 상기 초기값을 이용하여 상기 감지 증폭기 부분의 전류를 결정하고, 그리고
    상기 감지 증폭기 부분의 상기 전류를 미리 결정된 전류 임계치와 비교하는 것을 더 포함하는, 프로세서 판독 가능 매체.
  20. 제19항에 있어서,
    상기 물리적 특성의 선택적인 조정은, 상기 전류가 상기 미리 결정된 전류 임계치를 초과할 때,
    감소된 게이트 전압을 결정하고,
    상기 제1 파라미터, 상기 제2 파라미터 및 상기 감소된 게이트 전압이 주어지는 경우, 실질적으로 최대 감지 증폭기 마진 값을 초래하는 상기 부하 트랜지스터의 제2 폭을 결정하고, 그리고
    상기 부하 트랜지스터의 상기 제2 폭 및 상기 감소된 게이트 전압을 이용하여 상기 감지 증폭기 부분의 변경된 전류를 결정하는 것을 더 포함하는, 프로세서 판독 가능 매체.
  21. 제17항에 있어서,
    상기 프로세서 명령들은 프로세서로 하여금 상기 원하는 감지 증폭기 마진을 갖는 상기 저항 기반 메모리 회로의 회로 설계를 나타내는 데이터 파일을 출력하게 하도록 추가로 실행가능한, 프로세서 판독 가능 매체.
  22. 제17항에 있어서,
    상기 프로세서 명령들은 컴퓨터 이용 설계(computer-aided design) 툴과 호환가능한, 프로세서 판독 가능 매체.
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7764537B2 (en) * 2007-04-05 2010-07-27 Qualcomm Incorporated Spin transfer torque magnetoresistive random access memory and design methods
KR20090126587A (ko) * 2008-06-04 2009-12-09 삼성전자주식회사 상 변화 메모리 장치 및 그것의 읽기 방법
US8254195B2 (en) * 2010-06-01 2012-08-28 Qualcomm Incorporated High-speed sensing for resistive memories
KR101855295B1 (ko) 2011-09-08 2018-05-09 삼성전자주식회사 데이터 리드회로, 이를 포함하는 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 데이터 리드 방법
US8934306B2 (en) * 2012-03-06 2015-01-13 Micron Technology, Inc. Memory and sense parameter determination methods
KR102024523B1 (ko) 2012-12-26 2019-09-24 삼성전자 주식회사 저항체를 이용한 비휘발성 메모리 장치 및 그 구동 방법
GB2510339A (en) * 2013-01-30 2014-08-06 Ibm Method and apparatus for read measurement of a plurality of resistive memory cells
KR102152774B1 (ko) 2013-03-07 2020-09-07 삼성전자 주식회사 반도체 소자 시뮬레이션 시스템 및 이를 이용한 시뮬레이션 방법
US9799385B2 (en) 2014-09-08 2017-10-24 Toshiba Memory Corporation Resistance change memory
US9997225B2 (en) * 2014-12-10 2018-06-12 Globalfoundries Singapore Pte. Ltd. System and method for modular simulation of spin transfer torque magnetic random access memory devices
US9679643B1 (en) * 2016-03-09 2017-06-13 Taiwan Semiconductor Manufacturing Co., Ltd. Resistive memory device having a trimmable resistance of at least on of a driver and a sinker is trimmed based on a row location
US10037400B2 (en) * 2016-06-02 2018-07-31 Marvell World Trade Ltd. Integrated circuit manufacturing process for aligning threshold voltages of transistors
CN112307698B (zh) * 2019-07-29 2023-10-31 星宸科技股份有限公司 可控制振荡器的自动化设计的方法、电脑程式产品及系统
US10917093B1 (en) * 2019-11-05 2021-02-09 Micron Technology, Inc. Self-adaptive termination impedance circuit
CN112464597B (zh) * 2020-12-03 2024-04-12 成都海光微电子技术有限公司 电路仿真方法、装置、存储介质及电子设备

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040062117A1 (en) 2002-10-01 2004-04-01 Perner Frederick A. Adjustable current mode differential amplifier for multiple bias point sensing of MRAM having diode isolation

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU368627A1 (ru) * 1971-04-20 1973-01-26 УСТРОЙСТВО дл АВТОМАТИЧЕСКОГО ОПРЕДЕЛЕНИЯ ОПТИМАЛЬНЫХ ПАРАМЕТРОВ ПОРОГОВОГО ЭЛЕМЕНТА
US6262625B1 (en) * 1999-10-29 2001-07-17 Hewlett-Packard Co Operational amplifier with digital offset calibration
JP2001212098A (ja) * 2000-01-31 2001-08-07 Tanita Corp ワンチップに集積回路化した生体電気インピーダンス測定装置
JP2003257192A (ja) * 2002-03-06 2003-09-12 Mitsubishi Electric Corp 半導体記憶装置および不揮発性半導体記憶装置
US7082389B2 (en) 2002-11-22 2006-07-25 Freescale Semiconductor, Inc. Method and apparatus for simulating a magnetoresistive random access memory (MRAM)
US6781468B1 (en) * 2003-04-30 2004-08-24 Agilent Technologies, Inc Photo-amplifier circuit with improved power supply rejection
KR100610008B1 (ko) * 2004-07-19 2006-08-08 삼성전자주식회사 버스트 리드동작에 적합한 상변화 메모리 장치 및 그에따른 데이터 리딩방법
JP2006078249A (ja) * 2004-09-08 2006-03-23 Denso Corp 容量型半導体センサ
US7154774B2 (en) * 2005-03-30 2006-12-26 Ovonyx, Inc. Detecting switching of access elements of phase change memory cells
RU2292126C2 (ru) * 2005-06-29 2007-01-20 Гарри Романович Аванесян Способ автоматической настройки радиоэлектронного устройства и автоматический регулятор
US7259628B2 (en) * 2005-06-30 2007-08-21 Silicon Laboratories Inc. Signal dependent biasing scheme for an amplifier
JP2007140485A (ja) * 2005-10-18 2007-06-07 Sharp Corp シミュレーションにおけるパラメータ抽出装置及びパラメータ抽出方法と、この方法により作成したマスクパターンデータ及びこのマスクパターンデータにより作成したフォトマスクと半導体装置
KR100745600B1 (ko) * 2005-11-07 2007-08-02 삼성전자주식회사 상 변화 메모리 장치 및 그것의 읽기 방법
US7542338B2 (en) * 2006-07-31 2009-06-02 Sandisk 3D Llc Method for reading a multi-level passive element memory cell array
KR100809334B1 (ko) * 2006-09-05 2008-03-05 삼성전자주식회사 상변화 메모리 장치
US8406033B2 (en) * 2009-06-22 2013-03-26 Macronix International Co., Ltd. Memory device and method for sensing and fixing margin cells

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040062117A1 (en) 2002-10-01 2004-04-01 Perner Frederick A. Adjustable current mode differential amplifier for multiple bias point sensing of MRAM having diode isolation

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