KR101294573B1

KR101294573B1 - 저항 기반 메모리 회로의 제어된 값 기준 신호

Info

Publication number: KR101294573B1
Application number: KR1020117002362A
Authority: KR
Inventors: 성욱 정; 지수 김; 재환 송; 승 에이치 강; 세승 윤
Original assignee: 퀄컴 인코포레이티드
Priority date: 2008-06-30
Filing date: 2009-06-23
Publication date: 2013-08-07
Also published as: EP2311038A1; TW201007731A; WO2010002637A1; JP5619963B2; EP2515305A1; US7813166B2; EP2515305B1; CN102077291A; EP2311038B1; JP2013239229A; JP5579712B2; US20090323405A1; CN102077291B; JP2011527066A; KR20110025700A

Abstract

저항 기반 메모리 회로들의 제어된 값 기준 신호들의 시스템들 및 방법들이 개시되어 있다. 특정 실시형태에서, 기준 제어 신호를 수신하도록 구성된 제1 입력을 포함하는 회로 디바이스가 개시되어 있다. 회로 디바이스는 또한, 제어된 값 기준 전압을 저항 기반 메모리 셀에 커플링된 감지 증폭기에 선택적으로 제공하기 위해 제1 입력에 응답하는 출력을 포함한다.

Description

저항 기반 메모리 회로의 제어된 값 기준 신호{CONTROLLED VALUE REFERENCE SIGNAL OF RESISTANCE BASED MEMORY CIRCUIT}

본 발명은 일반적으로 저항 기반 메모리 회로들의 제어된 값 기준 신호(controlled value reference signal)들에 관한 것이다.

기술의 발전으로 인해 더 작고 더 강력한 개인용 컴퓨팅 디바이스들이 출현해 왔다. 예를 들면, 작고, 가볍고, 사용자들에 의해 용이하게 운반되는 휴대형 무선 전화기들, PDA (personal digital assistant) 들, 및 페이징 디바이스 (paging device) 들과 같은 무선 컴퓨팅 디바이스들을 포함하는 다양한 휴대형 개인용 컴퓨팅 디바이스들이 현재 존재하고 있다. 보다 구체적으로, 셀룰러 전화들 및 인터넷 프로토콜 (IP) 전화들과 같은 휴대형 무선 전화들은 무선 네트워크들을 통해 음성 및 데이터 패킷들을 통신할 수 있다. 또한, 이러한 많은 무선 전화기들은 이에 통합되는 다른 유형들의 디바이스들을 포함한다. 예를 들면, 무선 전화기는 또한 디지털 스틸 카메라, 디지털 비디오 카메라, 디지털 레코더, 및 오디오 파일 플레이어도 포함할 수 있다. 또한, 이러한 무선 전화기들은, 인터넷에 액세스하는데 사용될 수 있는 웹 브라우저 애플리케이션과 같은 소프트웨어 애플리케이션들을 포함하는 실행가능 명령들을 프로세싱할 수 있다. 그러나, 이러한 휴대형 디바이스들의 전력 소모는 배터리를 빠르게 소모시킬 수 있고, 사용자의 경험을 축소시킬 수 있다.

전력 소모를 감소시키기 위해, 더 작은 회로 피처 (feature) 크기들 및 이러한 휴대형 디바이스들 내에서의 동작 전압들을 구현해왔다. 피처 크기 및 동작 전압들의 감소는, 전력 소모를 감소시키기는 하지만, 제조 프로세스들 사이의 변화들에 대한 감도를 또한 증가시킨다. 이러한 증가된 감도는, 제조업자 또는 제조 프로세스가 알려져 있지 않거나 변경되기 쉬운 감지 증폭기 (sense amplifier) 들을 이용하는 메모리 디바이스들의 설계의 경우에, 극복되기 어려울 수도 있다.

Qualcomm Inc. 의 Seung H. Kang 및 Sei Seung Yoon 과 함께, 연세대학교의 Seong-Ook Jung 교수, Jisu Kim 및 Jee-Hwan Song 에 의해 수행된 조사로 인해, 저항 기반 메모리 회로들의 제어된 값 기준 신호들에 대한 신규 시스템들 및 방법들이 개발되어 왔다.

특정 실시형태에는, 기준 선택 신호를 수신하도록 구성된 제1 입력을 포함하는 회로 디바이스가 개시되어 있다. 회로 디바이스는 또한, 저항 기반 메모리 셀에 커플링된 감지 증폭기에 제어된 값 기준 전압을 선택적으로 제공하기 위해 제1 입력에 응답하는 출력을 포함한다.

다른 특정 실시형태에는, 적어도 하나의 자기 저항식 랜덤 액세스 메모리 (magnetoresistive random access memory; MRAM) 비트 셀에 커플링된 제1 입력을 포함하는 감지 증폭기가 개시되어 있다. 감지 증폭기는 또한, 제어된 값 기준 전압을 포함하는 입력 신호를 수신하는 제2 입력을 포함한다.

다른 특정 실시형태에서, 저항 기반 메모리 디바이스를 위한 가변 기준 신호 생성기가 개시되어 있다. 가변 기준 신호 생성기는 제어 신호 및 입력에 응답하는 출력을 수신하기 위한 입력을 포함한다. 가변 기준 신호 생성기는 또한 저항 기반 메모리 디바이스의 감지 증폭기와 관련하여 사용하기 위한 출력에서 제어된 값 기준 신호를 제공하기 위한 로직을 포함한다.

다른 특정 실시형태에서, MRAM 디바이스가 개시되어 있다. MRAM 디바이스는 데이터 셀에 저장된 데이터 값에 응답하는 데이터 신호를 생성하기 위해 제1 부하 소자에 커플링된 데이터 셀을 포함한다. MRAM 디바이스는 또한 제어된 값 기준 신호를 생성하기 위한 기준 셀을 포함한다. MRAM 디바이스는 제1 부하 소자에 부하 제어 신호를 제공하도록 커플링된 부하 생성기 셀을 포함한다. MRAM 디바이스는 제어된 값 기준 신호와 데이터 신호를 수신하여 데이터 값을 나타내는 출력을 생성하도록 커플링된 감지 증폭기를 더 포함한다.

다른 특정 실시형태에는, MRAM 디바이스에서 기준 신호의 값을 조정하기 위해 제어 신호를 제공하는 단계를 포함하는 방법이 개시되어 있다. MRAM 디바이스의 비트 셀의 값은 기준 신호에 대한 데이터 판독 신호의 비교에 기초하여 결정된다.

개시된 실시형태에 의해 제공되는 특정 이점은 제어된 기준 신호를 이용함으로써 가변 저항 메모리의 동작이 향상될 수도 있다는 점이다. 본 발명에 대한 다른 양태들, 이점들, 및 특징들은, 이하의 항목인 도면의 간단한 설명, 발명을 실시하기 위한 구체적인 내용 및 특허청구범위를 포함하는 출원 명세서 전반에 대한 검토 후에 명확해질 것이다.

도 1 은 프로그램가능 기준 신호를 포함하는 저항 기반 메모리 시스템의 특정 예시적인 실시형태의 블록도이다.
도 2 는 제어된 값 기준 신호를 포함하는 저항 기반 메모리의 제1 예시적인 실시형태의 회로 다이어그램이다.
도 3 은 제어된 값 기준 신호를 포함하는 저항 기반 메모리의 제2 예시적인 실시형태의 회로 다이어그램이다.
도 4 는 도 2 의 저항 기반 메모리의 회로 특성들의 특정 예시적인 실시형태에 대한 다이어그램이다.
도 5 는 제1 메모리 셀 저항 분포 특성을 나타내는 메모리 셀 저항들의 특정 예시적인 실시형태의 다이어그램이다.
도 6 은 도 5 의 제1 메모리 셀 저항 분포 특성에 기초한, 메모리 셀 전류 분포들의 특정 예시적인 실시형태의 다이어그램이다.
도 7 은 도 5 의 제1 메모리 셀 저항 분포 특성 및 도 6 의 메모리 셀 전류 분포들을 이용한, 도 4 의 전류 특성들의 특정 예시적인 실시형태의 다이어그램이다.
도 8 은 제2 메모리 셀 저항 분포 특성을 나타내는 메모리 셀 저항들의 특정 예시적인 실시형태의 다이어그램이다.
도 9 는 도 8 의 제2 메모리 셀 저항 분포 특성에 기초한, 메모리 셀 전류 분포들의 특정 예시적인 실시형태에 대한 다이어그램이다.
도 10 은 도 8 의 제2 메모리 셀 저항 분포 특성 및 도 9 의 메모리 셀 전류 분포들을 이용한, 도 4 의 회로 특성들의 특정 예시적인 실시형태의 다이어그램이다.
도 11 은 제어된 값 기준 신호를 갖는 저항 기반 메모리 회로를 동작시키는 방법의 특정 실시형태의 흐름도이다.
도 12 는 프로그램가능 기준 신호를 갖는 저항 기반 메모리 회로를 포함하는 전자 디바이스의 특정 예시적인 실시형태의 블록도이다.

도 1 을 참조하여, 프로그램가능 기준 신호를 포함하는 저항 기반 메모리 시스템의 특정 예시적인 실시형태를 설명하며, 일반적으로 100 으로 지시한다. 감지 증폭기 (102) 는 대표적인 저항 기반 메모리 셀 (110) 및 프로그램가능 기준 신호 회로 (120) 에 커플링된다. 프로그램가능 기준 신호 회로 (120) 에 기준 제어 신호 (132) 를 제공하도록 기준 신호 제어 로직 회로 (130) 가 커플링된다. 기준 제어 신호 (132) 에 응답하여 감지 증폭기 (102) 에 제공된 기준 전압을 제어함으로써, 저항 기반 메모리 시스템 (100) 의 감지 마진 (sense margin) 전반이 향상되어, 셀 (110) 과 같은 저항 기반 메모리 셀들에 영향을 미치는 상이한 유형들의 프로세스 변화들을 수용할 수 있다.

대표적인 저항 기반 메모리 셀 (110) 은, 저항 기반 메모리 디바이스를 이용하여 로직 "1" 값 또는 로직 "0" 값을 저장하도록 구성된다. 특정 실시형태에서, 저항 기반 메모리 셀 (110) 은 로직 "0" 상태에 대응하는 제1 저항 (R0) 및 로직 "1" 상태에 대응하는 제2 저항 (R1) 을 나타내는 자기 터널 접합 (magnetic tunnel junction; MTJ) 디바이스 (114) 를 포함한다. 제1 저항 (R0) 및 제2 저항 (R1) 의 값들은, 예를 들면 시스템 (100) 의 제조 동안의 프로세스 변화들로 인해, 시스템 (100) 의 다른 메모리 셀들 (미도시) 과 비교되어 변화될 수 있다.

프로그램가능 기준 신호 회로 (120) 는, 기준 신호 제어 로직 회로 (130) 로부터 기준 제어 신호 (132) 를 수신하도록 구성된 입력 (124) 을 포함한다. 프로그램가능 기준 신호 회로 (120) 는, 제어된 값 기준 전압 (126) 을 감지 증폭기 (102) 에 선택적으로 제공하기 위해 입력 (124) 에 응답하는 출력 (122) 을 갖는다. 예를 들면, 프로그램가능 기준 신호 회로 (120) 는, 도 2 의 기준 선택 신호 (216) 에 대해 논의될 바와 같이, 기준 제어 신호 (132) 에 응답하여, 다수의 기준 셀들로부터 출력된 단일 기준 셀을 선택하여 감지 증폭기 (102) 에 제공할 수도 있다. 다른 예로서, 프로그램가능 기준 신호 회로 (120) 는, 도 3의 제어 입력 (386) 에 대해 논의될 바와 같이, 기준 제어 신호 (132) 에 응답하여 단일 기준 셀의 출력값을 조정할 수도 있다.

동작 중에, 대표적인 저항 기반 메모리 셀 (110) 에 저장된 데이터 값은, 출력 전압을 나타내는 신호 (112) 를 감지 증폭기 (102) 의 비교 회로 (104) 에 제공함으로써 결정된다. 비교 회로 (104) 는 신호 (112) 를 제어된 값 기준 전압 (126) 과 비교한다. 감지 증폭기 (106) 는 이 비교의 결과를 증폭하여, 대표적인 저항 기반 메모리 셀 (110) 에 저장된 데이터 값을 나타내는 출력 신호 (106) 를 제공한다.

일반적으로, 제어된 값 기준 전압 (126) 이 로직 "0" 에서의 저항 기반 메모리셀 (110) 의 판독 전압 및 로직 "1" 의 판독 전압 사이의 중심에 위치하는 경우, 시스템 (100) 은 적어도 노이즈 및 다른 환경적 요인들에 영향을 받기 쉬우므로, 셀 (110) 의 감지 마진을 최대로 한다. 프로세스 변화들을 제조하기 때문에, 판독 전압들은 셀로부터 셀로 변화할 것이다. 그러나, 도 5 내지 도 10 에서 논의될 바와 같이, 이러한 프로세스 변화들은 일반적으로 카테고리화될 수도 있고, 이 프로세스 변화의 카테고리에 기초하여 기준 선택 신호 (132) 가 결정될 수도 있다.

그 결과, 기준 제어 신호 (132) 는 시스템 (100) 과 연관된 감지 마진 감도 정보에 기초하여 결정될 수도 있다. 예를 들면, 감지 마진 감도 정보는 저항 기반 메모리 셀들의 저항 값들의 분포에 기초할 수도 있다. 감지 마진 감도 정보는 셀단위 (cell-by-cell) 정보, 칩단위 (chip-by-chip) 정보, 멀티칩 정보, 또는 프로세스 기반 정보를 포함할 수도 있다.

기준 신호 제어 로직 회로 (130) 를 구성하여, 기준 제어 신호 (132) 를 통해 적절한 제어된 값 기준 전압 (126) 을 결정함으로써, 시스템 (100) 은 감지 마진 감도 정보에 기초하여 실질적으로 통계상 최적인 전체 감지 마진으로 동작할 수도 있다. 따라서, 시스템 (100) 은 특정 프로세스를 이용하여 특정 설비에서 제조된 후, 특성화 및 프로그램화되어, 특정 프로세스의 특성화 결과들에 기초하여 적절한 제어된 값 기준 전압 (126) 을 제공함으로써, 시스템 (100) 의 전체 감지 마진을 향상시킬 수도 있다.

도 2 를 참조하여, 제어된 값 기준 신호를 포함하는 저항 기반 메모리의 제1 예시적인 실시형태의 회로 다이어그램을 설명하며, 일반적으로 200 으로 지시한다. 메모리 (200) 는 도 1의 시스템 (100) 에 대응할 수도 있다. 메모리 (200) 는 제1 기준 경로 (240) 및 제2 기준 경로 (250) 를 갖는 제1 기준 셀 (282) 을 포함한다. 제2 기준 셀 (284) 은 단일 기준 경로 (230) 를 갖는다. 메모리 (200) 는 또한 대표적인 상태 "0" 데이터 셀 (260) 및 대표적인 상태 "1" 데이터 셀 (270) 도 포함한다. 기준 경로들 (230, 240, 및 250) 및 데이터 경로들 (260 및 270) 은, 제2 감지 증폭기부 (210) 에서의 비교를 위한 출력 신호를 생성하기 위해, 메모리 셀부 (214) 에 부하 소자들을 설치한 감지 증폭기부 (212) 를 갖는 것으로서 일반적으로 지시된다. 데이터 셀들 (260 및 207) 의 감지 증폭기부 (212) 는 기준 선택 신호 (216) 에 응답하여, 제1 기준 셀 (282) 에 의해 제공된 제1 제어된 값 기준 전압 (Vout_refc) 또는 제2 기준 셀 (284) 에 의해 제공된 제2 제어된 값 기준 전압 (Vout_refr) 을 선택한다. 특정 실시형태에서, 기준 선택 신호 (216) 는 Vout_refc 또는 Vout_refr 을 선택하도록 구성되어, 프로세스 변화들에 기초하여 감지 마진들을 향상시킨다.

제1 기준 셀 (282) 의 제1 기준 경로 (240) 는, PMOS (p-channel metal oxide semiconductor) 전계 효과 트랜지스터 부하 (242) 와 같은 부하 디바이스를 포함한다. PMOS 부하 (242) 는 제1 제어된 값 기준 전압 (Vout_refc) 을 제공하는 기준 노드 (241) 에 커플링된다. 기준 노드 (241) 는 또한 클램프 트랜지스터 (244) 에도 커플링된다. 저항 기반 메모리 소자의 로직 "1" 상태에 대응하는 저항 R1 (246) 은 클램프 트랜지스터 (244) 에 커플링된다. 특정 실시형태에서, 저항 기반 메모리 소자는 MTJ 디바이스이다. 액세스 트랜지스터 (248) 는 저항 R1 (246) 에 커플링된다.

제1 기준 셀 (282) 의 제2 기준 경로 (250) 는, PMOS 부하 (252) 와 같은 부하 디바이스를 포함한다. PMOS 부하 (252) 는 기준 노드 (241) 에 커플링되어, 결국 클램프 트랜지스터 (254) 에 커플링된다. 저항 기반 메모리 소자의 로직 "0" 상태에 대응하는 저항 R0 (256) 는 클램프 트랜지스터 (254) 에 커플링된다. 액세스 트랜지스터 (258) 는 저항 R0 (256) 에 커플링된다.

제2 기준 셀 (284) 의 단일 경로 (230) 는 PMOS 부하 (232) 와 같은 부하 디바이스를 포함한다. PMOS 부하 (232) 는 제2 제어된 값 기준 전압 (Vout_refr) 을 제공하는 기준 노드 (231) 에 커플링된다. 기준 노드 (231) 는 또한 클램프 트랜지스터 (233) 에도 커플링된다. 이 클램프 트랜지스터 (233) 에는, 저항 R1 (235) 에 직렬로 커플링된 저항 R0 (234) 를 포함하는 제1 경로가 저항 R1 (237) 에 직렬로 커플링된 저항 R0 (236) 을 포함하는 제2 경로와 병렬로 커플링된다. 저항 R1 (235) 및 R1 (237) 은 액세스 트랜지스터 (238) 에 커플링된다. 저항들 R0 (234 및 236) 는 "비트-제로 (bit-zero) " 또는 로직 "0" 상태에서의 저항 기반 메모리 소자에 대응하고, 저항들 R1 (235 및 237) 은 "비트-원 (bit-one) " 또는 로직 "1" 상태에서의 저항 기반 메모리 소자에 대응한다.

대표적인 상태 "0" 데이터 셀 (260) 은, PMOS 부하 (262) 와 같은 부하 디바이스를 포함한다. PMOS 부하 (262) 는 기준 노드 (261) 에 커플링되어, 결국 클램프 트랜지스터 (264) 에 커플링된다. 로직 "0" 상태를 갖는 저항 기반 메모리 소자는, 클램프 트랜지스터 (264) 에 커플링된 저항 R0 (266) 로서 표현된다. 액세스 트랜지스터 (268) 는 저항 R0 (266) 에 커플링된다.

대표적인 상태 "1" 데이터 셀 (270) 은 PMOS 부하 (272) 와 같은 부하 디바이스를 포함한다. PMOS 부하 (272) 는 기준 노드 (271) 에 커플링되어, 결국 클램프 트랜지스터 (274) 에 커플링된다. 로직 "1" 상태를 갖는 저항 기반 메모리 소자는, 클램프 트랜지스터에 커플링된 저항 R1 (276) 으로서 표시된다. 액세스 트랜지스터 (278) 는 저항 R1 (276) 에 커플링된다.

일반적으로, 경로들 (230, 240, 250, 260, 및 270) 의 각각의 대응 컴포넌트들은 유사한 구성들을 가지며, 실질적으로 유사한 방식으로 동작한다. 클램프 트랜지스터 (233, 244, 254, 264, 및 274) 의 각각은, 공통 게이트 전압인 Vclamp 에 기초하여, 각 경로들 (230, 240, 250, 260, 및 270) 을 통하는 전류 및 전압을 제한하도록 기능한다. 액세스 트랜지스터들 (238, 248, 및 258) 의 각각은, 공통 게이트 전압인 Vrwl 에 기초하여, 각 경로들 (230, 240, 및 250) 을 통해 전류가 흐르도록 선택적으로 허용한다. 액세스 트랜지스터 (268 및 278) 의 각각은, 다른 공통 게이트 전압인 Vwl 에 기초하여, 각 경로들 (260 및 270) 을 통해 전류가 흐르도록 선택적으로 허용한다.

제1 기준 셀 (282) 의 각 PMOS 부하 디바이스 (242 및 252) 는 기준 노드 (241) 에 커플링된 게이트 단자를 갖는다. 제2 기준 셀 (284) 의 PMOS 부하 디바이스 (232) 는 기준 노드 (231) 에 커플링된 게이트 단자를 갖는다. 멀티플렉서 (218) 와 같은 프로그램가능 선택 회로는, 제1 제어된 값 기준 전압 (Vout_refc) 을 수신하기 위해 기준 노드 (241) 에 커플링된 제1 입력, 및 제2 제어된 값 기준 전압 (Vout_refr) 을 수신하기 위해 기준 노드 (241) 에 커플링된 제2 입력을 갖는다. 멀티플렉서 (216) 는 기준 선택 신호 (216) 에 응답하여, 데이터 셀들 (260 및 270) 의 PMOS 부하 디바이스들 (262 및 272) 의 게이트 단자들에, 기준 전압 (Vout_ref) 으로서 Vout_refc 또는 Vout_refr 를 각각 제공한다.

제2 감지 증폭기부 (210) 는, 대표적인 상태 "0" 데이터 셀 (260) 의 노드 (261) 에서의 전압 (Vout_dataO), 또는 대표적인 상태 "1" 데이터 셀 (270) 의 노드 (271) 에서의 전압 (Vout_data1) 과 같이, 데이터 판독 동작을 위해 선택된 데이터 셀의 전압에 대응하는 데이터 신호 (Vout_data) 를 수신하도록 커플링된 감지 증폭기 디바이스 (294) 를 포함한다. 감지 증폭기 디바이스 (294) 는 또한, 멀티플렉서 (218) 에 의해 제공된 기준 전압 (Vout_ref) 을 수신하도록 커플링된다. 감지 증폭기 디바이스 (294) 는, 데이터 신호 (Vout_data) 와 기준 신호 (Vout_ref) 의 비교에 응답하여 출력 (296) 을 생성한다.

동작 중, 제1 기준 셀 (282) 및 제2 기준 셀 (284) 의 각각은, 특정 셀 구성에 따라, 별개의 기준 전압들 (Vout_refc 및 Vout_refr) 을 각각 생성한다. 제1 기준 셀 (282) 은, 아래의 식에 의해 주어지는 전류 평균에 의해, 전류 평균 기준 체계 (scheme) 에 따른 기준 전압을 생성하도록 구성된다.

여기서, R_ON 은 액세스 트랜지스터 (248 또는 258) 의 저항이다. 제2 기준 셀 (284) 은, 아래의 식에 의해 주어지는 저항 평균에 의해, 저항 평균 기준 체계에 따라 기준 전압을 생성하도록 구성되고,

이에 의해 제2 기준 셀 (284) 을 통한 전류 Iref' 는 아래의 식으로 주어진다.

일반적으로,

이고, Iref 가 Iref' 보다 더 큰 경우에는, 관계식은 아래와 같다.

특정 실시형태에서, 감지 증폭기 마진과 같은 신호 마진 ΔV 은, 어느 쪽이 더 작더라도, 상태 "1" 데이터 셀 (270) 의 기준 노드 (271) 에서의 전압 (Vout_data) 과 기준 전압 (Vout_refc 또는 Vout_refc) 사이의 차이 (ΔV₁), 또는 기준 전압 (Vout_refc 또는 Vout_refr) 및 상태 "0" 데이터 셀 (260) 의 기준 노드 (261) 에서의 전압 (Vout_data) 사이의 차이 (ΔV₀) 에 대응한다. 메모리 (200) 의 동작은, 기준 셀들 (282 및 284) 에 커플링되는 데이터 셀들에 대한 전체 감지 마진을 증가시키는 기준 전압 (Vout_refc 또는 Vout_refr) 을 선택함으로써 향상될 수도 있다.

도 1 에 대해 논의된 바와 같이, 프로세스 변화들 때문에, 출력 전압들 (Vout_data) 은 셀로부터 셀로 변화할 수도 있다. 그러나, 도 5 내지 도 10 과 관련하여 논의될 바와 같이, 이러한 프로세스 변화들은 일반적으로 카테고리화될 수도 있으며, 기준 선택 신호 (216) 는 프로세스 변화의 카테고리에 기초하여 결정될 수도 있다. 예를 들면, 기준 선택 신호 (216) 는, 레지스터, 래치, 또는 메모리 기반 셀들의 저항값들의 분포들에 기초한 메모리 (200) 의 다른 데이터 저장 디바이스에서 설정될 수도 있다. 기준 선택 신호 (216) 는 셀단위 정보, 칩단위 정보, 멀티칩 정보, 또는 프로세스 기반 정보에 기초하여 설정될 수도 있다.

도 3 을 참조하여, 제어된 값 기준 신호를 포함하는 저항 기반 메모리의 제2 예시적인 실시형태의 회로 다이어그램을 설명하며, 일반적으로 300 으로 지시한다. 메모리 (300) 는 도 1 의 시스템 (100) 에 대응할 수도 있다. 메모리 (300) 는 제1 생성기 경로 (320) 와 제2 생성기 경로 (330) 를 갖는 게이트 전압 생성기 (380) 를 포함한다. 기준 셀 (382) 은 제1 기준 경로 (340) 와 제2 기준 경로 (350) 를 갖는다. 메모리 (300) 는 또한 대표적인 상태 "0" 데이터 셀 (360) 과 대표적인 상태 "1" 데이터 셀 (370) 을 포함한다. 생성기 경로들 (320 및 330), 기준 경로들 (340, 350), 및 데이터 경로들 (360 및 370) 은 일반적으로, 제2 감지 증폭기부 (310) 에서의 비교용 출력 신호를 생성하기 위해 메모리 셀부 (314) 에 부하 소자들을 제공하는 감지 증폭기부 (312) 를 갖는 것으로서 지시된다. 특정 실시형태에서, 기준 셀 (382) 은, 프로세스 변화들에 기초하여 감지 마진들을 향상시키기 위해 제어 입력 (386) 에 응답하여 제어된 값 기준 전압 (Vref) 을 조정하도록 구성된 MRAM 기준 셀이다.

기준 셀 (382) 의 제1 기준 경로 (340) 는, PMOS 전계 효과 트랜지스터 부하 (342) 와 같은 부하 디바이스를 포함한다. PMOS 부하 (342) 는 제어된 값 기준 전압 (Vref) 을 제공하는 기준 노드 (341) 에 커플링된다. 기준 노드 (341) 는 또한 클램프 트랜지스터 (344) 에도 커플링된다. 저항 기반 메모리 소자의 로직 "1" 상태에 대응하는 저항 R1 (346) 은 클램프 트랜지스터 (344) 에 커플링된다. 특정 실시형태에서, 저항 기반 메모리 소자는 MTJ 디바이스이다. 액세스 트랜지스터 (348) 는 저항 R1 (346) 에 커플링된다.

기준 셀 (382) 의 제2 기준 경로 (350) 는 PMOS 부하 (352) 와 같은 부하 디바이스를 포함한다. PMOS 부하 (352) 는 기준 노드 (341) 에 커플링되어, 결국 클램프 트랜지스터 (354) 에 커플링된다. 저항 기반 메모리 소자의 로직 "0" 상태에 대응하는 저항 R0 (356) 는 클램프 트랜지스터 (354) 에 커플링된다. 액세스 트랜지스터 (358) 는 저항 R0 (356) 에 커플링된다.

게이트 전압 생성기 (380) 의 제1 경로 (320) 는 PMOS 부하 (322) 와 같은 부하 디바이스를 포함한다. PMOS 부하 (322) 는 또한 클램프 트랜지스터 (324) 에도 커플링된 노드 (331) 에 커플링된다. 로직 "1" 상태를 갖는 저항 기반 메모리 소자는 클램프 트랜지스터 (324) 에 커플링된 저항 R1 (326) 으로서 표시된다. 액세스 트랜지스터 (328) 는 저항 R1 (326) 에 커플링된다.

게이트 전압 생성기 (380) 의 제2 경로 (330) 는 PMOS 부하 (332) 와 같은 부하 디바이스를 포함한다. PMOS 부하 (332) 는 또한 클램프 트랜지스터 (334) 에도 커플링된 노드 (331) 에 커플링된다. 로직 "0" 상태를 갖는 저항 기반 메모리 소자는 클램프 트랜지스터 (334) 에 커플링된 R0 (336) 로서 표시된다. 액세스 트랜지스터 (338) 는 저항 R0 (336) 에 커플링된다.

대표적인 상태 "0" 데이터 셀 (360) 은 PMOS 부하 (362) 와 같은 부하 디바이스를 포함한다. PMOS 부하 (362) 는 기준 노드 (361) 에 커플링되어, 결국 클램프 트랜지스터 (364) 에 커플링된다. 로직 "0" 상태를 갖는 저항 기반 메모리 소자는 클램프 트랜지스터 (364) 에 커플링된 저항 R0 (366) 으로서 표시된다. 액세스 트랜지스터 (368) 는 저항 R0 (366) 에 커플링된다.

대표적인 상태 "1" 데이터 셀 (370) 은 PMOS 부하 (372) 와 같은 부하 디바이스를 포함한다. PMOS 부하 (372) 는 기준 노드 (371) 에 커플링되어, 결국 클램프 트랜지스터 (374) 에 커플링된다. 로직 "1" 상태를 갖는 저항 기반 메모리 소자는 클램프 트랜지스터 (374) 에 커플링된 저항 R1 (376) 으로서 표시된다. 액세스 트랜지스터 (378) 는 저항 R1 (376) 에 커플링된다. 특정 실시형태에서, 데이터 셀들 (360 및 370) 은 MTJ 디바이스들을 포함하는 스핀 토크 전송 MRAM (STT-MRAM) 비트 셀들과 같은 MRAM 비트 셀들이다.

일반적으로, 경로들 (320, 330, 340, 350, 360, 및 370) 의 각각의 대응 컴포넌트들은 유사한 구성들을 가지며, 실질적으로 유사한 방식으로 동작한다. 각 PMOS 부하 디바이스 (322, 332, 342, 352, 362, 및 372) 는 공통 부하 제어 신호를 수신하기 위해 기준 노드 (331) 에 커플링된 게이트 단자를 갖는다. 데이터 셀들의 액세스 트랜지스터들 (368 및 379) 의 각각은 제1 공통 게이트 전압 (Vwl) 에 기초하여 각 경로들 (360 및 370) 을 통해 전류가 흐르도록 선택적으로 허용한다. 기준 셀 (382) 및 게이트 전압 생성기 (380) 의 액세스 트랜지스터들 (328, 338, 348, 및 358) 의 각각은, 제2 공통 게이트 전압 (Vrwl) 에 기초하여, 각 경로들 (320, 330, 340, 및 350) 을 통해 전류가 흐르도록 선택적으로 허용한다.

클램프 트랜지스터들 (324, 334, 344, 354, 364, 및 374) 의 각각은 각 경로들 (320, 330, 340, 350, 360, 및 370) 을 통하는 전류 및 전압을 제한하도록 기능한다. 게이트 전압 생성기 (380) 의 클램프 트랜지스터 (324 및 334) 및 데이터 셀들 (360 및 370) 의 클램프 트랜지스터 (364 및 374) 는 각각 제1 게이트 전압 (Vclamp1) 에 바이어스된 노드 (384) 에 커플링된 게이트 단자를 갖는다. 기준 셀 (382) 의 각 클램프 트랜지스터들 (344 및 354) 은 제어 입력 (386) 을 통해 제2 게이트 전압 (Vclamp2) 을 수신하도록 커플링된 게이트 단자를 갖는다. 특정 실시형태에서, Vclamp2 는 Vclamp1 과 독립적이다.

제2 감지 증폭기부 (310) 는, 상태 "0" 데이터 셀 (360) 의 노드 (361) 에서의 Vd0 또는 상태 "1" 데이터 셀 (370) 의 노드 (371) 에서의 Vd1 과 같이, 선택된 데이터 셀로부터 데이터 신호 (Vd) 를 수신하도록 커플링된 제1 입력 (390) 을 갖는 감지 증폭기 디바이스 (394) 를 포함한다. 감지 증폭기 디바이스 (394) 는 기준 노드 (341) 로부터 제어된 값 기준 전압 (Vref) 을 수신하도록 커플링된 제2 입력 (392) 을 갖는다. 감지 증폭기 디바이스 (394) 는 데이터 신호 (Vd) 와 기준 신호 (Vref) 의 비교에 응답하여 출력 (396) 을 생성한다.

제어된 값 기준 전압 (Vref) 은 메모리 (300) 의 감지 마진을 향상시키도록 프로그램가능하다. 클램프 트랜지스터들 (344 및 354) 에서의 게이트 전압 (Vclamp2) 을 변화시킴으로써 기준 셀 (382) 이 도 2 의 제1 기준 셀 (282) 의 전류 평균 기준 구성을 갖기는 하지만, 기준 셀 (382) 을 통하는 전류 (Iref) 는 도 2 의 제2 기준 셀 (284) 의 저항 평균 기준 체계의 전류 (Iref) 만큼 낮게 설정될 수 있다. 별개의 게이트 전압 생성기 (380) 를 이용하여 PMOS 부하들 (322, 332, 342, 352, 362, 및 372) 에 공통 게이트 전압을 제공함으로써, 기준 셀 (382) 을 통하는 전류 (Iref) 는 데이터 셀들 (360 및 370) 을 통하는 전류들 (I0 및 I1) 각각을 변경함이 없이도 변화될 수 있다. 따라서, 게이트 생성기 (380) 및 기준 셀 (382) 은, Vref 로 하여금, 전류 평균 기준 체계 기준 값으로부터 저항 평균 기준 체계 기준 값으로 실질적으로 연장되는 값들의 연속적인 범위 내에서 프로그램화되게 할 수 있다. 메모리 (300) 의 연속적인 기준 신호 선택은, 기준 신호 선택을 전류 평균 기준 체계 또는 저항 평균 기준 체계로 제한하는 도 2 의 메모리 (200) 와 비교될 때, 더 정확한 감지 마진 조정을 가능하게 한다.

Vclamp2 의 값은 로직 회로 (미도시) 를 통해 결정될 수도 있고, 또는 레지스터 인터페이스를 통해 수신될 수도 있고, 또는 레지스터, 래치, 또는 메모리 (300) 의 메모리 기반 셀들의 저항값들의 분포들에 기초한 다른 데이터 저장 디바이스에서 설정될 수도 있다. Vclamp2 의 값은 셀단위 정보, 칩단위 정보, 멀티칩 정보, 또는 프로세스 기반 정보에 기초하여 설정될 수도 있다.

도 2 및 도 3의 기준 신호들 및 데이터 신호들은 전압 레벨들로서 나타나고 설명되었지만, 다른 실시형태에서는 기준 및 데이터 신호들은 전압 레벨들이 아니라 전류 레벨들에 기초할 수도 있다. 또한, 도 2 또는 도 3 에 나타낸 시스템들은, 저항 기반 메모리 시스템들의 설명적이고 비한정적인 예시들로서, MRAM, PRAM (phase-change random access memory), 또는 STT-MRAM 으로서 구현될 수도 있다.

도 4 를 참조하여, 저항 기반 메모리의 회로 특성들의 특정 예시적인 실시형태를 설명하며, 일반적으로 400 으로 지시된다. 제1 동작점 (402) 은, 도 2 의 상태 "0" 데이터 셀 (260) 에서의 전류 I0 및 저항 RO (266), 또는 도 3의 상태 "0" 데이터 셀 (360) 에서의 전류 I0 및 저항 R0 (366) 와 같이, 저항 R_MTJ _{_0} 을 갖는 MTJ 저항 기반 메모리 소자에 저장된 로직 "0" 값에 대응하는 전류 I₀ 를 도시하고 있다. 유사하게, 제2 동작점 (404) 은, 도 2 의 상태 "1" 데이터 셀 (270) 에서의 전류 I1 및 저항 R1 (276), 또는 도 3 의 상태 "1" 데이터 셀 (370) 에서의 전류 I1 및 저항 R1 (376) 과 같이, 저항 R_MTJ _{_} ₁ 를 갖는 MTJ 저항 기반 메모리 소자에 저장된 로직 "1" 값에 대응하는 전류 (I₁) 를 도시하고 있다.

전류 I_ref (410) 는, 도 2 의 제1 기준 셀 (282) 과 같은 전류 평균 기준 체계를 갖는 기준 셀을 통하는 전류에 대응한다. 전류 I_ref' (412) 는 도 2의 제2 기준 셀 (284) 과 같은 저항 평균 기준 체계를 갖는 기준 셀을 통하는 전류에 대응한다. 도 5 ~ 도 7 및 도 8 ~ 도 10 에 대해 설명될 바와 같이, 전류 I_ref (410) 또는 I_ref' (412) 의 선택은 동작점들 (402 및 404) 의 분산 또는 분포에 기초할 수도 있다.

도 5 를 참조하여, 제1 메모리 셀 저항 분포 특성을 나타내는 메모리 셀 저항들의 특정 예시적인 실시형태를 설명하며, 일반적으로 500 으로 지시된다. 도 5 는 "0" 상태 R_MTJO 에 대응하는 제1 분포 (502) 및 "1" 상태 R_MTJ1 에 대응하는 제2 분포 (504) 를 나타내는 MTJ 디바이스의 저항값들의 히스토그램을 일반적으로 나타낸다. 도시된 바와 같이, 제1 분포 (502) 및 제2 분포 (504) 는 대략 등가이다. 특히, 제1 분포 (502) 의 표준 편차는 제2 분포 (504) 의 표준 편차와 대략 등가이다. 즉,

도 6 을 참조하여, 도 5 의 제1 메모리 셀 저항 분포 특성에 기초한 메모리 셀 전류 분포들의 특정 예시적인 실시형태를 설명하며, 일반적으로 600 으로 지시된다. 도 6 은 도 2 의 데이터 셀 (260) 또는 도 3 의 데이터 셀 (360) 을 통하는 상태 "0" 전류 I₀ 에 대응하는 제1 분포 (602) 를 갖는 전류값들의 히스토그램을 일반적으로 나타내며, 여기서, 저항 R0 (266 또는 366) 가 도 5 의 제1 분포 (502) 의 저항값들에 의해 주어진다. 제2 분포 (604) 는 도 2 의 데이터 셀 (270) 또는 도 3 의 데이터 셀 (370) 을 통하는 상태 "1" 전류 (I₁) 에 대응하며, 여기서, 저항 R1 (276 또는 376) 은 도 5 의 제2 분포 (504) 의 저항값들에 의해 주어진다.

도 7 을 참조하여, 도 5 의 제1 메모리 셀 저항 분포 특성 및 도 6 의 메모리 셀 전류 분포들을 이용한 도 4 의 회로 특성들의 특정 예시적인 실시형태를 설명하며, 일반적으로 700 으로 지시된다. 제1 분포 I₀ (702) 는 상태 "0" 인 도 5 의 저항 분포 R_MTJO (502) 및 도 6 의 전류 분포 I₀ (602) 의 저항-전류 특성들을 도시하고 있다. 제1 분포 I₀ (702) 는 저항 분포 R_MTJO (502) 및 전류 분포 I₀ (602) 의 평균값 (704) 을 갖는다. 제2 분포 I₁ (706) 은 상태 "1" 인 도 5 의 저항 분포 R_MTJ1 (504) 및 도 6 의 전류 분포 I₁ (604) 의 저항-전류 특성들을 도시하고 있다. 제2 분포 I₁ (706) 은 저항 분포 R_MTJ1 (504) 와 전류 분포 I₁ (604) 의 평균에 대응하는 평균값 (708) 을 갖는다.

기준 전류 I_ref (710) 는, 전류 평균 기준 체계를 이용하여 도 2 의 제1 기준 셀 (282) 을 통하는 전류 I_ref 에 대응한다. 제2 기준 전류 I_ref' (712) 는, 저항 평균 기준 체계를 이용하여 도 2 의 제2 기준 셀 (284) 을 통하는 전류 Iref 에 대응한다. I₀ (702) 는 I₁ 분포 (704) 보다 더 큰 범위의 전류값들에 걸쳐 분포되므로, I₀ 평균 (704) 보다 I₁ 평균 (708) 에 더 근접한 값을 갖는 제2 기준 전류 I_ref' (712) 는 제1 기준 전류 I_ref (710) 보다 더 큰 전체 감지 마진을 제공한다.

도 8 을 참조하여, 제2 메모리 셀 저항 분포 특성을 나타내는 특정 예시적인 실시형태를 설명하며, 일반적으로 800 으로 지시된다. 도 8 은, "0" 상태 R_MTJO 에 대응하는 제1 분포 (802) 와 "1" 상태 R_MTJ1 에 대응하는 제2 분포 (804) 를 나타내는 MTJ 디바이스들의 저항값들의 히스토그램을 일반적으로 나타낸다. 도시된 바와 같이, 제1 분포 (802) 는 제2 분포 (804) 보다 더 높고 더 좁다. 특히, 제1 분포 (802) 의 평균값으로 나눈 제1 분포 (802) 의 표준 편차는, 제2 분포 (804) 의 평균값으로 나눈 제2 분포 (804) 의 표준 편차와 대략 등가이다:

도 9 를 참조하여, 도 8 의 제2 메모리 세리 저항 분포 특성에 기초한 메모리 셀 전류 분포들의 특정 예시적인 실시형태를 설명하며, 일반적으로 900 으로 지시된다. 도 9 는, 도 2 의 데이터 셀 (260) 또는 도 3 의 데이터 셀 (360) 을 통하는 상태 "0" 전류 I₀ 에 대응하는 제1 분포 (902) 를 갖는 전류값들의 히스토그램을 일반적으로 나타내며, 여기서, 저항 R0 (266 또는 366) 는 도 8 의 제1 분포 (802) 의 저항값들에 의해 주어진다. 제2 분포 (904) 는 도 2 의 데이터 셀 (270) 또는 도 3 의 데이터 셀 (370) 을 통하는 상태 "1" 전류 I₁ 에 대응하며, 여기서, 저항 R1 (276 또는 376) 은 도 8 의 제2 분포 (804) 의 저항값들에 의해 주어진다.

도 10 을 참조하여, 도 8 의 제2 메모리 셀 저항 분포 특성 및 도 9 의 메모리 셀 전류 분포를 이용한 도 4 의 회로 특성들의 특정 예시적인 실시형태를 설명하며, 일반적으로 1000 으로 지시된다. 제1 분포 I₀ (1002) 는, 상태 "0" 인 도 8 의 저항 분포 R_MTJO (802) 및 도 9 의 전류 분포 I₀ (902) 의 저항-전류 특성들을 도시한다. 제1 분포 I₀ (1002) 는 저항 분포 R_MTJO (802) 및 전류 분포 I₀ (902) 의 평균에 대응하는 평균값 (1004) 을 갖는다. 제2 분포 I₁ (1006) 은 상태 "1" 인 도 8 의 저항 분포 R_MTJ1 (804) 및 도 9 의 전류 분포 I₁ (904) 의 저항-전류 특성들을 도시한다. 제2 분포 I₁ (1006) 은 저항 분포 R_MTJ1 (804) 및 전류 분포 I₁ (904) 의 평균에 대응하는 평균값 (1008) 을 갖는다.

기준 전류 I_ref (1010) 는 전류 평균 기준 체계를 이용한 도 2 의 제1 기준 셀 (282) 을 통하는 전류 Iref 에 대응한다. 제2 기준 전류 I_ref' (1012) 는 저항 평균 기준 체계를 이용한 도 2의 제2 기준 셀 (284) 을 통하는 전류 Iref' 에 대응한다. 도 7 과 대비하여, I₁ 분포 (1004) 는 I₀ 분포 (1002) 보다 더 큰 범위의 전류값들에 걸쳐 분포되므로, I₁ 평균 (1008) 보다 I₀ 평균 (1004) 에 더 근접한 값을 갖는 제1 기준 전류 I_ref (1010) 는 제2 기준 전류 I_ref' (1012) 보다 더 큰 전체 감지 마진을 제공한다.

일반적으로, 도 5 내지 도 10 은,

인 프로세스 변화들을 발생시키는 제작 프로세스들에 대해서, 저항 평균 기준 체계가 현재 평균 기준 체계보다 더 우수한 감지 마진을 일반적으로 제공할 수 있다는 점을 도시하고 있다.

인 프로세스 변화들을 발생시키는 제작 프로세스들에 대해서, 현재 평균 기준 체계가 저항 평균 기준 체계보다 더 우수한 감지 마진을 일반적으로 제공할 수 있다. 따라서, 일단 프로세스 변화가 특성화되면, 도 1 내지 도 3 에 나타낸 바와 같이, 제어된 값 기준 신호를 갖는 메모리 회로들은 프로세스 변화의 유형에 적절한 하나 이상의 기준 신호들을 이용하여 프로그램화되어, 감지 마진들을 증가시킴으로써 시스템 성능을 향상시킬 수 있다.

도 11 을 참조하여, 제어된 값 기준 신호를 갖는 저항 기반 메모리 회로를 동작시키는 방법의 특정 실시형태의 흐름도를 설명하며, 일반적으로 1100 으로 지시된다. 도시된 예들로서, 저항 기반 메모리 회로는 MRAM, PRAM, STT-MRAM, 또는 다른 저항 기반 메모리 디바이스들을 포함할 수도 있다. 예시적인 실시형태에서, 방법 (1100) 은 도 1 내지 도 3 의 시스템들 중 어느 하나에서 수행될 수도 있다.

1102 에서, MRAM 디바이스에서 기준 신호의 값을 조정하기 위한 제어 신호가 제공되며, MRAM 디바이스의 비트 셀의 값은 기준 신호에 대한 데이터 판독 신호의 비교에 기초하여 결정된다. 특정 실시형태에서, 제어 신호는 MRAM 디바이스의 프로세스 변화들을 관측하고 레지스터 인터페이스를 통해 하나 이상의 값을 설정함으로써 결정된다. 1104 으로 계속되어, MRAM 디바이스의 비트 셀에서 판독 동작이 선택된다. 1106 으로 진행하여, 감지 증폭기의 출력이 수신된다. 출력은 비트 셀의 값을 나타낸다.

특정 실시형태에서는, 제어 신호가 선택 로직에 제공되어 제1 기준 셀의 제1 출력 또는 제2 기준 셀의 제2 출력을 감지 증폭기에 제공한다. 예를 들면, 제어 신호는, 도 2 의 Vout_refc 또는 Vout_refr 을 선택하기 위해 멀티플렉서 (218) 에서 수신되는 기준 선택 신호 (216) 를 포함할 수도 있다.

다른 특정 실시형태에서는, 도 3 의 제어 입력 (386) 에서의 신호 (Vclamp2) 와 같이, 제어 신호가 기준 셀의 클램핑 트랜지스터의 제어 단자에 제공된다. 도 3 의 게이트 전압 생성기 (380) 와 같이, PMOS 전계 효과 트랜지스터 부하는 제어 신호에 독립적인 부하 생성 셀의 부하 제어 출력에 의해 제어될 수도 있다.

제어 신호는 향상된 감지 마진을 MRAM 디바이스를 위해 제공하도록 결정될 수도 있다. 예를 들면, 프로세스 변화들이 도 5 와 유사한 저항 분포 특성들을 나타내는 지점에서는, 저항 평균 기준 셀의 선택에 대응하도록 제어 신호가 기준 신호를 조정할 수도 있다. 프로세스 변화들이 도 8 과 유사한 저항 분포 특성들을 나타내는 지점에서는, 전류 평균 기준 셀의 선택에 대응하도록 제어 신호가 기준 신호를 조정할 수도 있다.

도 12 를 참조하여, 프로그램가능 기준 신호를 갖는 저항 기반 메모리 회로를 포함하는 전자 디바이스의 특정 예시적인 실시형태의 블록도를 설명하며, 일반적으로 1200 으로 지시한다. 디바이스 (1200) 는, 프로그램가능 기준 신호 (1264) 를 갖는 저항 기반 메모리 회로에도 또한 커플링된 메모리 (1232) 에 커플링된, 디지털 신호 프로세서 (digital signal processor; DSP) 와 같은 프로세서를 포함한다. 예시적인 예에서, 프로그램가능 기준 신호 (1264) 를 갖는 저항 기반 메모리 회로는 도 1 내지 도 3 의 시스템 중 어느 하나를 포함하며, 도 11 의 방법에 따라 동작할 수도 있다. 특정 실시형태에서, 프로그램가능 기준 신호 (1264) 를 갖는 저항 기반 메모리 회로는 STT-MRAM 메모리 디바이스를 포함한다.

도 12 는 또한 디지털 신호 프로세서 (1210) 및 디스플레이 (1228) 에 커플링된 디스플레이 제어기 (1226) 를 나타낸다. 코더/디코더 (CODEC) (1234) 도 또한 디지털 신호 프로세서 (1210) 에 커플링될 수 있다. CODEC (1234) 에는 스피커 (1236) 와 마이크로폰 (1238) 이 커플링될 수 있다.

도 12 는 또한 무선 제어기 (1240) 가 디지털 신호 프로세서 (1210) 및 무선 안테나 (1242) 에 커플링될 수 있음을 나타낸다. 특정 실시형태에서, DSP (1210), 디스플레이 제어기 (1226), 메모리 (1232), CODEC (1234), 무선 제어기 (1240), 및 프로그램가능 기준 신호를 갖는 저항 기반 메모리 회로 (1264) 는, 시스템-인-패키지 (system-in-package) 또는 시스템-온-칩 (system-on-chip) 디바이스 (1222) 내에 포함된다. 특정 실시형태에서, 입력 디바이스 (1230) 및 전원 공급기 (1244) 는 시스템-온-칩 디바이스 (1222) 에 커플링된다. 또한, 특정 실시형태에서, 도 12 에 도시된 바와 같이, 디스플레이 (1228), 입력 디바이스 (1230), 스피커 (1236), 마이크로폰 (1238), 무선 안테나 (1242), 및 전원 공급기 (1244) 는, 시스템-온-칩 디바이스 (1222) 의 외부에 있다. 그러나, 각각은, 인터페이스 또는 제어기와 같은, 시스템-온-칩 디바이스 (1222) 에 커플링될 수 있다.

개시된 시스템들 및 방법들과 관련하여, 저항 기반 메모리 디바이스를 위한 가변 기준 신호 생성기가 제공되어, 저항 기반 메모리 디바이스의 관측된 프로세스 변화들의 특성에 기초하여 감지 마진을 향상시킬 수 있다. 가변 기준 신호 생성기는, 도 2 의 기준 선택 신호 (216) 또는 도 3 의 제어 입력 (386) 에서의 Vclamp2 신호와 같은 제어 신호를 수신하기 위한 입력을 갖는다. 가변 기준 신호 생성기는 입력에 응답하는 출력 및 로직을 가지므로, 저항 기반 메모리 디바이스의 감지 증폭기와 관련하여 사용하기 위해, 출력에서 제어된 값 기준 신호를 제공한다. 예를 들면, 제어된 값 기준 신호를 제공하기 위한 로직은 도 2 의 멀티플렉서 (218) 를 포함할 수도 있다.

가변 기준 신호 생성기는 데이터 값을 저장하는 제1 메모리 수단, 저항성 부하를 제공하는 제1 부하 수단, 및 제1 전류를 제어하는 제1 클램프 수단을 포함할 수도 있으며, 여기서, 제1 클램프 수단은 제어된 값 기준 신호의 값을 제어하기 위한 입력에 커플링된다. 예를 들면, 제1 메모리 수단은 도 1 의 MTJ 디바이스 (114), 도 2 의 저항들 (266 및 276), 및 도 3 의 저항들 (366, 및 376) 을 포함할 수 있다. 제1 부하 수단의 예들은, 도 2 의 데이터 셀들 (260 및 270) 의 감지 증폭기부 (212), 및 도 3 의 데이터 셀들 (360 및 370) 의 감지 증폭기부 (312) 를 포함한다. 제1 클램프 수단의 예들은, 도 2 의 클램프 트랜지스터들 (264 및 274), 및 도 3 의 클램프 트랜지스터들 (364 및 374) 과 같은 클램프 디바이스들 및 회로들을 포함한다.

도 3 의 게이트 전압 생성기 (380) 와 같이, 부하 생성기 셀로부터 부하 제어 신호를 수신하도록 제1 부하 수단이 커플링될 수 있다. 부하 생성기 셀은 데이터 값, 저항성 부하를 제공하는 제2 부하 수단, 및 제2 전류를 제어하는 제2 클램프 수단들을 저장하는 제2 메모리 수단을 포함할 수 있다. 제2 메모리 수단의 예들은 도 3 의 저항들 (326 및 336) 을 포함한다. 제2 부하 수단의 예들은, PMOS 부하들 (322 및 332) 과 같은 부하 디바이스들을 포함하는 도 3 의 게이트 전압 생성기 (380) 의 감지 증폭기부 (312) 를 포함한다. 제2 클램프 수단은, 도 3 의 클램프 트랜지스터들 (324 및 334) 과 같은 클램플 디바이스들 및 회로들을 포함할 수 있다.

본 명세서에 개시된 실시형태들과 관련하여 설명된 각종 예시적인 논리 블록들, 구성들, 모듈들, 회로들 및 알고리즘 단계들은 전자 하드웨어, 컴퓨터 소프트웨어, 또는 이들 양방의 조합들로 구현될 수도 있음도 당업자는 또한 이해할 것이다. 하드웨어 및 소프트웨어의 이 호환성을 명확히 설명하기 위해, 각종 예시적인 컴포넌트들, 블록들, 구성들, 모듈들, 회로들, 및 단계들은, 앞에서 이들 기능성에 대해 일반적으로 설명되었다. 이러한 기능성이 하드웨어 또는 소프트웨어로 구현될지의 여부는, 특정 애플리케이션 및 시스템 전반에 부과된 설계 제약들에 달려있다. 당업자는 각각의 특정 애플리케이션에 대한 방식들을 변화시켜서 전술한 기능성을 구현할 수도 있지만, 이러한 구현 결정들이 본 발명의 범위로부터의 이탈을 야기하는 것으로 해석되어서는 아니된다.

본 명세서에 개시된 실시형태에와 관련하여 설명된 알고리즘 또는 방법의 단계들은 하드웨어로, 프로세서에 의해 실행되는 소프트웨어 모듈로, 또는 이들 둘의 조합으로 실시될 수도 있다. 소프트웨어 모듈은 RAM, 플래시 메모리, ROM, PROM (programmable read-only memory), EPROM (erasable programmable read-only memory), EEPROM (electrically erasable programmable read-only memory), 레지스터들, 하드디스크, 착탈형 디스크, CD-ROM (compact disc read-only memory) 또는 본 기술분야에서 알려진 저장 매체의 다른 임의 형식에 상주할 수도 있다. 예시적인 저장 매체는, 프로세서가 저장 매체로부터 정보를 판독하고 저장 매체에 정보를 기록할 수 있도록, 프로세서에 커플링된다. 이와 달리, 저장 매체는 프로세서에 통합될 수도 있다. 프로세서 및 저장 매체는, 주문형 집적회로 (ASIC) 에 상주할 수도 있다. ASIC 은 컴퓨팅 디바이스 또는 사용자 단말기에 상주할 수도 있다. 이와 달리, 프로세서 및 저장 매체는 컴퓨팅 디바이스 또는 사용자 단말기 내에서 개별 컴포넌트들로서 상주할 수도 있다.

개시된 실시형태들에 대한 상기 설명은, 당업자로 하여금, 개시된 실시형태들을 구성가능하게 하거나 사용가능하게 하기 위해 제공된 것이다. 이들 실시형태들에 대한 각종 변형형태들은 당업자에게 매우 명백할 것이며, 본 명세서에 규정된 원리들은 본 발명의 범위를 벗어나지 않는 한도 내에서 다른 실시형태에 적용될 수도 있다. 따라서, 본 발명은 본 명세서에 나타낸 실시형태에 한정되도록 의도된 것이 아니며, 이하의 청구항들에 의해 규정된 원리들 및 신규 특징들과 조화될 수 있는 가장 넓은 범위와 일치하는 것이다.

Claims

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적어도 하나의 자기 저항식 (magnetoresistive) 랜덤 액세스 메모리 (MRAM) 비트 셀에 커플링된 제1 입력; 및
제어된 값 기준 전압을 포함하는 입력 신호를 수신하도록 구성된 제2 입력을 포함하고,
상기 제어된 값 기준 전압은, 제어 입력에 응답하여 상기 제어된 값 기준 전압을 조정하도록 구성된 MRAM 기준 셀에 의해 제공되고, 상기 제어 입력은 상기 MRAM 기준 셀의 제1 전류 클램프 디바이스의 제어 단자에 커플링되고, 상기 MRAM 기준 셀은 제1 부하 회로를 포함하고, 상기 MRAM 비트 셀은 제2 부하 회로를 포함하며, 상기 제1 부하 회로 및 상기 제2 부하 회로는 MRAM 부하 생성기 셀로부터 부하 제어 신호를 수신하는, 감지 증폭기.
제 8 항에 있어서,
상기 제어된 값 기준 전압은 프로그램가능한, 감지 증폭기.
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제 8 항에 있어서,
상기 MRAM 비트 셀은 제2 전류 클램프 디바이스를 포함하고, 상기 MRAM 부하 생성기 셀은 제3 전류 클램프 디바이스를 포함하고, 상기 제2 전류 클램프 디바이스 및 상기 제3 전류 클램프 디바이스는 상기 제1 전류 클램프 디바이스로의 상기 제어 입력과는 독립적인 클램프 제어 신호에 의해 제어되는, 감지 증폭기.
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자기 저항식 랜덤 액세스 메모리 (MRAM) 디바이스로서,
기준 셀에서 수신된 제어 입력에 응답하여 제어된 값 기준 신호를 생성하기 위한 상기 기준 셀로서, 상기 제어 입력은 상기 기준 셀의 제1 전류 클램프 디바이스의 제어 단자에 커플링되고, 상기 기준 셀은 제1 부하 회로를 포함하는, 상기 기준 셀;
데이터 셀에 저장된 데이터 값에 응답하는 데이터 신호를 생성하기 위한 상기 데이터 셀로서, 상기 데이터 셀은 제2 부하 회로를 포함하는, 상기 데이터 셀;
상기 제1 부하 회로 및 상기 제2 부하 회로에 부하 제어 신호를 제공하도록 커플링된 부하 생성기 셀; 및
상기 제어된 값 기준 신호 및 상기 데이터 신호를 수신하고 상기 데이터 값을 나타내는 출력을 생성하도록 커플링된 감지 증폭기를 포함하는, MRAM 디바이스.
제 18 항에 있어서,
상기 제어된 값 기준 신호는 기준 전류 또는 기준 전압을 포함하는, MRAM 디바이스.
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자기 랜덤 액세스 메모리 (MRAM) 디바이스에서 기준 신호의 값을 조정하도록 제어 신호를 기준 셀의 클램핑 트랜지스터의 제어 단자로 제공하는 단계를 포함하고,
상기 MRAM 디바이스의 비트 셀의 값은 상기 기준 신호에 대한 데이터 판독 신호의 비교에 기초하여 결정되고,
PMOS (p-channel metal oxide semiconductor) 전계 효과 트랜지스터 부하는 상기 제어 신호와는 독립적인 부하 생성 셀의 부하 제어 출력에 의해 제어되는, MRAM 디바이스를 동작시키는 방법.
제 22 항에 있어서,
상기 제어 신호가 선택 로직에 제공되어, 제1 기준 셀의 제1 출력 또는 제2 기준 셀의 제2 출력을 감지 증폭기에 제공하는, MRAM 디바이스를 동작시키는 방법.
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제 22 항에 있어서,
상기 MRAM 디바이스의 상기 비트 셀에서 판독 동작을 선택하는 단계; 및
상기 비트 셀의 값을 나타내는, 감지 증폭기의 출력을 수신하는 단계를 더 포함하는, MRAM 디바이스를 동작시키는 방법.
제 8 항에 있어서,
상기 감지 증폭기는 적어도 하나의 반도체 다이에 집적된, 감지 증폭기.
기준 제어 신호를 수신하기 위한 수단으로서, 상기 수단은 적어도 하나의 자기 저항식 (magnetoresistive) 랜덤 액세스 메모리 (MRAM) 비트 셀에 커플링된, 상기 기준 제어 신호를 수신하기 위한 수단; 및
제어된 값 기준 전압을 수신하기 위한 수단으로서, 상기 제어된 값 기준 전압은, 제어 입력에 응답하여 상기 제어된 값 기준 전압을 조정하도록 구성된 MRAM 기준 셀에 의해 제공되고, 상기 제어 입력은 상기 MRAM 기준 셀의 제1 전류 클램프 디바이스의 제어 단자에 커플링되고, 상기 MRAM 기준 셀은 제1 부하 회로를 포함하고, 상기 MRAM 비트 셀은 제2 부하 회로를 포함하며, 상기 제1 부하 회로 및 상기 제2 부하 회로는 MRAM 부하 생성기 셀로부터 부하 제어 신호를 수신하는, 상기 제어된 값 기준 전압을 수신하기 위한 수단을 포함하는, 장치.
제 27 항에 있어서,
상기 장치는 적어도 하나의 반도체 다이에 집적된, 장치.
자기 랜덤 액세스 메모리 (MRAM) 디바이스에서 기준 신호의 값을 조정하도록 제어 신호를 기준 셀의 클램핑 트랜지스터의 제어 단자로 제공하는 제1 단계로서, 상기 MRAM 디바이스의 비트 셀의 값은 상기 기준 신호의 값에 대한 데이터 판독 신호의 비교에 기초하여 결정되는, 상기 제1 단계; 및
PMOS (p-channel metal oxide semiconductor) 전계 효과 트랜지스터 부하를 제어하는 제2 단계로서, 상기 PMOS 전계 효과 트랜지스터 부하는 부하 생성 셀의 부하 제어 출력에 의해 제어되고, 상기 부하 제어 출력은 상기 제어 신호와는 독립적인, 상기 제2 단계를 포함하는, 방법.
제 29 항에 있어서,
상기 제1 단계 및 상기 제2 단계는 전자 디바이스에 집적된 프로세서에 의해 수행되는, 방법.
컴퓨터에 의해 실행가능한 명령들을 저장하는 컴퓨터 판독가능한 저장 매체로서,
상기 명령들은,
자기 랜덤 액세스 메모리 (MRAM) 디바이스에서 기준 신호의 값을 조정하도록 제어 신호를 기준 셀의 클램핑 트랜지스터의 제어 단자로 제공하도록 상기 컴퓨터에 의해 실행가능하고,
상기 MRAM 디바이스의 비트 셀의 값은 상기 기준 신호의 값에 대한 데이터 판독 신호의 비교에 기초하여 결정되고, PMOS (p-channel metal oxide semiconductor) 전계 효과 트랜지스터 부하는 부하 생성 셀의 부하 제어 출력에 의해 제어되고, 상기 부하 제어 출력은 상기 제어 신호와는 독립적인, 상기 명령들을 포함하는, 컴퓨터 판독가능한 저장 매체.
기준 제어 신호를 수신하도록 구성된 제1 입력; 및
제1 기준 전압 및 제2 기준 전압 중 어느 하나를 저항 기반 메모리 셀에 커플링된 감지 증폭기에 선택적으로 제공하기 위해 상기 제1 입력에 응답하는 출력을 포함하고,
상기 제1 기준 전압은 비트-원 (bit-one) 상태의 제2 기준 저항 기반 메모리 소자에 직렬로 커플링된 비트-제로 (bit-zero) 상태의 제1 기준 저항 기반 메모리 소자를 갖는 제1 기준 셀에 의해 제공되고, 상기 제2 기준 전압은 상기 비트-원 상태의 제4 기준 저항 기반 메모리 소자와 병렬로 커플링된 상기 비트-제로 상태의 제3 기준 저항 기반 메모리 소자를 갖는 제2 기준 셀에 의해 제공되는, 회로 디바이스.
제 32 항에 있어서,
상기 저항 기반 메모리 셀은 자기 터널 접합 (magnetic tunnel junction; MTJ) 디바이스를 포함하는, 회로 디바이스.
제 32 항에 있어서,
제1 제어된 값 기준 전압을 제공하기 위한 제1 기준 전류 경로; 및
제2 제어된 값 기준 전압을 제공하기 위한 제2 기준 전류 경로를 더 포함하는, 회로 디바이스.
제 32 항에 있어서,
상기 기준 제어 신호는 감지 마진 감도 정보에 기초하여 선택되는, 회로 디바이스.
제 35 항에 있어서,
상기 감지 마진 감도 정보는 셀단위 정보, 칩단위 정보, 멀티칩 정보, 또는 프로세스 기반 정보를 포함하는, 회로 디바이스.