JP5619963B2 - 抵抗ベースメモリ回路の制御値基準信号 - Google Patents

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Description

本開示は、一般に、抵抗ベースメモリ回路の制御値基準信号に関する。
関連技術の説明
技術の進歩により、パーソナルコンピューティングデバイスは、より小型でより強力になった。たとえば、現在、小型で軽量な、ユーザが容易に持ち運べるポータブルワイヤレス電話、携帯情報端末（ＰＤＡ）、ページングデバイスなどのワイヤレスコンピューティングデバイスを含む様々なポータブルパーソナルコンピューティングデバイスが存在する。より具体的には、セルラー電話やインターネットプロトコル（ＩＰ）電話などのポータブルワイヤレス電話は、ボイスおよびデータパケットをワイヤレスネットワーク上を伝達することができる。さらに、多くのそのようなワイヤレス電話は、その中に組み込まれた他のタイプのデバイスを含む。たとえば、ワイヤレス電話は、デジタルスチルカメラ、デジタルビデオカメラ、デジタルレコーダ、およびオーディオファイルプレーヤをも含むことができる。また、そのようなワイヤレス電話は、ウェブブラウザアプリケーションなど、インターネットにアクセスするために使用できるソフトウェアアプリケーションを含む実行可能な命令を処理することができる。しかしながら、そのような携帯デバイスの電力消費は、バッテリを急速に消耗させ、ユーザのエクスペリエンス(experience)を低下させることがある。
電力消費量の低減は、そのような携帯デバイス内での回路フィーチャ(feature)サイズのより小型化および動作電圧の低下をもたらした。フィーチャサイズおよび動作電圧の低減は、電力消費量を低減するが、また製造プロセス間の変動に対する感度を上昇させる。製造業者または製造プロセスが知られていないかまたは変更される可能性があるセンス(sense)増幅器を使用するメモリデバイスを設計するとき、そのような感度の上昇を克服することは困難である。
Ｙｏｎｓｅｉ ＵｎｉｖｅｒｓｉｔｙのＳｅｏｎｇ−Ｏｏｋ Ｊｕｎｇ教授、Ｊｉｓｕ Ｋｉｍ氏、およびＪｅｅ−Ｈｗａｎ Ｓｏｎｇ氏がＱｕａｌｃｏｍｍ社のＳｅｕｎｇ Ｈ．Ｋａｎｇ氏およびＳｅｉ Ｓｅｕｎｇ Ｙｏｏｎ氏とともに行った研究により、抵抗ベース(resistance based)メモリ回路の制御値基準(controlled value reference)信号の新規のシステムおよび方法が生じた。
特定の実施形態では、基準選択信号を受信するように構成された第１の入力を含む回路デバイスが開示される。回路デバイスはまた、第１の入力に応答して、抵抗ベースメモリセルに結合されたセンス増幅器に制御値基準電圧を選択的に与えるための出力を含む。
別の特定の実施形態では、少なくとも１つの磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）ビットセルに結合された第１の入力を含むセンス増幅器が開示される。センス増幅器はまた、制御値基準電圧を備える入力信号を受信するように適合された第２の入力を含む。
別の特定の実施形態では、抵抗ベースメモリデバイスのための可変基準信号発生器が開示される。可変基準信号発生器は、制御信号を受信するための入力と、入力に応答する出力とを含む。可変基準信号発生器はまた、抵抗ベースメモリデバイスのセンス増幅器に関連して使用するための制御値基準信号を出力において与えるための論理を含む。
別の特定の実施形態では、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）デバイスが開示される。ＭＲＡＭデバイスは、第１の負荷要素に結合され、データセルにおいて記憶されるデータ値に応答してデータ信号を発生するためのデータセルを含む。ＭＲＡＭデバイスはまた、制御値基準信号を発生するための基準セルを含む。ＭＲＡＭデバイスは、第１の負荷要素に負荷制御信号を与えるために結合された負荷発生器セルを含む。ＭＲＡＭデバイスは、制御値基準信号およびデータ信号を受信し、データ値を示す出力を発生するために結合されたセンス増幅器をさらに含む。
別の特定の実施形態では、磁気ランダムアクセスメモリ（ＭＲＡＭ）デバイスにおいて基準信号の値を調整するために制御信号を与えることを含む方法が開示される。ＭＲＡＭデバイスのビットセルの値は、データ読取り信号と基準信号との比較に基づいて判断される。
開示する実施形態によって提供される特定の利点は、制御基準信号を使用することによって可変抵抗メモリの動作が改善されることである。本開示の他の態様、利点、および特徴は、図面の簡単な説明、詳細な説明、および特許請求の範囲を含む、本出願全体の検討の後に明らかになろう。
プログラマブル基準信号を含む抵抗ベースメモリシステムの特定の例示的な実施形態のブロック図。 制御値基準信号を含む抵抗ベースメモリの第１の例示的な実施形態の回路図。 制御値基準信号を含む抵抗ベースメモリの第２の例示的な実施形態の回路図。 図２の抵抗ベースメモリの回路特性の特定の例示的な実施形態の図。 第１のメモリセル抵抗分布特性を示すメモリセル抵抗の特定の例示的な実施形態の図。 図５の第１のメモリセル抵抗分布特性に基づくメモリセル電流分布の特定の例示的な実施形態の図。 図５の第１のメモリセル抵抗分布特性と図６のメモリセル電流分布とを使用した図４の回路特性の特定の例示的な実施形態の図。 第２のメモリセル抵抗分布特性を示すメモリセル抵抗の特定の例示的な実施形態の図。 図８の第２のメモリセル抵抗分布特性に基づくメモリセル電流分布の特定の例示的な実施形態の図。 図８の第２のメモリセル抵抗分布特性と図９のメモリセル電流分布とを使用した図４の回路特性の特定の例示的な実施形態の図。 制御値基準信号を有する抵抗ベースメモリ回路を動作させる方法の特定の実施形態のフローチャート。 プログラマブル基準信号をもつ抵抗ベースメモリ回路を含む電子デバイスの特定の例示的な実施形態のブロック図。
図１を参照すると、プログラマブル(programmable)基準信号を含む抵抗ベースメモリシステムの特定の例示的な実施形態が示され、全体的に１００と称される。センス増幅器１０２は、代表的な抵抗ベースメモリセル１１０とプログラマブル基準信号回路１２０とに結合される。基準信号制御論理回路１３０は、プログラマブル基準信号回路１２０に基準制御信号１３２を与えるために結合される。基準制御信号１３２に応答してセンス増幅器１０２に与えられる基準電圧を制御することによって、セル１１０などの抵抗ベースメモリセルに影響を及ぼす様々なタイプのプロセス変動に適応するように、抵抗ベースメモリシステム１００の全体的なセンスマージンを改善することができる。
代表的な抵抗ベースメモリセル１１０は、抵抗ベースメモリデバイスを使用して論理「１」値または論理「０」値を記憶するように構成される。特定の実施形態では、抵抗ベースメモリセル１１０は、論理「０」状態に対応する第１の抵抗（Ｒ０）と論理「１」状態に対応する第２の抵抗（Ｒ１）とを示す磁気トンネル接合（ＭＴＪ）デバイス１１４を含む。第１の抵抗Ｒ０および第２の抵抗Ｒ１の値は、たとえばシステム１００の製造中のプロセス変動により、システム１００の他のメモリセル（図示せず）に比較して変動することがある。
プログラマブル基準信号回路１２０は、基準信号制御論理回路１３０から基準制御信号１３２を受け取るように構成された入力１２４を含む。プログラマブル基準信号回路１２０は、入力１２４に応答してセンス増幅器１０２に選択的に制御値基準電圧１２６を与える出力１２２を有する。たとえば、プログラマブル基準信号回路１２０は、図２の基準選択信号２１６に関して論じるように、基準制御信号１３２に応答して、複数の基準セルから、センス増幅器１０２に与える単一の基準セル出力を選択することができる。別の例として、プログラマブル基準信号回路１２０は、図３の制御入力３８６に関して論じるように、基準制御信号１３２に応答して、単一の基準セルの出力値を調整することができる。
動作中に、代表的な抵抗ベースメモリセル１１０において記憶されたデータ値は、出力電圧を表す信号１１２をセンス増幅器１０２の比較回路１０４に与えることによって判断される。比較回路１０４は信号１１２を制御値基準電圧１２６と比較する。センス増幅器１０６は、代表的な抵抗ベースメモリセル１１０において記憶されたデータ値を示す出力信号１０６を与えるために、比較の結果を増幅する。
一般に、システム１００は、制御値基準電圧１２６が論理「０」状態での抵抗ベースメモリセル１１０の読取り電圧と論理「１」状態の読取り電圧との間の中心にあり、したがってセル１１０のセンスマージンが最大になるときに、ノイズおよび他の環境要因を最も受けにくい。製造プロセス変動のために、読取り電圧はセルごとに変動する。しかしながら、図５〜図１０に関して論じるように、そのようなプロセス変動は一般にカテゴリー分類でき、基準選択信号１３２はプロセス変動のカテゴリーに基づいて判断できる。
したがって、基準制御信号１３２は、システム１００に関連するセンスマージン感度情報に基づいて判断できる。たとえば、センスマージン感度情報は、抵抗ベースメモリセルの抵抗値の分布に基づくことができる。センスマージン感度情報は、セルごとの情報、チップごとの情報、マルチチップ情報、またはプロセスベースの情報を含むことができる。
基準信号制御論理回路１３０を、基準制御信号１３２を介して適切な制御値基準電圧１２６を判断するように構成することによって、システム１００は、センスマージン感度情報に基づいて実質的に統計上最適である全体的なセンスマージンにおいて動作することができる。したがって、システム１００を、特定のプロセスを使用して特定の設備において製造し、次いで、特定のプロセスの特徴づけ結果に基づいて適切な制御値基準電圧１２６を与えるように特徴づけ、プログラムして、システム１００の全体的なセンスマージンを改善することができる。
図２を参照すると、制御値基準信号を含む抵抗ベースメモリの第１の例示的な実施形態の回路図が示され、全体的に２００と称される。メモリ２００は図１のシステム１００に対応することができる。メモリ２００は、第１の基準経路２４０と第２の基準経路２５０とを有する第１の基準セル２８２を含む。第２の基準セル２８４は単一の基準経路２３０を有する。メモリ２００はまた、代表的な状態「０」データセル２６０と代表的な状態「１」データセル２７０とを含む。基準経路２３０、２４０、および２５０ならびにデータ経路２６０および２７０は、第２のセンス増幅器部分２１０において比較のための出力信号を発生するために、メモリセル部分２１４に負荷要素を与えるセンス増幅器部分２１２を有するものとして全体的に示される。データセル２６０および２７０のセンス増幅器部分２１２は、基準選択信号２１６に応答して、第１の基準セル２８２によって供給される第１の制御値基準電圧（Ｖｏｕｔ＿ｒｅｆｃ）または第２の基準セル２８４によって供給される第２の制御値基準電圧（Ｖｏｕｔ＿ｒｅｆｒ）を選択する。特定の実施形態では、基準選択信号２１６は、プロセス変動に基づいてセンスマージンを改善するためにＶｏｕｔ＿ｒｅｆｃまたはＶｏｕｔ＿ｒｅｆｒを選択するように構成される。
第１の基準セル２８２の第１の基準経路２４０は、ｐチャネル金属酸化物半導体（ＰＭＯＳ）電界効果トランジスタ負荷２４２などの負荷デバイスを含む。ＰＭＯＳ負荷２４２は、第１の制御値基準電圧Ｖｏｕｔ＿ｒｅｆｃを与える基準ノード２４１に結合される。基準ノード２４１はまたクランプトランジスタ２４４に結合される。抵抗ベースメモリ要素の論理「１」状態に対応する抵抗Ｒ１ ２４６はクランプトランジスタ２４４に結合される。特定の実施形態では、抵抗ベースメモリ要素は磁気トンネル接合（ＭＴＪ）デバイスである。アクセストランジスタ２４８は抵抗Ｒ１ ２４６に結合される。
第１の基準セル２８２の第２の基準経路２５０は、ＰＭＯＳ負荷２５２などの負荷デバイスを含む。ＰＭＯＳ負荷２５２は基準ノード２４１に結合され、次に基準ノード２４１はクランプトランジスタ２５４に結合される。抵抗ベースメモリ要素の論理「０」状態に対応する抵抗Ｒ０ ２５６はクランプトランジスタ２５４に結合される。アクセストランジスタ２５８は抵抗Ｒ０ ２５６に結合される。
第２の基準セル２８４の単一の経路２３０は、ＰＭＯＳ負荷２３２などの負荷デバイスを含む。ＰＭＯＳ負荷２３２は、第２の制御値基準電圧Ｖｏｕｔ＿ｒｅｆｒを与える基準ノード２３１に結合される。基準ノード２３１はまたクランプトランジスタ２３３に結合される。抵抗Ｒ１ ２３５に直列に結合された抵抗Ｒ０ ２３４を含む第１の経路は、抵抗Ｒ１ ２３７に直列に結合された抵抗Ｒ０ ２３６を含む第２の経路と並列に、クランプトランジスタ２３３に結合される。抵抗Ｒ１ ２３５およびＲ１ ２３７はアクセストランジスタ２３８に結合される。抵抗Ｒ０ ２３４および２３６は、「ビット０」または論理「０」状態にある抵抗ベースメモリ要素に対応し、抵抗Ｒ１ ２３５および２３７は、「ビット１」または論理「１」状態にある抵抗ベースメモリ要素に対応する。
代表的な状態「０」データセル２６０は、ＰＭＯＳ負荷２６２などの負荷デバイスを含む。ＰＭＯＳ負荷２６２は基準ノード２６１に結合され、次いで基準ノード２６１はクランプトランジスタ２６４に結合される。論理「０」状態を有する抵抗ベースメモリ要素は抵抗Ｒ０ ２６６として表され、抵抗Ｒ０ ２６６はクランプトランジスタ２６４に結合される。アクセストランジスタ２６８は抵抗Ｒ０ ２６６に結合される。
代表的な状態「１」データセル２７０は、ＰＭＯＳ負荷２７２などの負荷デバイスを含む。ＰＭＯＳ負荷２７２は基準ノード２７１に結合され、次いで基準ノード２７１はクランプトランジスタ２７４に結合される。論理「１」状態を有する抵抗ベースメモリ要素は抵抗Ｒ１ ２７６として表され、抵抗Ｒ１ ２７６はクランプトランジスタ２７４に結合される。アクセストランジスタ２７８は抵抗Ｒ１ ２７６に結合される。
一般に、経路２３０、２４０、２５０、２６０、および２７０の各々の対応する構成要素は、同様の構成を有し、実質的に同様に動作する。クランプトランジスタ２３３、２４４、２５４、２６４、および２７４の各々は、共通ゲート電圧、Ｖｃｌａｍｐに基づいて、それぞれの経路２３０、２４０、２５０、２６０、および２７０を通る電流および電圧を制限するように機能する。アクセストランジスタ２３８、２４８、および２５８の各々は、共通ゲート電圧、Ｖｒｗｌに基づいて、それぞれの経路２３０、２４０、および２５０を通る電流の流れを選択的に可能にする。アクセストランジスタ２６８および２７８の各々は、別の共通ゲート電圧、Ｖｗｌに基づいて、それぞれの経路２６０および２７０を通る電流の流れを選択的に可能にする。
第１の基準セル２８２の各ＰＭＯＳ負荷デバイス２４２および２５２は、基準ノード２４１に結合されるゲート端子を有する。第２の基準セル２８４のＰＭＯＳ負荷デバイス２３２は、基準ノード２３１に結合されるゲート端子を有する。マルチプレクサ２１８などのプログラマブル選択回路は、第１の制御値基準電圧Ｖｏｕｔ＿ｒｅｆｃを受け取るために基準ノード２４１に結合された第１の入力と、第２の制御値基準電圧Ｖｏｕｔ＿ｒｅｆｒを受け取るために基準ノード２３１に結合された第２の入力とを有する。マルチプレクサ２１６は、基準選択信号２１６に応答して、それぞれ、データセル２６０および２７０のＰＭＯＳ負荷デバイス２６２および２７２のゲート端子に基準電圧Ｖｏｕｔ＿ｒｅｆとしてＶｏｕｔ＿ｒｅｆｃまたはＶｏｕｔ＿ｒｅｆｒを与える。
第２のセンス増幅器部分２１０は、代表的な状態「０」データセル２６０のノード２６１における電圧Ｖｏｕｔ＿ｄａｔａ０または代表的な状態「１」データセル２７０のノード２７１における電圧Ｖｏｕｔ＿ｄａｔａ１など、データ読取り動作のために選択されるデータセルの電圧に対応するデータ信号Ｖｏｕｔ＿ｄａｔａを受け取るために結合されるセンス増幅器デバイス２９４を含む。センス増幅器デバイス２９４はまた、マルチプレクサ２１８によって供給される基準電圧Ｖｏｕｔ＿ｒｅｆを受け取るために結合される。センス増幅器デバイス２９４は、データ信号Ｖｏｕｔ＿ｄａｔａと基準信号Ｖｏｕｔ＿ｒｅｆとの比較に応答して出力２９６を発生する。
動作中に、第１の基準セル２８２および第２の基準セル２８４の各々は、特定のセル構成に従って、それぞれ別個の基準電圧、Ｖｏｕｔ＿ｒｅｆｃおよびＶｏｕｔ＿ｒｅｆｒを発生する。第１の基準セル２８２は、電流平均(current mean)基準方式に従って基準電圧を発生するように構成され、電流平均は次式によって与えられる。
Figure 0005619963
上式で、ＲＯＮはアクセストランジスタ２４８または２５８の抵抗である。第２の基準セル２８４は、抵抗平均基準方式に従って基準電圧を発生するように構成され、抵抗平均は次式によって与えられる。
Figure 0005619963
その結果、第２の基準セル２８４を通る電流Ｉｒｅｆ’は次式によって与えられる。
Figure 0005619963
一般に、次式の場合は、
Figure 0005619963
次式のように、ＩｒｅｆがＩｒｅｆ’よりも大きいことを示すことができる。
Figure 0005619963
特定の実施形態では、センス増幅器マージンなどの信号マージンΔＶは、状態「１」データセル２７０の基準ノード２７１における電圧Ｖｏｕｔ＿ｄａｔａと基準電圧（Ｖｏｕｔ＿ｒｅｆｃまたはＶｏｕｔ＿ｒｅｆｃ）との間の差（ΔＶ１）か、あるいは基準電圧（Ｖｏｕｔ＿ｒｅｆｃまたはＶｏｕｔ＿ｒｅｆｒ）と状態「０」データセル２６０の基準ノード２６１における電圧Ｖｏｕｔ＿ｄａｔａとの間の差（ΔＶ０）のいずれか小さい方に対応する。メモリ２００の動作は、基準セル２８２および２８４に結合されたデータセルのための全体的なセンスマージンを増加させる基準電圧Ｖｏｕｔ＿ｒｅｆｃまたはＶｏｕｔ＿ｒｅｆｒを選択することによって改善できる。
図１に関して論じるように、プロセス変動のために、出力電圧Ｖｏｕｔ＿ｄａｔａはセルごとに変動することがある。しかしながら、図５〜図１０に関して論じるように、そのようなプロセス変動は一般にカテゴリー分類でき、基準選択信号２１６はプロセス変動のカテゴリーに基づいて判断できる。たとえば、基準選択信号２１６は、メモリベースのセルの抵抗値の分布に基づいてメモリ２００のレジスタ、ラッチ、または他のデータ記憶デバイスにおいて設定できる。基準選択信号２１６は、セルごとの情報、チップごとの情報、マルチチップ情報、またはプロセスベースの情報に基づいて設定できる。
図３を参照すると、制御値基準信号を含む抵抗ベースメモリの第２の例示的な実施形態の回路図が示され、全体的に３００と称される。メモリ３００は図１のシステム１００に対応することができる。メモリ３００は、第１の発生器経路３２０と第２の発生器経路３３０とを有するゲート電圧発生器３８０を含む。基準セル３８２は、第１の基準経路３４０と第２の基準経路３５０とを有する。メモリ３００はまた、代表的な状態「０」データセル３６０と代表的な状態「１」データセル３７０とを含む。発生器経路３２０および３３０、基準経路３４０および３５０、ならびにデータ経路３６０および３７０は、一般に、第２のセンス増幅器部分３１０において比較のための出力信号を発生するために、メモリセル部分３１４に負荷要素を与えるセンス増幅器部分３１２を有するものとして示される。特定の実施形態では、基準セル３８２は、プロセス変動に基づいてセンスマージンを改善するために、制御入力３８６に応答して制御値基準電圧（Ｖｒｅｆ）を調整するように構成された磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）基準セルである。
基準セル３８２の第１の基準経路３４０は、ｐチャネル金属酸化物半導体（ＰＭＯＳ）電界効果トランジスタ負荷３４２などの負荷デバイスを含む。ＰＭＯＳ負荷３４２は、制御値基準電圧Ｖｒｅｆを与える基準ノード３４１に結合される。基準ノード３４１はまたクランプトランジスタ３４４に結合される。抵抗ベースメモリ要素の論理「１」状態に対応する抵抗Ｒ１ ３４６はクランプトランジスタ３４４に結合される。特定の実施形態では、抵抗ベースメモリ要素は磁気トンネル接合（ＭＴＪ）デバイスである。アクセストランジスタ３４８は抵抗Ｒ１ ３４６に結合される。
基準セル３８２の第２の基準経路３５０は、ＰＭＯＳ負荷３５２などの負荷デバイスを含む。ＰＭＯＳ負荷３５２は基準ノード３４１に結合され、次いで基準ノード３４１はクランプトランジスタ３５４に結合される。抵抗ベースメモリ要素の論理「０」状態に対応する抵抗Ｒ０ ３５６はクランプトランジスタ３５４に結合される。アクセストランジスタ３５８は抵抗Ｒ０ ３５６に結合される。
ゲート電圧発生器３８０の第１の経路３２０は、ＰＭＯＳ負荷３２２などの負荷デバイスを含む。ＰＭＯＳ負荷３２２はノード３３１に結合され、ノード３３１はまたクランプトランジスタ３２４に結合される。論理「１」状態を有する抵抗ベースメモリ要素は抵抗Ｒ１ ３２６として表され、抵抗Ｒ１ ３２６はクランプトランジスタ３２４に結合される。アクセストランジスタ３２８は抵抗Ｒ１ ３２６に結合される。
ゲート電圧発生器３８０の第２の経路３３０は、ＰＭＯＳ負荷３３２などの負荷デバイスを含む。ＰＭＯＳ負荷３３２はノード３３１に結合され、ノード３３１はまたクランプトランジスタ３３４に結合される。論理「０」状態を有する抵抗ベースメモリ要素は抵抗Ｒ０ ３３６として表され、抵抗Ｒ０ ３３６はクランプトランジスタ３３４に結合される。アクセストランジスタ３３８は抵抗Ｒ０ ３３６に結合される。
代表的な状態「０」データセル３６０は、ＰＭＯＳ負荷３６２などの負荷デバイスを含む。ＰＭＯＳ負荷３６２は基準ノード３６１に結合され、次いで基準ノード３６１はクランプトランジスタ３６４に結合される。論理「０」状態を有する抵抗ベースメモリ要素は抵抗Ｒ０ ３６６として表され、抵抗Ｒ０ ３６６はクランプトランジスタ３６４に結合される。アクセストランジスタ３６８は抵抗Ｒ０ ３６６に結合される。
代表的な状態「１」データセル３７０は、ＰＭＯＳ負荷３７２などの負荷デバイスを含む。ＰＭＯＳ負荷３７２は基準ノード３７１に結合され、次いで基準ノード３７１はクランプトランジスタ３７４に結合される。論理「１」状態を有する抵抗ベースメモリ要素は抵抗Ｒ１ ３７６として表され、抵抗Ｒ１ ３７６はクランプトランジスタ３７４に結合される。アクセストランジスタ３７８は抵抗Ｒ１ ３７６に結合される。特定の実施形態では、データセル３６０および３７０は、磁気トンネリング接合（ＭＴＪ）デバイスを含む回転トルク転送(spin torque transfer)ＭＲＡＭ（ＳＴＴ−ＭＲＡＭ）ビットセルなどのＭＲＡＭビットセルである。
一般に、経路３２０、３３０、３４０、３５０、３６０、および３７０の各々の対応する構成要素は、同様の構成を有し、実質的に同様に動作する。各ＰＭＯＳ負荷デバイス３２２、３３２、３４２、３５２、３６２、および３７２は、共通負荷制御信号を受け取るために基準ノード３３１に結合されたゲート端子を有する。データセルのアクセストランジスタ３６８および３７９の各々は、第１の共通ゲート電圧Ｖｗｌに基づいてそれぞれの経路３６０および３７０を通る電流の流れを選択的に可能にする。基準セル３８２およびゲート電圧発生器３８０のアクセストランジスタ３２８、３３８、３４８、および３５８の各々は、第２の共通ゲート電圧Ｖｒｗｌに基づいてそれぞれの経路３２０、３３０、３４０、および３５０を通る電流の流れを選択的に可能にする。
クランプトランジスタ３２４、３３４、３４４、３５４、３６４、および３７４の各々は、それぞれの経路３２０、３３０、３４０、３５０、３６０、および３７０を通る電流および電圧を制限するように機能する。ゲート電圧発生器３８０のクランプトランジスタ３２４および３３４、ならびにデータセル３６０および３７０の各々のクランプトランジスタ３６４および３７４は、第１のゲート電圧Ｖｃｌａｍｐ１でバイアスされたノード３８４に結合されたゲート端子を有する。基準セル３８２の各クランプトランジスタ３４４および３５４は、制御入力３８６を介して第２のゲート電圧Ｖｃｌａｍｐ２を受け取るために結合されたゲート端子を有する。特定の実施形態では、Ｖｃｌａｍｐ２はＶｃｌａｍｐ１とは無関係である。
第２のセンス増幅器部分３１０は、状態「０」データセル３６０のノード３６１におけるＶｄ０または状態「１」データセル３７０のノード３７１におけるＶｄ１など、選択されたデータセルからデータ信号Ｖｄを受け取るために結合された第１の入力３９０を有するセンス増幅器デバイス３９４を含む。センス増幅器デバイス３９４は、基準ノード３４１から制御値基準電圧Ｖｒｅｆを受け取るために結合された第２の入力３９２を有する。センス増幅器デバイス３９４は、データ信号Ｖｄと基準信号Ｖｒｅｆとの比較に応答して出力３９６を発生する。
制御値基準電圧Ｖｒｅｆは、メモリ３００のセンスマージンを向上するようにプログラム可能である。基準セル３８２は、図２の第１の基準セル２８２の電流平均基準構成を有するが、クランプトランジスタ３４４および３５４におけるゲート電圧Ｖｃｌａｍｐ２を変動することによって、基準セル３８２を通る電流Ｉｒｅｆは、図２の第２の基準セル２８４の抵抗平均基準方式の電流Ｉｒｅｆ’と同程度に低く設定できる。ＰＭＯＳ負荷３２２、３３２、３４２、３５２、３６２、および３７２に共通ゲート電圧を与えるために別々のゲート電圧発生器３８０を使用することによって、それぞれ、データセル３６０および３７０を通る電流Ｉ０およびＩ１を変更せずに、基準セル３８２を通る電流Ｉｒｅｆを変動させることができる。したがって、ゲート発生器３８０および基準セル３８２は、実質的に電流平均基準方式基準値から抵抗平均基準方式基準値にわたる値の連続範囲内でＶｒｅｆをプログラムすることを可能にする。電流平均基準方式または抵抗平均基準方式に基準信号選択を制限する図２のメモリ２００に比較して、メモリ３００の連続基準信号選択はより正確なセンスマージン調整を可能にする。
Ｖｃｌａｍｐ２の値は、論理回路（図示せず）を介して判断されるか、レジスタインターフェースを介して受け取られるか、あるいは、メモリベースセルの抵抗値の分布に基づいてメモリ３００のレジスタ、ラッチ、または他のデータ記憶デバイスにおいて設定される。Ｖｃｌａｍｐ２の値は、セルごとの情報、チップごとの情報、マルチチップ情報、またはプロセスベースの情報に基づいて設定できる。
図２および図３の基準信号およびデータ信号を電圧レベルとして示し、説明したが、他の実施形態では、基準信号およびデータ信号は電圧レベルでなく電流レベルに基づくことができる。さらに、抵抗ベースメモリシステムの例示的、非限定的な例として、図２または図３中に示されるシステムは、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）、位相変化ランダムアクセスメモリ（ＰＲＡＭ）、または回転トルク転送ＭＲＡＭ（ＳＴＴ−ＭＲＡＭ）として実装できる。
図４を参照すると、抵抗ベースメモリの回路特性の特定の例示的な実施形態が示され、全体的に４００と称される。第１の動作点４０２は、図２の状態「０」データセル２６０中の電流Ｉ０および抵抗Ｒ０ ２６６、または図３の状態「０」データセル３６０中の電流Ｉ０および抵抗Ｒ０ ３６６など、抵抗ＲＭＴＪ＿０を有する磁気トンネル接合（ＭＴＪ）抵抗ベースメモリ要素において記憶された論理「０」値に対応する電流Ｉ０を示す。同様に、第２の動作点４０４は、図２の状態「１」データセル２７０中の電流Ｉ１および抵抗Ｒ１ ２７６、または図３の状態「１」データセル３７０中の電流Ｉ１および抵抗Ｒ１ ３７６など、抵抗ＲＭＴＪ＿１を有する磁気トンネル接合（ＭＴＪ）抵抗ベースメモリ要素において記憶された論理「１」値に対応する電流Ｉ１を示す。
電流Ｉｒｅｆ４１０は、図２の第１の基準セル２８２など、電流平均基準方式を有する基準セルを通る電流に対応する。電流Ｉｒｅｆ’４１２は、図２の第２の基準セル２８４など、抵抗平均基準方式を有する基準セルを通る電流に対応する。図５〜図７および図８〜図１０に関して説明するように、電流Ｉｒｅｆ４１０または電流Ｉｒｅｆ’４１２の選択は、動作点４０２および４０４の分散または分布に基づくことができる。
図５を参照すると、第１のメモリセル抵抗分布特性を示すメモリセル抵抗の特定の例示的な実施形態が示され、全体的に５００と称される。図５は、全体的に磁気トンネル接合（ＭＴＪ）デバイスの抵抗値のヒストグラムを表し、「０」状態ＲＭＴＪ０に対応する第１の分布５０２と、「１」状態ＲＭＴＪ１に対応する第２の分布５０４とを示す。図示のように、第１の分布５０２と第２の分布５０４とはほぼ等価である。特に、第１の分布５０２の標準偏差は、第２の分布５０４の標準偏差にほぼ等しく、次式によって示される。
Figure 0005619963
図６を参照すると、図５の第１のメモリセル抵抗分布特性に基づくメモリセル電流分布の特定の例示的な実施形態が示され、全体的に６００と称される。図６は、全体的に、図２のデータセル２６０または図３のデータセル３６０を通る状態「０」電流Ｉ０に対応する第１の分布６０２を有する電流値のヒストグラムを表し、抵抗Ｒ０ ２６６または３６６は図５の第１の分布５０２の抵抗値によって与えられる。第２の分布６０４は、図２のデータセル２７０または図３のデータセル３７０を通る状態「１」電流Ｉ１に対応し、抵抗Ｒ１ ２７６または３７６は図５の第２の分布５０４の抵抗値によって与えられる。
図７を参照すると、図５の第１のメモリセル抵抗分布特性と図６のメモリセル電流分布とを使用した図４の回路特性の特定の例示的な実施形態が示され、全体的に７００と称される。第１の分布Ｉ０７０２は、図５の状態「０」抵抗分布ＲＭＴＪ０５０２および図６の電流分布Ｉ０６０２の抵抗電流特性を示す。第１の分布Ｉ０７０２は、抵抗分布ＲＭＴＪ０５０２および電流分布Ｉ０６０２の平均に対応する平均値７０４を有する。第２の分布Ｉ１７０６は、図５の状態「１」抵抗分布ＲＭＴＪ１５０４および図６の電流分布Ｉ１６０４の抵抗電流特性を示す。第２の分布Ｉ１７０６は、抵抗分布ＲＭＴＪ１５０４および電流分布Ｉ１６０４の平均に対応する平均値７０８を有する。
基準電流Ｉｒｅｆ７１０は、電流平均基準方式を使用する図２の第１の基準セル２８２を通る電流Ｉｒｅｆに対応する。第２の基準電流Ｉｒｅｆ’７１２は、抵抗平均基準方式を使用する図２の第２の基準セル２８４を通る電流Ｉｒｅｆ’に対応する。Ｉ０分布７０２は、Ｉ１分布７０４よりも電流値のより大きい範囲にわたって分布し、したがって、第２の基準電流Ｉｒｅｆ’７１２は、Ｉ０平均７０４よりもＩ１平均７０８に近接した値を有し、第１の基準電流Ｉｒｅｆ７１０よりも大きい全体的なセンスマージンを与える。
図８を参照すると、第２のメモリセル抵抗分布特性を示すメモリセル抵抗の特定の例示的な実施形態が示され、全体的に８００と称される。図８は、全体的に磁気トンネル接合（ＭＴＪ）デバイスの抵抗値のヒストグラムを表し、「０」状態ＲＭＴＪ０に対応する第１の分布８０２と、「１」状態ＲＭＴＪ１に対応する第２の分布８０４とを示す。図示のように、第１の分布８０２は第２の分布８０４より高く、より狭い。特に、次式のように、第１の分布８０２の標準偏差を第１の分布８０２の平均値で除算した値は、第２の分布８０４の標準偏差を第２の分布８０４の平均値で除算した値にほぼ等しい。
Figure 0005619963
図９を参照すると、図８の第２のメモリセル抵抗分布特性に基づくメモリセル電流分布の特定の例示的な実施形態が示され、全体的に９００と称される。図９は、全体的に、図２のデータセル２６０または図３のデータセル３６０を通る状態「０」電流Ｉ０に対応する第１の分布９０２を有する電流値のヒストグラムを表し、抵抗Ｒ０ ２６６または３６６は図８の第１の分布８０２の抵抗値によって与えられる。第２の分布９０４は、図２のデータセル２７０または図３のデータセル３７０を通る状態「１」電流Ｉ１に対応し、抵抗Ｒ１ ２７６または３７６は図８の第２の分布８０４の抵抗値によって与えられる。
図１０を参照すると、図８の第２のメモリセル抵抗分布特性と図９のメモリセル電流分布とを使用した図４の回路特性の特定の例示的な実施形態が示され、全体的に１０００と称される。第１の分布Ｉ０１００２は、図８の状態「０」抵抗分布ＲＭＴＪ０８０２および図９の電流分布Ｉ０９０２の抵抗電流特性を示す。第１の分布Ｉ０１００２は、抵抗分布ＲＭＴＪ０８０２および電流分布Ｉ０９０２の平均に対応する平均値１００４を有する。第２の分布Ｉ１１００６は、図８の状態「１」抵抗分布ＲＭＴＪ１８０４および図９の電流分布Ｉ１９０４の抵抗電流特性を示す。第２の分布Ｉ１１００６は、抵抗分布ＲＭＴＪ１８０４および電流分布Ｉ１９０４の平均に対応する平均値１００８を有する。
基準電流Ｉｒｅｆ１０１０は、電流平均基準方式を使用する図２の第１の基準セル２８２を通る電流Ｉｒｅｆに対応する。第２の基準電流Ｉｒｅｆ’１０１２は、抵抗平均基準方式を使用する図２の第２の基準セル２８４を通る電流Ｉｒｅｆ’に対応する。図７とは対照的に、Ｉ１分布１００４は、Ｉ０分布１００２よりも電流値のより大きいレンジにわたって分布し、したがって、第１の基準電流Ｉｒｅｆ１０１０は、Ｉ１平均１００８よりもＩ０平均１００４に近接した値を有し、第２の基準電流Ｉｒｅｆ’１０１２よりも大きい全体的なセンスマージンを与える。
一般に、図５〜図１０は、
Figure 0005619963
の場合、プロセス変動を生じる製作プロセスでは、一般に抵抗平均基準方式は電流平均基準方式よりも良好なセンスマージンを与えることができることを示す。
Figure 0005619963
の場合に、プロセス変動を生じる製作プロセスでは、一般に電流平均基準方式は抵抗平均基準方式よりも良好なセンスマージンを与えることができる。したがって、プロセス変動が特徴づけられると、図１〜図３に示すような制御値基準信号を有するメモリ回路は、センスマージンを増加させることによって、システムパフォーマンスを改善するためにプロセス変動のタイプに適切である１つまたは複数の基準信号を使用するようにプログラムできる。
図１１を参照すると、制御値基準信号を有する抵抗ベースメモリ回路を動作させる方法の特定の実施形態の流れ図が示され、全体的に１１００と称される。例示的な例として、抵抗ベースメモリ回路は、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）、位相変化ランダムアクセスメモリ（ＰＲＡＭ）、回転トルク転送ＭＲＡＭ（ＳＴＴ−ＭＲＡＭ）、または他の抵抗ベースメモリデバイスを含むことができる。例示的な実施形態では、方法１１００は図１〜図３のシステムのいずれかにおいて実行できる。
１１０２において、磁気ランダムアクセスメモリ（ＭＲＡＭ）デバイスにおいて基準信号の値を調整するために制御信号を与え、ＭＲＡＭデバイスのビットセルの値は、データ読取り信号と基準信号との比較に基づいて判断される。特定の実施形態では、制御信号は、ＭＲＡＭデバイスのプロセス変動を観測し、レジスタインターフェースを介して１つまたは複数の値を設定することによって判断される。１１０４に続き、ＭＲＡＭデバイスのビットセルにおいて読取り動作を選択する。１１０６に進み、センス増幅器の出力を受け取る。出力はビットセルの値を示す。
特定の実施形態では、制御信号は、第１の基準セルの第１の出力または第２の基準セルの第２の出力をセンス増幅器に与えるために、選択論理に与えられる。たとえば、制御信号は、図２のＶｏｕｔ＿ｒｅｆｃまたはＶｏｕｔ＿ｒｅｆｒを選択するためにマルチプレクサ２１８において受け取る基準選択信号２１６を含むことができる。
別の特定の実施形態では、制御信号は、図３の制御入力３８６における信号Ｖｃｌａｍｐ２など、基準セルのクランプトランジスタの制御端子に与えられる。ｐチャネル金属酸化物半導体（ＰＭＯＳ）電界効果トランジスタ負荷は、図３のゲート電圧発生器３８０など、制御信号とは無関係である、負荷発生セルの負荷制御出力によって制御できる。
制御信号は、ＭＲＡＭデバイスのための改善されたセンスマージンを与えるように判断できる。たとえば、プロセス変動が図５と同様の抵抗分布特性を示す場合、制御信号は、抵抗平均基準セルの選択に対応するように基準信号を調整することができる。プロセス変動が図８と同様の抵抗分布特性を示す場合、制御信号は、電流平均基準セルの選択に対応するように基準信号を調整することができる。
図１２を参照すると、プログラマブル基準信号を有する抵抗ベースメモリ回路を含む電子デバイスの特定の例示的な実施形態のブロック図が示され、全体的に１２００と称される。デバイス１２００は、メモリ１２３２に結合され、さらにプログラマブル基準信号を有する抵抗ベースメモリ回路１２６４にも結合されたデジタル信号プロセッサ（ＤＳＰ）１２１０などのプロセッサを含む。例示的な例では、プログラマブル基準信号を有する抵抗ベースメモリ回路１２６４は、図１〜図３のシステムのいずれかを含み、図１１の方法に従って動作することができる。特定の実施形態では、プログラマブル基準信号を有する抵抗ベースメモリ回路１２６４は、回転トルク転送磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）メモリデバイスを含む。
図１２はまた、デジタル信号プロセッサ１２１０とディスプレイ１２２８とに結合されたディスプレイコントローラ１２２６を示す。コーダ／デコーダ（コーデック(CODEC)）１２３４はまたデジタル信号プロセッサ１２１０に結合できる。スピーカー１２３６およびマイクロフォン１２３８はコーデック１２３４に結合できる。
図１２はまた、ワイヤレスコントローラ１２４０がデジタル信号プロセッサ１２１０とワイヤレスアンテナ１２４２とに結合できることを示す。特定の実施形態では、ＤＳＰ１２１０、ディスプレイコントローラ１２２６、メモリ１２３２、コーデック１２３４、ワイヤレスコントローラ１２４０、およびプログラマブル基準信号を有する抵抗ベースメモリ回路１２６４は、システムインパッケージデバイスまたはシステムオンチップデバイス１２２２中に含まれる。特定の実施形態では、入力デバイス１２３０および電源１２４４はシステムオンチップデバイス１２２２に結合される。さらに、特定の実施形態では、図１２に示すように、ディスプレイ１２２８、入力デバイス１２３０、スピーカー１２３６、マイクロフォン１２３８、ワイヤレスアンテナ１２４２、および電源１２４４は、システムオンチップデバイス１２２２の外部にある。しかしながら、各々は、インターフェースまたはコントローラなど、システムオンチップデバイス１２２２の構成要素に結合できる。
開示するシステムおよび方法とともに、抵抗ベースメモリデバイスの観測されたプロセス変動の特性に基づいてセンスマージンを改善するために、抵抗ベースメモリデバイスのための可変基準信号発生器を提供することができる。可変基準信号発生器は、図２の基準選択信号２１６または図３の制御入力３８６におけるＶｃｌａｍｐ２信号などの制御信号を受け取る入力を有する。可変基準信号発生器は、入力に応答する出力と、抵抗ベースメモリデバイスのセンス増幅器に関連して使用するための制御値基準信号を出力において与えるための論理とを含む。たとえば、制御値基準信号を与える論理は、図２のマルチプレクサ２１８を含むことができる。
可変基準信号発生器は、データ値を記憶するための第１のメモリ手段と、抵抗型負荷を与えるための第１の負荷手段と、第１の電流を制御するための第１のクランプ手段とを含むことができ、第１のクランプ手段は制御値基準信号の値を制御するために入力に結合される。たとえば、第１のメモリ手段は、図１のＭＴＪデバイス１１４と、図２の抵抗２６６および２７６と、図３の抵抗３６６および３７６とを含むことができる。第１の負荷手段の例は、図２のデータセル２６０および２７０のセンス増幅器部分２１２と、図３のデータセル３６０および３７０のセンス増幅器部分３１２とを含む。第１のクランプ手段の例は、図２のクランプトランジスタ２６４および２７４、ならびに図３のクランプトランジスタ３６４および３７４など、クランプデバイスおよび回路を含む。
第１の負荷手段は、図３のゲート電圧発生器３８０などの負荷発生器セルから負荷制御信号を受け取るために結合できる。負荷発生器セルは、データ値を記憶するための第２のメモリ手段と、抵抗型負荷を与えるための第２の負荷手段と、第２の電流を制御するための第２のクランプ手段とを含むことができる。第２のメモリ手段の例は、図３の抵抗３２６および３３６を含む。第２の負荷手段の例は、ＰＭＯＳ負荷３２２および３３２などの負荷デバイスを含む、図３のゲート電圧発生器３８０のセンス増幅器部分３１２を含む。第２のクランプ手段は、図３のクランプトランジスタ３２４および３３４などのクランプデバイスおよび回路を含むことができる。
さらに、本明細書で開示した実施形態に関して説明した様々な例示的な論理ブロック、構成、モジュール、回路、およびアルゴリズムステップは、電子ハードウェア、コンピュータソフトウェア、または両方の組合せとして実装できることを、当業者は諒解されよう。ハードウェアとソフトウェアのこの互換性を明確に示すために、様々な例示的な構成要素、ブロック、構成、モジュール、回路、およびステップを、上記では概して、それらの機能に関して説明した。そのような機能をハードウェアとして実装するか、ソフトウェアとして実装するかは、特定の適用例および全体的なシステムに課される設計制約に依存する。当業者は、説明した機能を特定の適用例ごとに様々な方法で実装することができるが、そのような実装の決定は、本開示の範囲からの逸脱を生じるものと解釈すべきではない。
本明細書で開示する実施形態に関して説明する方法またはアルゴリズムのステップは、直接ハードウェアで実施するか、プロセッサによって実行されるソフトウェアモジュールで実施するか、またはその２つの組合せで実施することができる。ソフトウェアモジュールは、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、読取り専用メモリ（ＲＯＭ）、プログラマブル読取り専用（ＰＲＯＭ）、消去可能プログラマブル読取り専用（ＥＰＲＯＭ）、電気的消去可能プログラマブル読取り専用（ＥＥＰＲＯＭ）、レジスタ、ハードディスク、リムーバブルディスク、コンパクトディスク読取り専用（ＣＤ−ＲＯＭ）、または当技術分野で知られている他の形態の記憶媒体に常駐する(reside)ことができる。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替として、記憶媒体はプロセッサに一体化することができる。プロセッサおよび記憶媒体は特定用途向け集積回路（ＡＳＩＣ）中に常駐することができる。ＡＳＩＣは、コンピューティングデバイスまたはユーザ端末中に常駐することができる。代替として、プロセッサおよび記憶媒体は、コンピューティングデバイスまたはユーザ端末中に個別構成要素として常駐することができる。
開示した実施形態の上記の説明は、開示した実施形態を当業者が作成または使用できるように行ったものである。これらの実施形態への様々な変更は当業者にはすぐに明らかになり、本明細書で定義された原理は本開示の範囲から逸脱することなく他の実施形態にできる。したがって、本開示は、本明細書に示した実施形態に限定されるものではなく、特許請求の範囲によって定義される原理および新規の特徴と合致することが可能な最も広い範囲が与えられるべきものである。
以下に本願発明の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
基準制御信号を受け取るように構成された第１の入力と、
前記第１の入力に応答して、抵抗ベースメモリセルに結合されたセンス増幅器に制御値基準電圧を選択的に与えるための出力と、
を備える回路デバイス。
［Ｃ２］
前記抵抗ベースメモリセルが磁気トンネル接合（ＭＴＪ）デバイスを含む、Ｃ１に記載の回路デバイス。
［Ｃ３］
前記基準制御信号がセンスマージン感度情報に基づいて選択される、Ｃ１に記載の回路デバイス。
［Ｃ４］
前記センスマージン感度情報が、セルごとの情報、チップごとの情報、マルチチップ情報、またはプロセスベースの情報を含む、Ｃ３に記載の回路デバイス。
［Ｃ５］
第１の制御値基準電圧を与える第１の基準電流経路と、
第２の制御値基準電圧を与える第２の基準電流経路と、
をさらに備える、Ｃ１に記載の回路デバイス。
［Ｃ６］
前記第１の基準電流経路が、ビット１状態にある第２の基準抵抗ベースメモリ要素に直列に結合された、ビット０状態にある第１の基準抵抗ベースメモリ要素を含む、Ｃ５に記載の回路デバイス。
［Ｃ７］
前記第２の基準経路が、前記ビット１状態にある第４の基準抵抗ベースメモリ要素に並列に結合された、前記ビット０状態にある第３の基準抵抗ベースメモリ要素を含む、Ｃ６に記載の回路デバイス
［Ｃ８］
少なくとも１つの磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）ビットセルに結合された第１の入力と、
制御値基準電圧を備える入力信号を受け取るように適合された第２の入力と、
を備えるセンス増幅器。
［Ｃ９］
前記制御値基準電圧がプログラム可能である、Ｃ８に記載のセンス増幅器。
［Ｃ１０］
前記制御値基準電圧が、制御入力に応答して前記制御値基準電圧を調整するように構成されたＭＲＡＭ基準セルによって供給される、Ｃ９に記載のセンス増幅器。
［Ｃ１１］
前記制御入力が前記ＭＲＡＭ基準セルの第１の電流クランプデバイスの制御端子に結合された、Ｃ１０に記載のセンス増幅器。
［Ｃ１２］
前記ＭＲＡＭ基準セルが第１の負荷回路を含み、前記ＭＲＡＭビットセルが第２の負荷回路を含み、前記第１の負荷回路および前記第２の負荷回路がＭＲＡＭ負荷発生器セルから負荷制御信号を受け取る、Ｃ１１に記載のセンス増幅器。
［Ｃ１３］
前記ＭＲＡＭビットセルが第２の電流クランプデバイスを含み、前記ＭＲＡＭ負荷発生器セルが第３の電流クランプデバイスを含み、前記第２の電流クランプデバイスおよび前記第３の電流クランプデバイスが、前記第１の電流クランプデバイスへの前記制御入力とは無関係であるクランプ制御信号によって制御される、Ｃ１２に記載のセンス増幅器。
［Ｃ１４］
抵抗ベースメモリデバイスのための可変基準信号発生器であって、
制御信号を受け取る入力と、
前記入力に応答する出力と、
前記抵抗ベースメモリデバイスのセンス増幅器に関連して使用するための制御値基準信号を前記出力において与えるための論理と、
を備える可変基準信号発生器。
［Ｃ１５］
データ値を記憶するための第１のメモリ手段と、
抵抗型負荷を与えるための第１の負荷手段と、
第１の電流を制御するための第１のクランプ手段と、
を含む基準セルをさらに備え、
前記第１のクランプ手段が、前記制御値基準信号の値を制御するために前記入力に結合された、
Ｃ１４に記載の信号発生器。
［Ｃ１６］
前記第１の負荷手段が、負荷発生器セルから負荷制御信号を受け取るために結合された、Ｃ１５に記載の信号発生器。
［Ｃ１７］
前記負荷発生器セルが、
データ値を記憶するための第２のメモリ手段と、
抵抗型負荷を与えるための第２の負荷手段と、
第２の電流を制御するための第２のクランプ手段と、
を含む、Ｃ１６に記載の信号発生器。
［Ｃ１８］
第１の負荷要素に結合され、データセルにおいて記憶されたデータ値に応答してデータ信号を発生するデータセルと、
制御値基準信号を発生する基準セルと、
前記第１の負荷要素に負荷制御信号を与えるために結合された負荷発生器セルと、
前記制御値基準信号および前記データ信号を受信し、前記データ値を示す出力を発生するために結合されたセンス増幅器と、
を備える磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）デバイス。
［Ｃ１９］
前記制御値基準信号が基準電流または基準電圧を含む、Ｃ１８に記載のＭＲＡＭデバイス。
［Ｃ２０］
前記制御値基準信号が、前記基準セルにおいて受信される制御入力に応答する、Ｃ１８に記載のＭＲＡＭデバイス。
［Ｃ２１］
前記制御入力が前記基準セルの電流クランプデバイスの制御端子において受信される、Ｃ２０に記載のＭＲＡＭデバイス。
［Ｃ２２］
磁気ランダムアクセスメモリ（ＭＲＡＭ）デバイスにおいて基準信号の値を調整するために制御信号を与えることを備える方法であって、前記ＭＲＡＭデバイスのビットセルの値がデータ読取り信号と前記基準信号との比較に基づいて判断される方法。
［Ｃ２３］
前記制御信号が、第１の基準セルの第１の出力または第２の基準セルの第２の出力をセンス増幅器に与えるために選択論理に与えられる、Ｃ２２に記載の方法。
［Ｃ２４］
前記制御信号が、基準セルのクランプトランジスタの制御端子に与えられ、ｐチャネル金属酸化物半導体（ＰＭＯＳ）電界効果トランジスタ負荷が、前記制御信号とは無関係である、負荷発生器セルの負荷制御出力によって制御される、Ｃ２２に記載の方法。
［Ｃ２５］
前記ＭＲＡＭデバイスの前記ビットセルにおいて読取り動作を選択することと、
前記ビットセルの前記値を示す、センス増幅器の出力を受け取ることと、
をさらに備える、Ｃ２２に記載の方法。

Claims (43)

  1. 第１の制御値基準電圧を生成するように構成された第１の基準セルと、
    第２の制御値基準電圧を生成するように構成された第２の基準セルと、
    前記第１および第２の制御値基準電圧を受け取るように構成されたプログラマブル選択回路と
    を備え、前記プログラマブル選択回路は、
    基準制御信号を受け取るように構成された第１の入力と、
    抵抗ベースメモリセルに結合されたセンス増幅器に前記第１または第２の制御値基準電圧を選択的に提供するための、前記第１の入力に応答した出力と、
    を備え、
    前記第１および第２の基準セルは、相対的に異なる基準方式に基づいて前記第１および第２の制御値基準電圧を生成するように適合され、
    前記基準制御信号はセンスマージン感度情報に基づき、前記センスマージン感度情報は、複数の抵抗ベースメモリセルの抵抗値の分布に基づいているセンス増幅器。
  2. 前記第１の基準セルは、電流平均基準方式にしたがって前記第１の制御値基準電圧を生成する、請求項１に記載のセンス増幅器。
  3. 前記第２の基準セルは、抵抗平均基準方式にしたがって前記第２の制御値基準電圧を生成する、請求項２に記載のセンス増幅器。
  4. 前記抵抗ベースメモリセルは、磁気トンネル接合（ＭＪＴ）デバイスを含む、請求項１乃至３のうちのいずれか１つに記載のセンス増幅器。
  5. 前記第１の基準セルは、ビット１状態にある第２の基準抵抗ベースメモリ要素に並列に結合されたビット０状態にある第１の基準抵抗ベースメモリ要素を含む、請求項１に記載のセンス増幅器。
  6. 前記第２の基準セルは、第１の抵抗経路と、前記第１の抵抗経路と並列した第２の抵抗経路とを含み、前記第２の制御値基準電圧は、前記並列した第１および第２の抵抗経路を通る基準電流に基づいて生成される、請求項５に記載のセンス増幅器。
  7. 前記分布特性は、少なくとも部分的に、セルごとの情報に基づいて決定される、請求項１乃至６のうちのいずれか１つに記載のセンス増幅器。
  8. 前記分布は、少なくとも部分的に、チップごとの情報に基づいて決定される、請求項１乃至７のうちのいずれか１つに記載のセンス増幅器。
  9. 前記分布特性は、少なくとも部分的に、マルチチップ情報に基づいて決定される、請求項１乃至８のうちのいずれか１つに記載のセンス増幅器。
  10. 前記分布特性は、少なくとも部分的に、プロセスベースの情報に基づいて決定される、請求項１、または、７乃至９のうちのいずれか１つに記載のセンス増幅器。
  11. 第１の制御値基準電圧を生成するように構成された第１の基準セルと、
    第２の制御値基準電圧を生成するように構成された第２の基準セルと、
    前記第１および第２の制御値基準電圧を受信するように構成されたプログラマブル選択回路と
    を備え、前記プログラマブル選択回路は、
    基準制御信号を受け取るように構成された第１の入力と、
    抵抗ベースメモリセルに結合されたセンス増幅器に前記第１または第２の制御値基準電圧を選択的に提供するための、前記第１の入力に応答した出力と、
    を備え、
    前記第１および第２の基準セルは、相対的に異なる基準方式に基づいて前記第１および第２の制御値基準電圧を生成するように適合され、
    前記基準制御信号はセンスマージン感度情報に基づき、前記センスマージン感度情報は、複数の抵抗ベースメモリセルの抵抗値の分布に基づいている磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）デバイス。
  12. 前記第１の基準セルは、電流平均基準方式にしたがって前記第１の制御値基準電圧を生成する、請求項１１に記載のＭＲＡＭ。
  13. 前記第２の基準セルは、抵抗平均基準方式にしたがって前記第２の制御値基準電圧を生成する、請求項１２に記載のＭＲＡＭ。
  14. 前記抵抗ベースメモリセルは、磁気トンネル接合（ＭＪＴ）デバイスを含む、請求項１１乃至１３のうちのいずれか１つに記載のＭＲＡＭ。
  15. 前記第１の基準セルは、ビット１状態にある第２の基準抵抗ベースメモリ要素に並列に結合されたビット０状態にある第１の基準抵抗ベースメモリ要素を含む、請求項１１に記載のＭＲＡＭ。
  16. 前記第２の基準セルは、第１の抵抗経路と、前記第１の抵抗経路と並列した第２の抵抗経路とを含み、前記第２の制御値基準電圧は、前記並列した第１および第２の抵抗経路を通る基準電流に基づいて生成される、請求項１５に記載のＭＲＡＭ。
  17. 前記分布特性は、少なくとも部分的に、セルごとの情報に基づいて決定される、請求項１１乃至１６のうちのいずれか１つに記載のＭＲＡＭ。
  18. 前記分布は、少なくとも部分的に、チップごとの情報に基づいて決定される、請求項１１乃至１７のうちのいずれか１つに記載のＭＲＡＭ。
  19. 前記分布特性は、少なくとも部分的に、マルチチップ情報に基づいて決定される、請求項１１乃至１８のうちのいずれか１つに記載のＭＲＡＭ。
  20. 前記分布特性は、少なくとも部分的に、プロセスベースの情報に基づいて決定される、請求項１１または１７乃至１９のうちのいずれか１つに記載のＭＲＡＭ。
  21. 第１の制御値基準電圧を生成するように構成された第１の基準セルと、
    第２の制御値基準電圧を生成するように構成された第２の基準セルと、
    前記第１および第２の制御値基準電圧を受信するように構成されたプログラマブル選択回路と
    を備え、前記プログラマブル選択回路は、
    基準制御信号を受け取るように構成された第１の入力と、
    抵抗ベースメモリセルに結合されたセンス増幅器に前記第１または第２の制御値基準電圧を選択的に提供するために、前記第１の入力に応答した出力と、
    を備え、
    前記第１および第２の基準セルは、相対的に異なる基準方式に基づいて前記第１および第２の制御値基準電圧を生成するように適合され、
    前記基準制御信号はセンスマージン感度情報に基づき、前記センスマージン感度情報は、複数の抵抗ベースメモリセルの抵抗値の分布に基づいている回路デバイス。
  22. 前記第１の基準セルは、電流平均基準方式にしたがって前記第１の制御値基準電圧を生成する、請求項２１に記載の回路デバイス。
  23. 前記第２の基準セルは、抵抗平均基準方式にしたがって前記第２の制御値基準電圧を生成する、請求項２２に記載の回路デバイス。
  24. 前記抵抗ベースメモリセルは、磁気トンネル接合（ＭＪＴ）デバイスを含む、請求項２１乃至２３のうちのいずれか１つに記載の回路デバイス。
  25. 前記第１の基準セルは、ビット１状態にある第２の基準抵抗ベースメモリ要素に並列に結合されたビット０状態にある第１の基準抵抗ベースメモリ要素を含む、請求項２１に記載の回路デバイス。
  26. 前記第２の基準セルは、第１の抵抗経路と、前記第１の抵抗経路と並列した第２の抵抗経路とを含み、前記第２の制御値基準電圧は、前記並列した第１および第２の抵抗経路を通る基準電流に基づいて生成される、請求項２５に記載の回路デバイス。
  27. 前記分布特性は、少なくとも部分的に、セルごとの情報に基づいて決定される、請求項２１乃至２６のうちのいずれか１つに記載の回路デバイス。
  28. 前記分布は、少なくとも部分的に、チップごとの情報に基づいて決定される、請求項２１乃至２７のうちのいずれか１つに記載の回路デバイス。
  29. 前記分布特性は、少なくとも部分的に、マルチチップ情報に基づいて決定される、請求項２１乃至２８のうちのいずれか１つに記載の回路デバイス。
  30. 前記分布特性は、少なくとも部分的に、プロセスベースの情報に基づいて決定される、請求項２１または２７乃至２９のうちのいずれか１つに記載の回路デバイス。
  31. 抵抗ベースメモリセルのデータ値の感知を可能にするためにセンス増幅器に基準電圧を提供する方法であって、
    第１の基準セルを使用して、第１の制御値基準電圧を生成することと、
    第２の基準セルを使用して、第２の制御値基準電圧を生成することと、
    プログラマブル選択回路で、
    前記第１および第２の制御値基準電圧と、
    基準制御信号と
    を受信することと、
    前記基準制御信号に応答して、前記プログラマブル選択回路から、前記第１または第２の制御値基準電圧を前記センス増幅器に提供することと
    を備え、
    前記第１および第２の制御値基準電圧は、相対的に異なる基準方式に基づいて生成され、
    前記基準制御信号はセンスマージン感度情報に基づき、前記センスマージン感度情報は、複数の抵抗ベースメモリセルの抵抗値の分布に基づいている方法。
  32. 電流平均基準方式にしたがって前記第１の制御値基準電圧を生成することを備える、請求項３１に記載の方法。
  33. 抵抗平均基準方式にしたがって前記第２の制御値基準電圧を生成することを備える、請求項３２に記載の方法。
  34. 前記第１の基準セルは、ビット１状態にある第２の基準抵抗ベースメモリ要素に並列に結合されたビット０状態にある第１の基準抵抗ベースメモリ要素を含み、前記方法は、前記第１および第２の抵抗ベースメモリ要素を通して電流を印加することによって、前記第１の制御値基準電圧を生成することを備える、請求項３２に記載の方法。
  35. コンピュータによって実行可能な命令を格納したコンピュータ読取可能な記憶媒体であって、前記命令は、抵抗ベースメモリセルのデータ値の感知を可能にするために、基準電圧をセンス増幅器に提供し、前記命令は、
    前記コンピュータに対して、第１の基準セルを使用して、第１の制御値基準電圧を生成させるための命令と、
    前記コンピュータに対して、第２の基準セルを使用して、第２の制御値基準電圧を生成させるための命令と、
    前記コンピュータに対して、前記第１および第２の制御値基準電圧および基準制御信号を受信させるための命令と、
    前記コンピュータに対して、前記基準制御信号に応答して、プログラマブル選択回路から、前記第１または第２の制御値基準電圧を前記センス増幅器に提供させるための命令と、
    を備え、
    前記第１および第２の制御値基準電圧は、相対的に異なる基準方式に基づいて生成され、
    前記基準制御信号はセンスマージン感度情報に基づき、前記センスマージン感度情報は、複数の抵抗ベースメモリセルの抵抗値の分布に基づいている、コンピュータ読取可能な記憶媒体。
  36. 前記コンピュータに対して、電流平均基準方式にしたがって前記第１の制御値基準電圧を生成させるための命令を備える、請求項３５に記載のコンピュータ読取可能な記憶媒体。
  37. 前記コンピュータに対して、抵抗平均基準方式にしたがって前記第２の制御値基準電圧を生成させるための命令を備える、請求項３６に記載のコンピュータ読取可能な記憶媒体。
  38. 前記第１の基準セルは、ビット１状態にある第２の基準抵抗ベースメモリ要素に結合されたビット０状態にある第１の基準抵抗ベースメモリ要素を含み、前記媒体は、前記コンピュータに対して、前記第１および第２の抵抗ベースメモリ要素を通して電流を印加することによって、前記第１の制御値基準電圧を生成させるための命令を備える、請求項３６に記載のコンピュータ読取可能な記憶媒体。
  39. 抵抗ベースメモリセルのデータ値の感知を可能にするためにセンス増幅器に基準電圧を提供するデバイスであって、
    第１の基準セルを使用して、第１の制御値基準電圧を生成する手段と、
    第２の基準セルを使用して、第２の制御値基準電圧を生成する手段と、
    プログラマブル選択回路で、
    前記第１および第２の制御値基準電圧と、
    基準制御信号と
    を受信する手段と、
    前記基準制御信号に応答して、前記プログラマブル選択回路から、前記第１または第２の制御値基準電圧を前記センス増幅器に提供する手段と
    を備え、
    前記第１および第２の制御値基準電圧は、相対的に異なる基準方式に基づいて生成され、
    前記基準制御信号はセンスマージン感度情報に基づき、前記センスマージン感度情報は、複数の抵抗ベースメモリセルの抵抗値の分布に基づいているデバイス。
  40. 電流平均基準方式にしたがって前記第１の制御値基準電圧を生成することを備える、請求項３９に記載のデバイス。
  41. 抵抗平均基準方式にしたがって前記第２の制御値基準電圧を生成することを備える、請求項４０に記載のデバイス。
  42. 前記第１の基準セルは、ビット１状態にある第２の基準抵抗ベースメモリ要素に並列に結合されたビット０状態にある第１の基準抵抗ベースメモリ要素を含み、前記電流平均基準方式は、前記第１および第２の抵抗ベースメモリ要素を通して電流を印加することによって、前記第１の制御値基準電圧を生成することを備える、請求項４０に記載のデバイス。
  43. 請求項２１乃至３０に記載の抵抗ベース回路デバイスを製造する方法であって、
    複数の抵抗ベースメモリセルと関連付けられたメモリセル抵抗分布特性に基づいてセンスマージン感度情報を決定することと、
    前記分布特性に基づいて、１または複数の値を、前記回路デバイスに関連付けられた記憶デバイスに記憶することと
    を備える方法。
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