TW201007731A - Controlled value reference signal of resistance based memory circuit - Google Patents

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201007731 六、發明說明： 【發明所屬之技術領域】 本揭示案大體而言係關於基於阻抗之記憶體電路的控制 值參考信號。 【先前技術】 技術之進步已導致更小且更強大之個人計算裝置。舉例 而言，當前存在多種可攜式個人計算裝置，包括無線計算 裝置諸如可攜式無線電話、個人數位助理（pDA)及傳呼 ® 纟置’其體積小、重量輕且易於由使用者播帶。更具體言 之，諸如蜂巢式電話及網際網路協定（Ip)電話之可攜式無 線電話可經由無線網路傳達語音及資料封包。另外，許多 該等無線電話包括併入其中之其他類型的裝置。舉例而 言，無線電話亦可包括數位靜態相機、數位視訊相機、數 位錄音機及音訊檔案播放機。又，該等無線電話可處理包 括可用以存取網際網路之軟體應用程式（諸如網頁瀏覽器 應用程式）之可執行指令。然而，該等可攜式裝置之功率 消耗可快速耗盡電池且減損使用者之體驗。 減小功率消耗已導致該等可攜式裝置内之較小的電路特 徵大小及操作電壓。當減小功率消耗時，特徵大小及操作 電壓之減小亦增大對製造製程之間的變化之敏感度。當設 計使用感應放大器（其中製造者或製造製程未知或可能經 受改變）之記憶鱧裝置時，可能難以克服該增大之敏感 度。 【發明内容】 141284.doc 201007731 由延世大學（Yonsei University)Seong-〇〇k Jung教授、

Jisn Kim及Jee-Hwan Song所進行之研究結合Qualc〇mm公 司之Seung H. Kang及Sei Seung Yoon的研究已導致基於阻 抗之記憶體電路的控制值參考信號之新穎系統及方法。 在一特定實施例中，揭示一種電路裝置，其包括一第一 輸入端，該第一輸入端經組態以接收一參考選擇信號。該 電路裝置亦包括一回應於該第一輸入端之輸出端，該輸出 端用以選擇性地將一控制值參考電壓提供至一耦接至一基 於阻抗之記憶體單元的感應放大器。 囑 在另一特定實施例中’揭示一種感應放大器，其包括一 第一輸入端，該第一輸入端耦接至至少一磁阻式隨機存取 記憶體（MRAM)位元單元。該感應放大器亦包括一第二輸 入端，該第二輸入端經調適以接收一包含一控制值參考電 壓之輸入信號。 在另一特定實施例中，揭示一種用於基於阻抗之記憶體 裝置的可變參考信號產生器。該可變參考信號產生器包括 一用以接收一控制信號之輸入端及一回應於該輸入端之輸❹ 出端。該可變參考信號產生器亦包括用以在該輸出端處提 供一控制值參考信號以供結合該基於阻抗之記憶體裝置之 感應放大器來使用的邏輯。 在另-特定實施例中，揭示一種磁阻式隨機存取記憶體 (MRAM)裝置。該置包括一資料單元該資料單 70耦接至一第一負載元件以回應於一儲存於該資料單元處 之資料值而產生一資料信號。該MRAM裝置亦包括一用以 141284.doc -4- 201007731 產生-控制值參考信號之參考單元。該mram裝置包括一 負載產生器單7L ’該負載產生器單元經麵接以將一負載控 制信號提供至該第一負載元件。該MRA^置進一步包括 -感應放大^，該感應放大器軸接以接收職制值參考 信號及該資料信號且產生一指示該資料值的輸出。 、在另-特定實施例中，揭示一種方法，其包括在一磁性 . P錢存取記憶體（MRAM)裝置處提供_控制信號以調整一 t考信號之值。基於-資料讀取信號與該參考信號之比較 Θ 來判定該MRAM裝置之一位元單元之值。 由所揭示之實施例提供的一特定優點為可藉由使用一控 制參考信號來改良-可變阻抗記憶體之操作。在審閱整個 申請案之後’本揭示案之其他態樣、優點及特徵將變得顯 而易見，整個申請案包括以下部分：圖式簡單說明、實施 方式及申請專利範圍。 【實施方式】 φ 參看圖1，描繪一包括一可程式化參考信號之基於阻抗 之記憶體系統的特定說明性實施例，且其大體指定為 ⑽。感應放大器1()2耗接至—代表性基於阻抗之記憶體單 兀110且耦接至可程式化參考信號電路12〇〇參考信號控制 邏輯電路130經耦接以將一參考控制信號132提供至該可程 式化參考信號電路12G。藉由回應於該參考控制信號132而 控制提供至該感應放大器102之參考電壓，基於阻抗之記 憶體系統100的總感應裕度可經改良以適應影響基於阻抗 之記憶體單元（諸如單元110)的不同類型之製程變化。 141284.doc 201007731 該代表性基於阻抗之記憶趙單元1 i 〇經組態以使用一基 於阻抗之記憶體裝置來儲存邏輯「丨」值或邏輯「〇」值。 在一特定實施例中，該基於阻抗之記憶體單元丨1()包括一 磁穿隧接面（MTJ)裝置114，該磁穿隧接面（mtj)裝置114展 現對應於邏輯「〇」狀態之第一阻抗（R〇)及對應於邏輯 「1」狀態之第二阻抗（R1)。與系統1〇〇之其他記憶體單元 (未圖示）相比’該第一阻抗R〇之值及該第二阻抗R1之值可 改變，例如，歸因於系統1〇〇的製造期間的製程變化而改 變。 可程式化參考信號電路12〇包括一輸入端124，該輸入端 124經組態以接收來自參考信號控制邏輯電路13〇之參考控 制k號132。可程式化參考信號電路12〇具有一回應於該輸 入端124之輸出端丨22，該輸出端i 22用以選擇性地將控制 值參考電壓126提供至感應放大器1〇2。舉例而言，可程式 化參考信號電路120可回應於參考控制信號132以自多個參 考單兀選擇單一參考單元輸出提供至感應放大器102,如 將關於囷2之參考選擇信號216所論述。作為另一實例，可 程式化參考信號電路12 〇可回應於參考控制信號13 2以調整 單一參考單兀*之輸出值，如將關於圖3之控制輸入386所論 述。 在操作期間，藉由將表示輸出電壓之信號112提供至感 應放大器1G2之比較電路1()4而判定儲存於代表性基於阻抗 之記憶體單元110處的資料值。崎電路104將信號112與 控制值參考電壓126相比較。感應放大器1〇6將比較結果放 141284.doc 201007731 大以提供一指示儲存於該代表性基於阻抗之記憶體單元 110處的資料值之輸出信號106。 通常，當控制值參考電壓126居中於基於阻抗之記憶體 單元110在邏輯「〇」狀態處之讀取電壓與其在邏輯Γι」 狀態的讀取電壓之間時，系統1 〇〇受雜訊及其他環境因素 影響最小，因此使單元110之感應裕度最大化。由於製造 製程之變化，該等讀取電壓將在單元之間改變^然而，如 將關於圖5至圖10所論述，可大體對該等製程變化進行分 β 類，且可基於製程變化之種類而判定參考選擇信號132。 結果，可基於與系統1 〇〇相關聯之感應裕度敏感度資訊 而判定參考控制信號132 ^舉例而言，該感應裕度敏感度 資訊可基於基於阻抗之記憶體單元的阻抗值之分布。該感 應裕度敏感度資訊可包括逐單元（cell_by_ceU)資訊、逐瑪 片（chip-by-chip)資訊、多碼片資訊或基於製程之資訊。 藉由組態參考信號控制邏輯電路13〇以經由參考控制信 ❼ 號132來判定適當控制值參考電壓126，系統100可在一基 於感應裕度敏感度資訊而實質上在統計上最佳之總感應裕 度下操作。因此’系統100可使用特定製程在特定工薇處 氣k ’且接者經特性化及程式化以基於該特定製程之特性 化結果來提供一適當控制值參考電壓126從而改良系統1〇〇 之總感應裕度。 參看圖2,描繪一包括一控制值參考信號之基於阻抗之 記憶體之第一說明性實施例的電路圖，且其大體指定為 200。記憶髏200可對應於圖1之系統100。記憶體200包括 141284.doc 201007731 一具有一第一參考路徑240及一第二參考路徑25〇之第一參 考單元282。第二參考單元284具有單一參考路徑23〇。記 憶體200亦包括-代表性狀態「〇」資料單元鳩及一代表 性狀態「丨」資料單元270。通常將參考路徑23()、24〇及 250及資料路徑260及270指定為具有一感應放大器部分 212，其將負載元件提供至一記憶體單元部分214以產生一 用於在一第二感應放大器部分21〇處之比較的輸出信號。 資料單7L 260及270之該感應放大器部分212回應於一參考 選擇信號216以選擇由該第一參考單元282提供之一第一控 制值參考電壓（Vout—refc)及由該第二參考單元284提供之 一第二控制值參考電壓（Vout_refr)0在一特定實施例中， 該參考選擇信號2 16經組態以選擇V〇ut_refc或v〇ut—從 而基於製程變化而改良感應裕度。 第一參考單元282之第一參考路徑24〇包括一負載裝置， 諸如一 P通道金屬氧化物半導體（1>1^〇8)場效電晶體負載 242。該PMOS負載242耦接至一提供該第一控制值參考電 壓V〇Ut_refc之參考節點2W。該參考節點之4〗亦耦接至一箝 位電晶體244 ^對應於基於阻抗之記憶體元件之邏輯「i」 狀態的阻抗R1 246耦接至該箝位電晶體244。在一特定實 施例中，該基於阻抗之記憶體元件為一磁穿隧接面（Mtj) 裝置。一存取電晶體248耦接至該阻抗rj 246。 第一參考單元282之第二參考路徑250包括一負載裝置， 諸如一 PM0S負載252。該PMOS負載252耦接至該參考節點 241 ’該參考節點241又耦接至一箝位電晶體254。對應於 1412S4.doc 201007731 一基於阻抗之記憶體元件之邏輯「0」狀態的阻抗R〇 256 耦接至該箝位電晶體254。一存取電晶體258耦接至該阻抗 R0 256。 第二參考單元284之單一路徑230包括一負載裝置，諸如 一 PMOS負載232。該PMOS負載232耦接至一提供該第二控 、制值參考電壓Vout_refr之參考節點23 1。該參考節點23 1亦 - 耦接至一箝位電晶體233。包括一串聯耦接至阻抗R1 235 之阻抗R0 234的第一路徑與包括一串聯耦接至阻抗R1 237 ® 之阻抗R0 236的第二路徑並聯地耦接至箝位電晶體233。 阻抗R1 235及阻抗R1 237耦接至一存取電晶體238。阻抗 R0 234及阻抗R0 236對應於處於「位元零」或邏輯「0」 狀態中之基於阻抗的記憶體元件，且阻抗R1 235及阻抗R1 237對應於處於「位元1」或邏輯「1」狀態中之基於阻抗 的記憶體元件。 代表性狀態「0」資料單元260包括一負載裝置，諸如一 PMOS負載262。該PMOS負載262耦接至一參考節點261， ® 該參考節點26 1又耦接至一箝位電晶體264。將一具有邏輯 「〇」狀態之基於阻抗的記憶體元件表示為一阻抗R0 266，該阻抗R0 266耦接至該箝位電晶體264。一存取電晶 ‘ 體268耦接至該阻抗R0 266。 代表性狀態「1」資料單元270包括一負載裝置，諸如一 PMOS負載272。該PMOS負載272耦接至一參考節點271， 該參考節點271又耦接至一箝位電晶體274。將一具有邏輯 「1」狀態之基於阻抗的記憶體元件表示為一阻抗R1 141284.doc -9- 201007731 276，該阻抗R1 276耦接至該箝位電晶體274。一存取電晶 體278耦接至該阻抗R1 276。 通常，路徑230、240、250、260及270中之每一者的對 應組件具有類似組態且以實質上類似之方式操作。箝位電 晶體233、244、254、264及274中之每一者用以基於一共 同閘極電壓Vclamp而限制穿過各別路徑230、240、250、 260及270之電流及電壓。存取電晶體238、248及258中之 每一者基於一共同閘極電壓Vrwl選擇性地允許電流流過各 別路徑230、240及250。存取電晶鱧268及278中之每一者 基於另一共同閘極電壓Vwl選擇性地允許電流流過各別路 徑 260及 270。 第一參考單元282之每一 PMOS負載裝置242及252具有一 耦接至參考節點241之閘極端子。第二參考單元284之 PMOS負載裝置232具有一耦接至參考節點231之閘極端 子。諸如多工器218之可程式化選擇電路具有一耦接至參 考節點241以接收第一控制值參考電壓Vout_refc之第一輸 入端，及一耦接至參考節點231以接收第二控制值參考電 壓Vout_refr之第二輸入端。多工器218回應於參考選擇信 號216以將作為參考電壓Voutref之Voutrefc或Vout_refr分 別提供至資料單元260及270之PMOS負載裝置262及272的 閘極端子。 第二感應放大器部分210包括一感應放大器裝置294,該 感應放大器裝置294經耦接以接收對應於針對資料讀取操 作而選擇之資料單元的電壓（諸如在代表性狀態「0」資料 141284.doc • 10· 201007731 單元260之節點261處的電壓Vout_data0或在代表性狀態 「1」資料單元270之節點271處的電壓Vout_datal)之資料 信號Vout_data。感應放大器裝置294亦經耦接以接收由多 工器218提供之參考電壓¥〇加_^£。感應放大器裝置294回 應於資料信號Vout_data與參考信號Vout_ref之比較而產生 一輸出296。 在操作期間，第一參考單元282及第二參考單元284中之 每一者根據特定單元組態而分別產生相異參考電壓 參 Vout_refc及Vout_refr。第一參考單元282經組態以根據一 電流平均值參考方案產生一參考電壓，其中該電流平均值 由下式給出 j _ ^refO + ^ref\ _ ^BLref 1__| 1 2 2 /?〇 + Ron R\ + R〇n y

其中R0N為存取電晶體248或258之阻抗。第二參考單元 2 84經組態以根據一阻抗平均值參考方案產生一參考電 壓，其中該阻抗平均值由下式給出 使得穿過第二參考單元284之電流Iref’由下式給出 4/ = (R,+^)/2 + Ron =VBLrer (^+1^)/2 + ^, 通常，可展示，當 141284.doc 11 201007731

時，Iref大於 Iref·:

^ref ~ ^ref = ^BL (及ACT _〇 + 及1 )/2 +

_h〇 + RonH+ ron) {RMTJ_^RmjJ/2 + RON 0 在一特定實施例中，諸如感應放大器裕度之信號裕度 △ V對應於狀態「1」資料單元270之參考節點271處的電壓

Vout_data與參考電壓（v〇ut_refc或Vout refr)之間的差 (△v丨），或對應於參考電壓（vout_refc或v〇ut—refr)與狀態 「〇」資料單元260之參考節點261處的電壓v〇ut_data之間 的差（Δν〇) ’哪者較小則對應於哪者。記憶體2〇〇之操作可 藉由選擇增大耦接至參考單元282及284之資料單元的總感 應裕度的參考電壓Vout_refc或Vout_refr而得以改良。 如參看圖1所論述，由於製程變化，輸出電壓v〇ut_data 可在單元之間改變。然而，如將關於圖5至圖1〇所論述， 可大體對該等製程變化進行分類，且可基於製程變化之種 類而判定參考選擇信號216。舉例而言，可基於基於記憶 體之單元的阻抗值之分布而在記憶體2〇〇之暫存器、鎖存 器或其他資料儲存裝置處設定參考選擇信號216。可基於 逐單元資訊、逐碼片資訊、多碼片資訊或基於製程之資訊 來設定參考選擇信號216。 參看圖3,描繪一包括一控制值參考信號之基於阻抗之 §己憶體之第二說明性實施例的電路圖，且其大鱧指定為 3〇〇。3己憶體3〇〇可對應於圖1之系統1〇〇。記憶體3〇〇包括 141284.doc 12 201007731 一具有一第一產生器路徑320及一第二產生器路徑33 〇之閘 極電壓產生器380。參考單元382具有一第一參考路徑34〇 及一第二參考路徑350 ^記憶體3〇〇亦包括一代表性狀態 「0」資料單元360及一代表性狀態「！」資料單元37〇。通 常將產生器路徑320及330、參考路徑340及35〇，及資料路 徑360及370指定為具有一感應放大器部分312，其將負載 元件提供至一記憶體單元部分314以產生一用於在一第二 感應放大器部分310處之比較的輸出信號。在一特定實施 例中’參考單元382為一磁阻式隨機存取記憶體（MRAM)參 考單元，其經組態以回應於一控制輸入386而調整一控制 值參考電壓（Vref)從而基於製程變化而改良感應裕度。 參考單元382之第一參考路徑340包括一負載裝置，諸如 一P通道金屬氧化物半導體（PMOS)場效電晶體負載342。 該PMOS負載342耦接至一提供該控制值參考電壓v〇ut_Vref 之參考節點341。該參考節點341亦耦接至一箝位電晶體 344。對應於一基於阻抗之記憶體元件之邏輯「1」狀態的 阻抗R1 346耦接至該箝位電晶體344。在一特定實施例 中，該基於阻抗之記憶體元件為一磁穿隧接面（MTJ)裝 置。一存取電晶體348耦接至該阻抗R1 346。 參考單元382之第二參考路徑350包括一負載裝置，諸如 一 PMOS負載352。該PMOS負載352耦接至該參考節點 341，該參考節點341又耦接至一箝位電晶體354。對應於 一基於阻抗之記憶體元件之邏輯「〇」狀態的阻抗3 5 6 麵接至該箝位電晶體354。一存取電晶體358耦接至該阻抗 141284.doc •13· 201007731 R0 356。 閘極電廢產生器380之第一路徑32〇包括一負載裝置諸 如一 PMOS負載322。該PM0S負載322輕接至節點331，該 節點331亦耦接至一箝位電晶體324。將一具有邏輯ri」 狀態之基於阻抗之記憶體元件表示為一阻抗^ 326，該阻 抗R1 326耗接至該箝位電晶體324。一存取電晶體3_接 至該阻抗R1 326。 閘極電壓產生器380之第二路徑33〇包括一負載裝置，諸 如一 PMOS負載332。該PMOS負載332耗接至節點331，該 節點33丨亦耦接至一箝位電晶體334。將一具有邏輯「〇」 狀態之基於阻抗之記憶體元件表示為一阻抗R〇 3%，該阻 抗R〇 336搞接至該箝位電晶體334。—存取電晶體別耗接 至該阻抗R0 336。 代表性狀態「0」資料單元360包括—負載裝置’諸如一 PMOS負載362。該PMOS負載刊2耦接至一參考節點361， 該參考節點361又耦接至一箝位電晶體364。將—具有邏輯 「〇」狀態之基於阻抗的記憶體元件表示為—阻抗r〇 366,該阻抗R0 366耦接至該箝位電晶體364 一存取電晶 體368耦接至該阻抗R〇 366。 代表性狀態「1」資料單元370包括一負載裝置，諸如一 PMOS負載372。該PMOS負載372耦接至一參考節點371， 該參考節點371又耦接至一箝位電晶體374。將—具有邏輯 「1」狀態之基於阻抗的記憶體元件表示為—阻抗ri 376 ,該阻抗Ri 376耦接至該箝位電晶體374。—存取電晶 14I284.doc -14- 201007731 體378耦接至該阻抗R1 376。在一特定實施例中，資料單 元3 60及3 70為MRAM位元單元，諸如包括磁穿隧接面 (MTJ)裝置之旋轉力矩轉移MRAM(STT-MRAM)位元單元。 通常，路徑320、330' 340、350、3 60及3 70中之每一者 的對應組件具有類似組態且以實質上類似之方式操作。每 -一 PMOS 負載裝置 322、332、342、3 52、3 62 及 372 具有一 閘極端子，其耦接至參考節點33 1以接收一共同負載控制 信號。資料單元之存取電晶體368及378中之每一者基於第 & 一共同閘極電壓Vwl而選擇性地允許電流流過各別路徑360 及370。參考單元382及閘極電壓產生器380之存取電晶體 3 28、338、348及358中之每一者基於第二共同閘極電壓 Vrwl而選擇性地允許電流流過各別路徑320、330、340及 350 ° 箝位電晶體324、334、344、354、3 64及3 74中之每一者 用以限制穿過各別路徑320、330、340、350、360及3 70之 電流及電壓。閘極電壓產生器380之箝位電晶體324及334 響 以及資料單元360及370之箝位電晶體364及374各自具有一 閘極端子，其耦接至一以第一閘極電壓Vclampl偏壓之節 '點384。參考單元382之每一箝位電晶體344及354具有一閘 •極端子，其經耦接以經由控制輸入386來接收一第二閘極 電壓Vclamp2。在一特定實施例中，Vclamp2獨立於 Vclampl。 第二感應放大器部分310包括一感應放大器裝置394，其 具有一第一輸入端390，該第一輸入端390經耦接以接收來 141284.doc -15- 201007731 自一所選資料單元之資料信號vd，諸如狀態「〇」資料單 元360之節點361處的電壓VdO或狀態「1」資料單元37〇之 節點371處的電壓Vdl。感應放大器襞置394具有一第二輸 入端392，該第二輸入端392經耦接以接收來自參考節點 341之控制值參考電壓Vref。感應放大器裝置394回應於資 料信號Vd與參考信號Vref之比較而產生一輸出396。 控制值參考電壓Vref係可程式化的以增強記憶體3〇〇之 感應裕度。雖然參考單元382具有圖2之第一參考單元282 的電流平均值參考組態，但藉由改變箝位電晶體344及乂4 處之閘極電壓VclamP2，可將穿過參考單元382的電流iref 設疋為與圖2之第二參考單元284的阻抗平均值參考方案之 電流Iref·—樣低。藉由使用單獨閘極電壓產生器38〇將一 共同閘極電壓提供至PMOS負載322、332、342、352、362 及372，可改變穿過參考單元382之電流Iref而不改變分別 穿過資料單元360及370之電流1〇及η。因此，閘極電覆產 生器380及參考單元382使得能夠將yref程式化為在實質上 自電流平均值參考方案參考值至阻抗平均值參考方案參考 值擴展之值的連續範圍内的值。與圖2之記憶艘2〇〇(其將 參考信號選擇限於電流平均值參考方案或阻抗平均值參考 方案）相比’記憶體300之連續參考信號選擇使得能夠進行 更精確的感應裕度調整。

VclamP2之值可經由一邏輯電路（未圖示）來判定，經由 一暫存器介面來接收，或在記憶體3〇〇之暫存器、鎖存器 或其他資料儲存裝置處基於該等基於記憶體之單元的阻抗 141284.doc -16 - 201007731 值之分布來設可基於逐單s資訊、逐瑪片資訊、多碼 片貝訊或基於製程之資訊來設定Vclamp2之值。 雖然將圖2及圖3之參考信號及資料信號描繪且描述為電 壓位準4旦在其他實施例t，參考信冑及資料信號可基於 電流位準而非電壓位準。另夕卜，作為基於阻抗之記憶體系 統的說明性、非限制性實例’可將圖2或圖3中所描繪之系 統實施為磁阻式隨機存取記憶體（MRAM)、相變隨機存取 記憶體（PRAM)或旋轉力矩轉。 參看圖4，描繪一基於阻抗之記憶體之電路特性的特定 說明性實施例，且其大體指定為400。一第一操作點402說 明對應於在一具有阻抗Rmtj—〇之磁穿隧接面（MTJ)基於阻抗 的記憶體元件處所儲存之邏輯「〇」值的電流』^，諸如圖2 之狀態「0」資料單元260中的電流1〇及阻抗R0 266，或圖 3之狀態「0」資料單元36〇中的電流1〇及阻抗R〇 366。類 似地，一第二操作點4〇4說明對應於在一具有阻抗丨之 磁穿隧接面（MTJ)基於阻抗的記憶體元件處所儲存之邏輯 「1」值的電流I〗，諸如圖2之狀態「i」資料單元27〇中的 電流II及阻抗R1 276，或圖3之狀態「1」資料單元37〇中 的電流II及阻抗R1 376。 電流Iref 410對應於穿過具有電流平均值參考方案之參考 單元（諸如圖2之第一參考單元282)的電流。電流412對 應於穿過具有阻抗平均值參考方案之參考單元（諸如圖2之 第二參考單元284)的電流。如將參考圖5至圖7及圖8至圖 10而論證，電流Iref 410或電流lref, 412之選擇可基於操作 141284.doc •17- 201007731 點402及404之變異或分布。 參看圖5，描繪展現第一記憶體單元阻抗分布特性之記 憶體單元阻抗的特定說明性實施例，且其大體指定為 500。圖5大髖表示磁穿隧接面（MTJ)裝置之阻抗值的直方 圊’其展示一對應於「〇」狀態Rmtj〇之第一分布5〇2及_ 對應於「1」狀態RMTn之第二分布504。·如所說明，該第 一分布502與該第二分布5〇4粗略地相等。詳言之，第一分 布502之標準差粗略地等於第二分布504之標準差，或 a(RMTJ〇XRMTJl) 0 參看圖6，描繪基於圖5之第一記憶體單元阻抗分布特性 之記憶體單元電流分布的特定說明性實施例，且其大趙指 定為600。圖6大體表示電流值之直方圖，其具有一對應於 穿過圖2之資料單元260或圖3的資料單元3 60之狀態「〇」 電流1〇的第一分布602 ’其中阻抗R〇 266或366由圖5之第一 分布502的阻抗值給出。第二分布604對應於穿過圖2之資 料單元270或圖3之資料單元370的狀態「1」電流I〗，其中 阻抗R1 276或376由圖5之第二分布504的阻抗值給出。 參看圖7 ’描纷使用圖5之第一記愧體單元阻抗分布特性 及圏6之記憶體單元電流分布的圖4之電路特性的特定說明 性實施例’且其大體指定為700。第一分布ι〇 702說明圖5 之狀態「〇」阻抗分布Rmtjo 502及圖6之電流分布10 602的 阻抗·電流特性。第一分布1〇 702具有一對應於阻抗分布 Rmt_io 502及電流分布1〇602之平均值的平均值7〇4。第二分 布I! 706說明圊5之狀態「1」阻抗分布rmt” 5〇4及圖6之電 I41284.doc -18· 201007731 流分布It 604的阻抗-電流特性。第二分布I〗706具有一對 應於阻抗分布Rmtji 5〇4及電流分布Ii 6〇4之平均值的平均 值 708。 參考電流Iref 7 10對應於穿過圖2之使用電流平均值參考 方案之第一參考單元282的電流Iref。第二參考電流Ifef, 712對應於穿過圖2之使用阻抗平均值參考方案之第二參考 卓元284·的電流Iref1。1〇分布702在較Ii分布704大之電流值 範圍上分布，且因此，具有比接近10平均值7〇4更接近1〗平 均值708之值的第二參考電流iref，712比第一參考電流1“ 710提供更大之總感應裕度。 參看圖8 ’描繪展現第二記憶體單元阻抗分布特性之記 憶體單元阻抗的特定說明性實施例，且其大體指定為 800。圖8大體表示磁穿隧接面（MTJ)裝置之阻抗值的直方 圖其展示對應於「〇」狀態Rmt〗o之第一分布8 02及一 對應於「1」狀態rmt ”之第二分布8〇4。如所說明該第 为布802較該第二分布804高且窄。詳言之，由第一分布 802之平均值導出的第一分布802之標準差粗略地等於由第 二分布804之平均值導出的第二分布804之標準差： 參看圖9,描繪基於圖8之第二記憶體單元阻抗分布特性 之兒憶體單元電流分布的特^說明性實施例，且其大體指 定為_。圖9大體表示電流值之直方圓，其具有—對應於 穿過圖2之資料單元260或圖3的資料單元36〇之狀態「〇j 電流I。的第-分布902，其巾阻抗R〇 266或366由圖8之第一 141284.doc •】9- 201007731 分布802的阻抗值給出。第二分布904對應於穿過圖2之資 料單元270或圖3之資料單元370的狀態「1」電流L，其中 阻抗R1 276或376由圖8之第二分布804的阻抗值給出。

參看圖10 ’描繪使用圖8之第二記憶體單元阻抗分布特 性及圖9之記憶體單元電流分布的圖4之電路特性的特定說 明性實施例’且其大體指定為1000。第一分布10 1002說明 圖8之狀態「0」阻抗分布rmtj〇 8〇2及圖9之電流分布ι〇 902 的阻抗-電流特性。第一分布10 1002具有一對應於阻抗分 布Rmt】o 802及電流分布1〇 902之平均值的平均值1〇〇4。第 二分布1丨1006說明圖8之狀態「1」阻抗分布RMT;1 8〇4及圖 9之電流分布h 904的阻抗-電流特性。第二分布l 1006具 有一對應於阻抗分布RMT” 804及電流分布I】904之平均值 的平均值1008。 參考電流Iref 1010對應於穿過圖2之使用電流平均值參考 方案之第一參考單元282的電流Iref。第二參考電流Iref, 1012對應於穿過圖2之使用阻抗平均值參考方案之第二參 考單元284的電流Iref’。與圖7相反，I〗分布1004在較1〇分布 參 1002大之電流值範圍上分布，且因此，具有比接近l平均 值1〇〇8更接近1〇平均值1004之值的第一參考電流Iref 1〇1〇 比第二參考電流Iref, 1012提供更大之總感應裕度。 大體而言，圖5至圖10說明對於導致製程變化（其中 WRMTiohaCRMTn))之製造製程而言，阻抗平均值參考方案 通常可較電流平均值參考方案提供更佳之感應裕度。對於 導致製程變化（其中σ/μ^ΜηοΡσ/μπΜτη))之製造製程而 141284.doc •20· 201007731 言，電流平均值參考方案通常可較阻抗平均值參考方案提 供更佳之感應裕度。因此，一旦將一製程變化特徵化，則 具有一控制值參考信號之記憶體電路（諸如圖〗至圖3中所 描繪）可經程式化以使用適用於該類型之製程變化的一或 多個參考信號來藉由增大感應裕度而改良系統效能。 參看圖11，描繪操作一具有一控制值參考信號之基於阻 抗之記憶體電路的方法之特定實施例的流程圖，且其大體 指定為1100。作為說明性實例，該基於阻抗之記憶體電路 ® T包括磁阻式隨機存取記憶體（MRAM)、相變隨機存取記 憶體（PRAM)、旋轉力矩轉移MRAM(STT_MRAM)，或其他 基於阻抗之記憶體裝置。在一說明性實施例中，可以圖2 至圖3之系統中之任一者來執行方法11〇〇。 在1102處，在一磁性隨機存取記憶體（mram)裝置處提 供一控制信號以調整一參考信號之值，其中基於一資料讀 取仏號與該參考信號之比較來判定該MRAM裝置之一位元 ❹單疋的值。在一特定實施例中，該控制信號係藉由觀察 MRAM裝置之製程變化及經由一暫存器介面設定一或多個 值來判定。繼續至1104，在MRAM裝置之該位元單元處選 擇瀆取操作。進行至11 〇6，接收一感應放大器之一輸 出。該輸出指示該位元單元之值。 在特疋實施例中，將該控制信號提供至一選擇邏輯以 將第參考單元之第一輸出或第二參考單元之第二輸出提 供至感應放大器。舉例而言，該控制信號可包括參考選 擇信號216，其在多工器218處被接收以選擇圖2之 141284.doc •21- 201007731

Vout一refc或 Vout一refr。 在另一特定實施例中’將該控制信號’諸如在圖3之控 制輸入386處的信號Vclamp2，提供至一參考單元之箝位電 晶體的控制端子p通道金屬氧化物半導體（PM〇s)場效 電晶體負載可由一負載產生單元（諸如圖3之閘極電壓產生 器3 80)之一負載控制輸出來控制，該負載控制輸出獨立於 該控制信號。

該控制信號可經判定以為MRAM裝置提供改良的感應裕 度。舉例而言，在製程變化展現類似於圖5之阻抗分布特 性的情況下，該控制信號可調整參考信號以對應於一阻抗 平均值參考單元之選擇。在製程變化展現類似於圖8之阻 抗分布特性的情況下，該控制信號可調整該參考信號以對 應於一電流平均值參考單元之選擇。 參看圖12，描繪包括具有一可程式化參考信號之基於阻 抗的記憶體電路之電子裝置之特定說明性實施例的方塊 圖，且其大體指定為1200。裝置1200包括一諸如數位信號

處理器（DSP)1210之處理器，其耦接至一記憶體〗232且亦 麵接至具有可程式化參考信號之基於阻抗之記憶趙電路 1264。在一說明性實例中，該具有可程式化參考信號之基 於阻抗之記憶體電路1264包括圖j至圖3之系統中之任一者 且可根據圖11之方法來操作。在一特定實施例中，該具有 可程式化參考信號之基於阻抗之記憶體電路1264包括旋轉 力矩轉移磁阻式隨機存取記憶逋（STT_MRAM)記憶體裝 置。 141284.doc •22· 201007731 圖12亦展示耦接至數位信號處理器ΐ2ι〇且耦接至顯示器 U28之顯示控制器1226。編碼器/解碼器（c〇dec)i234亦 可耦接至數位信號處理器12ι〇。揚聲器1236及麥克風1238 可麵接至CODEC 1234。 圖12亦指示無線控制器124〇可耦接至數位信號處理器 1210且輕接至無線天線丨242 ^在—特定實施例中，DSP 121〇、顯示控制器1226、記憶體1232、CODEC 1234、無 線控制器1240及具有可程式化參考信號之基於阻抗之記憶 ❹體電路I264包括於一系統級封裝（system-in-package)或晶 載系統裝置1222中《在一特定實施例中，輸入裝置123〇及 電源1244耗接至晶載系統裝置丨222。此外，在一特定實施 例中，如圖12中所說明，顯示器1228、輸入裝置123〇、揚 聲器1236、麥克風1238、無線天線1242及電源1244處於晶 載系統裝置1222外部。然而，每一者可耦接至晶載系統裝 置1222之一組件，諸如一介面或一控制器。 結合所揭示之系統及方法，可提供一用於基於阻抗之記 憶體裝置的可變參考信號產生器以基於該基於阻抗之記憶 體裝置的所觀察之製程變化的特性來改良感應裕度。該可 變參考信號產生器具有一輸入端以接收一控制信號，諸如 圖2之參考選擇信號216或圖3之控制輸入386處的Vclamp2 信號。該可變參考信號產生器具有一回應於該輸入端之輸 出端及用以在該輸出端處提供一控制值參考信號以供結合 該基於阻抗之記憶體裝置之感應放大器來使用的邏輯。舉 例而言’該用以提供控制值參考信號之邏輯可包括圖2之 141284.doc -23- 201007731 多工器218。 該可變參考信號產生器可包括一用於儲存一資料值之第 一記憶體構件、一用於提供一阻抗性負載之第一負載構 件，及一用於控制第一電流之第一箝位構件，其中該第一 箝位構件耦接至該輸入端以控制該控制值參考信號的值。 舉例而言，該第一記憶體構件可包括圊iiMTj裝置114、 圖2之阻抗266及276，及圖3之阻抗366及376。第一負載構 件之實例包括圖2之資料單元26〇及27〇的感應放大器部分 212，及圖3之資料單元360及37〇的感應放大器部分312。 第一箝位構件之實例包括箝位裝置及電路，諸如圖2之箝 位電晶鱧246及274，及圖3之箝位電晶體364及374。 第一負載構件可經耦接以接收一來自諸如圖3之閘極電 壓產生器380之負載產生器單元的負載控制信號。該負載 產生器單元可包括一用以儲存一資料值之第二記憶體構 件、一用於提供一阻抗性負載之第二負載構件，及一用於 控制第二電流之第二箝位構件。第二記憶體構件之實例包 括圖3之阻抗326及336。第二負載構件之實例包括圖3之閘 極電壓產生器380的感應放大器部分312，其包括諸如 PMOS負載322及332的負載裝置。第二箝位構件可包括箝 位裝置及電路，諸如圖3之藉位電晶體324及334。 熟習此項技術者將進一步瞭解，結合本文中所揭示之實 施例而描述之各種說明性邏輯區塊、組態、模組、電路及 演算法步驟可實施為電子硬體、電腦軟體或兩者之組合。 為了 π楚地說明硬體與軟體之此可互換性，各種說明性組 141284.doc •24- 201007731 件、區塊、組態、模組、電路及步驟已在上文大體按照其 功能性加以描述。將此功能性實施為硬體還是軟體視特定 應用及外加於整個系統上之設計約束而定。對於每—特定 應用而言，熟習此項技術者可以變化之方式實施所描述之 功能性，但不應將該等實施決策解釋為導致偏離本揭示案 之範。 結合本文中所揭示之實施例所描述之方法或演算法的步 驟可直接具體化於硬體中、由處理器執行之軟體模組中或 β 該兩者之組合中。軟體模組可駐留於隨機存取記憶體 (RAM)、快閃記憶體、唯讀記憶體（R〇M)、可程式化唯讀 記憶體（PROM)、可抹除可程式化唯讀記憶體（EpR〇M)、 電可抹除可程式化唯讀記憶體（EEPR〇M)、暫存器、硬 碟、可移除式碟片、緊密光碟唯讀記憶體（CDr〇m)，或 此項技術中已知之任何其他形式的儲存媒體中。例示性儲 存媒體耗接至處理器，使得處理器可自儲存媒體讀取資訊 參及將資訊寫入至儲存媒體。在替代例中，儲存媒體可整合 至處理器。處理器及儲存媒趙可駐留於特殊應用積體電路 (ASIC)中。八810可駐留於計算裝置或使用者終端機中。在 替代例中’處理器及儲存媒體可作為離散組件而駐留於計 算裝置或使用者終端機中。 提供所揭示之實施例的前述描述錢任何熟習此項技術 者能夠製作或使用所揭示之實施例。此等實施例之各種修 改將對於熟習此項技術者顯而易見，且本文所界定之原理 可應用至其他實施例而不偏離本揭示案之範疇。因此，本 141284.doc •25· 201007731 揭示案不意欲限於本文中所展示之實施例，而應符合可能 與如由以下申請專利範圍所界定的原理及新穎特徵一致的 最廣泛範疇。 【圖式簡單說明】 圖1為包括一可程式化參考信號之基於阻抗的記憶體系 統之特定說明性實施例的方塊圖； 圖2為包括一控制值參考信號之基於阻抗的記憶體之第 一說明性實施例的電路圖； 圖3為包括一控制值參考信號之基於阻抗的記憶體之第❹ 二說明性實施例的電路圖； 圖4為圖2之基於阻抗的記憶體之電路特性之特定說明性 實施例的圖式； 圖5為展現一第一記憶體單元阻抗分布特性之記憶體單 元阻抗之特定說明性實施例的圖式； 圖6為基於圏5之該第一記憶體單元阻抗分布特性的記憶 體單元電流分布之特定說明性實施例的圖式； 圖7為使用圖5之該第一記憶體單元阻抗分布特性及圖6 Θ 之該記憶體單元電流分布的圖4之電路特性之特定說明性 實施例的圖式； 圖8為展現一第二記憶體單元阻抗分布特性之記憶體單 元阻抗之特定說明性實施例的圖式； =9為基於圖8之該第二記憶體單元阻抗分布特^的記憶 體單疋電流分布之特定說明性實施例的圖式； 圖1〇為使用囷8之該第二記憶體單元阻抗分布特性及圖9 141284.doc -26- 201007731 之該記憶體單元電流分布的圖4之電路特性之特定說明性 實施例的圖式； 圖11為操作一具有一控制值參考信號之基於阻抗之記憶 體電路的方法之特定實施例的流程圖；及 圖12為包括具有一可程式化參考信號之基於阻抗的記憶 體電路之電子裝置之特定說明性實施例的方塊圖。 【主要元件符號說明】 ❷ 參 100 基於阻抗之記憶體系統 102 感應放大器 104 比較電路 106 輸出信號 110 基於阻抗之記憶體單元 112 信號 114 磁穿隧接面（MTJ)裝置 120 可程式化參考信號電路 122 輸出端 124 輸入端 126 控制值參考電壓 130 參考信號控制邏輯電路 132 參考控制信號 200 記憶體 210 第二感應放大器部分 212 感應放大器部分 214 記憶體單元部分 141284.doc •27- 201007731 216 218 230 231 232 233 234 235 236 237 238 240 241 242 244 246 248 250 252 254 256 258 260 參考選擇信號 多工器 參考路徑 參考節點 PMOS負載/PMOS負載裝置 箱位電晶體 阻抗 阻抗 阻抗 阻抗 存取電晶體 第一參考路徑 參考節點 p通道金屬氧化物半導體（PMOS)場效電晶 體負載 箱·位電晶體 阻抗 存取電晶體 第二參考路徑 PMOS負載 箱·位電晶體 阻抗 存取電晶體 狀態「〇」資料單元 141284.doc • 28 - 201007731 參 261 參考節點 262 PMOS負載 264 箱位電晶體 266 阻抗 268 存取電晶體 270 狀態「1」資料單元 271 參考節點 272 PMOS負載 274 箱·位電晶體 276 阻抗 278 存取電晶體 282 第一參考單元 284 第二參考單元 294 感應放大器裝置 296 輸出 300 記憶體 310 第二感應放大器部分 312 感應放大器部分 314 記憶體單元部分 320 第一產生器路徑 322 PMOS負載/PMOS負載裝置 324 位電晶體 326 阻抗 328 存取電晶體 141284.doc •29. 第二產生器路徑 節點 PMOS負載/PMOS負載裝置 籍位電晶體 阻抗 存取電晶體 第一參考路徑 參考節點 p通道金屬氧化物半導體（PMOS)場效電晶 體負載 籍位電晶體 阻抗 存取電晶體 第二參考路徑 PMOS負載/PMOS負載裝置 ί皆位電晶體 阻抗 存取電晶體 狀態「〇」資料單元 參考節點 PMOS負載/PMOS負載裝置 箱位電晶體 阻抗 存取電晶體 -30- 201007731 370 狀態「1」資料單元 371 參考節點 372 PMOS負載/PMOS負載裝置 374 籍位電晶體 376 阻抗 - 378 存取電晶體 380 閘極電壓產生器 382 參考單元 384 節點 386 控制輸入 390 第一輸入端 392 第二輸入端 394 感應放大器裝置 396 輸出 400 基於阻抗之記憶體之電路特性 參 402 第一操作點 404 第二操作點 410 電流 412 電流 500 記憶體單元阻抗 502 第一分布 504 第二分布 600 記憶體單元電流分布 602 第一分布 141284.doc -31 - 201007731 604 第二分布 700 電路特性 702 第一分布 704 平均值 706 第二分布 708 平均值 710 第一參考電流 712 第二參考電流 800 記憶體單元阻抗 802 第一分布 804 第二分布 900 記憶體單元電流分布 902 第一分布 904 第二分布 1000 電路特性 1002 第一分布 1004 平均值 1006 第二分布 1008 平均值 1010 第一參考電流 1012 第二參考電流. 1200 裝置 1210 數位信號處理器（DSP) 1222 晶載系統裝置 141284.doc -32- 201007731 1226 1228 1230 1232 1234 1236 1238 1240 θ 1242 1244 1264 10 Ι〇 II Ιι

Iref' Iref

Iref' R0 R1 Rmtj_o Rmtj 1 顯示控制器 顯示器 輸入裝置 記憶體 編碼器/解碼器（CODEC) 揚聲器 麥克風 無線控制器 無線天線 電源 具有可程式化參考信號之基於阻抗之記憶 體電路 電流 電流 電流 電流 參考電流 參考電流 電流 電流 阻抗 阻抗 阻抗 阻抗 141284.doc -33- 201007731

Vclamp

Vclamp 1

Vclamp2

Vd

VdO

Vdl

Voutdata

VoutdataO

Voutref

Vout_refc

Vout_refr

Vrwl

Vwl 共同閘極電壓 第一閘極電壓 第二閘極電壓 資料信號 電壓 電壓 輸出電壓 電壓 控制值參考電壓 第一控制值參考電壓 第二控制值參考電壓 第二共同閘極電壓 第一共同閘極電壓 •34- 141284.doc

Claims (1)

1. 201007731 七、申請專利範圍： 1· 一種電路裝置，其包含： 一第一輸入端，其經組態以接收一參考控制信號；及 一回應於該第一輸入端之輸出端，其用以選擇性地將 一控制值參考電壓提供至一耦接至一基於阻抗之記憶體 單元的感應放大器。 2_如請求項丨之電路裝置，其中該基於阻抗之記憶體單元 包括一磁穿隧接面（MTJ)裝置。 ❹3.如请求項1之電路裝置，其中該參考控制信號係基於感 應裕度敏感度資訊來選擇。 4.如請求項3之電路裝置，其中該感應裕度敏感度資訊包 括逐單元資訊、逐碼片資訊、多碼片資訊或基於製程之 資訊。 5.如請求項1之電路裝置， 一第一參考電流路徑 電壓；及® 一第二參考電流路徑電壓。 其進一步包含： ，其用以提供一第一控制值參考 ，其用以提供一第二控制值參考 6. 如請求項5之電路裝置，复由 其中該第一參考電流路徑包括 一處於一位元零狀態中之第一 乐參考基於阻抗之記憶髖元 件’該第一參考基於P且於+ 1 ^ 5己憶體元件串聯地耦接至一 處於一位元1狀態中之笫_ # 乐一參考基於阻抗之記憶體元 仵0 7. 如請求項6之電路裝置，i 其中該第二參考路徑包括一處 141284.doc 201007731 於該位元零狀態中之第三參考基於阻抗之記憶體元件， 該第二參考基於阻抗之記憶體元件與一處於該位元1狀 態中之第四參考基於阻抗之記憶體元件並聯地輕接。 8. —種感應放大器，其包含·· 一第一輸入端，其耦接至至少一磁阻式隨機存取記憶 體（MRAM)位元單元；及 一第二輸入端，其經調適以接收一包含一控制值參考 電壓之輸入信號。 9. 如請求項8之感應放大器，其中該控制值參考電壓係可 程式化的。 10. 如請求項9之感應放大器，其中該控制值參考電壓係由 一 MRAM參考單元提供，該MRAM參考單元經組態以回 應於一控制輸入而調整該控制值參考電壓。 11. 如請求項10之感應放大器，其中該控制輸入耦接至該 MRAM參考單元之一第一電流箝位裝置之一控制端子。 12. 如請求項11之感應放大器，其中參考單元包括 一第一負載電路且其中該MRAM位元單元包括一第二負 載電路，且其令該第一負載電路及該第二負載電路接收 一來自一 MRAM負載產生器單元之負載控制信號。 13. 如請求項12之感應放大器，其中該MRAM位元單元包括 一第一電流箝位裝置且其中該MRAM負載產生器單元包 括一第三電流箝位裝置，且其中該第二電流箝位裝置及 該第三電流箝位裝置係由一箝位控制信號控制，該箝位 控制信號獨立於該第一電流箝位裝置之該控制輸入。 141284.doc -2- 201007731 14. 一種用於一基於阻抗之記憶體裝置的可變參考信號產生 器’該可變參考信號產生器包含： ' 一輪入端，其用以接收一控制信號； 一輸出端，其回應於該輸入端，·及 用以在該輸出端處提供一控制值參考信號以供姓人該 基於阻抗之記憶體裝置之-感應放大器來使用的邏 15.如請求項14之信號產生器，其進—步包含—參考單元， 該參考單元包括：

   第—記憶體構件，其用於餘存一資料值 一第-負載構m於提供_阻抗性負載；及 一第一箝位構件’其用於控制一第一電流， 其中該第-箝位構件叙接至該輸入端以控制該控制值 參考信號之一值》 16.如請求項15之信號產生器’其中該第一負載構件經輕接 以接收-來自—負載產生器單元之負載控制信號。 月求項16之“號產生器，其中該負載產生器單元包 一第二記憶體構件，其用於儲存一資料值； 第一負載構件，其用於提供一阻抗性負載；及 第一箝位構件，其用於控制一第二電流。 種磁阪式隨機存取記憶體（MRAM)裝置，其包含： 資料單兀，其耦接至一第一負載元件以回應於一儲 存於°亥資料單兀處之資料值而產生一資料信號； 參考單7C，其用以產生一控制值參考信號； 141284.doc 201007731 一負載產生器單元’其經輕接以將一負載控制信號提 供至該第一負載元件；及 一感應放大器，其經耦接以接收該控制值參考信號及 該資料信號且產生一指示該資料值之輸出。 19. 20. 21. 22. 23. 24. 25. 如請求項18之MRAM裝置，其中該控制值參考信號包括 一參考電流或一參考電壓。 如請求項18之MRAM裝置，其中該控制值參考信號係回 應於一在該參考單元處接收之控制輸入。 如請求項20之MRAM裝置，其中該控制輸入係在該參考 單元之一電流箝位裝置之一控制端子處接收。 一種方法，其包含： 在一磁性隨機存取記憶體（MRAM)裝置處提供一控制 信號以調整一參考信號之一值，其中基於一資料讀取信 號與該參考信號之一比較來判定該MRAM裝置之一位元 早疋的一值。 如請求項22之方法，其中將該控制信號提供至選擇邏輯 以將一第一參考單元之一第一輸出或一第二參考單元之參 一第二輸出提供至一感應放大器。 如4求項22之方法，其中將該控制信號提供至一參考單 元之一箝位電晶體的一控制端子，且其中一p通道金屬 氧化物半導體（PM〇s)場效電晶體負載係由一負載產生單 元之負載控制輸出來控制，該負載控制輸出獨立於該 控制信號。 如靖求項22之方法’其進一步包含： 141284.doc -4 - 201007731 在該MRAM裝置之該位元單元處選擇一讀取操作；及 接收一感應放大器之一輸出，該輸出指示該位元單元 之該值。

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