TWI408685B - 電阻式記憶體電路參數調整之系統及方法 - Google Patents

電阻式記憶體電路參數調整之系統及方法 Download PDF

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Description

電阻式記憶體電路參數調整之系統及方法
本揭示案大體係關於一種調整電阻式記憶體電路參數之系統及方法。
技術之進步已導致了較小且較強大的個人計算裝置。舉例而言，當前存在多種攜帶型個人計算裝置，包括無線計算裝置，諸如，小巧、輕便且易於由使用者攜帶之攜帶型無線電話、個人數位助理(PDA)及傳呼裝置。更具體言之，諸如蜂巢式電話及IP電話之攜帶型無線電話可在無線網路上傳遞語音及資料封包。另外，許多此等無線電話包括併入於其中之其他類型的裝置。舉例而言，無線電話亦可包括數位相機、數位攝影機、數位記錄器及音訊檔案播放器。又，此等無線電話可處理可執行指令，包括諸如網頁瀏覽器應用程式之軟體應用程式，其可用以存取網際網路。然而，此等攜帶型裝置之功率消耗可快速耗盡電池且減少使用者之體驗。
減少功率消耗已導致此等攜帶型裝置內之較小的電路特徵大小及操作電壓。特徵大小及操作電壓之減小在減少功率消耗的同時亦增加對雜訊及對製造過程變化之敏感度。當設計使用感測放大器之記憶體裝置時，此對雜訊及過程變化之增加之敏感度可能難以克服。
由延世大學(Yonsei University)之Seong-Ook Jung、Jisu Kim及Jee-Hwan Song教授連同Qualcomm Inc.之Seung H. Kang及Sei Seung Yoon進行之研究已導致電阻式記憶體電路參數調整之新穎系統及方法。
在一特定實施例中，揭示一種判定一電阻式記憶體電路之一組參數之方法。該方法包括基於該電阻式記憶體電路之一第一預定設計約束選擇一第一參數及基於該電阻式記憶體電路之一第二預定設計約束選擇一第二參數。該方法進一步包括執行一反覆方法以藉由選擇性地指派且調整該電阻式記憶體電路之一感測放大器部分之至少一電路參數之一物理特性以達成一所欲之感測放大器裕度值而不改變該第一參數或該第二參數來調整該至少一電路參數。
在另一特定實施例中，揭示一種判定一組參數之方法。該方法包括基於一旋轉扭矩轉移磁電阻隨機存取記憶體(STT-MRAM)之一第一預定設計約束選擇一第一參數及基於該STT-MRAM之一第二預定設計約束選擇一第二參數。該方法進一步包括執行一反覆方法以藉由選擇性地調整該STT-MRAM之一感測放大器部分之至少一電路參數之一物理特性以達成一所欲之感測放大器裕度值但不改變該第一參數或該第二參數來調整該至少一電路參數。
在另一特定實施例中，揭示一種儲存處理器指令之處理器可讀媒體。該等處理器指令可執行以使一處理器基於一電阻式記憶體電路之一第一預定設計約束接收一第一參數之一第一輸入。該等處理器指令亦可執行以使該處理器基於該電阻式記憶體電路之一第二預定設計約束接收一第二參數之一第二輸入。該等處理器指令進一步可執行以使該處理器執行一反覆方法以藉由選擇性地調整該電阻式記憶體電路之一感測放大器部分之至少一電路參數之一物理特性以達成一所欲之感測放大器裕度值而不改變該第一參數或該第二參數來調整該至少一電路參數。該等處理器指令亦可執行以使該處理器在於給定預定第一該預定第二設計約束之情況下達成該所欲之感測放大器裕度值後儲存一與該物理特性相關聯之值。
由所揭示之實施例提供之一特定優勢在於，電路參數可經判定以達成在具有其他設計約束的電阻式記憶體電路處之所欲之感測放大器裕度。可基於實體裝置及電路特徵來反覆地調整電路參數以有效率地改良感測放大器裕度。
在審閱整個申請案之後，本揭示案之其他態樣、優勢及特徵將變得顯而易見，整個申請案包括以下部分：[圖式簡單說明]、[實施方式]及[申請專利範圍]。
參看圖1，電阻式記憶體之一特定說明性實施例經描繪且大體指定為100。記憶體100包括一參考電路102，其具有一第一參考路徑110及一第二參考路徑120。記憶體100亦包括一代表性位元零資料路徑130及一代表性位元一資料路徑140。參考路徑110及120及資料路徑130及140通常經指定為具有一感測放大器部分104，其將負載元件提供至記憶體單元部分106以產生一用於在一第二感測放大器(未圖示)處進行比較的輸出信號。在一特定實施例中，記憶體100為磁電阻隨機存取記憶體(MRAM)、相變隨機存取記憶體(PRAM)或旋轉扭矩轉移MRAM(STT-MRAM)。
第一參考路徑110包括一負載裝置，諸如，p通道金屬氧化物半導體(PMOS)場效電晶體負載112。PMOS負載112耦接至參考節點(out_ref)160，參考節點(out_ref)160又耦接至箝位電晶體114。對應於電阻式記憶體元件之邏輯「零」狀態的電阻R0 116耦接至箝位電晶體114。電阻式記憶體元件為具有對應於邏輯「一」值之第一電阻及對應於邏輯「零」值之第二電阻的裝置，諸如，作為說明性、非限制性實例之磁穿隧接面(MTJ)裝置或PRAM記憶體單元。存取電晶體118耦接至電阻R0 116。
第二參考路徑120包括一負載裝置，諸如，PMOS負載122。PMOS負載122耦接至參考節點(out_ref)160，參考節點(out_ref)160又耦接至箝位電晶體124。對應於電阻式記憶體元件之邏輯「一」狀態的電阻R1 126耦接至箝位電晶體124。存取電晶體128耦接至電阻R1 126。
代表性位元零資料路徑130包括一負載裝置，諸如，PMOS負載132。PMOS負載132耦接至參考節點(out_data0)162，參考節點(out_data0)162又耦接至箝位電晶體134。具有邏輯「零」狀態之電阻式記憶體元件經表示為電阻R0 136，其耦接至箝位電晶體134。存取電晶體138耦接至電阻R0 136。
代表性位元一資料路徑140包括一負載裝置，諸如，PMOS負載142。PMOS負載142耦接至參考節點(out_data1)164，參考節點(out_data1)164又耦接至箝位電晶體144。具有邏輯「一」狀態之電阻式記憶體元件經表示為電阻R1 146，其耦接至箝位電晶體144。存取電晶體148耦接至電阻R1 146。
通常，路徑110、120、130、140中之每一者之對應的組件可具有類似的組態且可以大體上類似的方式操作。箝位電晶體114、124、134及144中之每一者用以基於信號Vclamp 144限制通過各別路徑110、120、130及140之電流及電壓。Vclamp 144表示使箝位電晶體114、124、134及144能夠充當箝位電晶體之共同閘極電壓。存取電晶體118、128、138及148中之每一者基於表示至存取電晶體118、128、138及148之共同閘極電壓的共同信號VWL 選擇性地允許電流流過各別路徑110、120、130及140。PMOS負載裝置112、122、132及142中之每一者具有一耦接至out_ref節點160的閘極端子。
在一特定實施例中，諸如感測放大器裕度之信號裕度ΔV對應於在out_data1節點164處之電壓與在out_ref節點160處之電壓之間的差(ΔV1 )或在out_ref節點160處之電壓與在out_data0節點162處之電壓之間的差(ΔV0 )(較小的任一者)。可藉由增加在out_data1節點164處之電壓與在out_data0節點162處之電壓之間的差來改良信號裕度。基於一或多個設計約束判定Vclamp之值及PMOS負載112、122、132及142之寬度的反覆方法170可使記憶體100之設計者能夠以滿足設計約束同時使信號裕度ΔV能夠接近物理最大值(在給定設計約束之情況下)之方式調整電路參數。
參看圖2，判定電阻式記憶體電路參數的系統之特定說明性實施例之方塊圖經描繪且大體指定為200。在一特定實施例中，系統200可經組態以執行圖1中描繪之反覆方法170。系統200包括一裝置202，其具有至少一處理器204及一對於處理器204而言可存取之記憶體206。記憶體206包括可由處理器204讀取且儲存資料及可由處理器204執行之程式指令(包括，自動化設計工具指令208、參數反覆指令210、電路模擬指令212及包括參數值214及電路布局216之資料檔案218)之媒體。輸入裝置230及顯示器240耦接至裝置202。在一特定實施例中，輸入裝置230可包括鍵盤、指標裝置、觸碰式螢幕、話音介面、接收使用者輸入之另一裝置或其任何組合。
在一特定實施例中，自動化設計工具指令208可由處理器204執行以使使用者能夠經由輸入裝置230及顯示器240設計電路且儲存與電路之元件及連接相關聯之資料作為電路布局216。可將與電路相關聯之一或多個裝置或電路參數儲存為參數值214。電路模擬指令212可能可由處理器204執行以自資料檔案218讀取資料且執行一或多個模擬以模型化電路之行為。參數反覆指令210可能可由處理器204執行以使處理器204結合電路模擬指令212執行一或多個電路(諸如，圖1中描繪的記憶體100之電路)之參數的反覆調整。
在一說明性實施例中，參數反覆指令210可由處理器204執行以基於電阻式記憶體電路之第一預定設計約束接收第一參數之第一輸入。參數反覆指令210可由處理器204執行以基於電阻式記憶體電路之第二預定設計約束接收第二參數之第二輸入。舉例而言，第一及第二參數可包括一製程參數(諸如，與記憶體元件116、126、136及146中之一或多者相關聯之電阻值)或一裝置參數(諸如，圖1中所描繪的箝位電晶體114、124、134及144之寬度、存取電晶體118、128、138及148之寬度、施加至箝位電晶體114、124、134及144之閘極電壓Vclamp及PMOS負載112、122、132及142之寬度)。預定設計約束之說明性實例包括大體上使信號裕度最大化的磁穿隧接面(MTJ)裝置之邏輯「零」電阻值、禁止讀取操作將值寫入至MTJ裝置的讀取干擾寫入之在位元「一」狀態下之MTJ裝置之讀取電流限制、維持MTJ裝置之磁阻(MR)比率之合理值的在記憶體單元部分處(諸如，在圖1之節點BL_data1處)之最大位元線電壓VBL ，及滿足位元線至輸入/輸出多工器方案的感測放大器部分之最大電晶體大小。
參數反覆指令210亦可能可由處理器204執行以執行一反覆方法來調整電阻式記憶體電路之感測放大器部分之至少一電路參數(藉由選擇性地調整至少一電路參數之物理特性以達成所欲之感測放大器裕度值，而不改變第一參數或第二參數)。舉例而言，反覆方法可開始於判定感測放大器部分之箝位電晶體之閘極電壓(諸如，圖1之Vclamp)的初始值及感測放大器部分之負載電晶體之寬度(諸如，圖1之PMOS負載112、122、132及142之寬度)的初始值，其一起導致大體上最大的感測放大器裕度值(在給定第一參數及第二參數之情況下)。可使用閘極電壓之初始值及負載電晶體之寬度之初始值來判定感測放大器部分之電流，且可將感測放大器部分之電流與預定電流臨限值比較。在記憶體單元部分處之位元線電壓VBL 亦可經判定且與預定位元線電壓臨限值(VBLmax )比較。
當電流超過預定電流臨限值或位元線電壓超過預定電壓臨限值時，藉由判定減小之閘極電壓及判定導致大體上最大感測放大器裕度值的負載電晶體之第二寬度(在給定第一參數、第二參數及減小之閘極電壓之情況下)，可選擇性地調整諸如閘極電壓或負載電晶體寬度之物理特性。亦可使用減小之閘極電壓及負載電晶體之第二寬度來判定感測放大器部分之經修改的電流。藉由減小閘極電壓及重新判定負載電晶體寬度，可重複此過程，直至穿過電路之電流不超過臨限值且位元線電壓不超過預定位元線電壓臨限值為止。
參數反覆指令210亦可能可由處理器204執行以在於給定預定第一及預定第二設計約束之情況下達成所欲之感測放大器裕度後儲存一與物理特性相關聯之值。舉例而言，可將與物理特性相關聯之一或多個值(諸如，PMOS負載112、122、132及142之寬度、施加至箝位電晶體114、124、134及144之電壓、與電路元件之物理特性相關聯之其他值或其任何組合)與參數值214一起儲存。作為另一實例，可輸出資料檔案218以表示具有所欲之感測放大器裕度的電阻式記憶體電路之電路設計。
雖然經描繪為分開的組件，但可將自動化設計工具指令208、參數反覆指令210、電路模擬指令212或其任何組合整合為一單一套裝軟體或相容以彼此互操作之軟體應用程式。作為一說明性、非限制性實例，自動化設計工具指令208及電路模擬指令212可為商業電腦輔助設計(CAD)工具之部分，且可將參數反覆指令210實施為相容以與商業CAD工具一起使用之指令碼或其他指令。
參看圖3，電阻式記憶體之箝位裝置的電流-電壓特徵之一特定說明性實施例之圖經描繪且大體指定為300。箝位裝置可為箝位電晶體，諸如，圖1中描繪之箝位電晶體134或144。第一曲線302表示當電阻式記憶體元件處於邏輯「零」狀態時通過箝位電晶體之電流，諸如，通過R0 136或R0 116之電流，且第二曲線304表示當電阻式記憶體元件處於邏輯「一」狀態時通過箝位電晶體之電流，諸如，通過R1 146或R1 126之電流。
在一特定實施例中，電阻式記憶體元件由一電阻及一存取電晶體組成。若存取電晶體在線性區域中操作，則可將存取電晶體模型化為電阻Ron_accessTR 。因此，可將存取電晶體特徵與電阻特徵組合。舉例而言，參看圖4，組合的電阻及存取電晶體之電流-電壓特徵之一特定說明性實施例之圖經描繪且大體指定為400。第一線402表示在邏輯「零」狀態下的通過電阻式記憶體元件之電流，且第二線404表示在邏輯「一」狀態下的通過電阻式記憶體元件之電流。
參看圖5，串聯耦接至具有圖4中描繪之特徵之電阻式記憶體元件的具有圖3中描繪之特徵之箝位裝置的電流-電壓特徵之一特定說明性實施例之圖經描繪且大體指定為500。第一曲線502表示在無圖1之PMOS負載132或112之情況下在邏輯「零」狀態下的通過箝位電晶體及電阻式記憶體元件之電流，諸如，圖1之I0或Iref0。第二曲線504表示在無圖1之PMOS負載142或122之情況下在邏輯「一」狀態下的通過箝位電晶體及電阻式記憶體元件之電流，諸如，圖1之I1或Iref1。第一曲線502及第二曲線504兩者皆展示出在低電壓下之陡的線性區域及在較大電壓下之相對平坦的飽和區域。
通常，在展示出圖5中描繪之行為的系統(諸如，圖1之系統100)中，可藉由以下操作來增加信號裕度△V：(1)減小在飽和區域中的第一曲線502及第二曲線504之斜率，(2)增加飽和區域中的由第一曲線502表示之電流與由第二曲線504表示之電流之間的差，及(3)增加第一曲線502及第二曲線504之飽和區域之大小。
可藉由降低箝位電晶體之閘極-源極電壓(VGS_clamp )來減小飽和區域中的第一曲線502及第二曲線504之斜率，因為斜率。使用圖1之箝位電晶體144作為一說明性實例，
VGS_clamp =VClamp -VBL =VClamp -I(RMTJ +Ron_accessTR )
其中VBL 為耦接至箝位電晶體144之源極端子且耦接至電阻R1 146的節點BL_data1處之電壓，I為通過電阻R1 146之電流，RMTJ 為電阻式記憶體裝置為磁穿隧接面(MTJ)裝置之情況下的電阻R1 146，且Ron_accessTR 表示存取電晶體148之電阻。VGS_clamp 隨增加之RMTJ 而降低。
亦可藉由減小箝位電晶體之大小(W)及閘極電壓(VG )以增加輸出電阻來減小飽和區域中的第一曲線502及第二曲線504之斜率。
可藉由將記憶體元件之值(例如，RMTJ )調整為較接近最佳值Ropt 來增加飽和區域中的由第一曲線502表示之電流與由第二曲線504表示之電流之間的差(ΔI)。可藉由增加箝位電晶體之大小(W)及閘極電壓(VG )來增加飽和區域中的由第一曲線502表示之電流與由第二曲線504表示之電流之間的差。
可藉由降低箝位電晶體之閘極電壓(VG )且增加箝位電晶體之大小(W)以保持電流(I)不改變來增加第一曲線502及第二曲線504之飽和區域：
，VG -Vt <VD
其中VG 為箝位電晶體之閘極電壓，Vt為箝位電晶體之臨限電壓，且VD 為箝位電晶體之汲極電壓。
因此，可藉由變化RMTJ 以及箝位電晶體之寬度W及閘極電壓VG 來調整信號裕度ΔV。隨著RMTJ 增加，信號裕度ΔV亦增加。然而，當RMTJ 增加超出某一值Ropt 時，箝位電晶體及負載電晶體(諸如，圖1之PMOS負載142)之輸出電阻增加，但飽和區域電流差ΔI減小。因此，信號裕度ΔV隨RMTJ 增加，但對於大的RMTJ 而言係飽和的。
箝位電晶體之大小及閘極電壓亦影響信號裕度ΔV：小的大小及低電壓導致大的輸出阻抗，此減小了飽和區域中之斜率；大的大小及高電壓增加飽和區域電流差ΔI；且大的大小及低電壓導致大的飽和區域。
圖6及圖7說明箝位電晶體寬度及箝位電晶體之閘極電壓對信號裕度ΔV之影響。參看圖6，具有箝位裝置之變化之閘極電壓VG 的電阻式記憶體之特徵之一特定說明性實施例之圖經描繪且大體指定為600。第一曲線602表示使在電阻式記憶體元件之參考狀態與邏輯「零」狀態之間的電壓差ΔV0 最大化之箝位裝置之大小。箝位裝置之大小在左邊軸處經說明為一NMOS箝位電晶體(諸如，圖1之箝位電晶體144)之寬度。第二曲線604表示電壓差ΔV0 。電壓差ΔV0 在右邊軸處經說明為圖1之out_data0節點162與out_ref節點160之間的電壓差。
圖6描繪對於閘極電壓VG 之每一給定值的藉由變化箝位大小而達到之最大模擬電壓差ΔV0 及導致最大模擬ΔV0 之特定箝位大小。在閘極電壓VG 之值之範圍上的最大模擬電壓差ΔV0 之值經內插為第二曲線604，且導致最大模擬ΔV0 的箝位大小之值經內插為第一曲線602。
類似地，圖7描繪具有箝位裝置之變化的大小之一電阻式記憶體的特徵之一特定說明性實施例之圖700。第一曲線702表示使在電阻式記憶體元件之參考狀態與邏輯「零」狀態之間的電壓差ΔV0 最大化之箝位裝置之閘極電壓VG 。閘極電壓VG 在左邊軸處經說明為一NMOS箝位電晶體(諸如，圖1之箝位電晶體144)之閘極電壓。第二曲線704表示電壓差ΔV0 。電壓差ΔV0 在右邊軸處經說明為圖1之out_ref節點160與out_data0節點162之間的電壓差。
圖7描繪對於箝位電晶體寬度之每一給定值的藉由變化箝位閘極電壓VG 而達到之最大模擬ΔV0 及導致最大模擬ΔV0 之閘極電壓。在箝位大小之範圍上的最大模擬電壓差ΔV0 之值經內插為第二曲線704，且導致最大模擬ΔV0 的箝位電晶體之閘極電壓VG 之值經內插為第一曲線702。為了比較目的，使用與圖7中表示之模擬資料相同的電路參數產生圖6中表示之模擬資料，除了如上所指出的之外。
比較圖6之第一曲線602之值(產生最大ΔV0 之箝位大小)與圖7中之對應的箝位大小說明，對於一特定箝位大小，圖6中之最大模擬ΔV0 可大致等於圖7中之最大模擬ΔV0 。舉例而言，2.6μm之箝位大小對應於圖6中之0.133的ΔV0 (在VG =0.88V處)，同時2.6μm之箝位大小對應於圖7中之大致0.135的ΔV0 。類似地，3.7μm之箝位大小對應於圖6中之0.138的ΔV0 (在VG =0.86V處)，同時3.7μm之箝位大小對應於圖7中之大致0.139的ΔV0 ，且5.4μm之箝位大小對應於圖6中之0.142的ΔV0 (在VG =0.84V處)，同時5.4μm之箝位大小對應於圖7中之大致0.144的ΔV0 。
因為圖6及圖7中描繪之調整參數以達成大體上最大信號電壓差ΔV0 的兩個方法可提供類似結果，所以可基於額外準則判定參數調整之偏好。舉例而言，對箝位大小之約束可大體比對箝位閘極電壓VG 之約束難。此外，當邏輯「一」狀態之電流超過電流臨限值時，在參數調整期間，控制箝位閘極電壓VG 可達成較高信號裕度。因此，在固定的箝位大小下判定箝位閘極電壓VG 以大體上使信號裕度ΔV最大化通常較佳。
參看圖8，與電阻式記憶體裝置之參考單元相關聯的電路之負載部分之一特定說明性實施例之圖經描繪且大體指定為800。負載部分包括一具有耦接至電源Vdd之第一端子及耦接至參考(out_ref)節點860之第二端子的第一PMOS電晶體812。第二PMOS電晶體822具有一耦接至電源Vdd之第一端子及一耦接至out_ref節點860之第二端子。第一PMOS電晶體812及822中之每一者之閘極端子耦接至參考輸出節點(out_ref)860。在一說明性實施例中，PMOS電晶體812及822及out_ref節點860可分別對應於圖1中描繪的PMOS負載裝置112及122及對應於out_ref節點160。負載部分800之操作說明於圖9至圖10之負載線圖中。
參看圖9，描繪與電阻式記憶體裝置之參考單元相關聯的電路之負載裝置部分的電流-電壓特徵之一特定說明性實施例之圖。圖9(a)包括一曲線902，其描繪隨源極至汲極電壓VSD =Vdd -Vout 而定的通過圖8之PMOS電晶體812及822的電流I_top之類二極體行為，其中Vout 為out_ref節點860之電壓。圖9(b)描繪對應於隨Vout =Vdd -VSD 而定的通過圖8之PMOS電晶體812及822之電流的曲線904。在一特定實施例中，I_top對應於圖1之Iref。
參看圖10，圖1之參考電路102的負載線特徵之一特定說明性實施例以圖形方式說明參考電路102之一操作點。第一曲線1002說明通過包括圖1之存取電晶體118、記憶體元件116及箝位電晶體114之邏輯「零」參考路徑110(無PMOS負載112)之第一參考電流Iref0。第二曲線1004說明通過包括圖1之存取電晶體128、記憶體元件126及箝位電晶體124之邏輯「一」參考路徑120(無PMOS負載122)之第二參考電流Iref1。在一特定實施例中，第一曲線1002及第二曲線1004分別對應於圖5之曲線502及504。第三曲線1006說明Iref0及Iref1之算術平均值，其給定為(Iref0+Iref1)/2。第四曲線1008對應於圖9(b)之曲線904且說明隨在out_ref節點160處之電壓(Vout)而定的通過PMOS負載122或112之電流Iref。
在圖1之out_ref節點160處應用Kirchhoff電流法則，通過PMOS負載112之電流Iref與通過PMOS負載122之電流Iref的和等於第一參考電流Iref0與第二參考電流Iref1之和，使得。因此，第三曲線1006與第四曲線1008之交點1010指示圖1之參考電路102之操作點。
參看圖11，與電阻式記憶體裝置之資料單元相關聯的電路之負載部分之一特定說明性實施例之圖經描繪且大體指定為1100。負載部分包括第一PMOS電晶體1112，其具有耦接至電源Vdd之第一端子及耦接至資料輸出(out_data0)節點1162之第二端子。第二PMOS電晶體1122具有耦接至電源Vdd之第一端子及耦接至資料輸出(out_data1)節點1164之第二端子。第一PMOS電晶體1112及1122中之每一者之閘極端子耦接至參考輸出節點(out_ref)。在一說明性實施例中，PMOS電晶體1112及1122分別對應於圖1之位元零資料路徑130及位元一資料路徑140之PMOS負載裝置132及142，且out_data0節點1162及out_data1節點1164分別對應於圖1之節點162及164。參考輸出節點(out_ref)可由參考電路提供，諸如，圖1之out_ref節點160，如圖10中以圖形方式所說明。負載部分1100之操作說明於圖12至圖14之負載線圖中。
參看圖12，與電阻式記憶體裝置之資料單元相關聯的電路之負載裝置部分的電流-電壓特徵之一特定說明性實施例之圖經描繪且大體指定為1200。圖12(a)包括一曲線1202，其描繪隨源極至汲極電壓VSD =Vdd -Vout 而定的圖11之PMOS電晶體1112或1122的電流-電壓特徵，其中Vout 分別為out_data0節點1162或out_data1節點1164處之電壓。圖12(b)描繪對應於隨Vout =Vd d-VSD 而定的通過圖11之PMOS電晶體1112或1122之電流的曲線1204。
參看圖13，負載線特徵之一特定說明性實施例以圖形方式說明圖1之位元零路徑130及位元一路徑140之一操作點。第一曲線1302說明通過包括圖1之存取電晶體138、記憶體元件136及箝位電晶體134之邏輯零路徑130(無PMOS負載132)之第一電流I0。第二曲線1304說明通過包括圖1之存取電晶體148、記憶體元件146及箝位電晶體144之邏輯一路徑140(無PMOS負載142)之第二電流I1。在一特定實施例中，第一曲線1302及第二曲線1304分別對應於圖5之曲線502及504。第三曲線1306對應於圖12(b)之曲線1204且說明分別隨在out_data0節點162或out_data1節點164處之電壓Vout而定的通過圖1之PMOS負載132或142之電流。
第一曲線1302與第三曲線1306之第一交點1310指示當將邏輯「零」值儲存於電阻式記憶體元件處時之操作點，諸如，圖1之位元零路徑130之操作點。第二曲線1304與第三曲線1306之第二交點1320指示當將邏輯「一」值儲存於電阻式記憶體元件處時之操作點，諸如，圖1之位元一路徑140之操作點。
圖14以圖形方式描繪與圖10及圖13之負載線特徵相關聯之操作參數。第一曲線1402說明通過圖1之位元零路徑130之第一電流I0或通過圖1之第一參考路徑110之Iref0，該兩個路徑分別包括存取電晶體138或118、記憶體元件136或116及箝位電晶體134或114，無PMOS負載132或112，被稱作‘邏輯「零」底側電路’。第二曲線1404說明通過位元一路徑140之第二電流11或通過第二參考路徑120之Iref1，該兩個路徑包括存取電晶體148或128、記憶體元件146或126及箝位電晶體144或124，無PMOS負載142或122，被稱作‘邏輯「一」底側電路’。
第三曲線1406說明分別隨在out_data0節點162或out_data1節點164處之電壓而定的通過PMOS負載132或142(其被稱作「頂側資料電路」)之電流。第四曲線1408說明隨out_ref節點160處之電壓而定的通過圖1之參考電路102之PMOS負載112或122(其被稱作「頂側資料電路」)的電流Iref，且在一特定實施例中，可對應於圖9(b)之曲線904。
第一曲線1402與第三曲線1406之第一交點1410指示在out_data0節點162處之電壓(Vout_data0 1414)及對應於圖1之位元零路徑130之一操作點的電流(I0 1412)。第二曲線1404與第三曲線1406之第二交點1420指示在out_data1節點164處之電壓(Vout_data1 1424)及對應於圖1之位元一路徑140之一操作點的電流(I1 1422)。第三曲線1406與第四曲線1408之第三交點1430指示在out_ref節點160處之電壓(Vout_ref 1434)及在參考電路102之一操作點處的電流(Iref 1432)。由第三交點1430指示的參考電路102之操作點等效於藉由關於圖10論述之技術而判定的操作點。
在out_ref節點160處之電壓(Vout_ref)與在out_data0節點162處之電壓(Vout_data0)之間的電壓差ΔV0 指示在偵測到儲存於電阻式記憶體元件處之邏輯「零」值之情況下的記憶體100對雜訊或對製程變化之容許度。在out_data1節點164處之電壓(Vout_data1)與在out_ref節點160處之電壓(Vout_ref)之間的電壓差ΔV1 指示在偵測到儲存於電阻式記憶體元件處之邏輯「一」值之情況下的記憶體100對雜訊或對製程變化之容許度。記憶體100之信號裕度等於作為ΔV0 及ΔV1 中之較小者的ΔV0 。類似地，電流差ΔI0 及ΔI1 分別對應於Iref與I0及I1與Iref之間的差。
參看圖15，圖1之記憶體100的特徵之一第一特定說明性實施例之圖經描繪且大體指定為1500。第一曲線1502及第二曲線1504分別說明邏輯「零」底側電路及邏輯「一」底側電路之電流-電壓(I-V)特徵。第一組負載線1520及1522分別對應於具有PMOS電晶體112、122、132及142之第一寬度的頂側參考電路及頂側資料電路之I-V特徵。第二組負載線1540及1542分別對應於頂側參考電路及頂側資料電路之I-V特徵，其中PMOS電晶體112、122、132及142具有大於第一寬度之第二寬度。
第一組負載線1520及1522表明具有第一寬度之PMOS電晶體限制電流使得箝位裝置在線性區域中操作，此導致不合需要的小ΔV。第二組負載線1540及1542表明具有第二寬度之PMOS電晶體允許足夠的電流流過以使兩個箝位裝置皆能夠在飽和區域中操作。負載線1540與1542之交點1550指示圖1之out_ref節點160處之電壓。負載線1540與第一曲線1502之交點1552指示位元「零」輸出電壓，且負載線1540與第二曲線1504之交點1554指示位元「一」輸出電壓。交點1552及1554兩者皆指示箝位裝置正在飽和區域中操作，但對應於位元「零」狀態之交點1552處於飽和區域中，但在飽和區域之邊際處。
參看圖16，圖1之記憶體100的特徵之一第二特定說明性實施例之圖經描繪且大體指定為1600。第一曲線1602及第二曲線1604分別說明邏輯「零」底側電路及邏輯「一」底側電路之電流-電壓(I-V)特徵。負載線1640及1642分別對應於頂側參考電路及頂側資料電路之I-V特徵。負載線1640與1642之交點1650指示在out_ref節點160處之電壓。負載線1640與第一曲線1602之交點1652指示位元「零」輸出電壓，且負載線1640與第二曲線1604之交點1654指示位元「一」輸出電壓。交點1652及1654兩者皆指示箝位裝置正在飽和區域中操作。然而，PMOS負載具有比如圖15中所說明降低的輸出電阻r0 ，如由負載線1640之斜率所表明。
圖17至圖19說明具有超過一電流臨限值之邏輯「一」電流(圖17)的電阻式記憶體及已藉由減小箝位電晶體之閘極電壓(圖18)或藉由減小箝位電晶體之寬度(圖19)而減小邏輯「一」電流後的電阻式記憶體之操作及產生之對應的信號裕度之一特定說明性實施例。
參看圖17，具有超過一臨限值之電流的電阻式記憶體裝置之特徵之一特定說明性實施例之圖經描繪且大體指定為1700。第一曲線1702及第二曲線1704分別說明邏輯「零」底側電路及邏輯「一」底側電路之電流-電壓(I-V)特徵。負載線1740及1742分別對應於頂側參考電路及頂側資料電路之I-V特徵。區域1750大體指示位元一資料路徑140之操作點。在一特定實施例中，與邏輯「一」狀態相關聯之電流(I1 )具有大致十九微安(μA)之值，其超過作為臨限電流之一說明性、非限制性實例的15μA之臨限電流。臨限電流Imax 可指示防止讀取操作期間的無效寫入命令之最大允許電流。
負載線1740與1742之交點與第一曲線1702與負載線1740之交點之間的電壓差ΔV0 大致為267毫伏(mV)。第一曲線1702與負載線1740之交點與負載線1740與1742之交點之間的電壓差ΔV1 大致為298毫伏(mV)。經判定為ΔV0 與ΔV1 中之較小者的信號裕度因此由ΔV0 給定，且具有值267mV。
參看圖18，具有箝位裝置之減小之閘極電壓的圖17之電阻式記憶體裝置之特徵之一特定說明性實施例之圖經描繪且大體指定為1800。自圖17之實施例開始，為了將位元「一」狀態下之電流減小至小於或等於Imax(15μA)之值，首先減小箝位裝置之閘極電壓VG ，其後，減小PMOS電晶體112、122、132及142之寬度，以達成在15μA之位元「一」電流下的262mV之大體上最大ΔV0 值。如所說明，ΔV1 為297mV，且信號裕度因此由ΔV0 給定且具有值267mV。
參看圖19，具有箝位裝置之減小之寬度的圖17之電阻式記憶體裝置之特徵之一特定說明性實施例之圖經描繪且大體指定為1900。自圖17之實施例開始，為了將位元「一」狀態下之電流減小至小於或等於Imax (15μA)之值，首先減小箝位裝置之寬度，其後減小PMOS電晶體112、122、132及142之寬度，以達成在15μA之位元「一」電流下的241mV之大體上最大ΔV0 值。如所說明，ΔV1 之值為274mV，且信號裕度因此由ΔV0 給定且具有241mV之值。圖19之信號裕度比圖18之信號裕度小且因此較不理想，主要係因為自減小VG 以將I1 降低至Imax 比自減小箝位大小以將I1 降低至Imax 產生更大的飽和區域。
如圖3至圖19中所說明，可以經設計以產生最大可達成之信號裕度(給定為△V0 與△V1 中之較小者)的方式選擇性地調整諸如圖1之記憶體100的電阻式記憶體之參數。在判定裝置參數過程中之其他考慮包括記憶體元件之大電阻造成高的電流密度之認知。此外，最大資料1讀取電流應足夠低以防止在讀取操作期間的無效資料寫入，且位元線電壓不應超過臨限位元線電壓(VBLmax )以維持磁阻(MR)比率之合理值。
參看圖20，判定電阻式記憶體電路之一組參數的方法之一第一特定實施例之流程圖經描繪且大體指定為2000。作為說明性實例，電阻式記憶體電路可包括磁電阻隨機存取記憶體(MRAM)、相變隨機存取記憶體(PRAM)、旋轉扭矩轉移MRAM(STT-MRAM)或其他電阻式記憶體裝置。
在2002處，基於電阻式記憶體電路之第一預定設計約束選擇第一參數。移至2004，基於電阻式記憶體電路之第二預定設計約束選擇第二參數。在一特定實施例中，第一預定設計約束可包括一製程參數，諸如，與電阻式記憶體元件相關聯之電阻值。製程設計約束可能不為可變的或可能難以滿足，因為製程參數可為固定的或與電路設計參數相比較不靈活。第二參數可包括一電路設計參數，諸如，最大裝置大小或最大電晶體寬度(歸因於實體間距限制)。舉例而言，歸因於位元線至輸入/輸出多工器方案，感測放大器部分之最大電晶體大小可受到限制。
繼續至2006，執行一反覆方法來調整電阻式記憶體電路之一感測放大器部分之至少一電路參數(藉由選擇性地指派且調整該至少一電路參數之物理特性以達成所欲之感測放大器裕度值，而不改變第一參數及第二參數)。作為說明性實例，可加以調整的物理特性包括電晶體尺寸及閘極偏壓電壓。在一特定實施例中，執行反覆方法包括在2008處調整物理特性以增加感測放大器裕度。所欲之感測放大器裕度可為預定裕度值，或可為大體上最大的放大器信號裕度(在給定第一及第二預定設計約束之情況下)。
電路設計參數可包括經耦接以作為負載操作的負載電晶體之寬度。舉例而言，電路設計參數可包括圖1中描繪的負載裝置112、122、132及142之寬度。電路設計參數可包括在記憶體電路之感測放大器部分內的箝位電晶體之閘極電壓。舉例而言，電路設計參數可包括圖1中描繪的Vclamp之值。
箝位電晶體可在飽和模式下操作，且可限制電阻式記憶體電路之磁穿隧接面(MTJ)元件之資料讀取路徑中的電流。在一特定實施例中，參考單元包括耦接至箝位電晶體之p通道金屬氧化物半導體(PMOS)場效電晶體負載。MTJ元件可耦接至箝位電晶體且進一步耦接至存取電晶體。電阻式記憶體電路可進一步包括一具有一第二PMOS負載、一第二箝位電晶體、一第二MTJ元件及一第二存取電晶體之資料單元，諸如，圖1之資料路徑130及140。
參看圖21，判定電阻式記憶體電路之一組參數的方法之一第二特定實施例之圖經描繪且大體指定為2100。在2102處，將磁穿隧接面記憶體元件之電阻RMTJ 的值設定至預定值RMTJ_opt 。在一特定實施例中，RMTJ_opt 為使信號裕度最大化之最佳R0值。在2104處，將旋轉扭矩轉移磁電阻隨機存取記憶體(STT-MRAM)的箝位電晶體之寬度Wnclamp 設定至值Wnclamp_max 。Wnclamp_max 可為經選定為滿足STT-MRAM之間距限制的大體上最大寬度之預定設計約束。舉例而言，間距限制可由STT-MRAM之位元線至輸入/輸出多工方案來判定，諸如，4：1或8：1，其限制STT-MRAM之感測放大器部分之電晶體寬度。隨著箝位電晶體之寬度的增加，信號裕度△V0 可增加且飽和，諸如圖7中所說明，且可基於信號裕度及面積限制來選擇箝位電晶體之寬度。
此外，其他參數可基於預定約束而經選擇或另外判定，諸如，在位元零狀態下的STT-MRAM之磁穿隧接面(MTJ)之電阻RMTJ 、防止在位元一狀態之讀取操作期間將位元一狀態改變至位元零狀態之最大讀取電流Imax 、其他製程及電路設計參數或其任何組合。在一特定實例中，一或多個選定參數可包括由製程技術判定之製程參數，諸如，MTJ之電阻。
在選擇了參數後，開始反覆方法。反覆方法通常包括藉由選擇性地調整至少一電路設計參數之物理特性以達成所欲之感測放大器裕度值但不改變先前判定之參數(諸如，受設計約束影響之RMTJ 或Wnload )而調整STT-MRAM之感測放大器部分之該至少一電路設計參數。移至2106，箝位電晶體的閘極電壓VG 之初始值及負載電晶體之寬度Wpload 經判定以大體上使STT-MRAM之信號裕度ΔV最大化。
繼續至2108，將MTJ之位元一狀態電流(I)與預定電流臨限值Imax 比較，且將位元線之電壓(VBL )與預定電壓臨限值VBLmax 比較。在決策2110處，進行位元一狀態電流I是否小於Imax 且VBL 是否小於VBLmax 之判定。當I<Imax 且VBL <VBLmax 時，方法終止於2116。當I超過Imax 或VBL 超過VBLmax 時，處理前進至2112以開始反覆地減小箝位電晶體之閘極電壓VG 且判定導致大體上最大感測放大器裕度(在給定閘極電壓VG 之情況下)的負載電晶體之寬度Wpload 。在圖21中描繪之說明性實施例中，在I等於Imax 或VBL 等於VBLmax 之情況下，處理亦前進至2112，但在另一實施例中，處理可替代地前進至2116，在2116處方法終止。
在2112處，減小閘極電壓VG 。VG 可減小預定量或所計算之步長。在減小了VG 後，在2114處，判定Wpload 之下一個值以大體上使ΔV0 最大化。處理返回至2108，在2108處，使用在2112及2114處判定之值計算I及VBL 。
圖17至圖19中說明的ΔV0 對Wnclamp 及VG 之大體依賴性表明藉由設定最大合理Wnclamp 且藉由反覆減小VG 且調整Wpload 直至I小於Imax 為止，可達成減小電流I同時維持最大可能信號裕度(給定為ΔV0 與ΔV1 中之較小者)。在某些態樣中，在不遵循關於圖1至圖21論述之設計流程之情況下判定的電路設計可能具有局部最佳性，但可能受信號裕度問題及低良率之損害。圖20至圖21中說明的反覆方法之至少一部分可由自動化設計工具執行，諸如，關於圖2之系統200所描述。在於自動化設計工具處執行反覆方法前，可對一或多個參數、物理特性或其任何組合指派一初始值，諸如，經由圖2之輸入裝置230或資料檔案218。在給定裝置模型之準確度及設計工具之模擬演算法及其他實施因素(諸如，步長及捨入誤差)的情況下，設計工具可執行反覆以產生對於信號裕度大體上總體上最佳化之電路設計。
參看圖22，包括具有藉由如本文中描述之反覆方法判定之參數的電阻式記憶體電路之電子裝置之一特定說明性實施例之方塊圖經描繪且大體指定為2200。裝置2200包括一處理器，諸如，數位信號處理器(DSP)2210，其耦接至記憶體2232且亦耦接至具有藉由反覆方法判定之參數的電阻式記憶體電路2264。在一說明性實例中，具有藉由反覆方法判定之參數的電阻式記憶體電路2264包括圖1中描繪之記憶體，且具有使用圖20及圖21之方法中的一或多者、使用圖2之裝置202或其任何組合判定之電路參數。在一特定實施例中，具有藉由反覆方法判定之參數的電阻式記憶體電路2264包括一旋轉扭矩轉移磁電阻隨機存取記憶體(STT-MRAM)記憶體裝置。
圖22亦展示一顯示器控制器2226，其耦接至數位信號處理器2210及至顯示器2228。編碼器/解碼器(CODEC)2234亦可耦接至數位信號處理器2210。揚聲器2236及麥克風2238可耦接至CODEC 2234。
圖22亦指示無線控制器2240可耦接至數位信號處理器2210且至無線天線2242。在一特定實施例中，DSP 2210、顯示器控制器2226、記憶體2232、CODEC 2234、無線控制器2240及具有藉由反覆方法判定之參數的電阻式記憶體電路2264包括於系統級封裝或晶片上系統2222中。在一特定實施例中，輸入裝置2230及電源2244耦接至晶片上系統2222。此外，在一特定實施例中，如圖22中所說明，顯示器2228、輸入裝置2230、揚聲器2236、麥克風2238、無線天線2242及電源2244在晶片上系統2222外部。然而，每一者可耦接至晶片上系統2222之一組件，諸如，介面或控制器。
熟習此項技術者將進一步瞭解，結合本文中所揭示之實施例而描述之各種說明性邏輯區塊、組態、模組、電路及演算法步驟可實施為電子硬體、電腦軟體或兩者之組合。為了清晰地說明硬體與軟體之此可互換性，各種說明性組件、區塊、組態、模組、電路及步驟已在上文大體按其功能性加以了描述。將此功能性實施為硬體還是軟體視特定應用及強加於整個系統之設計約束而定。熟習此項技術者可針對每一特定應用以變化的方式實施所描述之功能性，但是此等實施決策不應被解釋為會導致脫離本揭示案之範疇。
結合本文中所揭示之實施例而描述之方法或演算法的步驟可直接體現於硬體中、由處理器執行之軟體模組中或兩者之組合中。軟體模組可駐留於隨機存取記憶體(RAM)、快閃記憶體、唯讀記憶體(ROM)、可程式化唯讀記憶體(PROM)、可抹除可程式化唯讀記憶體(EPROM)、電子可抹除可程式化唯讀記憶體(EEPROM)、暫存器、硬碟、抽取式碟片、緊密光碟唯讀記憶體(CD-ROM)或此項技術中已知之任何其他形式的儲存媒體中。將一例示性儲存媒體耦接至處理器，使得處理器可自儲存媒體讀取資訊及將資訊寫入至儲存媒體。在替代例中，儲存媒體可與處理器成一體式。處理器及儲存媒體可駐留於特殊應用積體電路(ASIC)中。ASIC可駐留於計算裝置或使用者終端機中。在替代例中，處理器及儲存媒體可作為離散組件駐留於一計算裝置或使用者終端機中。
提供所揭示之實施例的先前描述，以使任何熟習此項技術者能夠進行或使用所揭示之實施例。對於熟習此項技術者而言，對此等實施例之各種修改將為顯而易見的，且在不脫離本揭示案之精神或範疇的情況下，本文中界定之一般性原理可適用於其他實施例。因此，本揭示案並不欲限於本文中所展示之實施例，而是應符合與如由下列申請專利範圍界定之原理及新穎特徵相一致之最廣泛的可能範疇。
100．．．記憶體
102．．．參考電路
104．．．感測放大器部分
106．．．記憶體單元部分
110．．．第一參考路徑
112．．．p通道金屬氧化物半導體(PMOS)場效電晶體負載/PMOS負載/PMOS負載裝置/PMOS電晶體
114．．．箝位電晶體
116．．．電阻R0/記憶體元件
118．．．存取電晶體
120．．．第二參考路徑
122．．．PMOS負載/PMOS負載裝置/PMOS電晶體
124．．．箝位電晶體
126．．．電阻R1/記憶體元件
128．．．存取電晶體
130．．．位元零資料路徑
132．．．PMOS負載/PMOS負載裝置/PMOS電晶體
134．．．箝位電晶體
136．．．電阻R0/記憶體元件
138．．．存取電晶體
140．．．位元一資料路徑
142．．．PMOS負載/PMOS負載裝置/PMOS電晶體
144．．．箝位電晶體/信號Vclamp
146．．．電阻R1/記憶體元件
148．．．存取電晶體
160．．．參考節點(out_ref)/out_ref節點
162．．．參考節點(out_data0)/out_data0節點
164．．．參考節點(out_data1)/out_data1節點
170．．．反覆方法
200．．．系統
202．．．裝置
204．．．處理器
206．．．記憶體
208．．．自動化設計工具指令
210．．．參數反覆指令
212．．．電路模擬指令
214．．．參數值
216．．．電路布局
218．．．資料檔案
230．．．輸入裝置
240．．．顯示器
300．．．圖
302．．．第一曲線
304．．．第二曲線
400．．．圖
402．．．第一線
404．．．第二線
500．．．圖
502．．．第一曲線
504．．．第二曲線
600．．．圖
602．．．第一曲線
604．．．第二曲線
700．．．圖
702．．．第一曲線
704．．．第二曲線
800．．．圖/負載部分
812．．．第一PMOS電晶體
822．．．第二PMOS電晶體
860．．．參考(out_ref)節點/out_ref節點
902．．．曲線
904．．．曲線
1002．．．第一曲線
1004．．．第二曲線
1006．．．第三曲線
1008．．．第四曲線
1010．．．交點
1100．．．圖/負載部分
1112．．．第一PMOS電晶體
1122．．．第二PMOS電晶體
1162．．．資料輸出(out_data0)節點/out_data0節點
1164．．．資料輸出(out_data1)節點/out_data1節點
1202．．．曲線
1204．．．曲線
1302．．．第一曲線
1304．．．第二曲線
1306．．．第三曲線
1310．．．第一交點
1320．．．第二交點
1402．．．第一曲線
1404．．．第二曲線
1406．．．第三曲線
1408．．．第四曲線
1410．．．第一交點
1420．．．第二交點
1430．．．第三交點
1500．．．圖
1502．．．第一曲線
1504．．．第二曲線
1520．．．第一組負載線
1522．．．第一組負載線
1540．．．第二組負載線
1542．．．第二組負載線
1550．．．交點
1552．．．交點
1554．．．交點
1600．．．圖
1602．．．第一曲線
1604．．．第二曲線
1640．．．負載線
1642．．．負載線
1650．．．交點
1652．．．交點
1654．．．交點
1700．．．圖
1702．．．第一曲線
1704．．．第二曲線
1740．．．負載線
1742．．．負載線
1750．．．區域
1800．．．圖
1900．．．圖
2000．．．流程圖
2100．．．圖
2200．．．方塊圖/裝置
2210．．．數位信號處理器(DSP)
2226．．．顯示器控制器
2228．．．顯示器
2230．．．輸入裝置
2232．．．記憶體
2234．．．編碼器/解碼器(CODEC)
2236．．．揚聲器
2238．．．麥克風
2240．．．無線控制器
2242．．．無線天線
2244．．．電源
2264．．．具有藉由反覆方法判定之參數的電阻式記憶體電路
BL_data1．．．節點
I_top．．．電流
I0．．．第一電流
I1．．．第二電流
Iref．．．電流
Iref0．．．第一參考電流
Iref1．．．第二參考電流
Vclamp．．．閘極電壓/信號
VG ．．．閘極電壓
Vout ．．．電壓
VSD ．．．源極至汲極電壓
out_data0．．．參考節點
out_data1．．．參考節點
out_ref．．．參考節點
Vdd．．．電源
Vout_data0 out_data0．．．節點處之電壓
Vout_data1 out_data1．．．節點處之電壓
Vout_ref out_ref．．．節點處之電壓
VWL ．．．共同信號
ΔI．．．飽和區域電流差
ΔI0．．．電流差
ΔI1．．．電流差
ΔV．．．信號裕度
ΔV0 ．．．電壓差/信號裕度
ΔV1 ．．．電壓差/信號裕度
圖1為一電阻式記憶體之一特定說明性實施例之電路圖；
圖2為判定一記憶體(諸如，圖1之記憶體)之電阻式記憶體電路參數的一系統之特定說明性實施例之方塊圖；
圖3為一電阻式記憶體之箝位裝置的電流-電壓特徵之一特定說明性實施例之圖；
圖4為一組合電阻及存取電晶體的電流-電壓特徵之一特定說明性實施例之圖；
圖5為串聯耦接至圖4之電阻式記憶體元件的圖3之箝位裝置的電流-電壓特徵之一特定說明性實施例之圖；
圖6為具有箝位裝置之變化的閘極電壓之一電阻式記憶體的特徵之一特定說明性實施例之圖；
圖7為具有箝位裝置之變化的大小之一電阻式記憶體的特徵之一特定說明性實施例之圖；
圖8為與電阻式記憶體裝置之一參考單元相關聯的一電路之負載部分之一特定說明性實施例之電路圖；
圖9包括與電阻式記憶體裝置之一參考單元相關聯的一電路之負載裝置部分的電流-電壓特徵之一特定說明性實施例之圖(圖9(a)及圖9(b))；
圖10為圖1中描繪之參考電路的負載線特徵之一特定說明性實施例之圖；
圖11為與電阻式記憶體裝置之一資料單元相關聯的一電路之負載部分之一特定說明性實施例之圖；
圖12包括與電阻式記憶體裝置之一資料單元相關聯的一電路之負載裝置部分的電流-電壓特徵之一特定說明性實施例之圖(圖12(a)及圖12(b))；
圖13為圖1中描繪之資料路徑的負載線特徵之一特定說明性實施例之圖；
圖14為以圖形方式描繪與圖10及圖13中描繪之負載線特徵相關聯的操作參數值之一特定說明性實施例之圖；
圖15為圖1中描繪之記憶體的特徵之一第一特定說明性實施例之圖；
圖16為圖1中描繪之記憶體的特徵之一第二特定說明性實施例之圖；
圖17為具有一超過一臨限值之電流之一電阻式記憶體的特徵之一特定說明性實施例之圖；
圖18為具有箝位裝置之減小之閘極電壓的圖17之電阻式記憶體裝置之一特定說明性實施例之圖；
圖19為具有箝位裝置之減小之大小的圖17之電阻式記憶體裝置之一特定說明性實施例之圖；
圖20為判定電阻式記憶體電路之一組參數的方法之一第一特定實施例之流程圖；
圖21為判定電阻式記憶體電路之一組參數的方法之一第二特定實施例之流程圖；及
圖22為包括具有藉由反覆方法判定之參數之電阻式記憶體電路的一電子裝置之一特定說明性實施例之方塊圖。
100．．．記憶體
102．．．參考電路
104．．．感測放大器部分
106．．．記憶體單元部分
110．．．第一參考路徑
112．．．p通道金屬氧化物半導體(PMOS)場效電晶體負載/PMOS負載/PMOS負載裝置/PMOS電晶體
114．．．箝位電晶體
116．．．電阻R0/記憶體元件
118．．．存取電晶體
120．．．第二參考路徑
122．．．PMOS負載/PMOS負載裝置/PMOS電晶體
124．．．箝位電晶體
126．．．電阻R1/記憶體元件
128．．．存取電晶體
130．．．位元零資料路徑
132．．．PMOS負載/PMOS負載裝置/PMOS電晶體
134．．．箝位電晶體
136．．．電阻R0/記憶體元件
138．．．存取電晶體
140．．．位元一資料路徑
142．．．PMOS負載/PMOS負載裝置/PMOS電晶體
144．．．箝位電晶體/信號Vclamp
146．．．電阻R1/記憶體元件
148．．．存取電晶體
160．．．參考節點(out_ref)/out_ref節點
162．．．參考節點(out_data0)/out_data0節點
164．．．參考節點(out_data1)/out_data1節點
170．．．反覆方法
BL_data1．．．節點
I0．．．第一電流
I1．．．第二電流
Iref．．．電流
Iref0．．．第一參考電流
Iref1．．．第二參考電流
out_data0．．．參考節點
out_data1．．．參考節點
out_ref．．．參考節點
Vclamp．．．閘極電壓/信號
Vdd．．．電源
VWL ．．．共同信號

Claims (22)

  1. 一種判定一電阻式記憶體電路之一組參數之處理器實施方法，該方法包含：基於該電阻式記憶體電路之一第一設計約束接收一選擇一第一參數；基於該電阻式記憶體電路之一第二設計約束接收一選擇一第二參數；及執行一反覆方法以藉由選擇性地指派且調整該電阻式記憶體電路之一感測放大器部分之至少一電路參數之一物理特性以達成一所欲之感測放大器裕度值而不改變該第一參數或該第二參數來調整該至少一電路參數，其中該至少一電路參數包括在該感測放大器部分內的一參考電路之一箝位電晶體之一閘極電壓。
  2. 如請求項1之方法，其中該電阻式記憶體電路包括一磁電阻隨機存取記憶體(MRAM)、一相變隨機存取記憶體(PRAM)或一旋轉扭矩轉移MRAM(STT-MRAM)。
  3. 如請求項1之方法，其中該所欲之感測放大器裕度值為一在給定該第一及該第二設計約束之情況下大體上最大的放大器信號裕度。
  4. 如請求項1之方法，其中執行該反覆方法包括調整該物理特性以增加一感測放大器裕度。
  5. 如請求項1之方法，其中該至少一電路參數包括經耦接以作為至該參考電路之一參考電阻或該參考電路之一負載操作的一負載電晶體之一寬度。
  6. 如請求項1之方法，其中該箝位電晶體在一飽和模式下操作，且在該電阻式記憶體電路之一磁穿隧接面(MTJ)元件之一資料讀取路徑中提供一可變電阻。
  7. 如請求項6之方法，其中該參考電路包括一耦接至該箝位電晶體之p通道金屬氧化物半導體(PMOS)場效電晶體負載，其中該MTJ元件耦接至該箝位電晶體，且進一步耦接至一寫入線電晶體，且其中該電阻式記憶體電路進一步包括一具有一第二PMOS負載、一第二箝位電晶體、一第二MTJ元件及一第二寫入線電晶體之資料單元。
  8. 如請求項1之方法，其中該電阻式記憶體電路包括一旋轉扭矩轉移磁電阻隨機存取記憶體(STT-MRAM)且其中該第一設計約束包括在一位元零狀態下的該STT-MRAM之一磁穿隧接面(MTJ)之一電阻。
  9. 如請求項8之方法，其中該第二設計約束包括該感測放大器部分之一參考電路之一箝位電晶體之一寬度。
  10. 一種判定一組參數之處理器實施方法，該方法包含：基於一旋轉扭矩轉移磁電阻隨機存取記憶體(STT-MRAM)之一第一設計約束選擇一第一參數；基於該STT-MRAM之一第二設計約束選擇一第二參數；及執行一反覆方法以藉由選擇性地調整該STT-MRAM之一感測放大器部分之至少一電路參數之一物理特性以達成一所欲之感測放大器裕度值但不改變該第一參數或該 第二參數來調整該至少一電路參數。
  11. 如請求項10之方法，其中該第二設計約束包括在一位元零狀態下的該STT-MRAM之一磁穿隧接面(MTJ)之一電阻。
  12. 如請求項11之方法，其中該箝位電晶體之該寬度經選擇為滿足該STT-MRAM之一間距限制的一大體上最大寬度。
  13. 如請求項11之方法，其中該MTJ之該電阻為一製程參數，其中一信號裕度隨著該箝位電晶體之該寬度之一增加而增加及飽和，且其中該箝位電晶體之該寬度基於該信號裕度及一面積限制而經選擇。
  14. 如請求項11之方法，其中執行該反覆方法包括：判定該箝位電晶體之一閘極電壓之一值及導致一大體上最大感測放大器裕度的一負載電晶體之一寬度；及將該MTJ之一位元一狀態電流與一電流臨限值比較。
  15. 如請求項14之方法，其中執行該反覆方法進一步包括：當該MTJ之該位元一狀態電流超過該電流臨限值時，反覆地減小該箝位電晶體之該閘極電壓且判定在給定該閘極電壓之情況下導致一大體上最大感測放大器裕度的該負載電晶體之該寬度。
  16. 如請求項15之方法，其中該反覆方法之至少一部分由一自動化設計工具執行，且其中在執行該反覆方法前，對該物理特性指派一初始值。
  17. 一種具有處理器指令之非暫態處理器可讀媒體，該等處 理器指令可執行以使一處理器進行以下操作：基於一電阻式記憶體電路之一第一設計約束接收一第一參數之一第一輸入；基於該電阻式記憶體電路之一第二設計約束接收一第二參數之一第二輸入；執行一反覆方法以藉由選擇性地調整該電阻式記憶體電路之一感測放大器部分之至少一電路參數之一物理特性以達成一所欲之感測放大器裕度值而不改變該第一參數或該第二參數來調整該至少一電路參數，其中該第一設計約束包括該感測放大器部分之一參考電路之一箝位電晶體之一寬度；及在於給定該第一及該第二設計約束之情況下達成該所欲之感測放大器裕度後儲存一與該物理特性相關聯之值。
  18. 如請求項17之非暫態處理器可讀媒體，其中該等處理器可執行指令進一步可執行以：判定在給定該第一參數及該第二參數之情況下導致一大體上最大感測放大器裕度值的該感測放大器部分之一箝位電晶體之一閘極電壓之一初始值及該感測放大器部分之一負載電晶體之一寬度之一初始值。
  19. 如請求項18之非暫態處理器可讀媒體，其中選擇性地調整該物理特性進一步包括：使用該閘極電壓之該初始值及該負載電晶體之該寬度之該初始值判定該感測放大器部分之一電流；及 將該感測放大器部分之該電流與一電流臨限值比較。
  20. 如請求項19之非暫態處理器可讀媒體，其中選擇性地調整該物理特性進一步包括：當該電流超過該電流臨限值時，判定一減小之閘極電壓；判定在給定該第一參數、該第二參數及該減小之閘極電壓的情況下導致一大體上最大感測放大器裕度值的該負載電晶體之一第二寬度；及使用該減小之閘極電壓及該負載電晶體之該第二寬度判定該感測放大器部分之一經修改的電流。
  21. 如請求項17之非暫態處理器可讀媒體，其中該等處理器指令進一步可執行以使一處理器輸出一表示具有該所欲之感測放大器裕度的該電阻式記憶體電路之一電路設計之資料檔案。
  22. 如請求項17之非暫態處理器可讀媒體，其中該等處理器指令與一電腦輔助設計工具相容。
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