BRPI0911540B1

BRPI0911540B1 - método implementado por computador para determinar uma tensão de portão de um transistor fixador

Info

Publication number: BRPI0911540B1
Application number: BRPI0911540-4A
Authority: BR
Inventors: Ji-Su Kim; Jee-Hwan Song; Seung H. Kang; Sei Seung Yoon; Seong-Ook Jung
Original assignee: Qualcomm Incorporated
Priority date: 2008-04-22
Filing date: 2009-03-31
Publication date: 2021-03-09
Also published as: TWI408685B; CN102132276B; CA2720058A1; US20090265678A1; CA2720058C; WO2009131804A2; BRPI0911540A2; MX2010011624A; RU2465641C2; JP2011521390A; JP5341177B2; RU2010147419A; KR20110000753A; CN102132276A; US8161430B2; EP2297657A1; KR101171595B1; TW201003656A

Abstract

SISTEMA E MÉTODO DE AJUSTE DE PARAMÊTRO DE CIRCUITO DE MEMÓRIA COM BASE EM RESISTÊNCIA São descritos sistemas e métodos de ajuste de parâmetro de circuito de memória com base em resistência. Em uma modalidade particular um método para determinar um conjunto de parâmetros de um circuito de memória com base em resistência inclui selecionar um primeiro parâmetro com base em uma primeira restrição de projeto predeterminada do circuito de memória com base em resistência e selecionar um segundo parâmetro com base em uma segunda restrição de projeto determinada do circuito de memória com base em resistência. O método inclui adicionalmente realizar uma metodologia iterativa para ajustar pelo menos um parâmetro de circuito de uma porção de amplificador de sentido do circuito de memória com base em resistência por atribuição e ajuste seletivos de uma propriedade física do pelo menos um parâmetro de circuito para obter um valor de margem de amplificador de sentido desejado sem alterar o primeiro parâmetro ou o segundo parâmetro.

Description

I. Campo

[001] A presente descrição refere-se geralmente a um sistema e método de ajustar os parâmetros de circuito de memória baseados em resistência.

II. Descrição da Técnica Relacionada

[002] Os avanços na tecnologia resultaram em dispositivos de computação pessoal menores e mais poderosos. Por exemplo, atualmente existem uma variedade de dispositivos portáteis de computação pessoal, incluindo dispositivos de computação sem fio, tais como telefones portáteis sem fio, assistentes digitais pessoais (PDAs) e dispositivos de paginação que são pequenos, leves e de fácil execução pelos usuários. Mais especificamente, telefones sem fio portáteis, tais como telefones celulares e telefones IP, podem comunicar pacotes de dados e voz através de redes sem fio. Além disso, muitos desses telefones sem fio incluem outros tipos de dispositivos que são incorporados aqui. Por exemplo, um telefone sem fio também pode incluir uma câmara fotográfica digital, uma câmera de vídeo digital, um gravador digital e um reprodutor de arquivos de áudio. Além disso, tais telefones sem fio podem processar instruções executáveis, inclusive softwares aplicativos, tais como um aplicativo de navegação na web, que pode ser usado para acessar a Internet. No entanto, o consumo de energia de tais dispositivos portáteis podem esgotar rapidamente uma bateria e diminuir a experiência do usuário.

[003] Reduzir o consumo de energia tem levado a menores tamanhos de recurso de conjunto de circuitos e tensões de operação dentro de tais dispositivos portáteis. Redução do tamanho da característica e das tensões de operação, reduzindo consumo de energia, também aumenta a sensibilidade ao ruído e às variações do processo de produção. Essa maior sensibilidade ao ruído e às variações de processo pode ser difícil de superar ao projetar dispositivos de memória que usam amplificadores de sentido.

III. Sumário

[004] A pesquisa conduzida pelo professor Seong-Ook Jung Jisu Kim e Jee-Hwan Song of Yonsei University, em conjunto com Seung H. Kang e Sei Seung Yoon de Qualcomm Inc., resultou em novos sistemas e métodos de ajuste de parâmetro de memória de circuito baseado em resistência.

[005] Em uma modalidade particular, um método para determinar um conjunto de parâmetros de um circuito de memória com base em resistência é divulgado. O método inclui selecionar um primeiro parâmetro com base em uma primeira restrição de projeto predeterminada do circuito de memória com base em resistência e selecionar um segundo parâmetro com base em uma segunda restrição de projeto predeterminada do circuito de memória com base em resistência. O método adicionalmente inclui a realização de uma metodologia iterativa para ajustar pelo menos um parâmetro de circuito de uma porção de amplificador de sentido do circuito de memória com base em resistência seletivamente atribuindo e ajustando uma propriedade física do pelo menos um parâmetro de circuito para alcançar um valor de margem de amplificador de sentido desejado sem alterar o primeiro parâmetro ou o segundo parâmetro.

[006] Em uma outra modalidade particular, um método para determinar um conjunto de parâmetros é divulgado. O método inclui selecionar um primeiro parâmetro com base em uma primeira restrição de projeto predeterminada de memória de acesso aleatório magnorresistiva de transferência de torque por rotação de spin (STT-MRAM) e selecionar um segundo parâmetro com base em uma segunda restrição de projeto predeterminada da STT- MRAM. O método adicionalmente inclui a realização de uma metodologia iterativa para ajustar pelo menos um parâmetro de circuito de uma porção de amplificador de sentido da STT-MRAM seletivamente ajustando uma propriedade física do pelo menos um parâmetro de circuito para alcançar um valor de margem de amplificador de sentido desejado, mas sem alterar o primeiro parâmetro ou o segundo parâmetro.

[007] Em outra modalidade particular um meio legível por computador armazenando instruções de processador é divulgado. As instruções de processador são executáveis para fazer com que um processador receba uma primeira entrada de um primeiro parâmetro com base em uma primeira restrição de projeto predeterminada de circuito de memória com base em resistência. As instruções de processador são também executáveis para fazer com que o processador receba uma segunda entrada de um segundo parâmetro com base em uma segunda restrição de projeto predeterminada do circuito de memória com base em resistência. As instruções de processador são adicionalmente executáveis para fazer com que o processador execute uma metodologia iterativa para ajustar pelo menos um parâmetro de circuito de uma porção de amplificador de sentido do circuito de memória com base em resistência seletivamente ajustando uma propriedade física do pelo menos um parâmetro de circuito para alcançar um valor de margem de amplificador de sentido desejado sem alterar o primeiro parâmetro ou o segundo parâmetro. As instruções de processador são também executáveis para fazer com que o processador armazene um valor associado à propriedade física após o valor de margem de amplificador de sentido desejado ser alcançado devido às primeira e segunda restrições de projeto predeterminadas.

[008] Uma vantagem particular fornecida por modalidades divulgadas é que os parâmetros de circuito podem ser determinados para alcançar uma margem de amplificador de sentido desejado em um circuito de memória com base em resistência tendo outras restrições de projeto. Parâmetros de circuito podem ser ajustados de forma iterativa com base nas características físicas do dispositivo e do circuito para eficientemente melhorar as margens de amplificador de sentido.

[009] Outros aspectos, vantagens e características da presente descrição se tornarão aparentes após a revisão de todo o pedido, incluindo as seguintes seções: Breve descrição dos desenhos, descrição detalhada, e reivindicações.

IV. Breve Descrição dos Desenhos

[0010] A figura 1 é um diagrama de circuito de uma modalidade ilustrativa particular de uma memória com base em resistência;

[0011] A figura 2 é um diagrama de blocos de modalidade ilustrativa particular de um sistema para determinar a parâmetros de circuito de memória com base em resistência de uma memória, tal como a memória da FIG. 1;

[0012] A figura 3 é um diagrama de uma modalidade ilustrativa particular de características deo corrente-tensão de um dispositivo de fixação de uma memória com base em resistência;

[0013] A figura 4 é um diagrama de uma modalidade ilustrativa particular de características de corrente-tensão de uma resistência combinada e transistor de acesso;

[0014] A figura 5 é um diagrama de uma modalidade ilustrativa particular de características de corrente-tensão do dispositivo de fixação da FIG. 3 acoplado em série ao elemento de memória com base em resistência da FIG. 4;

[0015] A figura 6 é um diagrama de uma modalidade ilustrativa particular de características de uma memória com base em resistência com uma tensão de porta de variação de um dispositivo de fixação;

[0016] A figura 7 é um diagrama de uma modalidade ilustrativa particular de características de uma memória com base em resistência com um tamanho de variação de um dispositivo de fixação;

[0017] A figura 8 é um diagrama de circuito de uma modalidade ilustrativa particular de uma porção de carga de um circuito associado com uma célula de referência de um dispositivo de memória com base em resistência;

[0018] A figura 9 inclui diagramas de uma modalidade ilustrativa particular de características de corrente-tensão de uma porção de dispositivo de carga de um circuito associado com uma célula de referência de um dispositivo de memória com base em resistência;

[0019] A figura 10 é um diagrama de uma modalidade ilustrativa particular de uma característica de linha de carga do circuito de referência representado na FIG. 1;

[0020] A figura 11 é um diagrama de uma modalidade ilustrativa particular de uma porção de carga de um circuito associado a uma célula de dados de um dispositivo de memória com base em resistência;

[0021] A figura 12 inclui diagramas de uma modalidade ilustrativa particular de características de corrente-tensão de uma porção de dispositivo de carga de um circuito associado a uma célula de dados de um dispositivo de memória com base em resistência;

[0022] A figura 13 é um diagrama de uma modalidade ilustrativa particular de característica de linha de carga de percursos de dados descrito na FIG. 1;

[0023] A figura 14 é um diagrama representando graficamente uma modalidade ilustrativa particular de valores de parâmetros operacionais associados com características de carga de linha representada na FIG. 10 e FIG. 13;

[0024] A figura 15 é um diagrama de uma primeira modalidade ilustrativa particular de características da memória descrita na FIG. 1;

[0025] A figura 16 é um diagrama de uma segunda modalidade ilustrativa particular de características da memória descrita na FIG. 1;

[0026] A figura 17 é um diagrama de uma modalidade ilustrativa particular de características de um dispositivo de memória com base em resistência tendo uma corrente superior a um valor limite;

[0027] A figura 18 é um diagrama de uma modalidade ilustrativa particular do dispositivo de memória com base em resistência da FIG. 17 com uma tensão de porta reduzida de um dispositivo de fixação;

[0028] A figura 19 é um diagrama de uma modalidade ilustrativa particular do dispositivo de memória com base em resistência da FIG. 17 com um tamanho reduzido de um dispositivo de fixação;

[0029] A figura 20 é um fluxograma de uma primeira modalidade específica de um método de determinar um conjunto de parâmetros de um circuito de memória com base em resistência;

[0030] A figura 21 é um fluxograma de uma segunda modalidade específica de um método de determinar um conjunto de parâmetros de um circuito de memória com base em resistência e

[0031] A figura 22 é um diagrama de blocos de uma modalidade ilustrativa particular de um dispositivo eletrônico incluindo um circuito de memória com base em resistência que tem parâmetros determinados por uma metodologia iterativa.

V. Descrição Detalhada

[0032] Referindo-se a FIG. 1, uma modalidade ilustrativa particular de uma memória com base em resistência é descrita e geralmente projetado 100. A memória 100 inclui um circuito de referência 102 tendo um primeiro percurso de referência 110 e um segundo percurso de referência 120. A memória 100 também inclui um percurso de dados de bit zero representativo 130 e um percurso de dados de bit um representativo 140. Os percursos de referência 110 e 120 e os percursos de dados 130 e 140 são geralmente projetados como tendo uma porção de amplificador de sentido 104 que fornece elementos de carga para uma porção de célula de memória 106 para gerar um sinal de saída para a comparação de um segundo amplificador de sentido (não mostrado). Em uma modalidade particular, a memória 100 é uma memória de acesso aleatório magnetorresistiva (MRAM), uma memória de acesso aleatório de mudança de chave (PRAM), ou uma MRAM de transferência de torque por rotação de spin (STT-MRAM).

[0033] O primeiro percurso de referência 110 inclui um dispositivo de carga, tal como uma carga de transistor de efeito em campo de semicondutor de óxido de metal de canal-p (PMOS) 112. A carga PMOS 112 é acoplada a um nó de referência (out-ref) 160, que por sua vez é acoplado a um transistor fixador (clamp) 114. A resistência R0 116 que corresponde a um estado "zero" lógico de um elemento de memória com base em resistência é acoplada ao transistor fixador 114. Um elemento de memória com base em resistência é um dispositivo tendo uma primeira resistência que corresponde a um valor “um” lógico e uma segunda resistência que corresponde a um valor “zero” lógico, tal como um dispositivo de junção de túnel magnética (MTJ) ou uma célula de memória PRAM como exemplos não limitantes, ilustrativos. Um transistor de acesso 118 é acoplado à resistência R0 116.

[0034] O segundo percurso de referência 120 inclui um dispositivo de carga, como uma carga PMOS 122. A carga PMOS 122 é acoplada ao nó de referência (out_ref) 160, que por sua vez é acoplado a um transistor fixador 124. A resistência R1 126 corresponde a um estado lógico "um" de um elemento de memória com base em resistência é acoplado ao transistor fixador 124. Um transistor de acesso 128 é acoplado à resistência R1 126.

[0035] O percurso de dados de bit zero representativo 130 inclui um dispositivo de carga, tal como uma carga PMOS 132. A carga PMOS 132 é acoplada a um nó de referência (out_data0) 162, que por sua vez é acoplado a um transistor fixador 134. Um elemento de memória com base em resistência tendo um estado de lógica "zero" é representado como uma resistência R0 136, que é acoplada ao transmistor de fixação 134. Um transistor de acesso 138 é acoplado à resistência R0 136.

[0036] O percurso de dados de bit um representativo 140 inclui um dispositivo de carga, como uma carga PMOS 142. A carga PMOS 142 é acoplada a um nó de referência (out_data1) 164, que por sua vez é acoplado a um transistor fixador 144. Um elemento de memória com base em resistência tendo um estado de lógica "um" é representado como uma resistência R1 146, que é acoplada ao transmistor de fixação 144. Um transistor de acesso 148 é acoplado à resistência R1 146.

[0037] Geralmente, os componentes correspondentes de cada um dos percursos 110, 120, 130, 140 podem ter configurações similares e podem funcionar de forma semelhante. Cada um dos transistores de fixadores 114, 124, 134 e 144 funcionam para limitar a corrente e tensão através dos respectivos percursos 110, 120, 130 e 140 com base em um sinal Vfixador 144. Vfixador 144 representa uma tensão de porta comum que permite que os transistores de fixadores 114, 124, 134 e 144 funcionem como transistores de fixadores. Cada um dos transistores de acesso 118, 128, 138 e 148 seletivamente permite o fluxo de corrente através dos respectivos percursos 110, 120, 130 e 140 com base em um sinal comum VWL que representa uma tensão de porta comum para os transistores de acesso 118, 128, 138, e 148. Cada um dos dispositivos de carga PMOS 112, 122, 132 e 142 tem um terminal de porta que é acoplado ao nó out_ref 160.

[0038] Em uma modalidade particular, um margem de sinal ΔV, tal como uma margem de amplificador de sentido, corresponde a uma diferença entre a tensão no nó out_data1 164 e uma tensão no nó out_ref 160 (ΔV1), ou uma diferença entre uma tensão no nó out_ref 160 e uma tensão no nó out_data0 162 (ΔV0), o que for menor. A margem de sinal pode ser melhorada através do aumento da diferença entre a tensão no nó out_data1 164 e a tensão no nó out_data0 162. Um método iterativo 170 para determinar um valor para Vfixador e uma largura das cargas PMOS 112, 122, 132 e 142 com base em uma ou mais restrições de projeto pode permitir que um projetoer da memória de 100 ajuste os parâmetros de circuito de uma forma que satisfaça as restrições de projeto, permitindo simultaneamente que a margem de sinal ΔV se aproxime fisicamente de um valor máximo devido às restrições de projeto.

[0039] Referindo-se a FIG. 2, um diagrama de blocos de modalidade ilustrativa particular de um sistema para determinar parâmetros de circuito de memória com base em resistência é apresentado e, geralmente projetado 200. Em uma modalidade particular, o sistema 200 pode ser configurado para executar o método iterativo 170 descrito na FIG. 1. O sistema 200 inclui um dispositivo 202 com pelo menos um processador 204 e uma memória 206 que é acessível ao processador 204. A memória 206 inclui meios que podem ser lidos pelo processador 204 e que armazenam os dados e programas que são executáveis pelo processador 204, incluindo as instruções de ferramentas de projeto automatizadas 208, instruções de iteração de parâmetro 210, instruções de simulação de circuito 212 e um arquivo de dados 218 que inclui os valores de parâmetros 214 e um layout do circuito 216. Um dispositivo de entrada 230 e um display 240 são acoplados ao dispositivo 202. Em uma modalidade particular, o dispositivo de entrada 230 pode incluir um teclado, um dispositivo apontador, uma tela sensível ao toque, uma interface de voz, um outro dispositivo para receber a entrada do usuário, ou qualquer combinação destes.

[0040] Em uma modalidade particular, as instruções de ferramentas de projeto automatizadas 208 são executáveis pelo processador 204 para permitir que um usuário projete um circuito através do dispositivo de entrada 230 e display 240, e armazene dados associados com elementos e conexões do circuito como o layout do circuito 216. Um ou mais dispositivos ou parâmetros de circuito associados com o circuito podem ser armazenados como valores de parâmetro 214. As instruções de simulação de circuito 212 podem ser executáveis pelo processador 204 para ler arquivo de dados de dados 218 e executar uma ou mais simulações para modelar o comportamento do circuito. As instruções de iteração de parâmetro 210 podem ser executáveis pelo processador 204 para fazer com que o processador 204 realize ajustes iterativos de parâmetros de um ou mais circuitos, tal como um circuito de memória 100 descrito na FIG. 1, juntamente com as instruções de simulação de circuito 212.

[0041] Em uma modalidade ilustrativa, as instruções de iteração de parâmetro 210 são executáveis pelo processador 204 para receber uma primeira entrada de um primeiro parâmetro com base em uma primeira restrição de projeto predeterminada de circuito de memória com base em resistência. As instruções de iteração de parâmetro 210 são executáveis pelo processador 204 para receber uma segunda entrada de um segundo parâmetro com base em uma segunda restrição de projeto predeterminada dos circuitos de memória com base em resistência. Por exemplo, os primeiro e segundo parâmetros podem incluir um parâmetro de processo, tal como um valor de resistência associado a um ou mais dos elementos de memória 116, 126, 136 e 146, ou um parâmetro de dispositivo, tal como a largura dos transistores de fixadores 114, 124, 134 e 144, largura dos transistores de acesso 118, 128, 138 e 148, uma tensão de porta Vfixador aplicada aos transistores de fixadores 114, 124, 134 e 144, e uma largura das cargas PMOS 112 , 122, 132 e 142, descritas na FIG. 1. Exemplos de restrições de projeto predeterminadas incluem uma valor de resistência lógica "zero" de uma dispositivo de junção de túnel magnética (MTJ) para aumentar substancialmente a margem de sinal, uma limitação de corrente de leitura de um dispositivo MTJ em um estado de bit “um” para proibir a gravação deturpada da leitura onde uma operação de leitura grava um valor para o dispositivo MTJ, um Tensão de linha de bit máxima na porção de células de memória, tal como no nó BL_data1 da FIG. 1, para manter um valor razoável de uma relação de resistência magnética (RM) de um dispositivo MTJ, e um tamanho de transistor máximo de um porção de amplificador de sentido que satisfaz um sistema multiplexador de linha debit para entrada / saída.

[0042] As instruções de interação de parâmetro 210 podem também ser executáveis pelo processador 204 para realizar uma metodologia iterativa para ajustar pelo menos um parâmetro de circuito de uma porção de amplificador de sentido do circuito de memória com base em resistência seletivamente ajustando uma propriedade física do pelo menos um parâmetro de circuito para obter um valor de margem de amplificador de sentido desejado sem mudar o primeiro parâmetro ou o segundo parâmetro. Por exemplo, a metodologia iterativa pode começar com a determinação de um valor inicial de uma tensão de porta de um transistor fixador da porção de amplificador de sentido, tal como Vfixador da FIG. 1, e um valor inicial de uma largura de um transistor de carga da porção de amplificador de sentido, tal como a largura das cargas PMOS 112, 122, 132 e 142 da FIG. 1, que juntos resultam em um valor de margem de amplificador de sentido substancialmente máximo dado o primeiro parâmetro e o segundo parâmetro. Uma corrente da porção de amplificador de sentido pode ser determinada usando o valor inicial da tensão de porta e o valor inicial da largura do transistor de carga, e a corrente da porção de amplificador de sentido pode ser comparada a um determinado limite de corrente. A tensão de linha de bit VBL na porção de célula de memória pode também ser determinada e comparada com um limite de tensão de linha de bit predeterminado (VBLmax).

[0043] Uma propriedade física, tal como uma tensão de porta ou uma largura de transistor de carga, pode ser seletivamente ajustada quando a corrente ultrapassa o limite de corrente ou a tensão de linha de bit excede o limite de tensão predeterminado determinando uma tensão de porta reduzida e determinando uma segunda largura do transistor de carga que resulta em um valor de margem de amplificador de sentido substancialmente máximo dado o primeiro parâmetro, o segundo parâmetro, e a tensão de porta reduzida. A corrente revisada da porção de amplificador de sentido também pode ser determinada usando a tensão de porta reduzida e a segunda largura do transistor de carga. Este processo pode ser repetido, reduzindo a tensão de porta e redeterminando a largura do transistor de carga, até que uma corrente através do circuito não exceda o limite e a tensão de linha de bit não exceda o limite de tensão de linha de bit predeterminado.

[0044] As instruções de interação de parâmetro 210 podem também ser executáveis pelo processador 204 para armazenar um valor associado à propriedade física após a margem de amplificador de sentido desejado ser alcançada devido as primeira e segunda restrições de projeto predeterminadas. Por exemplo, um ou mais valores associados com a propriedade física, tal como a largura das cargas PMOS 112, 122, 132 e 142, a tensão aplicada aos transistores de fixadores 114, 124, 134 e 144, outros valores associados propriedades físicas de elementos de circuito, ou qualquer combinação deles, podem ser armazenados com os valores de parâmetro 214. Como outro exemplo, o arquivo de dados 218 pode ser emitido para representar um projeto de circuito do circuito de memória com base em resistência tendo a margem de amplificador de sentido desejada.

[0045] Embora apresentadas como componentes separados, as instruções de ferramentas de projeto automatizadas 208, as instruções de iteração de parâmetro 210, as instruções de simulação de circuito 212, ou qualquer combinação delas, podem ser integradas em um único pacote de software ou em softwares aplicativos que são compatíveis para interoperar uns com os outros. Como um exemplo não limitante, ilustrativo, as instruções de ferramentas de projeto automatizadas 208 e as instruções de simulação de circuito 212 podem ser porções de uma ferramenta de projeto auxiliada por computador comercial (CAD), e as instruções de iteração de parâmetro 210 podem ser implementadas como scripts ou outras instruções compatíveis para ser usadas com a ferramenta de CAD comercial.

[0046] Referindo-se a FIG. 3, um diagrama de uma modalidade ilustrativa particular de características de corrente-tensão de um dispositivo de fixação de uma memória com base em resistência é descrito e geralmente projetado 300. O dispositivo de fixação pode ser um transistor fixador, tais como os transistores de fixadores 134 ou 144 descritos na FIG. 1. A primeira curva 302 representa uma corrente através do transistor fixador quando um elemento de memória com base em resistência está em um estado de lógica "zero", tal como uma corrente através de R0 136 ou R0 116, e uma segunda curva 304 representa uma corrente através do transistor fixador quando um elemento de memória com base em resistência está em um estado de lógica "um", tal como uma corrente através de R1 146 ou R1 126.

[0047] Em uma modalidade particular, um elemento de memória com base em resistência consiste em uma resistência e um transistor de acesso. O transistor de acesso pode ser modelado como uma resistência, Ron_accessTR, se o transistor de acesso opera na região linear. Assim, uma característica de transistor de acesso pode ser combinada com característica de resistência. Por exemplo, referindo-se a FIG. 4, um diagrama de uma modalidade ilustrativa particular de características de corrente-tensão de uma resistência combinada e transistor de acesso é representado e geralmente projetado 400. A primeira linha 402 representa uma corrente através do elemento de memória com base em resistência em um estado de lógica "zero", e uma segunda linha 404 representa uma corrente através do elemento de memória com base em resistência em um estado de lógica "um".

[0048] Referindo-se a FIG. 5, um diagrama de uma modalidade ilustrativa particular de características de corrente-tensão de um dispositivo de fixação tendo características descritas na FIG. 3 acoplado em série a um elemento da memória com base em resistência tendo características descritas na FIG. 4 é apresentado e, geralmente projetado 500. A primeira curva 502 representa uma corrente, tal como I0 ou Iref0 da FIG. 1, através do transistor fixador e a resistência elemento de memória baseada em um estado de lógica “zero”, sem a carga PMOS 132 ou 112 da FIG. 1. Uma segunda curva 504 representa uma corrente, tal como I1 ou Iref1 da fig.1, embora o transistor fixador e a elemento de memória com base em resistência em um estado de lógica “um”, sem a carga PMOS 142 ou 122 da FIG. 1. Tanto a primeira como a segunda curva 502 e 504 apresentam uma região íngreme linear com baixas tensões e uma região de saturação relativamente plana em tensões maiores.

[0049] Geralmente, em um sistema exibindo o comportamento descrito na FIG. 5, tal como a memória 100 da FIG. 1, um margem de sinal ΔV pode ser aumentada em (1) reduzindo a inclinação das primeira e segunda curvas 502 e 504 na região de saturação (2), aumentando a diferença entre a corrente representada pela primeira curva 502 e a corrente representada pela segunda curva 504 na região de saturação, e (3) aumentando o tamanho da região de saturação das primeira e segunda curvas 502 e 504.

[0050] A inclinação das primeira e segunda curvas 502 e 504 na região de saturação pode ser reduzida, diminuindo uma tensão porta-fonte ( ) do transistor fixador desde que . Usando o transistor fixador 144 da FIG. 1 como um exemplo ilustrativo,

onde VBL é uma tensão em um nó BL_data1 acoplado ao terminal fonte do transistor fixador 144 e à resistência R1 146, I é uma corrente através da resistência R1 146, RMTJ é a resistência R1 146, onde a dispositivo de memória baseada em resistência é um dispositivo de junção de túnel magnética (MTJ), e representa um a resistência do transistor de acesso 148. diminui aumentando RMTJ.

[0051] A inclinação das primeira e segunda curvas 502 e 504 na região de saturação também pode ser reduzida, diminuindo um tamanho (W) e uma tensão de porta (VG) do transistor fixador para aumentar a resistência de saída .

[0052] A diferença entre a corrente representada pela primeira curva 502 e a corrente representada pela segunda curva 504 na região de saturação (ΔI) pode ser aumentada ajustando um valor do elemento de memória (por exemplo, RMTJ) para ficar mais perto de um valor ideal . Uma diferença entre a corrente representada pela primeira curva 502 e a corrente representada pela segunda curva 504 na região de saturação pode ser aumentada, aumentando um tamanho (W) e uma tensão de porta (VG) do transistor fixador.

[0053] A região de saturação das primeira e segunda curvas 502 e 504 pode ser aumentada, diminuindo uma tensão de porta (VG) do transistor fixador e aumentando o tamanho (W) do transistor fixador para manter a corrente (I) inalterada:

[0054]

[0055] onde VG é uma tensão de porta do transistor fixador, Vt é uma tensão de limite do transistor fixador, e VD é uma tensão de dreno do transistor fixador.

[0056] Portanto, a margem de sinal ΔV pode ser ajustada pela variação de RMTJ, bem como a largura W e tensão de porta VG do transistor fixador. À medida que RMTJ aumenta , a margem de sinal ΔV também aumenta. No entanto, quando RMTJ aumenta além de um certo valor , uma resistência de saída do transistor fixador e um transistor de carga (tal como a carga PMOS 142 da FIG. 1) aumenta, mas a diferença de corrente de região de saturação ΔI diminui. Assim, a margem de sinal ΔV aumenta com RMTJ mas está saturada para RMTJ maior

[0057] O tamanho e a tensão de porta para o transmistor de fixação também afetam a margem de sinal ΔV: pequeno tamanho e baixa tensão resultam em uma impedância de saída de grande porte, reduzindo um declive na região de saturação, tamanho grande e alta tensão aumentam a diferença de corrente de região de saturação ΔI, e grande tamanho e baixa tensão resultam em uma grande região de saturação.

[0058] As figuras 6 e 7 ilustram os efeitos de largura de transistor fixador e tensão de porta de um transistor fixador na margem de sinal ΔV. Referindo-se a FIG. 6, um diagrama de uma modalidade ilustrativa particular de características de uma memória com base em resistência VG com um tensão de porta de variação de um dispositivo de fixação é apresentado e geralmente projetado 600. A primeira curva 602 representa um tamanho de um dispositivo de fixação para maximizar uma diferença de tensão ΔVo entre uma referência e um estado de lógica "zero" de um elemento de memória com base em resistência. O tamanho do dispositivo de fixação é ilustrado no eixo da esquerda como uma largura de um transistor fixador NMOS tal como o transistor fixador 144 da FIG. 1. A segunda curva 604 representa a diferença de tensão ΔVO. A diferença de tensão ΔVO é ilustrada no eixo da direita, como uma diferença de tensão entre o nó out_data0 162 e o nó out_ref 160 da FIG. 1.

[0059] A FIG. 6 mostra, para cada dado valor da tensão de porta VG, uma diferença de tensão máximo simulado ΔV0 atingido pelo tamanho de fixação de variação, e o tamanho de fixação particular, que resultou no ΔV0 máximo simulado. Valores da diferença de tensão máximo simulado ΔV0 sobre uma escala de valores da tensão de porta VG são interpolados como a segunda curva 604, e os valores do tamanho da fixação, que resultou no ΔV0 máximo simulado são interpolados, como a primeira curva 602.

[0060] Da mesma forma, a FIG. 7 mostra um diagrama 700 de uma modalidade ilustrativa particular de características de uma memória com base em resistência com um tamanho de variação de um dispositivo de fixação. A primeira curva 702 representa uma Tensão de porta VG de um dispositivo de fixação para maximizar uma diferença de tensão ΔVo entre uma referência e estado de lógica “zero” de um elemento de memória com base em resistência. A tensão de porta VG é ilustrada no eixo da esquerda como uma tensão de porta de um transistor fixador NMOS tal como o transistor fixador 144 da FIG. 1. A segunda curva 704 representa a diferença de tensão ΔV0. A diferença de tensão ΔV0 é ilustrada no eixo da direita, como uma diferença de tensão entre o nó out_ref 160 e o nó out_data0 162 da FIG. 1.

[0061] A figura 7 mostra, para cada dado valor de largura do transistor fixador, um ΔV0 máximo simulado atingido variando uma tensão de porta de fixação VG, e a tensão de porta resultou no ΔV0 máximo simulado. Valores da diferença de tensão máximo simulado ΔV0 sobre uma variedade de tamanhos de fixação são interpolados como a segunda curva 704, e os valores de tensão de porta VG do transistor fixador que resultou no ΔV0 simulado máximo são interpolados, como a primeira curva 702. Para fins de comparação, os dados simulados representados na FIG. 6 foram gerados utilizando os mesmos parâmetros de circuito que os dados simulados representados na FIG. 7, exceto quando indicado acima.

[0062] Valores de comparação da primeira curva 602 da FIG. 6 (tamanho da fixação produzindo ΔV0 máximo) para os tamanhos de fixação correspondentes na FIG. 7 ilustram que, para um tamanho da fixação especial, um ΔV0 máximo simulado na FIG. 6 pode ser aproximadamente igual a um ΔV0 máximo simulado na FIG. 7. Por exemplo, o tamanho da fixação de 2,6 um corresponde a ΔV0 de 0,133 na FIG. 6 (em VG = O,88V), enquanto o tamanho da fixação de 2,6 um corresponde a ΔV0 de cerca de 0,135 na FIG. 7. Da mesma forma, o tamanho da fixação de 3,7 um corresponde a ΔVO de 0,138 na FIG. 6 (em VG = 0,86V), enquanto o tamanho da fixação de 3,7 um corresponde a ΔVO de cerca de 0,139 na FIG. 7, e um tamanho da fixação de 5,4 um corresponde a ΔVO de 0,142 na FIG. 6 (em VG = 0.84V), enquanto o tamanho de fixação de 5,4 um corresponde a ΔVo de cerca de o,144 na FIG. 7.

[0063] Devido aos dois métodos de ajuste de parâmetros para alcançar uma diferença de tensão de sina substancialmente ΔVo representada nas figuras 6 e 7 pode proporcionar resultados semelhantes, uma preferência de ajuste de parâmetros podem ser determinada com base em critérios adicionais. Por exemplo, uma restrição sobre o tamanho da fixação em geral pode ser mais difícil do que uma restrição no tensão de porta de fixação VG. Além disso, controlar a tensão de porta de fixação VG pode alcançar uma maior margem de sinal durante o ajuste de parâmetros, quando uma corrente de um estado de lógica "um" ultrapassa um limite de corrente. Assim, a determinação da tensão de porta de fixação VG para substancialmente maximizar a margem de sinal ΔV com um tamanho de fixação fixo é geralmente preferido.

[0064] Referindo-se a FIG. 8, um diagrama de uma modalidade ilustrativa particular de uma porção de carga de um circuito associado com uma célula de referência de um dispositivo de memória com base em resistência é descrito e geralmente projetado 8oo. A porção de carga inclui um primeiro transistor PMOS 812 que tem um primeiro terminal acoplado a uma fonte de alimentação Vdd e um segundo terminal acoplado a um nó de referência (out_ref) 86o. Um segundo transistor PMOS 822 tem um primeiro terminal acoplado à fonte de alimentação Vdd e um segundo terminal acoplado ao nó out_ref 86o. Um terminal de porta de cada um dos primeiros transistores PMOS 812 e 822 é acoplado ao nó de referência de saída (out_ref) 860. Em uma modalidade ilustrativa, os transistores PMOS 812 e 822 e o nó out_ref 860 podem corresponder aos dispositivos de carga PMOS 112 e 122 e ao nó out_ref 160, respectivamente, representados na FIG. 1. Operação da porção de carga 800 é ilustrada no diagrama de linha de carga das figuras 9-10.

[0065] Referindo-se a FIG. 9, diagramas de uma modalidade ilustrativa particular de características de corrente-tensão de uma porção de dispositivo de carga de um circuito associado com uma célula de referência de um dispositivo de memória com base em resistência são descritos. FIG. 9(a) inclui uma curva 902 que representa um comportamento semelhante a diodos de uma corrente 1_top através dos transistores PMOS 812 e 822 da FIG. 8 como uma função da tensão fonte para dreno, VSD = Vdd - Vout, onde Vout é a tensão do nó out_ref 860. Fig. 9(b) mostra uma curva 904 correspondentes à corrente através dos transistores PMOS 812 e 822 da FIG. 8 como uma função de Vout = Vdd - VSD. Em uma modalidade particular, 1_top corresponde a Iref da FIG. 1.

[0066] Referindo-se a FIG. 10, uma modalidade ilustrativa particular de uma característica de linha de carga do circuito de referência 102 da FIG. 1 ilustra graficamente um ponto de operação do circuito de referência 102. A primeira curva 1002 ilustra uma primeira corrente de referência Iref0 através do percurso de referência da lógica "zero" 110, incluindo o transistor de acesso 118, o elemento de memória 116, e o transistor fixador 114, da FIG. 1 sem a carga PMOS 112. A segunda curva 1004 ilustra uma segunda corrente de referência Iref1 através do percurso de referência da lógica "um" 120, incluindo o transistor de acesso 128, o elemento de memória 126, e o transistor fixador 124, da FIG. 1 sem a carga PMOS 122. Em uma modalidade particular, a primeira curva 1002 e a segunda curva 1004 correspondem as curvas 502 e 504 da FIG. 5, respectivamente. A terceira curva 1006 ilustra uma média aritmética de Iref0 e Iref1, dada como (Iref0 + Iref1)/2. A quarta curva 1008 corresponde à curva 904 da FIG. 9(b) e ilustra a corrente Iref através da carga PMOS 122 ou 112 como uma função de uma tensão no nó out_ref 160 (Vout).

[0067] Aplicando a lei de corrente Kirchhoff no nó out_ref 160 da FIG. 1, a soma de uma corrente Iref através da carga PMOS 112 e a corrente Iref através da carga PMOS 122 é igual à soma da primeira corrente de referência Iref0 e da segunda corrente de referência Irefl de modo que Iref = 1/2 (Irefl + Iref2). Assim, uma interseção 1010 da terceira curva 1006 e da quarta curva 1008 indica um ponto de operação do circuito de referência 102 da FIG. 1

[0068] Referindo-se a FIG. 11, um diagrama de uma modalidade ilustrativa particular de uma porção de carga de um circuito associado a uma célula de dados de um dispositivo de memória com base em resistência é descrito e geralmente projetados de 1100. A porção de carga inclui um primeiro transistor PMOS 1112 que tem um primeiro terminal acoplado a uma fonte de alimentação Vdd e um segundo terminal acoplado a um nó de saída de dados (out_data0), 1162. Um segundo transistor PMOS 1122 tem um primeiro terminal acoplado à fonte de alimentação Vdd e um segundo terminal acoplado ao nó de saída de dados (out_data0), 1164. Um terminal de porta de cada um dos transistores PMOS 1112 e 1122 é acoplado a um nó de saída de referência (out_ref). Em uma modalidade ilustrativa, os transistores PMOS 1112 e 1122 correspondem a dispositivos de carga PMOS 132 e 142 do percurso de dados de bit zero 130 e o percurso de dados de bit um 140 da FIG. 1, respectivamente, e o nó out_data0 1162 e o nó out_data1 1164 correspondem aos nós 162 e 164 da FIG. 1, respectivamente. O nó de saída de referência (out_ref) pode ser fornecido por um circuito de referência, tal como o nó out_ref 160 da FIG. 1, como ilustradona FIG. 10. Operação da porção de carga 1100 é ilustrada no diagrama de linha de carga das figuras 12-14.

[0069] Referindo-se a FIG. 12, diagramas de uma modalidade ilustrativa particular de características de corrente-tensão de uma porção de dispositivo de carga de um circuito associado a uma célula de dados de um dispositivo de memória com base em resistência são representados e, geralmente projetados 1200. A FIG. 12(a) inclui uma curva 1202 que representa uma característica corrente-tensão dos transistores PMOS 1112 ou 1122 da FIG. 11 como uma função de tensão de fonte para dreno, VSD = Vdd - Vout, onde Vout é a tensão no nó out_data0 1162 ou no nó out_data1 1164, respectivamente. Fig. 12(b) mostra uma curva 1204 correspondente à corrente através do transistor PMOS 1112 ou 1122 da FIG. 11 como uma função de Vout = Vdd - VSD.

[0070] Referindo-se a FIG. 13, uma modalidade ilustrativa particular de características da carga de linha graficamente ilustram os pontos de funcionamento do percurso de bit zero e percurso de bit um 140 da FIG. 1. A primeira curva 1302 ilustra uma primeira corrente I0 através do percurso de bits zero 130, incluindo o transistor de acesso 138, o elemento de memória 136, e o transistor fixador 134, da FIG. 1 sem a carga PMOS 132. A segunda curva 1304 ilustra uma segunda corrente I1 através do percurso um bit 140, incluindo um transistor de acesso 148, o elemento de memória 146, e o transistor fixador 144 da FIG. 1 sem a carga PMOS 142. Em uma modalidade particular, a primeira curva 1302 e a segunda a curva 1304 correspondem as curvas 502 e 504 da FIG. 5, respectivamente. A terceira curva 1306 corresponde à curva 1204 da FIG. 12(b) e ilustra a corrente através da carga PMOS 132 ou 142 da FIG. 1 como uma função de uma tensão Vout no nó out_data0 162 ou nó out_data1 164, respectivamente.

[0071] A primeira interseção 1310 da primeira curva 1302 e a terceira a curva 1306 indica um ponto de operação, quando um valor de lógica "zero" é armazenado em um elemento de memória baseado em resistência, tal como um ponto de operação do percurso de bit zero 130 de FIG. 1. A segunda interseção 1320 da segunda curva 1304 e da terceira curva 1306 indica um ponto de operação, quando um valor de lógica "um" é armazenado em um elemento de memória com base em resistência, como um ponto de operação do percurso de bits um 140 da FIG. 1.

[0072] A figura 14 representa graficamente os parâmetros operacionais associados com as características de carga de linha das figuras 10 e 13. A primeira curva 1402 ilustra uma primeira corrente 10 através do percurso de bit zero 130 ou Iref0 através do primeiro percurso de referência 110 da FIG. 1, incluindo o transistor de acesso 138 ou 118, o elemento de memória 136 ou 116, e o transistor fixador 134 ou 114, sem a carga PMOS 132 ou 112, respectivamente, referidos como ‘circuito de tecla lateral de lógica "zero"’. A segunda curva 1404 ilustra uma segunda corrente I1 através do percurso de bit um 140 ou Irefl através do segundo percurso de referência 120, incluindo o transistor de acesso 148 ou 128, o elemento de memória 146 ou 126, e o transistor fixador 144 de 124 sem a carga PMOS 142 ou 122, conhecido como "‘circuito de tecla inferior de lógica "zero"’.

[0073] A terceira curva 1406 ilustra corrente através da carga PMOS 132 ou 142 em função da tensão no nó out_data0 162 ou nó out_data1 164, respectivamente, referidos como o "circuito de dados suerio-lateral". A quarta curva 1408 ilustra uma corrente Iref através da carga PMOS 112 ou 122 do circuito de referência 102 da FIG. 1, referida como o "circuito de referência superior lateral", como uma função da tensão no nó out_ref 160, e em uma modalidade particular pode corresponder à curva 904 da FIG. 9 (b).

[0074] A primeira interseção 1410 da primeira curva 1402 e da terceira curva 1406 indica uma tensão (Vout_data0 1414) no nó out_data0 162 e uma corrente (I0 1412) que corresponde a um ponto de operação do percurso de bit zero 130 da FIG. 1. A segunda interseção 1420 da segunda curva 1404 e da terceira 1406 indica uma tensão (Vout_data1 1424) no nó out_data1 164 e uma corrente (I1 1422) correspondente a um ponto de operação do percurso de bit um 140 da FIG. 1. A terceira interseção 1430 da terceira curva 1406 e da quarta curva 1408 indica uma tensão (Vout_ref 1434) no nó out_ref 160 e uma corrente (Iref 1432) em um ponto de operação do circuito de referência 102. O ponto de operação do circuito de referência 102 indicado pela terceira interseção 1430 é equivalente ao ponto de operação determinado pela técnica discutida com relação à FIG. 10.

[0075] Uma diferença de tensão ΔVo entre a tensão no nó out_ref 160 (Vout_ref) e a tensão no nó out_data0 162 (Vout_data0) indica uma tolerância de memória 100 ao ruído ou à variação de processos na detecção de um valor de lógica "zero" armazenado em um elemento de memória com base em resistência. Uma diferença de tensão ΔV1 entre a tensão no nó out_data1 164 (Vout_data1) e a tensão no nó out_ref 160 (Vout_ref) indica uma tolerância de memória 100 ao ruído ou à variação de processos na detecção de um valor de lógica "um" armazenado em um elemento de memória com base em resistência. A margem de sinal da memória 100 é igual a ΔVo, como os menores dentre ΔVo e ΔV1. Do mesmo modo, as diferenças de corrente ΔVo e ΔV1 correspondem às diferenças entre Iref e Io, e I1 e Iref, respectivamente.

[0076] Referindo-se a FIG. 15, um diagrama de uma primeira modalidade ilustrativa particular de características da memória 1oo da FIG. 1 é apresentado e, geralmente projetado 15oo. A primeira curva 15o2 e uma segunda curva 15o4 ilustram características tensão-corrente (I-V) para o circuito inferior e lateral de lógica "zero" e o circuito inferior lateral de lógica “um”, respectivamente. Um primeiro conjunto de linhas de carga 152o e 1522 correspondem às características I-V do circuito de referência lateral superior e circuito de dados superior lateral, respectivamente, com uma primeira largura dos transistores PMOS, 112, 122, 132 e 142. Um segundo conjunto de linhas de carga 154o e 1542 correspondem às características I-V do circuito de referência lateral superior e do circuito de dados lateral superior, respectivamente, onde os transistores PMOS, 112, 122, 132 e 142 tem uma segunda largura que é maior que a primeira largura.

[0077] O primeiro conjunto de linhas de carga 152o e 1522 demonstram que os transistores PMOS tendo a primeira largura de corrente restrita de modo que os dispositivos de fixação operam na região linear, resultando em um AV excessivamente pequeno. O segundo conjunto de linhas de carga 154o e 1542 demonstram que os transistores PMOS tendo a segunda largura de corrente permitem corrente suficiente para o fluxo para que ambos os dispositivos de fixação operem na região de saturação. Uma interseção 155o das linhas de carga 154o e 1542 indica uma tensão no nó out_ref 160 da FIG. 1. Uma interseção 1552 da linha de carga 1540 e da primeira curva 1502 indica uma tensão de saída de bit "zero", e uma interseção 1554 da linha de carga 1540 e da segunda curva 1504 indica uma tensão de saída de bit "um". Ambas as interseções 1552 e 1554 indicam que os dispositivos de fixação estão operando na região de saturação, embora a interseção 1552 correspondente ao estado de bit "zero" esteja dentro, mas na margem de, a região de saturação.

[0078] Referindo-se a FIG. 16, um diagrama de uma segunda modalidade ilustrativa particular de características da memória 100 da FIG. 1 é representado e, geralmente projetado 1600. A primeira curva 1602 e uma segunda curva 1604 ilustram características de tensão- corrente (I-V) para a lógica de "zero" circuito inferior e lateral da lógica ", um" circuito lado inferior, respectivamente. Linhas de Carga de 1640 e 1642 correspondem a I-V características do circuito de referência do lado superior eo lado superior do circuito de dados, respectivamente. Uma interseção de 1650 as linhas de carga 1640 e 1642 indica uma tensão no nó out_ref 160. Uma interseção 1652 da linha de carga 1640 e primeira curva 1602 indica um tensão de saída de bit “zero”, e uma interseção 1654 da linha de carga 1640 e da segunda curva1604 indica um tensão de saída de bit “um”. Ambas as interseções 1652 e 1654 indicam que os dispositivos de fixação estão operando na região de saturação. No entanto, a carga PMOS tem uma resistência de saída mais baixa r0, conforme ilustrado na FIG. 15, demonstrada por um declive da linha de carga 1640.

[0079] As figuras 17-19 ilustram uma modalidade ilustrativa particular de uma operação de uma memória com base em resistência tendo uma corrente de lógica de "um" superior a um limite de corrente (fig. 17), e a memória com base em resistência após a corrente de lógica "um" ter sido reduzida através da redução de uma tensão de porta de um transistor fixador (FIG. 18), ou reduzindo uma largura do transistor fixador (fig. 19), e as margens de sinal correspondentes que resultam.

[0080] Referindo-se a FIG. 17, um diagrama de uma modalidade ilustrativa particular de características de um dispositivo de memória com base em resistência tendo uma corrente superior a um valor limite é representado e, geralmente projetado 1700. Uma primeira curva 1702 e uma segunda curva 1704 ilustram características de tensão- corrente (I-V) para o circuito inferior e lateral de lógica "zero” e o circuito inferior lateral de lógica “um”, respectivamente. Linhas de Carga 1740 e 1742 correspondem às características I-V do circuito de referência lateral superior e e do circuito de dados superior lateral, respectivamente. Uma região 1750 em geral, indica o ponto de operação do percurso de dados de bit um 140. Em uma modalidade particular, a corrente associada um estado de lógica "um" (II) tem um valor de cerca de dezenove microampères (uA), superior a um limite de corrente de quinze uA como um exemplo ilustrativo não limitante de um corrente limite. A corrente limite Imax pode indicar uma corrente máxima permitida para evitar comandos de gravação inválidos durante operações de leitura.

[0081] A diferença de tensão ΔVo entre a interseção das linhas de carga 1740 e 1742 e a interseção da primeira curva 1702 e a linha de carga 1740 é de aproximadamente 267 milivolts (mV). A diferença de tensão ΔV1 entre a interseção da primeira curva 1702 e a linha de carga 1740 e a interseção das linhas de carga 1740 e 1742 é de aproximadamente 298 milivolts (mV). A margem de sinal, determinado como o menor dentre ΔVo e ΔV1, é assim dada por ΔVo e tem um valor de 267 mV.

[0082] Referindo-se a FIG. 18, um diagrama de uma modalidade ilustrativa particular de características do dispositivo de memória com base em resistência da FIG. 17 tendo uma tensão de porta reduzida de um dispositivo de fixação é representado e, geralmente projetado 18oo. A partir da modalidade da FIG. 17, para reduzir a corrente no estado de bit “um” para um valor inferior ou igual a Imax (15uA), uma tensão de porta VG de um dispositivo de fixação é primeiro reduzida, após o que a largura dos transistores PMOS, 112, 122, 132 e 142 é reduzida para atingir um valor substancialmente máximo de ΔVo de 262 mV em uma corrente de bit “um” de quinze uA. Conforme ilustrado, ΔV1 é 297mV, ea margem de sinal é dada por Avo e tem um valor de 267 mV. Referindo-se a FIG. 19, um diagrama de uma modalidade ilustrativa particular das características do dispositivo de memória com base em resistência FIG. 17, com uma largura reduzida de um dispositivo de fixação é representado e, geralmente projetado de 19oo. A partir da incorporação da FIG. 17, para reduzir a corrente no estado de bit “um” para um valor inferior ou igual a Imax (15uA), a largura do dispositivo de fixação é a primeira redução, após o que a largura dos transistores PMOS, 112, 122, 132 e 142 é reduzida para atingir um valor substancialmente máxima de ΔVo de 241 mV em um bit "um" curso de AI quinze anos. Conforme ilustrado, o valor de ΔV1 é 274 mV, e a margem de sinal é dada por AVo e tem um valor de 241 mV. A margem de sinal da FIG. 19 é menor e, portanto, menos desejável, que a margem de sinal da FIG. 18, principalmente porque a maior região de saturação resulta da redução de VG para baixar I1 para Imax do que com a redução do tamanho da fixação para baixar I1 para Imax.

[0083] Como ilustrado nas figuras 3-19, parâmetros de uma memória com base em resistência, tais como a memória 100 da FIG. 1 podem ser seletivamente ajustados de modo concebido para produzir uma margem de sinal possível maior, dada como a menor dentre ΔVo e ΔV1. Outras considerações na determinação dos parâmetros do dispositivo incluem o reconhecimento de que uma grande resistência do elemento de memória causa uma alta densidade de corrente. Além disso, uma corrente de leitura de dados 1 máxima deve ser baixa o suficiente para evitar que gravação de dados inválidos durante uma operação de leitura, e uma tensão de linha de bit não deve exceder uma tensão de linha de bit limite (VBLmax) para manter valores razoáveis de uma relação de resistência magnética (RM).

[0084] Referindo-se a FIG. 20, um fluxograma de uma primeira modalidade particular de um método de determinar um conjunto de parâmetros de um circuito de memória com base em resistência é descrito e geralmente projetado 2000. Como exemplos ilustrativos, o circuito de memória com base em resistência pode incluir uma memória de acesso aleatório magnetorresistiva (MRAM), uma memória de acesso aleatório de mudança de chave (PRAM), uma MRAM de transferência de torque por rotação de spin (STT-MRAM), ou outro dispositivo de memória baseado em resistência.

[0085] Em 2002, um primeiro parâmetro é selecionado com base em uma primeira restrição de projeto predeterminada do circuito de memória com base em resistência. Movendo para 2004, um segundo parâmetro é seleccionado com base em uma segunda restrição de projeto predeterminada do circuito de memória com base em resistência. Em uma modalidade particular, a primeira restrição de projeto predeterminada pode incluir um parâmetro de processo, como um valor da resistência associada a um elemento de memória com base em resistência. Restrições de projeto de processo podem não ser variáveis ou podem ser difícil de satisfazer, porque o parâmetro de processo pode ser fixo ou menos flexível do que parâmetros de projeto do circuito. O segundo parâmetro pode incluir um parâmetro de projeto de circuito tal como um dispositivo de tamanho máximo, ou um transistor de largura máxima, devido a um limite de espaçamento físico. Por exemplo, um tamanho de transistor máximo de uma porção de amplificador de sentido pode ser limitado devido a um esquema de multiplexador de linha de bit para entrada / saída.

[0086] Continuando em 2006, uma metodologia iterativa é executada para ajustar pelo menos um parâmetro de circuito de uma porção de amplificador de sentido do circuito de memória com base em resistência seletivamente atribuindo e ajustando uma propriedade física do pelo menos um parâmetro de circuito para obter um valor de margem de amplificador de sentido desejado sem alterar o primeiro parâmetro e o segundo parâmetro. Propriedades físicas que podem ser ajustadas incluem as dimensões do transistor e tensões de polarização de porta, como exemplos ilustrativos. Em uma modalidade particular, realizar a metodologia iterativa inclui ajustar a propriedade física para aumentar uma margem de amplificador de sentido em 2008. A margem de amplificador de sentido desejado pode ser um valor de margem determinada, ou pode ser margem de sinal de amplificador substancialmente máxima devido às primeira e segunda restrições de projeto predeterminadas.

[0087] O parâmetro de projeto de circuito pode incluir uma largura de um transistor de carga que é acoplada para operar como uma carga. Por exemplo, o parâmetro de projeto de circuito pode incluir uma largura dos dispositivos de carga, 112, 122, 132, e 134 descritos na FIG. 1. O parâmetro de projeto de circuito pode incluir uma tensão de porta de um transistor fixador dentro da porção do amplificador de sentido dos circuitos de memória. Por exemplo, o parâmetro de projeto de circuito pode incluir um valor de Vfixador descrito na FIG. 1.

[0088] O transistor fixador pode operar em um modo de saturação e pode limitar uma corrente em um percurso lido de dados de um elemento de junção de túnel magnética (MTJ) do circuito de memória com base em resistência. Em uma modalidade particular, a célula de referência inclui uma carga de transistor de efeito de campo de semicondutor de óxido de metal de canal-p (PMOS) acoplado ao transmistor de fixação. O elemento MTJ pode ser acoplado a um transistor. O circuito de memória com base em resistência pode adicoinalmente incluir uma célula de dados tendo uma segunda carga PMOS, um segundo transistor fixador, um segundo elemento MTJ, e um segundo transistor de acesso, tal como os percursos de dados 130 e 140 da FIG. 1.

[0089] Referindo-se a FIG. 21, um diagrama de uma segunda modalidade específica de um método de determinar um conjunto de parâmetros de um circuito de memória com base em resistência é descrito e geralmente projetado 2100. Um valor de uma resistência RMTJ de um elemento de memória de junção de tunelamento magnética é definido como um valor predeterminado RMTJ_opt, em 1502. Em uma modalidade particular, RMTJ_opt é o valor R0 ideal para maximizar a margem de sinal. Em 2104, uma largura de um transistor fixador Wnfixador de uma memória de acesso aleatório magnetorresistiva de transferência de torque por rotação de spin (STT-MRAM) é definida para um valor Wnfixador. Wnfixador pode ser uma restrição de projeto predeterminada que é selecionado para ter substancialmente uma largura maior que satisfaça um limite de espaçamento do STT_MRAM. Por exemplo, o limite de distância pode ser determinado por um esquema de multiplexação de linha de bit para entrada / saída do STT-MRAM, tal como 4:1 ou 8:1, que limita uma largura de transistor de uma porção de amplificador de sentido da STT-MRAM. A margem de sinal ΔVo pode aumentar e saturar com o aumento da largura do transistor fixador, tal como ilustrado na FIG. 7, e a largura do transistor fixador pode ser selecionada com base na margem de sinal e uma limitação de área.

[0090] Além disso, outros parâmetros podem ser selecionados ou determinados com base em restrições predeterminadas, tal como uma resistência RMTJ de uma junção de túnel magnética (MTJ) da STT-MRAM em um estado de bit zero, uma corrente de leitura máxima Imax prevene mudar um estado de bit um para um estado de bit zero durante uma operação de leitura do estado de bit um, outro processo e parâmetros de projeto de circuito, ou qualquer combinação dos mesmos. Em um exemplo particular, um ou mais parâmetros selecionados podem incluir parâmetros de processo determinados pela tecnologia de processo, tais como a resistência da MTJ.

[0091] Depois que os parâmetros são selecionados, uma metodologia iterativa começa. A metodologia iterativa geralmente inclui ajustar pelo menos um parâmetro de projeto de circuito da porção de amplificador de sentido da STT-MRAM seletivamente ajustando uma propriedade física do pelo menos um parâmetro de projeto de circuito para alcançar um valor de margem de amplificador de sentido desejado, mas sem alterar os parâmetros anteriormente determinados, tais como RMTJ ou Wncarga afetados por restrições de projeto. Movendo-se para 2106, os valores iniciais de uma tensão de porta VG do transistor fixador e um Wpcarga de largura de um transistor de carga são determinados para maximizar substancialmente uma margem de sinal ΔV da STT-MRAM.

[0092] Continuando para 2108, uma corrente de estado de bit um (I) da MTJ é comparada com o limite de corrente predeterminado Imax e uma tensão (VBL) da linha de bit é comparada a um limite de tensão predeterminada VBlmax. Na decisão 2110, uma determinação é feita se a corrente de estado de bit um I é inferior a Imax e VBL é inferior VBLmax. Quando I < Imax e VBL < VBLmax, o método termina em 2116. Quando I for superior a Imax ou VBLmax exceder VBL, o processamento avança para 2112 para começar a reduzir iterativamente a tensão de porta VG do transistor fixador e determinar a largura Wpcarga do transistor de carga que resulta em uma margem de amplificador de sentido substancialmente máxima, dada a tensão de porta VG. Na modalidade ilustrativa descrita na FIG. 21, no caso em que I é igual a Imax ou VBL é igual a VBLmax, o processamento avança também para 2112, embora em outra modalidade de processamento possa em vez disso avançar para 2116, onde o método termina.

[0093] Em 2112, a tensão de porta VG é reduzida. VG pode ser reduzido por uma quantidade predeterminada ou um tamanho de etapa calculado. Após a redução de VG, em 2114, um valor próximo de Wpcarga é determinado para aumentar substancialmente ΔV0. Processamento retorna para 2108, onde I e VBL são calculados usando os valores determinados em 2112 e 2114.

[0094] A dependência geral de ΔV0 em Wnfixador e VG ilustrada nas Figs. 17-19 sugere que a redução da corrente I, mantendo uma margem de sinal maior possível, dada como o menor dos ΔV0 e ΔV1, pode ser alcançada ajustando um Wnfixador maior razoável e reduzindo iterativamente VG, e ajustando Wpcarga, até que I seja inferior a Imax. Projetos de circuitos que são determinados sem seguir os fluxos de projeto discutidos com relação às Figuras 1-21 podem ter ótimos locais em certos aspectos mas podem ter problemas de margem de sinal e baixo rendimento. Pelo menos uma parte da metodologia iterativa ilustrada nas Figs. 20-21 pode ser realizada por uma ferramenta de projeto automatizado, tal como descrito em relação ao sistema 200 da FIG. 2. Um ou mais parâmetros, propriedades físicas, ou qualquer combinação deles, pode ser atribuído um valor inicial antes de executar a metodologia iterativa na ferramenta de projeto automatizado, como através do dispositivo de entrada 230 ou do arquivo de dados 218 da FIG. 2. A ferramenta de projeto pode realizar as iterações para gerar um projeto de circuito que é substancial e globalmente otimizado para a margem de sinal, dada a precisão dos modelos de dispositivo e algoritmos de simulação da ferramenta de projeto, e outros fatores de implementação tasi como os tamanhos de etapa e erros de arredondamento.

[0095] Referindo-se a FIG. 22, um diagrama de blocos de uma modalidade ilustrativa particular de um dispositivo eletrônico, incluindo um circuito de memória com base em resistência com os parâmetros determinados por um método iterativo, como aqui descrito, é representado e, geralmente projetado 2200. O dispositivo inclui um processador 2200, tal como um processador de sinal digital (DSP) 2210, acoplado a uma memória 2232 e também acoplado a um circuito de memória com base em resistência com parâmetros determinados por uma metodologia iterativa 2264. Em um exemplo ilustrativo, a o circuito de memória com base em resistência com os parâmetros determinados pela metodologia iterativa 2264 inclui a memória representada na FIG. 1 e tem parâmetros de circuito determinados usando um ou mais dos métodos das figuras 20 e 21, usando o dispositivo 202 da FIG. 2, ou qualquer combinação destes. Em uma modalidade particular, o circuito de memória com base em resistência com os parâmetros determinados pela metodologia iterativa 2264 inclui um dispositivo de memória da memória de acesso aleatório magnetorresistiva de transferência de torque por rotação de spin (STT-MRAM).

[0096] A figura 22 também apresenta um controlador de display 2226 que é acoplado ao processador de sinal digital 2210 e 2228 para uma exibição. Um codificador / decodificador (CODEC) 2234 também pode ser acoplado ao processador de sinal digital 2210. Um alto- falante 2236 e um microfone 2238 podem ser acoplados ao CODEC 2234.

[0097] A figura 22 também indica que um controlador sem fio 2240 pode ser acoplado ao processador de sinal digital 2210 e a uma antena sem fio 2242. Em uma modalidade particular, o DSP 2210, o controlador de display 2226, a memória 2232, o CODEC 2234, o controlador sem fio 2240, e o circuito de memória com base em resistência com os parâmetros determinados pela metodologia iterativa 2264 estão incluídos em um sistema em pacote ou system-em-chip 2222. Em uma modalidade particular, um dispositivo de entrada 2230 e uma fonte de alimentação 2244 são acoplados ao sistema em chip 2222. Além disso, em uma modalidade particular, conforme ilustrado na FIG. 22, o display 2228, o dispositivo de entrada 2230, o alto-falante 2236, o microfone 2238, a antena sem fio 2242, e a fonte de alimentação 2244 são externos ao sistema em chip 2222. No entanto, cada um pode ser acoplado a um componente do sistema em chip 2222,tal como uma interface ou controlador.

[0098] Aqueles de versados iriam adicionalmente apreciar que os diversos blocos lógicos ilustrativos, configurações, módulos, circuitos e etapas de algoritmo descritos em conexão com as modalidades divulgadas aqui podem ser implementados como equipamentos eletrônicos, software de computador, ou combinações de ambos. Para ilustrar claramente esta intercambialidade de hardware e software, vários componentes ilustrativos, blocos, configurações, módulos, circuitos, e etapas foram descritos acima, geralmente em termos de sua funcionalidade. Se essa funcionalidade é implementada como hardware ou software depende da aplicação específica e restrições de projeto impostas ao sistema global. Versados na técnica podem implementar a funcionalidade descrita de várias maneiras para cada aplicação específica, mas as decisões de implementação não devem ser interpretadas como causa de um afastamento do escopo presente descrição.

[0099] As etapas de um método ou algoritmo descritas em conexão com as modalidades divulgadas aqui podem ser incorporadas diretamente em hardware, em um módulo de software executado por um processador ou em uma combinação dos dois. Um módulo de software pode residir na memória de acesso aleatório (RAM), memória flash, memória somente de leitura (ROM), memória somente de leitura programável (PROM), memória somente de leitura programável apagável (EPROM), memória somente de leitura programável eletricamente apagável (EEPROM), registradores, disco rígido, um disco removível, uma memória somente de leitura em disco compacto (CD-ROM), ou qualquer outra forma de meio de armazenamento conhecida na técnica. Um meio de armazenamento exemplar é acoplado ao processador de tal forma que o processador pode ler informações do e gravar informações no meio de armazenamento. Em alternativa, o meio de armazenamento pode ser integral ao processador. O processador e o meio de armazenamento podem residir em um circuito integrado de aplicação específica (ASIC). O ASIC pode residir em um dispositivo de computação ou um terminal de usuário. Em alternativa, o processador e o meio de armazenamento podem residir como componentes discretos em um dispositivo de computação ou terminal de usuário.

[00100] A descrição anterior das modalidades divulgadas é fornecida para permitir que qualquer pessoa versada na técnica faça ou use as modalidades divulgadas. As várias modificações a essas modalidades serão imediatamente aparentes para aqueles versados na técnica, e os princípios gerais definidos neste documento podem ser aplicados a outras modalidades, sem se afastar do espírito ou escopo da descrição. Assim, a presente descrição não se destina a limitar-se as modalidades aqui apresentadas, mas deve ser dado o mais amplo escopo possível consistente com os princípios e características inovadoras tal como definido pelas seguintes reivindicações.

Claims

1. Método implementado por computador (2000, 2100) para determinar uma tensão de porta de um transistor fixador de um circuito de referência com uma porção de amplificador de sentido de um circuito de memória com base em resistência e a largura de um transistor de carga que é acoplado para operar como uma resistência de referência para, ou uma carga de, o circuito de referência do circuito de memória com base em resistência, a resistência baseada em memória compreendendo uma porção de célula de memória, o método caracterizado pelo fato de que compreende: receber (2002, 2102), por um processador, uma seleção de um primeiro parâmetro com base em uma primeira restrição de projeto predeterminada do circuito de memória com base em resistência, em que o primeiro parâmetro é um valor de resistência associado com o circuito de memória com base em resistência; receber (2004, 2104), pelo processador, uma seleção de um segundo parâmetro com base em uma segunda restrição de projeto predeterminada do circuito de memória com base em resistência, em que o segundo parâmetro é um tamanho de dispositivo máximo ou uma largura de transistor máxima; e realizar (2006, 2106-2114), pelo processador, uma metodologia iterativa para ajustar pelo menos a tensão de porta do transistor fixador da porção de amplificador de sentido, a metodologia iterativa compreendendo: atribuir seletivamente (2106) um valor inicial da tensão de porta do transistor fixador e a largura do transistor de carga para alcançar um valor de margem de amplificador de sentido máximo dado o primeiro e segundo parâmetros; determinar (2108) uma corrente da porção de amplificador de sentido e uma tensão de linha de bit na porção de célula de memória usando o valor inicial atribuído; comparar (2110) a corrente determinada com um limite de corrente predeterminado e a tensão de linha de bit determinada com um limite de tensão predeterminado, e se a corrente determinada exceder o limite de corrente predeterminado ou a tensão de linha de bit determinada exceder o limite de tensão predeterminado, reduzir iterativamente (2112) a tensão de porta do transistor fixador e determinar a largura do transistor de carga para alcançar um valor de margem de amplificador de sentido máximo, e repetir a metodologia iterativa até a corrente determinada não exceder o limite de corrente predeterminado e a tensão de linha de bit determinada não exceder o limite de tensão predeterminado, em que o ajuste iterativo da tensão de porta do transistor fixador e a determinação da largura do transistor de carga são realizados de modo que o primeiro e segundo parâmetros não são alterados.

2. Método, de acordo com a reivindicação 1, caracterizado pelo fato de que o circuito de memória com base em resistência inclui uma memória de acesso aleatório Magnetorresistiva, MRAM, uma memória de acesso aleatório de mudança de fase, PRAM, ou uma MRAM de transferência de torque por rotação de spin, STT-MRAM.

3. Método, de acordo com a reivindicação 1, caracterizado pelo fato de que transistor fixador opera em um modo de saturação e fornece uma resistência variável em um percurso de leitura de dados de uma elemento de junção de túnel magnético, MTJ, do circuito de memória com base em resistência.

4. Método, de acordo com a reivindicação 3, caracterizado pelo fato de que o circuito de referência inclui uma carga de transistor de efeito de campo de semicondutor de óxido de metal de canal-p, PMOS, acoplada ao transistor fixador, em que o elemento MTJ é acoplado ao transistor fixador e adicionalmente acoplado a um transistor de linha de gravação, e em que o circuito de memória com base em resistência adicionalmente inclui uma célula de dados tendo uma segunda carga PMOS, um segundo transistor fixador, um segundo elemento MTJ, e um segundo transistor de linha de gravação.

5. Método, de acordo com a reivindicação 1, caracterizado pelo fato de que a primeira restrição de projeto predeterminada inclui uma resistência de uma junção de túnel magnético, MTJ, da STT-MRAM, em um estado de bit zero.

6. Método, de acordo com a reivindicação 5, caracterizado pelo fato de que a segunda restrição de projeto predeterminada inclui uma largura de um transistor fixador de um circuito de referência da porção de amplificador de sentido.

7. Método, de acordo com a reivindicação 6, caracterizado pelo fato de que a largura do transistor fixador é selecionada para ser uma maior largura que satisfaça um limite de espaçamento da STT-MRAM.

8. Método, de acordo com a reivindicação 6, caracterizado pelo fato de que a resistência da MTJ é um parâmetro de processo, em que uma margem de sinal aumenta e satura com um aumento da largura do transistor fixador, e em que a largura do transistor fixador é selecionada com base na margem de sinal e uma limitação de área.

9. Memória caracterizada pelo fato de que compreende o método conforme definido em qualquer uma das reivindicações 1 a 8.