KR20210103383A - 멀티 레벨 셀 메모리의 데이터 프로그래밍을 검증하는 디바이스, 시스템 및 방법 - Google Patents

멀티 레벨 셀 메모리의 데이터 프로그래밍을 검증하는 디바이스, 시스템 및 방법 Download PDF

Info

Publication number
KR20210103383A
KR20210103383A KR1020200169366A KR20200169366A KR20210103383A KR 20210103383 A KR20210103383 A KR 20210103383A KR 1020200169366 A KR1020200169366 A KR 1020200169366A KR 20200169366 A KR20200169366 A KR 20200169366A KR 20210103383 A KR20210103383 A KR 20210103383A
Authority
KR
South Korea
Prior art keywords
cell
memory
memory array
reference voltage
sense amplifier
Prior art date
Application number
KR1020200169366A
Other languages
English (en)
Inventor
샹 양
타렉 아흐메드 아민 베샤리
나라야난 라마난
아룬 타타차리
샨타누 라즈와데
마틴 아마니
Original Assignee
인텔 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인텔 코포레이션 filed Critical 인텔 코포레이션
Publication of KR20210103383A publication Critical patent/KR20210103383A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/349—Arrangements for evaluating degradation, retention or wearout, e.g. by counting erase cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/04—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding disturbances due to temperature effects
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)

Abstract

메모리 어레이의 멀티 비트 셀의 프로그래밍을 검증하기 위한 기술들 및 메커니즘들. 실시예에서, 프로그램 검증은, 메모리 셀의 현재 프로그래밍된 문턱 전압을 평가하기 위한 기초로 될 기준 전압의 표시를 포함하는, 워드 라인 전압 이외의 신호에 기초하여 수행된다. 특정 표시가 신호로 전달될 것이라는 결정은 메모리 셀을 포함하는 메모리 디바이스의 검출된 상태에 기초하여 이루어진다. 또 다른 실시예에서, 검출된 상태는 메모리 어레이에서의 열 조건, 메모리 어레이에서의 압력 조건, 메모리 어레이의 마모 조건, 또는 메모리 어레이의 하나 이상의 다른 셀에 대한 셀의 상대적 위치 중 하나를 포함한다.

Description

멀티 레벨 셀 메모리의 데이터 프로그래밍을 검증하는 디바이스, 시스템 및 방법{DEVICE, SYSTEM, AND METHOD TO VERIFY DATA PROGRAMMING OF A MULTI-LEVEL CELL MEMORY}
본 개시내용은 일반적으로 메모리 디바이스들에 관한 것이고, 더 구체적으로는, 배타적이지는 않게, 멀티 레벨 셀 메모리의 프로그래밍을 검증하는 제어기 회로에 관한 것이다
비휘발성 메모리 디바이스는 데이터 저장을 유지하기 위해 전력 공급을 받을 필요없이 연장된 시간 기간 동안 이러한 데이터를 존속시킬 수 있다. 정보는 트랜지스터 기반 메모리 셀들의 전기적 특성들을 변경하여 이러한 메모리 셀들이 인가된 전압들에 반응하는 방식을 변경함으로써 플래시 메모리 디바이스에 기입된다. 플래시 메모리 디바이스에서의 상이한 메모리 셀들의 전기적 특성들은 인가된 입력 전압들에 응답하여 메모리 셀들의 출력 전압들을 감지함으로써 판독될 수 있는 2진 비트를 나타낸다.
비휘발성 메모리 디바이스들을 프로그래밍할 때, 정보가 정확하게 프로그래밍되었다는 것을 보장하기 위해 검증 기법들이 종종 사용된다. 예를 들어, 검증 기법들은 최근에 프로그래밍된 정보를 판독하고 정확한 정보가 실제로 의도된 대로 존속되고 있는지를 결정하기 위해 사용될 수 있다. 이러한 방식으로, 프로그램 검증이 정보의 인스턴스가 올바르게 존속되고 있지 않다는 것을 확인할 때, 그 정보를 프로그래밍하기 위해 한 번 이상의 추가 시도가 이루어질 수 있다. 이러한 검증 기술들을 사용하는 것은 올바른 정보가 비휘발성 메모리 디바이스에 존속될 가능성을 증가시킨다.
본 발명의 다양한 실시예들은 첨부 도면들의 그림들에서 제한으로서가 아닌 예로서 예시된다.
도 1은 실시예에 따라 메모리와 프로그램 검증을 수행하는 메모리 제어기를 포함하는 시스템의 특징들을 도시하는 기능 블록도를 예시한다.
도 2는 실시예에 따라 멀티 레벨 셀 메모리의 프로그래밍을 검증하기 위한 방법의 특징들을 도시하는 흐름도를 예시한다.
도 3은 실시예에 따라 프로그램 검증을 용이하게 하기 위한 시스템의 특징들을 도시하는 기능 블록도를 예시한다.
도 4는 실시예에 따라 프로그램 검증이 수행되는 메모리 셀의 전기적 특성들을 도시하는 그래프를 예시한다.
도 5는 실시예에 따라 프로그램 검증 기능성을 제공하기 위한 회로를 포함하는 시스템의 특징들을 도시하는 하이브리드 기능 블록/회로도를 예시한다.
도 6 및 도 7은 대응하는 실시예에 따라 메모리 셀의 프로그래밍을 검증하기 위한 각자의 방법의 특징들을 각각 도시하는 흐름도들을 예시한다.
도 8은 실시예에 따라 메모리 셀의 프로그래밍을 검증하기 위해 전달되는 신호들을 도시하는 타이밍도를 예시한다.
도 9는 일 실시예에 따라 컴퓨팅 디바이스를 예시하는 기능 블록도를 예시한다.
도 10은 일 실시예에 따라 예시적인 컴퓨터 시스템을 예시하는 기능 블록도를 예시한다.
이하의 설명에서는, 본 개시내용의 실시예들의 보다 철저한 설명을 제공하기 위해서 수많은 상세 사항이 논의된다. 그러나, 본 개시내용의 실시예들은 이러한 특정 상세 사항들 없이도 실시될 수 있다는 것이 본 기술분야의 통상의 기술자에게 명백할 것이다. 다른 경우들에서는, 본 개시내용의 실시예들을 불명료하게 하는 것을 회피하기 위해서, 공지된 구조들 및 디바이스들은 상세히 도시되기보다는 블록도 형태로 도시된다.
실시예의 대응하는 도면에서, 신호는 라인으로 표현된다는 점에 유의한다. 일부 라인들은 더 많은 수의 구성 신호 경로들을 표시하기 위해 더 두꺼울 수 있고, 및/또는 정보 흐름의 방향을 표시하기 위해 하나 이상의 단부에서 화살표들을 가질 수 있다. 이러한 표시들은 제한하기 위한 것으로 의도되지는 않는다. 오히려, 라인들은 회로 또는 로직 유닛의 보다 용이한 이해를 촉진하기 위해서 하나 이상의 예시적 실시예와 연계하여 이용된다. 임의의 표현된 신호는, 설계 요구들 또는 선호사항들에 의해 지시되는 바와 같이, 실제로는, 어느 방향으로든 진행할 수 있고 임의의 적당한 유형의 신호 스킴(signal scheme)으로 구현될 수 있는 하나 이상의 신호를 포함할 수 있다.
본 명세서 전체에 걸쳐 그리고 청구항들에서, "접속된(connected)"이라는 용어는 임의의 중개 디바이스들 없이 직접 접속, 예컨대 접속되는 사물들 사이의 전기적, 기계적, 또는 자기적 접속을 의미한다. 용어 "결합된(coupled)"은 접속된 사물들 사이의 직접적인 전기적, 기계적 또는 자기적 접속, 또는 하나 이상의 수동 또는 능동 중개 디바이스를 통한 간접 접속과 같은 직접 또는 간접 접속을 의미한다. 용어 "회로"는, 원하는 기능을 제공하기 위해 서로 협력하도록 배열된 하나 이상의 수동 및/또는 능동 컴포넌트를 지칭할 수 있다. 용어 "신호"는 적어도 하나의 전류 신호, 전압 신호, 자기 신호, 또는 데이터/클록 신호를 지칭할 수 있다. 단수 표현("a", "an" 및 "the")의 의미는 복수 참조(plural reference)를 포함한다. 에서(in)의 의미는 "에서(in)" 및 "상에(on)"를 포함한다.
용어 "디바이스"는 일반적으로 그 용어의 사용의 맥락에 따른 장치를 지칭할 수 있다. 예를 들어, 디바이스는 층들 또는 구조체들의 스택, 단일 구조체 또는 층, 능동 및/또는 수동 요소들을 갖는 다양한 구조체들의 접속 등을 지칭할 수 있다. 일반적으로, 디바이스는 x-y 방향을 따른 평면 및 x-y-z 데카르트 좌표계의 z 방향을 따른 높이를 갖는 3차원 구조체이다. 디바이스의 평면은 또한 디바이스를 포함하는 장치의 평면일 수 있다.
용어 "스케일링(scaling)"은 하나의 공정 기술로부터 또 다른 공정 기술로 설계(회로도 및 레이아웃)를 변환하는 것 및 후속하여 레이아웃 면적이 감소되는 것을 일반적으로 지칭한다. 용어 "스케일링"은 일반적으로 동일한 기술 노드 내에서 레이아웃 및 디바이스들을 다운사이징(downsizing)하는 것을 또한 지칭한다. 용어 "스케일링"은 또 다른 파라미터, 예를 들어, 전원 레벨에 대한 신호 주파수의 조정(예를 들어, 감속 또는 가속- 즉, 제각기 스케일링 다운 또는 스케일링 업)을 또한 지칭할 수 있다.
용어 "실질적으로(substantially)", "근접한(close)", "대략(approximately)", "가까운(near)" 및 "약(about)"은 일반적으로 목표 값의 +/- 10% 내에 있음을 지칭한다. 예를 들어, 이들의 사용의 명시적 맥락에서 달리 특정되지 않는 한, 용어 "실질적으로 동일한", "약 동일한" 및 "대략 동일한"은 그렇게 설명된 것들 사이의 중요치 않은 변동이 있는 것에 지나지 않는다는 것을 의미한다. 본 기술분야에서, 이러한 변동은 전형적으로 미리 결정된 목표 값의 +/-10% 이하이다.
이렇게 사용된 용어들은 적절한 상황 하에서 상호 교환가능하여 본 명세서에 설명된 발명의 실시예들이, 예를 들어, 본 명세서에 예시되거나 달리 설명된 것들 이외의 방향에서 동작할 수 있도록 한다는 점을 이해하여야 한다.
달리 특정되지 않는 한, 공통 대상을 설명하기 위해 서수 형용사들 "제1(first)", "제2(second)", "제3(third)" 등을 사용하는 것은, 유사한 대상들의 상이한 사례들이 지칭되고 있다는 점을 표시할 뿐이며, 이렇게 설명되는 대상들이, 시간적으로, 공간적으로, 순위적으로 또는 임의의 다른 방식으로 주어진 시퀀스에 있어야만 한다는 점을 암시하려고 의도한 것은 아니다.
상세한 설명과 특허청구범위 중에서 "좌측", "우측", "전면", "후면", "상단", "하단", "위에 ", "아래에" 등과 같은 용어들은 기술(descriptive) 목적상 사용되는 것으로, 반드시 영구적인 상대적 위치를 기술하려는 것은 아니다. 예를 들어, 본 명세서에서 사용되는 "위에", "아래에", "전면 측", "후면 측", "상단", "하단", "위에", "아래에" 및 "상에"라는 용어들은 디바이스 내의 다른 참조된 컴포넌트들, 구조들, 또는 재료들과 관련하여 한 컴포넌트, 구조, 또는 재료의 상대적 위치를 지칭하며, 여기서 이러한 물리적 관계들이 주목할만한 가치가 있다. 이들 용어는 단지 기술적 목적을 위해 그리고 주로 디바이스 z축의 맥락 내에서 채택되며, 따라서 디바이스의 배향에 대해 상대적일 수 있다. 따라서, 본 명세서에 제공된 도면의 맥락에서 제2 재료 "위의" 제1 재료는 또한 디바이스가 제공된 도면의 맥락에 대해 뒤집히도록 배향되는 경우 제2 재료 "아래에" 있을 수 있다. 재료들의 맥락에서, 또 다른 재료 위에 또는 아래에 배치된 한 재료는 직접 접촉할 수 있거나 하나 이상의 개재 재료를 가질 수 있다. 더욱이, 2개의 재료 사이에 배치된 하나의 재료는 2개의 층과 직접 접촉할 수 있거나, 하나 이상의 개재 층을 가질 수 있다. 대조적으로, 제2 재료 "상에" 있는 제1 재료는 그 제2 재료와 직접 접촉한다. 유사한 구별들이 컴포넌트 어셈블리들의 맥락에서 이루어진다.
용어 "사이에"는 디바이스의 z축, x축, 또는 y축의 맥락에서 채택될 수 있다. 2개의 다른 재료 사이에 있는 재료는 그러한 재료들 중 하나 또는 둘 다와 접촉할 수 있거나, 또는 하나 이상의 개재 재료에 의해 다른 2개의 재료 둘 다로부터 분리될 수 있다. 따라서, 2개의 다른 재료 "사이의" 재료는 다른 2개의 재료 중 어느 하나와 접촉할 수 있거나, 또는 개재 재료를 통해 다른 2개의 재료에 결합될 수 있다. 2개의 다른 디바이스 사이에 있는 디바이스는 그 디바이스들 중 하나 또는 둘 다와 직접 접속될 수 있거나, 또는 하나 이상의 개재 디바이스에 의해 다른 2개의 디바이스 둘 다로부터 분리될 수 있다.
이 설명 전체에 걸쳐 사용되는 바와 같이 그리고 청구항들에서, 용어 "~ 중 적어도 하나" 또는 "~ 중 하나 이상"에 의해 결합되는 아이템들의 리스트는 리스트된 항목들의 임의의 조합을 의미할 수 있다. 예를 들어, "A, B 또는 C 중 적어도 하나"라는 문구는 A; B; C; A 및 B; A 및 C; B 및 C; 또는 A, B 및 C를 의미할 수 있다. 임의의 다른 도면의 요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 한 도면의 그런 요소들은 설명된 것과 유사한 임의의 방식으로 동작하거나 기능할 수 있지만, 이것에만 제한되지는 않는다는 점을 지적해 둔다.
또한, 본 개시내용에서 논의되는 조합 로직 및 순차 로직의 다양한 요소들은 (AND 게이트들, OR 게이트들, 또는 XOR 게이트들과 같은) 물리적 구조들, 또는 논의 중인 로직의 부울 등가물들인 논리 구조들을 구현하는 디바이스들의 합성 또는 다른 방식으로 최적화된 집합체들 둘 다에 관한 것일 수 있다.
임의의 다른 도면의 요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도면들의 그런 요소들은 설명된 것과 유사한 임의의 방식으로 동작하거나 기능할 수 있지만, 이것에만 제한되지는 않는다는 점을 지적해 둔다.
본 명세서에 설명된 실시예들은 메모리 어레이의 멀티 비트 셀의 프로그래밍을 검증하기 위한 기법들 및 메커니즘들을 다양하게 제공한다. 일부 실시예들은 메모리 셀의 현재 프로그래밍된 문턱 전압을 평가하기 위한 기초가 되는 기준 전압(reference voltage)의 표시를 포함하는, 워드 라인 전압 이외의 신호에 기초하여 프로그램 검증을 용이하게 한다. 특정 표시가 신호로 전달될 것이라는 결정은, 예를 들어, 메모리 디바이스의 검출된 상태에 기초하여 이루어진다. 하나의 이러한 실시예에서, 검출된 상태는 메모리 어레이에서의 열 조건, 메모리 어레이에서의 압력 조건, 메모리 어레이의 마모 조건, 또는 메모리 어레이의 하나 이상의 다른 셀에 대한 한 셀의 상대적 위치 중 하나를 포함한다.
본 명세서에서 사용되는 바와 같이, "프로그램 검증"("기입 검증"으로도 지칭됨) 및 관련 용어들은, 주어진 메모리 셀의 트랜지스터에 대해, 트랜지스터의 현재 프로그래밍된 문턱 전압(VTH)이 상기 메모리 셀에 기입되도록 의도되는 데이터에 대응하는지를 검출하는 동작들을 지칭한다. 용어 "기준 전압 레벨"은 본 명세서에서 메모리 셀의 현재 프로그래밍된 문턱 전압(VTH)을 검출하기 위한 기초가 되는 전압 레벨을 지칭한다. 예를 들어, 일부 실시예들에 따른 프로그램 검증은 감지 증폭기가 현재 프로그래밍된 문턱 전압(VTH)이 특정 기준 전압 레벨보다 큰 지를 나타내는 정보(예를 들어, 이진 값)를 전달하는 것을 포함한다.
본 명세서에 설명되는 기술들은 하나 이상의 전자 디바이스에서 구현될 수 있다. 본 명세서에서 설명되는 기술들을 이용할 수 있는 전자 디바이스들의 비제한적인 예로서는, 카메라, 셀 전화, 컴퓨터 단말기, 데스크톱 컴퓨터, 전자 판독기, 팩시밀리 머신, 키오스크, 랩톱 컴퓨터, 넷북 컴퓨터, 노트북 컴퓨터, 인터넷 디바이스, 결제 단말기, 개인용 정보 단말기, 미디어 재생기 및/또는 레코더, 서버(예를 들어, 블레이드 서버, 랙 마운트 서버, 이들의 조합 등), 셋톱 박스, 스마트폰, 태블릿 개인용 컴퓨터, 울트라 모바일 개인용 컴퓨터, 유선 전화기, 이들의 조합, 및 그와 유사한 것과 같은 임의 종류의 모바일 디바이스 및/또는 고정 디바이스가 포함된다. 더 일반적으로, 본 명세서에 설명된 기술들은 메모리 및 상기 메모리에 대한 기입을 검증하기 위한 회로를 포함하는 다양한 전자 디바이스 중 임의의 것에 채택될 수 있다.
도 1은 실시예에 따른 시스템(100)을 예시하는데, 이것은 셀 당 다중 비트(multiple-bit per cell, MBC) 메모리에 대해 프로그램 검증 동작들을 수행하는 메모리 제어기(130)를 포함한다. 프로그램 검증 동작들은 의도된 데이터가 도시된 예시적인 MBC 메모리(104)의 셀들과 같은 하나 이상의 메모리 셀에 저장된 것을 확인하는 것이다. 예를 들어, 메모리(104)는 참조 번호(106)를 사용하여 일반적으로 본 명세서에서 지칭되는 복수의 메모리 셀을 포함한다. 예시된 예에서, 메모리 셀들(106)은 프로그래밍 페이즈 동안 정보를 다양하게 저장하도록 프로그래밍되거나 프로그래밍될 수 있고, 여기서 메모리 셀들(106)은 저장된 정보를 판독하기 위해 판독 페이즈들 동안에 한 번 이상 후속적으로 액세스되는 데 이용가능하다. 일부 예들의 주어진 프로그래밍 페이즈 및/또는 판독 페이즈 동안, 메모리 셀들(106) 중 하나 이상의 상이한 메모리 셀은 메모리 셀들(106) 중 원하는 것들에서만 정보를 프로그래밍하도록 및/또는 메모리 셀들(106) 중 원하는 것들로부터만 정보를 판독하도록 선택적으로 활성화된다. 프로그래밍, 검증, 및/또는 판독을 위한 메모리 셀들(106) 중 선택된 것들은 타겟 메모리 셀들로 지칭되고, 메모리 셀들(106) 중 선택되지 않은 것들은 비-타겟(non-target) 메모리 셀들로 지칭된다.
MBC 메모리(104)는 (예를 들어) NAND 플래시 메모리가 메모리 셀(106) 당 2개 이상의 이진 비트 값을 저장하는 실시예를 예시한다. 예를 들어, 일부 실시예들이 2 bpc(two-bit per cell) NAND 플래시 메모리들(종종 멀티 레벨 셀(MLC) 플래시 메모리들로 지칭됨), 3 bpc NAND 플래시 메모리들(종종 삼중 레벨 셀(TLC) 플래시 메모리들로서 지칭됨), 4 bpc NAND 플래시 메모리들(종종 쿼드 레벨 셀(QLC) 플래시 메모리들로 지칭됨), 5 bpc NAND 플래시 메모리들(종종 펜타 레벨 셀(PLC) 플래시 메모리들로 지칭됨), 또는 셀 당 임의 수의 비트들을 저장하는 임의의 다른 적절한 유형의 메모리들을 저장하는 NAND 플래시 메모리들과 연계하여 구현된다. 다양한 실시예들은 다양한 유형의 메모리들의 메모리 셀들을 통해 흐르는 전류의 상이한 레벨들이 메모리 셀들에 저장된 대응하는 정보를 대표하는 그러한 메모리들 중 임의의 것과 연계하여 사용된다.
예시된 예에서, 메모리 제어기(130) 및 메모리(104)는 단일 플래시 메모리 집적 회로(IC) 패키지 내에 통합될 수 있다. 예를 들어, 메모리 제어기(130) 및 메모리(104)는 동일한 다이 상에 있고 동일한 IC 패키지 내에 배치될 수 있거나, 또는 별도의 다이 상에 있고 동일한 IC 패키지에서 서로 본딩될 수 있다. 대안적으로, 메모리 제어기(130)는 메모리(104)와는 별개의 IC 패키지에 있을 수 있다.
예시된 예에서, 메모리 셀들(106)의 일부는 동일한 워드 라인 WL(y)(108)(예를 들어, 행)에 위치된다. 또한 예시된 예에서, 메모리 셀들(106) 각각은 BL(0) 내지 BL(x)로서 도시된 대응하는 비트 라인(BL) 상에 위치된다. 예시된 예의 메모리 셀들(106) 각각은 워드 라인 WL(y)(108)을 활성화하고 - 예를 들어, 워드 라인 판독 검증 전압(VWLRV)을 워드 라인에 인가하는 것을 포함함 -, 및 비트 라인들 BL(0)-BL(x) 중 대응하는 것을 프리차지함으로써 어드레싱된다. 예시된 예의 메모리(104)는 메모리 셀들(106)의 프로그래밍된 상태들을 감지하기 위한 예시적인 감지 증폭기 회로(112)를 구비한다. 예를 들어, 워드 라인 WL(y)(108) 및 하나 이상의 비트 라인 BL(0)-BL(x)가 메모리 셀들(106) 중 하나 이상의 타겟화된 메모리 셀들을 활성화하도록 선택될 때, 전류들은 그러한 메모리 셀들(106)의 각자의 프로그래밍된 문턱 전압들(VT)에 기초하여 메모리 셀들(106) 중 타겟 메모리 셀들을 통해 다양하게 흐른다. 감지 증폭기 회로(112)는 그러한 전류들에 기초하여 값들을 래치하여 메모리 셀들(106) 중 타겟 메모리 셀들의 프로그래밍된 상태들을 식별한다. 일부 실시예들에서, 메모리(104)는 메모리 셀들(106)에 저장된 정보에 대응하는, 감지 증폭기 회로(112)에 의해 래치되는 값들을 저장하는 데이터 캐시들(도시되지 않음)을 추가로 포함한다.
(예를 들어) NAND 플래시 셀은 셀에 저장된 데이터를 표현하기 위해 플로팅 게이트 트랜지스터(floating-gate transistor)의 문턱 전압(threshold voltage)을 사용한다. 단일 레벨 셀(single-level cell, SLC) NAND 플래시 메모리에서, 각각의 메모리 셀은 1 비트를 표현하기 위해 2개의 상태(0, 1)에 대응하는 2개의 전압 레벨을 갖는다. MLC, TLC 및 QLC NAND 플래시 메모리에서, 각각의 메모리 셀은 하나보다 많은 비트를 저장한다. MLC NAND 플래시 메모리에서의 각각의 셀은 이진 데이터의 2 비트를 표현하기 위해 4개의 상태(00, 01, 10, 11)에 대응하는 4개의 전압 레벨을 사용한다. TLC NAND 플래시 메모리에서의 각각의 셀은 이진 데이터의 3 비트를 표현하기 위해 8개의 상태(000 내지 111)에 대응하는 8개의 전압 레벨을 사용한다. QLC NAND 플래시 메모리에서의 각각의 셀은 이진 데이터의 4 비트를 표현하기 위해 16개의 상태(0000 내지 1111)에 대응하는 16개의 전압 레벨을 이용한다.
MLC NAND 플래시 메모리 셀은 플래시 메모리 셀이 표현하려는 논리 값에 기초하여 4개의 문턱 전압 중 하나로 프로그래밍된다. 플래시 셀에 저장된 논리 멀티 비트 값은 플래시 메모리 셀의 문턱 전압을 기준 전압과 비교함으로써 판독된다. MLC NAND 플래시 메모리 셀에 대한 판독 동작 동안, 판독 기준 전압이 MLC NAND 플래시 메모리 셀에 대응하는 트랜지스터에 인가된다. 인가된 판독 기준 전압이 문턱 전압보다 높으면, 트랜지스터는 턴온된다. NAND 플래시 메모리 셀의 문턱 전압은 인가된 판독 기준 전압과 비교되어 문턱 전압에 의해 표현되는 논리 2 비트 값(00, 01, 10 또는 11)을 결정한다.
하나의 예시적인 실시예에서, MBC 메모리(104)는 문턱 전압 분포(102)의 L0-L7로서 도시된 8개의 문턱 전압 레벨(VTH)에 기초하여 3 bpc(bits-per-cell)를 저장하는 TLC 메모리이다. 예시된 예에서, 메모리 셀들(106) 중 상이한 것들은 멀티 비트 이진 값들 중 대응하는 것들을 저장하기 위해 복수의 문턱 전압(VTH) 중 상이한 것들로 프로그래밍 가능하다. 예를 들어, 문턱 전압 레벨들(VTH) L0-L7은 메모리 셀들(106)의 전기적 특성들을 프로그래밍하거나 변경함으로써 메모리 셀들(106)에 저장될 수 있는 상이한 대응하는 멀티 비트 이진 값들(예를 들어, L0: 000; L1: 001; L2: 010; L3: 011; L4: 100; L5: 101; L6: 110; L7: 111)을 나타낸다. 예를 들어, 각각의 메모리 셀(106)은 문턱 전압 레벨들(VTH) 중 하나(예를 들어, 트랜지스터의 문턱 전압 레벨)를 출력하도록 구성가능한 전기적 특성들을 갖는 트랜지스터를 포함하고, 그에 의해 멀티 비트 이진 값들 중 저장된 것을 표시한다.
예시된 예의 문턱 전압 분포(102)는 문턱 전압 레벨들(VTH) 중 상이한 것들로 프로그래밍되는 메모리 셀들(106)의 수를 나타낸다. 예시된 예에서, 문턱 전압 레벨들(VTH) L0-L7은 기준 전압 레벨들 R1-R7에 의해 분리된다. 기준 전압 레벨들 R1-R7은 문턱 전압 레벨들(VTH) L0-L7이 대응하는 멀티 비트 이진 값을 표현하도록 그 내에 위치해야만 하는 경계들을 형성한다. 예를 들어, 문턱 전압 레벨 L1이 이진 값 001을 표현한다면, 이진 값 001을 저장하도록 의도된 메모리 셀(106)은 기준 전압 레벨들 R1과 R2 사이에 있는 문턱 전압을 출력해야만 한다. 또 다른 실시예에서, MBC 메모리(104)는 QLC 메모리이거나 또는 다른 방식으로 셀 당 적어도 4 비트를 지원한다.
상이한 프로그램 검증 동작들에 대해, 어떤 데이터가 검증되고 있는지에 좌우되어 상이한 메모리 셀들(106)이 타겟 메모리 셀들로 지정된다. 예를 들어, 한 프로그램 검증 동작은 1의 이진 값(예를 들어, 001)을 저장하도록 의도된 메모리 셀들(106)의 것들을 체크할 수 있고, 따라서 이진 1을 저장하도록 의도된 워드 라인에서의 임의의 메모리 셀(106)이 타겟 메모리 셀로 지정된다. 후속 프로그램 검증 동작은 특정 3 비트 논리 값(예를 들어, 011)을 표현하도록 의도된 메모리 셀들(106)의 것들을 체크할 수 있고, 따라서 이진 3을 저장하도록 의도된 워드 라인에서의 임의의 메모리 셀(106)이 타겟 메모리 셀로 지정된다. 예시된 예의 MBC 메모리(104)는 3 bpc(bit-per-cell) 메모리이다. 그러나, 본 명세서에 개시된 예들은 MBC 플래시 메모리들 또는 셀 당 더 적은 비트들(예를 들어, 2 bpc) 또는 셀 당 더 많은 비트들(예를 들어, 4 bpc, 5 bpc 등)을 저장하는 임의의 다른 적절한 유형의 메모리들과 연계하여 구현될 수 있다.
예시된 예의 메모리 제어기(130)는 타겟 셀들(예를 들어, 도시된 예시적인 셀(110)을 포함함)을 선택하고 비트 라인들의 선택적 프리차지를 이용하여 선택된 타겟 셀들에 기입된 데이터를 검증함으로써 프로그램 검증 과정들을 수행하도록 구성된다. 예를 들어, 본 명세서에 개시된 프로그램 검증 과정들은 MBC 메모리 셀들의 메모리 셀 프로그래밍 패스들과 연계하여 수행되어, 프로그램 검증 과정이 모든 의도된 데이터가 MBC 메모리 셀들에 성공적으로 기입된 것을 확인한 후에 MBC 메모리 셀들의 페이지 또는 워드 라인에 대한 기입 동작이 완료되도록 한다. 예를 들어, 셀(110)의 전기적 특성들을 변경하여 대응하는 데이터를 저장하기 위한 메모리 셀 프로그래밍 패스 이후에, 메모리 제어기(130)는 의도된 데이터가 셀(110)에 올바르게 저장된 것을 확인하기 위해 셀(110)에 대해 프로그램 검증 동작을 수행한다.
예시된 예에서, 프로그램 검증 과정 동안, 메모리 제어기(130)는 워드 라인 WL(0)(108)이 검증 워드 라인 판독 전압(VWLRV)으로 램프(ramp)하도록 야기한다. 또한, 메모리 제어기(130)는 비트 라인들 BL(0), BL(1), BL(2), BL(3),..., BL(x) 중 하나 이상의 것의 선택적 프리차지를 야기하고, 예를 들어 여기서 비트 라인 BL(x)은 셀(110)에서의 프로그래밍의 검증을 용이하게 하기 위해 프리차지된다. 일부 실시예들에서, PPV(pre-program verify) 스트로브에 대응하는 제1 시간 동안, 메모리 제어기(130)는 셀(110)의 제1 출력을 획득한다. 실시예에서, 셀(110)로부터 획득된 예시적인 제1 출력은 셀(110)에 의해 출력되는 감지된 문턱 전압(VSTH)에 대응하는 이진 0 또는 1을 포함하거나 다른 방식으로 표시하는데, 예를 들어 여기서 셀(110)로부터 획득된 제1 출력은 감지된 문턱 전압(VSTH)이 미리 정의된 최소 PPV 전압 레벨보다 높은지를 표시한다. 감지된 문턱 전압(VSTH)은 메모리 셀 프로그래밍 패스(memory cell programming pass) 동안 셀(110)의 트랜지스터 내에 프로그래밍된 전기적 특성들을 나타낸다. 프로그래밍된 전기적 특성은 더 많거나 더 적은 전류가 타겟 셀(110)을 통해 흐르는 것을 허용하여 그 안에 저장된 데이터를 나타내는 문턱 전압(VTH)을 생성한다.
일부 실시예들에서, MBC 메모리(104)의 일부 또는 모든 메모리 셀들 각각은 대응하는 워드 라인(WL)과 회로를 이루는 각자의 임시 캐시 커패시터(도시되지 않음)를 포함하거나 또는 대안적으로 그에 결합된다. 상기 임시 캐시 커패시터들 중 주어진 하나는 PPV 스트로브 동안 전하에 의해 바이어스되도록 동작가능하여, 셀(110)로부터 획득된 제1 출력이 대응하는 임시 캐시 커패시터에 유지된 바이어스에 기초하여 셀(110)에 의해 출력되는 문턱 전압을 나타내도록 한다.
PV(program verify) 스트로브에 대응하는 제2 시간 동안, 메모리 제어기(130)는, 예를 들어 셀(110)로부터 획득되는 각자의 제2 출력을 포함하여 각자의 하나 이상의 셀로부터 각각 하나 이상의 제2 출력을 획득한다. 실시예에서, 셀(110)로부터 획득된 예시적인 제2 출력은 셀(110)에 의해 출력된 감지된 문턱 전압(VSTH)에 대응하는 이진 0 또는 1을 포함하거나 또는 다른 방식으로 표시하는데, 예를 들어 여기서 셀(110)로부터 획득된 제2 출력은 감지된 문턱 전압(VSTH)이, 예를 들어 대응하는 최소 PPV 전압 레벨보다 큰 미리 정의된 최소 PV 전압 레벨을 넘는지를 표시한다. 하나의 이러한 실시예에서, 셀(110)의 임시 캐시 커패시터는 PV 스트로브 동안 바이어스되지 않아서, 셀(110)의 PV 스트로브 상태가 임시 캐시 커패시터에 유지된 바이어싱 전하 없이 셀(110)에 의해 출력된 감지된 문턱 전압들을 나타내도록 한다. 일부 실시예들에서, PV 스트로브가 먼저 수행되고, PPV 스트로브가 예를 들어 PV 스트로브의 결과에 따라 조건지워져서 후속하여 수행된다.
예시된 예에서, 감지 증폭기 회로(112)는 프로그램 검증 과정의 하나 이상의 타겟 셀 각각에 대해, 각자의 현재 PPV 스트로브 상태(122) 및 각자의 현재 PV 스트로브 상태(124)를 메모리 제어기(130)에 전달한다. 상기 PPV 스트로브 상태(122) 및 PV 스트로브 상태(124)에 기초하여, 메모리 제어기(130)는, 셀이 상기 셀에 저장되어야 하는 의도된 데이터를 나타내는 타겟 문턱 전압에 도달하도록(또는 그렇지 않도록) 주어진 메모리 셀이 완전히 프로그래밍되었는지 여부를 결정한다. 일부 실시예들에서, 완전히 프로그래밍되지 않은 타겟 셀에 대해, 메모리 제어기(130)는 또한 타겟 셀이 타겟 문턱 전압에 얼마나 가까운지를 결정하기 위해 그 셀의 현재 PPV 스트로브 상태(122) 및 PV 스트로브 상태(124)를 사용한다. 이러한 방식으로, 메모리 제어기(130)는 완전히 프로그래밍되지 않은 타겟 셀에 대해 사용되는 후속 프로그래밍 펄스의 하나 이상의 전압 레벨을 제어하여, 타겟 셀의 결과적인 문턱 전압이 타겟 문턱 전압을 초과하거나 오버슈트하도록 그 타겟 셀의 전기적 특성들을 너무 많이 변경하는 것을 방지할 수 있다.
예시된 예에서, 메모리 제어기(130)는, 각각이 타겟 문턱 전압으로부터 비교적 멀리 떨어져 있는 각자의 문턱 전압을 갖는 - 예를 들어, 타겟 셀(110)을 포함하는 - 하나 이상의 메모리 셀을 프로그래밍(예를 들어, 이것의 전기적 특성들을 변경)하기 위해 전체 프로그램 펄스(126)를 사용한다. 하나의 그러한 실시예에서, 예시적인 메모리 제어기(130)는 SSPC(Selective Slow Program Convergence)를 구현하는데, 여기서 부분 프로그램 펄스(128)는 각각이 타겟 문턱 전압에 비교적 가까운 각자의 문턱 전압을 갖는 하나 이상의 메모리 셀을 프로그래밍하기 위해 사용된다. 이러한 방식으로, 그들의 의도된 타겟 문턱 전압들에 비교적 가까운 메모리 셀들의 전기적 특성들은 부분 프로그램 펄스(128)를 사용하여 작은 증분들로 프로그래밍되어 그 안에 저장되도록 의도된 데이터를 정확하게 나타내는 그들의 의도된 타겟 문턱 전압들을 초과하는 문턱 전압들을 그들의 메모리 셀들에 생성하는 것을 회피할 수 있다. 또한, 그들의 의도된 타겟 문턱 전압들로부터 비교적 멀리 떨어진 메모리 셀들의 전기적 특성들은 전체 프로그램 펄스(126)를 사용하여 더 큰 증분들로 프로그래밍되어 의도된 타겟 문턱 전압들에 더 빠르게 접근하고 도달할 수 있다.
예시된 예에서, 메모리 셀 프로그래밍 패스 동안 변경되는 메모리 셀(106)의 전기적 특성은 메모리 셀(106)에서의 트랜지스터의 플로팅 게이트에 대응한다. 예를 들어, 메모리 셀(106)의 트랜지스터의 드레인 단자와 소스 단자 사이의 전류 흐름의 양을 제어하기 위해, 프로그램 펄스(예를 들어, 전체 프로그램 펄스(126) 또는 부분 프로그램 펄스(128))가 트랜지스터의 플로팅 게이트 상의 전자 전하를 변경하기 위해 사용된다. 전자 전하 변경은 메모리 셀(106)의 트랜지스터를 통해 흐르는 전류의 양을 변경시킨다. 전류 흐름의 양은, 다음으로 메모리 셀(106)에 저장된 멀티 비트 이진 값을 나타내는 해당 메모리 셀(106)의 결과적인 문턱 전압 레벨(VTH)에 반비례한다. 이와 같이, 메모리 셀들(106)의 전기적 특성들을 변경하기 위해 도 1의 전체 프로그램 펄스(126) 또는 부분 프로그램 펄스(128)를 사용함으로써 상이한 멀티 비트 이진 값들이 메모리 셀들(106)에 저장될 수 있다.
도 1의 예시된 예에서, 타겟 셀(110)의 감지된 문턱 전압 레벨이 타겟 문턱 전압에 비교적 가까워서 타겟 셀(110)을 의도된 타겟 문턱 전압에 도달하도록 구성하는데에 작은 프로그램 펄스가 필요한 경우, 메모리 제어기(130)는 부분 프로그램 펄스(128)를 이용하여 그것의 전기적 특성들에 작은 증분적 변경을 야기함으로써 타겟 셀(110)을 더 프로그래밍할 수 있다. 또한, 예시된 예에서, (셀(110) 이외의) 또 다른 타겟팅된 메모리 셀의 감지된 문턱 전압 레벨이 의도된 타겟 문턱 전압으로부터 비교적 멀리 떨어져서 타겟 문턱 전압에 도달하도록 다른 타겟 셀을 구성하는데에 더 큰 프로그램 펄스가 필요한 경우, 메모리 제어기(130)는 제1 부분 프로그램 펄스(128)보다 상대적으로 더 높은 전압을 갖는 전체 프로그램 펄스(126)를 이용하여 다른 타겟 셀을 더 프로그래밍할 수 있다. 이러한 방식으로, 메모리 제어기(130)는 각자의 프로그램 펄스 전압 레벨들을 이용하여 타겟 셀(110) 및 다른 타겟 셀 모두에 대한 추가 프로그래밍을 수행하여, 타겟 셀(110) 및 다른 타겟 셀에 의해 출력되는 문턱 전압들이 그 의도된 데이터에 대응하는 타겟 문턱 전압들을 오버슈트하거나 초과하지 않고서 저장될 의도된 데이터를 나타내도록 할 수 있다. 또한, 타겟 메모리 셀들에 대해 그들의 타겟 문턱 전압들에 이미 도달한 경우, 메모리 제어기(130)는 후속 메모리 셀 프로그래밍 패스들 동안에 그들의 타겟 메모리 셀들에 인가되는 것으로부터 추가 프로그램 펄스들을 억제할 수 있다(INH).
예시된 예에서, 메모리 제어기(130)는 PPV 스트로브 상태(122), PV 스트로브 상태(124) 및/또는 감지 증폭기 회로(112)로부터의 다른 이러한 스트로브 상태 시그널링에 기초한 셀 상태 정보(138)를 유지하거나 또는 다른 방식으로 업데이트한다(및 예를 들어, 포함한다). 하나의 이러한 실시예에서, 셀 상태 정보(138)는 메모리 제어기(130)가 각각이 셀들(106)의 각자의 것에 대응하는 PPV 스트로브 상태들을 저장하기 위해 사용하는 PPV 타겟 셀 맵을 포함한다. 예를 들어, 그러한 PPV 타겟 셀 맵은 그 타겟 셀의 감지된 문턱 전압이 제1 "PPV" 전압 레벨을 초과했는지를 나타내는, 셀들(106) 중 하나 이상의 타겟팅된 것들의 각각에 대한 각자의 1개의 이진 비트들을 홀드한다. 부가적으로 또는 대안적으로, 셀 상태 정보(138)는 메모리 제어기(130)가 각각이 셀들(106) 중 각자의 것에 대응하는 PV 스트로브 상태들을 저장하기 위해 사용하는 PV 타겟 셀 맵을 포함한다. 예를 들어, PV 타겟 셀 맵은 그 타겟 셀의 제2 감지된 문턱 전압이 제2 "PV" 전압 레벨을 초과했는지를 나타내는, 셀들(106) 중 하나 이상의 타겟팅된 것들의 각각에 대한 하나의 이진 비트들을 홀드한다.
도시된 예시적인 실시예에서, 메모리 제어기(130)의 검출기(132)는 프로그램 검증 과정 동안 어느 시점에 존재할 MBC 메모리(104)의 상태(실제 또는 예상)를 특정하거나 또는 다른 방식으로 표시하는 하나 이상의 신호 - 예를 들어, 도시된 예시적인 신호(131)를 포함함 - 를 수신하도록 결합된다. 예를 들어, 신호(131)는 시스템(100)에 포함되거나 그에 결합되는 하나 이상의 온도 센서, 압력 센서들, 및/또는 다른 그러한 센서들(도시되지 않음)로부터 검출기(132)에 의해 수신된다. 일부 실시예들에서, 신호(131)는 메모리 제어기(130)의 다른 회로로부터 검출기(132)에 전달되는데, 예를 들어, 여기서 신호(131)는 MBC 메모리(104)의 하나 이상의 다른 메모리 셀들에 대한 타겟 메모리 셀의 상대적 위치를 특정하거나 또는 다른 방식으로 표시한다. 예를 들어, 하나의 그러한 실시예에서, 신호(131)는 타겟 메모리 셀을 포함하는 워드 라인을 식별한다.
검출기(132)는 메모리 셀들(106) 중 특정한 하나가 프로그램 검증을 위해 타겟팅되는 것을 식별하는 로직(예를 들어, 하드웨어 및/또는 소프트웨어를 포함함)을 포함한다. 실시예에서, 이러한 식별은 검출기(132)가 타겟팅된 메모리 셀의 트랜지스터의 문턱 전압을 평가하기 위한 기초가 될 특정 기준 전압 레벨 - 예를 들어, PV 전압 레벨 또는 PPV 전압 레벨 중 하나 - 을 결정하는 것을 포함한다. 타겟 메모리 셀의 프로그램 검증이 발생할 것임을 검출한 것에 응답하여, 검출기(132)는 신호(131)에 의해 표시되는 상태 및 프로그램 검증을 위한 기초로 될 기준 전압 레벨 둘 다를 메모리 제어기(130)의 신호 생성기(134)에 전달하는 신호(133)를 생성한다.
신호 생성기(134)는 다중의 기준 전압 표시자 각각이 MBC 메모리(104)의 각자의 상태에 대응하는 것을 특정하거나 또는 다른 방식으로 표시하는 구성 상태(136)에 대한 액세스를 갖거나, 또는 그에 기초하여 다른 방식으로 동작한다. 예를 들어, 구성 상태(136) - 이것은, 예를 들어, 테이블, 링크된 리스트, 비트맵, 및/또는 다양한 다른 적절한 정보 자원들 중 임의의 것을 포함함 - 는 기준 전압의 제1 표시와 MBC 메모리(104)의 제1 가능한 상태 사이의, 기준 전압의 제2 표시와 MBC 메모리(104)의 제2 가능한 상태 사이의, 기준 전압의 제n 표시와 MBC 메모리(104)의 제n 가능한 상태 사이, 및 그와 유사한 것 사이의 대응 관계를 식별한다. 구성 상태(136)는, 예를 들어, 제조자, 배포자, 소매업자 또는 다른 이러한 엔티티에 의해 제공되는 정보에 기초하는데, 예를 들어 여기서 구성 상태(136)는 관리자, 개발자 또는 다른 사용자에 의해 프로그래밍되거나 다른 방식으로 구성된다. 하나의 이러한 실시예에서, 구성 상태(136)는 하나 이상의 네트워크를 통해 시스템(100)과 통신하는 원격 서버 또는 다른 자원을 통해 제공된다.
신호(133)에 응답하여, 신호 생성기(134)는 구성 상태(136)에 액세스하여 기준 전압의 특정 표시를 식별하는데, 예를 들어 여기서 표시는 신호(131)(및 신호(133))에 의해 표시되는 상태에 대응하는 것으로 식별된다. 이러한 식별에 기초하여, 기준 신호의 표시는 메모리 제어기(130)가 MBC 메모리(104)에 통신하는 신호(127)에 포함된다. 실시예에서, 신호(127)(또는 신호(127)에 기초한 또 다른 입력)가 감지 증폭기 회로(112)에서 수신된다. 이러한 입력에 기초하여, 감지 증폭기 회로(112)는, 예를 들어 셀 상태 정보(138)의 업데이트를 용이하게 하기 위해 현재의 PPV 스트로브 상태(122), 현재의 PV 스트로브 상태(124) 또는 다른 그러한 출력을 생성하기 위해 타겟팅된 메모리 셀의 문턱 전압을 감지한다.
다양한 실시예들의 특정 특징들은, 예를 들어, 메모리 셀의 활성화(만약 있다면)를 검출하기 위한 부스트 전압의 기준 레벨 VCB0 및/또는 감지 시간의 기준 지속기간 TSEN0에 대응하는 것으로 미리 정의되는 일부 베이스라인 검증 상태의 맥락에서 본 명세서에서 설명된다. 일부 대안적인 검증 상태의 검출에 기초하여, 상기 실시예들은 부스트 전압의 또 다른 레벨 VCB1 및/또는 감지 시간의 또 다른 지속기간 TSEN1을 다양하게 결정한다.
예를 들어, 일부 실시예들에서, 베이스라인 검증 상태는 값 WL0과 연관되는 기준 워드 라인을 포함한다. 검출된 대안적 검증 상태는 대신에, 예를 들어, 다른 워드 라인과 기준 워드 라인 사이의 거리를 표시하는 값 WL1과 연관되는 또 다른 워드 라인을 포함한다. 하나의 이러한 실시예에서, 전압 레벨 VCB1은 다음에 따라 계산된다:
Figure pat00001
여기서, ΔVWL은 워드 라인들(또는 워드 라인들의 그룹들) 사이의 주어진 증분적 차이에 대한 미리 정의된 증분적 전압 변경이다. 부가적으로 또는 대안적으로, 시간 지속기간 TSEN1은 다음에 따라 계산된다:
Figure pat00002
여기서, ΔTWL은 워드 라인들(또는 워드 라인들의 그룹들) 사이의 주어진 증분적 차이에 대한 시간 변경의 미리 정의된 증분적 양이다.
일부 실시예들에서, 값들 WL0, WL1 각각은 상이한 각자의 하나의 (및 단 하나의) 워드 라인에 대응한다. 대안적으로, 값들 WL0, WL1 각각은 상이한 각자의 복수의 워드 라인에 대응한다. 예를 들어, 일부 실시예들은 다중의 워드 라인들의 그룹의 크기(예를 들어, 16)에 대응하는 세분성 레벨(granularity level)로 부스트 전압 또는 감지 시간 파라미터를 구성한다. 하나의 이러한 실시예에서, 16개의 워드 라인 WL(0) 내지 WL(15)의 제1 그룹에서의 각각의 워드 라인은 번호 WL0에 대응하고, 예를 들어, 여기서 16개의 워드 라인의 상이한 그룹에서의 각각의 워드 라인은 번호 WL1에 대응한다. 상이한 워드 라인들의 그룹은, 예를 들어, 워드 라인들 WL(16) 내지 WL(31)의 제2 그룹, 워드 라인들 WL(32) 내지 WL(47)의 제3 그룹 등 중 하나이다.
또 다른 실시예에서, 베이스라인 검증 상태는 온도 K0를 갖는 메모리 디바이스를 포함하고, 예를 들어, 여기서 검출된 대안 검증 상태는 대신에 또 다른 온도 K1을 갖는 메모리 디바이스를 포함한다. 하나의 이러한 실시예에서, 전압 레벨 VCB1은 다음에 따라 계산된다:
Figure pat00003
여기서 ΔVK은 메모리 디바이스 온도에 대한 주어진 증분적 변경에 대한 미리 정의된 증분적 전압 변경이다. 부가적으로 또는 대안적으로, 시간 지속기간 TSEN1은 다음에 따라 계산된다:
Figure pat00004
여기서, ΔTK는 메모리 디바이스 온도에 대한 주어진 증분적 변경에 대한 시간 변경의 미리 정의된 증분적 양이다.
또 다른 실시예에서, 베이스라인 검증 상태는 (프로그램 소거 사이클들의 수와 같은) 마모 레벨 W0를 갖는 메모리 디바이스를 포함하는데, 예를 들어 여기서 검출된 대안 검증 상태는 마모 레벨 W1을 갖는 메모리 디바이스를 포함한다. 하나의 이러한 실시예에서, 전압 레벨 VCB1은 다음에 따라 계산된다:
Figure pat00005
여기서, ΔVW는 메모리 디바이스의 마모 레벨에 대한 주어진 증분적 변경에 대한 미리 정의된 증분적 전압 변경이다. 부가적으로 또는 대안적으로, 시간 지속기간 TSEN1은 다음에 따라 계산된다:
Figure pat00006
여기서, ΔTW는 메모리 디바이스의 마모 레벨에 대한 주어진 증분적 변경에 대한 시간 변경의 미리 정의된 증분적 양이다. 도 2는 실시예에 따른 메모리 셀의 프로그래밍을 검증하기 위한 방법(200)의 특징들을 도시한다. 방법(200)은 감지 증폭기 회로가 메모리 셀의 현재 프로그래밍된 문턱 전압을 평가하기 위한 기초로 될 기준 전압의 표시를 포함하는 (워드 라인에 제공되는 전압 이외의) 신호에 기초하여 프로그램 검증을 용이하게 하는 실시예의 일례이다. 특정 표시가 신호로 전달될 것이라는 결정이 - 예를 들어, 신호가 동일한 기준 전압의 일부 상이한 표시를 전달하는 것과는 대조적으로 - 메모리 디바이스의 검출된 상태에 기초하여 이루어진다. 일부 실시예들에서, 방법(200)은 메모리 제어기(130) 및/또는 다른 경우에는 시스템(100)의 기능성을 제공하는 회로에 의해 수행된다.
도 2에 도시된 바와 같이, 방법(200)은 메모리 어레이의 셀에 대한 기입이 검증될 것임을 (210에서) 검출하는 단계를 포함한다. 일부 실시예에서, (210)에서의 검출은 프로세서(또는 다른 이러한 호스트 로직)와의 및/또는 메모리 어레이를 포함하는 메모리 디바이스와의 메모리 제어기에 의한 통신에 기초한다. 하나의 이러한 실시예에서, 검출은 메모리 디바이스가 메모리 셀에서의 트랜지스터의 문턱 전압을 변경하기 위해 프로그램 펄스의 종료(실제 또는 예상) 또는 다른 동작을 시그널링하는 것에 기초한다.
방법(200)은 (210)에서의 검출에 기초하여, 기준 전압 레벨의 표시가 기입의 검증 동안 메모리 디바이스의 상태에 대응하는 것을 (212에서) 식별하는 단계를 추가로 포함한다. 상태는 메모리 어레이에서의 열 조건, 메모리 어레이에서의 압력 조건, 메모리 어레이의 마모 조건, 또는 메모리 어레이의 하나 이상의 다른 셀에 대한 셀의 상대적 위치 중 하나(그리고, 일부 실시예들에서, 이것들 중 적어도 2개의 조합)를 포함한다. 마모 조건은, 예를 들어, 메모리 디바이스에서 수행된 프로그램 소거(program-erase, P-E) 사이클의 수에 의해 표현된다. 대안적으로 또는 추가적으로, 셀의 상대적 위치는, 예를 들어, 셀을 포함하는 워드 라인의 수에 의해 표시된다.
일부 실시예들에서, (212)에서의 식별은 (예를 들어) 기준 워드 라인과 셀을 포함하는 워드 라인 사이의 거리를 나타내는 값을 결정하기 위해 사용되는 수 -예를 들어, 수학식 1 및 수학식 2 중 어느 하나에서의 WL1- 에 기초한다. 수는 특정 워드 라인에 대응한다(또는, 예를 들어, 워드 라인들의 특정 그룹의 각각의 워드 라인에 대응한다). (212)에서의 식별은 룩업, 계산 또는 다른 동작을 수행하는 것을 포함하고, 이는 동일한 기준 전압의 대안적 표시 대신에 기준 전압의 하나의 특정 표시가 전달되는 결과를 낳는다. 하나의 이러한 실시예에서, (212)에서의 식별은, 동일한 기준 전압의 상이한 각자의 표시를 각각 갖는 메모리 디바이스의 다양한 가능한 상태들의 대응 관계를 특정하거나 또는 다른 방식으로 표시하는 일부 미리 정의된 구성 상태 - 예를 들어, 룩업 테이블 또는 다른 기준 정보 - 를 포함하거나 다른 방식으로 그에 대한 액세스를 갖는 메모리 제어기로 수행된다.
방법(200)은 기준 전압 레벨의 표시를 포함하는, (212)에서의 식별에 기초한 신호를 (214에서) 생성하는 단계를 추가로 포함한다. 신호는, 예를 들어, 프로그램 검증 동안, 셀을 포함하는 워드 라인에 제공되는 워드 라인 전압과 구별된다. 제한이 아닌 예시로서, 신호는 상기 워드 라인을 생략하는 경로를 통해 메모리 어레이 또는 감지 증폭기 중 하나에 전달된다. 대안적으로 또는 추가적으로, 워드 라인 전압은 기준 전압의 표시를 생략한다.
예시적인 실시예에서, 신호(또는 신호에 기초하여 생성되는 입력)는 감지 증폭기 회로의 커패시터에서 제공되는 부스트 전압을 포함한다. 도 다른 실시예에서, 신호(또는 신호에 기초하여 생성되는 입력)는 감지 증폭기 회로의 스위치를 동작시키는 제어 신호를 포함하고, 예를 들어 여기서 기준 전압 레벨의 표시는 제어 신호가 그 동안 어써트되는 시간 기간을 포함한다. 또 다른 실시예에서, 신호(또는 신호에 기초하여 생성되는 입력)는, 프로그램 검증 동안, 셀을 포함하는 비트 라인에 제공되는 비트 라인 전압을 포함한다.
일부 실시예들에서, 방법(200)은 메모리 어레이에 결합되는 감지 증폭기 회로의 동작들을 추가로 포함한다. 예를 들어, 방법(200)은 이러한 감지 증폭기 회로에서 입력을 (216에서) 수신하는 단계를 추가로 포함하고, 여기서 입력은 신호에 기초하고 그리고 셀을 포함하는 워드 라인에서 제공되는 전압에 또한 기초한다. 입력은, 예를 들어, 부스트 전압, 스위치 제어 신호, 또는 셀을 포함하는 비트 라인과 교환되는 전류 중 하나를 포함한다. 하나의 이러한 실시예에서, 방법(200)은, 감지 증폭기 회로가, 입력에 기초하여, 셀의 문턱 전압이 기준 전압 레벨보다 큰지를 표시하는 출력을 제공하는 단계를 (218에서) 추가로 포함한다. 예를 들어, 입력은 감지 증폭기의 커패시터 양단의 전압의 결정에 기여하고, 예를 들어 여기서 출력은 상기 전압의 샘플링에 기초하여 생성된다. 다양한 실시예에서, 방법(200)은 (216)에서의 수신 및 (218)에서의 제공을 생략하지만 이것들을 용이하게 하기 위해 (214)에서 생성된 신호를 제공한다.
도 3은 실시예에 따른 메모리 셀 프로그램 검증을 수행하기 위한 시스템(300)의 특징들을 도시한다. 시스템(300)은 실시예의 일 예를 도시하는데, 여기서 프로그램 검증을 용이하게 할 신호가 기준 전압 레벨의 표시를 포함하고, 여기서 표시는 타겟 셀의 워드 라인, 환경 조건(예를 들어, 온도 또는 대기압을 포함함), 또는 메모리 디바이스의 마모 레벨 중 하나 이상에 기초하여 결정된다. 다양한 실시예에서, 시스템(300)은 시스템(100)의 특징을 포함하며, 예를 들어, 여기서 시스템(300)의 기능성은 방법(200)에 따라 제공된다.
도 3에 도시된 바와 같이, 시스템(300)은 MBC 메모리(304), 및 시스템(300)에 포함되는 - 또는 대안적으로 시스템에 결합될 - 프로세서 또는 다른 호스트 로직(도시되지 않음)을 대신하여 MBC 메모리(304)에 액세스하도록 결합되는 메모리 제어기(330)를 포함한다. 일부 실시예들에서, 메모리 제어기(330) 및 MBC 메모리(304)는 제각기 메모리 제어기(130) 및 MBC 메모리(104)의 적어도 일부 기능성을 다양하게 제공한다. 하나의 이러한 실시예에서, MBC 메모리(304)는, 예를 들어, 도 1의 문턱 전압 분포(102)에 도시된 예시적인 전압 레벨들 L0-L7과 같은, 8개의 문턱 전압 레벨(VTH)에 기초한 3 bpc(bits-per-cell)를 저장한다.
예시된 예에 도시된 바와 같이, MBC 메모리(304)는 복수의 워드 라인 WL(0), WL(1), WL(2),..., WL(m) 및 비트 라인 BL(0), BL(1), BL(2), BL(3),..., BL(n)을 포함한다. 예시된 예에서, 변수 'm' 은 MBC 메모리(304)에서의 워드 라인들 또는 페이지들의 총 수를 나타내고, 변수 'n' 은 MBC 메모리(304)의 각각의 워드 라인 또는 페이지의 메모리 셀 폭(예를 들어, 메모리 셀들(306)의 총 수)을 나타낸다. 예시적인 메모리 셀들(306)은 워드 라인들 WL(0),..., WL(m) 및 비트 라인들 BL(0),..., BL(n)의 각자의 교차점들에 다양하게 위치된다. 각각의 메모리 셀(306)은 워드 라인들(WL) 중 대응하는 하나 및 비트 라인들(BL) 중 대응하는 하나를 활성화(예를 들어, 프리차지)함으로써 액세스된다. 이러한 방식으로, 워드 라인(WL)을 프리차지하는 것은 원하는 메모리 셀(306)의 트랜지스터의 게이트 단자에 게이트-대-소스 전압(Vgs)을 인가하며, 이는 원하는 메모리 셀(306)의 드레인 단자와 소스 단자 사이에 전류가 흐르게 허용한다. 메모리 셀(306)의 프로그래밍된 전기적 특성들은 대응하는 비트 라인(BL)이 프리차지될 때 드레인 단자와 소스 단자 사이의 전류 흐름의 양을 제어한다. 전류 흐름의 양은 메모리 셀(306)의 문턱 전압 레벨에 대응한다. 이와 같이, 메모리 셀들(306)로부터 출력되는 문턱 전압 레벨들을 제어하기 위해 대응하는 드레인 단자와 소스 단자 사이에 더 많거나 더 적은 전류가 흐르도록 허용하기 위해 메모리 셀들(306)의 트랜지스터들을 프로그래밍함으로써 상이한 멀티 비트 이진 값들이 메모리 셀들(306)에 저장될 수 있다.
예시된 예에서, 메모리 셀 프로그래밍 패스 동안 변경되는 메모리 셀(306)의 전기적 특성은 메모리 셀(306)에서의 트랜지스터의 플로팅 게이트에 대응한다. 제한이 아닌 예시로서, 메모리 셀(306)의 트랜지스터의 드레인 단자와 소스 단자 사이의 전류 흐름의 양을 제어하기 위해, 프로그래밍 펄스(예를 들어, 도 1의 전체 프로그래밍 펄스(126) 또는 부분 프로그래밍 펄스(128))가 트랜지스터의 플로팅 게이트 상의 전자 전하를 변경하기 위해 일부 실시예들에서 사용된다. 전자 전하의 변경은 메모리 셀(306)의 트랜지스터를 통해 흐르는 전류의 양을 변경시킨다. 전류 흐름의 양은 그 메모리 셀(306)의 결과적인 문턱 전압 레벨(VTH)에 비례하고, 이는 다음으로 그 메모리 셀(306)에 저장된 멀티 비트 이진 값을 나타낸다. 이와 같이, 메모리 셀들(306)의 전기적 특성들을 변경하기 위해 프로그래밍 펄스를 사용함으로써 상이한 멀티 비트 이진 값들이 메모리 셀들(306)에 저장될 수 있다.
예시된 예에서, 기입 과정 동안, 메모리 제어기(330)는 프로세서로부터 기입 데이터를 수신한다. 기입 데이터는 사용자로부터의 또는 하나 이상의 프로세서로 실행되는 과정으로부터의 데이터일 수 있다. 기입 과정 동안, 메모리 제어기(330)는 메모리 셀들(306) 중 선택된 것들에 대해 각자의 하나 이상의 메모리 셀 프로그래밍 패스를 다양하게 수행하여 기입 데이터를 저장한다. 후속하여, 메모리 제어기(330)는 기입 데이터가 의도된 대로 메모리 셀들(306) 중 대응하는 것들에 올바르게 기입된 것을 확인하기 위해 하나 이상의 프로그램 검증 동작을 수행한다. 본 명세서에 개시된 예들의 것들과 같은 프로그램 검증 동작들을 수행하기 위해, 메모리 제어기(330)는 (예를 들어, 도 1과 관련하여 앞서 설명된 PPV 스트로브 상태(122) 및 PV 스트로브 상태(124)와 같은) 스트로브 상태 정보를 수집한다. 특정 프로그램 검증 동작 동안 수집되는 스트로브 상태 정보는, 그 프로그램 검증 동작 동안 검증되고 있는 - 예를 들어, 문턱 전압 분포(102)의 문턱 전압 레벨들(VTH) L0-L7 중 하나의 것인 - 타겟팅된 문턱 전압 레벨에 대응한다.
예를 들어, 예시된 예의 MBC 메모리(304)는 의도된 데이터가 메모리 셀들(306)에 정확하게 기입되는지를 결정하는 프로그램 검증 동작들을 용이하게 하기 위한 감지 증폭기 회로(312)를 포함한다. 예를 들어, 감지 증폭기 회로(312)는 비트 라인들 BL(0,..., BL(n) 중 각자의 것에 각각 결합되는 감지 증폭기들(312-0, 312-1, 312-2, 312-3,...312-4)을 포함한다. 메모리 셀들(306) 중 주어진 것의 프로그래밍을 검증하기 위해, 대응하는 워드 라인(WL) 및 비트 라인(BL)이 활성화되고, 감지 증폭기들(312-0, 312-1, 312-2, 312-3,...312-4) 중 대응하는 것은 상기 셀의 전류 문턱 전압을 감지하고, 예를 들어, 여기서, 이러한 감지는 대응하는 활성화된 BL의 전류, 전압 및/또는 다른 전기적 특성에 기초한다.
감지 증폭기들(312-0, 312-1, 312-2, 312-3,...312-4) 중 주어진 것에 의한 이러한 감지에 기초하여, 각자의 신호가 메모리 제어기(330)로 되돌려 전달되어 비트 라인들 BL(0),..., BL(n) 중 대응하는 것에서의 각자의 타겟팅된 메모리 셀에 대한 프로그래밍 검증 동작의 결과를 표시한다. 도시된 예시적인 실시예에서, 신호들(342)은 감지 증폭기들(312-0, 312-1, 312-2, 312-3,...312-4) 중 각자의 것으로부터 메모리 제어기(330)의 검증 로직(338)으로 각각 다양하게 전달된다. 하나의 이러한 실시예에서, 신호들(340) 각각은 (예를 들어), 검증 동작에 의해 타겟팅되는 대응하는 메모리 셀에 대해, 타겟팅된 메모리 셀의 전류 문턱 전압(VTH)이 PV(program verify) 레벨 또는 PPV(pre-program verify) 레벨과 같은 특정 기준 전압 레벨을 초과하는지를 표시한다.
다양한 실시예들에서, 신호들(340) 중 하나의 것을 생성하기 위한 것과 같은 감지는 셀의 전류 문턱 전압이 비교되거나 다른 방식으로 평가되는 특정 기준 전압의 표시를 포함하는 신호(본 명세서에서 "기준 신호"로서 지칭됨)에 기초한다. 예를 들어, 메모리 제어기(330)의 신호 생성기(334)는 감지 증폭기들(312-0,..., 312-n) 각자의 것에 각각 다양하게 제공되는 신호들(340)을 생성한다. 그러한 일 실시예에서, 신호들(340) 각각에 대해, 신호는, 감지 증폭기들(312-0,..., 312-n) 중 대응하는 것이 비트 라인들 BL(0),.., BL(n) 중 대응하는 것에서 셀의 프로그래밍을 검증하기 위한 기초로서 사용하게 될 각자의 기준 문턱 전압의 식별자 또는 다른 표시를 포함한다.
본 명세서에서 상세히 설명되는 바와 같이, 신호들(340) 중 주어진 것에 의한 특정 기준 전압 레벨의 표시는 타겟팅된 메모리 셀의 워드 라인, 환경 조건(예를 들어, 온도 또는 대기압을 포함함), 또는 MBC 메모리(304)의 마모 레벨 중 하나 이상에 기초하여 결정된다. 부가적으로 또는 대안적으로, 기준 전압 레벨의 상기 표시는 타겟팅된 메모리 셀에 대응하는 워드 라인을 활성화하는 전압에 독립적인 - 예를 들어 그것 이외의 - 신호들(340) 중 하나의 것에 의해 전달된다.
도시된 예시적인 실시예에서, 메모리 제어기(330)는 신호(331)를 수신하는 검출기(332), 및 검출기(332)에 결합되고 테이블(336)을 포함하거나 그렇지 않으면 그에 대한 액세스를 갖는 신호 생성기(334)를 포함한다. 예를 들어, 신호(331), 검출기(332), 신호 생성기(334), 및 테이블(336)은 기능적으로 (제각기) 신호(131), 검출기(132), 신호 생성기(134), 및 구성 상태(136)에 대응한다. 검출기(332)는 메모리 셀들(306) 중 특정의 것 - 예를 들어 메모리 셀(306x) - 이 프로그램 검증을 위해 타겟팅되는 것을 검출하도록 구성된다. 이에 응답하여, 검출기(332)는 신호 생성기(334)에게, 신호(331)에 의해 표시되는 상태, 및 프로그램 검증을 위한 기초가 될 기준 전압 레벨 둘 다를 전달한다. 검출기(332)에 응답하여, 신호 생성기(334)는 기준 전압 레벨의 표시를 식별하기 위해 테이블(336)의 룩업을 수행하고, 여기서 이러한 표시는 신호(331)에 의해 표시되는 MBC 메모리(304)의 상태에 대응하는 것으로 식별된다.
제한이 아닌 예시로서, 테이블(336)은 엔트리들(336a, 336b,..., 336x)을 포함하는데, 이것들은 MBC 메모리(304)의 각자의 가능한 상태들 Sa, Sb,..., Sx를 값들 Ca, Cb,..., Cx(이것들은 다음으로 각각 각자의 전압 레벨을 나타냄)의 각자의 것에 각각 대응하는 것으로서 식별한다. 값들 Ca, Cb,..., Cx 중 식별된 것에 기초하여, 기준 전압의 대응하는 표시가 (예를 들어) 신호 생성기(334)에 의해 다양하게 생성되는 신호들(340) 중 신호(340-0)에서 전달된다.
일 실시예에 따른 예시적인 시나리오에서, 메모리 셀(306x)의 프로그래밍은 각각이 메모리 셀(306x)을 포함하는 워드 라인 WL(2) 및 비트 라인 BL(0) 둘 다를 활성화함으로써 검증된다. 이러한 활성화는, 예를 들어, 비트 라인 BL(0)에 결합되는 감지 증폭기(312-0)의 커패시터(도시되지 않음) 양단의 전압의 양에 적어도 부분적으로 기여하는 비트 라인 BL(0)에서의 전류를 야기한다. 그러한 일 실시예에서, 그러한 커패시터 양단의 전압의 양은 메모리 셀들(306x)에 대한 프로그램 검증을 용이하게 하는 신호(340-0)에 더 기초한다. 상기 커패시터 전압의 양에 기초하여, 감지 증폭기(312-0)는 검증 로직(338)에 제공되는 신호(342-0)를 출력한다. 예를 들어, 감지 증폭기 회로(312-0)는 셀(306x)의 현재 프로그래밍된 문턱 전압에 대한 평가 결과를 표시하기 위해 이진 0 또는 1을 래치한다.
일부 실시예들에서, 제1 메모리 셀(예컨대, 메모리 셀(306x))에 대한 제1 기입의 검증은 각각이 타겟팅된 메모리 셀의 동일한 현재 프로그래밍된 문턱 전압에 대한 것인 다중 평가를 포함한다. 2개 이상의 이러한 평가는 상이한 각자의 기준 전압 레벨들에 기초하고, 예를 들어 각각의 평가는 현재 프로그래밍된 문턱 전압이 각자의 기준 전압 레벨보다 큰지를 검출하기 위한 것이다.
예를 들어, 일부 실시예들에서, 셀(306x)의 프로그래밍을 검증하는 것은, 감지 증폭기(312-0)에 의한 제1 샘플링을 용이하게 하기 위해 제1 기준 전압의 제1 표시를 전달하는 신호(340-0)에 기초한다. 셀(306x)의 프로그래밍을 검증하는 것은 감지 증폭기(312-0)에 의한 제2 샘플링을 용이하게 하기 위해 제2 기준 전압의 제2 표시를 전달하는 신호(340-0)에 추가로 기초한다. 하나의 이러한 실시예에서, 제1 표시 및 제2 조건은 신호(331)에 의해 표시되는 동일한 상태에 기초하여, 신호(340-0)를 통해, 전달을 위해 다양하게 선택된다.
부가적으로 또는 대안적으로, 다중의 프로그램 검증은 동일한 기준 전압 레벨의 상이한 각자의 표시들에 기초한다. 예를 들어, MBC 메모리(304)의 제1 상태에 기초하여, 신호 생성기(334)는 제1 프로그램 검증을 용이하게 하도록 (신호(340-0)를 통한) 전달을 위해 주어진 기준 전압의 제1 표시를 선택한다. 대조적으로, 신호 생성기(334)는, MBC 메모리(304)의 상이한 상태에 기초하여, 제2 프로그램 검증을 용이하게 하도록 신호(340-0)(또는 신호들(340) 중 또 다른 것)에서의 전달을 위해 동일한 기준 전압의 제2 표시를 대신에 선택한다.
하나의 이러한 실시예에서, 제1 프로그램 검증 및 제2 프로그램 검증은 각각 동일한 메모리 셀에 대한 것이고, 예를 들어 여기서 제1 표시 및 제2 표시는 MBC 메모리(304)에서의 상이한 각자의 열 조건들(예를 들어, 온도들)에 기초하여, 또는 MBC 메모리(304)에서의 상이한 각자의 압력 조건들에 기초하여 다양하게 선택된다.
예시적인 실시예에서, 제1 표시는 감지 증폭기 회로(312-0)의 커패시터에서 제공되는 부스트 전압에 대한 제1 변경을 포함하고, 여기서 제2 표시는 상기 부스트 전압에 대한 제2 변경을 포함한다. 하나의 이러한 실시예에서, 제1 변경 및 제2 변경은 제각기 제1 온도 및 제2 온도에 기초하며, 예를 들어 여기서 제2 온도는 제1 온도보다 크고, 제1 변경은 제2 변경보다 작다.
또 다른 예시적인 실시예에서, 제1 표시는 감지 증폭기 회로(312-0)의 커패시터에서 제공되는 부스트 전압에 대한 제1 변경을 포함하고, 여기서 제2 표시는 상기 부스트 전압에 대한 제2 변경을 포함한다. 하나의 이러한 실시예에서, 제1 변경 및 제2 변경은 제각기 제1 압력 및 제2 압력에 기초하며, 예를 들어 여기서 제2 압력은 제1 압력보다 크고, 제1 변경은 제2 변경보다 크다.
대안적으로, 제1 프로그램 검증 및 제2 프로그램 검증은 (제각기) 제1 메모리 셀 및 제2 메모리 셀에 대한 것이고, 예를 들어 여기서 기준 전압의 제1 표시는 메모리 어레이에서의 제1 메모리 셀의 상대적 위치에 기초하여 선택되고, 동일한 기준 전압에 대한 제2 표시는 메모리 어레이에서의 제2 메모리 셀의 상대적 위치에 기초하여 선택된다.
하나의 이러한 실시예에서, 제1 워드 라인 및 제2 워드 라인은 (제각기) 제1 메모리 셀 및 제2 메모리 셀을 포함한다. 제1 표시는 (예를 들어) 감지 증폭기 회로(312)의 커패시터에서 제공되는 부스트 전압에 대한 제1 변경을 포함하고, 여기서 제2 표시는 또 다른 그러한 부스트 전압에 대한 제2 변경을 포함한다. 제1 변경은 메모리 어레이에서의 제1 메모리 셀의 상대적 위치에 기초하고, 제2 변경은 메모리 어레이에서의 제2 메모리 셀의 상대적 위치에 기초한다. 예를 들어, 제1 워드 라인은 제2 워드 라인과 감지 증폭기 회로(312) 사이에 전기적으로 결합되고, 여기서 제1 변경은 제2 변경보다 크다.
도 4는 실시예에 따른 MBC 메모리(400)의 메모리 셀(402)뿐만 아니라, 메모리 셀(402)의 트랜지스터(404)의 전류-전압(I-V) 특성들의 예를 예시하는 그래프(450)를 도시한다. 일부 실시예들에서, MBC 메모리(400)는 MBC 메모리(104) 또는 MBC 메모리(304)의 특징들을 포함하고, 예를 들어 여기서 메모리 셀(402)은 방법(200)에 따라 수행되는 프로그램 검증을 용이하게 한다.
그래프(450)는 트랜지스터(404)의 게이트 단자에 워드 라인 WL(y)(408)를 통해 인가되는 상이한 워드 라인 판독 검증 전압들(VWLRV)(418)의 함수로서, 트랜지스터(404)를 통한 예시적인 메모리 셀 전류(ICELL)(406)를 도시한다. 예시된 예에 도시된 바와 같이, 메모리 셀 전류((ICELL)(406)는 트랜지스터(404)의 드레인 단자(412)와 소스 단자(414) 사이의 비트 라인 BL(x)(410)을 따라 흐른다.
그래프(450)는, (예를 들어) 상이한 각자의 메모리 셀들의 트랜지스터들에 대한 또는 대안적으로 상이한 시간들에서의 다양한 동작 조건들 하에서의 동일한 트랜지스터에 대한 2개의 플롯(452, 454)을 도시한다. 플롯(452)은 워드 라인 판독 검증 전압(VWLRV)(418)이 전압 레벨 Vg0과 전압 레벨 Vg0보다 큰 전압 레벨 Vg2 사이에서 천이됨에 따라 셀 전류 ICELL(406)가 전류 레벨들 I0, I4 사이에서 천이하는 트랜지스터의 I-V 특성을 예시한다. 대조적으로, 플롯(454)은 전압 레벨들 Vg0, Vg2 사이의 VWLRV(418)의 유사한 천이에 대해 셀 전류 ICELL(406)가 전류 레벨들 I1, I3 사이에서 천이하는 트랜지스터의 다른 I-V 특성을 예시한다.
예시적인 시나리오에서, 전압 레벨 Vg0은 트랜지스터(404)의 문턱 전압(VTH)(416)에 또는 그 근처에 있고, 예를 들어 여기서 전류 레벨 I0는 0 암페어(A)에 또는 그 근처에 있다. 따라서, 트랜지스터(404)의 게이트 단자에 인가되는 워드 라인 판독 검증 전압(VWLRV)(418)이 트랜지스터(404)의 문턱 전압(VTH)(416)으로부터 더 멀어져서 증가함에 따라 메모리 셀(402)을 통한 메모리 셀 전류(ICELL)(406)가 증가한다.
다양한 실시예들에서, 메모리 셀(402)의 프로그래밍을 검증하기 위한 동작들은, 트랜지스터(404)의 게이트 단자에 대한 워드 라인 판독 검증 전압(VWLRV)(418)의 특정 레벨의 인가를 포함하거나 그렇지 않으면 그에 기초한다. 워드 라인 판독 검증 전압(VWLRV) 418의 인가된 레벨은 셀 전류 ICELL(406)의 대응하는 레벨에 기여하며, 이는 다음으로 비트 라인 BL(x(410))에 결합되는 감지 증폭기(도시되지 않음)의 커패시터 양단의 전압의 생성에 기여한다. 하나의 이러한 실시예에서, 상기 커패시터 전압의 양은 워드 라인 판독 검증 전압들(VWLRV)(418)의 레벨의 인가된 레벨, 및 기준 전압 레벨의 표시를 포함하는 - 예를 들어 신호들(340) 중 하나와 같은 - 신호 둘 다에 기초한다. 커패시터 전압은 후속적으로 샘플링되어, 예를 들어, 워드 라인 판독 검증 전압(VWLRV)(418)의 인가된 레벨이 상기 다른 신호에 의해 표시되는 기준 전압 레벨을 초과하는지를 검출한다.
플롯(454)과 비교하여, 플롯(452)은 적어도 전압 레벨들 Vg0, Vg2 사이의 범위에서 상대적으로 가파른 기울기를 드러낸다. 예를 들어, 플롯들(452, 454)은 전압 레벨들 Vg0, Vg2 사이의 전압 레벨 Vg1에 대응하는 전류 레벨 I2에서 서로 교차하는데, 예를 들어 여기서 전류 레벨 I0은 전류 레벨 I1보다 작고 및/또는 전류 레벨 I4는 전류 레벨 I3보다 크다.
하나의 예시적인 시나리오에서, 플롯들(452, 454)의 각자의 기울기들 사이의 차이는 메모리 어레이에서의 2개의 트랜지스터의 상이한 위치들에 적어도 부분적으로 기인한다. 예를 들어, 일부 실시예들에서, 플롯(452)은 MBC 메모리(400)의 제1 메모리 셀의 제1 트랜지스터에 대응하고, 플롯(454)은 대신에 MBC 메모리(400)의 제2 메모리 셀의 제2 트랜지스터에 대응한다. 제1 워드 라인 및 제1 비트 라인 각각은 상기 제1 메모리 셀을 포함하는데, 예를 들어 여기서 제1 감지 증폭기는 제1 비트 라인의 전류를 감지하기 위해 결합된다. 유사하게, 제2 워드 라인 및 제2 비트 라인 각각은 상기 제2 메모리 셀을 포함하는데, 예를 들어, 여기서 제2 감지 증폭기는 제2 비트 라인의 전류를 감지하도록 결합된다. 하나의 이러한 실시예에서, 제2 워드 라인(또는 제2 메모리 셀)이 제2 감지 증폭기에 대한 것보다 제1 워드 라인(및 따라서, 제1 메모리 셀)이 제1 감지 증폭기에 더 가까운 것에 적어도 부분적으로 기인하여 플롯(452)은 플롯(454)보다 더 가파르다. 이 특정한 맥락에서, "더 가까운"은 주어진 비트 라인을 따라 주어진 메모리 셀과 주어진 비트 라인에 결합되는 감지 증폭기 회로 사이에 전기적으로 결합되는 비교적 적은 메모리 셀들의 특성을 지칭한다. 예를 들어, n1은, 제1 메모리 셀과 제1 감지 증폭기 사이에, 제1 비트 라인 상에서, 전기적으로 결합되는 - 만약 있다면 - 메모리 셀들의 총 개수이다. 유사하게, n2는 제2 메모리 셀과 제2 감지 증폭기 사이에, 제2 비트 라인 상에서, 전기적으로 결합되는 메모리 셀들의 총 개수이다. 하나의 이러한 실시예에서, n1은 n2보다 작다. 일부 실시예들이 이와 관련하여 제한되지 않지만, 제1 비트 라인 및 제2 비트 라인은 상이한(또는 대안적으로, 동일한) 비트 라인들이고, 및/또는 제1 감지 증폭기 및 제2 감지 증폭기는 상이한(또는 동일한) 감지 증폭기들이다.
대안적으로 또는 추가적으로, 플롯들(452, 454)의 각자의 기울기들 사이의 차이는 동일한 하나의 트랜지스터가 다양한 시간들에서 동작되는 상이한 동작 조건들에 적어도 부분적으로 기인한다. 예를 들어, 다양한 실시예들에서, 플롯(452)은 MBC 메모리(400)의 제1 동작 상태 동안 메모리 셀(402)의 I-V 특성을 나타내고, 예를 들어, 여기서 플롯(454)은 MBC 메모리(400)의 제2 동작 상태 동안 메모리 셀(402)의 I-V 특성을 나타낸다. 하나의 이러한 실시예에서, 제1 동작 상태는 MBC 메모리(400)의 제1 온도를 포함하고, 제2 동작 상태는 (예를 들어) 제1 온도보다 높은 MBC 메모리(400)의 대응하는 제2 온도를 포함한다. 추가적으로 또는 대안적으로, 제1 동작 상태는 MBC 메모리(400)에서의 제1 대기(또는 다른) 압력 레벨을 포함하고, 제2 동작 상태는 예를 들어 제1 레벨보다 낮은 제2 압력 레벨을 포함한다. 추가적으로 또는 대안적으로, 제1 동작 상태는 MBC 메모리(400)의 제1 마모 레벨을 포함하고, 제2 동작 상태는 (예를 들어) 제1 마모 레벨보다 많은 MBC 메모리(400)의 대응하는 제2 마모 레벨을 포함한다.
본 명세서에 설명된 바와 같이, 일부 실시예들에 따른 프로그램 검증은, 기준 전압의 표시를 포함하는 - 워드 라인 전압 이외의 - 신호에 적어도 부분적으로 기초한다. 하나의 이러한 실시예에서, 상기 신호로 전달하기 위한 특정 표시는 타겟팅된 메모리 셀의 대응하는 감지 증폭기에 대한 근접성(예를 들어, 타겟팅된 메모리 셀을 포함하는 워드 라인에 의해 표시된 근접성)에 기초하여 선택되거나 그렇지 않으면 결정된다. 추가적으로 또는 대안적으로, 상기 신호로 전달하기 위한 특정 표시는 열 조건(예를 들어, 온도를 포함함), 압력 및/또는 메모리 디바이스의 마모 레벨에 기초하여 선택되거나 그렇지 않으면 결정된다.
도 5는 실시예에 따른 메모리 프로그래밍을 검증하기 위한 시스템(500)의 특징들을 도시한다. 다양한 실시예들에서, 시스템(500)은 시스템(100), 시스템(300) 또는 메모리 디바이스(400)의 특징들을 포함하며, 예를 들어 여기서 시스템(500)의 기능성은 방법(200)에 따라 제공된다. 도 5에 도시된 바와 같이, 시스템(500)은 MBC 메모리(550) 및 이에 결합된 회로를 포함하고, 이 회로는 MBC 메모리(550)의 하나 이상의 메모리 셀의 프로그래밍을 검증한다.
예시된 예의 시스템(500)은 메모리(550)에서의 메모리 셀(552)(예를 들어, 도 1의 메모리 셀들(106) 중 하나)의 프로그래밍된 상태를 검증하도록 구성되고, 여기서 이러한 검증은 메모리 셀(552)을 포함하는 워드 라인 WL(y)(558)에서 인가되는 전압에 기초한다. 검증은 기준 전압의 표시를 포함하는 - 워드 라인 WL(y)(558)에서 인가되는 전압과는 구별되는 - 신호에 추가로 기초한다. 하나의 이러한 실시예에서, 신호에 포함될 표시의 선택(또는 다른 이러한 결정)은 MBC 메모리(550)에서의 열 조건, MBC 메모리(550)에서의 압력 조건, MBC 메모리(550)의 마모 조건, 또는 메모리 셀(552)과 대응하는 감지 증폭기 사이에 전기적으로 결합되는(만약 있다면) 다수의 메모리 셀 중 하나에 기초하여 이루어진다.
실시예에서, 시스템(500)은, 예를 들어, 메모리 제어기(130) 및 MBC(104) 둘 모두의 기능성을 제공한다. 다양한 실시예들에서, 시스템(500)의 일부 회로가 메모리 제어기(130)의 기능성을 제공하지만, 시스템(500)은 대신에 MBC 메모리(550)를 생략한다(그러나 그에 결합하고 그와 함께 동작하도록 구성된다).
도 5의 예시된 예는 MBC 메모리(550)에서의 메모리 셀(552)의 트랜지스터(554)를 도시한다. 도 5의 예시된 예는 또한 메모리 셀(552)이, 예시된 예에서, 커패시터(CS)(564) 및 커패시터(CS)(564)의 선택적 충전 및 샘플링을 용이하게 하기 위해 결합되는 (예를 들어, 예시적 스위치들(570, 572, 580, 582) 중 일부 또는 전부를 포함하는) 스위치 회로를 포함하는 대응하는 감지 증폭기와 회로를 어떻게 이루는지를 도시한다.
예시된 예에서, 메모리 셀(552)이 워드 라인 WL(y)(558)상의 워드 라인 판독 검증 전압(VWLRV)으로 및 대응하는 비트 라인 BL(x)(560)상의 비트 라인 프리차지 전압((Vbl)(562)(예를 들어, ~ 0.4V)으로 활성화되는 경우, 메모리 셀 전류(ICELL)(556)는 메모리 셀(552)을 통해 흐르기 시작하고, 이는 커패시터(CS)(564)에서의 전하의 양(및 따라서, 그 양단의 전압)의 변경에 기여한다. 일 실시예에 따른 예시적인 시나리오에서, 주어진 시간에 걸친 커패시터(CS)(564) 양단의 전압 변경의 양은 트랜지스터(554)의 현재 프로그래밍된 문턱 전압(VTH)(555)에 의해 적어도 부분적으로 결정된다. 워드 라인 판독 검증 전압(VWLRV)과 프로그래밍된 문턱 전압(VTH)(555) 사이의 차이가 큰 경우, 메모리 셀 전류(ICELL)(556)는 비례하여 높다. 전압 차이가 작은 경우, 메모리 셀 전류((ICELL)(556)는 비례하여 낮다.
감지 증폭기를 제어하여 커패시터(CS)(564) 양단의 전압을 감지함으로써 - 감지는 기준 전압 레벨(예를 들어, PV 전압 레벨 또는 PPV 전압 레벨 중 하나)을 나타내는 추가 신호에 기초함 -, 시스템(500)은 메모리 셀(552)의 프로그래밍된 문턱 전압(VTH)(555)을 결정하거나 그렇지 않으면 평가할 수 있다. 이하의 예시적 수학식 7은 메모리 셀 전류(ICELL)(556), 커패시터(564)의 커패시턴스(CS), 감지 시간(TSEN), 및 감지 증폭기에서의 PMOS 트랜지스터(572)의 문턱 전압(VTP) 사이의 관계를 보여준다.
Figure pat00007
위의 예시적 수학식 7에서, 감지 시간(TSEN)은 감지 증폭기에서 PMOS 트랜지스터(572)를 트립(trip)하기에 충분한 전압을 발생시키기 위해 커패시터(CS)(564)에 의해 필요한 지속기간이다. 도 5의 예시된 예에서, PMOS 트랜지스터(572)의 문턱 전압(VTP)은 감지 증폭기의 트립 전압이다. 예시적인 수학식 7에 따르면, 프로그래밍된 문턱 전압(VTH)(555)을 감지하는 데 필요한 감지 시간(TSEN)은 커패시터(CS)(564)의 커패시턴스와 감지 증폭기에서의 PMOS 트랜지스터(572)의 문턱 전압(VTP)의 곱을 메모리 셀 전류(ICELL)(556)로 나눈 값으로 표현된다. 그러한 일 실시예에서, 문턱 전압(VTP)을 갖는 PMOS 트랜지스터(572)의 활성화는 메모리 셀(552)의 트랜지스터(554)의 대응하는 활성화를 나타낸다.
수학식 7에 표시된 관계를 이용하여, 일부 실시예들은, 충전 및/또는 샘플링 커패시터(CS)(564)를 위한 기초로서, 기준 전압의 표시를 포함하는 신호를 제공함으로써 - 예를 들어, 상이한 조건 하에서 상이한 메모리 셀들에 대한 또는 동일한 메모리 셀에 대한 - 프로그래밍 검증을 수행한다. 표시는, MBC 메모리(550)에서의 열 조건, MBC 메모리(550)에서의 압력 조건, MBC 메모리(550)의 마모 조건, 또는 메모리 셀(552)과 감지 증폭기 사이에 전기적으로 결합되는 (만약 있다면) 다수의 메모리 셀 중 하나에 기초하여 신호에 포함된다.
제한이 아닌 예시로서, 시스템(500)의 회로는, 일부 실시예들에서, 특정 전압 레벨 VG가 메모리 셀(552)의 게이트 단자에서 제공될 때 제1 전류 레벨(ICELL_1)에 있는 전류(ICELL)(556)와 제1 동작 조건을 연관시키도록 미리 프로그래밍되거나 또는 그렇지 않으면 구성된다. 이러한 회로는, 전압 레벨 VG가 또 다른 메모리 셀의(또는, 대안적으로, 메모리 셀(552)의) 게이트 단자에서 제공될 때, 제2 전류 레벨(ICELL_2)에 있는 전류(ICELL)(556)와 제2 동작 조건을 추가로 연관시킨다. 하나의 예시적인 시나리오에서, 전류 레벨들 ICELL_1, ICELL_2, 및 전압 레벨 VG은 도 4의 그래프(450)에서의 전류 레벨들 I3, I4, 및 전압 레벨 Vg2이다.
다양한 실시예들에서, 제1 전류 레벨 ICELL_1은 이하의 수학식 8에 의해 (예를 들어) 표현된다:
Figure pat00008
여기서, k는 상수이고, TSEN_1은 제1 전류 레벨 ICELL_1에 있는 전류 (ICELL)(556)에 기초하여 PMOS 트랜지스터(572)의 활성화를 허용하기 위한 시간 지속기간이다. 하나의 이러한 실시예에서, 제2 전류 레벨 ICELL_2의 근사는 이하의 수학식 9에 보여진 바와 같이 (예를 들어) 표현될 수 있다:
Figure pat00009
여기서, 전압 차분 ΔV1-2는 제1 및 제2 동작 조건들 사이의 차이(및 전류 레벨들 ICELL_1, ICELL_2 사이의 대응하는 차이)를 고려하기 위해 제공된다. 하나의 이러한 실시예에서, 전압 차분 ΔV1-2의 표시는 신호에 포함되도록 선택되고, 이 신호는 이후 커패시터(CS)(564) 양단의 전압을 조정하거나 달리 결정하도록 전달되고, 예를 들어 여기서 이 신호는 전압 차분 ΔV1-2이 도시된 부스트 전압 노드 VCB(566)에서 인가되는 것을 초래한다. 대안적으로 또는 추가적으로, 제2 전류 레벨 ICELL_2의 또 다른 근사는 이하의 수학식 10에 보여진 바와 같이 표현될 수 있다:
Figure pat00010
여기서, ΔT1-2는 제1 및 제2 동작 조건들 사이의 차이를 유사하게 고려하는 감지 시간 차분이다. 하나의 이러한 실시예에서, 감지 시간 차분 ΔT1-2의 표시는 신호에 포함되도록 선택되며, 이 신호는 이후 (예를 들어) 전류(ICELL)(556)가 커패시터(CS)(564)에서의 전하에 대한 - 및 따라서 그 양단의 전압에 대한 - 변경에 기여하는 것이 허용되는 동안의 시간의 길이를 조정하거나 또는 그렇지 않으면 결정하도록 전달된다. 도 5의 예시적인 시스템(500)은 커패시터(CS)(564) 양단의 전압을 제어하기 위해 - 예를 들어 스위치 제어 신호 또는 부스트 전압 신호를 포함하는 - 신호를 이용한다. 상기 전압은, 신호 및 워드 라인 WL(y)(558)를 통해 트랜지스터(554)의 게이트 단자에 인가되는 워드 라인 전압 둘 다를 조합하는 것에 기초한다. 신호에 기초하여, 감지 증폭기는 메모리 셀(552)의 현재 프로그래밍된 문턱 전압(VTH)(555)을 감지하고, 예를 들어 여기서, 감지 증폭기로부터의 결과적인 출력은 문턱 전압(VTH)(555)이 신호에 의해 표시되는 기준 전압보다 큰지를 나타낸다.
예시된 예에서, 프로그램 검증을 지원하기 위한 시스템(500)의 회로는 예시적인 타이머 로직(537), 예시적인 파라미터 값 저장소(518), 예시적인 파라미터 값 검색기(520), 예시적인 전압 제어기(522), 예시적인 기준(criterion) 조건 검출기(524), 예시적인 프로그래밍된 상태 검출기(526), 예시적인 출력 분석기(528), 예시적인 I/O 버퍼 인터페이스(530), 예시적인 마이크로컨트롤러(532), 및 예시적인 명령어 메모리(534)를 포함한다. 예를 들어, 타이머 로직(537)의 동작들에 대한 기준으로서 사용되는 예시적인 클록(536)이 예시된 예에 또한 도시되어 있다. 예를 들어, 클록(536)은 고주파수 클록(예를 들어, 500 메가헤르츠(MHz) 내지 1 기가헤르츠(GHz)) 또는 임의의 다른 적절한 속도의 클록일 수 있다. 일부 예들에서, 클록(536)은 시스템(500)에서 제공된다. 다른 예들에서, 클록(536)은 시스템(500)과는 별개이고, 타이머 로직(537)의 동작을 위해 클록 신호를 시스템(500)에 제공한다. 일부 예들에서, 클록(536)은 판독 및/또는 기입 동작들의 타이밍을 제어하는 것과 같은 다른 목적을 위해 메모리 제어기(130)에서 사용되는 메모리 제어기(130)의 클록을 이용하여 구현된다.
예시적인 실시예에서, 파라미터 값 저장소(518)는 MBC 메모리(550)의 각자의 동작 조건과 각각 연관되어 기준 전압 표시자 값들을 저장하는 데이터 구조(예를 들어, 룩업 테이블, 매핑 테이블, 연관 테이블, 기타 등등)를 포함한다. 파라미터 값 저장소(518)의 수많은 기준 전압 표시자 값들 중 일부 또는 전부는 각각 (예를 들어) 커패시터(CS)(564) 양단의 전압을 제어하기 위한 - 전압 차분 또는 감지 시간 차분의 값과 같은 - 각자의 파라미터 값에 대응한다.
하나의 이러한 실시예에서, 시스템(500)의 동작 동안, 기준 조건 검출기(524)는, 특정한 메모리 셀(예시적인 실시예에서, 메모리 셀(552))이 프로그램 검증의 타겟이 될 것임을 - 예를 들어, 통신 마이크로컨트롤러(532) 및/또는 다른 그러한 메모리 제어기 로직에 기초하여 - 결정한다. 이에 응답하여, 기준 조건 검출기(524)는 상기 프로그램 검증을 위한 기초가 될 특정 기준 전압, 및 상기 프로그램 검증 동안 존재하는 (또는 존재하게 될) 시스템(500)의 특성 둘 다를 파라미터 값 검색기(520)에게 식별한다.
기준 조건 검출기(524)에 응답하여, 파라미터 값 검색기(520)는, 파라미터 값 저장소(518)에서의 기준 전압 표시자 값들 중에서 기준 조건 검출기(524)에 의해 식별된 특정 기준 전압에 대응하는 값을 선택한다. 이 값은 기준 조건 검출기(524)에 의해 식별되는 시스템(500)의 특성에 추가로 기초하여 선택되며, 예를 들어 여기서 이 값은 동일한 기준 전압과 그러나 또한 시스템(500)의 대안적인 특성과 연관되는 상이한 표시자 값에 걸쳐서 선택된다.
파라미터 값 저장소(518)로부터 검색되는 기준 전압 표시자 값에 기초하여, 파라미터 값 검색기(520)는 대응하는 기준 전압의 표시를 포함하는 신호를 제공하기 위해 시스템(500)의 다른 회로(예를 들어, 전압 제어기(522) 또는 타이머 로직(537) 중 하나)를 동작시킨다. 제한이 아닌 예시로서, 파라미터 값 검색기(520)는 문턱 전압(VTH)(555)을 평가하는 기초가 될 기준 전압을 나타내는 부스트 전압을 노드(VCB)(566)에서 제공하도록 전압 제어기(522)를 동작시킨다. 대안적으로 또는 추가적으로, 파라미터 값 검색기(520)는 (예를 들어) 문턱 전압(VTH)(555)을 평가하는 기초가 될 기준 전압을 나타내는 시간 기간 동안 (제어 신호(583)를 통해) 스위치(582)를 닫기 위해 타이머 로직(537)을 동작시킨다.
실시예에서, 예시적인 전압 제어기(522)는, 예를 들어, MBC 메모리(550) 및/또는 감지 증폭기에 인가되는 하나 이상의 다른 전압 레벨을 추가로 제어한다. 예를 들어, 전압 제어기(522)는, 예를 들어, 워드 라인 판독 검증 전압(VWLRV)로 워드 라인 WL(y)(558)를 활성화하는 것을 제어하고, 예를 들어, 비트 라인 전압 Vbl(562)로 비트 라인들 BL(x)(560)의 프리차지를 제어한다.
예시적인 기준 조건 검출기(524)는, MBC 메모리(550)의 상이한 동작 조건들에 대응하는 기준에 기초하여 기준 전압 표시자 값이 파라미터 값 저장소(518)로부터의 것인 예들을 위해 제공된다. 예시적 실시예에서, 기준은 MBC 메모리(550)의 메모리 셀 어레이의 온도, 상기 메모리 셀 어레이에서의 압력 조건, MBC 메모리(550)의 메모리 셀 어레이 내의, 메모리 셀(552)을 포함하는 메모리 셀들의 상대적 배열, 또는 MBC 메모리(550)의 마모 조건 중 하나 이상을 포함한다.
제어 신호(583)에 응답하여 동작하도록 결합되는 스위치(582)는 셀 전류 ICELL(556)에 기초한 커패시터(CS)(564)의 충전 또는 방전을 선택적으로 가능하게 하는 스위치 회로의 일례이다. 제어 신호(581)에 응답하여 동작하도록 결합되는 스위치(580)는 커패시터(CS)(564)의 단자에서의 노드 VTC(568)가 커패시터(CS)(564)를 적어도 부분적으로 충전 또는 방전하는 프로그램 검증을 위한 준비로 어떤 베이스라인 전압 레벨(예를 들어, 공급 전압 Vcc의 것)이 되도록 선택적으로 가능하게 하는 스위치 회로의 예이다. 트랜지스터(570)는 (예를 들어) 도시된 예시적인 타이머 로직(537)으로부터 신호(571)를 수신하기 위해 결합된다. 신호(571)에 응답하여, 트랜지스터(570)는 - 만약 있다면 - 노드 VTC(568)에서의 전압에 기초하는 트랜지스터(572)의 활성화를 선택적으로 (제각기) 인에이블 또는 디스에이블하도록 활성화 또는 비활성화된다.
그러한 일 실시예에서, (예를 들어, 도시된 예시적 래치 회로(590)를 포함하는) MBC 메모리(550)의 래치 회로는 트랜지스터(572)와 전류를 전도하도록 전기적으로 결합된다. 상기 전류에 기초하여, 래치 회로(590)는 메모리 셀(552)의 현재 프로그래밍된 문턱 전압(VTH)(555)이 파라미터 값 검색기(520)에 의해 결정된 기준 전압보다 큰지를 나타내는 출력 이진 값을 프로그래밍된 상태 검출기(526)에 제공한다.
예시적인 프로그래밍된 상태 검출기(526)는 래치 회로(590)에 의해 제공되는 이진 값(들)에 기초하여 메모리 셀(552)의 프로그래밍된 문턱 전압(VTH)(555)을 결정한다. 제한이 아닌 예시로서, 프로그래밍된 상태 검출기(526)는, 래치 회로(590)로부터의 출력의 이진 1인 '1'이 메모리 셀(552)의 현재 프로그래밍된 문턱 전압(VTH)(555)이 (예를 들어) 파라미터 값 검색기(520) 또는 기준 조건 검출기(524) 중 하나에 의해 표시되는 특정 기준 전압보다 작다는 것을 표시하는 것을 결정하기 위한 회로 로직 및/또는 실행 소프트웨어를 포함한다.
예시적인 출력 분석기(528)는 프로그래밍된 상태 검출기(526)에 의해 결정된 프로그래밍된 상태들을 분석하기 위해 제공된다. 예를 들어, 본 명세서에 개시된 예들이 프로그램 검증 과정들 동안 사용될 때, 출력 분석기(528)는 프로그래밍된 상태 검출기(526)로부터의 프로그래밍된 상태들을 분석하여 메모리 셀(552)을 포함하는 메모리 셀들이 각자의 타겟 문턱 전압(VTHT)에 각각 프로그래밍되는지를 결정할 수 있다. 일부 예들에서, 출력 분석기(528)는 메모리 셀들로부터의 소프트 비트 정보를 결정한다. 예를 들어, 출력 분석기(528)는 프로그래밍된 상태 검출기(526)로부터의 프로그래밍된 상태들을 분석하여 메모리 셀들의 문턱 전압(VTH) 분포들을 분석함으로써 저장된 데이터를 나타내도록 문턱 전압(VTH) 범위 경계들(예를 들어, 기준 전압들)을 시프트할지를 결정할 수 있다. 예를 들어, 시간이 지남에 따라 MBC 메모리(550)는 열화되거나 또는 그것의 전기적 속성들에 대한 변경들을 다른 방식으로 겪을 수 있다. 이러한 상황 하에서, 저장된 정보를 나타내는 문턱 전압(VTH)의 범위들은 시프트하여 MBC 메모리(550)의 문턱 전압(VTH) 분포가 저장된 정보를 나타내는데 있어서의 정확도를 상실하도록 할 수 있다. 이러한 저장된 정보를 상실하는 것을 회피하기 위해, 문턱 전압들(VTH)의 범위 경계들을 정의하는 기준 전압들은 MBC 메모리(550)의 문턱 전압(VTH) 분포를 정렬하여 저장된 정보에 정확하게 대응하도록 변경될 수 있다.
예시적인 I/O 버퍼 인터페이스(530)는 MBC 메모리(550)에 저장된 데이터를 메모리 데이터 버스(도시되지 않음)에 출력하기 위해 제공된다. 예를 들어, 호스트 프로세서가 데이터가 MBC 메모리(550)로부터 판독될 것을 요청할 때, 시스템(500)은 본 명세서에 개시된 예들을 사용하여 MBC 메모리(550)로부터 데이터를 판독할 수 있고, I/O 버퍼 인터페이스(530)는 판독 데이터를 호스트 프로세서에 의해 액세스가능한 메모리 데이터 버스에 로딩할 수 있다.
예시적인 마이크로컨트롤러(532)는 예시적인 시스템(500)의 하나 이상의 컴포넌트를 구현하기 위해 머신 판독가능 명령어를 실행하도록 제공된다. 예시적인 명령어 메모리(534)는 시스템(500)의 하나 이상의 컴포넌트를 구현하기 위해 마이크로컨트롤러(532)에 의해 실행가능한 머신 판독가능 명령어들을 저장하도록 제공된다. 일부 예들에서, 마이크로컨트롤러(532) 및 명령어 메모리(534)는 생략되고, 시스템(500)의 컴포넌트들은 로직 회로들 및/또는 다른 적절한 하드웨어로 구현된다. 일부 예들에서, 시스템(500)의 일부 컴포넌트들은 명령어 메모리(534)에 저장되고 마이크로컨트롤러(532)에 의해 실행되는 머신 판독가능 명령어들을 이용하여 구현되고 시스템(500)의 컴포넌트들 중 다른 것들은 하드웨어로 구현된다.
예시적인 시스템(500)을 구현하는 예시적인 방식이 도 5에 예시되어 있지만, 도 5에 예시된 요소들, 프로세스들 및/또는 디바이스들 중 하나 이상은 조합, 분할, 재배열, 생략, 제거, 및/또는 임의의 다른 방식으로 구현될 수 있다. 또한, 예시적인 타이머 로직(537), 예시적인 파라미터 값 저장소(518), 예시적인 파라미터 값 검색기(520), 예시적인 전압 제어기(522), 예시적인 기준 조건 검출기(524), 예시적인 프로그래밍된 상태 검출기(526), 예시적인 출력 분석기(528), 예시적인 I/O 버퍼 인터페이스(530), 및/또는 보다 일반적으로 도 5의 예시적인 시스템(500)은 하드웨어, 소프트웨어, 펌웨어 및/또는 하드웨어, 소프트웨어 및/또는 펌웨어의 임의의 조합에 의해 구현될 수 있다. 따라서, 예를 들어, 예시적인 타이머 로직(537), 예시적인 파라미터 값 저장소(518), 예시적인 파라미터 값 검색기(520), 예시적인 전압 제어기(522), 예시적인 기준 조건 검출기(524), 예시적인 프로그래밍된 상태 검출기(526), 예시적인 출력 분석기(528), 예시적인 I/O 버퍼 인터페이스(530), 및/또는 보다 일반적으로, 예시적인 시스템(500) 중 임의의 것은 하나 이상의 아날로그 또는 디지털 회로(들), 로직 회로들, 프로그래머블 프로세서(들), 주문형 집적 회로(들)(ASIC(들)), 프로그래머블 로직 디바이스(들)(PLD(들)) 및/또는 필드 프로그래머블 로직 디바이스(들)(FPLD(들))에 의해 구현될 수 있다. 순전히 소프트웨어 및/또는 펌웨어 구현을 커버하기 위해 본 특허의 장치 또는 시스템 청구항들 중 임의의 것을 판독할 때, 예시적인 타이머 로직(537), 예시적인 파라미터 값 저장소(518), 예시적인 파라미터 값 검색기(520), 예시적인 전압 제어기(522), 예시적인 기준 조건 검출기(524), 예시적인 프로그래밍된 상태 검출기(526), 예시적인 출력 분석기(528), 및/또는 예시적인 I/O 버퍼 인터페이스(530) 중 적어도 하나는, 소프트웨어 및/또는 펌웨어를 저장하는 메모리, 디지털 다기능 디스크(DVD), 컴팩트 디스크(CD), 블루레이 디스크 등과 같은 유형의 컴퓨터 판독가능 저장 디바이스 또는 저장 디스크를 포함하도록 이로써 명시적으로 정의된다. 또한, 도 5의 예시적인 시스템(500)은 도 5에 예시된 것들에 부가하여 또는 이들 대신에 하나 이상의 요소, 프로세스 및/또는 디바이스를 포함할 수 있고, 및/또는 예시된 요소들, 프로세스들 및 디바이스들 중 임의의 것 또는 전부 중 하나보다 많은 것을 포함할 수 있다.
도 6 및 도 7은 각각 대응하는 실시예에 따라, 메모리의 MBC가 의도된 데이터로 정확하게 프로그래밍되었는지를 검증하는 각자의 방법들(600, 700)의 특징들을 도시한다. 다양한 실시예들에서, 방법(600) 또는 방법(700)은 MBC 메모리(104), MBC 메모리(304), 또는 MBC 메모리(550) 중 하나의 것의 프로그래밍을 검증하기 위해 수행되며, 예를 들어 여기서 방법들(600, 700) 중 하나는 방법(200)의 특징들을 포함한다.
다양한 실시예들의 특정 특징들을 예시하기 위해, 방법들(600, 700)은 도 8에 도시된 타이밍도(800)를 참조하여 여기서 다양하게 설명된다. 타이밍도(800)는, 예를 들어, 시스템(500)의 것들과 같은 회로의 동작들 동안 다양하게 전달되는 신호들의 일례를 예시한다.
도 8에서, 타이밍도(800)는 시간(805)의 지속기간에 걸쳐 다양한 신호들(예를 들어, 트랜지스터 전압, 스위치 제어 신호, 또는 그와 유사한 것을 포함함)의 전달을 보여준다. 예를 들어, 타이밍도(800)는 스위치 제어 신호 SW1(810) 및 감지 증폭기의 커패시터에서의 전압 Vtc(812)를 보여주며, 여기서 제어 신호 SW1(810)은 전압 Vtc(812)가 프로그램 검증을 위한 준비로 어떤 베이스라인 전압 레벨로 되는 것을 선택적으로 가능하게 하는 제1 스위치 회로를 동작시키는 것이다.
타이밍도(800)는 프로그램 검증에 의해 타겟팅되는 메모리 셀에, (제각기) 비트 라인 및 워드 라인을 통해 다양하게 제공되는 전압들 Vbl(814), WL(816)을 추가로 보여준다. 타이밍도(800)는 감지 증폭기의 커패시터의 충전 또는 방전을 선택적으로 인에이블하는 제2 스위치 회로를 동작시키는 또 다른 스위치 제어 신호 SW2(818)를 추가로 보여주며, 예를 들어 여기서 이러한 충전 또는 방전은 타겟팅된 메모리 셀의 활성화(만약 있다면)에 기초한다. 타이밍도(800)는 전압 Vtc(812)의 샘플링을 선택적으로 인에이블 또는 디스에이블하기 위해 제공되는 샘플 제어 신호 SPL(820)을 추가로 보여준다. 타이밍도(800)는 특정 기준 전압에 기초하여 프로그램 검증을 용이하게 하기 위해 감지 증폭기의 커패시터의 또 다른 단자에서 제공되는 부스트 전압 Vcb(822)을 추가로 보여준다.
시스템(500)의 예시적인 실시예를 참조하면, 예를 들어, 스위치 제어 신호들 SW1(810), SW2(818) 및 샘플 제어 신호 SPL(820)은 기능적으로 (제각기) 제어 신호들(581, 583) 및 신호(571)에 대응한다. 하나의 이러한 실시예에서, 전압들 Vtc(812), Vbl(814), 및 WL(816)은 기능적으로 (제각기) 전압 VTC(568), 비트 라인 전압 (Vbl)(562), 워드 라인 WL(y)(558)에 대응하고, 예를 들어 여기서 부스트 전압 Vcb(822)는 노드(566)에서의 전압이다.
이제 도 6을 참조하면, 방법(600)은 의도된 멀티 비트 데이터 값에 대응하는 타겟 문턱 전압 레벨 VTGT로 메모리의 MBC를 프로그래밍하기 위한 커맨드를 (610에서) 검출하는 단계를 포함한다. (610)에서 검출되는 프로그램 커맨드에 응답하여, 방법(600)은 프로그램 커맨드에 의해 타겟팅되는 메모리 셀을 포함하는 워드 라인에 프로그램 펄스 VPGM을 (612에서) 제공함으로써 적어도 부분적으로 커맨드를 서비스한다. 프로그램 펄스 VPGM은 타겟팅된 메모리 셀의 문턱 전압 VTH에 대한, 타겟 문턱 전압 레벨 VTGT를 향한 변경을 야기한다. 타이밍도(800)에 의해 예시된 예시적인 실시예에서, 프로그램 펄스 VPGM은 도 8에 도시된 시간 t0 이전에 전압 WL(816)로서 제공된다.
프로그램 펄스 VPGM가 (612)에서 제공된 후에, 타겟팅된 메모리 셀의 결과적인 프로그래밍된 문턱 전압 VTH가 제1 기준 전압 레벨 Vref1 위에(예를 들어, 그 레벨에 또는 그 레벨 위에) 있는지를 적어도 검출하기 위해 프로그램 검증이 수행된다. 타이밍도(800)에 의해 도시된 예시적인 실시예를 다시 참조하면, 이러한 프로그램 검증을 위한 준비는 전압 Vtc(812)의 램핑을 개시하기 위해, 시간 t1과 시간 t2 사이에서 SW1(810)의 어써션(assertion)을 포함한다. 예를 들어, SW1(810)은 커패시터와 공급 전압 사이에 전도성 경로를 제공하기 위해 스위치 회로를 선택적으로 활성화하는데, 예를 들어 여기서 스위치(580)는 커패시터(CS)(564)에 전도성 경로를 제공한다. 실시예에서, Vtc(812)는 SW1(810)이 어써트될 때 시간 t1 주위에서 양 Vtc1만큼 증가하기 시작한다.
도 6을 다시 참조하면, 프로그램 검증은 (614에서) 타겟팅된 메모리 셀을 포함하는 워드 라인 상에 워드 라인 판독 검증 전압(VWLRV)을 인가하는 것을 포함한다. 프로그램 검증은 (616에서) 커패시터 부스트 전압 VCB를 전압 레벨 VCB1에 설정하는 것을 추가로 포함한다. 일부 실시예들에서, 전압 레벨 VCB1은 접지 전압 또는 다른 그러한 기준 전위이다. 다른 실시예들에서, 전압 레벨 VCB1은 타겟팅된 메모리 셀의 현재 프로그래밍된 문턱 전압(VTH)을 평가하기 위한 기초로 될 특정 기준 전압을 나타내고, 예를 들어, 여기서, 특정 전압 레벨 VCB1은 기준 전압과, 타겟팅된 메모리 셀을 포함하는 디바이스의 온도, 상기 디바이스의 압력 조건, 디바이스의 메모리 셀 어레이 내의 메모리 셀들의 상대적 배열, 또는 디바이스의 마모 조건 중 하나 이상의 것의 조합에 기초하여 제공된다. 타이밍도(800)에 의해 예시된 예시적인 실시예에서, (614)에서 워드 라인 판독 검증 전압(VWLRV)을 인가하는 것은 도시된 시간 t2 주위에서 WL(816)을 증가시키는 것을 포함하는데, 예를 들어 여기서 (616)에서 커패시터 부스트 전압 VCB를 설정하는 것은 Vcb(822)에서 전압 레벨 Vcb1을 제공하는 것을 포함한다.
다시 도 6을 참조하면, 방법(600)은 (618에서) 제1 기준 전압 레벨 Vref1(예를 들어, PV 전압 레벨)에 기초하여 제1 감지를 수행하는 단계를 포함한다. 타이밍도(800)에 의해 예시된 예시적인 실시예에서, 이러한 제1 감지는, CS(564)와 같은 커패시터의 적어도 부분적인 방전(또는 대안적으로, 충전)을 가능하게 하기 위해, 도시된 시간들 t3, t4 사이에서 어써트되는 SW2(818)를 포함한다. 그러한 방전은, 만약 있다면, 비트 라인 전압 Vbl(814)(이것은 활성화를 가능하게 하기 위해 시간 t1 주위에서 증가됨)에 의한, 그리고 워드 라인 전압 WL(816)에 의한 타겟팅된 메모리 셀의 상기 활성화에 기초한다. 예를 들어, 전압 Vtc(812)는, 메모리 셀의 트랜지스터가 (현재 프로그래밍된 문턱 전압 VTH로 인해) WL(816) 및 Vbl(814)에 의해 활성화되는 동안, SW2(818)의 어써션에 응답하여, 시간 t3에서 시작하는 작은 감소(830)를 드러낸다. 타이밍도(800)는 전압 Vtc(812)가 시간 t3에서 임의의 이러한 작은 감소(830)를 생략하는 대안적인 시나리오를 나타내기 위해 전압 Vtc(812)에서의 점선(831)을 또한 도시하는데, 예를 들어, 여기서 메모리 셀 트랜지스터는 (현재 프로그래밍된 문턱 전압 VTH로 인해) WL(816) 및 Vbl(814)에 의해 활성화되지 않는다. SW2(818)의 디어써션(deassertion) 후에, 전압 Vtc(812)는 시간 t4와 시간 t5 사이의 제어 신호 SPL(820)의 제1 어써션을 이용하여 샘플링된다. 이러한 어써션은 감지 증폭기로 하여금 타겟팅된 메모리 셀의 현재 프로그래밍된 문턱 전압(VTH)이 제1 기준 전압 레벨 Vref1보다 큰지에 대한 결정을 표현하는 (샘플링된 전압 Vtc(812)를 나타내는) 이진 값을 포함하는 신호를 생성하는 것을 가능하게 한다. 방법(600)의 예시적인 실시예에서, 이진 값 "0"은 문턱 전압(VTH)이 Vref1보다 작은 것에 대응하고, 이진 값 "1"은 문턱 전압(VTH)이 Vref1보다 큰 것에 대응한다.
다시 도 6을 참조하면, 방법(600)은 (618)에서의 제1 감지에 기초하여, 메모리 셀의 현재 프로그래밍된 문턱 전압(VTH)이 제1 기준 전압 레벨 Vref1보다 큰지를 (620에서) 결정하는 단계를 추가로 포함한다. 도시된 예에서, 전도성 출력 신호는 (618)에서의 감지의 거짓(부울 "0") 결과에 대응한다. 문턱 전압 VTH이 기준 전압 레벨 Vref1보다 큰 것으로 (620)에서 결정되는 경우, 방법(600)은 적어도 문제의 프로그램 커맨드를 서비스하는 것과 관련하여 완료된다. 대신에 문턱 전압 VTH이 기준 전압 레벨 Vref1보다 더 작은 것으로 (620)에서 결정되는 경우, 방법(600)은 메모리 디바이스의 검증 상태에 기초하여 (622에서) 커패시터 부스트 전압 VCB를 변경한다. 실시예에서, 검증 상태는 메모리 디바이스의 온도, 메모리 디바이스에서의 압력 조건, 메모리 디바이스 내의 메모리 셀들의 상대적 배열, 또는 메모리 디바이스의 마모 조건 중 하나 이상을 포함한다. 타이밍도(800)에 의해 예시된 예시적인 실시예에서, (622)에서의 변경은, 양 dVcb만큼 시간 t6에서 Vcb(822)를 증가시키는 것을 포함하는데, 예를 들어, 여기서 Vcb(822)의 상기 증가는 전압 Vtc(812)에서의 대응하는 증가에 기여한다.
다시 도 6을 참조하면, 방법(600)은 제2 기준 전압 레벨 Vref2(예를 들어, PPV 전압 레벨)에 기초하여 제2 감지를 (624에서) 수행하는 단계를 포함한다. 예를 들어, 하나의 이러한 실시예에서, 커패시터 부스트 전압 VCB는 (622)에서 기준 전압 레벨 Vref2를 나타내는 레벨로 변경된다. 타이밍도(800)에 의해 예시된 예시적인 실시예에서, (624)에서의 그러한 제2 감지는 도시된 시간들 t7, t8 사이의 제어 신호 SPL(820)의 제2 어써션을 이용하여 전압 Vtc(812)를 샘플링하는 것을 포함한다. 이러한 제어 신호 SPL(820)의 제2 어써션은 감지 증폭기로 하여금 타겟팅된 메모리 셀의 현재 프로그래밍된 문턱 전압(VTH)이 제2 기준 전압 레벨 Vref2보다 큰지에 대한 추후 결정을 표현하는 또 다른 이진 값을 포함하는 신호를 생성하는 것을 가능하게 한다.
다시 도 6을 참조하면, 방법(600)은 (624)에서의 제2 감지에 기초하여, 메모리 셀의 현재 프로그래밍된 문턱 전압(VTH)이 기준 전압 레벨 Vref2보다 큰지를 (626에서) 결정하는 단계를 추가로 포함한다. (예를 들어, (624)에서의 제2 감지에 의해 생성되는 "0"의 이진 값에 의해 표시되는 바와 같이) 문턱 전압 VTH가 기준 전압 레벨 Vref2보다 작은 것으로 (626)에서 결정되는 경우, 방법(600)은 (612)에서 프로그램 펄스 VPGM의 다음 인가를 위한 준비로 (628에서) 프로그램 펄스 VPGM의 크기를 양 ΔVPGM_LG만큼 변경한다 - 예를 들어 증가시킨다 -. 대조적으로, 대신에 (626)에서 문턱 전압 VTH가 기준 전압 레벨 Vref2보다 큰 것으로 결정되는 경우, 방법(600)은 (612)에서 프로그램 펄스 VPGM의 다음 인가를 위한 준비로 (ΔVPGM_LG와 비교하여) 비교적 작은 양의 ΔVPGM_SM만큼 프로그램 펄스 VPGM의 크기를 (630에서) 변경한다.
이제 도 7을 참조하면, 방법(700)은 상이한 파라미터 - 이 경우, 프로그래밍된 메모리 셀의 활성화(만약 있다면)를 감지하기 위한 시간 기간 - 가 기준 전압을 표시하는 신호에 기초하여 결정되는 또 다른 실시예의 예이다. 하나의 이러한 실시예에서, 기준 전압의 표시는, 메모리 디바이스의 온도, 메모리 디바이스에서의 압력 조건, 메모리 디바이스 내의 메모리 셀들의 상대적 배열, 또는 메모리 디바이스의 마모 조건 중 하나 이상을 포함하는 검증 상태에 기초하여 신호로 전달되도록 선택되거나, 계산되거나 또는 다른 방식으로 결정된다.
도 7에 도시된 바와 같이, 방법(700)은 (710에서) 메모리의 메모리 셀을 프로그래밍하기 위한 커맨드를 검출하는 단계, 및 (712에서) 프로그램 펄스 VPGM을 제공함으로써 프로그램 커맨드를 서비스하는 단계, 및 (714에서) 타겟팅된 메모리 셀을 포함하는 워드 라인 상에 워드 라인 판독 검증 전압 VWLRV를 인가하는 단계를 포함한다. 예를 들어, 동작들(710, 712, 714)은 방법(600)의 동작들(610, 612, 614)의 일부 또는 모든 특징을 포함한다.
다양한 실시예들에서, 방법(700)에 의한 프로그램 검증은 (716에서) 메모리 디바이스의 검증 상태에 기초하여 구성가능 감지 시간 TSEN을 결정하는 것을 포함한다. 검증 상태는 메모리 디바이스의 온도, 메모리 디바이스에서의 압력 조건, 메모리 디바이스 내의 메모리 셀들의 상대적 배열, 또는 메모리 디바이스의 마모 조건 중 하나 이상을 포함한다. 일부 실시예들에서, (716)에서의 감지 시간 TSEN의 결정은 제1 기준 전압 레벨 Vref1(예를 들어, PV 전압 레벨)에 추가로 기초한다. 하나의 그러한 실시예에서, 결정된 감지 시간 TSEN을 후속적으로 제공하기 위한 스위치 제어 신호는 제1 기준 전압 레벨 Vref1의 표시를 포함하고, 상기 표시는 검증 상태에 대응한다.
감지 시간 TSEN은 타겟팅된 메모리 셀의 활성화(만약 있다면)를 감지하기 위한 시간 기간이다. 시스템(500)에 의해 예시된 것과 같은 하나의 예시적인 실시예에서, 감지 시간 TSEN은 ICELL(556)에 기초하여 커패시터(CS)(564)의 충전 또는 방전을 가능하게 하는 전도성 경로를 제공하기 위해 스위치(582)가 그 동안에 닫히는(예를 들어, 활성화되는) 시간 기간이다. 타이밍도(800)에 의해 예시된 것과 같은 예시적인 실시예에서, (716)에서 감지 시간 TSEN을 결정하는 것은 스위치 제어 신호 SW2(818)가 그 동안에 활성화되는 시간 기간(t4 - t3)의 구성가능한 길이를 선택하는 것, 계산하는 것 또는 다른 방식으로 식별하는 것 - 및 후속하여 제공하는 것 - 을 포함한다.
방법(700)은 (718에서) 제1 기준 전압 레벨 Vref1에 기초하여 제1 감지를 수행하는 단계를 추가로 포함한다. (718)에서의 제1 감지는 감지 증폭기가 (618)에서의 감지를 참조하여 본 명세서에서 설명되는 것과 유사한 이진 값을 포함하는 신호를 생성하는 결과를 낳는다. 방법(700)의 예시적인 실시예에서, 이진 값 "0"의 생성은 현재 프로그래밍된 문턱 전압(VTH)이 Vref1보다 큰 것에 대응하고, 이진 값 "1"은 문턱 전압(VTH)이 Vref1보다 작은 것에 대응한다.
방법(700)은 (718)에서의 제1 감지에 기초하여, 메모리 셀의 현재 프로그래밍된 문턱 전압(VTH)이 제1 기준 전압 레벨 Vref1보다 큰지를 (720에서) 결정하는 단계를 추가로 포함한다. 도시된 예에서, 전도성 출력 신호는 (718)에서의 감지의 거짓(부울 "0") 결과에 대응한다. 문턱 전압 VTH이 기준 전압 레벨 Vref1보다 큰 것으로 (720)에서 결정되는 경우, 방법(700)은 적어도 문제의 프로그램 커맨드를 서비스하는 것과 관련하여 완료된다. 대신에 문턱 전압 VTH이 기준 전압 레벨 Vref1보다 작다고 (720)에서 결정되는 경우, 방법(700)은 예를 들어 (716)에서 결정되는 TSEN의 지속기간에 대해 미리 결정된 변경을 적용함으로써 (722)에서 감지 시간 TSEN의 지속기간을 변경한다. 일 실시예에서, 미리 결정된 변경의 양은 (716)에서 TSEN을 결정하기 위한 기초였던 검증 상태에 의존하지 않는다.
방법(700)은 (724에서) 제2 기준 전압 레벨 Vref2(예를 들어, PPV 전압 레벨)에 기초하여 제2 감지를 수행하는 단계를 추가로 포함한다. 예를 들어, 하나의 그러한 실시예에서, 스위치 회로 - 예를 들어, 스위치들(580, 582) 중 하나 또는 둘 모두를 포함함 - 는 다시 동작되어 커패시터(CS)(564) 양단의 전압을 베이스라인 레벨로 가져온다. 이후, 스위치 회로는, 변경된 시간 기간 TSEN에 대해, 만약 있다면, 커패시터(CS)(564) 양단의 전압에 대한 변경을 가능하게 하도록 동작된다(상기 변경은 워드 라인 판독 검증 전압(VWLRV) 및 비트 라인 전압 Vbl(562)에 의한 임의의 메모리 셀 활성화로 인한 것임). 적어도 부분적으로 TSEN의 변경된 지속기간으로 인해, 커패시터(CS)(564) 양단의 결과적인 전압 - 이것은 스위치들(570, 572) 및 신호(571)에 의해 (724)에서 샘플링됨 - 은 메모리 셀의 현재 프로그래밍된 문턱 전압(VTH)이 기준 전압 레벨 Vref2보다 큰지를 나타낸다. 대안 실시예에서, 검증 상태와 독립적으로 (716)에서 결정된 TSEN의 지속기간, 여기서 (대신에) 감지 시간 TSEN의 지속기간은 검증 상태에 기초하는 미리 결정된 변경을 적용함으로써 (722)에서 변경된다.
방법(700)은 (724)에서의 제2 감지에 기초하여, 메모리 셀의 현재 프로그래밍된 문턱 전압(VTH)이 기준 전압 레벨 Vref2보다 큰지를 (726에서) 결정하는 단계를 추가로 포함한다. (예를 들어, (724)에서의 제2 감지에 의해 생성되는 "0"의 이진 값에 의해 표시되는 바와 같이) 문턱 전압 VTH가 기준 전압 레벨 Vref2보다 작은 것으로 (726)에서 결정되는 경우, 방법(700)은 (712)에서 프로그램 펄스 VPGM의 다음 인가를 위한 준비로 (728에서) 프로그램 펄스 VPGM의 크기를 양 ΔVPGM_LG만큼 변경한다 - 예를 들어 증가시킨다 -. 대조적으로, 대신에 (726)에서 문턱 전압 VTH가 기준 전압 레벨 Vref2보다 큰 것으로 결정되는 경우, 방법(700)은 (712)에서 프로그램 펄스 VPGM의 다음 인가를 위한 준비로 비교적 작은 양의 ΔVPGM_SM만큼 프로그램 펄스 VPGM의 크기를 (730에서) 변경한다.
도 9는 일 실시예에 따른 컴퓨팅 디바이스(900)를 예시한다. 컴퓨팅 디바이스(900)는 보드(902)를 하우징한다. 보드(902)는 프로세서(904) 및 적어도 하나의 통신 칩(906)을 포함하지만 이에 제한되지는 않는 다수의 컴포넌트를 포함할 수 있다. 프로세서(904)는 보드(902)에 물리적으로 그리고 전기적으로 결합된다. 일부 구현들에서, 적어도 하나의 통신 칩(906)이 또한 보드(902)에 물리적으로 그리고 전기적으로 결합된다. 추가의 구현들에서, 통신 칩(906)은 프로세서(904)의 일부이다.
그 응용에 좌우되어, 컴퓨팅 디바이스(900)는 보드(902)에 물리적으로 그리고 전기적으로 결합될 수 있거나 결합되지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이러한 다른 컴포넌트들은 휘발성 메모리(예컨대, DRAM), 비휘발성 메모리(예컨대, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서(crypto processor), 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 디바이스, 컴퍼스, 가속도계, 자이로스코프, 스피커, 카메라, 및 대용량 저장 디바이스[예컨대, 하드 디스크 드라이브, CD(compact disk), DVD(digital versatile disk) 등]를 포함하지만, 이에 한정되지는 않는다.
통신 칩(906)은 컴퓨팅 디바이스(900)로의 그리고 그로부터의 데이터의 전송을 위한 무선 통신을 가능하게 한다. "무선"이라는 용어 및 그 파생어는, 비고체 매체를 통한 변조된 전자기 방사(modulated electromagnetic radiation)의 이용을 통하여 데이터를 통신할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하는데 이용될 수 있다. 이 용어가 연관된 디바이스들이 어떠한 유선도 포함하지 않는다는 것을 함축하지는 않지만, 일부 실시예들에서는 그렇지 않을 수도 있다. 통신 칩(908)은 Wi-Fi[IEEE802.11 군(family)], WiMAX(IEEE802.16 군), IEEE802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 그들의 파생물들(derivatives)뿐만 아니라, 3G, 4G, 5G 및 그 이상으로 지정되는 임의의 다른 무선 프로토콜들을 포함하지만 그에 한정되지는 않는 다수의 무선 표준 또는 프로토콜 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(900)는 복수의 통신 칩(906)을 포함할 수 있다. 예를 들어, 제1 통신 칩(906)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신에 전용될 수 있고 제2 통신 칩(906)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, 및 다른 것들과 같은 장거리 무선 통신에 전용될 수 있다.
컴퓨팅 디바이스(900)의 프로세서(904)는 프로세서(904) 내에 패키징된 집적 회로 다이를 포함한다. "프로세서"라는 용어는, 레지스터들 및/또는 메모리로부터의 전자적 데이터를 처리하여 해당 전자적 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자적 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다. 통신 칩(906)은 또한 통신 칩(906) 내에 패키징된 집적 회로 다이를 포함한다.
각종 구현들에서, 컴퓨팅 디바이스(900)는 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 휴대폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 음악 플레이어 또는 디지털 비디오 레코더일 수 있다. 추가 구현들에서, 컴퓨팅 디바이스(900)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
일부 실시예들은, 실시예에 따른 과정을 수행하도록 컴퓨터 시스템(또는 다른 전자 디바이스들)을 프로그래밍하기 위해 사용될 수 있는, 명령어들을 저장하고 있는 머신 판독가능 매체를 포함할 수 있는 컴퓨터 프로그램 제품 또는 소프트웨어로서 제공될 수 있다. 머신 판독가능 매체는 머신(예를 들면, 컴퓨터)에 의해 판독가능한 형태로 정보를 저장 또는 송신하는 임의의 메커니즘을 포함한다. 예를 들어, 머신 판독가능(예를 들어, 컴퓨터 판독가능) 매체는 머신(예를 들어, 컴퓨터) 판독가능 저장 매체(예를 들어, "ROM"(read only memory), "RAM"(random access memory), 자기 디스크 저장 매체, 광학 저장 매체, 플래시 메모리 디바이스들 등), 머신(예를 들어, 컴퓨터) 판독가능 송신 매체[전기적, 광학적, 음향적 또는 다른 형태의 전파 신호들(예를 들어, 적외선 신호들, 디지털 신호들 등)] 등을 포함한다.
도 10은, 머신으로 하여금 본 명세서에 설명된 방법론들 중 임의의 하나 이상을 수행하게 야기하기 위한 명령어들의 세트가 그 내에서 실행될 수 있는 컴퓨터 시스템(1000)의 예시적인 형태로 된 머신의 도식적인 표현을 예시한다. 대안 실시예들에서, 머신은 LAN(Local Area Network), 인트라넷, 엑스트라넷(extranet) 또는 인터넷으로 다른 머신들에 접속(예를 들어, 네트워킹)될 수 있다. 머신은 클라이언트-서버 네트워크 환경에서 서버 또는 클라이언트 머신의 자격으로 또는 피어-투-피어(또는 분산형) 네트워크 환경에서 피어 머신으로서 동작할 수 있다. 머신은 PC(personal computer), 태블릿 PC, STB(set-top box), PDA(Personal Digital Assistant), 셀룰러 전화, 웹 응용기기, 서버, 네트워크 라우터, 스위치 또는 브리지, 또는 머신에 의해 취해질 동작들을 지정하는 명령어들의 세트를 (순차적으로 또는 다른 방식으로) 실행할 수 있는 임의의 머신일 수 있다. 추가로, 단일 머신만이 예시되지만, "머신(machine)"이라는 용어는 본 명세서에 설명되는 방법론들 중 임의의 하나 이상을 수행하도록 명령어들의 세트(또는 다중 세트)를 개별적으로 또는 공동으로 실행하는 머신들(예를 들어, 컴퓨터들)의 임의의 모음을 포함하는 것으로 또한 취해져야 할 것이다.
예시적인 컴퓨터 시스템(1000)은, 버스(1030)를 통해 서로 통신하는 프로세서(1002), 메인 메모리(1004)(예를 들어, 판독 전용 메모리(ROM), 플래시 메모리, 동기식 DRAM(SDRAM) 또는 램버스 DRAM(RDRAM)과 같은 동적 랜덤 액세스 메모리(DRAM) 등), 정적 메모리(1006)(예를 들어, 플래시 메모리, 정적 랜덤 액세스 메모리(SRAM) 등), 및 2차 메모리(1018)(예를 들어, 데이터 저장 디바이스)를 포함한다.
프로세서(1002)는 마이크로프로세서, 중앙 처리 유닛 등과 같은 하나 이상의 범용 처리 디바이스를 나타낸다. 더 구체적으로, 프로세서(1002)는 CISC(complex instruction set computing) 마이크로프로세서, RISC(reduced instruction set computing) 마이크로프로세서, VLIW(very long instruction word) 마이크로프로세서, 다른 명령어 세트들을 구현하는 프로세서, 또는 명령어 세트들의 조합을 구현하는 프로세서들일 수 있다. 프로세서(1002)는 또한 ASIC(application specific integrated circuit), FPGA(field programmable gate array), DSP(digital signal processor), 네트워크 프로세서, 또는 그와 유사한 것과 같은 하나 이상의 특수 목적 처리 디바이스일 수 있다. 프로세서(1002)는 본 명세서에 설명된 동작들을 수행하기 위한 처리 로직(1026)을 실행하도록 구성된다.
컴퓨터 시스템(1000)은 네트워크 인터페이스 디바이스(1008)를 추가로 포함할 수 있다. 컴퓨터 시스템(1000)은 비디오 디스플레이 유닛(1010)[예를 들어, LCD(liquid crystal display), LED(light emitting diode display), 또는 CRT(cathode ray tube)], 알파뉴메릭 입력 디바이스(1012)(예를 들어, 키보드), 커서 제어 디바이스(1014)(예를 들어, 마우스), 및 신호 생성 디바이스(1016)(예를 들어, 스피커)를 또한 포함할 수 있다.
2차 메모리(1018)는, 본 명세서에 설명된 방법론들 또는 기능들 중 임의의 하나 이상을 구현하는 명령어들의 하나 이상의 세트[예를 들어, 소프트웨어(1022)]가 저장되어 있는 머신 액세스가능 저장 매체(또는 더 구체적으로는 컴퓨터 판독가능 저장 매체)(1032)를 포함할 수 있다. 또한, 소프트웨어(1022)는 컴퓨터 시스템(1000)에 의한 그 실행 동안 완전하게 또는 적어도 부분적으로 메인 메모리(1004) 내에 및/또는 프로세서(1002) 내에 상주할 수 있으며, 메인 메모리(1004) 및 프로세서(1002)는 머신 판독가능 저장 매체를 또한 구성한다. 소프트웨어(1022)는 네트워크 인터페이스 디바이스(1008)를 경유하여 네트워크(1020)를 통해 추가로 송신 또는 수신될 수 있다.
예시적인 실시예에서 머신 액세스가능 저장 매체(1032)가 단일 매체인 것으로 도시되어 있지만, "머신 판독가능 저장 매체"라는 용어는 명령어들의 하나 이상의 세트를 저장하는 단일 매체 또는 다중 매체(예를 들어, 중앙집중형 또는 분산형 데이터베이스, 및/또는 연관된 캐시들 및 서버들)을 포함하는 것으로 취해져야 한다. "머신 판독가능 저장 매체(machine-readable storage medium)"라는 용어는, 머신에 의한 실행을 위한 명령어들의 세트를 저장하거나 또는 인코딩할 수 있으며 머신으로 하여금 하나 이상의 실시예 중 임의의 것을 수행하게 야기하는 임의의 매체를 포함하는 것으로 또한 취해져야 한다. 따라서, "머신 판독가능 저장 매체"라는 용어는 고체 상태 메모리들, 및 광학 및 자기 매체들을 포함하지만 이에 한정되지 않는 것으로 취해져야 한다.
메모리 디바이스를 동작시키는 기술들 및 아키텍처들이 본 명세서에 설명된다. 위의 설명에서, 설명의 목적상, 수많은 특정 상세 사항들이 특정 실시예들의 철저한 이해를 제공하기 위해 제시되었다. 그러나, 특정 실시예들이 이러한 특정 상세 사항들 없이도 실시될 수 있다는 점이 통상의 기술자에게 명백할 것이다. 다른 경우들에서, 구조들 및 디바이스들은 기재를 모호하게 하는 것을 회피하기 위해 블록도 형태로 도시되어 있다.
명세서에서의 "일 실시예" 또는 "실시예"에 대한 언급은 그 실시예와 관련하여 설명된 특정의 특징, 구조, 또는 특성이 본 발명의 적어도 하나의 실시예에 포함된다는 것을 의미한다. 명세서에서의 다양한 위치들에서 "일 실시예에서"라는 문구의 출현이 반드시 모두 동일한 실시예를 가리키는 것은 아니다.
본 명세서의 상세한 설명의 일부 부분들은 컴퓨터 메모리 내의 데이터 비트들에 대한 동작들의 알고리즘 및 심볼 표현의 견지에서 제시되었다. 이들 알고리즘적 설명 및 표현들은 다른 통상의 기술자에게 자신의 작업물을 가장 효율적으로 전달하기 위해 컴퓨터 기술 분야의 통상의 기술자에 의해 사용되는 수단이다. 알고리즘은 본 명세서에서 그리고 일반적으로, 원하는 결과로 이끄는 단계들의 자체 일관성있는 시퀀스(self-consistent sequence)인 것으로 인식된다. 단계들은 물리적 양의 물리적 조작을 요구하는 것들이다. 보통은, 그러나 필수적이지는 않게, 이들 양은 저장되고, 전송되고, 조합되고, 비교되고, 다른 방식으로 조작될 수 있는 전기 또는 자기 신호들의 형태를 취한다. 주로 통상적인 사용 이유로 인해, 이들 신호를 비트, 값, 요소, 심볼, 문자, 항, 숫자, 또는 그와 유사한 것으로 지칭하는 것이 때로는 편리한 것으로 밝혀졌다.
그러나, 이들 및 유사한 용어 모두가 적절한 물리적 양과 연관되며, 이들 양에 적용될 단지 편리한 라벨들이라는 점을 유념해야 한다. 달리 명시되지 않는 한, 본 명세서의 논의에서 명백한 바와 같이, 설명 전체에 걸쳐서, "처리" 또는 "컴퓨팅" 또는 "계산" 또는 "결정" 또는 "디스플레이" 등과 같은 용어들을 활용하는 논의는, 컴퓨터 시스템의 레지스터와 메모리 내의 물리(전자)량으로 표현된 데이터를, 컴퓨터 시스템 메모리 또는 레지스터 또는 다른 그러한 정보 저장소, 송신 혹은 디스플레이 디바이스 내의 물리량으로서 유사하게 표현된 다른 데이터로 조작 및 변환하는 컴퓨터 시스템, 또는 유사한 전자 컴퓨팅 디바이스의 액션 및 프로세스를 지칭한다는 것이 인정된다.
특정 실시예들은 또한 본 명세서의 동작들을 수행하기 위한 장치에 관한 것이다. 이 장치는 요구되는 목적을 위해 특별히 구성될 수 있거나, 또는 이것은 컴퓨터에 저장된 컴퓨터 프로그램에 의해 선택적으로 활성화되거나 재구성된 범용 컴퓨터를 포함할 수 있다. 이러한 컴퓨터 프로그램은, 이에 제한되는 것은 아니지만, 플로피 디스크들, 광학 디스크들, CD-ROM들, 및 자기 광학 디스크들을 포함하는 임의 타입의 디스크, ROM들(read-only memories), DRAM(dynamic RAM)과 같은 RAM들(random access memories), EPROM들, EEPROM들, 자기 또는 광학 카드들, 또는 전자 명령어들을 저장하기에 적합하며 컴퓨터 시스템 버스에 결합되는 임의 타입의 매체와 같은 컴퓨터 판독가능 저장 매체에 저장될 수 있다.
본 명세서에 제시된 알고리즘들 및 디스플레이들은 본래적으로 임의의 특정 컴퓨터 또는 다른 장치에 관련되지 않는다. 다양한 범용 시스템들이 본 명세서의 교시들에 따라 프로그램들과 함께 사용될 수 있거나, 또는 요구된 방법 단계들을 수행하도록 더 특수화된 장치를 구성하는 것이 편리하다고 입증할 수 있다. 다양한 이들 시스템들에 대한 요구된 구조가 본 명세서의 기재로부터 나타날 것이다. 추가로, 어떤 실시예들이 임의의 특정 프로그래밍 언어에 관하여 설명되지 않는다. 다양한 프로그래밍 언어들이 본 명세서에 설명된 바와 같은 이러한 실시예들의 교시들을 구현하기 위해 사용될 수 있다는 점이 인정될 것이다.
본 명세서에 기재된 것 이외에, 다양한 수정들이 개시된 실시예들 및 구현들의 범위로부터 벗어나지 않고 개시된 실시예들 및 그 구현들에 대해 이뤄질 수 있다. 따라서, 본 명세서의 예시들 및 예들은 제한적인 의미가 아니라 예시적으로 해석되어야 한다. 본 발명의 범위는 후속하는 청구항들을 참조하여서만 판정되어야 한다.

Claims (20)

  1. 비휘발성 메모리 디바이스로서:
    메모리 어레이의 제1 셀에 대한 제1 기입이 검증될 것이라는 검출을 수행하는 제1 회로;
    상기 제1 회로에 결합된 제2 회로를 포함하고, 상기 제2 회로는:
    상기 검출에 기초하여, 상기 메모리 어레이에서의 제1 열 조건, 상기 메모리 어레이에서의 제1 압력 조건, 상기 메모리 어레이의 제1 마모 조건, 또는 상기 메모리 어레이의 하나 이상의 다른 셀에 대한 상기 제1 셀의 제1 상대적 위치 중 하나를 포함하는 제1 상태에 대응하는 것으로서 제1 기준 전압 레벨의 제1 표시의 식별을 수행하고; 및
    상기 식별에 기초하여 상기 제1 기준 전압 레벨의 제1 표시를 포함하는 제1 신호를 생성하고;
    상기 제2 회로는 감지 증폭기 회로에 결합되고, 상기 감지 증폭기 회로는:
    상기 제1 신호에 기초하여 그리고 상기 제1 셀을 포함하는 제1 워드 라인에서 제공되는 전압에 추가로 기초하여 제1 입력을 수신하고; 및
    상기 제1 입력에 기초하여, 상기 셀의 제1 문턱 전압이 상기 제1 기준 전압 레벨보다 큰지를 표시하는 제1 출력을 제공하는 비휘발성 메모리 디바이스.
  2. 제1항에 있어서,
    상기 제1 입력은 상기 감지 증폭기 회로의 커패시터에서 제공되는 부스트 전압을 포함하는 비휘발성 메모리 디바이스.
  3. 제1항에 있어서,
    상기 제1 입력은 상기 감지 증폭기 회로의 스위치를 동작시키는 제어 신호를 포함하고, 상기 제1 기준 전압 레벨의 제1 표시는 상기 제어 신호가 그 동안 어써트되는 시간 기간을 포함하는 비휘발성 메모리 디바이스.
  4. 제1항에 있어서,
    상기 제2 회로는 워드 라인들의 그룹 중 각각의 워드 라인에 대응하는 수에 기초하여 상기 제1 표시의 식별을 수행하는 비휘발성 메모리 디바이스.
  5. 제1항에 있어서,
    상기 제2 회로는 추가로:
    제2 기입이 검증될 것이라는 또 다른 검출에 기초하여, 상기 메모리 어레이에서의 제2 열 조건, 상기 메모리 어레이에서의 제2 압력 조건, 상기 메모리 어레이의 제2 마모 조건, 또는 상기 메모리 어레이의 하나 이상의 다른 셀에 대한 타겟팅된 셀의 제2 상대적 위치 중 하나를 포함하는 제2 상태에 대응하는 것으로서 상기 제1 기준 전압 레벨의 제2 표시의 또 다른 식별을 수행하고; 및
    상기 제1 기준 전압 레벨의 제2 표시를 포함하는 제2 신호를 생성하고;
    상기 감지 증폭기 회로는 추가로:
    상기 제2 신호에 기초하여 그리고 상기 타겟팅된 셀을 포함하는 타겟팅된 워드 라인에서 제공되는 또 다른 전압에 추가로 기초하여 제2 입력을 수신하고; 및
    상기 제2 입력에 기초하여, 제2 문턱 전압이 상기 제1 기준 전압 레벨보다 큰지를 나타내는 제2 출력을 제공하는 비휘발성 메모리 디바이스.
  6. 제5항에 있어서,
    상기 제1 입력은 상기 감지 증폭기 회로의 커패시터에서 제공되는 부스트 전압에 대한 제1 변경을 포함하고;
    상기 제2 입력은 상기 부스트 전압에 대한 제2 변경을 포함하고;
    상기 제1 변경 및 상기 제2 변경은 제각기 제1 온도 및 제2 온도에 기초하고;
    상기 제2 온도는 상기 제1 온도보다 크고; 및
    상기 제1 변경은 상기 제2 변경보다 작은 비휘발성 메모리 디바이스.
  7. 제5항에 있어서,
    상기 제1 입력은 상기 감지 증폭기 회로의 커패시터에서 제공되는 부스트 전압에 대한 제1 변경을 포함하고;
    상기 제2 입력은 상기 부스트 전압에 대한 제2 변경을 포함하고;
    상기 제1 변경 및 상기 제2 변경은 제각기 제1 압력 및 제2 압력에 기초하고;
    상기 제2 압력은 상기 제1 압력보다 크고; 및
    상기 제1 변경은 상기 제2 변경보다 큰 비휘발성 메모리 디바이스.
  8. 제5항에 있어서,
    상기 타겟팅된 셀은 상기 제1 셀 이외의 제2 셀이고;
    상기 제1 워드 라인은 상기 타겟팅된 워드 라인과 상기 감지 증폭기 회로 사이에 전기적으로 결합되고;
    상기 제1 입력은 상기 감지 증폭기 회로의 커패시터에서 제공되는 부스트 전압에 대한 제1 변경을 포함하고;
    상기 제2 입력은 상기 부스트 전압에 대한 제2 변경을 포함하고;
    상기 제1 변경 및 상기 제2 변경은 제각기 상기 제1 상대적 위치 및 상기 제2 상대적 위치에 기초하고; 및
    상기 제1 변경은 상기 제2 변경보다 큰 비휘발성 메모리 디바이스.
  9. 제1항에 있어서,
    상기 제1 신호는 상기 제1 문턱 전압이 제2 기준 전압 레벨보다 작다는 결정에 추가로 기초하고, 상기 결정은 상기 감지 증폭기 회로로부터의 제2 출력에 기초하는 비휘발성 메모리 디바이스.
  10. 제1항에 있어서,
    상기 제2 회로가 상기 제1 상태에 대응하는 것으로서 상기 제1 표시의 식별을 수행하는 것은, 상기 제2 회로가 상기 제1 표시가 상기 제1 열 조건, 상기 제1 압력 조건, 상기 제1 마모 조건, 또는 상기 제1 셀의 제1 상대적 위치 중 적어도 2개의 조합에 대응하는 것을 결정하는 것을 포함하는 비휘발성 메모리 디바이스.
  11. 시스템으로서:
    비휘발성 메모리 어레이 및 감지 증폭기 회로를 포함하는 메모리;
    메모리 제어기 - 상기 메모리 제어기는:
    상기 메모리 어레이의 제1 셀에 대한 제1 기입이 검증될 것이라는 검출을 수행하고:
    상기 검출에 기초하여, 상기 메모리 어레이에서의 제1 열 조건, 상기 메모리 어레이에서의 제1 압력 조건, 상기 메모리 어레이의 제1 마모 조건, 또는 상기 메모리 어레이의 하나 이상의 다른 셀에 대한 상기 제1 셀의 제1 상대적 위치 중 하나를 포함하는 제1 상태에 대응하는 것으로서 제1 기준 전압 레벨의 제1 표시의 식별을 수행하고; 및
    상기 식별에 기초하여 상기 제1 기준 전압 레벨의 제1 표시를 포함하는 제1 신호를 생성하는 회로를 포함하고;
    상기 감지 증폭기 회로는:
    상기 제1 신호에 기초하여 그리고 상기 제1 셀을 포함하는 제1 워드 라인에서 제공되는 전압에 추가로 기초하여 제1 입력을 수신하고; 및
    상기 제1 입력에 기초하여, 상기 셀의 제1 문턱 전압이 상기 제1 기준 전압 레벨보다 큰지를 표시하는 제1 출력을 제공함 -; 및
    상기 메모리 제어기에 결합되는 디스플레이 디바이스 - 상기 디스플레이 디바이스는 상기 제1 출력에 기초하여 이미지를 디스플레이함 - 를 포함하는 시스템.
  12. 제11항에 있어서,
    상기 제1 입력은 상기 감지 증폭기 회로의 커패시터에서 제공되는 부스트 전압을 포함하는 시스템.
  13. 제11항에 있어서,
    상기 제1 입력은 상기 감지 증폭기 회로의 스위치를 동작시키는 제어 신호를 포함하고, 상기 제1 기준 전압 레벨의 제1 표시는 상기 제어 신호가 그 동안 어써트되는 시간 기간을 포함하는 시스템.
  14. 제11항에 있어서,
    상기 메모리 제어기는 워드 라인들의 그룹 중 각각의 워드 라인에 대응하는 수에 기초하여 상기 제1 표시의 식별을 수행하는 시스템.
  15. 제11항에 있어서,
    상기 메모리 제어기는 추가로:
    제2 기입이 검증될 것이라는 또 다른 검출에 기초하여, 상기 메모리 어레이에서의 제2 열 조건, 상기 메모리 어레이에서의 제2 압력 조건, 상기 메모리 어레이의 제2 마모 조건, 또는 상기 메모리 어레이의 하나 이상의 다른 셀에 대한 타겟팅된 셀의 제2 상대적 위치 중 하나를 포함하는 제2 상태에 대응하는 것으로서 상기 제1 기준 전압 레벨의 제2 표시의 또 다른 식별을 수행하고; 및
    상기 제1 기준 전압 레벨의 제2 표시를 포함하는 제2 신호를 생성하고;
    상기 감지 증폭기 회로는 추가로:
    상기 제2 신호에 기초하여 그리고 상기 타겟팅된 셀을 포함하는 타겟팅된 워드 라인에서 제공되는 또 다른 전압에 추가로 기초하여 제2 입력을 수신하고; 및
    상기 제2 입력에 기초하여, 제2 문턱 전압이 상기 제1 기준 전압 레벨보다 큰지를 나타내는 제2 출력을 제공하는 시스템.
  16. 방법으로서:
    비휘발성 메모리 어레이의 제1 셀에 대한 제1 기입이 검증될 것임을 검출하는 단계;
    상기 검출에 기초하여, 상기 메모리 어레이에서의 제1 열 조건, 상기 메모리 어레이에서의 제1 압력 조건, 상기 메모리 어레이의 제1 마모 조건, 또는 상기 메모리 어레이의 하나 이상의 다른 셀에 대한 상기 제1 셀의 제1 상대적 위치 중 하나를 포함하는 제1 상태에 대응하는 것으로서 제1 기준 전압 레벨의 제1 표시를 식별하는 단계; 및
    상기 식별에 기초하여, 상기 제1 기준 전압 레벨의 제1 표시를 포함하는 제1 신호를 생성하는 단계를 포함하고;
    상기 메모리 어레이에 결합된 감지 증폭기 회로는:
    상기 제1 신호에 기초하여 그리고 상기 제1 셀을 포함하는 제1 워드 라인에서 제공되는 전압에 추가로 기초하여 제1 입력을 수신하고;
    상기 제1 입력에 기초하여, 상기 셀의 제1 문턱 전압이 상기 제1 기준 전압 레벨보다 큰지를 표시하는 제1 출력을 제공하는 방법.
  17. 제16항에 있어서,
    상기 제1 입력은 상기 감지 증폭기 회로의 커패시터에 제공되는 부스트 전압을 포함하는 방법.
  18. 제16항에 있어서,
    상기 제1 입력은 상기 감지 증폭기 회로의 스위치를 동작시키는 제어 신호를 포함하고, 상기 제1 기준 전압 레벨의 표시는 상기 제어 신호가 그 동안 어써트되는 시간 기간을 포함하는 방법.
  19. 제16항에 있어서,
    상기 제1 신호는 상기 제1 문턱 전압이 제2 기준 전압 레벨보다 작다는 결정에 추가로 기초하고, 상기 결정은 상기 감지 증폭기 회로로부터의 제2 출력에 기초하는 방법.
  20. 제16항에 있어서,
    상기 제1 상태에 대응하는 것으로서 상기 제1 표시를 식별하는 단계는, 상기 제1 표시가 상기 제1 열 조건, 상기 제1 압력 조건, 상기 제1 마모 조건, 또는 상기 제1 셀의 제1 상대적 위치 중 적어도 2개의 조합에 대응하는 것을 결정하는 단계를 포함하는 방법.
KR1020200169366A 2020-02-13 2020-12-07 멀티 레벨 셀 메모리의 데이터 프로그래밍을 검증하는 디바이스, 시스템 및 방법 KR20210103383A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/790,074 US11094386B1 (en) 2020-02-13 2020-02-13 Device, system, and method to verify data programming of a multi-level cell memory based on one of temperature, pressure, wear condition or relative position of the memory cell
US16/790,074 2020-02-13

Publications (1)

Publication Number Publication Date
KR20210103383A true KR20210103383A (ko) 2021-08-23

Family

ID=73455569

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200169366A KR20210103383A (ko) 2020-02-13 2020-12-07 멀티 레벨 셀 메모리의 데이터 프로그래밍을 검증하는 디바이스, 시스템 및 방법

Country Status (3)

Country Link
US (1) US11094386B1 (ko)
EP (1) EP3866167A1 (ko)
KR (1) KR20210103383A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102703568B1 (ko) * 2023-11-21 2024-09-05 인하대학교 산학협력단 파이선을 활용한 메모리 셀 검증 자동화 방법 및 시스템

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220043365A (ko) * 2020-09-29 2022-04-05 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005285197A (ja) * 2004-03-29 2005-10-13 Renesas Technology Corp 半導体記憶装置
US8576651B2 (en) * 2012-01-20 2013-11-05 Sandisk 3D Llc Temperature compensation of conductive bridge memory arrays
US8582381B2 (en) 2012-02-23 2013-11-12 SanDisk Technologies, Inc. Temperature based compensation during verify operations for non-volatile storage
US9195586B2 (en) 2012-02-23 2015-11-24 Hgst Technologies Santa Ana, Inc. Determining bias information for offsetting operating variations in memory cells based on wordline address
US9542995B2 (en) * 2013-08-30 2017-01-10 Manoj Sachdev Threshold voltage mismatch compensation sense-amplifiers for static random access memories with multiple differential inputs
KR102347180B1 (ko) * 2015-07-31 2022-01-04 삼성전자주식회사 저항성 메모리 장치
JP6684744B2 (ja) 2017-03-24 2020-04-22 キオクシア株式会社 メモリシステム、メモリコントローラ、およびメモリシステムの制御方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102703568B1 (ko) * 2023-11-21 2024-09-05 인하대학교 산학협력단 파이선을 활용한 메모리 셀 검증 자동화 방법 및 시스템

Also Published As

Publication number Publication date
US20210257036A1 (en) 2021-08-19
US11094386B1 (en) 2021-08-17
EP3866167A1 (en) 2021-08-18

Similar Documents

Publication Publication Date Title
KR102476355B1 (ko) 레퍼런스 셀을 포함하는 저항성 메모리 장치 및 그것의 동작 방법
US9659613B1 (en) Methods and apparatus to read memory cells based on clock pulse counts
US11783891B2 (en) Memory device having variable impedance memory cells and time-to-transition sensing of data stored therein
US9368202B2 (en) Apparatuses, sense circuits, and methods for compensating for a wordline voltage increase
JP4859835B2 (ja) 事前充電回路を有するｍｒａｍセンス増幅器及び検知方法
TWI475560B (zh) 讀取磁阻式隨機存取記憶體記憶胞之非破壞性方法以及讀取架構
TWI578319B (zh) 以升壓來感測之技術
US20240087623A1 (en) Memory device with selective precharging
US10685707B2 (en) Memory device
KR20210103383A (ko) 멀티 레벨 셀 메모리의 데이터 프로그래밍을 검증하는 디바이스, 시스템 및 방법
KR102656168B1 (ko) 메모리 장치와 이를 포함하는 메모리 시스템
KR102701811B1 (ko) 전압 보상 회로, 전압 레귤레이터, 및 이를 포함하는 저항성 메모리 장치
EP3324412B1 (en) Resistive non-volatile memory and a method for sensing a memory cell in a resistive non-volatile memory
US10134452B2 (en) Memory arrangement and method for reading a memory cell of a memory
US20230367497A1 (en) Memory system, operating method and controller
US20210217463A1 (en) Digital address compensation for memory devices
US8995201B1 (en) Methods circuits apparatuses and systems for sensing a logical state of a non-volatile memory cell and non-volatile memory devices produced accordingly