MX2010011624A

MX2010011624A - Sistema y metodo para ajuste de parametro de circuito de memoria basado en resistencia.

Info

Publication number: MX2010011624A
Application number: MX2010011624A
Authority: MX
Inventors: Sei Seung Yoon; Seung H Kang; Seong-Ook Jung; Ji-Sum Kim; Jee-Hwan Song
Original assignee: Qualcomm Inc
Priority date: 2008-04-22
Filing date: 2009-03-31
Publication date: 2010-11-09
Also published as: TWI408685B; CN102132276B; CA2720058A1; US20090265678A1; CA2720058C; WO2009131804A2; BRPI0911540A2; RU2465641C2; JP2011521390A; JP5341177B2; RU2010147419A; KR20110000753A; CN102132276A; BRPI0911540B1; US8161430B2; EP2297657A1; KR101171595B1; TW201003656A

Abstract

Se describen sistemas y métodos de ajuste de parámetros de circuito de memoria basado en resistencia; en una modalidad particular, un método para determinar un conjunto de parámetros de circuito de memoria basado en resistencia incluye seleccionar un primer parámetro basado en una primera restricción de diseño predeterminada del circuito de memoria basado en resistencia y seleccionar un segundo parámetro basado en una segunda restricción de diseño predeterminada del circuito de memoria basado en resistencia; el método además incluye ejecutar una metodología iterativa para ajustar al menos un parámetro de circuito de una porción del amplificador de detección del circuito de memoria basado en resistencia mediante la asignación y ajuste selectivos de una propiedad física de al menos un parámetro de circuito para lograr un valor de margen de amplificador de detección deseado sin cambiar el primer parámetro o el segundo parámetro.

Description

SISTEMA Y METODO PARA AJUSTE DE PARAMETRO DE CIRCUITO DE MEMORIA BASADO EN RESISTENCIA CAMPO DE LA INVENCION La presente descripción generalmente se refiere a un sistema y método para ajustar parámetros del circuito de memoria basado en resistencia.

ANTECEDENTES DE LA INVENCION Los avances en la tecnología han dado como resultado dispositivos de cómputo personales cada vez más poderosos y más pequeños. Por ejemplo, actualmente existe una variedad de dispositivos de cómputo personales portátiles, incluyendo dispositivos de cómputo inalámbricos, tales como teléfonos inalámbricos portátiles, asistentes digitales personales (PDA) , y dispositivos de localización que son pequeños, ligeros en peso, y fácilmente portados por los usuarios. De manera más específica, los teléfonos inalámbricos portátiles, tales como teléfonos celulares y teléfonos IP, pueden comunicar paquetes de voz y datos sobre redes inalámbricas. Además, muchos de esos teléfonos inalámbricos incluyen otros tipos de dispositivos que están incorporados en los mismos. Por ejemplo, un teléfono inalámbrico también puede incluir una cámara estática digital, una cámara de video digital, una grabadora digital, y un reproductor de archivos de audio. También, dichos teléfonos inalámbricos pueden procesar instrucciones ejecutables, incluyendo aplicaciones de software, tal como una aplicación de navegador de Web, que puede ser utilizado para tener acceso a la Internet. No obstante, el consumo de energía de dichos dispositivos portátiles puede vaciar rápidamente una batería y disminuir la experiencia de un usuario.

La reducción del consumo de energía ha conducido a tamaños más pequeños de los elementos de circuitería y voltajes operativos dentro de dichos dispositivos portátiles. La reducción del tamaño de los elementos y los voltajes operativos, aunque reduce el consumo de potencia, también aumenta la sensibilidad al ruido y a variaciones en el proceso de fabricación. Dicha sensibilidad incrementada al ruido y variaciones del proceso pueden ser difíciles de superar cuando se diseñan dispositivos de memoria que utilizan amplificadores de detección.

SUMARIO DE LA INVENCION La investigación conducida por el Profesor Seong-Ook Jung, Jisu Kim y Jee-Hwan Song de Yonsei University, en conjunto con Qualcomm Inc., ha dado como resultado sistemas y métodos novedosos de ajuste de parámetros de circuitos de memoria basados en resistencia.

En una modalidad particular, se describe un método para determinar un conjunto de parámetros de un circuito de memoria basado en resistencia. El método incluye seleccionar un primer parámetro con base en una primera restricción de diseño predeterminada del circuito de memoria basado en resistencia y seleccionar un segundo parámetro con base en una segunda restricción de diseño predeterminada del circuito de memoria basado en resistencia. El método además incluye ejecutar una metodología iterativa para ajustar al menos un parámetro de circuito de una porción del amplificador de detección del circuito de memoria basado en resistencia mediante la asignación y ajuste selectivo de una propiedad física de al menos un parámetro de circuito para lograr un valor de margen deseado del amplificador de detección sin cambiar el primer parámetro o el segundo parámetro.

En otra modalidad particular, se describe un método para determinar un conjunto de parámetros. El método incluye seleccionar un primer parámetro con base en una primera restricción de diseño predeterminada de una memoria de acceso aleatorio magnetorresistiva de transferencia de torsión de spin (STT-MRAM) y seleccionar un segundo parámetro con base en una segunda restricción de diseño predeterminada de la STT-MRAM. El método además incluye ejecutar una metodología iterativa para ajustar al menos un parámetro de circuito de una porción del amplificador de detección de la STT-MRAM mediante el ajuste selectivo de una propiedad física de al menos un parámetro de circuito para lograr un valor de margen deseado del amplificador de detección pero sin cambiar el primer parámetro o el segundo parámetro.

En otra modalidad particular, se describe un medio legible por procesador que almacena instrucciones del procesador. Las instrucciones del procesador son ejecutables para ocasionar que un procesador reciba una primera entrada de un primer parámetro con base en una primera restricción de diseño predeterminada de un circuito de memoria basado en resistencia. Las instrucciones del procesador también son ejecutables para ocasionar que el procesador reciba una segunda entrada de un segundo parámetro con base en una segunda restricción de diseño predeterminada del circuito de memoria basado en resistencia. Las instrucciones del procesador además son ejecutables para ocasionar que el procesador ejecute una metodología iterativa para ajustar al menos un parámetro de circuito de una porción del amplificador de detección del circuito de memoria basado en resistencia mediante el ajuste selectivo de una propiedad física de al menos un parámetro de circuito para lograr un valor de margen deseado del amplificador de detección sin cambiar el primer parámetro o el segundo parámetro. Las instrucciones del procesador también son ejecutables para ocasionar que el procesador almacene un valor asociado con la propiedad física después que se logra el valor de margen del amplificador de detección deseado dada la primera y segunda restricciones de diseño predeterminadas.

Una ventaja particular proporcionada por las modalidades descritas es que los parámetros del circuito pueden ser determinados para lograr un margen deseado del amplificador de detección en un circuito de memoria basado en resistencia que tiene otras restricciones de diseño. Los parámetros de circuito pueden ser ajustados de manera iterativa con base en el dispositivo físico y las características de circuito para mejorar de manera eficiente los márgenes del amplificador de detección.

Otros aspectos, ventajas y características de la presente descripción serán aparentes después de revisar toda la solicitud, incluyendo las siguientes secciones: breve descripción de las figuras, descripción detallada y las reivindicaciones .

BREVE DESCRIPCION DE LAS FIGURAS La figura 1 es un diagrama de circuito de una modalidad ilustrativa particular de una memoria basada en resistencia ; La figura 2 es un diagrama en bloques de una modalidad ilustrativa particular de un sistema para determinar parámetros del circuito de memoria basado en resistencia de una memoria, tal como la memoria de la figura 1 ; La figura 3 es un diagrama de una modalidad ilustrativa particular de características de corriente-voltaje de un dispositivo de abrazadera de una memoria basada en resistencia; La figura 4 es un diagrama de una modalidad ilustrativa particular de características de corriente-voltaje de un transistor de acceso y resistencia combinado; La figura 5 es un diagrama de una modalidad ilustrativa particular de características de corriente-voltaje del dispositivo de abrazadera de la figura 3 acoplado en serie al elemento de memoria basado en resistencia de la figura 4; La figura 6 es un diagrama de una modalidad ilustrativa particular de características de una memoria basada en resistencia con un voltaje de compuerta variable de un dispositivo de abrazadera; La figura 7 es un diagrama de una modalidad ilustrativa particular de características de una memoria basada en resistencia con un tamaño variable de un dispositivo de abrazadera; La figura 8 es un diagrama de circuito de una modalidad ilustrativa particular de una porción de carga de un circuito asociado con una celda de referencia de un dispositivo de memoria basado en resistencia; Las figuras 9a y 9b incluyen diagramas de una modalidad ilustrativa particular de características de corriente-voltaje de una porción del dispositivo de carga de un circuito asociado con una celda de referencia de un dispositivo de memoria basado en resistencia; La figura 10 es un diagrama de una modalidad ilustrativa particular de una característica de línea de carga del circuito de referencia mostrado en la figura 1; La figura 11 es un diagrama de una modalidad ilustrativa particular de una porción de carga de un circuito asociado con una celda de datos de un dispositivo de memoria basado en resistencia; Las figuras 12a y 12b incluyen diagramas de una modalidad ilustrativa particular de características de corriente-voltaje de una porción del dispositivo de carga de un circuito asociado con una celda de datos de un dispositivo de memoria basado en resistencia; La figura 13 es un diagrama de una modalidad ilustrativa particular de características de líneas de carga de trayectorias de datos mostradas en la figura 1; La figura 14 es un diagrama que de manera gráfica muestra una modalidad ilustrativa particular de valores de parámetros operativos asociados con las características de líneas de carga mostradas en la figura 10 y la figura 13; La figura 15 es un diagrama de una primera modalidad ilustrativa particular de características de la memoria mostrada en la figura 1; La figura 16 es un diagrama de una segunda modalidad ilustrativa particular de características de la memoria mostrada en la figura 1; La figura 17 es un diagrama de una modalidad ilustrativa particular de características de un dispositivo de memoria basado en resistencia que tiene una corriente que excede un valor de umbral ; La figura 18 es un diagrama de una modalidad ilustrativa particular del dispositivo de memoria basado en resistencia de la figura 17 con un voltaje de compuerta reducido de un dispositivo de abrazadera; La figura 19 es un diagrama de una modalidad ilustrativa particular del dispositivo de memoria basado en resistencia de la figura 17 con un tamaño reducido de un dispositivo de abrazadera; La figura 20 es un diagrama de flujo de una primera modalidad particular de un método para determinar un conjunto de parámetros de un circuito de memoria basado en resistencia; La figura 21 es un diagrama de flujo de una segunda modalidad particular de un método para determinar un conjunto de parámetros de un circuito de memoria basado en resistencia; y La figura 22 es un diagrama en bloques de una modalidad , ilustrativa particular de un dispositivo electrónico que incluye un circuito de memoria basado en resistencia que tiene parámetros determinados por una metodología iterativa.

DESCRIPCION DETALLADA DE LA INVENCION Haciendo referencia a la figura 1, se muestra una modalidad ilustrativa particular de una memoria basada en resistencia y que generalmente se designa como 100. La memoria 100 incluye un circuito de referencia 102 que tiene una primera trayectoria de referencia 110 y una segunda trayectoria de referencia 120. La memoria 100 también incluye una trayectoria de datos de bit cero representativa 130 y una trayectoria de datos de bit uno representativa 140. Las trayectorias de referencia 110 y 120 y las trayectorias de datos 130 y 140 generalmente se diseñan como teniendo una porción del amplificador de detección 104 que proporciona elementos de carga a una porción de celda de memoria 106 para generar una señal de salida para comparación en un segundo amplificador de detección (que no se muestra) . En una modalidad particular, la memoria 100 es una memoria de acceso aleatorio magnetorresistiva (MRAM) , una memoria de acceso aleatorio de cambio de fase (PRAM) , o una MRAM de transferencia de torsión de spin (STT-MRAM) .

La primera trayectoria de referencia 110 incluye un dispositivo de carga, tal como una carga de transistor de efecto en campo con semiconductor de óxido de metal de p-canal (PMOS) 112. La carga PMOS 112 está acoplada a un nodo de referencia (salida_ref) 160, el cual a su vez está acoplado a un transistor de abrazadera 114. Una resistencia R0 116 correspondiente a un estado lógico "cero" de un elemento de memoria basado en resistencia está acoplada al transistor de abrazadera 114. Un elemento de memoria basado en resistencia es un dispositivo que tiene una primera resistencia correspondiente a un valor lógico "uno" y una segunda resistencia correspondiente a un valor lógico "cero" , tal como el dispositivo de cruce de túnel magnético (MTJ) o una celda de memoria PRAM como ejemplos ilustrativos, no limitativos. Un transistor de acceso 118 está acoplado a la resistencia RO 116.

La segunda trayectoria de referencia 120 incluye un dispositivo de carga, tal como una carga PMOS 122. La carga PMOS 122 está acoplada al nodo de referencia (salida_ref) 160, el cual a su vez está acoplado a un transistor de abrazadera 124. Una resistencia Rl 126 correspondiente a un estado lógico "uno" de un elemento de memoria basado en resistencia está acoplada al transistor de abrazadera 124. Un transistor de acceso 128 está acoplado a la resistencia Rl 126.

La trayectoria de datos de bit cero representativa 130 incluye un dispositivo de carga, tal como una carga PMOS 132. La carga PMOS 132 está acoplada a un nodo de referencia ( salida_datos 0) 162, el cual a su vez está acoplado a un transistor de abrazadera 134. Un elemento de memoria basado en resistencia que tiene un estado lógico "cero" es representado como una resistencia R0 136, la cual está acoplada al transistor de abrazadera 134. Un transistor de acceso 138 está acoplado a la resistencia RO 136.

La trayectoria de datos de bit uno representativa 140 incluye un dispositivo de carga, tal como una carga PMOS 142. La carga PMOS 142 está acoplada a un nodo de referencia ( salida_datosl) 164, el cual a su vez está acoplado a un transistor de abrazadera 144. Un elemento de memoria basado en resistencia que tiene un estado lógico "uno" es representado como una resistencia Rl 146, la cual está acoplada al transistor de abrazadera 144. Un transistor de acceso 148 está acoplado a la resistencia Rl 146.

Generalmente, los componentes correspondientes de cada una de las trayectorias 110, 120, 130, 140 pueden tener configuraciones similares y pueden operar en una manera sustancialmente similar. Cada uno de los transistores de abrazadera 114, 124, 134 y 144 funciona para limitar la corriente y voltaje a través de las trayectorias respectivas 110, 120, 130 y 140 con base en una señal Vabrazadera 144. Vabrazadera 144 representa un voltaje de compuerta común que permite a los transistores de abrazadera 114, 124, 134 y 144 funcionar como transistores de sujeción. Cada uno de los transistores de acceso 118, 128, 138 y 148 permite, de manera selectiva, el flujo de corriente a través de las trayectorias respectivas 110, 120, 130 y 140 con base en una señal común VWL que representa un voltaje de compuerta común para los transistores de acceso 118, 128, 138 y 148. Cada uno de los dispositivos de carga PMOS 112, 122, 132 y 142 tiene una terminal de compuerta que está acoplada al nodo de salida_ref 160.

En una modalidad particular, un margen de señal ??, tal como un margen de amplificador de detección, corresponde a una diferencia entre un voltaje en el nodo de salida_datosl 164 y un voltaje en el nodo salida_ref 160 (???) , o una diferencia entre un voltaje en el nodo salida_ref 160 y un voltaje en el nodo salida_datosO 162 (??0) , el que sea más pequeño. El margen de señal puede ser mejorado incrementando una diferencia entre el voltaje en el nodo salida_datosl 164 y el voltaje en el nodo salida_datosO 162. Un método iterativo 170 para determinar un valor para Vabrazadera y un ancho de las cargas PMOS 112, 122, 132 y 142 con base en una o más restricciones de diseño puede permitir a un diseñador de la memoria 100 ajustar parámetros del circuito en una manera que satisfaga las restricciones de diseño mientras se permite que el margen de la señal ?? se aproxime a un valor físicamente máximo dadas las restricciones del diseño.

Haciendo referencia a la figura 2, se muestra un diagrama en bloques de una modalidad ilustrativa particular de un sistema para determinar parámetros del circuito de memoria basado en resistencia y que generalmente se designa con 200. En una modalidad particular, el sistema 200 se puede configurar para ejecutar el método iterativo 170 mostrado en la figura 1. El sistema 200 incluye un dispositivo 202 que tiene al menos un procesador 204 y una memoria 206 que es accesible al procesador 204. La memoria 206 incluye medios que son legibles por el procesador 204 y que almacenan datos e instrucciones de programa que son ejecutables por el procesador 204, incluyendo instrucciones de herramientas de diseño automatizadas 208, instrucciones de iteración de parámetros 210, instrucciones de simulación de circuito 212, y un archivo de datos 218 que incluye valores de parámetro 214 y un despliegue de circuito 216. Un dispositivo de entrada 230 y un despliegue 240 están acoplados al dispositivo 202. En una modalidad particular, el dispositivo de entrada 230 puede incluir un teclado, un dispositivo señalizador, una pantalla táctil, una interfaz de diálogo, otro dispositivo para recibir entrada del usuario o cualquier combinación de los mismos.

En una modalidad particular, las instrucciones de herramientas de diseño automatizadas 208 son ejecutables por el procesador 204 para permitir a un usuario diseñar un circuito a través del dispositivo de entrada 230 y el despliegue 240, y para almacenar datos asociados con los elementos y conexiones del circuito como el despliegue de circuito 216. Uno o más parámetros de circuito o dispositivo asociados con el circuito pueden ser almacenados como valores de parámetro 214. Las instrucciones de simulación de circuito 212 pueden ser ejecutables por el procesador 204 para leer datos del archivo de datos 218 y para ejecutar una o más simulaciones a fin de modelar un comportamiento del circuito. Las instrucciones de iteración de parámetros 210 pueden ser ejecutables por el procesador 204 para ocasionar que el procesador 204 ejecute ajustes iterativos de parámetros de uno o más circuitos, tal como un circuito de la memoria 100 mostrado en la figura 1, en conjunto con las instrucciones de simulación de circuito 212.

En una modalidad ilustrativa, las instrucciones de iteración de parámetros 210 son ejecutables por el procesador 204 para recibir una primera entrada de un primer parámetro con base en una primera restricción de diseño predeterminada de un circuito de memoria basado en resistencia. Las instrucciones de iteración de parámetros 210 son ejecutables por el procesador 204 para recibir una segunda entrada de un segundo parámetro con base en una segunda restricción de diseño predeterminada del circuito de memoria basado en resistencia. Por ejemplo, el primer y segundo parámetros pueden incluir un parámetro de proceso, tal como un valor de resistencia asociado con uno o más de los elementos de la memoria 116, 126, 136 y 146, o un parámetro de dispositivo, tal como un ancho de los transistores de abrazadera 114, 124, 134 y 144, un ancho de los transistores de acceso 118, 128, 138 y 148, un voltaje de compuerta Vabrazadera aplicado a los transistores de abrazadera 114, 124, 134 y 144, y un ancho de las cargas PMOS 112, 122, 132 y 142, mostradas en la figura 1. Ejemplos ilustrativos de restricciones de diseño predeterminadas incluyen un valor de resistencia lógico "cero" de un dispositivo de cruce de túnel magnético (MTJ) para maximizar sustancialmente el margen de la señal, una limitación de corriente de lectura de un dispositivo MTJ en un estado de bit "uno" para prohibir una lectura de la escritura perturbada donde una operación de lectura escribe un valor al dispositivo MTJ, un voltaje de línea de bits máximo VBL en la porción de celda de memoria, tal como en el nodo BL_datosl de la figura 1, para mantener un valor razonable de una relación de resistencia magnética (MR) de un dispositivo MTJ, y un tamaño de transistor máximo de una porción del amplificador de detección que satisface un esquema de multiplexor de línea de bit-a-entrada/salida.

Las instrucciones de iteración de parámetros 210 también pueden ser ejecutables por el procesador 204 para ejecutar una metodología iterativa a fin de ajustar al menos un parámetro de circuito de una porción del amplificador de detección del circuito de memoria basado en. resistencia mediante el ajuste selectivo de una propiedad física de al menos un parámetro de circuito para lograr un valor de margen deseado del amplificador de detección sin cambiar el primer parámetro o el segundo parámetro. Por ejemplo, la metodología iterativa puede comenzar con la determinación de un valor inicial de un voltaje de compuerta de un transistor de abrazadera de la porción del amplificador de detección, tal como Vabrazadera de la figura 1, y un valor inicial de un ancho de un transistor de carga de la porción del amplificador de detección, tal como un ancho de las cargas PMOS 112, 122, 132 y 142 de la figura 1, que juntas tienen como resultado un valor de margen del amplificador de detección sustancialmente máximo dado el primer parámetro y el segundo parámetro. Se puede determinar una corriente de la porción del amplificador de detección utilizando el valor inicial del voltaje de compuerta y el valor inicial del ancho del transistor de carga, y la corriente de la porción del amplificador de detección se puede comparar con un umbral de corriente predeterminado. Un voltaje de línea de bits VBL en la porción de celda de memoria también se puede determinar y comparar con un umbral de voltaje de línea de bits predeterminado (VBLmax) · Una propiedad física, tal como un voltaje de compuerta o un ancho de transistor de carga, se puede ajustar selectivamente cuando la corriente excede el umbral de corriente predeterminado o el voltaje de línea de bits excede el umbral de voltaje predeterminado mediante la determinación de un voltaje de compuerta reducido y la determinación de un segundo ancho del transistor de carga que tiene como resultado un valor de margen del amplificador de detección sustancialmente máximo dado el primer parámetro, el segundo parámetro, y el voltaje de compuerta reducido. También se puede determinar una corriente revisada de la porción del amplificador de detección utilizando el voltaje de compuerta reducido y el segundo ancho del transistor de carga. Este proceso se puede repetir reduciendo el voltaje de compuerta y volviendo a determinar el ancho del transistor de carga, hasta que una corriente a través del circuito no excede el umbral y el voltaje de línea de bits no excede el umbral de voltaje de la línea de bits predeterminado.

Las instrucciones de iteración de parámetros 210 también pueden ser ejecutables por el procesador 204 para almacenar un valor asociado con la propiedad física después que se logra el margen deseado del amplificador de detección dadas · la primera y segunda restricciones de diseño. Por ejemplo, uno o más valores asociados con la propiedad física, tal como el ancho de las cargas PMOS 112, 122, 132 y 142, el voltaje aplicado a los transistores de abrazadera 114, 124, 134 y 144, otros valores asociados con las propiedades físicas de elementos de circuito, o cualquier combinación de los mismos, se pueden almacenar con los valores de parámetro 214. Como otro ejemplo, el archivo de datos 218 puede ser emitido para representar un diseño del circuito de memoria basado en resistencia que tiene el margen del amplificador de detección deseado.

Aunque se muestran como componentes separados, las instrucciones de herramientas de diseño automatizadas 208, las instrucciones de iteración de parámetros 210, las instrucciones de simulación de circuito 212, o cualquier combinación de las mismas, se pueden integrar en un solo paquete de software o aplicaciones de software que son compatibles para interoperar entre sí. COmo un ejemplo ilustrativo, no limitativo, las instrucciones de herramientas de diseño automatizadas 208 y las instrucciones de simulación de circuit.o 212 pueden ser porciones de una herramienta de diseño auxiliada por computadora comercial (CAD) , y las instrucciones de iteración de parámetros 210 pueden ser implementadas como textos u otras instrucciones compatibles que van a ser utilizadas con la herramienta CAD comercial.

Haciendo referencia a la figura 3, se muestra un diagrama de una modalidad ilustrativa particular de características de corriente-voltaje de un dispositivo de abrazadera de una memoria basada en resistencia y que generalmente se designa como 300. El dispositivo de abrazadera puede ser un transistor de abrazadera, tal como los transistores de abrazadera 134 o 144 mostrados en la figura 1. Una primera curva 302 representa una corriente a través del transistor de abrazadera cuando un elemento de memoria basado en resistencia está en un estado lógico "cero", tal como una corriente a través de R0 136 o R0 116, y una segunda curva 304 representa una corriente a través del transistor de abrazadera cuando un elemento de memoria basado en resistencia está en un estado lógico "uno" , tal como una corriente a través de Rl 146 o Rl 126.

En una modalidad particular, un elemento de memoria basado en resistencia consta de una resistencia y un transistor de acceso. El transistor de acceso se puede modelar como una resistencia, Ren_accesoTR, si el transistor de acceso opera en la región lineal. Por lo tanto, una característica del transistor de acceso se puede combinar con la característica de resistencia. Por ejemplo, haciendo referencia a la figura 4, se muestra un diagrama de una modalidad ilustrativa particular de las características .de corriente-voltaje de un transistor de acceso y resistencia combinado y generalmente se designa con 400. Una primera línea 402 representa una corriente a través del elemento de memoria basado en resistencia en un estado lógico "cero" , y una segunda línea 404 representa una corriente a través del elemento de memoria basado en resistencia en un estado lógico "uno" .

Haciendo referencia a la figura 5, se ilustra un diagrama de una modalidad ilustrativa particular de las características de corriente-voltaje de un dispositivo de abrazadera que tiene características mostradas en la figura 3 acopladas en serie a un elemento de memoria basado en resistencia que tiene características mostradas en la figura 4 y generalmente se designa como 500. Una primera curva 502 representa una corriente, tal como 10 o IrefO de la figura 1, a través del transistor de abrazadera y el elemento de memoria basado en resistencia en un estado lógico "cero", sin la carga PMOS 132 o 112 de la figura 1. Una segunda curva 504 representa una corriente, tal como II o Irefl de la figura 1, a través del transistor de abrazadera y el elemento de memoria basado en resistencia en un estado lógico "uno" , sin la carga PMOS 142 o 122 de la figura 1. Tanto la primera como la segunda curvas 502 y 504 muestran una región lineal escalonada a bajos voltajes y una región de saturación relativamente plana a voltajes más grandes .

Generalmente, en un sistema que muestra el comportamiento mostrado en la figura 5, tal como la memoria 100 de la figura 1, un margen de señal AV puede ser incrementado mediante (1) reduciendo la inclinación de la primera y segunda curvas 502 y 504 en la región de saturación, (2) incrementando una diferencia entre la corriente representada por la primera curva 502 y la corriente representada por la segunda curva 504 en la región de saturación, e (3) incrementando un tamaño de la región de saturación de la primera y segunda curvas 502 y 504.

La inclinación de la primera y segunda curvas 502 y 504 en la región de saturación se puede reducir disminuyendo un voltaje de compuerta-fuente ( VGS_abrazadera) del transistor de abrazadera debido a que la inclinación <xl/r0 oc I ce vG. Al utilizar el transistor de abrazadera 144 de la figura 1 como un ejemplo ilustrativo, VGS abrazadera = ^Abrazadera ~ ~^Bh = ^Abrazadera ~ I ( R- TJ + Ren accesoTR) donde VBL es un voltaje en el nodo BL_datosl acoplado a la terminal fuente del transistor de abrazadera 144 y a la resistencia Rl 146, I es una corriente a través de la resistencia Rl 146, RMTj es la resistencia Rl 146 donde el dispositivo de memoria basado en resistencia es un dispositivo de cruce de túnel magnético (MTJ) , y Ren_acceso R representa una resistencia del transistor de acceso 148. Gs_abrazadera disminuye con el incremento de RMTJ- La inclinación de la primera y segunda curvas 502 y 504 en la región de saturación también puede ser reducida disminuyendo un tamaño (W) y un voltaje de compuerta (VG) del transistor de abrazadera para incrementar una resistencia de salida r0 oc l/l oc l/W.

La diferencia entre la corriente representada por la primera curva 502 y la corriente representada por la segunda curva 504 en la región de saturación (??) puede ser incrementada ajustando un valor del elemento de memoria (por ejemplo, RMTJ) para que esté más cerca de un valor óptimo Ropt · Una. diferencia entre la corriente representada por la primera curva 502 y la corriente representada por la segunda curva 504 en la región de saturación puede ser incrementada al incrementar un tamaño (W) y un voltaje de compuerta (VG) del transistor de abrazadera.

La región de saturación de la primera y segunda curvas 502 y 504 puede ser incrementada al disminuir un voltaje de compuerta (VG) del transistor de abrazadera e incrementando un tamaño (W) del transistor de abrazadera para mantener la corriente (I) sin cambios: (VGS - Vt)a « I/W, VG - Vt < VD donde VG es un voltaje de compuerta del transistor de abrazadera, Vt es un voltaje de umbral del transistor de abrazadera, y VD es un voltaje de drenaje del transistor de abrazadera .

Por lo tanto, el margen de señal AV se puede ajustar variando RMTJ, así como el ancho y el voltaje de compuerta VG del transistor de abrazadera. A medida que RMTj aumenta, el margen de señal AV también aumenta. No obstante, cuando RMTj aumenta más allá de un cierto valor R0 t una resistencia de salida del transistor de abrazadera y un transistor de carga (tal como la carga PMOS 142 de la figura 1) aumentan, pero la diferencia de corriente de la región de saturación ?? disminuye. Por lo tanto, el margen de señal AV aumenta con RMTJ pero está saturado para RMTJ grande.

El tamaño y voltaje de compuerta para el transistor de abrazadera también afecta el margen de señal AV: un tamaño pequeño y bajo voltaje tiene como resultado una impedancia de salida grande, reduciendo una inclinación en la región de saturación; un tamaño grande y alto voltaje aumenta la diferencia de corriente de la región de saturación ??; y un tamaño grande y bajo voltaje tiene como resultado una región de saturación grande.

Las figuras 6 y 7 ilustran efectos del ancho del transistor de abrazadera y el voltaje de compuerta de un transistor de abrazadera en el margen de señal AV. Haciendo referencia a la figura 6, se muestra un diagrama de una modalidad ilustrativa particular de características de una memoria basada en resistencia con un voltaje de compuerta variable VG de un dispositivo de abrazadera y generalmente se designa como 600. Una primera curva 602 representa un tamaño de un dispositivo de abrazadera para elevar al máximo una diferencia de voltaje AV0 entre una referencia y un estado lógico "cero" de un elemento de memoria basado en resistencia. El tamaño del dispositivo de abrazadera se ilustra en el eje izquierdo como un ancho de un transistor de abrazadera NMOS tal como el transistor de abrazadera 144 de la figura 1. Una segunda curva 604 representa la diferencia de voltaje AV0. La diferencia de voltaje AV0 se ilustra en el eje derecho como una diferencia de voltaje entre el nodo de salida_datos0 162 y el nodo de salida_ref 160 de la figura 1.

La figura 6 muestra, para cada valor determinado del voltaje de compuerta VG, una diferencia máxima de voltaje simulado AV0 lograda mediante la variación del tamaño de abrazadera, y el tamaño de abrazadera particular que tuvo como resultado el ??0 máximo simulado. Valores de la diferencia máxima de voltaje simulado AV0 sobre un rango de valores del voltaje de compuerta VG son interpolados como la segunda curva 604, y los valores del tamaño de abrazadera que tuvieron como resultado el AV0 máximo simulado son interpolados como la primera curva 602.

De manera similar, la figura 7 muestra un diagrama 700 de una modalidad ilustrativa particular de características de una memoria basada en resistencia con un tamaño variable de un dispositivo de abrazadera. Una primera curva 702 representa un voltaje de compuerta VG de un dispositivo de abrazadera para elevar al máximo una diferencia de voltaje AV0 entre una referencia y un estado lógico "cero" de un elemento de memoria basado en resistencia. El voltaje de compuerta VG se ilustra en el eje izquierdo como un voltaje de compuerta de un transistor de abrazadera NMOS tal como el transistor de abrazadera 144 de la figura 1. Una segunda curva 704 representa la diferencia de voltaje ?V0. La diferencia de voltaje ??0 se ilustra en el eje derecho como una diferencia de voltaje entre el nodo de salida_ref 160 y el nodo de salida_datos0 162 de la figura 1.

La figura 7 muestra, para cada valor determinado de un ancho de transistor de abrazadera, un AV0 máximo simulado logrado mediante la variación de un voltaje de compuerta de abrazadera VG, y el voltaje de compuerta que resultó en el AV0 máximo simulado. Valores de la diferencia máxima del voltaje simulado AV0 sobre un rango de tamaños de abrazadera son interpolados como la segunda curva 704, y los valores del voltaje de compuerta VG del transistor de abrazadera que resultaron en el AV0 máximo simulado son interpolados como la primera curva 702. Para propósitos de comparación, datos simulados representados en la figura 6 fueron generados utilizando los mismos parámetros de circuito que los datos simulados representados en la figura 7, excepto como se observó anteriormente.

La comparación de valores de la primera curva 602 de la figura 6 (tamaño de abrazadera que produce AV0 máximo) con tamaños de abrazadera correspondientes en la figura 7 ilustra que, para un tamaño de abrazadera particular, un máximo simulado AV0 en la figura 6 puede ser aproximadamente igual a un ??0 máximo simulado en la figura 7. Por ejemplo, un tamaño de abrazadera de 2.6 um corresponde a AV0 de 0.133 en la figura 6 (en VG = 0.88V), mientras que un tamaño de abrazadera de 2.6 um corresponde a AV0 de aproximadamente 0.135 en la figura 7. De manera similar, un tamaño de abrazadera de 3.7 um corresponde a ??0 de 0.138 en la figura 6 (en VG = 0.86V), mientras que un tamaño de abrazadera de 3.7 um corresponde a AV0 de aproximadamente 0.139 en la figura 7, y un tamaño de abrazadera de 5.4 um corresponde a AV0 de 0.142 en la figura 6 (en VG = 0.84V), mientras que un tamaño de abrazadera de 5.4 um corresponde a AV0 de aproximadamente 0.144 en la figura 7.

Debido a que ambos métodos de ajuste de parámetros para lograr una diferencia de voltaje de señal sustancialmente máxima ?V0 , mostrados en las figuras 6 y 7, pueden proporcionar resultados similares, se puede determinar una preferencia de ajuste de parámetro con base en criterios adicionales. Por ejemplo, una restricción en el tamaño de abrazadera generalmente puede ser más difícil que una restricción en el voltaje de compuerta de abrazadera VG. Además, el control del voltaje de compuerta de abrazadera VG puede lograr un margen de señal más elevado durante el ajuste del parámetro cuando una corriente de un estado lógico "uno" excede un umbral de corriente. Por lo tanto, lo que generalmente se prefiere es la determinación del voltaje de compuerta de abrazadera VG para sustancialmente elevar al máximo el margen de señal AV con un tamaño de abrazadera fijo.

Haciendo referencia a la figura 8, se muestra un diagrama de una modalidad ilustrativa particular de una porción de carga de un circuito asociado con una celda de referencia de un dispositivo de memoria basado en resistencia y que generalmente se designa como 800. La porción de carga incluye un primer transistor PMOS 812 que tiene una primera terminal acoplada a un suministro Vdd y una segunda terminal acoplada a un nodo de referencia (salida_ref) 860. Un segundo transistor PMOS 822 tiene una primera terminal acoplada al suministro Vdd y una segunda terminal acoplada al nodo de salida_ref 860. Una terminal de compuerta de cada uno de los primeros transistores PMOS 812 y 822 está acoplada al nodo de salida de referencia (salida_ref) 860. En una modalidad ilustrativa, los transistores PMOS 812 y 822 y el nodo de salida_ref 860 pueden corresponder a los dispositivos de carga PMOS 112 y 122 y al nodo de salida_ref 160, respectivamente, mostrados en la figura 1. La operación de la porción de carga 800 se ilustra en los diagramas de línea de carga de las figuras 9-10.

Haciendo referencia a las figuras 9a y 9b, se muestran diagramas de una modalidad ilustrativa particular de características de corriente -voltaj e de una porción del dispositivo de carga de un circuito asociado con una celda de referencia de un dispositivo de memoria basado en resistencia. La figura 9(a) incluye una curva 902 que muestra un comportamiento tipo diodo de una corriente I_superior a través de los transistores PMOS 812 y 822 de la figura 8 como una función del voltaje de fuente-a-drenaje, VSD = Vdd - Vsalida, donde Vsaiida es un voltaje del nodo de salida_ref 860. La figura 9(b) muestra una curva 904 correspondiente a la corriente a través de los transistores PMOS 812 y 822 de la figura 8 como una función de Vsalida = Vdd - VSD. En una modalidad particular, I_superior corresponde a Iref de la figura 1.

Haciendo referencia a la figura 10, una modalidad ilustrativa particular de una característica de línea de carga del circuito de referencia 102 de la figura 1 ilustra de manera gráfica un punto operativo del circuito de referencia 102. Una primera curva 1002 ilustra una primera corriente de referencia IrefO a través de la trayectoria de referencia lógica "cero" 110 incluyendo el transistor de acceso 118, el elemento de memoria 116, y el transistor de abrazadera 114, de la figura 1 sin la carga PMOS 112. Una segunda curva 1004 ilustra una segunda corriente de referencia Irefl a través de la trayectoria de referencia lógica "uno" 120 incluyendo el transistor de acceso 128, el elemento de memoria 126, y el transistor de abrazadera 124, de la figura 1 sin la carga PMOS 122. En una modalidad particular, la primera curva 1002 y la segunda curva 1004 corresponden a las curvas 502 y 504 de la figura 5, respectivamente. Una tercera curva 1006 ilustra una media aritmética de IrefO e Irefl, proporcionada como (IrefO + Irefl)/2. Una cuarta curva 1008 corresponde a la curva 904 de la figura 9(b) e ilustra la corriente Iref a través de la carga PMOS 122 o 112 como una función de un voltaje en el nodo de salida_ref 160 (Vsalida) .

Al aplicar la Ley de Corriente de Kirchhoff en el nodo de salida_ref 160 de la figura 1, la suma de una corriente Iref a través de la carga PMOS 112 y la corriente Iref a través de la carga PMOS 122 iguala la suma de la primera corriente de referencia IrefO y la segunda corriente de referencia Irefl de manera que Iref = ½ (Irefl + Iref2) . Por lo tanto, un cruce 1010 de la tercera curva 1006 y la cuarta curva 1008 indica un punto operativo del circuito de referencia 102 de la figura 1.

Haciendo referencia a la figura 11, se muestra un diagrama de una modalidad ilustrativa particular de una porción de carga de un circuito asociado con una celda de datos de un dispositivo de memoria basado en resistencia y generalmente se designa como 1100. La porción de carga incluye un primer transistor PMOS 1112 que tiene una primera terminal acoplada a un suministro Vdd y una segunda terminal acoplada a un nodo de salida de datos (salida_datosO) 1162. Un segundo transistor PMOS 1122 tiene una primera terminal acoplada al suministro Vdd y una segunda terminal acoplada a un nodo de salida de datos ( salida_datosO ) 1164. Una terminal de compuerta de cada uno de los primeros transistores PMOS 1112 y 1122 está acoplada a un nodo de salida de referencia (salida_ref ) . En una modalidad ilustrativa, los transistores PMOS 1112 y 1122 corresponden a los dispositivo de cargas PMOS 132 y 142 de la trayectoria de datos de bit cero 130 y la trayectoria de datos de bit uno 140 de la figura 1, respectivamente, y el nodo de salida_datos0 1162 y el nodo de salida_datosl 1164 corresponden a los nodos 162 y 164 de la figura 1, respectivamente. El nodo de salida de referencia (salida_ref) puede ser proporcionado por un circuito de referencia, tal como el nodo de salida_ref 160 de la figura 1, tal como se ilustra de manera gráfica en la figura 10. La operación de la porción de carga 1100 se ilustra en los diagramas de línea de carga de las figuras 12-14.

Haciendo referencia a las figuras 12a y 12b, se muestran diagramas de una modalidad ilustrativa particular de las características de corriente-voltaje de una porción del dispositivo de carga de un circuito asociado con una celda de datos de un dispositivo de memoria basado en resistencia y generalmente se designan como 1200. La figura 12 (a) incluye una curva 1202 que muestra una característica de corriente-voltaje de los transistores PMOS 1112 o 1122 de la figura 11 como una función del voltaje de fuente-a-drenaje, VSD = Vdd - Vsaiida, donde Vsaiida es un voltaje en el nodo de salida_datosO 1162 o el nodo de salida_datosl 1164, respectivamente. La figura 12(b) muestra una curva 1204 correspondiente a la corriente a través del transistor PMOS 1112 o 1122 de la figura 11 como una función de Vsaiida = Vdd - VSD.

Haciendo referencia a la figura 13, una modalidad ilustrativa particular de las características de línea de carga ilustra de manera gráfica puntos operativos de la trayectoria de bit cero 130 y la trayectoria de bit uno 140 de la figura 1. Una primera curva 1302 ilustra una primera corriente 10 a través de la trayectoria de bit cero 130 incluyendo el transistor de acceso 138, el elemento de memoria 136, y el transistor de abrazadera 134, de la figura 1 sin la carga PMOS 132. Una segunda curva 1304 ilustra una segunda corriente II a través de la trayectoria de bit uno 140 incluyendo el transistor de acceso 148, el elemento de memoria 146, y el transistor de abrazadera 144 de la figura 1 sin la carga PMOS 142. En una modalidad particular, la primera curva 1302 y la segunda curva 1304 corresponden a las curvas 502 y 504 de la figura 5, respectivamente. Una tercera curva 1306 corresponde a la curva 1204 de la figura 12 (b) e ilustra la corriente a través de la carga PMOS 132 o 142 de la figura 1 como una función de un voltaje Vsalida en el nodo de salida_datos0 162 o nodo de salida_datosl 164, respectivamente.

Un primer cruce 1310 de la primera curva 1302 y la tercera curva 1306 indica un punto operativo cuando un valor lógico "cero" es almacenado en un elemento de memoria basado en resistencia, tal como un punto operativo de la trayectoria de bit cero 130 de la figura 1. Un segundo cruce 1320 de la segunda curva 1304 y la tercera curva 1306 indica un punto operativo cuando un valor lógico "uno" es almacenado en un elemento de memoria basado en resistencia, tal como un punto operativo de la trayectoria de bit uno 140 de la figura 1.

La figura 14 muestra de manera gráfica parámetros operativos asociados con las características de línea de carga de las figuras 10 y 13. Una primera curva 1402 ilustra una primera corriente 10 a través de la trayectoria de bit cero 130 o IrefO a través de la primera trayectoria de referencia 110 de la figura 1, incluyendo el transistor de acceso 138 o 118, el elemento de memoria 136 o 116, y el transistor de abrazadera 134 o 114, sin la carga PMOS 132 o 112, respectivamente, referido como circuito del lado inferior lógico "cero" . Una segunda curva 1.404 ilustra una segunda corriente II a través de la trayectoria de bit uno 140 o Irefl a través de la segunda trayectoria de referencia 120, incluyendo el transistor de acceso 148 o 128, el elemento de memoria 146 o 126, y el transistor de abrazadera 144 o 124 sin la carga PMOS 142 o 122, referido como circuito del lado inferior lógico "uno" .

Una tercera curva 1406 ilustra la corriente a través de la carga PMOS 132 o 142 como una función de un voltaje en el nodo de salida_datos0 162 o nodo de salida_datosl 164, respectivamente, referido como el "circuito de datos del lado superior" . Una cuarta curva 1408 ilustra una corriente Iref a través de la carga PMOS 112 o 122 del circuito de referencia 102 de la figura 1, referido como el "circuito de referencia del lado superior", como una función de un voltaje en el nodo de salida_ref 160, y en una modalidad particular puede corresponder a la curva 904 de la figura 9(b).

Un primer cruce 1410 de la primera curva 1402 y la tercera curva 1406 indica un voltaje (Vsalida_datos0 1414) en el nodo de salida_datos0 162 y una corriente (10 1412) correspondiente a un punto operativo de la trayectoria de bit cero 130 de la figura 1. Un segundo cruce 1420 de la segunda curva 1404 y la tercera curva 1406 indica un voltaje (Vsalida_datosl 1424) en el nodo de salida_datosl 164 y una corriente (II 1422) correspondiente a un punto operativo de la trayectoria de bit uno 140 de la figura 1. Un tercer cruce 1430 de la tercera curva 1406 y la cuarta curva 1408 indica un voltaje (Vsalida_ref 1434) en el nodo de salida_ref 160 y una corriente (Iref 1432) en un punto operativo del circuito de referencia 102. El punto operativo del circuito de referencia 102 indicado por el tercer cruce 1430 es equivalente al punto operativo determinado por la técnica analizada con respecto a la figura 10.

Una diferencia de voltaje AV0 entre el voltaje en el nodo de salida_ref 160 (Vsalida_ref ) y el voltaje en el nodo de salida_datos0 162 (Vsalida_datos0 ) indica una tolerancia de la memoria 100 al ruido o a procesar la variación en la detección de un valor lógico "cero" almacenado en un elemento de memoria basado en resistencia. Una diferencia de voltaje AVi entre el voltaje en el nodo de salida_datosl 164 (Vsalida_datosl ) y el voltaje en el nodo de salida_ref 160 (Vsalida_ref ) indica una tolerancia de la memoria 100 al ruido o a procesar la variación en la detección de un valor lógico "uno" almacenado en un elemento de memoria basado en resistencia. El margen de señal de la memoria 100 es igual a AV0, como el más pequeño de ??0 y AVi. De manera similar, diferencias de corriente ??0 y ???, corresponden a diferencias entre Iref e 10, e II e Iref, respectivamente.

Haciendo referencia a la figura 15, se muestra un diagrama de una primera modalidad ilustrativa particular de las características de la memoria 100 de la figura 1 y generalmente se designa como 1500. Una primera curva 1502 y una segunda curva 1504 ilustran las características de corriente-voltaje (I-V) para el circuito del lado inferior lógico "cero" y el circuito del lado inferior lógico "uno", respectivamente. Un primer conjunto de líneas de carga 1520 y 1522 corresponde a las características I-V del circuito de referencia del lado superior y el circuito de datos del lado superior, respectivamente, con un primer ancho de los transistores PMOS 112, 122, 132 y 142. Un segundo conjunto de líneas de carga 1540 y 1542 corresponden a las características I-V del circuito de referencia del lado superior y el circuito de datos del lado superior, respectivamente, donde los transistores PMOS 112, 122, 132 y 142 tienen un segundo ancho que es más grande que el primer ancho.

El primer conjunto de líneas de carga 1520 y 1522 demuestra que los transistores PMOS que tienen el primer ancho restringen la corriente de manera que los dispositivos de abrazadera operan en . la región lineal, teniendo como resultado un AV indeseablemente pequeño. El segundo conjunto de líneas de carga 1540 y 1542 demuestra que los transistores PMOS que tienen el segundo ancho permiten que suficiente corriente fluya para permitir que ambos dispositivos de abrazadera operen en la región de saturación. Un cruce 1550 de las líneas de carga 1540 y 1542 indica un voltaje en el nodo de salida_ref 160 de la figura 1. Un cruce 1552 de la línea de carga 1540 y la primera curva 1502 indican un voltaje de salida de bit "cero" , y un cruce 1554 de la línea de carga 1540 y la segunda curva 1504 indica un voltaje de salida de bit "uno" . Ambos cruces 1552 y 1554 indican que los dispositivos de abrazadera están operando en la región de saturación, aunque el cruce 1552 correspondiente al estado de bit "cero" está dentro, pero en el margen de, la región de saturación.

Haciendo referencia a la figura 16, se muestra un diagrama de una segunda modalidad ilustrativa particular de características de la memoria 100 de la figura 1 y que generalmente se designa como 1600. Una primera curva 1602 y una segunda curva 1604 ilustran las características de voltaje-voltaje (I-V) para el circuito del lado inferior lógico "cero" y el circuito del lado inferior lógico "uno", respectivamente. Las líneas de carga 1640 y 1642 corresponden a las características I-V del circuito de referencia del lado superior y el circuito de datos del lado superior, respectivamente. Un cruce 1650 de las líneas de carga 1640 y 1642 indica un voltaje en el nodo de salida_ref 160. Un cruce 1652 de la línea de carga 1640 y la primera curva 1602 indica un voltaje de salida de bit "cero", y un cruce 1654 de la línea de carga 1640 y la segunda curva 1604 indica un voltaje de salida de bit "uno" . Ambos cruces 1652 y 1654 indican que los dispositivos de abrazadera están operando en la región de saturación. No obstante, la carga PMOS tiene una resistencia de salida más baja r0 de lo que se ilustra en la figura 15, tal como se demuestra mediante una inclinación de la línea de carga 1640.

Las figuras 17-19 ilustran una modalidad ilustrativa particular de una operación de una memoria basada en resistencia que tiene una corriente lógica "uno" que excede un umbral de corriente (figura 17), y la memoria basada en resistencia después de la corriente lógica "uno" ha sido reducida mediante la reducción de un voltaje de compuerta de un transistor de abrazadera (figura 18) o mediante la reducción de un ancho del transistor de abrazadera (figura 19) , y los márgenes de señal correspondientes que resultan.

Haciendo referencia a la figura 17, se muestra un diagrama de una modalidad ilustrativa particular de las características de un dispositivo de memoria basado en resistencia que tiene una corriente que excede un valor de umbral y que generalmente se designa como 1700. Una primera curva 1702 y una segunda curva 1704 ilustran las características de corriente-voltaje (I-V) para el circuito del lado inferior lógico "cero" y el circuito del lado inferior lógico "uno", respectivamente. Las líneas de carga 1740 y 1742 corresponden a las características I-V del circuito de referencia del lado superior y el circuito de datos del lado superior, respectivamente. Una región 1750 generalmente indica el punto operativo de la trayectoria de datos de bit uno 140. En una modalidad particular, una corriente asociada con el estado lógico "uno" (??) tiene un valor de aproximadamente diecinueve microamperios (uA) , excediendo una corriente de umbral de quince uA como un ejemplo ilustrativo, no limitativo, de una corriente de umbral . La corriente de umbral Imax puede indicar una corriente máxima permitida para evitar comandos de escritura inválidos durante las operaciones de lectura.

La diferencia de voltaje AV0 entre el cruce de las líneas de carga 1740 y 1742 y el cruce de la primera curva 1702 y la línea de carga 1740 es aproximadamente 267 milivoltios (mV) . La diferencia de voltaje AVX entre el cruce de la primera curva 1702 y la línea de carga 1740 y el cruce de las líneas de carga 1740 y 1742 es aproximadamente 298 milivoltios (mV) . El margen de señal, determinado como el menor de AV0 y AVX, entonces es proporcionado por AV0 y tiene un valor de 267 mV.

Haciendo referencia a la figura 18, se muestra un diagrama de una modalidad ilustrativa particular de características del dispositivo de memoria basada en resistencia de la figura 17 que tiene un voltaje de compuerta reducido de un dispositivo de abrazadera y que generalmente se designa como 1800. Iniciando con la modalidad de la figura 17, para reducir la corriente en el estado de bit "uno" a un valor menor que o igual a Imax (15UA) , primero se reduce un voltaje de compuerta VG de un dispositivo de abrazadera, después de lo cual se reduce un ancho de los transistores PMOS 112, 122, 132 y 142 para lograr un valor sustancialmente máximo de AV0 de 262 mV en una corriente de bit "uno" de quince uA. Tal como se ilustra, AVi es 297 mV, y el margen de señal entonces es proporcionado por ñV0 y tiene un valor de 267 mV.

Haciendo referencia a la figura 19, se muestra un diagrama de una modalidad ilustrativa particular de características del dispositivo de memoria basada en resistencia de la figura 17 con un ancho reducido de un dispositivo de abrazadera y que generalmente se designa como 1900. Iniciando en la modalidad de la figura 17, para reducir la corriente en el estado de bit "uno" a un valor menor que o igual Imax (15uA), primero se reduce un ancho del dispositivo de abrazadera, después de lo cual .se reduce un ancho de los transistores P OS 112, 122, 132 y 142 para lograr un valor sustancialmente máximo de AV0 de 241 mV en una corriente de bit "uno" de quince uA. Tal como se ilustró, el valor ??? es 274 mV, y el margen de señal entonces es proporcionado por AV0 y tiene un valor de 241 mV. El margen de señal de la figura 19 es más pequeño, y por lo tanto, menos deseable, que el margen de señal de la figura 18, principalmente debido a que una región de saturación más grande es el resultado de reducir VG por debajo de ?? a Imax que de reducir el tamaño de abrazadera por debajo de Ii a Imax.

Tal como se ilustró en las figuras 3-19, los parámetros de una memoria basada en resistencia, tal como la memoria 100 de la figura 1 se pueden ajustar de manera selectiva en una forma diseñada para producir un margen de señal máximo alcanzable, proporcionado como el más pequeño AV0 y AVi . Otras consideraciones en la determinación de los parámetros del dispositivo incluyen el reconocimiento de que una resistencia grande del elemento de memoria ocasiona una alta densidad de corriente. Además, una corriente de lectura de datos 1 máxima debiera ser lo suficientemente baja para evitar la escritura de datos inválidos durante una operación de lectura, y un voltaje de línea de bits no debiera exceder un voltaje de línea de bits de umbral (V1Ulmax) para mantener valores razonables de una relación de resistencia magnética (MR) .

Haciendo referencia a la figura 20, se muestra un diagrama de flujo de una primera modalidad particular de un método para determinar un conjunto de parámetros de un circuito de memoria basado en resistencia y que generalmente se designa como 2000. Como ejemplos ilustrativos, el circuito de memoria basado en resistencia puede incluir una memoria de acceso aleatorio magnetorresistiva (MRAM) , una memoria de acceso aleatorio de cambio de fase (PRAM) , una MRAM de transferencia de torsión de spin (STT-MRAM) , u otros dispositivos de memoria basada en resistencia.

En 2002, se selecciona un primer parámetro con base en una primera restricción de diseño predeterminada del circuito de memoria basado en resistencia. Al moverse a 2004, se selecciona un segundo parámetro con base en una segunda restricción de diseño predeterminada del circuito de memoria basado en resistencia. En una modalidad particular, la primera restricción de diseño predeterminada puede incluir un parámetro de proceso, tal como un valor de resistencia asociado con un elemento de memoria basado en resistencia. Las restricciones del diseño del proceso pueden no ser variables o pueden ser difíciles de satisfacer debido a que el parámetro del proceso puede ser fijo o menos flexible que los parámetros del diseño del circuito. El segundo parámetro puede incluir un parámetro del diseño del circuito tal como un tamaño de dispositivo máximo, o un ancho de transistor máximo debido a un límite de separación físico. Por ejemplo, un tamaño de transistor máximo de una porción del amplificador de detección puede quedar limitado debido a un esquema de multiplexor de línea de bits-a-entrada/salida.

Continuando con 2006, se ejecuta una metodología iterativa para ajustar al menos un parámetro de circuito de una porción del amplificador de detección del circuito de memoria basado en resistencia mediante la asignación y ajuste selectivo de una propiedad física de al menos un parámetro de circuito para lograr un valor de margen del amplificador de detección deseado sin cambiar el primer parámetro y el segundo parámetro. Las propiedades físicas que se pueden ajustar incluyen dimensiones del transistor y voltajes de polarización de compuerta, como ejemplos ilustrativos. En una modalidad particular, la ejecución de la metodología iterativa incluye ajustar la propiedad física para incrementar un margen del amplificador de detección en 2008. El margen del amplificador de detección deseado puede ser un valor de margen predeterminado, o puede ser un margen sustancialmente máximo de la señal del amplificador dada la primera y segunda restricciones de predeterminadas .

El parámetro de diseño de circuito puede incluir un ancho de un transistor de carga que está acoplado para operar como una carga. Por ejemplo, el parámetro de diseño de circuito puede incluir un ancho de los dispositivos de carga 112, 122, 132 y 134 mostrados en la figura 1. El parámetro de diseño de circuito puede incluir un voltaje de compuerta de un transistor de abrazadera dentro de la porción del amplificador de detección del circuito de memoria. Por ejemplo, el parámetro de diseño de circuito puede incluir un valor de Vabrazadera mostrado en la figura 1.

El transistor de abrazadera puede operar en un modo de saturación y puede limitar una corriente en una trayectoria de lectura de datos de un elemento de cruce de túnel magnético (MTJ) del circuito de memoria basado en resistencia. En una modalidad particular, la celda de referencia incluye una carga de transistor de efecto en campo con semiconductor de óxido de metal de p-canal (PMOS) acoplado al transistor de abrazadera. El elemento MTJ puede estar acoplado al transistor de abrazadera y acoplado adicionalmente a un transistor de acceso. El circuito de memoria basado en resistencia además puede incluir una celda de datos que tiene una segunda carga PMOS, un segundo transistor de abrazadera, un segundo elemento MTJ, y un segundo transistor de acceso, tal como las trayectorias de datos 130 y 140 de la figura 1.

Haciendo referencia a la figura 21, se muestra un diagrama de una segunda modalidad particular de un método para determinar un conjunto de parámetros de un circuito de memoria basado en resistencia y que generalmente se designa como 2100. Un valor de una resistencia RMTJ de un elemento de memoria de cruce de túnel magnético se establece a un valor predeterminado RMTJ opt en 1502. En una modalidad particular, MTj o es el valor R0 óptimo para elevar al máximo el margen de la señal. En 2104, un ancho de un transistor de abrazadera Wnabrazadera de una memoria de acceso aleatorio magnetorresistiva de transferencia de torsión de spin (STT-MRAM) se establece a un valor Wnabrazadera_max · Wnabrazadera_max puede ser una restricción de diseño predeterminada que es seleccionada para que sustancialmente sea un ancho más grande que satisfaga un limite de separación de la STT-MRAM. Por ejemplo, el límite de separación se puede determinar mediante un esquema de multiplexion de línea de bits-a-entrada/salida de STT-MRAM, tal como 4:1 u 8:1, lo cual limita el ancho de un transistor de una porción del amplificador de detección de la STT-MRAM. Un margen de señal AV0 puede aumentar y saturarse con un incremento del ancho del transistor de abrazadera, tal como se ilustra en la figura 7, y el ancho del transistor de abrazadera se puede seleccionar con base en el margen de señal y una limitación de área.

Además, se pueden seleccionar otros parámetros o se pueden determinar de otra forma con base en restricciones predeterminadas, tal como una resistencia RMTJ de un cruce de túnel magnético (MTJ) de la STT-MRAM en un estado de bit cero, una corriente de lectura máxima Imax para evitar el cambio de un estado de bit-uno a un estado de bit-cero durante una operación de lectura del estado de bit-uno, otro proceso y parámetros de diseño de circuito, o cualquier combinación de los mismos. En un ejemplo particular, uno o más parámetros seleccionados pueden incluir parámetros del proceso determinados mediante tecnología del proceso, tal como la resistencia del MTJ.

Después que se seleccionan los parámetros, comienza una metodología iterativa. La metodología iterativa por lo general incluye el ajuste de al menos un parámetro de diseño de circuito de la porción del amplificador de detección de la STT-MRAM mediante el ajuste selectivo de una propiedad física de al menos un parámetro de diseño de circuito para lograr un valor de margen del amplificador de detección deseado, pero sin cambiar los parámetros previamente determinados tal como RMTJ o Wncarga afectados por las restricciones del diseño. Al moverse a 2106, se determinan los valores iniciales de un voltaje de compuerta VG del transistor de abrazadera y un ancho pcarga de un transistor de carga para elevar sustancialmente al máximo un margen de señal AV de la TT-MRAM.

Continuando con 2108, una corriente de estado de bit -uno (I) del MTJ se compara con un umbral de corriente predeterminado IMAX y un voltaje (VBL) de la línea de bit se compara con un umbral de voltaje predeterminado VBLmax- En la decisión 2110, se toma una determinación respecto a si la corriente de estado de bit-uno I es menor que Imax y VBL es menor que VBLmax . Cuando I < lraax y VBL < VBLmax, el método termina en 2116. Cuando I excede Iraax o VBL excede VBLtnax, el procesamiento avanza a 2112 para comenzar a reducir de manera iterativa el voltaje de compuerta VG del transistor de abrazadera y determinar el ancho Wpcarga del transistor de carga que tiene como resultado un margen sustancialmente máximo del amplificador de detección dado el voltaje de compuerta VG . En la modalidad ilustrativa que se muestra en la figura 21, en el caso donde I es igual a Imax o VBL es igual a VBLmax/ el procesamiento también avanza a 2112, aunque en otra modalidad, el procesamiento puede avanzar a 2116, donde finaliza el método.

En 2112, se reduce el voltaje de compuerta VG . VG puede ser reducido por una cantidad predeterminada o un tamaño de paso, calculado. Después de reducir VG, en 2114, se determina un siguiente valor de Wpcarga para elevar al máximo de manera sustancial ?V0. El procesamiento retorna a 2108, donde I y VBL son calculados utilizando los valores determinados en 2112 y 2114.

La dependencia general de ??0 en nabrazadera y VG que se ilustra en las figuras 17-19 sugiere que la reducción de la corriente I mientras se mantiene un posible margen de señal más grande, proporcionado como el más pequeño de AV0 y AV1; se puede lograr estableciendo un Wnabrazadera razonable más grande y reduciendo de manera iterativa VG, y ajustando Wpcarga, hasta que I es menor que Imax. Los diseños de circuito que se determinan sin seguir los flujos de diseño analizados con respecto a las figuras 1-21 pueden tener óptimos locales en algunos aspectos, pero pueden sufrir de problemas de margen de señal y bajos rendimiento. Al menos una porción de la metodología iterativa que se ilustra en las figuras 20-21 se puede ejecutar a través de una herramienta de diseño automatizada, tal como se describió con respecto al sistema 200 de la figura 2. Uno o más parámetros, propiedades físicas, o cualquier combinación de los mismos, se pueden asignar con un valor inicial previo a la ejecución de la metodología iterativa en la herramienta de diseño automatizada, tal como a través del dispositivo de entrada 230 o el archivo de datos 218 de la figura 2. La herramienta de diseño puede ejecutar las iteraciones para generar un diseño de circuito que sustancialmente de forma global sea optimizado para el margen de señal, dada la precisión de los modelos de dispositivo y algoritmos de simulación de la herramienta de diseño, y otros factores de implementación, tal como tamaños de paso y errores de redondeo .

Haciendo referencia a la figura 22, se muestra un diagrama en bloques de una modalidad ilustrativa particular de un dispositivo electrónico incluyendo un circuito de memoria basado en resistencia con parámetros determinados por una metodología iterativa, tal como aquí se describe, y que generalmente se designa como 2200. El dispositivo 2200 incluye un procesador, tal como un procesador de señal digital (DSP) 2210, acoplado a una memoria 2232 y también acoplado a un circuito de memoria basado en resistencia con parámetros determinados por una metodología iterativa 2264. En un ejemplo ilustrativo, el circuito de memoria basado en resistencia con parámetros determinados por la metodología iterativa 2264 incluye la memoria mostrada en la figura 1 y tiene parámetros de circuito determinados utilizando uno o más de los métodos de las figuras 20 y 21, utilizando el dispositivo 202 de la figura 2, o cualquier combinación de los mismos. En una modalidad particular, el circuito de memoria basado en resistencia con parámetros determinados por la metodología iterativa 2264 incluye un dispositivo de memoria de memoria de acceso aleatorio magnetorresistiva de transferencia de torsión de spin (STT-MRAM) .

La figura 22 también muestra un controlador de despliegue 2226 que está acoplado al procesador de señal digital 2210 y a un despliegue 2228. Un codificador/ decodificador (CODEC) 2234 también se puede aplicar al procesador de señal digital 2210. Un altavoz 2236 y un micrófono 2238 pueden estar acoplados al CODEC 2234.

La figura 22 también indica que un controlador inalámbrico 2240 se puede acoplar al procesador de señal digital 2210 y a una antena inalámbrica 2242. En una modalidad particular, el DSP 2210, el controlador de despliegue 2226, la memoria 2232, el CODEC 2234, el controlador inalámbrico 2240, y el circuito de memoria basado en resistencia con parámetros determinados por la metodología iterativa 2264 están incluidos en un sistema-en-paquete o sistema-en-chip 2222. En una modalidad particular, un dispositivo de entrada 2230 y un suministro de potencia 2244 están acoplados al sistema-en-chip 2222. Además, en una modalidad particular, tal como se ilustra en la figura 22, el despliegue 2228, el dispositivo de entrada 2230, el altavoz 2236, el micrófono 2238, la antena inalámbrica 2242, y el suministro de potencia 2244 son externos al sistema en-chip 2222. No obstante, cada uno se puede acoplar a un componente del sistema en-chip 2222, tal como una interfaz o un controlador.

Aquellos expertos además apreciarán que los diversos bloques lógicos ilustrativos, configuraciones, módulos, circuitos y pasos de algoritmo descritos en conexión con las modalidades aquí analizadas se pueden implementar como hardware electrónico, software de computadora, o combinaciones de ambos. Para ilustrar de manera clara esta capacidad de intercambio de hardware y software, se han descrito anteriormente diversos componentes ilustrativos, bloques, configuraciones, módulos, circuitos y pasos en general en términos de su funcionalidad. Si dicha funcionalidad es implementada como hardware o software depende de la aplicación particular y de las restricciones del diseño impuestas en el sistema global . Los expertos en la técnica pueden implementar la funcionalidad descrita en diversas formas para cada aplicación particular, pero dichas decisiones de implementación no debieran ser interpretadas como una causa para apartarse del alcance de la presente descripción.

Los pasos de un método o algoritmo descritos en conexión con las modalidades aquí analizadas se pueden incorporar directamente en hardware, en un módulo de software ejecutado por un procesador, o en una combinación de los dos. Un módulo de software puede residir en memoria de acceso aleatorio (RAM) , memoria rápida, memoria de sólo lectura (ROM) , memoria de sólo lectura programable (PROM) , memoria de sólo lectura programable borrable (EPROM) , memoria de sólo lectura programable eléctricamente borrable (EEPROM) , registros, disco duro, un disco removible, una memoria de sólo lectura de disco compacto (CD-ROM) , o cualquier otra forma de medio de almacenamiento conocida en la técnica. Un medio de almacenamiento ejemplar está acoplado al procesador de manera que el procesador pueda leer información de, y escribir información en el medio de almacenamiento. En la alternativa, el medio de almacenamiento puede ser parte integral del procesador. El procesador y el medio de almacenamiento pueden residir en un circuito integrado de aplicación específica (ASIC) . El ASIC puede residir en un dispositivo de cómputo o una terminal de usuario. En la alternativa, el procesador y el medio de almacenamiento pueden residir como componentes discretos en un dispositivo de cómputo o terminal de usuario .

La descripción previa de las modalidades analizadas se proporciona para permitir a cualquier experto en la técnica hacer o utilizar las modalidades descritas. Diversas modificaciones a estas modalidades serán fácilmente aparentes para aquellos expertos en la técnica, y los principios genéricos aquí definidos se pueden aplicar a otras modalidades sin apartarse del espíritu o alcance de la descripción. Por lo tanto, la presente descripción no pretende quedar limitada a las modalidades aquí mostradas, sino que se le acordará el alcance más amplio posible consistente con los principios y características novedosas, tal como se define en las siguientes reivindicaciones.

Claims

NOVEDAD DE LA INVENCION Habiendo descrito el presente invento, se considera como una novedad y, por lo tanto, se reclama como prioridad lo contenido en las siguientes: REIVINDICACIONES

1. - Un método para determinar un conjunto de parámetros de un circuito de memoria basado en resistencia, el método comprende: seleccionar un primer parámetro con base en una primera restricción de diseño predeterminada del circuito de memoria basado en resistencia; seleccionar un segundo parámetro con base en una segunda restricción de diseño predeterminada del circuito de memoria basado en resistencia; y ejecutar una metodología iterativa para ajustar al menos un parámetro de circuito de una porción del amplificador de detección del circuito de memoria basado en resistencia mediante la asignación y ajuste selectivos de una propiedad física de al menos un parámetro de circuito para lograr un valor de margen del amplificador de detección deseado sin cambiar el primer parámetro o el segundo parámetro.

2. - El método de conformidad con la reivindicación 1, caracterizado porque el circuito de memoria basado en resistencia incluye una memoria de acceso aleatorio magnetorresistiva (MRAM) , una memoria de acceso aleatorio de cambio de fase (PRA ) , o una MRAM de transferencia de torsión de spin (STT-MRAM) .

3. - El método de conformidad con la reivindicación 1, caracterizado porque el valor de margen del amplificador de detección deseado es un margen de señal de amplificador sustancialmente máximo dada la primera y segunda restricciones de diseño predeterminadas.

4. - El método de conformidad con la reivindicación 1, caracterizado porque la ejecución de la metodología iterativa incluye ajustar la propiedad física para incrementar un margen del amplificador de detección.

5. - El método de conformidad con la reivindicación 1, caracterizado porque al menos un parámetro de circuito de corriente incluye un voltaje de compuerta de un transistor de abrazadera de un circuito de referencia dentro de la porción del amplificador de detección.

6. - El método de conformidad con la reivindicación. 5, caracterizado porque al menos un parámetro de circuito incluye un ancho de un transistor de carga que está acoplado para operar como una resistencia de referencia para el circuito de referencia, o una carga del circuito de referencia .

7. - El método de conformidad con la reivindicación 5, caracterizado porque el transistor de abrazadera opera en un modo de saturación y proporciona una resistencia variable en una trayectoria de lectura de datos de un elemento de cruce de túnel magnético (MTJ) del circuito de memoria basado en resistencia.

8. - El método de conformidad con la reivindicación 7, caracterizado porque el circuito de referencia incluye una carga de transistor de efecto en campo con semiconductor de óxido de metal de p-canal (PMOS) acoplada al transistor de abrazadera, en donde el elemento MTJ está acoplado al transistor de abrazadera y además acoplado a un transistor de línea de escritura, y en donde el circuito de memoria basado en resistencia además incluye una celda de datos que tiene una segunda carga PMOS, un segundo transistor de abrazadera, un segundo elemento MTJ, y un segundo transistor de línea de escritura.

9. - Un método para determinar un conjunto de parámetros, el método comprende: seleccionar un primer parámetro con base en una primera restricción de diseño predeterminada de una memoria de acceso aleatorio magnetorresistiva de transferencia de torsión de spin (STT-MRAM) ; seleccionar un segundo parámetro con base en una segunda restricción de diseño predeterminada de la STT- RAM ; y ejecutar una metodología iterativa para ajustar al menos un parámetro de circuito de una porción del amplificador de detección de la STT-MRA mediante el ajuste selectivo de una propiedad física de al menos un parámetro de circuito para lograr un valor de margen del amplificador de detección deseado pero sin cambiar el primer parámetro o el segundo parámetro.

10. - El método de conformidad con la reivindicación 9, caracterizado porque la primera restricción de diseño predeterminada incluye una resistencia de un cruce de túnel magnético (MTJ) de la STT- RA en un estado de bit cero.

11. - El método de conformidad con la reivindicación 10, caracterizado porque la segunda restricción de diseño predeterminada incluye un ancho de un transistor de abrazadera de un circuito de referencia de la porción del amplificador de detección.

12. - El método de conformidad con la reivindicación 11, caracterizado porque el ancho del transistor de abrazadera es seleccionado para que sea sustancialmente el ancho más grande que satisfaga un límite de separación de la STT-MRAM.

13. - El método de conformidad con la reivindicación 11, caracterizado porque la resistencia del MTJ es un parámetro de proceso, en donde un margen de señal aumenta y se satura con un incremento del ancho del transistor de abrazadera, y en donde el ancho del transistor de abrazadera es seleccionado con base en el margen de la señal y una limitación de área.

14. - El método de conformidad con la reivindicación 11, caracterizado porque la ejecución de la metodología iterativa incluye: determinar un valor de un voltaje de compuerta del transistor de abrazadera y un ancho de un transistor de carga que resulta en un margen de amplificador de detección sustancialmente máximo; y comparar una corriente de estado de bit-uno del MTJ con un umbral de corriente predeterminado.

15. - El método de conformidad con la reivindicación 14, caracterizado porque la ejecución de la metodología iterativa además incluye: cuando la corriente de estado de bit-uno del MTJ excede el umbral de corriente predeterminado, reducir de manera iterativa el voltaje de compuerta del transistor de abrazadera y determinar el ancho del transistor de carga que resulta en un margen de amplificador de detección sustancialmente máximo dado el voltaje de compuerta.

16. - El método de conformidad con la reivindicación 15, caracterizado porque al menos una porción de la metodología iterativa es ejecutada por una herramienta de diseño automatizada y en donde la propiedad física es asignada con un valor inicial previo a la ejecución de la metodología iterativa.

17. - Un medio legible por procesador que tiene instrucciones del procesador que son ejecutables para ocasionar que un procesador: reciba una primera entrada de un primer parámetro con base en una primera restricción de diseño predeterminada de un circuito de memoria basado en resistencia; reciba una segunda entrada de un segundo parámetro con base en una segunda restricción de diseño predeterminada del circuito de memoria basado en resistencia ; ejecute una metodología iterativa para ajustar al menos un parámetro de circuito de una porción del amplificador de detección del circuito de memoria basado en resistencia mediante el ajuste selectivo de una propiedad física de al menos un parámetro de circuito para lograr un valor de margen del amplificador de detección deseado sin cambiar el primer parámetro o el segundo parámetro; y almacenar un valor asociado con la propiedad física después que se logra el margen del amplificador de detección deseado dadas la primera y segunda restricciones de diseño predeterminadas .

18. - El medio legible por procesador de conformidad con la reivindicación 17, caracterizado porque las instrucciones ejecutables por el procesador además son ejecutables para: determinar un valor inicial de un voltaje de compuerta de un transistor de abrazadera de la porción del amplificador de detección y un valor inicial de un ancho de un transistor de carga de la porción del amplificador de detección que resulta en un valor de margen de amplificador de detección sustancialmente máximo dado el primer parámetro y el segundo parámetro.

19.- El medio legible por procesador de conformidad con la reivindicación 18, caracterizado porque el ajuste selectivo de la propiedad física además incluye: determinar una corriente de la porción del amplificador de detección utilizando el valor ' inicial del voltaje de compuerta y el valor inicial del ancho del transistor de carga; y comparar la corriente de la porción del amplificador de detección con un umbral de corriente predeterminado .

20. - El medio legible por procesador de conformidad con la reivindicación 19, caracterizado porque el ajuste selectivo de la propiedad física además incluye, cuando la corriente excede el umbral de corriente predeterminado : determinar un voltaje de compuerta reducido; determinar un segundo ancho del transistor de carga que resulta en un valor de margen del amplificador de detección sustancialmente máximo dado el primer parámetro, el segundo parámetro, y el voltaje de compuerta reducido y determinar una corriente revisada de la porción del amplificador de detección utilizando el voltaje de compuerta y el segundo ancho del transistor de carga.

21. - El medio legible por procesador de conformidad con la reivindicación 17, caracterizado porque las instrucciones del procesador además son ejecutables para ocasionar que un procesador emita un archivo de datos que represente un diseño del circuito, del circuito de memoria basado en resistencia que tiene el margen del amplificador de detección deseado.

22. - El medio legible por procesador de conformidad con la reivindicación 17, caracterizado porque las instrucciones del procesador son compatibles con una herramienta de diseño auxiliada por computadora.