JP5276437B2 - 窒化珪素膜の形成方法、半導体装置の製造方法、およびプラズマｃｖｄ装置 - Google Patents

窒化珪素膜の形成方法、半導体装置の製造方法、およびプラズマｃｖｄ装置 Download PDF

Info

Publication number
JP5276437B2
JP5276437B2 JP2008517959A JP2008517959A JP5276437B2 JP 5276437 B2 JP5276437 B2 JP 5276437B2 JP 2008517959 A JP2008517959 A JP 2008517959A JP 2008517959 A JP2008517959 A JP 2008517959A JP 5276437 B2 JP5276437 B2 JP 5276437B2
Authority
JP
Japan
Prior art keywords
silicon nitride
nitride film
plasma
gas
processing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2008517959A
Other languages
English (en)
Other versions
JPWO2007139140A1 (ja
Inventor
真之 鴻野
辰夫 西田
敏雄 中西
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Priority to JP2008517959A priority Critical patent/JP5276437B2/ja
Publication of JPWO2007139140A1 publication Critical patent/JPWO2007139140A1/ja
Application granted granted Critical
Publication of JP5276437B2 publication Critical patent/JP5276437B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/34—Nitrides
    • C23C16/345—Silicon nitride
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/50—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/50—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges
    • C23C16/511—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges using microwave discharges
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02211—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/318—Inorganic layers composed of nitrides
    • H01L21/3185—Inorganic layers composed of nitrides of siliconnitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Physics & Mathematics (AREA)
  • Materials Engineering (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Mechanical Engineering (AREA)
  • General Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Inorganic Chemistry (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Chemical Vapour Deposition (AREA)
  • Formation Of Insulating Films (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Description

本発明は、プラズマＣＶＤ（Chemical Vapor Deposition）による窒化珪素膜の形成方法、半導体装置の製造方法、およびプラズマＣＶＤ装置に関する。
窒化珪素膜は、各種半導体装置における絶縁膜や保護膜等として使用されている。このような窒化珪素膜は、例えば、原料ガスとしてシラン（ＳｉＨ４）などのシリコン含有化合物のガスと、窒素やアンモニアのような窒素含有化合物のガスを使用するプラズマＣＶＤ法により形成できることが知られている（例えば、特開２０００−２６０７６７号公報）。
従来のプラズマＣＶＤ法により形成される窒化珪素膜においては、デバイス特性に悪影響を及ぼす膜の応力、すなわち引張り（Tensile）ストレスおよび圧縮（Compressive）ストレスを抑制することが重要な課題であった。例えば窒化珪素膜の圧縮ストレスが大きい場合には、膜直下の金属配線がストレスにより断線を引き起こすストレスマイグレーションが発生することが知られており、これを防止するためには圧縮ストレスを小さく抑える必要がある。窒化珪素膜のストレスの方向（引張りストレスであるか圧縮ストレスであるか）や大きさは、プラズマＣＶＤ法の場合、圧力、温度、成膜ガス種などの成膜条件に左右される。このため、従来は窒化珪素膜に強いストレスが生じない条件を選定し、プラズマＣＶＤ法によりストレスを有さない窒化珪素膜の成膜が行なわれてきた（例えば、前田和夫「ＶＬＳＩとＣＶＤ」槇書店，１９９７年７月３１日発行）
近年ある種のデバイスにおいて、窒化珪素膜のストレスを積極的に利用してデバイス特性を改善しようする試みがなされている。しかし、例えば平行平板方式や誘導結合型のプラズマＣＶＤ装置では、比較的高い電子温度のプラズマを用いるため、高いストレスを導入する目的で高周波出力、圧力、温度などの条件を変えようとすると、成膜された窒化珪素膜にプラズマダメージが入りやすい成膜条件となるので、良質な窒化珪素膜を得ることが難しいという問題がある。このため、高ストレスの膜を成膜することが困難である。また、プラズマ処理条件の選択範囲が限られるため、ストレスを高精度に制御することも困難になる。
本発明の目的は、プラズマＣＶＤを用いて所望のストレスが導入された窒化珪素膜を低プラズマダメージで得ることができる窒化珪素膜の形成方法を提供することにある。
本発明の他の目的は、このような窒化珪素膜を用いた半導体装置の製造方法を提供することにある。
本発明のさらに他の目的は、このような窒化珪素膜を形成することができるプラズマＣＶＤ装置を提供することにある。
本発明の第１の観点によれば、プラズマＣＶＤにより高いストレスを有する窒化珪素膜を形成する窒化珪素膜の形成方法であって、処理室内に被処理基板を配置し、前記処理室内に窒素ガスとシリコン含有ガスとを導入し、複数のスロットを有する平面アンテナを通じて前記処理室にマイクロ波を導入して前記窒素ガスとシリコン含有ガスとのプラズマを生成し、前記プラズマによるプラズマＣＶＤを用いて前記被処理基板に高い圧縮ストレスを有する窒化珪素膜を形成し、前記窒化珪素膜は、前記処理室内の１．３〜５．３Ｐａの処理圧力及び３００〜８００℃の処理温度下で、８００ＭＰａを超える圧縮ストレスを有するように形成され、前記圧縮ストレスの強さは前記処理圧力を変化させることにより制御され、前記プラズマ内の活性窒素種は前記窒素ガスから由来し、前記窒化珪素膜の前記高い圧縮ストレスは、前記窒化珪素膜がアニールされる時も前記８００ＭＰａを超える値に維持されることを特徴とする窒化珪素膜の形成方法が提供される。
上記第１の観点において、前記プラズマは、前記処理室内の処理圧力を１．３〜４Ｐａにして生成され、このプラズマにより１０００ＭＰａ以上の圧縮ストレスを持つ窒化珪素膜を成膜することができる。
本発明の第２の観点によれば、プラズマＣＶＤにより高いストレスを有する窒化珪素膜を形成する窒化珪素膜の形成方法であって、処理室内に被処理基板を配置し、前記処理室内にアンモニアガスとシリコン含有ガスとを導入し、複数のスロットを有する平面アンテナを通じて前記処理室にマイクロ波を導入して前記アンモニアガスおよびシリコン含有ガスとのプラズマを生成し、前記プラズマによるプラズマＣＶＤを用いて前記被処理基板に高い引張りストレスを有する窒化珪素膜を形成し、前記窒化珪素膜は、前記処理室内の６．７Ｐａ以上の処理圧力及び３００〜８００℃の処理温度下で、４００ＭＰａ以上の引張りストレスを有するように形成され、前記引張りストレスの強さは前記処理圧力を変化させることにより制御され、前記プラズマ内の活性窒素種は前記アンモニアガスから由来し、前記窒化珪素膜の前記高い引張りストレスは、前記窒化珪素膜がアニールされる時も前記４００ＭＰａ以上の値に維持されることを特徴とする窒化珪素膜の形成方法が提供される。
上記第２の観点において、前記プラズマは、前記処理室内の処理圧力を４０〜２６６．６Ｐａにして生成され、このプラズマにより８００〜２０００ＭＰａの引張ストレスを持つ窒化珪素膜を成膜することができる。また、前記プラズマは、前記処理室内の処理圧力を１３３．３〜２６６．６Ｐａにして生成され、このプラズマにより１５００〜２０００ＭＰａの引張ストレスを持つ窒化珪素膜を成膜することができる。
上記第１の観点および第２の観点において、前記シリコン含有ガスとしてジシラン（Ｓｉ ２ Ｈ ６ ）を用いることができる。
本発明の第３の観点によれば、高いストレスを有する窒化珪素膜を形成するプラズマＣＶＤ装置であって、被処理基板が配置される処理室と、前記処理室に窒素ガスとシリコン含有ガスとを供給するガス供給機構と、複数のスロットを有する平面アンテナを通じて前記処理室にマイクロ波を導入して前記処理室内に前記窒素ガスとシリコン含有ガスとのプラズマを生成するプラズマ生成ユニットと、前記処理室内を排気する排気ユニットと、前記ガス供給機構から前記窒素ガスおよびシリコン含有ガスを前記処理室内に導入し、前記プラズマ生成ユニットにより前記処理室内で、５．３Ｐａより低い処理圧力及び３００〜８００℃の処理温度下で、前記窒素ガス及びシリコン含有ガスのプラズマを生成して、前記プラズマによるプラズマＣＶＤにより前記被処理基板に８００ＭＰａを超える圧縮ストレスを有する窒化珪素膜が形成されるように、前記プラズマＣＶＤ装置を制御する制御部を含み、前記圧縮ストレスの強さは前記処理圧力を変化させることにより制御され、前記プラズマ内の活性窒素種は前記窒素ガスから由来し、前記窒化珪素膜の前記高い圧縮ストレスは、前記窒化珪素膜がアニールされる時も前記８００ＭＰａを超える値に維持されることを特徴とするプラズマＣＶＤ装置が提供される。
本発明の第４の観点によれば、上記第１または第２の観点の窒化珪素膜の形成方法を含むＣＭＯＳトランジスターの製造方法が提供される。
本発明の第５の観点によれば、プラズマＣＶＤを用いて窒化珪素膜を形成する方法において、被処理基板を処理室内に配置することと、窒素、珪素及び水素からなる処理ガスを前記処理室内に導入することと、前記処理ガスのプラズマを生成するために複数のスロットを有する平面アンテナを介してマイクロ波を前記処理室に導入することと、前記マイクロ波により形成されたプラズマによるプラズマＣＶＤを用いて前記被処理基板に窒化珪素膜を形成することと、を含み、プラズマ生成空間の高さが１００ｍｍから３００ｍｍに設定される反面、前記窒化珪素膜は１．３〜５．３Ｐａの処理圧力下で８００ＭＰａを超える圧縮ストレスを有するように形成され、前記窒化珪素膜の前記圧縮ストレスは前記窒化珪素膜がアニール処理された時にも前記８００ＭＰａを超える値に維持されることを特徴とする窒化珪素膜の形成方法が提供される。
本発明の第６の観点によれば、プラズマＣＶＤを用いて窒化珪素膜を形成する方法において、被処理基板を処理室内に配置することと、窒素、珪素および水素からなる処理ガスを前記処理室内に導入することと、前記処理ガスのプラズマを生成するために複数のスロットを有する平面アンテナを介してマイクロ波を前記処理室に導入することと、前記マイクロ波により形成されたプラズマによるプラズマＣＶＤを用いて前記被処理基板に窒化珪素膜を形成することと、を含み、プラズマ生成空間の高さが１００ｍｍから３００ｍｍに設定される反面、前記窒化珪素膜は６．７〜２６６．６Ｐａの処理圧力下で４００ＭＰａ以上の引張りストレスを有するように形成され、前記窒化珪素膜の前記引張りストレスは前記窒化珪素膜がアニール処理された時にも前記４００ＭＰａ以上の値に維持されることを特徴とする窒化珪素膜の形成方法が提供される。
本発明の第７の観点によれば、半導体装置を製造する方法において、絶縁膜を介してその上に形成されたゲート電極、前記ゲート電極の両側の主面領域に形成されたソースおよびドレイン、ならびに前記ソースと前記ドレインとの間に形成されたチャンネル領域とを有する半導体基板を準備することと、前記半導体基板を処理室内に配置することと、窒素、珪素および水素からなる処理ガスを前記処理室内に導入することと、前記処理ガスのプラズマを生成するために複数のスロットを有する平面アンテナを介してマイクロ波を前記処理室に導入することと、前記マイクロ波により形成されたプラズマによるプラズマＣＶＤを用いて前記半導体基板に窒化珪素膜を形成することと、を含み、プラズマ生成空間の高さが１００ｍｍから３００ｍｍに設定される反面、前記窒化珪素膜は１．３〜５．３Ｐａの処理圧力下で８００ＭＰａを超える圧縮ストレスを有するように形成され、前記窒化珪素膜の前記圧縮ストレスは前記窒化珪素膜がアニール処理された時にも前記８００ＭＰａを超える値に維持されることを特徴とする半導体装置の製造方法が提供される。
本発明の第８の観点によれば、半導体装置を製造する方法において、絶縁膜を介してその上に形成されたゲート電極、前記ゲート電極の両側の主面領域に形成されたソースおよびドレイン、ならびに前記ソースと前記ドレインとの間に形成されたチャンネル領域とを有する半導体基板を準備することと、前記半導体基板を処理室内に配置することと、窒素、珪素及び水素からなる処理ガスを前記処理室内に導入することと、前記処理ガスのプラズマを生成するために複数のスロットを有する平面アンテナを介してマイクロ波を前記処理室に導入することと、前記マイクロ波により形成されたプラズマによるプラズマＣＶＤを用いて前記半導体基板に窒化珪素膜を形成することと、を含み、プラズマ生成空間の高さが１００ｍｍから３００ｍｍに設定される反面、前記窒化珪素膜は６．７〜２６６．６Ｐａの処理圧力下で４００ＭＰａ以上の引張りストレスを有するように形成され、前記窒化珪素膜の前記引張りストレスは前記窒化珪素膜がアニール処理された時にも前記４００ＭＰａ以上の値に維持されることを特徴とする半導体装置の製造方法が提供される。
上記第５〜第８の観点において、窒化珪素膜は、前記処理室内で３００〜８００℃の処理温度で成膜することができる。また、前記処理ガスは、シリコン含有ガスと窒素含有ガスとを含み、窒素含有ガス流量に対するシリコン含有ガス流量の比率を０．１以下とすることができる。
本発明によれば、処理ガスとして窒素ガスとシリコン含有ガスを用い、処理圧力を１．３Ｐａ以上５．３Ｐａ未満、処理温度を３００〜８００℃にし、チャンバー内に複数のスロットを有する平面アンテナを介してマイクロ波を導入して、前記窒素ガスと前記シリコン含有ガスのプラズマを生成してプラズマＣＶＤ成膜を行うことにより、８００ＭＰａを超える圧縮ストレスを持つ窒化珪素膜を形成することができる。また、処理ガスとしてアンモニアガスとシリコン含有ガスを用い、処理圧力を６．７Ｐａ以上、処理温度を３００〜８００℃にし、チャンバー内に複数のスロットを有する平面アンテナを介してマイクロ波を導入して、前記アンモニアガスと前記シリコン含有ガスのプラズマを生成してプラズマＣＶＤ成膜を行うことにより、４００ＭＰａ以上の引張りストレスを持つ窒化珪素膜を形成することができる。
また、複数のスロットを有する平面アンテナにて処理室内にマイクロ波を導入してプラズマを発生させるプラズマＣＶＤ処理装置は、低電子温度かつ高密度のプラズマ処理が可能であることから、プラズマＣＶＤにおけるプラズマダメージを極力低減できる。そのため、このようなプラズマ処理装置を用いることにより、窒素含有ガスの種類、処理圧力などのプラズマＣＶＤ条件の選択の幅が広くなり、窒化珪素膜のストレスの制御性を高めることができる。
このように本発明のプラズマＣＶＤ方法は、窒化珪素膜のストレス特性を高精度に制御できるとともに、プラズマダメージを抑制できる方法であるため、各種半導体装置の製造過程でストレスを有する窒化珪素膜を成膜する際に有利に利用することができる。
本発明方法の実施に適したプラズマ処理装置の一例を示す概略断面図。 図１のプラズマ処理装置の平面アンテナ部材を示す平面図。 ストレスを有する窒化珪素膜を被覆膜として使用したトランジスタの断面構造を模式的に示す図。 本発明の一実施形態に係るプラズマＣＶＤ方法を適用した半導体装置の製造方法の工程を示す工程断面図であり、窒化珪素膜の形成前の状態を示す図。 本発明の一実施形態に係るプラズマＣＶＤ方法を適用した半導体装置の製造方法の工程を示す工程断面図であり、プラズマＣＶＤ処理をしている状態を示す図。 本発明の一実施形態に係るプラズマＣＶＤ方法を適用した半導体装置の製造方法の工程を示す工程断面図であり、プラズマＣＶＤによるストレスを有する窒化珪素膜を成膜後の状態を示す図。 ストレスを有する窒化珪素膜を被覆膜として使用したＣＭＯＳトランジスタの断面構造を模式的に示す図。 ストレスを有する窒化珪素膜を被覆膜として使用した不揮発性メモリの断面構造を模式的に示す図。 窒化珪素膜のストレスとプラズマＣＶＤにおける圧力条件との関係を示すグラフ。 処理圧力が４０．０Ｐａの場合における窒化珪素膜中の水素濃度とプラズマＣＶＤにおけるＳｉ２Ｈ６流量との関係を示すグラフ。 処理圧力が１３３．３Ｐａの場合における窒化珪素膜中の水素濃度とプラズマＣＶＤにおけるＳｉ２Ｈ６流量との関係を示すグラフ。 処理圧力が４００Ｐａの場合における窒化珪素膜中の水素濃度とプラズマＣＶＤにおけるＳｉ２Ｈ６流量との関係を示すグラフ。 圧力が６６６Ｐａ（５Ｔｏｒｒ）のときのＳｉ２Ｈ６／ＮＨ３の値と窒化珪素膜のストレスの関係を示すグラフ。 Ｓｉ２Ｈ６流量を２ｍＬ／ｍｉｎ（ｓｃｃｍ）、５ｍＬ／ｍｉｎ（ｓｃｃｍ）、１０ｍＬ／ｍｉｎ（ｓｃｃｍ）と変化させた場合の処理圧力と窒化珪素膜のストレスとの関係を示すグラフ。 Ｓｉ２Ｈ６流量を２ｍＬ／ｍｉｎ（ｓｃｃｍ）、５ｍＬ／ｍｉｎ（ｓｃｃｍ）、１０ｍＬ／ｍｉｎ（ｓｃｃｍ）と変化させた場合の処理圧力とＮ−Ｈ結合濃度との関係を示すグラ Ｓｉ２Ｈ６流量を２ｍＬ／ｍｉｎ（ｓｃｃｍ）、５ｍＬ／ｍｉｎ（ｓｃｃｍ）、１０ｍＬ／ｍｉｎ（ｓｃｃｍ）と変化させた場合の処理圧力とＳｉ−Ｈ結合濃度との関係を示すグラフ 引張りストレスの場合における窒化珪素膜のストレスとプラズマＣＶＤにおける温度条件およびギャップとの関係を示すグラフ。 圧縮ストレスの場合における窒化珪素膜のストレスとプラズマＣＶＤにおける温度条件およびギャップとの関係を示すグラフ。 引張りストレスを有する窒化珪素膜のＪｇマップを示す図。 圧縮ストレスを有する窒化珪素膜のＪｇマップを示す図。 引張りストレスの場合における窒化珪素膜のストレスとアニール時間との関係を示すグラフ。 圧縮ストレスの場合ンおける窒化珪素膜のストレスとアニール時間との関係を示すグラフ。
以下、適宜添付図面を参照して本発明の実施の形態について具体的に説明する。図１は、本発明方法における窒化珪素膜の形成に利用可能なプラズマ処理装置の一例を模式的に示す断面図である。このプラズマ処理装置１００は、複数のスロットを有する平面アンテナ、特にＲＬＳＡ（Radial Line Slot Antenna；ラジアルラインスロットアンテナ）にて処理室内にマイクロ波を導入してプラズマを発生させることにより、高密度かつ低電子温度のマイクロ波励起プラズマを発生させ得るＲＬＳＡマイクロ波プラズマ処理装置として構成されており、１×１０１０〜５×１０１２／ｃｍ３のプラズマ密度で、かつ０．７〜２ｅＶの低電子温度のプラズマによる処理が可能である。従って、各種半導体装置の製造過程においてプラズマＣＶＤによる窒化珪素膜の成膜処理などの目的で好適に利用可能なものである。
上記プラズマ処理装置１００は、気密に構成され、接地された略円筒状のチャンバー１を有している。なお、チャンバー１は角筒形状でもよい。チャンバー１の底壁１ａの略中央部には円形の開口部１０が形成されており、底壁１ａにはこの開口部１０と連通し、下方に向けて突出する排気室１１が設けられている。この排気室１１は、排気管２３を介して排気装置２４に接続されている。
チャンバー１内には被処理基板であるシリコンウエハ（以下、単に「ウエハ」と記す）Ｗを水平に支持するため、熱伝導性の高いＡｌＮ等のセラミックスからなる載置台２が設けられている。この載置台２は、排気室１１の底部中央から上方に延びる円筒状のＡｌＮ等のセラミックスからなる支持部材３により支持されている。載置台２には、その外縁部をカバーし、ウエハＷをガイドするためのカバーリング４が設けられている。このカバーリング４は、例えば石英、ＡｌＮ、Ａｌ２Ｏ３、ＳｉＮ等の材質で構成された部材である。
載置台２には抵抗加熱型のヒータ５が埋め込まれており、このヒータ５はヒータ電源５ａから給電されることにより載置台２を加熱して、その熱で被処理基板であるウエハＷを均一に加熱する。また、載置台２には、熱電対６が配備されており、ウエハＷの加熱温度を、例えば室温から９００℃までの範囲で温度制御可能となっている。載置台２には、ウエハＷを支持して昇降させるためのウエハ支持ピン（図示せず）が載置台２の表面に対して突没可能に設けられている。
後述するアッパープレート２７およびチャンバー１の側壁には、環状をなすガス導入部１５ａおよび１５ｂが上下に設けられており、各ガス導入部１５ａおよび１５ｂには成膜原料ガスやプラズマ励起用ガスを供給するガス供給系１６が接続されている。なお、ガス導入部１５ａおよび１５ｂはノズル状またはシャワー状に配置してもよい。
ガス供給系１６は、例えば窒素含有ガス供給源１７、Ｓｉ含有ガス供給源１８および不活性ガス供給源１９を有している。窒素含有ガス供給源１７は、上部のガス導入部１５ａに接続され、Ｓｉ含有ガス供給源１８および不活性ガス供給源１９は、下部のガス導入部１５ｂに接続されている。
成膜原料ガスである窒素含有ガスとしては、例えば窒素（Ｎ２）、アンモニア（ＮＨ３）、モノメチルヒドラジン（ＭＭＨ）のようなヒドラジン誘導体などを用いることができる。
また、他の成膜原料ガスであるＳｉ含有ガスとしては、例えばシラン（ＳｉＨ４）、ジシラン（Ｓｉ２Ｈ６）、トリシリルアミン（ＴＳＡ）［（ＳｉＨ３）３Ｎ］などを用いることができるが、特にジシラン（Ｓｉ２Ｈ６）が好ましい。
さらに、不活性ガスとしては、例えばＮ２ガスや希ガスなどを用いることができる。プラズマ励起用ガスである希ガスとしては、例えばＡｒガス、Ｋｒガス、Ｘｅガス、Ｈｅガスなどを用いることができる。なお、本発明では、後述するように成膜原料ガスを選択することにより、形成される窒化珪素膜のストレスの方向（引張り／圧縮）を制御することができる。
窒素含有ガスは、ガスライン２０を介してガス導入部１５ａに至り、ガス導入部１５ａからチャンバー１内に導入される。一方、Ｓｉ含有ガスおよび不活性ガスは、それぞれガスライン２０を介してガス導入部１５ｂに至り、ガス導入部１５ｂからチャンバー１内に導入される。各ガス供給源に接続する各々のガスライン２０には、マスフローコントローラ２１およびその前後に開閉バルブ２２が設けられており、供給されるガスの切替えや流量等の制御が出来るように構成されている。なお、Ａｒなどのプラズマ励起用の希ガスは任意のガスであり、必ずしも成膜原料ガスと同時に供給しなくてもよい。
上記排気室１１の側面には排気管２３が接続されており、この排気管２３には高速真空ポンプを含む前述の排気装置２４が接続されている。そしてこの排気装置２４を作動させることによりチャンバー１内のガスが、載置台２の外周下方に沿って排気室１１の空間１１ａ内へ均一に排出され、排気管２３を介して排気される。これによりチャンバー１内は所定の真空度、例えば０．１３３Ｐａまで高速に減圧することが可能となっている。
チャンバー１の側壁には、プラズマ処理装置１００に隣接する搬送室（図示せず）との間でウエハＷの搬入出を行うための搬入出口２５と、この搬入出口２５を開閉するゲートバルブ２６とが設けられている。
チャンバー１の上部は開口部となっており、この開口部には環状のアッパープレート２７が接合される。アッパープレート２７の内周下部は、内側のチャンバー内空間へ向けて突出する環状の支持部２７ａが形成されている。この支持部２７ａ上に、誘電体、例えば石英やＡｌ２Ｏ３、ＡｌＮ等のセラミックスからなり、マイクロ波を透過するマイクロ波透過板２８がシール部材２９を介して気密に設けられている。したがって、チャンバー１内は気密に保持される。
透過板２８の上方には、載置台２と対向するように、円板状の平面アンテナ部材３１が設けられている。なお、平面アンテナ部材の形状は、円板状に限らず、例えば四角板状でもよい。この平面アンテナ部材３１はチャンバー１の側壁上端に係止されている。平面アンテナ部材３１は、例えば表面が金または銀メッキされた銅板またはアルミニウム板からなり、マイクロ波を放射する多数のスロット状のマイクロ波放射孔３２が所定のパターンで貫通して形成された構成となっている。
マイクロ波放射孔３２は、例えば図２に示すように長い形状をなすものが対をなし、典型的には対をなすマイクロ波放射孔３２同士が「Ｔ」字状に配置され、これらの対が複数、同心円状に配置されている。マイクロ波放射孔３２の長さや配列間隔は、導波管３７内のマイクロ波の波長（λｇ）に応じて決定され、例えばマイクロ波放射孔３２の間隔は、λｇ／４、λｇ／２またはλｇとなるように配置される。なお、図２において、同心円状に形成された隣接するマイクロ波放射孔３２同士の間隔をΔｒで示している。また、マイクロ波放射孔３２は、円形状、円弧状等の他の形状であってもよい。さらに、マイクロ波放射孔３２の配置形態は特に限定されず、同心円状のほか、例えば、螺旋状、放射状に配置することもできる。
この平面アンテナ部材３１の上面には、真空よりも大きい誘電率を有する遅波材３３が設けられている。この遅波材３３は、真空中ではマイクロ波の波長が長くなることから、マイクロ波の波長を短くしてプラズマを調整する機能を有している。なお、平面アンテナ部材３１と透過板２８との間、また、遅波材３３と平面アンテナ部材３１との間は、それぞれ接触させても離間させてもよいが、接触させることが好ましい。
チャンバー１の上面には、これら平面アンテナ部材３１および遅波材３３を覆うように、例えばアルミニウムやステンレス鋼等の金属材料からなるシールド蓋体３４が設けられている。チャンバー１の上面とシールド蓋体３４とはシール部材３５によりシールされている。シールド蓋体３４には、冷却水流路３４ａが形成されており、そこに冷却水を通流させることにより、シールド蓋体３４、遅波材３３、平面アンテナ部材３１、透過板２８を冷却するようになっている。なお、シールド蓋体３４は接地されている。
シールド蓋体３４の上壁の中央には、開口部３６が形成されており、この開口部には導波管３７が接続されている。この導波管３７の端部には、マッチング回路３８を介してマイクロ波を発生するマイクロ波発生装置３９が接続されている。これにより、マイクロ波発生装置３９で発生した、例えば周波数２．４５ＧＨｚのマイクロ波が導波管３７を介して上記平面アンテナ部材３１へ伝搬されるようになっている。なお、マイクロ波の周波数としては、８．３５ＧＨｚ、１．９８ＧＨｚ等を用いることもできる。
導波管３７は、上記シールド蓋体３４の開口部３６から上方へ延出する断面円形状の同軸導波管３７ａと、この同軸導波管３７ａの上端部にモード変換器４０を介して接続された水平方向に延びる矩形導波管３７ｂとを有している。矩形導波管３７ｂと同軸導波管３７ａとの間のモード変換器４０は、矩形導波管３７ｂ内をＴＥモードで伝播するマイクロ波をＴＥＭモードに変換する機能を有している。同軸導波管３７ａの中心には内導体４１が延在しており、内導体４１は、その下端部において平面アンテナ部材３１の中心に接続固定されている。これにより、マイクロ波は、同軸導波管３７ａの内導体４１を介して平面アンテナ部材３１へ放射状に効率よく均一に伝播される。
プラズマ処理装置１００の各構成部は、ＣＰＵを備えたプロセスコントローラ５０に接続されて制御される構成となっている。プロセスコントローラ５０には、工程管理者がプラズマ処理装置１００を管理するためにコマンドの入力操作等を行うキーボードや、プラズマ処理装置１００の稼働状況を可視化して表示するディスプレイ等からなるユーザーインターフェース５１が接続されている。
また、プロセスコントローラ５０には、プラズマ処理装置１００で実行される各種処理をプロセスコントローラ５０の制御にて実現するための制御プログラム（ソフトウエア）や処理条件データ等が記録されたレシピが格納された記憶部５２が接続されている。
そして、必要に応じて、ユーザーインターフェース５１からの指示等にて任意のレシピを記憶部５２から呼び出してプロセスコントローラ５０に実行させることで、プロセスコントローラ５０の制御下で、プラズマ処理装置１００での所望の処理が行われる。また、前記制御プログラムや処理条件データ等のレシピは、コンピュータ読み取り可能な記憶媒体、例えばＣＤ−ＲＯＭ、ハードディスク、フレキシブルディスク、フラッシュメモリなどに格納された状態のものを利用したり、あるいは、他の装置から、例えば専用回線を介して随時伝送させてオンラインで利用したりすることも可能である。
このように構成されたプラズマ処理装置１００は、８００℃以下の低温で下地膜等へのダメージフリーなプラズマ処理を進めることができるとともに、プラズマ均一性に優れており、プロセスの均一性を実現できる。
ＲＬＳＡ方式のプラズマ処理装置１００においては、以下のような手順でプラズマＣＶＤ法によりウエハＷ表面に窒化珪素膜を堆積させる処理を行うことができる。
まず、ゲートバルブ２６を開にして搬入出口２５からウエハＷをチャンバー１内に搬入し、載置台２上に載置する。そして、ガス供給系１６の窒素含有ガス供給源１７およびシリコン含有ガス供給源１８から、窒素含有ガスおよびシリコン含有ガスを所定の流量でそれぞれガス導入部１５ａ，１５ｂを介してチャンバー１内に導入する。
次に、マイクロ波発生装置３９からのマイクロ波を、マッチング回路３８を経て導波管３７に導き、矩形導波管３７ｂ、モード変換器４０、および同軸導波管３７ａを順次通過させて内導体４１を介して平面アンテナ部材３１に供給し、平面アンテナ部材３１のスロットから透過板２８を介してチャンバー１内におけるウエハＷの上方空間に放射させる。マイクロ波は、矩形導波管３７ｂ内ではＴＥモードで伝搬し、このＴＥモードのマイクロ波はモード変換器４０でＴＥＭモードに変換されて、同軸導波管３７ａ内を平面アンテナ部材３１に向けて伝搬されていく。この際のマイクロ波出力は、例えば５００〜３０００Ｗ程度とすることができる。
平面アンテナ部材３１から透過板２８を経てチャンバー１に放射されたマイクロ波によりチャンバー１内で電磁界が形成され、窒素含有ガス、シリコン含有ガスがそれぞれプラズマ化する。このマイクロ波励起プラズマは、マイクロ波が平面アンテナ部材３１の多数の孔３２から放射されることにより、略１×１０１０〜５×１０１２／ｃｍ３の高密度で、かつウエハＷ近傍では、略１．５ｅＶ以下の低電子温度プラズマとなる。このようにして形成されるマイクロ波励起プラズマは、下地膜へのイオン等によるプラズマダメージが少なく、高密度であるのでプラズマ中で原料ガスが高い解離状態となり、ＳｉＨ、ＮＨ、Ｎ、Ｈなどの活性種が生成され、活性種間の反応によって、窒化珪素ＳｉｘＮｙ（ここで、ｘ、ｙは必ずしも化学量論的に決定されず、条件により異なる値をとる）の薄膜が堆積される。
本発明においては、プラズマＣＶＤ成膜の条件を選定することにより、成膜される窒化珪素膜のストレスの方向と強さを制御することができる。具体的には、例えば成膜する窒化珪素膜に引張り（tensile）ストレスを付与する場合には、窒素含有ガスとしてＮＨ３ガス、シリコン含有ガスとして例えばＳｉ２Ｈ６ガスを使用することが好ましい。この場合、ＮＨ３ガスの流量を１００〜３０００ｍＬ／ｍｉｎ（ｓｃｃｍ）、好ましくは４００〜１０００ｍＬ／ｍｉｎ（ｓｃｃｍ）、Ｓｉ２Ｈ６ガスの流量を１〜３０ｍＬ／ｍｉｎ（ｓｃｃｍ）、好ましくは５〜２０ｍＬ／ｍｉｎ（ｓｃｃｍ）に設定する。
また、上記Ｓｉ２Ｈ６ガスとＮＨ３ガスを用いる場合において、プラズマＣＶＤの際の処理圧力を高めに設定することにより、高い引張りストレスを有する窒化珪素膜を形成することができる。例えばＳｉ２Ｈ６ガスとＮＨ３ガスを用いて４００ＭＰａ以上の引張りストレスを有する窒化珪素膜を成膜するためには、処理圧力を６．７Ｐａ（５０ｍＴｏｒｒ）以上に設定することが好ましい。また、８００ＭＰａ以上例えば８００〜２０００ＭＰａの高い引張りストレスを有する窒化珪素膜を成膜するためには、処理圧力を４０Ｐａ以上例えば４０〜２６６．６Ｐａ（３００ｍＴｏｒｒ〜２Ｔｏｒｒ）に設定することが好ましい。さらに、１０００ＭＰａ以上例えば１０００〜２０００ＭＰａの高い引張りストレスを有する窒化珪素膜を成膜するためには、処理圧力を５３．３Ｐａ以上例えば５３．３〜２６６．６Ｐａ（４００ｍＴｏｒｒ〜２Ｔｏｒｒ）に設定することが好ましい。またさらに、１５００ＭＰａ以上例えば１５００〜２０００ＭＰａの高い引張りストレスを有する窒化珪素膜を成膜するためには、処理圧力を１３３．３Ｐａ以上例えば１３３．３〜２６６．６Ｐａ（１Ｔｏｒｒ〜２Ｔｏｒｒ）に設定することが好ましい。
また、処理圧力が同じ場合には、プラズマＣＶＤの処理温度が高いほど窒化珪素膜の引張りストレスが強くなる傾向があることから、載置台２を３００〜８００℃に加熱することが好ましい。また、プラズマＣＶＤ法は低温で成膜可能であり、デバイス製造の観点から３００〜４５０℃がより好ましい。
さらに、プラズマ処理装置１００におけるギャップ（透過板２８の下面から載置台２の上面までの間隔）Ｇが広い程、引張りストレスが強くなる傾向があるため、ギャップＧを例えば１００〜３００ｍｍ程度に設定することが好ましい。
また、例えば成膜する窒化珪素膜に圧縮（compressive）ストレスを付与する場合には、窒素含有ガスとしてＮ２ガス、シリコン含有ガスとして例えばＳｉ２Ｈ６ガスを使用することが好ましい。この場合、Ｎ２ガス流量を１００〜３０００ｍＬ／ｍｉｎ（ｓｃｃｍ）、好ましくは８００〜２０００ｍＬ／ｍｉｎ（ｓｃｃｍ）、Ｓｉ２Ｈ６ガス流量を１〜３０ｍＬ／ｍｉｎ（ｓｃｃｍ）、好ましくは１〜１０ｍＬ／ｍｉｎ（ｓｃｃｍ）に設定する。
また、上記Ｓｉ２Ｈ６ガスとＮ２ガスを用いる場合において、プラズマＣＶＤの際の処理圧力を低めに設定することにより、高い圧縮ストレスを有する窒化珪素膜を形成することができる。例えばＳｉ２Ｈ６ガスとＮ２ガスを用いて、例えば８００ＭＰａを超える圧縮ストレスを有する窒化珪素膜を成膜するためには、処理圧力を５．３Ｐａ（４０ｍＴｏｒｒ）未満例えば１．３〜５．３Ｐａ（１０ｍＴｏｒｒ〜４０ｍＴｏｒｒ）に設定することが好ましい。さらに、１０００ＭＰａ以上例えば１０００〜２０００ＭＰａの高い圧縮ストレスを有する窒化珪素膜を成膜するためには、処理圧力を４Ｐａ以下例えば１．３〜４Ｐａ（１０ｍＴｏｒｒ〜３０ｍＴｏｒｒ）に設定することが好ましい。
また、処理圧力が同じ場合には、プラズマＣＶＤの処理温度が高いほど窒化珪素膜の圧縮ストレスが強くなる傾向があることから、載置台２を３００〜８００℃に加熱することが好ましく、デバイス製造の観点から３００〜４５０℃がより好ましい。
さらに、プラズマ処理装置１００におけるギャップ（透過板２８の下面から載置台２の上面までの間隔）Ｇが広い程、圧縮ストレスが強くなる傾向があるため、ギャップＧを例えば１００〜３００ｍｍ程度に設定することが好ましい。
以上のように、プラズマ処理装置１００を用い、プラズマＣＶＤ条件を選択して成膜を行なうことにより、窒化珪素膜のストレスの方向（引張りまたは圧縮）とストレスの大きさを高精度に制御できる。
次に、プラズマ処理装置１００を使用したプラズマＣＶＤにより成膜される窒化珪素膜の適用例について図３および図４Ａ〜４Ｃを参照しながら説明する。図３は、ＭＯＳ（Metal-Oxide-silicon）構造のトランジスタ２００の概略構成を示す模式的な断面図である。このトランジスタ２００は、Ｐ型もしくはＮ型のＳｉ層１０１上に、ゲート絶縁膜１０２を介して例えばポリシリコンからなるゲート電極１０３が形成されている。ゲート電極１０３の下方両側には、ソース１０４およびドレイン１０５が形成され、これらの間には、チャンネル領域１０６（図３中の網掛け部分）が形成されている。そして、ゲート電極１０３を覆うように高ストレスを有する絶縁膜からなる被覆膜（ライナー）１０７が形成されている。本適用例では、この被覆膜１０７を、プラズマ処理装置１００を使用したプラズマＣＶＤにより成膜することができる。その際、プラズマＣＶＤの条件を制御することにより、前記のとおり、被覆膜１０７に引張りストレスまたは圧縮ストレスを付与することができる。
例えば、被覆膜１０７として引張りストレスを持つ窒化珪素膜を使用した場合、被覆膜１０７には、図３中に黒矢印１０８で示すような方向のストレスが加わる。そして、被覆膜１０７に接するソース１０４およびドレイン１０５を構成するシリコンには、前記黒矢印１０８と同方向のストレスが加わる。その結果、チャンネル領域１０６にも黒矢印１０８と同方向のストレスが加わり、チャンネル領域１０６に引張り歪みが生じる。
逆に、被覆膜１０７が圧縮ストレスを有する場合、被覆膜１０７には、図３中に白矢印１０９で示すような方向のストレスが加わる。そして、被覆膜１０７に接するソース１０４およびドレイン１０５を構成するシリコンには、前記白矢印１０９と同方向のストレスが加わる。その結果、チャンネル領域１０６にも、白矢印１０９と同方向のストレスが加わり、チャンネル領域１０６に圧縮歪みが生じる。
トランジスタ２００が電子をキャリアとするＮＭＯＳトランジスタである場合には、チャンネル領域１０６に引っ張り歪を与えると移動度が増すが、圧縮歪を与えると移動度が下がる。一方、トランジスタ２００が正孔をキャリアとするＰＭＯＳトランジスタである場合には、チャンネル領域１０６に圧縮歪を与えた時に移動度が増し、引張り歪を与えると移動度がかえって下がる。
従って、トランジスタ２００がＮＭＯＳトランジスタである場合には、被覆膜１０７として引張りストレスを持つ窒化珪素膜を用い、チャンネル領域１０６に引張り歪みを生じさせることにより、飽和駆動電流値や線形駆動電流値を増加させることができる。また、トランジスタ２００がＰＭＯＳトランジスタである場合には、被覆膜１０７として圧縮ストレスを持つ窒化珪素膜を用い、チャンネル領域１０６に圧縮歪みを生じさせることにより、飽和駆動電流値や線形駆動電流値を増加させることができる。このように、被覆膜１０７に引張りストレスまたは圧縮ストレスを持つ窒化珪素膜を用いることにより、トランジスタ２００の駆動性能を改善できる。その結果として、トランジスタ２００を組込んだ半導体装置の性能を向上させることができる。
なお、図３では、ストレスを持つ窒化珪素膜を被覆膜１０７に適用したが、これ以外にも例えばゲート電極１０３の両側部に形成されるサイドウォールとして、ストレスを有する窒化珪素膜を用いることができる。
トランジスタ２００は、例えばプラズマ処理装置１００を用いて前記引張りストレスまたは圧縮ストレスを付与することができる成膜条件で上記構造体のゲート電極１０３ならびにソース１０４およびドレイン１０５を覆うように窒化珪素膜からなる被覆膜１０７を形成することにより製造することができる。図４Ａ〜４Ｃは、一部に本発明のプラズマ窒化処理方法を適用したトランジスタ２００の製造工程の例を説明するための工程断面図である。
図４Ａに示すトランジスタ構造は、以下の手順で形成できる。まず、Ｐ型もしくはＮ型のＳｉ層１０１に、ウエル（図示せず）を形成し、例えばＬＯＣＯＳ法やＳＴＩ（Shallow Trench Isolation）により素子分離層（図示せず）を形成する。次いで、プラズマ処理や熱処理などの手法でＳｉ層１０１の表面に窒化珪素膜や酸化珪素膜などのゲート絶縁膜１０２を形成する。このゲート絶縁膜１０２上に、例えばＣＶＤによりポリシリコン層を成膜した後、フォトリソグラフィー技術により形成されたマスクパターンに基づきエッチングしてゲート電極１０３を形成する。なお、ゲート電極構造は、ポリシリコン層の単層に限らず、ゲート電極の比抵抗を下げ、高速化する目的で、例えばタングステン、モリブデン、タンタル、チタン、それらのシリサイド、ナイトライド、合金等を含む積層構造にすることもできる。このようにゲート電極１０３を形成した後は、イオン注入および活性化処理を行なってソース１０４、ドレイン１０５を形成する。
次に、図４Ｂに示すように、プラズマ処理装置１００を用いＳｉ層１０１の表面とゲート電極１０３を覆うように引張りストレスまたは圧縮ストレスを持つ窒化珪素膜を成膜する。そして、フォトリソグラフィー技術により形成されたマスクパターンに基づき不要な領域の窒化珪素膜を除去して被覆膜１０７を形成することにより、図４Ｃに示すようにＭＯＳ構造のトランジスタ２００を製造することができる。なお、被覆膜１０７を形成した後は、必要に応じてアニールをすることもできる。
また、図５に示すＣＭＯＳトランジスタ３００を製造する場合には、成膜、フォトリソグラフィによるパターニング、エッチング等を順次行い、ＮＭＯＳ領域２０１とＰＭＯＳ領域２０２を形成し、さらに本発明の引張りストレスまたは圧縮ストレスを付与できる成膜条件で窒化珪素膜の成膜とエッチングを行うことにより、ＮＭＯＳ領域２０１とＰＭＯＳ領域２０２のそれぞれに被覆膜２０３および２０４を形成することができる。
具体的には、シリコン基板２１０にＮＭＯＳ領域２０１となるｐ型ウエル２１１およびＰＭＯＳ領域２０２となるｎ型ウエル２１２を形成する。ｐ型ウエル２１１の主面にゲート絶縁膜２１３を介してｐｏｌｙ−Ｓｉからなるゲート電極２１４を形成し、ゲート電極２１４の両側にソース２１５およびドレイン２１６を形成する。そして、ゲート電極２１４の側壁にはサイドウォール２１７を形成する。一方、ｎ型ウエル２１２の主面にゲート絶縁膜２１３を介してｐｏｌｙ−Ｓｉからなるゲート電極２２４を形成し、ゲート電極２２４の両側にソース２２５およびドレイン２２６を形成する。そして、ゲート電極２２４の側壁にはサイドウォール２２７を形成する。なお、符号２３０は素子分離領域である。この際の手順は、上記図４Ａ〜４Ｃに準じたものとなる。
このようにしてＮＭＯＳ領域２０１およびＰＭＯＳ領域２０２が形成された状態で、プラズマ処理装置１００を用い、全面に引張りストレスの窒化珪素膜を堆積させ、エッチングによりＰＭＯＳ領域２０２から引張りストレスの窒化珪素膜を取り除き、ＮＭＯＳ領域２０１にのみ引張りストレスの窒化珪素膜からなる被覆膜２０３を残す。
次に、プラズマ処理装置１００を用い、ウエハＷ上に圧縮ストレスの窒化珪素膜を堆積させる。そしてエッチングによりＮＭＯＳ領域２０１から圧縮ストレスの窒化珪素膜を取り除き、ＰＭＯＳ領域にのみ圧縮ストレスの窒化珪素膜からなる被覆膜２０４を残す。このようにして、ＮＭＯＳ領域２０１およびＰＭＯＳ領域２０２のそれぞれにおいて、窒化珪素膜のストレスを利用し、ＮＭＯＳ領域２０１のチャンネル領域２１８には引張り歪を生じさせ、ＰＭＯＳ領域２０２のチャンネル領域２２８には圧縮歪を生じさせて性能を向上させたＣＭＯＳトランジスタを製造することができる。
さらに、プラズマ処理装置１００を使用したプラズマＣＶＤにより成膜される窒化珪素膜は、図６に示すような不揮発性メモリ４００にも適用可能である。この不揮発性メモリ４００は、Ｓｉ基板３０１の主面上にトンネル酸化膜３０２が形成され、その上にポリシリコンからなるフローティングゲート（ＦＧ）３０４が形成され、このフローティングゲート３０４の上に、例えば酸化膜、窒化膜、酸化膜からなるＯＮＯ構造の誘電体膜３０５が形成され、さらにこの誘電体膜３０５の上にポリシリコンからなるコントロールゲート（ＣＧ）３０６が形成され、コントロールゲート３０６の上には絶縁層３０７が形成され、フローティングゲート３０４とコントロールゲート３０６の側壁には酸化処理により側壁酸化膜３０８が形成され、Ｓｉ基板３０１の主面のフローティングゲート３０４の両側にはソース３０９およびドレイン３１０が形成され、フローティングゲート３０４、コントロールゲート３０６、ソース３０９、ドレイン３１０を覆うようにストレスを持つ窒化珪素膜からなる被覆膜３１１が形成されている。
このようにストレスを持つ窒化珪素膜を被腹膜３１１として形成することにより、フローティングゲート３０４に適切な歪を与えることができる。すなわち、このような不揮発性メモリ４００においては、フローティングゲート３０４の電荷がトンネル酸化膜を通ってＳｉ基板へトンネリングして失われる（トンネル電流）ことにより、メモリが消失してしまうが、フローティングゲート３０４に適切な歪を与えることにより、平均電子質量とトンネル酸化膜３０２を構成するＳｉＯ２の障壁幅が増加するため、トンネル電流を減少させてフローティングゲート３０４が電荷をより安定的に保持することができるようになる。
次に、本発明の基礎となった試験結果について説明する。
まず、プラズマ処理装置１００を用いて種々の条件で窒化珪素膜を成膜し、窒化珪素膜のストレスの大きさについて試験した。図７はこの際のプラズマＣＶＤにおける処理圧力と窒化珪素膜のストレスの大きさの関係を示すグラフである。なお、図７の縦軸は窒化珪素膜のストレスの大きさを示しており、正（プラス）側は引張りストレス、負（マイナス）側は圧縮ストレスである（図９、１０、１３Ａ、１３Ｂ、１６Ａおよび１６Ｂにおいても同様である）。また、図７において横軸の処理圧力はｍＴｏｒｒを対数目盛で示したものであり、上段にｍＴｏｒｒの値を示し、下段に換算したＰａの値を示す（以下の図１０、１１、１２も同じ）。
本試験において、ストレスを持つ窒化珪素膜は、以下のプラズマＣＶＤ条件で成膜した。
＜プラズマＣＶＤ成膜条件（ＮＨ３／Ｓｉ２Ｈ６ガス系）＞
ＮＨ３ガス流量；５００ｍＬ／ｍｉｎ（ｓｃｃｍ）
Ｓｉ２Ｈ６ガス流量；５ｍＬ／ｍｉｎ（ｓｃｃｍ）
処理圧力；２．７Ｐａ（２０ｍＴｏｒｒ）、６．７Ｐａ（５０ｍＴｏｒｒ）、４０．０Ｐａ（３００ｍＴｏｒｒ）および１３３．３Ｐａ（１Ｔｏｒｒ）
載置台２の温度；４００℃
マイクロ波パワー；２０００Ｗ
また、圧縮ストレスを持つ窒化珪素膜は、以下のプラズマＣＶＤ条件で成膜した。
＜プラズマＣＶＤ成膜条件（Ｎ２／Ｓｉ２Ｈ６ガス系）＞
Ｎ２ガス流量（ガス導入部１５ａ）；１１００ｍＬ／ｍｉｎ（ｓｃｃｍ）
Ｓｉ２Ｈ６ガス流量；１ｍＬ／ｍｉｎ（ｓｃｃｍ）
Ｎ２ガス流量（ガス導入部１５ｂ）；１００ｍＬ／ｍｉｎ（ｓｃｃｍ）
処理圧力；４．０Ｐａ（３０ｍＴｏｒｒ）、６．７Ｐａ（５０ｍＴｏｒｒ）、１３．３Ｐａ（１００ｍＴｏｒｒ）および６６．６Ｐａ（５００ｍＴｏｒｒ）
載置台２の温度；５００℃
マイクロ波パワー；３０００Ｗ
図７より、成膜ガスをＮＨ３／Ｓｉ２Ｈ６ガス系とした場合に、窒化珪素膜に引張りストレスが生じ、その引張りストレスは、処理圧力が高くなるほど大きくなる傾向があり、約６．７Ｐａの処理圧力で約４００ＭＰａの引張りストレスが得られている。従って、窒化珪素膜に引張りストレスを与える場合には、処理圧力は６．７Ｐａ（５０ｍＴｏｒｒ）以上とすることが好ましい。また、８００ＭＰａ以上例えば８００〜２０００ＭＰａの高い引張りストレスを有する窒化珪素膜を成膜するためには、処理圧力を４０Ｐａ以上例えば４０〜２６６．６Ｐａ（３００ｍＴｏｒｒ〜２Ｔｏｒｒ）に設定することが好ましい。さらにまた、１０００ＭＰａ以上例えば１０００〜２０００ＭＰａの高い引張りストレスを与えるためには、処理圧力を５３．３Ｐａ以上例えば５３．３〜２６６．６Ｐａ（４００ｍＴｏｒｒ〜２Ｔｏｒｒ）に設定することが好ましい。さらに、１５００ＭＰａ以上例えば１５００〜２０００ＭＰａの高い引張りストレスを与えるためには、処理圧力を１３３．３Ｐａ以上例えば１３３．３〜２６６．６Ｐａ（１Ｔｏｒｒ〜２Ｔｏｒｒ）に設定することが好ましい。
また、成膜ガスをＮ２／Ｓｉ２Ｈ６ガス系とした場合に、窒化珪素膜に圧縮ストレスが生じ、その圧縮ストレスは、処理圧力が小さくなるほど大きくなる傾向があり、約５．３Ｐａ（４０ｍＴｏｒｒ）未満の処理圧力で約８００ＭＰａを超える圧縮ストレスが得られている。従って、窒化珪素膜に圧縮ストレスを与える場合には、処理圧力は、５．３Ｐａ（４０ｍＴｏｒｒ）未満とすることが好ましい。さらに１０００ＭＰａ以上例えば１０００〜１５００ＭＰａの高い圧縮ストレスを有する窒化珪素膜を得るためには、処理圧力を４Ｐａ以下例えば１．３〜４Ｐａ（１０ｍＴｏｒｒ〜３０ｍＴｏｒｒ）に設定することが好ましい。
図７から、プラズマＣＶＤに用いるガス種と、処理圧力を調節することにより、ストレスの方向と強さを精度よく制御できることが確認された。
次に、プラズマ処理装置１００を用いてＳｉ２Ｈ６流量を変化させて窒化珪素膜を成膜し、窒化珪素膜中の水素濃度（Ｓｉ−Ｈ濃度，Ｎ−Ｈ濃度）について試験した。その際のＳｉ２Ｈ６流量と窒化珪素膜中の水素濃度（Ｓｉ−Ｈ濃度，Ｎ−Ｈ濃度）との関係を図８Ａ〜８Ｃに示す。図８ＡはプラズマＣＶＤの処理圧力を４０．０Ｐａ（３００ｍＴｏｒｒ）、図８Ｂは１３３．３Ｐａ（１Ｔｏｒｒ）、図８Ｃは４００Ｐａ（３Ｔｏｒｒ）に設定した場合の結果である。ここでは、窒素含有ガスとしてＮＨ３を流量５００ｍＬ／ｍｉｎ（ｓｃｃｍ）で用い、処理温度５００℃、マイクロ波パワーは２ｋＷ、ギャップＧは１５５ｍｍに設定した。なお、図８Ａ〜８Ｃのグラフ中の「Ｔｏｔａｌ−Ｈ」は、窒化珪素膜中のＳｉ−Ｈ濃度とＮ−Ｈ濃度の和を意味する。
図８Ａ〜８Ｃの比較から、処理圧力が１３３．３Ｐａ（１Ｔｏｒｒ）や４００Ｐａ（３Ｔｏｒｒ）のときに比べて、４０．０Ｐａ（３００ｍＴｏｒｒ）の場合にＳｉ２Ｈ６流量の変化による水素濃度への影響が最も明確に顕れることが確認された。プラズマＣＶＤにより成膜された窒化珪素膜中の水素濃度が高いと、引張りストレスを持つ傾向があり、水素濃度が低下すると引張りストレスが弱くなる傾向がある。従って、処理圧力が４０．０Ｐａ（３００ｍＴｏｒｒ）の場合には、Ｓｉ２Ｈ６流量を増加させることにより、引張りストレスを微調整できることが確認された。
次に、プラズマ処理装置１００を用いてＮＨ３／Ｓｉ２Ｈ６ガス系でＳｉ２Ｈ６ガス流量および処理圧力を変化させて窒化珪素膜を成膜し、窒化珪素膜のストレスの大きさについて試験した。ここでは、ＮＨ３ガスの流量を４００ｍＬ／ｍｉｎ（ｓｃｃｍ）、Ａｒガスの流量を２００ｍＬ／ｍｉｎ（ｓｃｃｍ）と固定し、Ｓｉ２Ｈ６ガス流量を２ｍＬ／ｍｉｎ（ｓｃｃｍ）、５ｍＬ／ｍｉｎ（ｓｃｃｍ）、１０ｍＬ／ｍｉｎ（ｓｃｃｍ）と変化させ、処理圧力を９．３３〜１３３３Ｐａ（７０〜１００００ｍＴ）まで変化させた。なお、他の条件として、処理温度：４００℃、マイクロ波パワー：２ｋＷとした。
図９は、圧力が６６６Ｐａ（５Ｔｏｒｒ）のときのＳｉ２Ｈ６／ＮＨ３の値と窒化珪素膜のストレスの関係を示すグラフである。このグラフから、Ｓｉ２Ｈ６／ＮＨ３の値が０．０１以下になると引張ストレスが増加していくことがわかる。これらのことから、６６６Ｐａ（５Ｔｏｒｒ）という比較的高い圧力の場合には、窒化珪素膜に高い引張ストレスを導入する観点からはＳｉ２Ｈ６／ＮＨ３の値が０．１以下が好ましいことが確認された。
図１０は、横軸に処理圧力をとり、縦軸に窒化珪素膜のストレスの値をとって、Ｓｉ２Ｈ６流量を２ｍＬ／ｍｉｎ（ｓｃｃｍ）、５ｍＬ／ｍｉｎ（ｓｃｃｍ）、１０ｍＬ／ｍｉｎ（ｓｃｃｍ）と変化させた場合の処理圧力と窒化珪素膜の引張りストレスとの関係を示すグラフである。この図から処理圧力が１３３．３Ｐａ（１Ｔｏｒｒ）まではＳｉ２Ｈ６の流量にかかわらず、処理圧力の増加にともなって窒化珪素膜の引張りストレスが増加していくが、Ｓｉ２Ｈ６流量が５／ｍｉｎ（ｓｃｃｍ）、１０ｍＬ／ｍｉｎ（ｓｃｃｍ）の場合は、処理圧力が１３３．３Ｐａ（１Ｔｏｒｒ）を超えると引張りストレスがほとんど上昇しなくなり、処理圧力が２６６．６Ｐａ（２Ｔｏｒｒ）を超えるとむしろ引張りストレスが低下していくことが確認される。これに対して、Ｓｉ２Ｈ６流量が２ｍＬ／ｍｉｎ（ｓｃｃｍ）の場合には、１３３３Ｐａ（１０Ｔｏｒｒ）まで引張りストレスが上昇し続けることが確認される。
図１１は、横軸に処理圧力をとり、縦軸にＮ−Ｈ結合濃度の値をとって、Ｓｉ２Ｈ６流量を２ｍＬ／ｍｉｎ（ｓｃｃｍ）、５ｍＬ／ｍｉｎ（ｓｃｃｍ）、１０ｍＬ／ｍｉｎ（ｓｃｃｍ）と変化させた場合の処理圧力とＮ−Ｈ結合濃度との関係を示すグラフ、図１２は、横軸に処理圧力をとり、縦軸にＳｉ−Ｈ結合濃度の値をとって、Ｓｉ２Ｈ６流量を２ｍＬ／ｍｉｎ（ｓｃｃｍ）、５ｍＬ／ｍｉｎ（ｓｃｃｍ）、１０ｍＬ／ｍｉｎ（ｓｃｃｍ）と変化させた場合の処理圧力とＳｉ−Ｈ結合濃度との関係を示すグラフである。これらの図と上記図１０とを合わせて考察すると、高い引張りストレスが生じている領域では、Ｎ−Ｈ結合濃度が高く、Ｓｉ−Ｈ結合濃度がほぼ０であり、引張りストレスの低下はＮ−Ｈ結合濃度の低下とＳｉ−Ｈ結合濃度の上昇に対応することがわかる。すなわち、ＮＨ３が過剰な場合には、反応律速によりＮ−Ｈ結合が膜中に多く取り込まれて引張りストレスが上昇し、Ｓｉ２Ｈ６が多くなると供給律速の反応領域にあるためＳｉ−Ｈ結合が多くなって引張りストレスが低下する。このため、Ｓｉ２Ｈ６流量を２ｍＬ／ｍｉｎ（ｓｃｃｍ）を低くすると、処理圧力が２６６Ｐａ（２Ｔｏｒｒ）以上になってもＳｉ−Ｈ結合濃度が上昇せず、Ｎ−Ｈ結合濃度が維持されて、１３３３Ｐａ（１０Ｔｏｒｒ）付近まで引張りストレスが上昇するものと考えられる。
次に、プラズマ処理装置１００を用いて種々の条件で窒化珪素膜を成膜し、載置台２の温度およびギャップＧとストレスの大きさとの関係について把握した。図１３Ａ、１３Ｂは、この際の各ギャップについて載置台温度とストレスとの関係を示す図であり、図１３Ａは引張りストレス、図１３Ｂは圧縮ストレスについての結果である。この試験では、ギャップＧが１２５ｍｍ、１５０ｍｍ、１８０ｍｍのそれぞれの場合について、処理温度とストレスとの関係を調べた。ここでは、ＮＨ３ガス流量を５００ｍＬ／ｍｉｎ（ｓｃｃｍ）、Ｓｉ２Ｈ６ガス流量を５ｍＬ／ｍｉｎ（ｓｃｃｍ）、処理圧力を１３３．３Ｐａ、マイクロ波パワーを２ｋＷに設定した。図１３Ａ，１３Ｂより、引張りストレスおよび圧縮ストレスともに、載置台２の温度が高温になるほど増大する傾向があることがわかる。また、引張りストレスおよび圧縮ストレスともに、ギャップＧが大きい方が増加する傾向があることがわかった。
従って、窒化珪素膜に引張りストレス、圧縮ストレスのどちらを付与する場合においても、ストレスを増加させる観点からは温度が高いほうがよいが、デバイス製造の観点からは低温のほうがよく、また、プラズマＣＶＤ特有の低温で成膜できるメリットも合わせて考慮すると、載置台２を３００〜４５０℃に加熱することが好ましい。また、ギャップＧは例えば１００〜３００ｍｍ程度に設定することが好ましい。
次に、本発明の効果を確認した試験結果について説明する。
（１）チャージアップダメージ評価：
評価用デバイスとして多数のＭＯＳキャパシタを作り込んだ試験用ウエハ（２００ｍｍ径）を使用した。この試験用ウエハは、アンテナ比（ＭＯＳキャパシタのポリシリコン電極とゲート絶縁膜の面積比；ＡＡＲ）が１０倍、１００倍、１０００倍、１万倍、１０万倍および１００万倍の６種類のＭＯＳキャパシタを１チップとして、１〜９６までのチップに区分されている。この試験用ウエハの表面に、プラズマ処理装置１００を用いて窒化珪素膜を成膜した後で、ＭＯＳキャパシタが破壊された程度をＭＯＳキャパシタの電流−電圧特性から求めたリーク電流により評価した。この試験では、−４．３７５Ｖ（＝−１２．５ＭＶ／ｃｍ）におけるＪｇが１×１０−９［Ａ／μｍ２］を超えるものを不適（チャージアップダメージ有り）と判定した。
引張りストレスを持つ窒化珪素膜は、図１と同様の構成のプラズマ処理装置１００を用い、ＮＨ３ガス流量５００ｍＬ／ｍｉｎ（ｓｃｃｍ）、Ｓｉ２Ｈ６ガス流量５ｍＬ／ｍｉｎ（ｓｃｃｍ）、処理圧力１３３．３Ｐａ（１Ｔｏｒｒ）、載置台２の温度５００℃、マイクロ波パワー２０００Ｗ、ギャップ１８０ｍｍのプラズマＣＶＤ条件で成膜を実施した。得られた窒化珪素膜の引張りストレスは約１５００ＭＰａであった。
圧縮ストレスを持つ窒化珪素膜は、図１と同様の構成のプラズマ処理装置１００を用い、ガス導入部１５ａよりＮ２ガス流量１１００ｍＬ／ｍｉｎ（ｓｃｃｍ）、ガス導入部１５ｂよりＮ２ガス流量１００ｍＬ／ｍｉｎ（ｓｃｃｍ）およびＳｉ２Ｈ６ガス流量１ｍＬ／ｍｉｎ（ｓｃｃｍ）を導入し、処理圧力２．６６Ｐａ（２０ｍＴｏｒｒ）、載置台２の温度５００℃、マイクロ波パワー３０００Ｗ、ギャップ１８０ｍｍのプラズマＣＶＤ条件で成膜した。得られた窒化珪素膜の圧縮ストレスは約１０００ＭＰａであった。
なお、窒化珪素膜の膜厚は、圧縮ストレス膜、引張りストレス膜ともに２０ｎｍとした。
図１４は試験用ウエハ上に引張りストレスを持つ窒化珪素膜を形成した場合のチャージアップダメージを示すＪｇマップであり、図１５は試験用ウエハ上に圧縮ストレスを持つ窒化珪素膜を形成した場合のチャージアップダメージを示すＪｇマップであって、いずれもＡＡＲが１００万倍のＭＯＳキャパシタにおける測定結果である。
図１４および図１５に示されるように、最もリークが発生しやすいＡＡＲが１００万倍でも、Ｊｇは１×１０−９［Ａ／μｍ２］を大きく下回っていることがわかる。他のＡＡＲにおけるデータは省略するが、Ｊｇはより小さな値を示した。このように、プラズマ処理装置１００を用いてストレスを持つ窒化珪素膜を形成した場合には、プラズマダメージはほとんど発生しないことが確認された。
（２）ステップカバレッジ評価：
プラズマ処理装置１００を用い、トレンチが形成された試験用Ｓｉ基板上に、ＮＨ３ガス流量５００ｍＬ／ｍｉｎ（ｓｃｃｍ）、Ｓｉ２Ｈ６ガス流量５ｍＬ／ｍｉｎ（ｓｃｃｍ）、処理圧力１３３．３Ｐａ（１Ｔｏｒｒ）、載置台２の温度５００℃、マイクロ波パワー２０００ＷのプラズマＣＶＤ条件で引張りストレスを持つ窒化珪素膜を成膜した。なお、トレンチのアスペクト比（深さ／幅）は１／１であった。
窒化珪素膜の頂部膜厚（トレンチ周囲の平坦面の膜厚）、側部膜厚（トレンチの側壁部の膜厚）、底部膜厚（トレンチの底部の膜厚）を測定し、ステップカバレッジを評価した。その結果、頂部に対する側部の膜厚比（側部膜厚／頂部膜厚×１００）は９１％、頂部に対する底部の膜厚比（底部膜厚／頂部膜厚×１００）は９７％と良好なステップカバレッジが得られた。
（３）耐熱性評価：
プラズマ処理装置１００を用い、引張りストレスおよび圧縮ストレスを持つ窒化珪素膜を成膜した後、アニールを実施し、熱処理が窒化珪素膜のストレスに与える影響について調べた。成膜条件およびアニール条件は、以下のとおりである。
＜プラズマＣＶＤ条件（ＮＨ３／Ｓｉ２Ｈ６ガス系）＞
ＮＨ３ガス流量；４００ｍＬ／ｍｉｎ（ｓｃｃｍ）
Ｓｉ２Ｈ６ガス流量；５ｍＬ／ｍｉｎ（ｓｃｃｍ）
処理圧力；１３３．３Ｐａ（１０００ｍＴｏｒｒ）
載置台２の温度；５００℃
マイクロ波パワー；２０００Ｗ
＜プラズマＣＶＤ条件（Ｎ２／Ｓｉ２Ｈ６ガス系）＞
Ｎ２ガス流量（ガス導入部１５ａ）；１１００ｍＬ／ｍｉｎ（ｓｃｃｍ）
Ｓｉ２Ｈ６ガス流量；１ｍＬ／ｍｉｎ（ｓｃｃｍ）
Ｎ２ガス流量（ガス導入部１５ｂ）；１００ｍＬ／ｍｉｎ（ｓｃｃｍ）
処理圧力；２．６Ｐａ（２０ｍＴｏｒｒ）
載置台２の温度；５００℃
マイクロ波パワー；１０００Ｗ
＜アニール条件＞
処理温度；８００℃
処理圧力；１０１３０８Ｐａ（７６０Ｔｏｒｒ）
処理時間；０分（未処理）、１０分または２０分
図１６Ａ，１６Ｂは、窒化珪素膜のストレスとアニール時間との関係を示すグラフであり、図１６Ａが引張りストレスの場合、図１６Ｂが圧縮ストレスの場合である。これら図１６Ａ，１６Ｂより、原料ガスとしてＳｉ２Ｈ６とＮ２またはＮＨ３を用いて上記条件で成膜した引張りまたは圧縮ストレスを持つ窒化珪素膜は、いずれもアニール前後のストレスの変動幅が格段に小さく、耐熱性に優れていることが確認できた。この結果から、原料ガスとしてＳｉ２Ｈ６とＮ２またはＮＨ３を用いて得られた窒化珪素膜は、いずれも各種半導体装置の製造過程で繰り返される熱処理に対して優れた耐性を有することが明らかとなった。
なお、本発明は上記実施形態に限定されることはなく、本発明の思想の範囲内で種々の変形が可能である。
例えば、上記実施形態では、高引張りストレスまたは高圧縮ストレスを有する窒化珪素膜を、トランジスタの被覆膜へ適用して駆動特性を向上させる例を挙げたが、これに限らず、本発明はストレスを利用してデバイス特性を改善できる種々の半導体装置の製造において適用可能である。

Claims (16)

  1. プラズマＣＶＤにより高いストレスを有する窒化珪素膜を形成する窒化珪素膜の形成方法であって、
    処理室内に被処理基板を配置し、
    前記処理室内に窒素ガスとシリコン含有ガスとを導入し、
    複数のスロットを有する平面アンテナを通じて前記処理室にマイクロ波を導入して前記窒素ガスとシリコン含有ガスとのプラズマを生成し、
    前記プラズマによるプラズマＣＶＤを用いて前記被処理基板に高い圧縮ストレスを有する窒化珪素膜を形成し、
    前記窒化珪素膜は、前記処理室内の１．３〜５．３Ｐａの処理圧力及び３００〜８００℃の処理温度下で、８００ＭＰａを超える圧縮ストレスを有するように形成され、
    前記圧縮ストレスの強さは前記処理圧力を変化させることにより制御され、
    前記プラズマ内の活性窒素種は前記窒素ガスから由来し、
    前記窒化珪素膜の前記高い圧縮ストレスは、前記窒化珪素膜がアニールされる時も前記８００ＭＰａを超える値に維持されることを特徴とする窒化珪素膜の形成方法。
  2. 前記プラズマは、前記処理室内の処理圧力を１．３〜４Ｐａにして生成され、このプラズマにより１０００ＭＰａ以上の圧縮ストレスを持つ窒化珪素膜が成膜されることを特徴とする請求項１に記載の窒化珪素膜の形成方法。
  3. プラズマＣＶＤにより高いストレスを有する窒化珪素膜を形成する窒化珪素膜の形成方法であって、
    処理室内に被処理基板を配置し、
    前記処理室内にアンモニアガスとシリコン含有ガスとを導入し、
    複数のスロットを有する平面アンテナを通じて前記処理室にマイクロ波を導入して前記アンモニアガスおよびシリコン含有ガスとのプラズマを生成し、
    前記プラズマによるプラズマＣＶＤを用いて前記被処理基板に高い引張りストレスを有する窒化珪素膜を形成し、
    前記窒化珪素膜は、前記処理室内の６．７Ｐａ以上の処理圧力及び３００〜８００℃の処理温度下で、４００ＭＰａ以上の引張りストレスを有するように形成され、
    前記引張りストレスの強さは前記処理圧力を変化させることにより制御され、
    前記プラズマ内の活性窒素種は前記アンモニアガスから由来し、
    前記窒化珪素膜の前記高い引張りストレスは、前記窒化珪素膜がアニールされる時も前記４００ＭＰａ以上の値に維持されることを特徴とする窒化珪素膜の形成方法。
  4. 前記プラズマは、前記処理室内の処理圧力を４０〜２６６．６Ｐａにして生成され、このプラズマにより８００〜２０００ＭＰａの引張ストレスを持つ窒化珪素膜が成膜されることを特徴とする、請求項３に記載の窒化珪素膜の形成方法。
  5. 前記プラズマは、前記処理室内の処理圧力を１３３．３〜２６６．６Ｐａにして生成され、このプラズマにより１５００〜２０００ＭＰａの引張ストレスを持つ窒化珪素膜が成膜されることを特徴とする、請求項４に記載の窒化珪素膜の形成方法。
  6. 前記シリコン含有ガスが、ジシラン（Ｓｉ２Ｈ６）であることを特徴とする、請求項１から請求項５のいずれか１項に記載の窒化珪素膜の形成方法。
  7. 高いストレスを有する窒化珪素膜を形成するプラズマＣＶＤ装置であって、
    被処理基板が配置される処理室と、
    前記処理室に窒素ガスとシリコン含有ガスとを供給するガス供給機構と、
    複数のスロットを有する平面アンテナを通じて前記処理室にマイクロ波を導入して前記処理室内に前記窒素ガスとシリコン含有ガスとのプラズマを生成するプラズマ生成ユニットと、
    前記処理室内を排気する排気ユニットと、
    前記ガス供給機構から前記窒素ガス及びシリコン含有ガスを前記処理室内に導入し、前記プラズマ生成ユニットにより前記処理室内で、５．３Ｐａより低い処理圧力及び３００〜８００℃の処理温度下で、前記窒素ガス及びシリコン含有ガスのプラズマを生成して、前記プラズマによるプラズマＣＶＤにより前記被処理基板に８００ＭＰａを超える圧縮ストレスを有する窒化珪素膜が形成されるように、前記プラズマＣＶＤ装置を制御する制御部を含み、
    前記圧縮ストレスの強さは前記処理圧力を変化させることにより制御され、
    前記プラズマ内の活性窒素種は前記窒素ガスから由来し、
    前記窒化珪素膜の前記高い圧縮ストレスは、前記窒化珪素膜がアニールされる時も前記８００ＭＰａを超える値に維持されることを特徴とするプラズマＣＶＤ装置。
  8. 請求項１から請求項６のいずれかの窒化珪素膜の形成方法を含むＣＭＯＳトランジスターの製造方法。
  9. プラズマＣＶＤを用いて窒化珪素膜を形成する方法において、
    被処理基板を処理室内に配置することと、
    窒素、珪素及び水素からなる処理ガスを前記処理室内に導入することと、
    前記処理ガスのプラズマを生成するために複数のスロットを有する平面アンテナを介してマイクロ波を前記処理室に導入することと、
    前記マイクロ波により形成されたプラズマによるプラズマＣＶＤを用いて前記被処理基板に窒化珪素膜を形成することと、を含み、
    プラズマ生成空間の高さが１００ｍｍから３００ｍｍに設定される反面、前記窒化珪素膜は１．３〜５．３Ｐａの処理圧力下で８００ＭＰａを超える圧縮ストレスを有するように形成され、
    前記窒化珪素膜の前記圧縮ストレスは前記窒化珪素膜がアニール処理された時にも前記８００ＭＰａを超える値に維持されることを特徴とする窒化珪素膜の形成方法。
  10. プラズマＣＶＤを用いて窒化珪素膜を形成する方法において、
    被処理基板を処理室内に配置することと、
    窒素、珪素および水素からなる処理ガスを前記処理室内に導入することと、
    前記処理ガスのプラズマを生成するために複数のスロットを有する平面アンテナを介してマイクロ波を前記処理室に導入することと、
    前記マイクロ波により形成されたプラズマによるプラズマＣＶＤを用いて前記被処理基板に窒化珪素膜を形成することと、を含み、
    プラズマ生成空間の高さが１００ｍｍから３００ｍｍに設定される反面、前記窒化珪素膜は６．７〜２６６．６Ｐａの処理圧力下で４００ＭＰａ以上の引張りストレスを有するように形成され、
    前記窒化珪素膜の前記引張りストレスは前記窒化珪素膜がアニール処理された時にも前記４００ＭＰａ以上の値に維持されることを特徴とする窒化珪素膜の形成方法。
  11. 窒化珪素膜は、前記処理室内で３００〜８００℃の処理温度で成膜されることを特徴とする請求項９または請求項１０に記載の窒化珪素膜の形成方法。
  12. 前記処理ガスは、シリコン含有ガスと窒素含有ガスとを含み、窒素含有ガス流量に対するシリコン含有ガス流量の比率は０．１以下であることを特徴とする請求項９から請求項１１のいずれか１項に記載の窒化珪素膜の形成方法。
  13. 半導体装置を製造する方法において、
    絶縁膜を介してその上に形成されたゲート電極、前記ゲート電極の両側の主面領域に形成されたソースおよびドレイン、ならびに前記ソースと前記ドレインとの間に形成されたチャンネル領域とを有する半導体基板を準備することと、
    前記半導体基板を処理室内に配置することと、
    窒素、珪素および水素からなる処理ガスを前記処理室内に導入することと、
    前記処理ガスのプラズマを生成するために複数のスロットを有する平面アンテナを介してマイクロ波を前記処理室に導入することと、
    前記マイクロ波により形成されたプラズマによるプラズマＣＶＤを用いて前記半導体基板に窒化珪素膜を形成することと、
    を含み、
    プラズマ生成空間の高さが１００ｍｍから３００ｍｍに設定される反面、前記窒化珪素膜は１．３〜５．３Ｐａの処理圧力下で８００ＭＰａを超える圧縮ストレスを有するように形成され、
    前記窒化珪素膜の前記圧縮ストレスは前記窒化珪素膜がアニール処理された時にも前記８００ＭＰａを超える値に維持されることを特徴とする半導体装置の製造方法。
  14. 半導体装置を製造する方法において、
    絶縁膜を介してその上に形成されたゲート電極、前記ゲート電極の両側の主面領域に形成されたソースおよびドレイン、ならびに前記ソースと前記ドレインとの間に形成されたチャンネル領域とを有する半導体基板を準備することと、
    前記半導体基板を処理室内に配置することと、
    窒素、珪素及び水素からなる処理ガスを前記処理室内に導入することと、
    前記処理ガスのプラズマを生成するために複数のスロットを有する平面アンテナを介してマイクロ波を前記処理室に導入することと、
    前記マイクロ波により形成されたプラズマによるプラズマＣＶＤを用いて前記半導体基板に窒化珪素膜を形成することと、
    を含み、
    プラズマ生成空間の高さが１００ｍｍから３００ｍｍに設定される反面、前記窒化珪素膜は６．７〜２６６．６Ｐａの処理圧力下で４００ＭＰａ以上の引張りストレスを有するように形成され、
    前記窒化珪素膜の前記引張りストレスは前記窒化珪素膜がアニール処理された時にも前記４００ＭＰａ以上の値に維持されることを特徴とする半導体装置の製造方法。
  15. 窒化珪素膜は、前記処理室内で３００〜８００℃の処理温度で成膜されることを特徴とする請求項１３または請求項１４に記載の半導体装置の製造方法。
  16. 前記処理ガスは、シリコン含有ガスと窒素含有ガスとを含み、窒素含有ガス流量に対するシリコン含有ガス流量の比率は０．１以下であることを特徴とする請求項１３から請求項１５のいずれか１項に記載の半導体装置の製造方法。
JP2008517959A 2006-05-31 2007-05-30 窒化珪素膜の形成方法、半導体装置の製造方法、およびプラズマｃｖｄ装置 Active JP5276437B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008517959A JP5276437B2 (ja) 2006-05-31 2007-05-30 窒化珪素膜の形成方法、半導体装置の製造方法、およびプラズマｃｖｄ装置

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2006152433 2006-05-31
JP2006152433 2006-05-31
PCT/JP2007/060974 WO2007139140A1 (ja) 2006-05-31 2007-05-30 プラズマｃｖｄ方法、窒化珪素膜の形成方法および半導体装置の製造方法
JP2008517959A JP5276437B2 (ja) 2006-05-31 2007-05-30 窒化珪素膜の形成方法、半導体装置の製造方法、およびプラズマｃｖｄ装置

Publications (2)

Publication Number Publication Date
JPWO2007139140A1 JPWO2007139140A1 (ja) 2009-10-08
JP5276437B2 true JP5276437B2 (ja) 2013-08-28

Family

ID=38778658

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008517959A Active JP5276437B2 (ja) 2006-05-31 2007-05-30 窒化珪素膜の形成方法、半導体装置の製造方法、およびプラズマｃｖｄ装置

Country Status (6)

Country Link
US (3) US8138103B2 (ja)
JP (1) JP5276437B2 (ja)
KR (3) KR101189926B1 (ja)
CN (1) CN101454480B (ja)
TW (1) TWI445056B (ja)
WO (1) WO2007139140A1 (ja)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009246130A (ja) * 2008-03-31 2009-10-22 Tokyo Electron Ltd 成膜装置、成膜方法及び半導体集積回路装置の製造方法
JP2010118549A (ja) * 2008-11-13 2010-05-27 Tokyo Electron Ltd プラズマエッチング方法及びプラズマエッチング装置
KR101223724B1 (ko) 2010-10-25 2013-01-17 삼성디스플레이 주식회사 전자소자용 보호막 및 그 제조 방법
US8293605B2 (en) * 2011-02-25 2012-10-23 GlobalFoundries, Inc. Methods for fabricating a CMOS integrated circuit having a dual stress layer (DSL)
US20130284093A1 (en) * 2012-04-30 2013-10-31 Semes Co., Ltd. Substrate treating apparatus
KR101398625B1 (ko) * 2012-04-30 2014-06-27 세메스 주식회사 기판 처리 장치
KR101398626B1 (ko) * 2012-04-30 2014-05-27 세메스 주식회사 기판 처리 장치 및 기판 처리 방법
JP6101467B2 (ja) 2012-10-04 2017-03-22 東京エレクトロン株式会社 成膜方法及び成膜装置
KR20150021240A (ko) * 2013-08-20 2015-03-02 부경대학교 산학협력단 티그 용접용 용가재 성형 송급 장치
WO2015108558A1 (en) * 2014-01-17 2015-07-23 Applied Materials, Inc. In-line chamber coating to control particle flaking
JP6410622B2 (ja) 2014-03-11 2018-10-24 東京エレクトロン株式会社 プラズマ処理装置及び成膜方法
US9437652B2 (en) 2014-05-30 2016-09-06 Texas Instruments Incorporated CMOS compatible thermopile with low impedance contact
US9496313B2 (en) 2014-05-30 2016-11-15 Texas Instruments Incorporated CMOS-based thermopile with reduced thermal conductance
US9231025B2 (en) * 2014-05-30 2016-01-05 Texas Instruments Incorporated CMOS-based thermoelectric device with reduced electrical resistance
JP6700118B2 (ja) * 2016-06-24 2020-05-27 東京エレクトロン株式会社 プラズマ成膜装置および基板載置台
JP6983103B2 (ja) 2018-04-23 2021-12-17 東京エレクトロン株式会社 処理装置及び埋め込み方法

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60117737A (ja) * 1983-11-30 1985-06-25 Fujitsu Ltd プラズマｃｖｄ装置
JPH03146666A (ja) * 1989-10-31 1991-06-21 Shimadzu Corp 硬質カーボン膜形成方法
JPH04358077A (ja) * 1991-06-03 1992-12-11 Hitachi Ltd マイクロ波プラズマｃｖｄ装置
JPH0562971A (ja) * 1991-09-02 1993-03-12 Fuji Electric Co Ltd 窒化シリコン膜の形成方法
JPH06101051A (ja) * 1992-09-22 1994-04-12 Mitsubishi Heavy Ind Ltd 電子サイクロトロン共鳴プラズマｃｖｄ装置
JPH07166360A (ja) * 1984-10-25 1995-06-27 Applied Materials Inc 小寸法の高密度のステップ形状を有する基体上に反応ガスプラズマから膜を付着させる方法
JP2000269510A (ja) * 1998-12-29 2000-09-29 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2002198368A (ja) * 2000-12-26 2002-07-12 Nec Corp 半導体装置の製造方法
US20030178144A1 (en) * 2001-03-28 2003-09-25 Tadahiro Ohmi Plasma processing device
JP2004335127A (ja) * 2003-04-30 2004-11-25 Shimadzu Corp 有機ｅｌ用保護膜の成膜装置、製造方法および有機ｅｌ素子
JP2005222778A (ja) * 2004-02-04 2005-08-18 Shimadzu Corp 有機エレクトロルミネッセンス素子およびその製造方法
JP2006120992A (ja) * 2004-10-25 2006-05-11 C Bui Res:Kk シリコン窒化膜の製造方法及びその製造装置
JP2007134718A (ja) * 2005-11-10 2007-05-31 Internatl Business Mach Corp <Ibm> 半導体デバイスでの２応力記憶技術

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63243277A (ja) * 1987-03-31 1988-10-11 Hitachi Ltd プラズマ成膜装置
JP3146666B2 (ja) 1991-09-13 2001-03-19 住友化学工業株式会社 木材防腐剤
US6380558B1 (en) * 1998-12-29 2002-04-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
KR100310103B1 (ko) 1999-01-05 2001-10-17 윤종용 반도체 장치의 제조 방법
JP2005093737A (ja) 2003-09-17 2005-04-07 Tadahiro Omi プラズマ成膜装置，プラズマ成膜方法，半導体装置の製造方法，液晶表示装置の製造方法及び有機ｅｌ素子の製造方法
KR100549949B1 (ko) * 2003-12-23 2006-02-07 삼성전자주식회사 리세스 타입 모오스 트랜지스터의 제조방법 및 그의 구조
JP4794838B2 (ja) 2004-09-07 2011-10-19 富士通セミコンダクター株式会社 半導体装置およびその製造方法
JP4358077B2 (ja) 2004-09-21 2009-11-04 株式会社東芝 成膜装置及び成膜方法
JP2006120922A (ja) * 2004-10-22 2006-05-11 Fuji Film Microdevices Co Ltd 光電変換膜積層型カラー固体撮像装置
US20060105106A1 (en) 2004-11-16 2006-05-18 Applied Materials, Inc. Tensile and compressive stressed materials for semiconductors
US20060162661A1 (en) * 2005-01-22 2006-07-27 Applied Materials, Inc. Mixing energized and non-energized gases for silicon nitride deposition
US7629267B2 (en) * 2005-03-07 2009-12-08 Asm International N.V. High stress nitride film and method for formation thereof
US7192855B2 (en) * 2005-04-15 2007-03-20 Freescale Semiconductor, Inc. PECVD nitride film
US7247582B2 (en) * 2005-05-23 2007-07-24 Applied Materials, Inc. Deposition of tensile and compressive stressed materials
JP4613314B2 (ja) * 2005-05-26 2011-01-19 独立行政法人産業技術総合研究所 単結晶の製造方法
US7696578B2 (en) * 2006-02-08 2010-04-13 Taiwan Semiconductor Manufacturing Company, Ltd. Selective CESL structure for CMOS application

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60117737A (ja) * 1983-11-30 1985-06-25 Fujitsu Ltd プラズマｃｖｄ装置
JPH07166360A (ja) * 1984-10-25 1995-06-27 Applied Materials Inc 小寸法の高密度のステップ形状を有する基体上に反応ガスプラズマから膜を付着させる方法
JPH03146666A (ja) * 1989-10-31 1991-06-21 Shimadzu Corp 硬質カーボン膜形成方法
JPH04358077A (ja) * 1991-06-03 1992-12-11 Hitachi Ltd マイクロ波プラズマｃｖｄ装置
JPH0562971A (ja) * 1991-09-02 1993-03-12 Fuji Electric Co Ltd 窒化シリコン膜の形成方法
JPH06101051A (ja) * 1992-09-22 1994-04-12 Mitsubishi Heavy Ind Ltd 電子サイクロトロン共鳴プラズマｃｖｄ装置
JP2000269510A (ja) * 1998-12-29 2000-09-29 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2002198368A (ja) * 2000-12-26 2002-07-12 Nec Corp 半導体装置の製造方法
US20030178144A1 (en) * 2001-03-28 2003-09-25 Tadahiro Ohmi Plasma processing device
JP2004335127A (ja) * 2003-04-30 2004-11-25 Shimadzu Corp 有機ｅｌ用保護膜の成膜装置、製造方法および有機ｅｌ素子
JP2005222778A (ja) * 2004-02-04 2005-08-18 Shimadzu Corp 有機エレクトロルミネッセンス素子およびその製造方法
JP2006120992A (ja) * 2004-10-25 2006-05-11 C Bui Res:Kk シリコン窒化膜の製造方法及びその製造装置
JP2007134718A (ja) * 2005-11-10 2007-05-31 Internatl Business Mach Corp <Ibm> 半導体デバイスでの２応力記憶技術

Also Published As

Publication number Publication date
WO2007139140A1 (ja) 2007-12-06
US20130072033A1 (en) 2013-03-21
KR20110056551A (ko) 2011-05-30
TWI445056B (zh) 2014-07-11
US8138103B2 (en) 2012-03-20
KR20090009931A (ko) 2009-01-23
CN101454480A (zh) 2009-06-10
TW200811925A (en) 2008-03-01
JPWO2007139140A1 (ja) 2009-10-08
KR101244590B1 (ko) 2013-03-25
KR20120043128A (ko) 2012-05-03
US8329596B2 (en) 2012-12-11
US20090197376A1 (en) 2009-08-06
US20120178268A1 (en) 2012-07-12
US8569186B2 (en) 2013-10-29
CN101454480B (zh) 2012-09-05
KR101189926B1 (ko) 2012-10-10

Similar Documents

Publication Publication Date Title
JP5276437B2 (ja) 窒化珪素膜の形成方法、半導体装置の製造方法、およびプラズマｃｖｄ装置
JP5341510B2 (ja) 窒化珪素膜の形成方法、半導体装置の製造方法およびプラズマｃｖｄ装置
KR101122347B1 (ko) 절연막의 형성 방법 및 반도체 장치의 제조 방법
JP5252913B2 (ja) 半導体装置の製造方法およびプラズマ酸化処理方法
WO2010038900A1 (ja) 酸化珪素膜、酸化珪素膜の形成方法、および、プラズマｃｖｄ装置
WO2011040455A1 (ja) 選択的プラズマ窒化処理方法及びプラズマ窒化処理装置
JP2006310736A (ja) ゲート絶縁膜の製造方法および半導体装置の製造方法
JPWO2008081724A1 (ja) 絶縁膜の形成方法および半導体装置の製造方法
WO2006070685A1 (ja) トンネル酸化膜の窒化処理方法、不揮発性メモリ素子の製造方法および不揮発性メモリ素子、ならびに制御プログラムおよびコンピュータ読取可能な記憶媒体
JPWO2008081723A1 (ja) 絶縁膜の形成方法および半導体装置の製造方法
WO2008038787A1 (fr) Procédé de formation d&#39;un film d&#39;oxyde de silicium, appareil de traitement au plasma et support de stockage
WO2008041600A1 (fr) Procédé d&#39;oxydation par plasma, appareil de traitement au plasma et support de stockage
WO2010038654A1 (ja) シリコン酸化膜の形成方法及び装置
WO2010038887A1 (ja) 二酸化珪素膜およびその形成方法、コンピュータ読み取り可能な記憶媒体並びにプラズマｃｖｄ装置
US20110189862A1 (en) Silicon oxynitride film and process for production thereof, computer-readable storage medium, and plasma cvd device

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100525

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100525

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121016

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20121016

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121024

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20121101

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121120

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130118

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130212

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130409

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130430

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130517

R150 Certificate of patent or registration of utility model

Ref document number: 5276437

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250