KR20120043128A - 플라즈마 ｃｖｄ 방법, 질화 규소막의 형성 방법 및 반도체 장치의 제조 방법 - Google Patents

플라즈마 ｃｖｄ 방법, 질화 규소막의 형성 방법 및 반도체 장치의 제조 방법 Download PDF

Info

Publication number
KR20120043128A
KR20120043128A KR1020127007206A KR20127007206A KR20120043128A KR 20120043128 A KR20120043128 A KR 20120043128A KR 1020127007206 A KR1020127007206 A KR 1020127007206A KR 20127007206 A KR20127007206 A KR 20127007206A KR 20120043128 A KR20120043128 A KR 20120043128A
Authority
KR
South Korea
Prior art keywords
silicon nitride
nitride film
gas
silicon
nitrogen
Prior art date
Application number
KR1020127007206A
Other languages
English (en)
Other versions
KR101244590B1 (ko
Inventor
마사유키 고노
다츠오 니시타
도시오 나카니시
Original Assignee
도쿄엘렉트론가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 도쿄엘렉트론가부시키가이샤 filed Critical 도쿄엘렉트론가부시키가이샤
Publication of KR20120043128A publication Critical patent/KR20120043128A/ko
Application granted granted Critical
Publication of KR101244590B1 publication Critical patent/KR101244590B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/34—Nitrides
    • C23C16/345—Silicon nitride
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/50—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/50—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges
    • C23C16/511—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges using microwave discharges
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02211—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/318—Inorganic layers composed of nitrides
    • H01L21/3185—Inorganic layers composed of nitrides of siliconnitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Mechanical Engineering (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Materials Engineering (AREA)
  • General Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Inorganic Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Vapour Deposition (AREA)
  • Formation Of Insulating Films (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

복수의 슬롯을 갖는 평면 안테나에서 처리실내에 마이크로파를 도입하여 플라즈마를 발생시키는 플라즈마 처리 장치를 이용하고, 처리실내에 도입한 질소 함유 가스와 실리콘 함유 가스를 마이크로파에 의해 플라즈마화하고, 이 플라즈마에 의해 피처리 기판의 표면에 질화 규소막을 퇴적시킬 때에, 질소 함유 가스의 종류와 처리 압력의 조합에 의해, 형성되는 질화 규소막의 스트레스를 제어한다.

Description

플라즈마 ＣＶＤ 방법, 질화 규소막의 형성 방법 및 반도체 장치의 제조 방법{PLASMA CVD METHOD, METHOD FOR FORMING SILICON NITRIDE FILM AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 플라즈마에 의한 CVD(Chemical Vapor Deposition) 방법, 이것을 이용한 질화 규소막의 형성 방법 및 반도체 장치의 제조 방법에 관한 것이다．
질화 규소막은 각종 반도체 장치에 있어서의 절연막이나 보호막 등으로서 사용되고 있다. 이러한 질화 규소막은 예를 들면, 원료 가스로서 실란(SiH4) 등의 실리콘 함유 화합물의 가스와, 질소나 암모니아와 같은 질소 함유 화합물의 가스를 사용하는 플라즈마 CVD법에 의해 형성할 수 있는 것이 알려져 있다(예를 들면, 일본 특허공개공보 제2000-260767호).
종래의 플라즈마 CVD법에 의해 형성되는 질화 규소막에 있어서는 디바이스 특성에 악영향을 미치는 막의 응력, 즉 인장(Tensile) 스트레스 및 압축(Compressive) 스트레스를 억제하는 것이 중요한 과제이었다. 예를 들면, 질화 규소막의 압축 스트레스가 큰 경우에는 막 바로 아래의 금속 배선이 스트레스에 의해 단선을 일으키는 스트레스 마이그레이션(이동)이 발생하는 것이 알려져 있고, 이것을 방지하기 위해서는 압축 스트레스를 작게 억제할 필요가 있다. 질화 규소막의 스트레스의 방향(인장 스트레스 또는 압축 스트레스)이나 크기는 플라즈마 CVD법의 경우, 압력, 온도, 성막 가스종 등의 성막 조건에 좌우된다. 이 때문에, 종래는 질화 규소막에 강한 스트레스가 발생하지 않는 조건을 선정하고, 플라즈마 CVD법에 의해 스트레스를 갖지 않는 질화 규소막의 성막이 실행되어 왔다(예를 들면, 마에다 가즈오(前田 和夫) 「VLSI와 CVD」 전서점, 1997년 7월 31일 발행).
근래 어느 종류의 디바이스에 있어서, 질화 규소막의 스트레스를 적극적으로 이용해서 디바이스 특성을 개선하려고 하는 시도가 이루어지고 있다. 그러나, 예를 들면 평행 평판 방식이나 유도 결합형의 플라즈마 CVD 장치에서는 비교적 높은 전자온도의 플라즈마를 이용하기 때문에, 높은 스트레스를 도입할 목적으로 고주파 출력, 압력, 온도 등의 조건을 바꾸려고 하면, 성막된 질화 규소막에 플라즈마 데미지가 들어가기 쉬운 성막 조건으로 되므로, 양질의 질화 규소막을 얻는 것이 곤란하다는 문제가 있다. 이 때문에，높은 스트레스의 막을 성막하는 것이 곤란하다. 또한, 플라즈마 처리 조건의 선택 범위가 한정되기 때문에, 스트레스를 고정밀도로 제어하는 것도 곤란하게 된다.
본 발명의 목적은 성막되는 질화 규소막의 스트레스를 고정밀도로 제어 가능하고 또한 플라즈마 데미지가 적은 플라즈마 CVD 방법을 제공하는 것에 있다.
본 발명의 다른 목적은 이러한 플라즈마 CVD법을 이용하여 원하는 스트레스를 도입할 수 있는 질화 규소막의 형성 방법을 제공하는 것에 있다.
본 발명의 또 다른 목적은 이러한 질화 규소막을 이용한 반도체 장치의 제조 방법을 제공하는 것에 있다.
본 발명의 제 1 관점에 의하면，진공배기 가능한 처리실과, 마이크로파를 발생하는 마이크로파 발생원과, 복수의 슬롯을 갖고 상기 마이크로파 발생원에서 발생한 마이크로파를 상기 슬롯을 거쳐서 상기 처리실내에 도입하는 평면 안테나와, 상기 처리실내에 성막 원료 가스를 공급하는 가스 공급 기구를 구비한 플라즈마 처리 장치를 준비하는 것과, 상기 처리실내에 피처리 기판을 배치하는 것과, 상기 처리실내에 질소 함유 가스와 실리콘 함유 가스를 도입하고, 이들 가스를 상기 마이크로파에 의해 플라즈마화하고, 이 플라즈마에 의해 피처리 기판의 표면에 질화 규소막을 퇴적시키는 것을 포함하고, 상기 질소 함유 가스의 종류와 처리 압력에 의해, 형성되는 상기 질화 규소막의 스트레스를 제어하는 플라즈마 CVD 방법이 제공된다.
상기 제 1 관점에 있어서, 상기 질소 함유 가스로서 암모니아 가스를 이용하는 경우에는 6.7 Pa 이상의 처리 압력에서 400 MPa 이상의 인장 스트레스를 갖는 질화 규소막을 형성할 수 있고, 또한 40 Pa 이상의 처리 압력에서 800 MPa 이상의 인장 스트레스를 갖는 질화 규소막을 형성할 수 있으며, 또한 133.3 Pa 이상의 처리 압력에서 1500 MPa 이상의 인장 스트레스를 갖는 질화 규소막을 형성할 수 있다.
또한, 상기 제 1 관점에 있어서, 상기 질소 함유 가스로서 질소 가스를 이용하는 경우에는 5.3 Pa 미만의 처리 압력에서, 800 MPa를 넘는 압축 스트레스를 갖는 질화 규소막을 형성할 수 있고, 또 4 Pa 이하의 처리 압력에서는 1000 MPa 이상의 압축 스트레스를 갖는 질화 규소막을 형성할 수 있다.
본 발명의 제 2 관점에 의하면, 진공배기 가능한 처리실과, 마이크로파를 발생하는 마이크로파 발생원과, 복수의 슬롯을 갖고 상기 마이크로파 발생원에서 발생한 마이크로파를 상기 슬롯을 거쳐서 상기 처리실내에 도입하는 평면 안테나와, 상기 처리실내에 성막 원료 가스를 공급하는 가스 공급 기구를 구비한 플라즈마 처리 장치를 준비하는 것과, 상기 처리실내에 피처리 기판을 배치하는 것과, 상기 처리실내에 질소 함유 가스와 실리콘 함유 가스를 도입하고, 이들 가스를 상기 마이크로파에 의해 플라즈마화하고, 이 플라즈마에 의해 피처리 기판의 표면에 질화 규소막을 퇴적시키는 것을 포함하고, 상기 질소 함유 가스로서 암모니아 가스를 이용하고, 6.7 Pa 이상의 처리 압력에서 400 MPa 이상의 인장 스트레스를 갖는 질화 규소막이 형성되는 질화 규소막의 형성 방법이 제공된다.
상기 제 2 관점에 있어서, 40 Pa 이상의 처리 압력에서는 800 MPa 이상의 인장 스트레스를 갖는 질화 규소막을 형성할 수 있고, 133.3 Pa 이상의 처리 압력에서는 1500 MPa 이상의 인장 스트레스를 갖는 질화 규소막을 형성할 수 있다.
본 발명의 제 3 관점에 의하면，진공배기 가능한 처리실과, 마이크로파를 발생하는 마이크로파 발생원과, 복수의 슬롯을 갖고 상기 마이크로파 발생원에서 발생한 마이크로파를 상기 슬롯을 거쳐서 상기 처리실내에 도입하는 평면 안테나와, 상기 처리실내에 성막 원료 가스를 공급하는 가스 공급 기구를 구비한 플라즈마 처리 장치를 준비하는 것과, 상기 처리실내에 피처리 기판을 배치하는 것과, 상기 처리실내에 질소 함유 가스와 실리콘 함유 가스를 도입하고, 이들 가스를 상기 마이크로파에 의해 플라즈마화하고, 이 플라즈마에 의해 피처리 기판의 표면에 질화 규소막을 퇴적시키는 것을 포함하고, 상기 질소 함유 가스로서 질소 가스를 이용하고, 5.3 Pa 미만의 처리 압력에서 800 MPa를 넘는 압축 스트레스를 갖는 질화 규소막이 형성되는 질화 규소막의 형성 방법이 제공된다.
상기 제 3 관점에 있어서, 4 Pa 이하의 처리 압력에서는 1000 MPa 이상의 압축 스트레스를 갖는 질화 규소막을 형성할 수 있다.
상기 제 1 ~ 제 3 관점에 있어서, 상기 실리콘 함유 가스로서, 디실란(Si2H6)을 이용할 수 있다. 또한, 상기 질화 규소막을 퇴적시킬 때의 처리온도로서 300 ℃ ~ 800 ℃의 범위를 이용할 수 있다.
본 발명의 제 4 관점에 의하면, 반도체 기판의 주면에 절연막을 거쳐서 게이트 전극이 형성되고, 그 양측의 주면 영역에 소스 및 드레인이 형성된 구조체를 준비하는 것과, 상기 게이트 전극 및 소스 및 드레인을 피복하도록 질화 규소막을 형성하는 것을 포함하는 반도체 장치의 제조 방법으로서, 상기 질화 규소막은, 진공배기 가능한 처리실과, 마이크로파를 발생하는 마이크로파 발생원과, 복수의 슬롯을 갖고 상기 마이크로파 발생원에서 발생한 마이크로파를 상기 슬롯을 거쳐서 상기 처리실내에 도입하는 평면 안테나와, 상기 처리실내에 성막 원료 가스를 공급하는 가스 공급 기구를 구비한 플라즈마 처리 장치를 준비하는 것과, 상기 처리실내에 피처리 기판을 배치하는 것과, 상기 처리실내에 질소 함유 가스와 실리콘 함유 가스를 도입하고, 이들 가스를 상기 마이크로파에 의해 플라즈마화하고, 이 플라즈마에 의해 피처리 기판의 표면에 질화 규소막을 퇴적시키는 것을 포함하는 방법에 의해서 형성되고, 상기 질소 함유 가스로서 암모니아 가스를 이용하고, 6.7 Pa 이상의 처리 압력에서 400 MPa 이상의 인장 스트레스를 갖는 질화 규소막이 형성되는 반도체 장치의 제조 방법이 제공된다.
본 발명의 제 5 관점에 의하면，반도체 기판의 주면에 절연막을 거쳐서 게이트 전극이 형성되고, 그 양측의 주면 영역에 소스 및 드레인이 형성된 구조체를 준비하는 것과, 상기 게이트 전극과 소스 및 드레인을 피복하도록 질화 규소막을 형성하는 것을 포함하는 반도체 장치의 제조 방법으로서, 상기 질화 규소막은, 진공배기 가능한 처리실과, 마이크로파를 발생하는 마이크로파 발생원과, 복수의 슬롯을 갖고 상기 마이크로파 발생원에서 발생한 마이크로파를 상기 슬롯을 거쳐서 상기 처리실내에 도입하는 평면 안테나와, 상기 처리실내에 성막 원료 가스를 공급하는 가스 공급 기구를 구비한 플라즈마 처리 장치를 준비하는 것과, 상기 처리실내에 피처리 기판을 배치하는 것과, 상기 처리실내에 질소 함유 가스와 실리콘 함유 가스를 도입하고, 이들 가스를 상기 마이크로파에 의해 플라즈마화하고, 이 플라즈마에 의해 피처리 기판의 표면에 질화 규소막을 퇴적시키는 것을 포함하는 방법에 의해서 형성되고, 상기 질소 함유 가스로서 질소 가스를 이용하고, 5.3 Pa 미만의 처리 압력에서 800 MPa를 넘는 압축 스트레스를 갖는 질화 규소막이 형성되는 반도체 장치의 제조 방법이 제공된다.
본 발명의 제 6 관점에 의하면, 컴퓨터상에서 동작하고, 진공배기 가능한 처리실과, 마이크로파를 발생하는 마이크로파 발생원과, 복수의 슬롯을 갖고 상기 마이크로파 발생원에서 발생한 마이크로파를 상기 슬롯을 거쳐서 상기 처리실내에 도입하는 평면 안테나와, 상기 처리실내에 성막 원료 가스를 공급하는 가스 공급 기구를 구비한 플라즈마 처리 장치를 제어하는 프로그램이 기억된 기억 매체로서, 상기 프로그램은 실행시에, 상기 처리실내에 피처리 기판을 배치하는 것과, 상기 처리실내에 질소 함유 가스와 실리콘 함유 가스를 도입하고, 이들 가스를 상기 마이크로파에 의해 플라즈마화하고, 이 플라즈마에 의해 피처리 기판의 표면에 질화 규소막을 퇴적시키는 것을 포함하고, 상기 질소 함유 가스의 종류와 처리 압력에 의해, 형성되는 상기 질화 규소막의 스트레스를 제어하는 플라즈마 CVD 방법이 실행되도록, 컴퓨터에 상기 플라즈마 처리 장치를 제어시키는 기억 매체가 제공된다.
본 발명의 제 7 관점에 의하면，피처리 기판이 배치되고 진공배기 가능한 처리실과, 마이크로파를 발생하는 마이크로파 발생원과, 복수의 슬롯을 갖고 상기 마이크로파 발생원에서 발생한 마이크로파를 상기 슬롯을 거쳐서 상기 처리실내에 도입하는 평면 안테나와, 상기 처리실내에 성막 원료 가스를 공급하는 가스 공급 기구와, 상기 처리실내에 피처리 기판을 배치하는 것과, 상기 처리실내에 질소 함유 가스와 실리콘 함유 가스를 도입하고, 이들 가스를 상기 마이크로파에 의해 플라즈마화하고, 이 플라즈마에 의해 피처리 기판의 표면에 질화 규소막을 퇴적시키는 것을 포함하고, 상기 질소 함유 가스의 종류와 처리 압력에 의해, 형성되는 상기 질화 규소막의 스트레스를 제어하는 플라즈마 CVD 방법이 실행되도록 제어하는 제어부를 구비한 플라즈마 처리 장치가 제공된다.
본 발명의 플라즈마 CVD 방법에 의하면, 복수의 슬롯을 갖는 평면 안테나에서 처리실내에 마이크로파를 도입하여 플라즈마를 발생시키는 플라즈마 처리 장치를 이용하고, 질소 함유 가스의 종류와 처리 압력을 조합하는 것에 의해, 원하는 스트레스를 갖는 질화 규소막을 형성할 수 있다. 예를 들면 질소 함유 가스로서, 암모니아 가스를 이용하고, 6.7 Pa 이상의 처리 압력에서 성막하는 것에 의해, 400 MPa 이상의 인장 스트레스를 갖는 질화 규소막을 형성할 수 있다. 또한, 예를 들면 질소 함유 가스로서 질소 가스를 이용하고, 5.3 Pa 미만의 처리 압력에서 성막하는 것에 의해, 800 MPa를 넘는 압축 스트레스를 갖는 질화 규소막을 형성할 수 있다.
또한, 복수의 슬롯을 갖는 평면 안테나에서 처리실내에 마이크로파를 도입해서 플라즈마를 발생시키는 플라즈마 처리 장치는 저전자 온도이고 또한 고밀도의 플라즈마 처리가 가능하기 때문에，플라즈마 CVD에 있어서의 플라즈마 데미지를 극력 저감할 수 있다. 그 때문에, 이러한 플라즈마 처리 장치를 이용하는 것에 의해, 질소 함유 가스의 종류, 처리 압력 등의 플라즈마 CVD 조건의 선택의 폭이 넓어지고, 질화 규소막의 스트레스의 제어성을 높일 수 있다.
이와 같이 본 발명의 플라즈마 CVD 방법은 질화 규소막의 스트레스 특성을 고정밀도로 제어할 수 있는 동시에, 플라즈마 데미지를 억제할 수 있는 방법이기 때문에, 각종 반도체 장치의 제조 과정에서 스트레스를 갖는 질화 규소막을 성막할 때에 유리하게 이용할 수 있다.
도 1은 본 발명 방법의 실시에 적합한 플라즈마 처리 장치의 일예를 나타내는 개략 단면도.
도 2는 도 1의 플라즈마 처리 장치의 평면 안테나 부재를 나타내는 평면도.
도 3은 스트레스를 갖는 질화 규소막을 피복막으로서 사용한 트랜지스터의 단면 구조를 모식적으로 나타내는 도면.
도 4a는 본 발명의 1실시형태에 관한 플라즈마 CVD 방법을 적용한 반도체 장치의 제조 방법의 공정을 나타내는 공정 단면도이며, 질화 규소막의 형성전의 상태를 나타내는 도면.
도 4b는 본 발명의 일실시형태에 관한 플라즈마 CVD 방법을 적용한 반도체 장치의 제조 방법의 공정을 나타내는 공정 단면도이며, 플라즈마 CVD 처리를 하고 있는 상태를 나타내는 도면.
도 4c는 본 발명의 일실시형태에 관한 플라즈마 CVD 방법을 적용한 반도체 장치의 제조 방법의 공정을 나타내는 공정 단면도이며, 플라즈마 CVD에 의한 스트레스를 갖는 질화 규소막을 성막한 후의 상태를 나타내는 도면.
도 5는 스트레스를 갖는 질화 규소막을 피복막으로서 사용한 CMOS 트랜지스터의 단면 구조를 모식적으로 나타내는 도면.
도 6은 스트레스를 갖는 질화 규소막을 피복막으로서 사용한 불휘발성 메모리의 단면 구조를 모식적으로 나타내는 도면.
도 7은 질화 규소막의 스트레스와 플라즈마 CVD에 있어서의 압력 조건의 관계를 나타내는 그래프.
도 8a는 처리 압력이 40.0 Pa인 경우에 있어서의 질화 규소막중의 수소농도와 플라즈마 CVD에 있어서의 Si2H6 유량의 관계를 나타내는 그래프.
도 8b는 처리 압력이 133.3 Pa인 경우에 있어서의 질화 규소막중의 수소농도와 플라즈마 CVD에 있어서의 Si2H6 유량의 관계를 나타내는 그래프.
도 8c는 처리 압력이 400 Pa인 경우에 있어서의 질화 규소막중의 수소농도와 플라즈마 CVD에 있어서의 Si2H6 유량의 관계를 나타내는 그래프.
도 9는 압력이 666 Pa(5 Torr)일 때의 Si2H6/NH3의 값과 질화 규소막의 스트레스의 관계를 나타내는 그래프.
도 10은 Si2H6 유량을 2 mL/min(sccm), 5 mL/min(sccm), 10 mL/min(sccm)으로 변화시킨 경우의 처리 압력과 질화 규소막의 스트레스의 관계를 나타내는 그래프.
도 11은 Si2H6 유량을 2 mL/min(sccm), 5 mL/min(sccm), 10 mL/min(sccm)으로 변화시킨 경우의 처리 압력과 N-H 결합 농도의 관계를 나타내는 그래프.
도 12는 Si2H6 유량을 2 mL/min(sccm), 5 mL/min(sccm), 10 mL/min(sccm)으로 변화시킨 경우의 처리 압력과 Si-H 결합 농도의 관계를 나타내는 그래프.
도 13a는 인장 스트레스의 경우에 있어서의 질화 규소막의 스트레스와 플라즈마 CVD에 있어서의 온도 조건 및 갭의 관계를 나타내는 그래프.
도 13b는 압축 스트레스의 경우에 있어서의 질화 규소막의 스트레스와 플라즈마 CVD에 있어서의 온도 조건 및 갭의 관계를 나타내는 그래프.
도 14는 인장 스트레스를 갖는 질화 규소막의 Jg 맵을 나타내는 도면.
도 15는 압축 스트레스를 갖는 질화 규소막의 Jg 맵을 나타내는 도면.
도 16a는 인장 스트레스의 경우에 있어서의 질화 규소막의 스트레스와 어닐 시간의 관계를 나타내는 그래프.
도 16b는 압축 스트레스의 경우에 있어서의 질화 규소막의 스트레스와 어닐 시간의 관계를 나타내는 그래프.
[실시예]
이하, 적절히 첨부 도면을 참조해서 본 발명의 실시형태에 대해 구체적으로 설명한다. 도 1은 본 발명 방법에 있어서의 질화 규소막의 형성에 이용 가능한 플라즈마 처리 장치의 일예를 모식적으로 나타내는 단면도이다. 이 플라즈마 처리 장치(100)는 복수의 슬롯을 갖는 평면 안테나, 특히 래디얼 라인 슬롯 안테나(Radial Line S1ot Antenna; RLSA)로 처리실내에 마이크로파를 도입하여 플라즈마를 발생시키는 것에 의해, 고밀도이고 또한 저전자 온도의 마이크로파 여기 플라즈마를 발생시킬 수 있는 RLSA 마이크로파 플라즈마 처리 장치로서 구성되어 있고, 1×1010 ~ 5×1012/㎤의 플라즈마 밀도이고 또한 0.7 ~ 2 eV의 저전자 온도의 플라즈마에 의한 처리가 가능하다. 따라서, 각종 반도체 장치의 제조 과정에 있어서 플라즈마 CVD에 의한 질화 규소막의 성막 처리 등의 목적으로 바람직하게 이용 가능한 것이다.
상기 플라즈마 처리 장치(100)는 기밀하게 구성되며 접지된 대략 원통형상의 챔버(1)를 갖고 있다. 또, 챔버(1)는 각통형상이어도 좋다. 챔버(1)의 저벽(1a)의 대략 중앙부에는 원형의 개구부(10)가 형성되어 있고, 저벽(1a)에는 이 개구부(10)와 연통되고, 아래쪽을 향해 돌출된 배기실(11)이 마련되어 있다. 이 배기실(11)은 배기관(23)을 거쳐서 배기 장치(24)에 접속되어 있다.
챔버(1)내에는 피처리 기판인 실리콘 웨이퍼(이하, 단지 「웨이퍼」라 함)(W)를 수평으로 지지하기 위해, 열전도성이 높은 AlN 등의 세라믹스로 이루어지는 탑재대(2)가 마련되어 있다. 이 탑재대(2)는 배기실(11)의 바닥부 중앙에서 위쪽으로 연장하는 원통형상의 AlN 등의 세라믹스로 이루어지는 지지부재(3)에 의해 지지되어 있다. 탑재대(2)에는 그 바깥가장자리부를 커버하고, 웨이퍼(W)를 가이드하기 위한 커버 링(4)이 마련되어 있다. 이 커버 링(4)은 예를 들면 석영, AlN, Al2O3, SiN 등의 재질로 구성된 부재이다.
탑재대(2)에는 저항 가열형의 히터(5)가 매립되어 있고, 이 히터(5)는 히터 전원(5a)으로부터 급전되는 것에 의해 탑재대(2)를 가열하여, 그 열로 피처리 기판인 웨이퍼(W)를 균일하게 가열한다. 또한, 탑재대(2)에는 열전쌍(6)이 마련되어 있으며, 웨이퍼(W)의 가열 온도를 예를 들면 실온에서 900 ℃까지의 범위에서 온도 제어 가능하게 되어 있다. 탑재대(2)에는 웨이퍼(W)를 지지하여 승강시키기 위한 웨이퍼 지지 핀(도시하지 않음)이 탑재대(2)의 표면에 대해 돌출 함몰 가능하게 마련되어 있다.
후술하는 상부 플레이트(27) 및 챔버(1)의 측벽에는 환상을 이루는 가스 도입부(15a 및 15b)가 상하에 마련되어 있고, 각 가스 도입부(15a 및 15b)에는 성막 원료 가스나 플라즈마 여기용 가스를 공급하는 가스 공급계(16)가 접속되어 있다. 또, 가스 도입부(15a 및 15b)는 노즐형상 또는 샤워형상으로 배치해도 좋다.
가스 공급계(16)는 예를 들면 질소 함유 가스 공급원(17), Si 함유 가스 공급원(18) 및 불활성 가스 공급원(19)을 갖고 있다. 질소 함유 가스 공급원(17)은 상부의 가스 도입부(15a)에 접속되고, Si 함유 가스 공급원(18) 및 불활성 가스 공급원(19)은 하부의 가스 도입부(15b)에 접속되어 있다.
성막 원료 가스인 질소 함유 가스로서는 예를 들면 질소(N2), 암모니아(NH3), 모노메틸히드라진(MMH)과 같은 히드라진 유도체 등을 이용할 수 있다.
또한, 다른 성막 원료 가스인 Si 함유 가스로서는 예를 들면 실란(SiH4), 디실란(Si2H6), 트리시릴아민(TSA)[(SiH3)3N] 등을 이용할 수 있지만, 특히 디실란(Si2H6)이 바람직하다.
또한, 불활성 가스로서는 예를 들면 N2가스나 희가스 등을 이용할 수 있다. 플라즈마 여기용 가스인 희가스로서는 예를 들면 Ar가스, Kr 가스, Xe 가스, He 가스 등을 이용할 수 있다. 또, 본 발명에서는 후술하는 바와 같이 성막 원료 가스를 선택하는 것에 의해, 형성되는 질화 규소막의 스트레스의 방향(인장/압축)을 제어할 수 있다.
질소 함유 가스는 가스 라인(20)을 거쳐서 가스 도입부(15a)에 이르고, 가스 도입부(15a)로부터 챔버(1)내에 도입된다. 한편，Si함유 가스 및 불활성 가스는 각각 가스 라인(20)을 거쳐서 가스 도입부(15b)에 이르고, 가스 도입부(15b)로부터 챔버(1)내에 도입된다. 각 가스 공급원에 접속하는 각각의 가스 라인(20)에는 매스플로 컨트롤러(21) 및 그 전후에 개폐 밸브(22)가 마련되어 있고, 공급되는 가스의 전환이나 유량 등의 제어가 가능하도록 구성되어 있다. 또, Ar 등의 플라즈마 여기용의 희가스는 임의의 가스이며, 반드시 성막 원료 가스와 동시에 공급하지 않아도 좋다.
상기 배기실(11)의 측면에는 배기관(23)이 접속되어 있고, 이 배기관(23)에는 고속 진공 펌프를 포함하는 전술한 배기 장치(24)가 접속되어 있다. 그리고, 이 배기 장치(24)를 작동시키는 것에 의해 챔버(1)내의 가스가 탑재대(2)의 외주 아래쪽을 따라 배기실(11)의 공간(11a)내에 균일하게 배출되고, 배기관(23)을 거쳐서 배기된다. 이것에 의해 챔버(1)내는 소정의 진공도, 예를 들면 0.133 Pa까지 고속으로 감압하는 것이 가능하게 되어 있다.
챔버(1)의 측벽에는 플라즈마 처리 장치(100)에 인접하는 반송실(도시하지 않음)과의 사이에서 웨이퍼(W)의 반입 반출을 실행하기 위한 반입출구(25)와, 이 반입출구(25)를 개폐하는 게이트밸브(26)가 마련되어 있다.
챔버(1)의 상부는 개구부로 되어 있으며, 이 개구부에는 환상의 상부 플레이트(27)가 접합된다. 상부 플레이트(27)의 내주 하부는 내측의 챔버내 공간을 향해서 돌출된 환상의 지지부(27a)가 형성되어 있다. 이 지지부(27a)상에 유전체, 예를 들면 석영이나 Al2O3, AlN 등의 세라믹스로 이루어지고, 마이크로파를 투과하는 마이크로파 투과판(28)이 시일(밀봉) 부재(29)를 거쳐서 기밀하게 마련되어 있다. 따라서, 챔버(1)내는 기밀하게 유지된다.
투과판(28)의 위쪽에는 탑재대(2)와 대향하도록, 원판형상의 평면 안테나부재(31)가 마련되어 있다. 또, 평면 안테나부재의 형상은 원판형상에 한정되지 않으며, 예를 들면 사각판 형상이라도 좋다. 이 평면 안테나부재(31)는 챔버(1)의 측벽 상단에 걸어 고정되어 있다. 평면 안테나부재(31)는 예를 들면 표면이 금 또는 은 도금된 동판 또는 알루미늄판으로 이루어지며, 마이크로파를 방사하는 다수의 슬롯 형상의 마이크로파 방사 구멍(32)이 소정의 패턴으로 관통해서 형성된 구성으로 되어 있다.
마이크로파 방사 구멍(32)은 예를 들면 도 2에 나타내는 바와 같이 긴 형상을 이루는 것이 쌍을 이루고, 전형적으로는 쌍을 이루는 마이크로파 방사 구멍(32)끼리가 T자형상으로 배치되고, 이들 쌍이 복수, 동심원형상으로 배치되어 있다. 마이크로파 방사 구멍(32)의 길이나 배열 간격은 도파관(37)내의 마이크로파의 파장(λg)에 따라 결정되며, 예를 들면 마이크로파 방사 구멍(32)의 간격은 λg/4, λg/2 또는 λg로 되도록 배치된다. 또한, 도 2에 있어서, 동심원형상으로 형성된 인접하는 마이크로파 방사 구멍(32)끼리의 간격을 Δr로 나타내고 있다. 또한, 마이크로파 방사 구멍(32)은 원형형상, 원호형상 등의 다른 형상이어도 좋다. 또한, 마이크로파 방사 구멍(32)의 배치 형태는 특히 한정되지 않으며, 동심원형상 이외에, 예를 들면 나선형상, 방사상으로 배치할 수도 있다.
이 평면 안테나부재(31)의 상면에는 진공보다 큰 유전율을 갖는 지파재(33)가 마련되어 있다. 이 지파재(33)는 진공중에서는 마이크로파의 파장이 길어지기 때문에, 마이크로파의 파장을 짧게 해서 플라즈마를 조정하는 기능을 갖고 있다. 또, 평면 안테나부재(31)와 투과판(28)의 사이, 또한 지파재(33)와 평면 안테나부재(3l)의 사이는 각각 접촉시켜도 이간시켜도 좋지만, 접촉시키는 것이 바람직하다.
챔버(1)의 상면에는 이들 평면 안테나부재(31) 및 지파재(33)를 덮도록, 예를 들면 알루미늄이나 스테인리스강 등의 금속재료로 이루어지는 실드 덮개(34)가 마련되어 있다. 챔버(1)의 상면과 실드 덮개(34)는 시일부재(35)에 의해 시일되어 있다. 실드 덮개(34)에는 냉각수 유로(34a)가 형성되어 있고, 그곳에 냉각수를 통류시키는 것에 의해, 실드 덮개(34), 지파재(33), 평면 안테나부재(31), 투과판(28)을 냉각하도록 되어 있다. 또, 실드 덮개(34)는 접지되어 있다.
실드 덮개(34) 상부벽의 중앙에는 개구부(36)가 형성되어 있고, 이 개구부에는 도파관(37)이 접속되어 있다. 이 도파관(37)의 단부에는 매칭 회로(38)를 거쳐서 마이크로파를 발생하는 마이크로파 발생 장치(39)가 접속되어 있다. 이것에 의해, 마이크로파 발생 장치(39)에서 발생한 예를 들면 주파수 2.45 ㎓의 마이크로파가 도파관(37)을 거쳐서 상기 평면 안테나부재(31)에 전파되도록 되어 있다. 또, 마이크로파의 주파수로서는 8.35 ㎓, 1.98 ㎓ 등을 이용할 수도 있다.
도파관(37)은 상기 실드 덮개(34)의 개구부(36)로부터 위쪽으로 연장하는 단면이 원형형상인 동축 도파관(37a)과, 이 동축 도파관(37a)의 상단부에 모드 변환기(40)를 거쳐서 접속된 수평 방향으로 연장하는 직사각형 도파관(37b)을 갖고 있다. 직사각형 도파관(37b)과 동축 도파관(37a)의 사이의 모드 변환기(40)는 직사각형 도파관(37b)내를 TE 모드로 전파하는 마이크로파를 TEM 모드로 변환하는 기능을 갖고 있다. 동축 도파관(37a)의 중심에는 내부 도체(41)가 연장되어 있고, 내부 도체(41)는 그 하단부에 있어서 평면 안테나부재(31)의 중심에 접속 고정되어 있다. 이것에 의해, 마이크로파는 동축 도파관(37a)의 내부 도체(41)를 거쳐서 평면 안테나부재(31)에 방사상으로 효율 좋게 균일하게 전파된다.
플라즈마 처리 장치(100)의 각 구성부는 CPU를 구비한 프로세스 컨트롤러(50)에 접속되어 제어되는 구성으로 되어 있다. 프로세스 컨트롤러(50)에는 공정 관리자가 플라즈마 처리 장치(100)를 관리하기 위해 커맨드의 입력 조작 등을 실행하는 키보드나, 플라즈마 처리 장치(100)의 가동 상황을 가시화해서 표시하는 디스플레이 등으로 이루어지는 사용자 인터페이스(51)가 접속되어 있다.
또한, 프로세스 컨트롤러(50)에는 플라즈마 처리 장치(100)에서 실행되는 각종 처리를 프로세스 컨트롤러(50)의 제어로 실현하기 위한 제어 프로그램(소프트웨어)이나 처리 조건 데이터 등이 기록된 레시피가 저장된 기억부(52)가 접속되어 있다.
그리고, 필요에 따라, 사용자 인터페이스(51)로부터의 지시 등으로 임의의 레시피를 기억부(52)로부터 호출해서 프로세스 컨트롤러(50)에 실행시킴으로써, 프로세스 컨트롤러(50)의 제어 하에, 플라즈마 처리 장치(100)에서의 원하는 처리가 실행된다. 또한, 상기 제어 프로그램이나 처리 조건 데이터 등의 레시피는 컴퓨터 판독 가능한 기억 매체, 예를 들면 CD-ROM, 하드 디스크, 플렉시블 디스크, 플래시 메모리 등에 저장된 상태의 것을 이용하거나, 또는 다른 장치로부터, 예를 들면 전용 회선을 거쳐 수시로 전송시켜서 온라인에서 이용하는 것도 가능하다.
이와 같이 구성된 플라즈마 처리 장치(100)는 800 ℃ 이하의 저온에서 하지막 등에의 데미지가 없는 플라즈마 처리를 진행시킬 수 있는 동시에, 플라즈마 균일성이 우수하며, 프로세스의 균일성을 실현할 수 있다.
RLSA 방식의 플라즈마 처리 장치(100)에 있어서는 다음과 같은 수순으로 플라즈마 CVD법에 의해 웨이퍼(W) 표면에 질화 규소막을 퇴적시키는 처리를 실행할 수 있다.
우선, 게이트밸브(26)를 열어 반입출구(25)로부터 웨이퍼(W)를 챔버(1)내에 반입하고, 탑재대(2)상에 탑재한다. 그리고, 가스 공급계(16)의 질소 함유 가스 공급원(17) 및 실리콘 함유 가스 공급원(18)으로부터, 질소 함유 가스 및 실리콘 함유 가스를 소정의 유량으로 각각 가스 도입부(15a, 15b)를 거쳐서 챔버(1)내에 도입한다.
다음에, 마이크로파 발생 장치(39)로부터의 마이크로파를, 매칭 회로(38)를 경유해서 도파관(37)에 보내고, 직사각형 도파관(37b), 모드 변환기(40), 및 동축 도파관(37a)을 순차 통과시켜 내부도체(41)를 거쳐서 평면 안테나부재(31)에 공급하고, 평면 안테나부재(31)의 슬롯으로부터 투과판(28)을 거쳐서 챔버(1)내에 있어서의 웨이퍼(W)의 위쪽공간으로 방사시킨다. 마이크로파는 직사각형 도파관(37b)내에서는 TE 모드로 전파하고, 이 TE 모드의 마이크로파는 모드 변환기(40)에서 TEM 모드로 변환되어, 동축 도파관(37a)내를 평면 안테나부재(31)를 향해 전파되어 간다. 이 때의 마이크로파 출력은 예를 들면 500 ~ 3000 W 정도로 할 수 있다.
평면 안테나부재(31)로부터 투과판(28)을 경유해서 챔버(1)에 방사된 마이크로파에 의해 챔버(1)내에서 전자계가 형성되고, 질소 함유 가스, 실리콘 함유 가스가 각각 플라즈마화된다. 이 마이크로파 여기 플라즈마는 마이크로파가 평면 안테나부재(31)의 다수의 구멍(32)으로부터 방사되는 것에 의해, 대략 1×1010 ~ 5×1012/㎤의 고밀도이고 또한 웨이퍼(W) 근방에서는 대략 1.5 eV 이하의 저전자 온도 플라즈마로 된다. 이와 같이 하여 형성되는 마이크로파 여기 플라즈마는 하지막으로의 이온 등에 의한 플라즈마 데미지가 적고, 고밀도이므로 플라즈마중에서 원료 가스가 높은 해리 상태로 되고, SiH, NH, N, H 등의 활성종이 생성되며, 활성종간의 반응에 의해서, 질화 규소 SixNy(여기서, x, y는 반드시 화학양론적으로 결정되지 않으며, 조건에 따라 다른 값을 취함)의 박막이 퇴적된다.
본 발명에 있어서는 플라즈마 CVD 성막의 조건을 선정하는 것에 의해, 성막되는 질화 규소막의 스트레스의 방향과 강도를 제어할 수 있다. 구체적으로는 예를 들면 성막하는 질화 규소막에 인장(tensile) 스트레스를 부여하는 경우에는 질소 함유 가스로서 NH3 가스, 실리콘 함유 가스로서 예를 들면 Si2H6 가스를 사용하는 것이 바람직하다. 이 경우, NH3 가스의 유량을 100 ~ 3000 mL/min(sccm), 바람직하게는 400 ~ l000 mL/min(sccm), Si2H6 가스의 유량을 1 ~ 30 mL/min(sccm), 바람직하게는 5 ~ 20 mL/min(sccm)으로 설정한다.
또한, 상기 Si2H6 가스와 NH3 가스를 이용하는 경우에 있어서, 플라즈마 CVD시의 처리 압력을 약간 높게 설정하는 것에 의해, 높은 인장 스트레스를 갖는 질화 규소막을 형성할 수 있다. 예를 들면 Si2H6 가스와 NH3 가스를 이용하여 400 MPa 이상의 인장 스트레스를 갖는 질화 규소막을 성막하기 위해서는 처리 압력을 6.7 Pa(50 mTorr) 이상으로 설정하는 것이 바람직하다. 또한, 800 MPa 이상 예를 들면 800 ~ 2000 MPa의 높은 인장 스트레스를 갖는 질화 규소막을 성막하기 위해서는 처리 압력을 40 Pa 이상 예를 들면 40 ~ 266.6 Pa(300 mTorr ~ 2 Torr)로 설정하는 것이 바람직하다. 또한, 1000 MPa 이상 예를 들면 1000 ~ 2000 MPa의 높은 인장 스트레스를 갖는 질화 규소막을 성막하기 위해서는 처리 압력을 53.3 Pa 이상 예를 들면 53.3 ~ 266.6 Pa(400 mTorr ~ 2 Torr)로 설정하는 것이 바람직하다. 또한, 1500 MPa 이상 예를 들면 1500 ~ 2000 MPa의 높은 인장 스트레스를 갖는 질화 규소막을 성막하기 위해서는 처리 압력을 133.3 Pa 이상 예를 들면 133.3 ~ 266.6 Pa(1 Torr ~ 2 Torr)로 설정하는 것이 바람직하다.
또한, 처리 압력이 동일한 경우에는 플라즈마 CVD의 처리온도가 높을수록 질화 규소막의 인장 스트레스가 강해지는 경향이 있기 때문에, 탑재대(2)를 300 ~ 800℃로 가열하는 것이 바람직하다. 또한, 플라즈마 CVD법은 저온에서 성막 가능하며, 디바이스 제조의 관점에서 300 ~ 450 ℃가 더욱 바람직하다.
또한, 플라즈마 처리 장치(100)에 있어서의 갭(투과판(28)의 하면에서 탑재대(2)의 상면까지의 간격)(G)이 넓을수록, 인장 스트레스가 강해지는 경향이 있기 때문에, 갭(G)를 예를 들면 100 ~ 300 ㎜ 정도로 설정하는 것이 바람직하다.
또한, 예를 들면 성막하는 질화 규소막에 압축(compressive) 스트레스를 부여하는 경우에는 질소 함유 가스로서 N2 가스, 실리콘 함유 가스로서 예를 들면 Si2H6 가스를 사용하는 것이 바람직하다. 이 경우, N2 가스 유량을 100 ~ 3000 mL/min(sccm), 바람직하게는 800 ~ 2000 mL/min(sccm), Si2H6 가스 유량을 1 ~ 30 mL/min(sccm), 바람직하게는 1 ~ 10 mL/min(sccm)으로 설정한다.
또한, 상기 Si2H6 가스와 N2 가스를 이용하는 경우에 있어서, 플라즈마 CVD시의 처리 압력을 약간 낮게 설정하는 것에 의해, 높은 압축 스트레스를 갖는 질화 규소막을 형성할 수 있다. 예를 들면 Si2H6 가스와 N2 가스를 이용해서, 예를 들면 800 MPa를 넘는 압축 스트레스를 갖는 질화 규소막을 성막하기 위해서는 처리 압력을 5.3 Pa(40 mTorr) 미만 예를 들면 1.3 ~ 5.3 Pa(10 mTorr ~ 40 mTorr)로 설정하는 것이 바람직하다. 또한, 1000 MPa 이상 예를 들면 1000 ~ 2000 MPa의 높은 압축 스트레스를 갖는 질화 규소막을 성막하기 위해서는 처리 압력을 4 Pa 이하 예를 들면 1.3 ~ 4 Pa(10 mTorr ~ 30 mTorr)로 설정하는 것이 바람직하다.
또한, 처리 압력이 동일한 경우에는 플라즈마 CVD의 처리온도가 높을수록 질화 규소막의 압축 스트레스가 강해지는 경향이 있기 때문에, 탑재대(2)를 300 ~ 800 ℃로 가열하는 것이 바람직하고, 디바이스 제조의 관점에서 300 ~ 450 ℃가 더욱 바람직하다.
또한, 플라즈마 처리 장치(100)에 있어서의 갭(투과판(28)의 하면에서 탑재대(2)의 상면까지의 간격)(G)이 넓을수록, 압축 스트레스가 강해지는 경향이 있기 때문에, 갭(G)을 예를 들면 100 ~ 300 ㎜정도로 설정하는 것이 바람직하다.
이상과 같이, 플라즈마 처리 장치(100)를 이용하고, 플라즈마 CVD 조건을 선택해서 성막을 실행하는 것에 의해, 질화 규소막의 스트레스의 방향(인장 또는 압축)과 스트레스의 크기를 고정밀도로 제어할 수 있다.
다음에, 플라즈마 처리 장치(100)를 사용한 플라즈마 CVD에 의해 성막되는 질화 규소막의 적용예에 대해 도 3 및 도 4a 내지 4c를 참조하면서 설명한다. 도 3은 MOS(metal-oxide-silicon) 구조의 트랜지스터(200)의 개략 구성을 나타내는 모식적인 단면도이다. 이 트랜지스터(200)는 P형 혹은 N형의 Si층(101)상에 게이트 절연막(102)을 거쳐서 예를 들면 폴리 실리콘으로 이루어지는 게이트 전극(103)이 형성되어 있다. 게이트 전극(103)의 아래쪽 양측에는 소스(104) 및 드레인(105)이 형성되고, 이들 사이에는 채널 영역(106)(도 3 중의 망긋기 부분)이 형성되어 있다. 그리고, 게이트 전극(103)을 덮도록 높은 스트레스를 갖는 절연막으로 이루어지는 피복막(라이너)(107)이 형성되어 있다. 본 적용예에서는 이 피복막(107)을, 플라즈마 처리 장치(100)를 사용한 플라즈마 CVD에 의해 성막할 수 있다. 그 때, 플라즈마 CVD의 조건을 제어하는 것에 의해, 상기와 같이 피복막(107)에 인장 스트레스 또는 압축 스트레스를 부여할 수 있다.
예를 들면, 피복막(107)으로서 인장 스트레스를 갖는 질화 규소막을 사용한 경우, 피복막(107)에는 도 3 중에 흑색 화살표(108)로 나타내는 바와 같은 방향의 스트레스가 가해진다. 그리고, 피복막(107)에 접하는 소스(104) 및 드레인(105)을 구성하는 실리콘에는 상기 흑색 화살표(108)와 동일 방향의 스트레스가 가해진다. 그 결과, 채널 영역(106)에도 흑색 화살표(108)와 동일 방향의 스트레스가 가해지며, 채널 영역(106)에 인장 왜곡이 생긴다.
반대로，피복막(107)이 압축 스트레스를 갖는 경우, 피복막(107)에는 도 3 중에 백색 화살표(109)로 나타내는 바와 같은 방향의 스트레스가 가해진다. 그리고, 피복막(107)에 접하는 소스(104) 및 드레인(105)을 구성하는 실리콘에는 상기 백색 화살표(109)와 동일 방향의 스트레스가 가해진다. 그 결과, 채널 영역(106)에도 백색 화살표(109)와 동일 방향의 스트레스가 가해지며, 채널 영역(106)에 압축 왜곡이 생긴다.
트랜지스터(200)가 전자를 캐리어로 하는 NMOS 트랜지스터인 경우에는 채널 영역(106)에 인장 왜곡을 부여하면 이동도가 증가하지만, 압축 왜곡을 부여하면 이동도가 내려간다. 한편, 트랜지스터(200)가 정공을 캐리어로 하는 PMOS 트랜지스터인 경우에는 채널 영역(106)에 압축 왜곡을 부여했을 때에 이동도가 증가하고, 인장 왜곡을 부여하면 이동도가 오히려 내려간다.
따라서, 트랜지스터(200)가 NMOS 트랜지스터인 경우에는 피복막(107)으로서 인장 스트레스를 갖는 질화 규소막을 이용하고, 채널 영역(106)에 인장 왜곡을 발생시키는 것에 의해, 포화 구동 전류값이나 선형 구동 전류값을 증가시킬 수 있다. 또한, 트랜지스터(200)가 PMOS 트랜지스터인 경우에는 피복막(107)으로서 압축 스트레스를 갖는 질화 규소막을 이용하고, 채널 영역(106)에 압축 왜곡을 발생시키는 것에 의해, 포화 구동 전류값이나 선형 구동 전류값을 증가시킬 수 있다. 이와 같이, 피복막(107)에 인장 스트레스 또는 압축 스트레스를 갖는 질화 규소막을 이용하는 것에 의해, 트랜지스터(200)의 구동 성능을 개선할 수 있다. 그 결과로서, 트랜지스터(200)를 조립한 반도체 장치의 성능을 향상시킬 수 있다.
또, 도 3에서는 스트레스를 갖는 질화 규소막을 피복막(107)에 적용했지만, 그 이외에도 예를 들면 게이트 전극(103)의 양측부에 형성되는 사이드월로서, 스트레스를 갖는 질화 규소막을 이용할 수 있다.
트랜지스터(200)는 예를 들면 플라즈마 처리 장치(100)를 이용해서 상기 인장 스트레스 또는 압축 스트레스를 부여할 수 있는 성막 조건에서 상기 구조체의 게이트 전극(103)과 소스(104) 및 드레인(105)을 덮도록 질화 규소막으로 이루어지는 피복막(107)을 형성하는 것에 의해 제조할 수 있다. 도 4a 내지 4c는 일부에 본 발명의 플라즈마 질화 처리 방법을 적용한 트랜지스터(200)의 제조 공정의 예를 설명하기 위한 공정 단면도이다.
도 4a에 나타내는 트랜지스터 구조는 이하의 수순으로 형성할 수 있다. 우선, P형 혹은 N형의 Si층(101)에 웰(도시하지 않음)을 형성하고, 예를 들면 LOCOS법이나 STI(Shallow Trench Isolation)에 의해 소자 분리층(도시하지 않음)을 형성한다. 다음에, 플라즈마 처리나 열처리 등의 방법으로 Si층(101)의 표면에 질화 규소막이나 산화 규소막 등의 게이트 절연막(102)을 형성한다. 이 게이트 절연막(102)상에, 예를 들면 CVD에 의해 폴리 실리콘층을 성막한 후, 포토리소그래피 기술에 의해 형성된 마스크 패턴에 의거하여 에칭해서 게이트 전극(103)을 형성한다. 또, 게이트 전극 구조는 폴리실리콘층의 단층에 한정되지 않으며, 게이트 전극의 비<比> 저항을 내리고, 고속화할 목적으로, 예를 들면 텅스텐, 몰리브덴, 탄탈, 티탄, 그들의 실리사이드, 나이트라이드, 합금 등을 포함하는 적층 구조로 할 수도 있다. 이와 같이 게이트 전극(103)을 형성한 후에는 이온 주입 및 활성화 처리를 실행하여 소스(104), 드레인(105)을 형성한다.
다음에, 도 4b에 나타내는 바와 같이, 플라즈마 처리 장치(100)를 이용하여 Si층(101)의 표면과 게이트 전극(103)을 덮도록 인장 스트레스 또는 압축 스트레스를 갖는 질화 규소막을 성막한다. 그리고, 포토리소그래피 기술에 의해 형성된 마스크 패턴에 의거하여 불필요한 영역의 질화 규소막을 제거해서 피복막(107)을 형성하는 것에 의해, 도 4c에 나타내는 바와 같이 MOS 구조의 트랜지스터(200)를 제조할 수 있다. 또, 피복막(107)을 형성한 후에는 필요에 따라 어닐을 할 수도 있다.
또한, 도 5에 나타내는 CMOS 트랜지스터(300)를 제조하는 경우에는 성막, 포토리소그래피에 의한 패터닝, 에칭 등을 순차 실행하고, NMOS 영역(201)과 PMOS 영역(202)을 형성하며, 또한 본 발명의 인장 스트레스 또는 압축 스트레스를 부여할 수 있는 성막 조건으로 질화 규소막의 성막과 에칭을 실행하는 것에 의해，NMOS 영역(201)과 PMOS 영역(202)의 각각에 피복막(203 및 204)을 형성할 수 있다.
구체적으로는 실리콘 기판(210)에 NMOS 영역(201)으로 되는 p형 웰(211) 및 PMOS 영역(202)으로 되는 n형 웰(212)을 형성한다. p형 웰(211)의 주면에 게이트 절연막(213)을 거쳐서 poly-Si로 이루어지는 게이트 전극(214)을 형성하고, 게이트 전극(214)의 양측에 소스(215) 및 드레인(216)을 형성한다. 그리고, 게이트 전극(214)의 측벽에는 사이드월(217)을 형성한다. 한편，n형 웰(212)의 주면에 게이트 절연막(213)을 거쳐서 poly-Si로 이루어지는 게이트 전극(224)을 형성하고, 게이트 전극(224)의 양측에 소스(225) 및 드레인(226)을 형성한다. 그리고, 게이트 전극(224)의 측벽에는 사이드월(227)을 형성한다. 또, 부호 ‘230’은 소자 분리 영역이다. 이 때의 수순은 상기 도 4a 내지 4c에 준한 것으로 된다.
이와 같이 해서 NMOS 영역(201) 및 PMOS 영역(202)이 형성된 상태에서, 플라즈마 처리 장치(100)를 이용하고, 전체면에 인장 스트레스의 질화 규소막을 퇴적시키며, 에칭에 의해 PMOS 영역(202)으로부터 인장 스트레스의 질화 규소막을 제거하고, NMOS 영역(201)에만 인장 스트레스의 질화 규소막으로 이루어지는 피복막(203)을 남긴다.
다음에, 플라즈마 처리 장치(100)를 이용하고, 웨이퍼(W)상에 압축 스트레스의 질화 규소막을 퇴적시킨다. 그리고 에칭에 의해 NMOS 영역(201)으로부터 압축 스트레스의 질화 규소막을 제거하고, PMOS 영역에만 압축 스트레스의 질화 규소막으로 이루어지는 피복막(204)을 남긴다. 이와 같이 해서, NMOS 영역(201) 및 PMOS 영역(202)의 각각에 있어서 질화 규소막의 스트레스를 이용하고, NMOS 영역(201)의 채널 영역(218)에는 인장 왜곡을 발생시키고, PMOS 영역(202)의 채널 영역(228)에는 압축 왜곡을 발생시켜 성능을 향상시킨 CMOS 트랜지스터를 제조할 수 있다.
또한, 플라즈마 처리 장치(100)를 사용한 플라즈마 CVD에 의해 성막되는 질화 규소막은 도 6에 나타내는 바와 같은 불휘발성 메모리(400)에도 적용 가능하다. 이 불휘발성 메모리(400)는 Si 기판(301)의 주면상에 터널 산화막(302)이 형성되고, 그 위에 폴리 실리콘으로 이루어지는 플로팅 게이트(FG)(304)가 형성되며, 이 플로팅 게이트(304)의 위에 예를 들면 산화막, 질화막, 산화막으로 이루어지는 ONO 구조의 유전체막(305)이 형성되고, 또한 이 유전체막(305)의 위에 폴리실리콘으로 이루어지는 컨트롤 게이트(CG)(306)가 형성되며, 컨트롤 게이트(306)의 위에는 절연층(307)이 형성되고, 플로팅 게이트(304)와 컨트롤 게이트(306)의 측벽에는 산화 처리에 의해 측벽 산화막(308)이 형성되며, Si 기판(301)의 주면의 플로팅 게이트(304)의 양측에는 소스(309) 및 드레인(310)이 형성되고, 플로팅 게이트(304), 컨트롤 게이트(306), 소스(309), 드레인(310)을 덮도록 스트레스를 갖는 질화 규소막으로 이루어지는 피복막(311)이 형성되어 있다.
이와 같이 스트레스를 갖는 질화 규소막을 피복막(311)으로서 형성하는 것에 의해, 플로팅 게이트(304)에 적절한 왜곡을 부여할 수 있다. 즉, 이러한 비휘발성 메모리(400)에 있어서는 플로팅 게이트(304)의 전하가 터널 산화막을 통과해서 Si 기판에 터널링하여 소실되는(터널 전류) 것에 의해, 메모리가 소실되어 버리지만, 플로팅 게이트(304)에 적절한 왜곡을 부여하는 것에 의해, 평균 전자 질량과 터널 산화막(302)을 구성하는 SiO2의 장벽 폭이 증가하기 때문에, 터널 전류를 감소시켜 플로팅 게이트(304)가 전하를 더욱 안정적으로 유지할 수 있게 된다.
다음에, 본 발명의 기초가 된 시험 결과에 대해 설명한다.
우선, 플라즈마 처리 장치(100)를 이용하여 각종 조건에서 질화 규소막을 성막하고, 질화 규소막의 스트레스의 크기에 대해 시험하였다. 도 7은 이때의 플라즈마 CVD에 있어서의 처리 압력과 질화 규소막의 스트레스의 크기의 관계를 나타내는 그래프이다. 또, 도 7의 종축은 질화 규소막의 스트레스의 크기를 나타내고 있고, 정(플러스)측은 인장 스트레스, 부(마이너스)측은 압축 스트레스이다(도 9, 10, 13A, 13B, 16a 및 16b에 있어서도 마찬가지이다). 또한, 도 7에 있어서 횡축의 처리 압력은 mTorr를 대수눈금에서 나타낸 것이고, 상단에 mTorr의 값을 나타내며, 하단에 환산한 Pa의 값을 나타낸다(이하의 도 10, 11, 12도 동일함).
본 시험에 있어서, 인장 스트레스를 갖는 질화 규소막은 이하의 플라즈마 CVD의 조건에서 성막하였다.
<플라즈마 CVD 성막 조건(NH3/Si2H6 가스계)>
NH3 가스 유량: 500 mL/min(sccm)
Si2H6 가스 유량: 5 mL/min(sccm)
처리 압력: 2.7 Pa(20 mTorr), 6.7 Pa(50 mTorr), 40.0 Pa(300 mTorr) 및 133.3 Pa(1 Torr)
탑재대(2)의 온도: 400 ℃
마이크로파 파워; 2000 W
또한, 압축 스트레스를 갖는 질화 규소막은 이하의 플라즈마 CVD의 조건에서 성막하였다.
<플라즈마 CVD 성막 조건(N2/Si2H6 가스계)>
N2 가스 유량(가스 도입부(15a)): 1100 mL/min(sccm)
Si2H6 가스 유량: 1 mL/min(sccm)
N2 가스 유량(가스 도입부(15b)): 100 mL/min(sccm)
처리 압력: 4.0 Pa(30 mTorr), 6.7 Pa(50 mTorr), 13.3 Pa(100 mTorr) 및 66.6 Pa(500 mTorr)
탑재대(2)의 온도: 500 ℃
마이크로파 파워: 3000 W
도 7로부터, 성막 가스를 NH3/Si2H6 가스계로 한 경우에, 질화 규소막에 인장 스트레스가 발생하고, 그 인장 스트레스는 처리 압력이 높아질수록 커지는 경향이 있으며, 약 6.7 Pa의 처리 압력에서 약 400 MPa의 인장 스트레스가 얻어지고 있다. 따라서, 질화 규소막에 인장 스트레스를 부여하는 경우에는 처리 압력은 6.7 Pa(50 mTorr) 이상으로 하는 것이 바람직하다. 또한, 800 MPa 이상 예를 들면 800 ~ 2000 MPa의 높은 인장 스트레스를 갖는 질화 규소막을 성막하기 위해서는 처리 압력을 40 Pa 이상 예를 들면 40 ~ 266.6 Pa(300 mTorr ~ 2 Torr)로 설정하는 것이 바람직하다. 또한, 1000 MPa 이상 예를 들면 1000 ~ 2000 MPa의 높은 인장 스트레스를 부여하기 위해서는 처리 압력을 53.3 Pa 이상 예를 들면 53.3 ~ 266.6 Pa(400 mTorr ~ 2 Torr)로 설정하는 것이 바람직하다. 또한, 1500 MPa 이상 예를 들면 1500 ~ 2000 MPa의 높은 인장 스트레스를 부여하기 위해서는 처리 압력을 133.3 Pa 이상 예를 들면 133.3 ~ 266.6 Pa(1 Torr ~ 2 Torr)로 설정하는 것이 바람직하다.
또한, 성막 가스를 N2/Si2H6 가스계로 한 경우에, 질화 규소막에 압축 스트레스가 발생하고, 그 압축 스트레스는 처리 압력이 작아질수록 커지는 경향이 있으며, 약 5.3 Pa(40 mTorr) 미만의 처리 압력에서 약 800 MPa를 넘는 압축 스트레스가 얻어지고 있다. 따라서, 질화 규소막에 압축 스트레스를 부여하는 경우에는 처리 압력은 5.3 Pa(40 mTorr) 미만으로 하는 것이 바람직하다. 또한, 1000 MPa 이상 예를 들면 1000 ~ 1500 MPa의 높은 압축 스트레스를 갖는 질화 규소막을 얻기 위해서는 처리 압력을 4 Pa 이하 예를 들면 1.3 ~ 4 Pa(10 mTorr ~ 30 mTorr)로 설정하는 것이 바람직하다.
도 7로부터, 플라즈마 CVD에 이용하는 가스종과 처리 압력을 조절하는 것에 의해, 스트레스의 방향과 강도를 정밀도 좋게 제어할 수 있는 것이 확인되었다.
다음에, 플라즈마 처리 장치(100)를 이용하여 Si2H6 유량을 변화시켜 질화 규소막을 성막하고, 질화 규소막중의 수소농도(Si-H 농도, N-H 농도)에 대해 시험하였다. 그 때의 Si2H6 유량과 질화 규소막중의 수소농도(Si-H 농도, N-H 농도)의 관계를 도 8a 내지 8c에 나타낸다. 도 8a는 플라즈마 CVD의 처리 압력을 40.0 a(300 mTorr), 도 8b는 133.3 Pa(1 Torr), 도 8c는 400 Pa(3 Torr)로 설정한 경우의 결과이다. 여기서는 질소 함유 가스로서 NH3을 유량 500 mL/min(sccm)로 이용하고, 처리온도 500 ℃, 마이크로파 파워는 2 kW, 갭(G)는 155 ㎜로 설정하였다. 또, 도 8a 내지 8c의 그래프 중의 「Total-H」는 질화 규소막중의 Si-H 농도와 N-H 농도의 합을 의미한다.
도 8a 내지 8c의 비교로부터, 처리 압력이 133.3 Pa(1 Torr)나 400 Pa(3 Torr)일 때에 비해, 40.0 Pa(300 mTorr)의 경우에 Si2H6 유량의 변화에 의한 수소농도로의 영향이 가장 명확하게 나타나는 것이 확인되었다. 플라즈마 CVD에 의해 성막된 질화 규소막중의 수소 농도가 높으면, 인장 스트레스를 갖는 경향이 있으며, 수소 농도가 저하되면 인장 스트레스가 약해지는 경향이 있다. 따라서, 처리 압력이 40.0 Pa(300 mTorr)인 경우에는 Si2H6 유량을 조절시키는 것에 의해, 인장 스트레스를 미세 조정할 수 있는 것이 확인되었다.
다음에, 플라즈마 처리 장치(100)를 이용해서 NH3/Si2H6 가스계에서 Si2H6 가스 유량 및 처리 압력을 변화시켜 질화 규소막을 성막하고, 질화 규소막의 스트레스의 크기에 대해 시험하였다. 여기서는 NH3 가스의 유량을 400 mL/min(sccm), Ar 가스의 유량을 200 mL/min(sccm)으로 고정시키고, Si2H6 가스 유량을 2 mL/min(sccm), 5 mL/min(sccm), 10 mL/min(sccm)으로 변화시키고, 처리 압력을 9.33 ~ 1333Pa(70 ~ 10000mTorr)까지 변화시켰다. 또, 다른 조건으로서, 처리 온도: 400 ℃, 마이크로파 파워: 2kW로 하였다.
도 9는 압력이 666 Pa(5 Torr)일 때의 Si2H6/NH3의 값과 질화 규소막의 스트레스의 관계를 나타내는 그래프이다. 이 그래프로부터, Si2H6/NH3의 값이 0.01 이하가 되면 인장 스트레스가 증가해 가는 것을 알 수 있다. 이들로부터, 666 Pa(5 Torr)라는 비교적 높은 압력의 경우에는 질화 규소막에 높은 인장 스트레스를 도입하는 관점에서는 Si2H6/NH3의 값이 0.01 이하가 바람직한 것이 확인되었다.
도 10은 횡축에 처리 압력을 취하고, 종축에 질화 규소막의 스트레스의 값을 취하여, Si2H6 유량을 2 mL/min(sccm), 5 mL/min(sccm), 10 mL/min(sccm)으로 변화시킨 경우의 처리 압력과 질화 규소막의 인장 스트레스의 관계를 나타내는 그래프이다. 이 도면으로부터 처리 압력이 133.3 Pa(1 Torr)까지는 Si2H6의 유량에 관계없이, 처리 압력의 증가에 수반해서 질화 규소막의 인장 스트레스가 증가해 가지만, Si2H6 유량이 5 mL/min(sccm), 10 mL/min(sccm)의 경우에는 처리 압력이 133.3 Pa(1 Torr)를 넘으면 인장 스트레스가 거의 상승하지 않게 되고, 처리 압력이 266.6 Pa(2 Torr)를 넘으면 오히려 인장 스트레스가 저하해 가는 것이 확인된다. 이에 반해, Si2H6 유량이 2 mL/min(sccm)의 경우에는 1333 Pa(10 Torr)까지 인장 스트레스가 계속해서 상승하는 것이 확인된다.
도 11은 횡축에 처리 압력을 취하고, 종축에 N-H 결합 농도의 값을 취하여, Si2H6 유량을 2 mL/min(sccm), 5 mL/min(sccm), 10 mL/min(sccm)으로 변화시킨 경우의 처리 압력과 N-H 결합 농도의 관계를 나타내는 그래프, 도 12는 횡축에 처리 압력을 취하고, 종축에 Si-H 결합 농도의 값을 취하여, Si2H6 유량을 2 mL/min(sccm), 5 mL/min(sccm), 10 mL/min(sccm)으로 변화시킨 경우의 처리 압력과 Si-H 결합 농도의 관계를 나타내는 그래프이다. 이들 도면과 상기 도 10을 아울러 살펴보면, 높은 인장 스트레스가 생기고 있는 영역에서는 N-H 결합 농도가 높고, Si-H 결합 농도가 대략 0이며, 인장 스트레스의 저하는 N-H 결합 농도의 저하와 Si-H 결합 농도의 상승에 대응하는 것을 알 수 있다. 즉, NH3이 과잉인 경우에는 반응율속(反應律速; reaction-rate controlling)에 의해 N-H 결합이 막중에 많이 받아들여져 인장 스트레스가 상승하고, Si2H6이 많아지면 공급율속의 반응 영역에 있기 때문에 Si-H 결합이 많아져 인장 스트레스가 저하한다. 이 때문에, Si2H6 유량을 2 mL/min(sccm)로 낮게 하면, 처리 압력이 266 Pa(2 Torr) 이상이 되어도 Si-H 결합 농도가 상승하지 않고, N-H 결합 농도가 유지되어, 1333 Pa(10 Torr) 부근까지 인장 스트레스가 상승하는 것으로 고려된다.
다음에, 플라즈마 처리 장치(100)를 이용하여 각종 조건에서 질화 규소막을 성막하고, 탑재대(2)의 온도 및 갭(G)와 스트레스의 크기의 관계에 대해 파악하였다. 도 13a 및 13b는 이 때의 각 갭에 대해 탑재대 온도와 스트레스의 관계를 나타내는 도면이고, 도 13a는 인장 스트레스, 도 13b는 압축 스트레스에 대한 결과이다. 이 시험에서는 갭(G)가 125 ㎜, 150 ㎜, 180 ㎜의 각각의 경우에 대해, 탑재대 온도와 스트레스의 관계를 조사하였다. 여기서는 NH3가스 유량을 500 mL/min(sccm), Si2H6가스 유량을 5 mL/min(sccm), 처리 압력을 133.3 Pa, 마이크로파 파워를 2 kW로 설정하였다. 도 13a 및 13b로부터, 인장 스트레스 및 압축 스트레스 모두, 탑재대(2)의 온도가 고온이 될수록 증대하는 경향이 있는 것을 알 수 있다. 또한, 인장 스트레스 및 압축 스트레스 모두, 갭(G)이 큰 쪽이 증가하는 경향이 있는 것을 알 수 있었다.
따라서, 질화 규소막에 인장 스트레스, 압축 스트레스의 어느 쪽을 부여하는 경우에 있어서도, 스트레스를 증가시키는 관점에서는 온도가 높은 쪽이 좋지만, 디바이스 제조의 관점에서는 저온 쪽이 좋고, 또한 플라즈마 CVD 특유의 저온에서 성막할 수 있는 이점도 아울러 고려하면, 탑재대(2)를 300 ~ 450 ℃로 가열하는 것이 바람직하다. 또한, 갭(G)은 예를 들면 100 ~ 300 ㎜정도로 설정하는 것이 바람직하다.
다음에, 본 발명의 효과를 확인한 시험 결과에 대해 설명한다.
(1) 챠지업 데미지 평가
평가용 디바이스로서 다수의 MOS 캐패시터를 만들어 넣은 시험용 웨이퍼(200㎜ 직경)를 사용하였다. 이 시험용 웨이퍼는 안테나 비(MOS 캐패시터의 폴리실리콘 전극과 게이트 절연막의 면적비; AAR)가 10배, 100배, 1000배, 1만배, 10만배 및 100만배의 6종류의 MOS 캐패시터를 1칩으로 해서, 1 ~ 96까지의 칩으로 구분되어 있다. 이 시험용 웨이퍼의 표면에, 플라즈마 처리 장치(100)를 이용하여 질화 규소막을 성막한 후에, MOS 캐패시터가 파괴된 정도를 MOS 캐패시터의 전류-전압 특성으로부터 구한 리크 전류에 의해 평가하였다. 이 시험에서는 -4.375 V(= -12.5 MV/㎝)에 있어서의 Jg가 1×10-9[A/μ㎡]를 넘는 것을 부적합(챠지업 데미지 있음)으로 판정하였다.
인장 스트레스를 갖는 질화 규소막은 도 1과 마찬가지의 구성의 플라즈마 처리 장치(100)를 이용하고, NH3 가스 유량 500mL/min(sccm), Si2H6 가스 유량 5 mL/min(sccm), 처리 압력 133.3 Pa(1 Torr), 탑재대(2)의 온도 500 ℃, 마이크로파 파워 2000 W, 갭 180 ㎜의 플라즈마 CVD 조건에서 성막을 실시하였다. 얻어진 질화 규소막의 인장 스트레스는 약 1500 MPa이었다.
압축 스트레스를 갖는 질화 규소막은 도 1과 마찬가지의 구성의 플라즈마 처리 장치(100)를 이용하고, 가스 도입부(15a)로부터 N2 가스 유량 1100 mL/min(sccm), 가스 도입부(15b)로부터 N2 가스 유량 100 mL/min(sccm) 및 Si2H6 가스 유량 1 mL/min(sccm)을 도입하고, 처리 압력 2.66 Pa(20mTorr), 탑재대(2)의 온도 500 ℃, 마이크로파 파워 3000 W, 갭 180 ㎜의 플라즈마 CVD 조건에서 성막하였다. 얻어진 질화 규소막의 압축 스트레스는 약 1000 MPa이었다. 또, 질화 규소막의 막두께는 압축 스트레스막, 인장 스트레스막 모두 20 ㎚로 하였다.
도 14는 시험용 웨이퍼상에 인장 스트레스를 갖는 질화 규소막을 형성한 경우의 챠지업 데미지를 나타내는 Jg 맵이고, 도 15는 시험용 웨이퍼상에 압축 스트레스를 갖는 질화 규소막을 형성한 경우의 챠지업 데미지를 나타내는 Jg 맵으로서, 모두 AAR이 100만배인 MOS 캐패시터에 있어서의 측정 결과이다.
도 14 및 도 15에 나타내는 바와 같이, 가장 리크가 발생하기 쉬운 AAR이 100만배라도, Jg는 1×10-9[A/μ㎡]를 크게 하회하고 있는 것을 알 수 있다. 다른 AAR에 있어서의 데이터는 생략하지만, Jg는 더욱 작은 값을 나타내었다. 이와 같이, 플라즈마 처리 장치(100)를 이용해서 스트레스를 갖는 질화 규소막을 형성한 경우에는 플라즈마 데미지는 거의 발생하지 않는 것이 확인되었다.
(2) 스텝 커버리지 평가
플라즈마 처리 장치(100)를 이용하고, 트렌치가 형성된 시험용 Si 기판상에, NH3 가스 유량 500 mL/min(sccm), Si2H6 가스 유량 5 mL/min(sccm), 처리 압력 133.3 Pa(1 Torr), 탑재대(2)의 온도 500 ℃, 마이크로파 파워 2000 W의 플라즈마 CVD 조건에서 인장 스트레스를 갖는 질화 규소막을 성막하였다. 또, 트렌치의 애스펙트비(깊이/폭)는 1/1이었다.
질화 규소막의 정상부 막두께(트렌치 주위의 평탄면의 막두께), 측부 막두께(트렌치의 측벽부의 막두께), 바닥부 막두께(트렌치의 바닥부의 막두께)를 측정하고, 스텝 커버리지를 평가하였다. 그 결과, 정상부에 관한 측부의 막두께비(측부 막두께/정상부 막두께×100)는 91%, 정상부에 대한 바닥부의 막두께비(바닥부 막두께/정상부 막두께×100)는 97%로 양호한 스텝 커버리지가 얻어졌다.
(3) 내열성 평가
플라즈마 처리 장치(100)를 이용하고, 인장 스트레스 및 압축 스트레스를 갖는 질화 규소막을 성막한 후, 어닐을 실시하며, 열처리가 질화 규소막의 스트레스에 부여하는 영향애 대해 조사하였다. 성막 조건 및 어닐 조건은 다음과 같다.
<플라즈마 CVD 조건(NH3/Si2H6 가스계)>
NH3 가스 유량: 400 mL/min(sccm)
Si2H6 가스 유량: 5mL/min(sccm)
처리 압력: 133.3 Pa(1000 mTorr)
탑재대(2)의 온도: 500 ℃
마이크로파 파워: 2000 W
<플라즈마 CVD 조건(N2/Si2H6 가스계)>
N2 가스 유량(가스 도입부(15a)): 1100 mL/min(sccm)
Si2H6 가스 유량: 1 mL/min(sccm)
N2 가스 유량(가스 도입부(15b)): 100 mL/min(sccm)
처리 압력: 2.6 Pa(20 mTorr)
탑재대(2)의 온도: 500 ℃
마이크로파 파워: 1000 W
<어닐 조건>
처리온도: 800 ℃
처리 압력: 101308 Pa(760 Torr)
처리 시간: 0분(미처리), 10분 또는 20분
도 16a 및 16b는 질화 규소막의 스트레스와 어닐 시간의 관계를 나타내는 그래프이고, 도 16a가 인장 스트레스의 경우, 도 16b가 압축 스트레스의 경우이다. 이들 도 16a 및 16b로부터, 원료 가스로서 Si2H6과 N2 또는 NH3을 이용하여 상기 조건에서 성막한 인장 또는 압축 스트레스를 갖는 질화 규소막은 모두 어닐 전후의 스트레스의 변동폭이 현격히 작고, 내열성이 우수한 것을 확인할 수 있었다. 이 결과로부터, 원료 가스로서 Si2H6과 N2 또는 NH3을 이용하여 얻어진 질화 규소막은 모두 각종 반도체 장치의 제조 과정에서 반복되는 열처리에 대해 우수한 내성을 갖는 것이 명확하게 되었다.
또, 본 발명은 상기 실시형태에 한정되는 것은 아니며, 본 발명의 사상의 범위내에서 각종 변형이 가능하다.
예를 들면, 상기 실시형태에서는 높은 인장 스트레스 또는 높은 압축 스트레스를 갖는 질화 규소막을, 트랜지스터의 피복막에 적용해서 구동 특성을 향상시키는 예를 들었지만, 이것에 한정되지 않고, 본 발명은 스트레스를 이용해서 디바이스 특성을 개선할 수 있는 각종 반도체 장치의 제조에 있어서 적용 가능하다.

Claims (26)

  1. 플라즈마 CVD에 의한 고 압축 스트레스의 질화 규소막의 성막 방법에 있어서,
    처리실 내에 피처리체를 반입하는 것과,
    상기 처리실 내에 질소와 실리콘과 수소만을 포함하는 가스를 도입하는 것과,
    상기 처리실 내에 복수의 슬롯을 갖는 평면 안테나를 거쳐서 마이크로파를 도입하여, 상기 질소와 실리콘과 수소만을 포함하는 가스의 플라즈마를 발생하는 것과,
    상기 피처리체상에 고 압축 스트레스를 갖는 질화 규소막을 플라즈마 CVD에 의해 성막하는 것을 포함하고,
    상기 처리실 내의 처리 압력을 1.3 ~ 5.3 Pa로 하고, 처리 온도를 300 ~ 800 ℃로 하여 상기 플라즈마 CVD에 의해 상기 피처리체상에 800 MPa을 넘는 압축 스트레스를 갖는 상기 질화 규소막을 성막하는 것을 특징으로 하는 방법.
  2. 제 1 항에 있어서,
    상기 처리 압력이 2.66 ~ 5.3 Pa인 방법.
  3. 제 1 항에 있어서,
    2.66 ~ 4 Pa의 처리 압력에서, 1000 MPa 이상의 고 압축 스트레스를 갖는 질화 규소막을 형성하는 방법.
  4. 제 1 항에 있어서,
    상기 질소와 실리콘과 수소만을 포함하는 가스는, 실리콘 함유 가스와 질소 함유 가스를 포함하고, 상기 질소 함유 가스에 대한 상기 실리콘 함유 가스의 비가 0.1 이하인 방법.
  5. 제 1 항에 있어서,
    상기 플라즈마를 생성하는 공간의 갭이 100 ~ 300 ㎜로 설정되는 방법.
  6. 제 1 항에 있어서,
    상기 고 압축 스트레스의 질화 규소막을 어닐해도 스트레스가 유지되는 방법.
  7. 플라즈마 CVD에 의한 고 인장 스트레스의 질화 규소막의 성막 방법에 있어서,
    처리실 내에 피처리체를 반입하는 것과,
    상기 처리실 내에 질소와 실리콘과 수소만을 포함하는 가스를 도입하는 것과,
    상기 처리실 내에 상기 질소와 실리콘과 수소만을 포함하는 가스의 플라즈마를 발생하는 것과,
    상기 피처리체에 고 인장 스트레스를 갖는 질화 규소막을 플라즈마 CVD에 의해 성막하는 것을 포함하고,
    상기 처리실 내의 처리 압력을 6.7 Pa 이상, 266.6 Pa 이하로 하여 상기 플라즈마 CVD에 의해 상기 피처리체상에 400 MPa 이상의 고 인장 스트레스를 갖는 질화 규소막을 성막하는 방법.
  8. 제 7 항에 있어서,
    상기 질화 규소막을 형성하는 처리 온도가 300 ~ 800 ℃인 방법.
  9. 제 7 항에 있어서,
    40 ~ 266.6 Pa의 처리 압력에서, 800 ~ 2000 MPa의 인장 스트레스를 갖는 질화 규소막이 형성되는 방법.
  10. 제 7 항에 있어서,
    133.3 ~ 266.6 Pa의 처리 압력에서, 1500 ~ 2000 MPa의 인장 스트레스를 갖는 질화 규소막이 형성되는 방법.
  11. 제 7 항에 있어서,
    상기 질소와 실리콘과 수소만을 포함하는 가스는, 실리콘 함유 가스와 질소 함유 가스를 포함하고, 상기 질소 함유 가스에 대한 상기 실리콘 함유 가스의 비가 0.1 이하인 방법.
  12. 제 7 항에 있어서,
    상기 플라즈마를 생성하는 공간의 갭이 100 ~ 300 ㎜로 설정되는 방법.
  13. 제 7 항에 있어서,
    상기 고 인장 스트레스의 질화 규소막을 어닐해도 스트레스가 유지되는 방법.
  14. 플라즈마 CVD에 의한 고 인장 스트레스의 질화 규소막의 성막 방법에 있어서,
    처리실 내에 피처리체를 반입하는 것과,
    상기 처리실 내에 질소와 실리콘과 수소만을 포함하는 가스를 도입하는 것과,
    상기 처리실 내에 상기 질소와 실리콘과 수소만을 포함하는 가스의 플라즈마를 발생하는 것과,
    상기 피처리체에 고 인장 스트레스를 갖는 질화 규소막을 플라즈마 CVD에 의해 성막하는 것을 포함하고,
    상기 처리실 내의 처리 압력을 26.6 Pa 이상, 1333 Pa 이하로 하고, 상기 질소와 실리콘과 수소만을 포함하는 가스가 실리콘 함유 가스 및 질소 함유 가스를 포함하고, 상기 질소 함유 가스에 대한 상기 실리콘 함유 가스의 비를 0.1 이하로 하여, 상기 플라즈마 CVD에 의해 상기 피처리체상에 400 MPa 이상의 고 인장 스트레스를 갖는 질화 규소막을 성막하는 방법.
  15. 제 14 항에 있어서,
    133.3 Pa 이상, 1333 Pa 이하의 처리 압력에서, 1000 ~ 1500 MPa의 고 인장 스트레스를 갖는 질화 규소막이 형성되는 방법.
  16. 제 14 항에 있어서,
    상기 플라즈마를 생성하는 공간의 갭이 100 ~ 300 ㎜로 설정되는 방법.
  17. 제 14 항에 있어서,
    상기 고 인장 스트레스의 질화 규소막을 어닐해도 스트레스가 유지되는 방법.
  18. 반도체 장치의 제조 방법에 있어서,
    반도체 기판에 절연막을 거쳐서 게이트 전극을 형성하고, 상기 게이트 전극의 양측에 소스 및 드레인을 형성하고, 소스 및 드레인 사이에 채널 영역을 형성하는 것과,
    처리실 내에 상기 반도체 기판을 반입하는 것과,
    상기 처리실 내에 질소와 실리콘과 수소만을 포함하는 가스를 도입하는 것과,
    상기 처리실 내에 복수의 슬롯을 갖는 평면 안테나를 거쳐서 마이크로파를 도입하여, 상기 질소와 실리콘과 수소만을 포함하는 가스의 플라즈마를 발생하는 것과,
    상기 반도체 기판상에 고 압축 스트레스를 갖는 질화 규소막을 플라즈마 CVD에 의해 성막하는 것을 포함하고,
    상기 처리실 내의 처리 압력을 1.3 ~ 5.3 Pa로 하고, 처리 온도를 300 ~ 800 ℃로 하여 상기 플라즈마 CVD에 의해 상기 반도체 기판상에 800 MPa을 넘는 고 압축 스트레스를 갖는 상기 질화 규소막을 성막하는 것을 특징으로 하는 방법.
  19. 제 18 항에 있어서,
    상기 질소와 실리콘과 수소만을 포함하는 가스는, 실리콘 함유 가스와 질소 함유 가스를 포함하고, 상기 질소 함유 가스에 대한 상기 실리콘 함유 가스의 비가 0.1 이하인 방법.
  20. 제 18 항에 있어서,
    상기 플라즈마를 생성하는 공간의 갭이 100 ~ 300 ㎜로 설정되는 방법.
  21. 제 18 항에 있어서,
    상기 고 압축 스트레스의 질화 규소막을 어닐해도 스트레스가 유지되는 방법.
  22. 반도체 장치의 제조 방법에 있어서,
    반도체 기판에 절연막을 거쳐서 게이트 전극을 형성하고, 상기 게이트 전극의 양측에 소스 및 드레인을 형성하고, 소스 및 드레인 사이에 채널 영역을 형성하는 것과,
    처리실 내에 상기 반도체 기판을 반입하는 것과,
    상기 처리실 내에 질소와 실리콘과 수소만을 포함하는 가스를 도입하는 것과,
    상기 처리실 내에 복수의 슬롯을 갖는 평면 안테나를 거쳐서 마이크로파를 도입하여, 상기 질소와 실리콘과 수소만을 포함하는 가스의 플라즈마를 발생하는 것과,
    상기 반도체 기판상에 고 인장 스트레스를 갖는 질화 규소막을 플라즈마 CVD에 의해 성막하는 것을 포함하고,
    상기 처리실 내의 처리 압력을 6.7 ~ 266.6 Pa로 하여, 상기 플라즈마 CVD에 의해 상기 반도체 기판상에 400 MPa을 넘는 고 인장 스트레스를 갖는 질화 규소막을 성막하는 것을 특징으로 하는 방법.
  23. 제 22 항에 있어서,
    상기 질화 규소막을 형성하는 처리 온도가 300 ~ 800 ℃인 방법.
  24. 제 22 항에 있어서,
    상기 질소와 실리콘과 수소만을 포함하는 가스는, 실리콘 함유 가스와 질소 함유 가스를 포함하고, 상기 질소 함유 가스에 대한 상기 실리콘 함유 가스의 비가 0.1 이하인 방법.
  25. 제 22 항에 있어서,
    상기 플라즈마를 생성하는 공간의 갭이 100 ~ 300 ㎜로 설정되는 방법.
  26. 제 22 항에 있어서,
    상기 고 인장 스트레스의 질화 규소막을 어닐해도 스트레스가 유지되는 방법.
KR1020127007206A 2006-05-31 2007-05-30 플라즈마 ｃｖｄ 방법, 질화 규소막의 형성 방법 및 반도체 장치의 제조 방법 KR101244590B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2006152433 2006-05-31
JPJP-P-2006-152433 2006-05-31
PCT/JP2007/060974 WO2007139140A1 (ja) 2006-05-31 2007-05-30 プラズマｃｖｄ方法、窒化珪素膜の形成方法および半導体装置の製造方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020117008827A Division KR101189926B1 (ko) 2006-05-31 2007-05-30 플라즈마 ｃｖｄ 방법, 질화 규소막의 형성 방법 및 반도체 장치의 제조 방법

Publications (2)

Publication Number Publication Date
KR20120043128A true KR20120043128A (ko) 2012-05-03
KR101244590B1 KR101244590B1 (ko) 2013-03-25

Family

ID=38778658

Family Applications (3)

Application Number Title Priority Date Filing Date
KR1020117008827A KR101189926B1 (ko) 2006-05-31 2007-05-30 플라즈마 ｃｖｄ 방법, 질화 규소막의 형성 방법 및 반도체 장치의 제조 방법
KR1020127007206A KR101244590B1 (ko) 2006-05-31 2007-05-30 플라즈마 ｃｖｄ 방법, 질화 규소막의 형성 방법 및 반도체 장치의 제조 방법
KR1020087029306A KR20090009931A (ko) 2006-05-31 2007-05-30 플라즈마 ｃｖｄ 방법, 질화 규소막의 형성 방법 및 반도체장치의 제조 방법

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020117008827A KR101189926B1 (ko) 2006-05-31 2007-05-30 플라즈마 ｃｖｄ 방법, 질화 규소막의 형성 방법 및 반도체 장치의 제조 방법

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020087029306A KR20090009931A (ko) 2006-05-31 2007-05-30 플라즈마 ｃｖｄ 방법, 질화 규소막의 형성 방법 및 반도체장치의 제조 방법

Country Status (6)

Country Link
US (3) US8138103B2 (ko)
JP (1) JP5276437B2 (ko)
KR (3) KR101189926B1 (ko)
CN (1) CN101454480B (ko)
TW (1) TWI445056B (ko)
WO (1) WO2007139140A1 (ko)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009246130A (ja) * 2008-03-31 2009-10-22 Tokyo Electron Ltd 成膜装置、成膜方法及び半導体集積回路装置の製造方法
JP2010118549A (ja) * 2008-11-13 2010-05-27 Tokyo Electron Ltd プラズマエッチング方法及びプラズマエッチング装置
KR101223724B1 (ko) 2010-10-25 2013-01-17 삼성디스플레이 주식회사 전자소자용 보호막 및 그 제조 방법
US8293605B2 (en) * 2011-02-25 2012-10-23 GlobalFoundries, Inc. Methods for fabricating a CMOS integrated circuit having a dual stress layer (DSL)
US20130284093A1 (en) * 2012-04-30 2013-10-31 Semes Co., Ltd. Substrate treating apparatus
KR101398626B1 (ko) * 2012-04-30 2014-05-27 세메스 주식회사 기판 처리 장치 및 기판 처리 방법
KR101398625B1 (ko) * 2012-04-30 2014-06-27 세메스 주식회사 기판 처리 장치
JP6101467B2 (ja) 2012-10-04 2017-03-22 東京エレクトロン株式会社 成膜方法及び成膜装置
KR20150021240A (ko) * 2013-08-20 2015-03-02 부경대학교 산학협력단 티그 용접용 용가재 성형 송급 장치
WO2015108558A1 (en) * 2014-01-17 2015-07-23 Applied Materials, Inc. In-line chamber coating to control particle flaking
JP6410622B2 (ja) 2014-03-11 2018-10-24 東京エレクトロン株式会社 プラズマ処理装置及び成膜方法
US9231025B2 (en) * 2014-05-30 2016-01-05 Texas Instruments Incorporated CMOS-based thermoelectric device with reduced electrical resistance
US9496313B2 (en) 2014-05-30 2016-11-15 Texas Instruments Incorporated CMOS-based thermopile with reduced thermal conductance
US9437652B2 (en) 2014-05-30 2016-09-06 Texas Instruments Incorporated CMOS compatible thermopile with low impedance contact
JP6700118B2 (ja) * 2016-06-24 2020-05-27 東京エレクトロン株式会社 プラズマ成膜装置および基板載置台
JP6983103B2 (ja) 2018-04-23 2021-12-17 東京エレクトロン株式会社 処理装置及び埋め込み方法

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60117737A (ja) * 1983-11-30 1985-06-25 Fujitsu Ltd プラズマｃｖｄ装置
US4668365A (en) * 1984-10-25 1987-05-26 Applied Materials, Inc. Apparatus and method for magnetron-enhanced plasma-assisted chemical vapor deposition
JPS63243277A (ja) * 1987-03-31 1988-10-11 Hitachi Ltd プラズマ成膜装置
JP2995705B2 (ja) * 1989-10-31 1999-12-27 株式会社島津製作所 硬質カーボン膜形成方法
JPH04358077A (ja) * 1991-06-03 1992-12-11 Hitachi Ltd マイクロ波プラズマｃｖｄ装置
JPH0562971A (ja) * 1991-09-02 1993-03-12 Fuji Electric Co Ltd 窒化シリコン膜の形成方法
JP3146666B2 (ja) 1991-09-13 2001-03-19 住友化学工業株式会社 木材防腐剤
JP3089116B2 (ja) * 1992-09-22 2000-09-18 三菱重工業株式会社 電子サイクロトロン共鳴プラズマｃｖｄ装置
US6380558B1 (en) * 1998-12-29 2002-04-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
JP3977974B2 (ja) * 1998-12-29 2007-09-19 株式会社半導体エネルギー研究所 半導体装置
KR100310103B1 (ko) 1999-01-05 2001-10-17 윤종용 반도체 장치의 제조 방법
JP2002198368A (ja) * 2000-12-26 2002-07-12 Nec Corp 半導体装置の製造方法
EP1300876A4 (en) * 2001-03-28 2005-12-07 Tadahiro Ohmi PLASMA TREATMENT DEVICE
JP4179041B2 (ja) * 2003-04-30 2008-11-12 株式会社島津製作所 有機ｅｌ用保護膜の成膜装置、製造方法および有機ｅｌ素子
JP2005093737A (ja) 2003-09-17 2005-04-07 Tadahiro Omi プラズマ成膜装置，プラズマ成膜方法，半導体装置の製造方法，液晶表示装置の製造方法及び有機ｅｌ素子の製造方法
KR100549949B1 (ko) * 2003-12-23 2006-02-07 삼성전자주식회사 리세스 타입 모오스 트랜지스터의 제조방법 및 그의 구조
JP2005222778A (ja) 2004-02-04 2005-08-18 Shimadzu Corp 有機エレクトロルミネッセンス素子およびその製造方法
JP4794838B2 (ja) 2004-09-07 2011-10-19 富士通セミコンダクター株式会社 半導体装置およびその製造方法
JP4358077B2 (ja) 2004-09-21 2009-11-04 株式会社東芝 成膜装置及び成膜方法
JP2006120922A (ja) * 2004-10-22 2006-05-11 Fuji Film Microdevices Co Ltd 光電変換膜積層型カラー固体撮像装置
JP2006120992A (ja) * 2004-10-25 2006-05-11 C Bui Res:Kk シリコン窒化膜の製造方法及びその製造装置
US20060105106A1 (en) 2004-11-16 2006-05-18 Applied Materials, Inc. Tensile and compressive stressed materials for semiconductors
US20060162661A1 (en) * 2005-01-22 2006-07-27 Applied Materials, Inc. Mixing energized and non-energized gases for silicon nitride deposition
US7629267B2 (en) * 2005-03-07 2009-12-08 Asm International N.V. High stress nitride film and method for formation thereof
US7192855B2 (en) * 2005-04-15 2007-03-20 Freescale Semiconductor, Inc. PECVD nitride film
US7247582B2 (en) * 2005-05-23 2007-07-24 Applied Materials, Inc. Deposition of tensile and compressive stressed materials
JP4613314B2 (ja) * 2005-05-26 2011-01-19 独立行政法人産業技術総合研究所 単結晶の製造方法
US7785950B2 (en) * 2005-11-10 2010-08-31 International Business Machines Corporation Dual stress memory technique method and related structure
US7696578B2 (en) * 2006-02-08 2010-04-13 Taiwan Semiconductor Manufacturing Company, Ltd. Selective CESL structure for CMOS application

Also Published As

Publication number Publication date
US8569186B2 (en) 2013-10-29
KR20110056551A (ko) 2011-05-30
KR101244590B1 (ko) 2013-03-25
US20130072033A1 (en) 2013-03-21
US20120178268A1 (en) 2012-07-12
JP5276437B2 (ja) 2013-08-28
JPWO2007139140A1 (ja) 2009-10-08
KR20090009931A (ko) 2009-01-23
CN101454480A (zh) 2009-06-10
US20090197376A1 (en) 2009-08-06
US8138103B2 (en) 2012-03-20
TW200811925A (en) 2008-03-01
US8329596B2 (en) 2012-12-11
CN101454480B (zh) 2012-09-05
WO2007139140A1 (ja) 2007-12-06
KR101189926B1 (ko) 2012-10-10
TWI445056B (zh) 2014-07-11

Similar Documents

Publication Publication Date Title
KR101244590B1 (ko) 플라즈마 ｃｖｄ 방법, 질화 규소막의 형성 방법 및 반도체 장치의 제조 방법
JP5341510B2 (ja) 窒化珪素膜の形成方法、半導体装置の製造方法およびプラズマｃｖｄ装置
KR102009923B1 (ko) 질화 규소막의 처리 방법 및 질화 규소막의 형성 방법
JP5706946B2 (ja) プラズマエッチング方法及びプラズマエッチング装置
KR101028625B1 (ko) 기판의 질화 처리 방법 및 절연막의 형성 방법
KR100966927B1 (ko) 절연막의 제조 방법 및 반도체 장치의 제조 방법
KR101188574B1 (ko) 절연막의 형성 방법 및 반도체 장치의 제조 방법
WO2011040455A1 (ja) 選択的プラズマ窒化処理方法及びプラズマ窒化処理装置
US20100093185A1 (en) Method for forming silicon oxide film, plasma processing apparatus and storage medium
WO2006025363A1 (ja) シリコン酸化膜の形成方法、半導体装置の製造方法およびコンピュータ記憶媒体
US7972973B2 (en) Method for forming silicon oxide film, plasma processing apparatus and storage medium
US8389420B2 (en) Method and apparatus for forming silicon oxide film
WO2010038887A1 (ja) 二酸化珪素膜およびその形成方法、コンピュータ読み取り可能な記憶媒体並びにプラズマｃｖｄ装置
JP2008251959A (ja) 絶縁層の形成方法及び半導体装置の製造方法
US20110189862A1 (en) Silicon oxynitride film and process for production thereof, computer-readable storage medium, and plasma cvd device
JP2009267391A (ja) 窒化珪素膜の製造方法、窒化珪素膜積層体の製造方法、コンピュータ読み取り可能な記憶媒体およびプラズマｃｖｄ装置

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20160219

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20170221

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20180219

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20190218

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20200218

Year of fee payment: 8