JP5253722B2 - 表示装置の駆動装置 - Google Patents

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Description

本発明は表示装置の駆動装置に関する。
液晶表示装置は、現在最も一般的に使用されている平板表示装置のうちの一つであって、画素電極及び共通電極などの電界生成電極が形成されている二枚の表示板、及びその間に形成されている液晶層からなって、電界生成電極に電圧を印加して液晶層に電界を生成し、これによって液晶層の液晶分子の配向方向を決定して入射光の偏光を制御することによって、画像を表示する。
一方、このような液晶表示装置は、スイッチング素子を含む画素及び表示信号線が形成されている表示板、階調基準電圧を生成する階調電圧生成部、そして階調基準電圧を利用して複数の階調電圧を生成し、生成された階調電圧のうちの画像信号に該当する階調電圧をデータ信号として表示信号線のうちのデータ線に印加するデータ駆動部を含む。
また、このような液晶表示装置の中でも、電界が生成されていない状態で液晶分子の長軸を上下表示板に対して垂直に配向した垂直配向モード液晶表示装置は、コントラスト比が大きくて、基準視野角を広くすることが容易であるため、脚光を浴びている。ここで、基準視野角とは、コントラスト比が１：１０の視野角、または階調間の輝度反転限界角度を意味する。
垂直配向モード液晶表示装置で、広視野角を実現するための手段としては、電界生成電極に切開部を形成する方法や、電界生成電極上に突起を形成する方法などがある。切開部及び突起によって液晶分子が傾く方向を決定することができるので、これらを使用して液晶分子の傾く方向を多方向に分散させることによって、基準視野角を広くすることができる。
しかし、垂直配向モード液晶表示装置は、前面視認性に比べて側面視認性が低い問題点がある。例えば、切開部が形成されたＰＶＡ（ｐａｔｔｅｒｎｅｄ ｖｅｒｔｉｃａｌｌｙ ａｌｉｇｎｅｄ）方式の液晶表示装置の場合には、側面に向かうほど画像が明るくなり、これが著しくなると、高い階調の間の輝度差がなくなって、画像がゆがんで見える場合もある。
このような問題点を改善するために、一つの画素を二つの副画素に分割し、二つの副画素を容量性結合させた後、一つの副画素には直接電圧を印加し、もう一つの副画素には容量性結合による電圧の降下を起こして、二つの副画素の電圧を異ならせることによって、透過率を異ならせる方法が提示された。
この時、透過率を異ならせるために、印加されるデータ電圧が異ならなければならないが、これは、結局、二つの副画素に異なる階調電圧を印加しなければならないという意味であり、階調電圧生成部は、二つの副画素に印加される階調電圧または階調基準電圧を生成する。このような階調電圧生成部は、抵抗列、スイッチング素子、及び演算増幅器からなって、他の駆動回路と印刷回路基板（ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｂｏａｒｄ、ＰＣＢ）に実装されている。しかし、階調電圧生成部は、別途の部品からなるため、ＰＣＢ上の面積を多く占めるのはもちろん、価格の面でも不利である。
本発明が目的とする技術的課題は、実装面積を減少させて、原価競争力を確保することができる、階調電圧生成部及びこれを含む表示装置を提供することにある。
本発明の一特徴によれば、各々第１及び第２副画素を含み、全体的に行列形態に配列されており、画像信号に対応する画像をそれぞれ表示する複数の画素を含む表示装置の駆動装置であって、階調基準電圧に対するデジタルデータを記憶するメモリ、前記デジタルデータを読み取って、読み取った前記デジタルデータと共にクロック信号及び少なくとも一つの選択信号を出力する制御部、集積回路からなって、前記制御部からの前記デジタルデータを受信して階調基準電圧の集合を生成する階調電圧生成部、前記階調基準電圧の集合を受信して複数の階調電圧を生成し、前記複数の階調電圧のうち、前記画像信号に該当する階調電圧を選択して前記選択された階調電圧をデータ信号として前記第１及び第２副画素に印加するデータ駆動部を含み、前記階調電圧生成部は、前記デジタルデータに基づいて、前記第１副画素に入力されるデータ電圧に適用されるデジタル階調基準データ及び前記第２副画素に入力されるデータ電圧に適用されるデジタル階調基準データをそれぞれ記憶する第１レジスター及び第２レジスター、前記第１及び第２レジスターからの出力を受信して、前記第１副画素に対する前記デジタル階調基準データと前記第２副画素に対する前記デジタル階調基準データのうちの１つを選択する複数のマルチプレクサーを含む選択部、前記マルチプレクサーの出力端子に各々連結されており、前記マルチプレクサーで選択されたデジタルデータをアナログ電圧に変換して前記階調基準電圧を生成する複数のデジタルアナログ変換器を含む変換部を含み、前記マルチプレクサーには、前記第１及び第２レジスターからの一対の出力が入力され、前記デジタルアナログ変換器に連結されているバッファーを含み、前記選択信号は前記マルチプレクサーに入力される。
また、本発明の他の一特徴によれば、各々第１及び第２副画素を含み、全体的に行列形態に配列されており、画像信号に対応する画像をそれぞれ表示する複数の画素を含む表示装置の駆動装置であって、階調基準電圧に対するデジタルデータを記憶するメモリ、
前記デジタルデータを読み取って、読み取った前記デジタルデータと共にクロック信号及び少なくとも一つの選択信号を出力する制御部、集積回路からなって、前記制御部からの前記デジタルデータを受信して階調基準電圧の集合を生成する階調電圧生成部、前記階調基準電圧の集合を受信して複数の階調電圧を生成し、前記複数の階調電圧のうち、前記画像信号に該当する階調電圧を選択して前記選択された階調電圧をデータ信号として前記第１及び第２副画素に印加するデータ駆動部を含み、前記階調電圧生成部は、前記デジタルデータに基づいて、前記第１副画素に入力されるデータ電圧に適用されるデジタル階調基準データ及び前記第２副画素に入力されるデータ電圧に適用されるデジタル階調基準データをそれぞれ記憶する第１レジスター及び第２レジスター、前記第１及び第２レジスターからの出力を受信して、前記第１副画素に対する前記デジタル階調基準データと前記第２副画素に対する前記デジタル階調基準データのうちの１つを選択する複数のマルチプレクサーを含む選択部、前記マルチプレクサーの出力端子に各々連結されており、前記マルチプレクサーで選択されたデジタルデータをアナログ電圧に変換して前記階調基準電圧を生成する複数のデジタルアナログ変換器を含む変換部を含み、前記マルチプレクサーには、前記第１及び第２レジスターからの少なくとも二対以上の出力が入力され、前記デジタルアナログ変換器に連結されている少なくとも二つのサンプル及びホールド回路を含み、前記選択信号のうちの一つは前記マルチプレクサーに入力され、残りは前記サンプル及びホールド回路に入力される。
さらに本発明の他の特徴によれば、各々第１及び第２副画素を含み、全体的に行列形態に配列されており、画像信号に対応する画像をそれぞれ表示する複数の画素を含む表示装置の駆動装置であって、階調基準電圧に対するデジタルデータを記憶するメモリ、前記デジタルデータを読み取って、読み取った前記デジタルデータと共にクロック信号及び少なくとも一つの選択信号を出力する制御部、集積回路からなって、前記制御部からの前記デジタルデータを受信して前記第１副画素に係る階調基準電圧の集合、または前記第２副画素に係る階調基準電圧の集合を生成する階調電圧生成部、前記階調基準電圧の集合を受信して複数の階調電圧を生成し、前記複数の階調電圧のうち、前記画像信号に該当する階調電圧を選択して前記選択された階調電圧をデータ信号として前記第１及び第２副画素に印加するデータ駆動部を含み、前記階調電圧生成部は、複数の第１階調基準電圧を生成する抵抗列、前記デジタルデータに基づくデジタル階調基準データを記憶するレジスター、前記レジスターからの出力を受信する複数のデジタルアナログ変換器を含む変換部、そして前記デジタルアナログ変換器及び前記抵抗列にそれぞれ連結された２つの入力端子を含み、前記デジタルアナログ変換器には、前記選択信号が入力されるスイッチング素子を通じて連結されている演算増幅器を含み、前記演算増幅器は、前記スイッチング素子が遮断される場合、前記第１階調基準電圧を前記第１副画素に対する階調基準電圧として出力し、前記スイッチング素子が導通される場合、前記第１階調基準電圧と前記デジタルアナログ変換器の出力との和で決められる電圧を前記第２副画素に対する第２階調基準電圧として出力する。
この時、前記選択信号は前記スイッチング素子に入力されることができる。
本発明によれば、本発明による構造の階調電圧生成部を一つのチップ形態で提供することによって、印刷回路基板上で占める面積を減少させるのはもちろん、原価競争力を向上させることができる。
添付した図面を参照して、本発明の実施形態について、本発明が属する技術分野における通常の知識を有する者が容易に実施することができるように詳細に説明する。しかし、本発明は多様な相異した形態で実現でき、ここで説明する実施形態に限定されない。
それでは、本発明の実施形態による階調電圧生成部及びこれを含む表示装置について、図面を参照して詳細に説明する。ここでは、液晶表示装置を一例として説明する。
図１は本発明の一実施形態による液晶表示装置のブロック図であり、図２Ａ及び図２Ｂは本発明の実施形態による液晶表示装置の一つの画素に対する等価回路図であり、図３は本発明の一実施形態による液晶表示装置の一つの副画素に対する等価回路図である。
図１を参照すれば、本発明の一実施形態による液晶表示装置は、液晶表示板組立体（ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｐａｎｅｌ ａｓｓｅｍｂｌｙ）３００、これに連結されているゲート駆動部４００及びデータ駆動部５００、データ駆動部５００に連結されている階調電圧生成部８００、そしてこれらを制御する信号制御部６００を含む。
液晶表示板組立体３００は、等価回路で見る時、複数の表示信号線、及びこれに連結されていて、ほぼ行列形態に配列されている複数の画素（ＰＸ）を含む。
これに対して、図３に示した構造で見る時、液晶表示板組立体３００は、互いに対向する下部及び上部表示板１００、２００、これらの間に形成されている液晶層３を含む。
表示信号線は、下部表示板１００に形成されていて、ゲート信号（走査信号ともいう）を伝達する複数のゲート線（Ｇ１ａ−Ｇｎｂ）及びデータ信号を伝達するデータ線（Ｄ１−Ｄｍ）を含む。ゲート線（Ｇ１ａ−Ｇｎｂ）は、概ね行方向にのびていて、互いにほぼ平行であり、データ線（Ｄ１−Ｄｍ）は、概ね列方向にのびていて、互いにほぼ平行である。
図２Ａ及び図２Ｂには表示信号線及び画素の等価回路が示されているが、図面符号ＧＬａ、ＧＬｂで示したゲート線及び図面符号ＤＬで示したデータ線の他にも、表示信号線は、ゲート線（Ｇ１−Ｇ２ｂ）とほぼ平行にのびている維持電極線（ＳＬ）を含む。
図２Ａを参照すれば、各画素（ＰＸ）は、一対の副画素（ＰＸａ、ＰＸｂ）を含み、各副画素（ＰＸａ、ＰＸｂ）は、当該ゲート線（ＧＬａ、ＧＬｂ）及びデータ線（ＤＬ）に連結されているスイッチング素子（Ｑａ、Ｑｂ）、これに連結されている液晶キャパシタ（ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｃａｐａｃｉｔｏｒ）（Ｃｌｃａ、Ｃｌｃｂ）、そしてスイッチング素子（Ｑａ、Ｑｂ）及び維持電極線（ＳＬ）に連結されているストレージキャパシタ（ｓｔｏｒａｇｅ ｃａｐａｃｉｔｏｒ）（Ｃｓｔａ、Ｃｓｔｂ）を含む。ストレージキャパシタ（Ｃｓｔａ、Ｃｓｔｂ）は、必要に応じて省略することができ、この場合には維持電極線（ＳＬ）も省略することができる。
図２Ｂを参照すれば、各画素（ＰＸ）は、一対の副画素（ＰＸａ、ＰＸｂ）、及びこれらの間に連結されている結合キャパシタ（Ｃｃｐ）を含み、各副画素（ＰＸａ、ＰＸｂ）は、当該ゲート線（ＧＬａ、ＧＬｂ）及びデータ線（ＤＬ）に連結されているスイッチング素子（Ｑａ、Ｑｂ）、及びこれに連結されている液晶キャパシタ（ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｃａｐａｃｉｔｏｒ）（Ｃｌｃａ、Ｃｌｃｂ）を含む。そして、二つの副画素（ＰＸａ、ＰＸｂ）のうちの一つ（ＰＸａ）は、スイッチング素子（Ｑａ）及び維持電極線（ＳＬ）に連結されているストレージキャパシタ（ｓｔｏｒａｇｅ ｃａｐａｃｉｔｏｒ）（Ｃｓｔａ）を含む。
図３を参照すれば、各副画素（ＰＸａ、ＰＸｂ）のスイッチング素子（Ｑ）は、下部表示板１００に形成されている薄膜トランジスタなどからなり、各々ゲート線（ＧＬ）に連結されている制御端子、データ線（ＤＬ）に連結されている入力端子、そして液晶キャパシタ（Ｃｌｃ）及びストレージキャパシタ（Ｃｓｔ）に連結されている出力端子を含む三端子素子である。
液晶キャパシタ（Ｃｌｃ）は、下部表示板１００の副画素電極（ＰＥ）及び上部表示板２００の共通電極（ＣＥ）を二つの端子とし、二つの電極（ＰＥ、ＣＥ）の間の液晶層３は、誘電体として機能する。副画素電極（ＰＥ）はスイッチング素子（Ｑ）に連結され、共通電極（ＣＥ）は上部表示板２００の全面に形成されて、共通電圧（Ｖｃｏｍ）の印加を受ける。図３とは異なって、共通電極（ＣＥ）は下部表示板１００に形成されることもでき、この時には、二つの電極（ＰＥ、ＣＥ）のうちの少なくとも一つが線状または棒状に形成されることができる。
液晶キャパシタ（Ｃｌｃ）の補助的な役割を果たすストレージキャパシタ（Ｃｓｔ）は、下部表示板１００に形成されている維持電極線（ＳＬ）及び画素電極（ＰＥ）が絶縁体を間において重畳して構成され、維持電極線（ＳＬ）には、共通電圧（Ｖｃｏｍ）などの決められた電圧が印加される。しかし、ストレージキャパシタ（Ｃｓｔ）は、副画素電極（ＰＥ）及びその真上の前段ゲート線が絶縁体を間において重畳して構成されることもできる。
一方、色表示を実現するためには、各画素が原色（ｐｒｉｍａｒｙ ｃｏｌｏｒ）のうちの一つを固有に表示したり（空間分割）、各画素が時間によって交互に三原色を表示するようにして（時間分割）、これら三原色の空間的、時間的合計によって所望の色相が認識されるようにする。原色の例としては、赤色、緑色、及び青色がある。
図３は空間分割の一例であって、上部表示板２００の各画素の領域に原色のうちの一つを示す色フィルター（ＣＦ）が形成されることを示している。図３とは異なって、色フィルター（ＣＦ）は、下部表示板１００の副画素電極（ＰＥ）上または下に形成されることもできる。
図１を参照すれば、ゲート駆動部４００は、ゲート線（Ｇ１ａ−Ｇｎｂ）に連結されて、外部からのゲートオン電圧（Ｖｏｎ）及びゲートオフ電圧（Ｖｏｆｆ）の組み合わせからなるゲート信号をゲート線（Ｇ１ａ−Ｇｎｂ）に印加する。
階調電圧生成部（ｇｒａｙ ｖｏｌｔａｇｅ ｇｅｎｅｒａｔｏｒ）８００は、Ｉ２Ｃインターフェース（ｉｎｔｅｒｆａｃｅ）方式で連結されて、データ（ＳＤＡ）及びクロック信号（ＳＣＬ）を受信して、画素の透過率に関する二つの階調基準電圧の集合を生成する。二つの階調基準電圧の集合は、一つの画素を構成する二つの副画素に独立的に提供されるものであって、各階調基準電圧の集合は、共通電圧（Ｖｃｏｍ）に対して正の値を有するもの及び負の値を有するものを含む。しかし、二つの基準階調電圧の集合の代わりに、一つの階調基準電圧の集合のみを生成することもできる。
メモリ６５０は、信号制御部６００に連結されて、階調基準電圧に対するデジタルデータを記憶しておいて、信号制御部６００に出力する。
データ駆動部５００は、液晶表示板組立体３００のデータ線（Ｄ１−Ｄｍ）に連結されて、階調電圧生成部８００からの階調基準電圧を分圧して全ての階調に対する階調電圧を生成し、この中からデータ電圧を選択する。
信号制御部６００は、ゲート駆動部４００及びデータ駆動部５００などの動作を制御する。
このようなゲート駆動装置４００、データ駆動部５００、信号制御部６００、階調電圧生成部８００の各々は、少なくとも一つの集積回路チップの形態で液晶表示板組立体３００上に直接装着されたり、可撓性印刷回路膜（ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｆｉｌｍ）（図示せず）上に装着されてＴＣＰ（ｔａｐｅ ｃａｒｒｉｅｒ ｐａｃｋａｇｅ）の形態で液晶表示板組立体３００に付着されたり、別途の印刷回路基板（ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｂｏａｒｄ）（図示せず）上に装着されることもできる。
また、これらとは異なって、これらゲート駆動装置４００、データ駆動部５００、信号制御部６００、階調電圧生成部８００は、信号線（Ｇ１ａ−Ｇｎｂ、Ｄ１−Ｄｍ）及び薄膜トランジスタのスイッチング素子（Ｑａ、Ｑｂ）などと共に液晶表示板組立体３００に集積されることもできる。また、ゲート駆動装置４００、データ駆動部５００、信号制御部６００、階調電圧生成部８００は、単一チップに集積されることもでき、この場合、これらのうちの少なくとも一つまたはこれらを構成する少なくとも一つの回路素子が単一チップの外側に位置することもできる。
それでは、このような液晶表示装置の表示動作について、詳細に説明する。
信号制御部６００は、外部のグラフィック制御機（図示せず）から入力画像信号（Ｒ、Ｇ、Ｂ）及びその表示を制御する入力制御信号、例えば垂直同期信号（Ｖｓｙｎｃ）及び水平同期信号（Ｈｓｙｎｃ）、メインクロック（ＭＣＬＫ）、データイネーブル信号（ＤＥ）などの印加を受ける。
信号制御部６００の入力画像信号（Ｒ、Ｇ、Ｂ）及び入力制御信号に基づいて、画像信号（Ｒ、Ｇ、Ｂ）を液晶表示板組立体３００の動作条件に合うように適切に処理して、ゲート制御信号（ＣＯＮＴ１）及びデータ制御信号（ＣＯＮＴ２）などを生成した後、ゲート制御信号（ＣＯＮＴ１）をゲート駆動部４００に出力し、データ制御信号（ＣＯＮＴ２）及び処理した画像信号（ＤＡＴ）をデータ駆動部５００に出力し、階調電圧生成部８００を制御する選択信号（ＳＥＬ）を生成して出力する。
ゲート制御信号（ＣＯＮＴ１）は、走査開始を指示する走査開始信号（ＳＴＶ）及びゲートオン電圧（Ｖｏｎ）の出力時間を制御するクロック信号（ＣＰＶ）を含む。
データ制御信号（ＣＯＮＴ２）は、一対の画素（ＰＸ）に対するデータの伝送を知らせる水平同期開始信号（ＳＴＨ）、データ線（Ｄ１−Ｄｍ）に当該データ電圧の印加を指示するロード信号（ＬＯＡＤ）、及びデータクロック（ＨＣＬＫ）を含む。データ制御信号（ＣＯＮＴ２）は、また、共通電圧（Ｖｃｏｍ）に対するデータ電圧の極性（以下、「共通電圧に対するデータ電圧の極性」を略して、「データ電圧の極性」とする）を反転させる反転信号（ＲＶＳ）を含むことができる。
選択信号（ＳＥＬ）は、階調電圧生成部８００が生成した二つの階調基準電圧の集合のうちの一つの選択を指示する信号であって、水平同期開始信号（ＳＴＨ）、ロード信号（ＴＰ）などと周期が同一である。一方、前記で、ゲート制御信号（ＣＯＮＴ１）のうちのクロック信号の周期は水平同期開始信号（ＳＴＨ）の２倍であってもよく、この場合、これを選択信号（ＳＥＬ）として使用することもできる。
信号制御部６００からのデータ制御信号（ＣＯＮＴ２）によって、データ駆動部５００は一対の副画素（ＰＸ）に対するデジタル画像信号（ＤＡＴ）を受信して、各デジタル画像信号（ＤＡＴ）に対応する階調電圧を選択することによって、デジタル画像信号（ＤＡＴ）をアナログデータ信号に変換した後に、これを当該データ線（Ｄ１−Ｄｍ）に印加する。
ゲート駆動部４００は、信号制御部６００からのゲート制御信号（ＣＯＮＴ１）によって、ゲートオン電圧（Ｖｏｎ）をゲート線（Ｇ１ａ−Ｇｎｂ）に印加して、このゲート線（Ｇ１ａ−Ｇｎｂ）に連結されたスイッチング素子（Ｑａ、Ｑｂ）を導通させ、それによって、データ線（Ｄ１−Ｄｍ）に印加されたデータ電圧が導通されたスイッチング素子（Ｑａ、Ｑｂ）を通じて当該副画素（ＰＸａ、ＰＸｂ）に印加される。
副画素（ＰＸａ、ＰＸｂ）に印加されたデータ電圧及び共通電圧（Ｖｃｏｍ）の差は、液晶キャパシタ（Ｃｌｃ）の充電電圧、つまり画素電圧として現れる。液晶分子は、画素電圧の大きさによってその配向が異なり、それによって、液晶層３を通過する光の偏光が変化する。このような偏光の変化は、表示板１００、２００に付着された偏光子（図示せず）によって光の透過率の変化として現れる。
１／２水平周期（または１／２Ｈ）［水平同期信号（Ｈｓｙｎｃ）及びゲートクロック（ＣＰＶ）の一周期］を単位として、データ駆動部５００及びゲート駆動部４００は、同一な動作を繰り返す。このような方式で、１フレーム（ｆｒａｍｅ）の間に全てのゲート線（Ｇ１ａ−Ｇｎｂ）に対して順次にゲートオン電圧（Ｖｏｎ）を印加し、全ての画素にデータ電圧を印加する。
１フレームが終了すれば次のフレームが開始されて、各画素に印加されるデータ電圧の極性が直前のフレームでの極性と反対になるように、データ駆動部５００に印加される反転信号（ＲＶＳ）の状態が制御される（フレーム反転）。この時、１フレーム内でも反転信号（ＲＶＳ）の特性によって一つのデータ線を通じて流れるデータ電圧の極性が反対になったり（例：行反転、点反転）、隣接するデータ線を通じて同時に流れるデータ電圧の極性が互いに反対になることがある（例：列反転、点反転）。
以下、本発明の実施形態による階調電圧生成部について、図４乃至図１０を参照して詳細に説明する。
図４は本発明の一実施形態による液晶表示装置の駆動装置のブロック図であり、図５は本発明の一実施形態による階調電圧生成部に基準電圧を印加する一例を示す図面であり、図６は本発明の一実施形態による階調電圧生成部のブロック図である。
図４を参照すれば、本発明の一実施形態による階調電圧生成部８００は、集積回路の形態の一つのチップで実現されていて、図示したように、例えば１番乃至３８番までの３８個のピンを含む。その中で、１番ピン及び３２番乃至３８番ピンまでの９個のピン、１２番乃至２０番ピンまでの９個のピンは各々出力部（ＯＵＴ１、ＯＵＴ２）を構成し、５番乃至７番ピンは各々データ（ＳＤＡ）、クロック信号（ＳＣＬ）及び選択信号（ＳＥＬ）が入力されるピンである。
また、前記のように、メモリ６５０は、階調基準電圧に対するデジタルデータ（ＳＤＡ）を記憶しておいて、信号制御部６００の読み取りによって信号制御部６００にデータを出力し、信号制御部６００は、このデータ（ＳＤＡ）を受信して再び階調電圧生成部８００に出力する。
図５を参照すれば、本発明の一実施形態による階調電圧生成部８００は、一対のデジタルレジスター８１１、８１２を含むレジスター部８１０、デジタルレジスター８１１、８１２に連結されている複数のマルチプレクサー（ＭＵＸ）を含むデータ選択部８２０、及びマルチプレクサー（ＭＵＸ）に各々連結されている複数のデジタルアナログ変換器（ＤＡＣ）を含む変換部８３０、そして各デジタルアナログ変換器（ＤＡＣ）に連結されているバッファー（ＢＵＦ）を含む。
二つのデジタルレジスター８１１、８１２は、互いに異なるデジタル階調基準データの集合（ＶＧＭＡ１ａ−ＶＧＭＡ１８ａ、ＶＧＭＡ１ｂ−ＶＧＭＡ１８ｂ）を記憶し、二つの階調基準データの集合（ＶＧＭＡ１ａ−ＶＧＭＡ１８ａ、ＶＧＭＡ１ｂ−ＶＧＭＡ１８ｂ）は対をなして互いに対応する。
各マルチプレクサー（ＭＵＸ）は、二つのデジタルレジスター８１１、８１２から対応する一対のデータ（ＶＧＭＡ１ａ・ＶＧＭＡ１ｂ、・・・、ＶＧＭＡ１８ａ・ＶＧＭＡ１８ｂ）を受信して、選択信号（ＳＥＬ）によって二つのうちの一つを選択して出力する。
各デジタルアナログ変換器（ＤＡＣ）及びバッファー（ＢＵＦ）は、マルチプレクサー（ＭＵＸ）からのデジタルデータをアナログ電圧（ＡＧＭＡ１−ＶＧＭＡ１８）に変換及び増幅して出力する。
以下では、正極性及び負極性のアナログ電圧（ＶＧＭＡＰ、ＶＧＭＡＮ）を各々９個ずつ、総計で１８個を生成することを一例として説明し、入力されるデジタルデータ（ＳＤＡ）などによって生成されるアナログ電圧の数はこれと異なることもある。
この時、図６に示したように、階調電圧生成部８００の外側に、駆動電圧（ＡＶＤＤ）及び接地電圧の間に連結されている複数の抵抗（Ｒ）が連結されている抵抗列が形成されていて、この抵抗列は、駆動電圧（ＡＶＤＤ）を分圧して、デジタルアナログ変換器（ＤＡＣ）に入力される基準電圧（ＶＲＥＦ１−ＶＲＥＦ４）を提供する。例えば、基準電圧（ＶＲＥＦ１、ＶＲＥＦ２）は共通電圧（Ｖｃｏｍ）に対して正の値を、基準電圧（ＶＲＥＦ３、ＶＲＥＦ４）は共通電圧（Ｖｃｏｍ）に対して負の値を有することができる。これとは異なって、階調電圧生成部８００内に抵抗列を形成して、基準電圧を提供することもできる。
一方、図７に示した本発明の他の実施形態による階調電圧生成部８００は、図５に示した階調電圧生成部８００とほぼ同一である。つまり、一対のデジタルレジスター８１１、８１２を含むレジスター部８１０、デジタルレジスター８１１、８１２に連結されている複数のマルチプレクサー（ＭＵＸ）を含むデータ選択部８２０、及びマルチプレクサー（ＭＵＸ）に各々連結されている複数のデジタルアナログ変換器（ＤＡＣ）を含む変換部８３０を含む。
ただしここで、変換部８３０のマルチプレクサー（ＭＵＸ）には、一対のデータが入力されるのではなく、二対または一対のデータが入力される。ここで、極性別に二対が入力されれば、データ（ＶＧＭＡ９ａ・ＶＧＭＡ９ｂ、ＶＧＭＡ１８ａ・ＶＧＭＡ１８ｂ）の場合には一対が入力される。これとは異なって、極性の区別なく二対に組み合わせることもできる。例えばデータ（ＶＧＭＡ９ａ・ＶＧＭＡ９ｂ、ＶＧＭＡ１０ａ・ＶＧＭＡ１０ｂ）を一対に組み合わせて一つのマルチプレクサー（ＭＵＸ）に入力することができる。さらには、二対以上に組み合わせることもできる。
このような方式は、図５に示した階調電圧生成部８００に比べてマルチプレクサー（ＭＵＸ）及びデジタルアナログ変換器（ＤＡＣ）の数を減少させることができる。
一方、一つのデジタルアナログ変換器（ＤＡＣ）には、二つまたは一つのサンプル及びホールド回路（ＳＨ）が連結されている。マルチプレクサー（ＭＵＸ）に選択信号（ＳＥＬ１）が入力され、サンプル及びホールド回路（ＳＨ）にも選択信号（ＳＥＬ２）が入力される。サンプル及びホールド回路（ＳＨ）は、互いに異なる二対のアナログデータが一つのデジタルアナログ変換器（ＤＡＣ）を通じて出力されるので、これを最終的に分離し、このようなサンプル及びホールド回路（ＳＨ）は、前記バッファー（ＢＵＦ）及びスイッチング素子を結合したものと見ることができる。
図８Ａ及び図８Ｂを参照すれば、本発明の他の実施形態による階調電圧生成部８００は、駆動電圧（ＡＶＤＤ）及び接地電圧（ＧＮＤ）の間に連結されている複数の抵抗（Ｒ）を含み、アナログ階調基準電圧を生成する電圧生成部８５１、複数のデジタルデータ（ＶＧＭＡ１ｃ−ＶＧＭＡ１８ｃ）を記憶するデジタルレジスター８１２、デジタルレジスター８１２に連結されている複数のデジタルアナログ変換器（ＤＡＣ）を含む変換部８３０、そして電圧生成部８５１の抵抗（Ｒ）の間及びスイッチング素子（ＳＷ）を通じてデジタルアナログ変換器（ＤＡＣ）に連結されている演算増幅器（ＯＰ）を含む演算部８６０を含む。
ここで、演算増幅器（ＯＰ）は、スイッチング素子（ＳＷ）の動作によって電圧生成部８５１からの電圧のみを出力したり、電圧生成部８５１からの電圧及びデジタルアナログ変換器（ＤＡＣ）からの出力を足して出力する。つまり、スイッチング素子（ＳＷ）が遮断されて、電圧生成部８５１で生成される電圧だけが出力される場合には、図８Ｂに示したように、アナログ階調基準電圧（ＶＧＭＡｐ、ＶＧＭＡｎ）が生成され、スイッチング素子（ＳＷ）が導通される場合には、デジタルアナログ変換器（ＤＡＣ）からの電圧との合計によって決定されるアナログ階調基準電圧（ＶＧＭＡｂｐ、ＶＧＭＡｂｎ）が生成される。図８Ｂでは、矢印で示した差だけを足して副画素（ＰＸｂ）に印加されるアナログ階調基準電圧（ＶＧＭＡｂｐ、ＶＧＭＡｂｎ）を生成することを一例に示した。
図９Ａは本発明の他の実施形態による階調電圧生成部８００を示したブロック図であり、図９Ｂは図９Ａに示した階調電圧生成部８００の一部を拡大して示した図面である。
図９Ａ及び図９Ｂを参照すれば、本発明の他の実施形態による階調電圧生成部８００は、抵抗列集合（Ｒａ１−Ｒａ１８）を含む第１電圧生成部８５１、第１電圧生成部８５１に連結されているマルチプレクサー（ＭＵＸ）を含む第１デコーダー８２１、抵抗列集合（Ｒｂ１−Ｒｂ１８）を含む第２電圧生成部８５２、第２電圧生成部８５２に連結されているマルチプレクサー（ＭＵＸ）を含む第２デコーダー８２２、そして第１及び第２デコーダー８２１、８２２のマルチプレクサー（ＭＵＸ）に連結されている複数のマルチプレクサー（ＭＵＸ）を含む変換部８２３を含む。
ここで、抵抗列集合（Ｒａ１−Ｒａ１８、Ｒｂ１−Ｒｂ１８）のうちで、例えば抵抗列（Ｒａ１、Ｒｂ１）は、デジタルデータ（ＳＤＡ）のビット数に該当する階調基準電圧を生成する。例えば、デジタルデータ（ＳＤＡ）が８ビットであれば、抵抗列（Ｒａ１、Ｒｂ１）は各々２５６個の電圧を生成し、この時、デジタルデータ（ＳＤＡ）は、選択信号（ＳＥＬ）と同様に生成された電圧のうちの一つを選択する。それによって、選択部８２３のマルチプレクサー（ＭＵＸ３１）は、一対の階調基準電圧（ＶＧＭＡ１ａ、ＶＧＭＡ１ｂ）のうちの一つを選択信号（ＳＥＬ）によって出力する。
このように、階調基準電圧の数はデジタルデータのビット数によって決まることになる。これは、表示装置で表示される階調数と同一である。
図９Ａ及び図９Ｂに示した階調電圧生成部８００は、回路の構成が簡単な抵抗列集合（Ｒａ１−Ｒａ１８、Ｒｂ１−Ｒｂ１８）及びマルチプレクサー（ＭＵＸ）を使用して実現することができる。
図１０は本発明の他の実施形態による階調電圧生成部８００を示したブロック図である。
図１０を参照すれば、本発明の他の実施形態による階調電圧生成部８００は、一対のデジタルレジスター８１１、８１２を含むレジスター部８１０、デジタルレジスター８１１、８１２に連結されている複数のデジタルアナログ変換器（ＤＡＣ）を含む変換部８３０、デジタルアナログ変換器（ＤＡＣ）に連結されている複数のサンプル及びホールド回路（Ｓ／Ｈ）を含む維持回路８４１、８４２を含む維持部８４０、二つの維持回路８４１、８４２に連結されている複数のマルチプレクサー（ＭＵＸ）を含む選択部８２０、そして選択部８２０に連結されている複数のバッファー（ＢＵＦ）を含む。
各デジタルレジスター８１１、８１２は、一対のデジタルデータ（ＶＧＭＡａｐ・ＶＧＭＡａｎ、ＶＧＭＡｂｐ・ＶＧＭＡｂｎ）を記憶して、変換部８２０もこれに合わせて一対のデジタルアナログ変換器（ＤＡＣ）を含む。その代わりに、サンプル及びホールド回路（Ｓ／Ｈ）は、生成しようとする階調基準電圧の数だけ存在する。図１０には正極性及び負極性用階調基準電圧（ＶＧＭＡＰ、ＶＧＭＡＮ）を７個ずつ生成することを一例として、各維持回路８４１、８４２は、１４個のサンプル及びホールド回路（Ｓ／Ｈ）を含む。二つの維持回路８４１、８４２及び選択部８２０には、サンプル及びホールド回路（Ｓ／Ｈ）及びマルチプレクサー（ＭＵＸ）を選択するための選択信号（ＳＥＬ１、ＳＥＬ２、ＳＥＬ３）が各々入力される。
図１０に示した階調電圧生成部８００は、最も広い面積を占めるデジタルアナログ変換器（ＤＡＣ）の数を減少させて、階調電圧生成部８００の面積を減少させることができる。
また、図７に示した階調電圧生成部８００のように、サンプル及びホールド回路（Ｓ／Ｈ）が出力端に位置すれば、ノイズ（ｎｏｉｓｅ）に脆弱であるが、図１０に示したように、階調電圧生成部８００のサンプル及びホールド回路（Ｓ／Ｈ）が中央に位置すれば、ノイズに脆弱な短所を補完することができる。
以上で、本発明の好ましい実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、請求の範囲で定義している本発明の基本概念を利用した当業者の多様な変形及び改良形態も、本発明の権利範囲に属する。
本発明の一実施形態による液晶表示装置のブロック図である。 本発明の実施形態による液晶表示装置の一つの画素に対する等価回路図である。 本発明の実施形態による液晶表示装置の一つの画素に対する等価回路図である。 本発明の一実施形態による液晶表示装置の一つの副画素に対する等価回路図である。 本発明の一実施形態による液晶表示装置の駆動装置のブロック図である。 本発明の一実施形態による階調電圧生成部のブロック図である。 本発明の一実施形態による階調電圧生成部に基準電圧を印加する一例を示す図面である。 本発明の他の実施形態による階調電圧生成部のブロック図である。 本発明の他の実施形態による階調電圧生成部のブロック図である。 は図８Ａに示した階調電圧生成部で生成される階調による電圧を示すグラフである。 本発明の他の実施形態による階調電圧生成部のブロック図である。 図９Ａに示した抵抗列及び選択部を拡大して示した図面である。 本発明の他の実施形態による階調電圧生成部のブロック図である。
符号の説明
３…液晶層、
１００…下部表示板、
２００…上部表示板、
３００…液晶表示板組立体、
４００…ゲート駆動部、
５００…データ駆動部、
６００…信号制御部、
６５０…メモリ、
８００…階調電圧生成部、
８１０…レジスター部、
８１１、８１２…レジスター、
８２０、８２１、８２２、８２３…選択部、
８３０…変換部、
８４０、８４１、８４２…維持部、
８５１、８５２…抵抗列、
８６０…演算部、
Ｒ、Ｇ、Ｂ…入力画像信号、
ＤＥ…データイネーブル信号、
ＭＣＬＫ…メインクロック、
Ｈｓｙｎｃ…水平同期信号、
Ｖｓｙｎｃ…垂直同期信号
ＣＯＮＴ１…ゲート制御信号、
ＣＯＮＴ２…データ制御信号、
ＤＡＴ…デジタル画像信号、
ＰＸ…画素、
ＰＸａ、ＰＸｂ…副画素、
Ｃｌｃ…液晶キャパシタ、
Ｃｓｔ…ストレージキャパシタ、
Ｑ…スイッチング素子、
ＳＬ…維持電極線、
ＤＬ…データ線、
ＧＬ…ゲート線、
ＰＥ…画素電極、
ＣＦ…色フィルター、
ＣＥ…共通電極、
ＳＤＡ…デジタルデータ、
ＳＣＬ…クロック信号、
ＳＥＬ…選択信号、
ＤＡＣ…デジタルアナログ変換器、
ＯＰ…演算増幅器、
ＶＧＭＡ…階調電圧、
ＶＲＥＦ…基準電圧。

Claims (3)

  1. 各々第１及び第２副画素を含み、全体的に行列形態に配列されており、画像信号に対応する画像をそれぞれ表示する複数の画素を含む表示装置の駆動装置であって、
    階調基準電圧に対するデジタルデータを記憶するメモリ、
    前記デジタルデータを読み取って、読み取った前記デジタルデータと共にクロック信号及び少なくとも一つの選択信号を出力する制御部、
    集積回路からなって、前記制御部からの前記デジタルデータを受信して階調基準電圧の集合を生成する階調電圧生成部、
    前記階調基準電圧の集合を受信して複数の階調電圧を生成し、前記複数の階調電圧のうち、前記画像信号に該当する階調電圧を選択して前記選択された階調電圧をデータ信号として前記第１及び第２副画素に印加するデータ駆動部を含み、
    前記階調電圧生成部は、
    前記デジタルデータに基づいて、前記第１副画素に入力されるデータ電圧に適用されるデジタル階調基準データ及び前記第２副画素に入力されるデータ電圧に適用されるデジタル階調基準データをそれぞれ記憶する第１レジスター及び第２レジスター、
    前記第１及び第２レジスターからの出力を受信して、前記第１副画素に対する前記デジタル階調基準データと前記第２副画素に対する前記デジタル階調基準データのうちの１つを選択する複数のマルチプレクサーを含む選択部、
    前記マルチプレクサーの出力端子に各々連結されており、前記マルチプレクサーで選択されたデジタルデータをアナログ電圧に変換して前記階調基準電圧を生成する複数のデジタルアナログ変換器を含む変換部を含み、
    前記マルチプレクサーには、前記第１及び第２レジスターからの一対の出力が入力され、
    前記デジタルアナログ変換器に連結されているバッファーを含み、
    前記選択信号は前記マルチプレクサーに入力される、表示装置の駆動装置。
  2. 各々第１及び第２副画素を含み、全体的に行列形態に配列されており、画像信号に対応する画像をそれぞれ表示する複数の画素を含む表示装置の駆動装置であって、
    階調基準電圧に対するデジタルデータを記憶するメモリ、
    前記デジタルデータを読み取って、読み取った前記デジタルデータと共にクロック信号及び少なくとも一つの選択信号を出力する制御部、
    集積回路からなって、前記制御部からの前記デジタルデータを受信して階調基準電圧の集合を生成する階調電圧生成部、
    前記階調基準電圧の集合を受信して複数の階調電圧を生成し、前記複数の階調電圧のうち、前記画像信号に該当する階調電圧を選択して前記選択された階調電圧をデータ信号として前記第１及び第２副画素に印加するデータ駆動部を含み、
    前記階調電圧生成部は、
    前記デジタルデータに基づいて、前記第１副画素に入力されるデータ電圧に適用されるデジタル階調基準データ及び前記第２副画素に入力されるデータ電圧に適用されるデジタル階調基準データをそれぞれ記憶する第１レジスター及び第２レジスター、
    前記第１及び第２レジスターからの出力を受信して、前記第１副画素に対する前記デジタル階調基準データと前記第２副画素に対する前記デジタル階調基準データのうちの１つを選択する複数のマルチプレクサーを含む選択部、
    前記マルチプレクサーの出力端子に各々連結されており、前記マルチプレクサーで選択されたデジタルデータをアナログ電圧に変換して前記階調基準電圧を生成する複数のデジタルアナログ変換器を含む変換部を含み、
    前記マルチプレクサーには、前記第１及び第２レジスターからの少なくとも二対以上の出力が入力され、
    前記デジタルアナログ変換器に連結されている少なくとも二つのサンプル及びホールド回路を含み、
    前記選択信号のうちの一つは前記マルチプレクサーに入力され、残りは前記サンプル及びホールド回路に入力される、表示装置の駆動装置。
  3. 各々第１及び第２副画素を含み、全体的に行列形態に配列されており、画像信号に対応する画像をそれぞれ表示する複数の画素を含む表示装置の駆動装置であって、
    階調基準電圧に対するデジタルデータを記憶するメモリ、
    前記デジタルデータを読み取って、読み取った前記デジタルデータと共にクロック信号及び少なくとも一つの選択信号を出力する制御部、
    集積回路からなって、前記制御部からの前記デジタルデータを受信して前記第１副画素に係る階調基準電圧の集合、または前記第２副画素に係る階調基準電圧の集合を生成する階調電圧生成部、
    前記階調基準電圧の集合を受信して複数の階調電圧を生成し、前記複数の階調電圧のうち、前記画像信号に該当する階調電圧を選択して前記選択された階調電圧をデータ信号として前記第１及び第２副画素に印加するデータ駆動部を含み、
    前記階調電圧生成部は、
    複数の第１階調基準電圧を生成する抵抗列、
    前記デジタルデータに基づくデジタル階調基準データを記憶するレジスター、
    前記レジスターからの出力を受信する複数のデジタルアナログ変換器を含む変換部、そして
    前記デジタルアナログ変換器及び前記抵抗列にそれぞれ連結された２つの入力端子を含み、前記デジタルアナログ変換器には、前記選択信号が入力されるスイッチング素子を通じて連結されている演算増幅器を含み、
    前記演算増幅器は、前記スイッチング素子が遮断される場合、前記第１階調基準電圧を前記第１副画素に対する階調基準電圧として出力し、前記スイッチング素子が導通される場合、前記第１階調基準電圧と前記デジタルアナログ変換器の出力との和で決められる電圧を前記第２副画素に対する第２階調基準電圧として出力する、表示装置の駆動装置。
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