JP5174083B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置及びその製造方法に関し、特にＭＩＳトランジスタに用いられるゲート絶縁膜の形成方法に関する。
代表的なＭＯＳ型デバイスであるＭＯＳトランジスタは、例えば相補型ＭＯＳ（ＣＭＯＳ）トランジスタ等において、膜厚が相対的に小さいゲート絶縁膜を要求される高速駆動用トランジスタと、膜厚が相対的に大きいゲート絶縁膜を要求され比較的高電圧の入出力信号を扱う高耐圧用トランジスタとを１つの半導体基板上に形成される。
高速駆動用トランジスタにおけるゲート絶縁膜の膜厚は１ｎｍ〜３ｎｍ程度を要求され、その上、高い耐絶縁破壊信頼性と低リーク電流性とを強く要求される。
ＣＭＯＳトランジスタにおいては、Ｐチャネルトランジスタのゲート電極に硼素（Ｂ）をドーパントとするＰ導電型を用いると共に、Ｎチャネルトランジスタのゲート電極に燐（Ｐ）をドーパントとするＮ導電型を用いる、いわゆるデュアルゲート構造を採用している。この場合、Ｐ型ドーパントである硼素はＮ型ドーパントである燐と比べて拡散係数が大きいため、トランジスタ形成後の熱処理により、高速駆動用トランジスタのゲート絶縁膜を拡散してチャネル領域にまで到達する。この硼素の拡散現象は浸み出しと呼ばれており、トランジスタにおけるしきい値電圧の大幅な変動及び駆動能力の劣化等を招く。この硼素の浸み出しは、当然ながらゲート絶縁膜の薄膜化を進める程顕著となり、ゲート絶縁膜に二酸化シリコン（ＳｉＯ２ ）を用いる場合に特に顕著となる。
さらに、ゲート絶縁膜の薄膜化は該ゲート絶縁膜を介したゲートリーク電流の増大をも招く。ここでも、ゲート絶縁膜を二酸化シリコンとすると、その伝導機構は、膜厚が３．５ｎｍ以上ではＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ型のトンネル電流であり、膜厚が３．５ｎｍ以下では、直接トンネル電流が支配的となる。このとき、ゲート絶縁膜の膜厚が０．２ｎｍ減少するに従いゲートリーク電流は１桁ずつ増加する。このため、ゲート絶縁膜の膜厚を２．６ｎｍ以下に設定すると、ゲートリーク電流を無視することができなくなる。
前述したように、ゲート絶縁膜に熱酸化膜を用いると、もはや硼素の浸み出し及びゲートリーク電流を抑制することができず、そこで、ゲート絶縁膜に窒素を導入した酸窒化膜が用いられるようになってきている。
以下、従来のシリコン酸窒化膜を用いるＭＯＳ型半導体装置のゲート絶縁膜の形成方法について図面を参照しながら説明する。
図１２（ａ）〜図１２（ｃ）は従来のゲート絶縁膜の形成方法の工程順の断面構成を示している。
まず、シリコンからなる半導体基板１０１の上部に、複数の素子形成領域同士を区画する素子分離領域１０２を形成し、その後、半導体基板１０１上の全面に膜厚が約７．５ｎｍの熱酸化膜からなる第１のゲート酸化膜１０３Ａを形成する。続いて、第１のゲート酸化膜１０３Ａの上に第２の領域２０２を開口するレジストパターン１０４を形成した後、形成したレジストパターン１０４を用いて、第１のゲート酸化膜１０３Ａの第２の領域２０２に含まれる部分にエッチングを行なうことにより半導体基板１０１の第２の領域を露出して、図１２（ａ）に示す状態を得る。
次に、図１２（ｂ）に示すように、半導体基板１０１に熱処理を行なって第２の領域２０２に膜厚が約２．６ｎｍの熱酸化膜からなる第２のゲート酸化膜１０５Ａを形成する。このとき、第１のゲート酸化膜１０３Ａの膜厚は増大する。
次に、図１２（ｃ）に示すように、半導体基板１０１に、一酸化窒素（ＮＯ）からなる酸窒化性雰囲気において９００℃の温度で３０秒〜数十分間の熱処理を行なうことにより、第１のゲート酸化膜１０３Ａ及び第２のゲート酸化膜１０５Ａに窒素を導入して、それぞれ第１のゲート酸窒化膜１０３Ｂ及び第２のゲート酸窒化膜１０５Ｂを得る。なお、熱処理による酸窒化処理には、一酸化窒素（ＮＯ）以外に、一酸化二窒素（Ｎ２Ｏ)、又は希にアンモニア（ＮＨ３)が用いられる。
一酸化窒素（ＮＯ）を用いる場合は、酸窒化処理による膜厚の増加は０．３ｎｍ以下と小さいが、一酸化二窒素を用いる場合は、約１０００℃〜１１５０℃の高温下で数十秒〜数十分間の酸窒化処理が必要となる。このため、一酸化二窒素（Ｎ２Ｏ)による酸窒化処理は、膜厚が最大で数ナノメートルも増大するため、プロセス上の注意が必要である。
図１３（ａ）及び図１３（ｂ）は一酸化窒素（ＮＯ）からなる酸窒化性雰囲気により酸窒化膜としたゲート酸窒化膜における窒素濃度プロファイルであって、図１３（ａ）は第１のゲート酸窒化膜１０３Ｂを示し、図１３（ｂ）は第２のゲート酸窒化膜１０５Ｂを示している。図１３（ｂ）に示すように、膜厚が２．６ｎｍの第２のゲート酸窒化膜１０５Ｂにおいて、窒素原子のピークは第２のゲート酸窒化膜１０５Ｂと半導体基板１０１との界面付近に位置し、そのピーク濃度は酸窒化温度にもよるが、４ａｔｍ％程度が最大である。なお、酸窒化処理を一酸化二窒素（Ｎ２Ｏ)を用いて行なった場合でも、窒素の濃度プロファイルは図１３（ｂ）と同様であり、さらにそのピーク濃度はせいぜい１ａｔｍ％である。
特開平１０−１７３１８７号公報 特開平１０−２０９４４９号公報 特開平１１−２３８８１０号公報 特開平１１−３１７４５８号公報 特開２０００−２１６２５７号公報 特開平１１−２３３７５８号公報 特開２０００−３５３７５３号公報
前記従来の酸化窒化処理法による第２のゲート酸窒化膜１０５Ｂは、図１３（ｂ）に示すような窒素の濃度プロファイルと濃度ピークを持つため、Ｐチャネルトランジスタを構成するｐ型ゲート電極に注入された硼素イオンは、熱処理温度にもよるが比較的容易に第２のゲート酸窒化膜１０５Ｂを拡散して、半導体基板１０１中のチャネル領域にまで達する。もちろん、二酸化シリコンのみで構成されたゲート酸化膜と比べれば硼素の拡散は抑制されているものの、第２のゲート酸窒化膜１０５Ｂのように薄膜化された場合には、窒素のピーク濃度が４ａｔｍ％程度で且つそのピーク位置が半導体基板１０１との界面付近に位置する窒素濃度プロファイルでは硼素の拡散を実質的に防止することができないという第１の問題がある。
さらに、このように、濃度が４ａｔｍ％程度で且つ基板界面に局在した窒素を含むシリコン酸窒化膜は、膜全体としての窒素の含有量は二酸化シリコン（ＳｉＯ２ ）の誘電率及び屈折率を変化させるには十分ではなく、ましてや電気的容量の増大及びゲートリーク電流の低減をも望めないという第２の問題がある。
本発明は、前記従来の問題を一挙に解決し、直接トンネル電流が流れる程度に薄膜化されたゲート絶縁膜におけるゲート電極からのドーパント原子の基板への拡散を防止すると共に、ゲートリーク電流を低減できるようにすることを目的とする。
本願発明者は、薄膜化されたゲート絶縁膜における硼素の拡散による浸み出しを抑制し且つゲートリーク電流を低減できるように、種々検討を重ねた結果、ゲート絶縁膜の窒素濃度が十分に高く、且つ絶縁膜中の窒素分布がなだらか（ブロード）であり、さらには、薄膜の膜厚の制御性が向上するように低温プロセスを用いることが好ましいという知見を得ている。また、一酸化窒素又は一酸化二窒素を用いた酸窒化処理において、窒素濃度を高めようとすれば、酸窒化処理の熱処理温度を高める必要があり、膜厚が極めて小さい極薄のゲート絶縁膜の形成には適さないという知見をも得ている。
従って、ゲート絶縁膜における硼素の浸み出しを防止すると共に、窒素濃度を高めて誘電率及び屈折率を増大させることにより、ゲートリーク電流を低減するには、薄膜化されたゲート絶縁膜にブロードな窒素分布で且つ窒素のピーク濃度が１０ａｔｍ％を越える濃度の酸窒化膜を形成する必要がある。
具体的に、本発明に係る半導体装置は、半導体基板の上に形成されたゲート絶縁膜と、ゲート絶縁膜の上に形成されたゲート電極とを備え、ゲート絶縁膜は窒素が導入され、その窒素濃度はゲート絶縁膜の表面付近又は膜厚方向の中央付近に第１のピークを持つ。
本発明の半導体装置によると、ゲート絶縁膜は窒素が導入され、その窒素濃度はゲート絶縁膜の表面付近又は膜厚方向の中央付近に第１のピークを持つため、薄膜化されたゲート絶縁膜であっても、ゲート電極からのドーパント原子の基板への拡散を防止できると共にゲートリーク電流をも低減することができる。さらには、ゲート絶縁膜の誘電率が増大するため、耐絶縁破壊性を向上することができる。
本発明の半導体装置において、ゲート絶縁膜の窒素濃度は、ゲート絶縁膜における半導体基板との界面付近に第２のピークを持つことが好ましい。
このようにすると、ゲート絶縁膜における半導体基板との界面において、ゲート絶縁膜の耐ストレス性が向上すると共に、ゲートリーク電流が低減する。
本発明の半導体装置において、ゲート絶縁膜における窒素濃度の第１のピーク値が約１０ａｔｍ％以上で且つ約４０ａｔｍ％以下であることが好ましい。
また、本発明の半導体装置において、ゲート絶縁膜における半導体基板との界面部分の窒素濃度は約０．２ａｔｍ％以上で且つ約３ａｔｍ％以下であることが好ましい。
本発明に係る第１の半導体装置の製造方法は、半導体基板上にゲート絶縁用膜を形成する工程（ａ）と、ゲート絶縁用膜を窒素プラズマに暴露することにより、ゲート絶縁用膜に窒素原子を導入してゲート絶縁用膜からゲート絶縁膜を形成する工程（ｂ）とを備えている。
第１の半導体装置の製造方法によると、ゲート絶縁用膜を窒素プラズマに暴露することにより、ゲート絶縁用膜に窒素原子を導入してゲート絶縁用膜からゲート絶縁膜を形成するため、薄膜化されたゲート絶縁膜に相対的にブロードな窒素分布で且つ窒素のピーク濃度が１０ａｔｍ％を越える濃度の酸窒化膜を形成できる。その結果、薄膜化されたゲート絶縁膜であっても、ゲート電極からのドーパント原子の基板への拡散を防止できると共にゲートリーク電流をも低減することができ、さらには、ゲート絶縁膜の誘電率が増大するため、耐絶縁破壊性を向上することができる。
第１の半導体装置の製造方法において、工程（ａ）では、半導体基板に対して酸化性雰囲気で熱処理を行なうことにより、半導体基板上に酸化膜からなるゲート絶縁用膜を形成することが好ましい。
また、第１の半導体装置の製造方法において、工程（ａ）では、半導体基板に対して水素を含まない酸窒化性雰囲気で熱処理を行なうことにより、半導体基板上に酸窒化膜からなるゲート絶縁用膜を形成することが好ましい。
このように、工程（ａ）において、水素を含まない酸窒化性雰囲気で熱処理を行なうことによりゲート絶縁用膜を形成するため、ゲート絶縁用膜における半導体基板との界面付近にも窒素原子が導入される。その結果、ゲート絶縁用膜の耐ストレス性が向上して、ゲートリーク電流が低減する。
この場合に、酸窒化性雰囲気が、一酸化窒素と酸素とを含む雰囲気、又は一酸化二窒素からなる雰囲気であることが好ましい。
この場合に、工程（ａ）の前に、半導体基板に増速酸化効果を生じさせる不純物イオンを注入する工程をさらに備えていることが好ましい。
このようにすると、半導体基板上に成膜されるゲート絶縁用膜の膜厚が増速酸化効果により増大する。従って、増速酸化効果を生じさせる不純物イオンを選択的に注入すると、不純物イオンを注入した領域と注入しない領域とにおいてゲート絶縁用膜の膜厚を変えることができる。
第１の半導体装置の製造方法において、工程（ａ）では、半導体基板に対して一酸化二窒素から生成された窒素プラズマ及び酸素プラズマを含む酸窒化性雰囲気で処理を行なうことにより、半導体基板上に酸窒化膜からなるゲート絶縁用膜を形成することが好ましい。
第１の半導体装置の製造方法において、工程（ａ）よりも前に、半導体基板を第１の領域及び第２の領域に区画する第１の工程と、第１の領域上及び第２の領域上に、熱酸化膜からなる第１のゲート絶縁用膜を形成する第２の工程と、第１のゲート絶縁用膜における第２の領域に含まれる部分を除去する第３の工程とをさらに備え、工程（ａ）では、半導体基板における第２の領域上に、膜厚が第１のゲート絶縁用膜よりも小さいゲート絶縁用膜となる第２のゲート絶縁用膜を形成し、工程（ｂ）では、第１のゲート絶縁用膜及び第２のゲート絶縁用膜を窒素プラズマに暴露して、第１のゲート絶縁用膜及び第２のゲート絶縁用膜に窒素原子を導入することにより、第１のゲート絶縁用膜から第１のゲート絶縁膜を形成すると共に、第２のゲート絶縁用膜からゲート絶縁膜となる第２のゲート絶縁膜を形成することが好ましい。
このようにすると、半導体基板における第１の領域上及び第２の領域上に、互いに膜厚が異なる第１のゲート絶縁膜及び第２のゲート絶縁膜を形成することができると共に、各ゲート絶縁膜に窒素原子を確実に導入することができる。
この場合に、第１のゲート絶縁膜の膜厚は３．５ｎｍ以上で且つ９ｎｍ以下であり、その窒素濃度は第１のゲート絶縁膜の表面付近及び半導体基板との界面付近にそれぞれピークを持ち、第２のゲート絶縁膜の膜厚は１．０ｎｍ以上で且つ３．０ｎｍ以下であり、その窒素濃度は第２のゲート絶縁膜における膜厚方向の中央付近にピークを持つことが好ましい。
第１の半導体装置の製造方法において、工程（ａ）よりも前に、半導体基板を第１の領域、第２の領域及び第３の領域に区画する第１の工程と、第１の領域上、第２の領域上及び第３の領域上に、熱酸化膜からなる第１のゲート絶縁用膜を形成する第２の工程と、第２の工程の後に、半導体基板の第２の領域に増速酸化効果を生じさせる不純物イオンを注入する第３の工程と、第１のゲート絶縁用膜における第２の領域及び第３の領域に含まれる部分を除去する第４の工程とをさらに備え、工程（ａ）では、半導体基板における第２の領域上に、膜厚が第１のゲート絶縁用膜よりも小さい第２のゲート絶縁用膜を形成し、且つ、第３の領域上に膜厚が第２のゲート絶縁用膜よりも小さいゲート絶縁用膜となる第３のゲート絶縁用膜を形成し、工程（ｂ）では、第１のゲート絶縁用膜、第２のゲート絶縁用膜及び第３のゲート絶縁用膜を窒素プラズマに暴露して、第１のゲート絶縁用膜、第２のゲート絶縁用膜及び第３のゲート絶縁用膜に窒素原子を導入することにより、第１のゲート絶縁用膜から第１のゲート絶縁膜を形成し、第２のゲート絶縁用膜から第２のゲート絶縁膜を形成し、第３のゲート絶縁用膜からゲート絶縁膜となる第３のゲート絶縁膜を形成することが好ましい。
このようにすると、半導体基板における第１の領域上、第２の領域上及び第３の領域上に、互いに膜厚が異なる第１のゲート絶縁膜、第２のゲート絶縁膜及び第３のゲート絶縁膜を形成することができると共に、各ゲート絶縁膜に窒素原子を確実に導入することができる。
第１の半導体装置の製造方法において、増速酸化効果を生じさせる不純物イオンは、フッ素又はシリコンであり、フッ素又はシリコンを半導体基板の表面近傍に１×１０１４ｃｍ−２以上で且つ５×１０１５ｃｍ−２以下のドーズ量で注入することが好ましい。
第１の半導体装置の製造方法において、窒素プラズマは温度が室温から５００℃までの高密度プラズマであることが好ましい。
第１の半導体装置の製造方法において、ゲート絶縁膜における窒素濃度のピーク値は、１０ａｔｍ％以上で且つ４０ａｔｍ％以下であることが好ましい。
第１の半導体装置の製造方法において、窒素プラズマに酸素プラズマを加えることが好ましい。
本発明に係る第２の半導体装置の製造方法は、半導体基板の全面を窒素プラズマ及び酸素プラズマに暴露することにより、半導体基板上に酸窒化膜からなるゲート絶縁膜を形成する工程（ａ）と、ゲート絶縁膜上にゲート電極を選択的に形成する工程（ｂ）とを備えている。
第２の半導体装置の製造方法によると、半導体基板の全面を窒素プラズマ及び酸素プラズマに暴露することにより、半導体基板の上に形成されるゲート絶縁膜として、相対的にブロードな窒素分布で且つ窒素のピーク濃度が１０ａｔｍ％を越える濃度の酸窒化膜を形成できる。その結果、薄膜化されたゲート絶縁膜であっても、ゲート電極からのドーパント原子の基板への拡散を防止できると共にゲートリーク電流をも低減することができる。さらには、ゲート絶縁膜の誘電率が増大するため、耐絶縁破壊性を向上することができる。
第２の半導体装置の製造方法において、工程（ａ）よりも前に、半導体基板を第１の領域及び第２の領域に区画する第１の工程と、第１の領域上及び第２の領域上に、熱酸化膜からなる第１のゲート絶縁用膜を形成する第２の工程と、第１のゲート絶縁用膜における第２の領域に含まれる部分を除去する第３の工程とをさらに備え、工程（ａ）では、第１のゲート絶縁用膜を含む半導体基板の全面を窒素プラズマ及び酸素プラズマに暴露することにより、第２の領域上に膜厚が第１のゲート絶縁用膜よりも小さいゲート絶縁膜となる第２のゲート絶縁膜を形成すると共に、第１のゲート絶縁用膜に窒素原子を導入して第１のゲート絶縁用膜から第１のゲート絶縁膜を形成することが好ましい。
このようにすると、半導体基板における第１の領域上及び第２の領域上に、互いに膜厚が異なり、且つ窒素原子が導入された第１のゲート絶縁膜及び第２のゲート絶縁膜を形成することができる。
この場合に、第１のゲート絶縁膜の膜厚は３．５ｎｍ以上で且つ９ｎｍ以下であり、その窒素濃度は第１のゲート絶縁膜の表面付近にピークを持ち、第２のゲート絶縁膜の膜厚は１．０ｎｍ以上で且つ３．０ｎｍ以下であり、その窒素濃度は第２のゲート絶縁膜における膜厚方向の中央付近にピークを持つことが好ましい。
本発明に係る半導体装置によると、例えば膜厚が３．５ｎｍ以下と、直接トンネル電流が流れる程度に薄膜化されたゲート絶縁膜であっても、ゲート電極からのドーパント原子の基板への拡散を防止できると共にゲートリーク電流をも低減することができる。その上、ゲート絶縁膜の誘電率が増大することにより、耐絶縁破壊性を向上することができる。
（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。 （ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。 （ａ）及び（ｂ）は図２（ａ）に示す第２のゲート絶縁膜を形成した直後の各ゲート絶縁膜における窒素濃度プロファイルを表わし、（ａ）は第１のゲート絶縁膜を示すグラフであり、（ｂ）は第２のゲート絶縁膜を示すグラフである。 （ａ）及び（ｂ）は図２（ｂ）に示すプラズマ窒化処理後の各ゲート絶縁膜における窒素濃度プロファイルを表わし、（ａ）は第１のゲート絶縁膜を示すグラフであり、（ｂ）は第２のゲート絶縁膜を示すグラフである。（ｃ）は比較用であって、第２のゲート絶縁膜の膜厚を大きくした場合の窒素濃度プロファイルを表わすグラフである。 本発明の第１の実施形態に係る半導体装置の製造方法におけるＰ型ゲート電極からの硼素の浸み出しによるしきい値電圧の変化の熱処理時間依存性を従来例と比較して表わしたグラフである。 本発明の第１の実施形態に係る半導体装置の製造方法におけるゲートリーク電流と二酸化シリコンに換算した容量換算膜厚値との関係を従来例と比較して表わしたグラフである。 本発明の第１の実施形態に係る半導体装置の製造方法における窒素プラズマの暴露温度と絶縁膜の窒素濃度との関係を表わすグラフである。 （ａ）〜（ｄ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。 （ａ）及び（ｂ）は図８（ｃ）に示すプラズマ窒化処理後の各ゲート絶縁膜における窒素濃度プロファイルを表わし、（ａ）は第１のゲート絶縁膜を示すグラフであり、（ｂ）は第２のゲート絶縁膜を示すグラフである。 （ａ）〜（ｃ）は本発明の第３の実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。 （ａ）及び（ｂ）は本発明の第３の実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。 （ａ）〜（ｃ）は従来のＭＯＳ型半導体装置におけるゲート酸窒化膜の形成方法を示す工程順の構成断面図である。 （ａ）及び（ｂ）は図１２（ｃ）に示す酸窒化処理後の各ゲート絶縁膜における窒素濃度プロファイルを表わし、（ａ）は第１のゲート絶縁膜を示すグラフであり、（ｂ）は第２のゲート絶縁膜を示すグラフである。
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
図１（ａ）〜図１（ｃ）及び図２（ａ）〜図２（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。
まず、図１（ａ）に示すように、例えば、厚さが約５μｍで比抵抗が約１１Ωｃｍ〜１４ΩｃｍのＰ型シリコンからなるエピタキシャル層（図示せず）を上部に有し、比抵抗が約０．０１Ωｃｍ〜約０．０２Ωｃｍの半導体基板１１を用意する。続いて、半導体基板１１の上部に、該半導体基板１１の主面を少なくとも第１の素子形成領域５１及び第２の素子形成領域５２に区画するシャロートレンチ分離からなる素子分離領域１２を形成する。続いて、図示はしていないが、半導体基板１１にＰ型ウェル領域及びＮ型ウェル領域をそれぞれ形成し、さらにトランジスタのしきい値電圧調整用のチャネルドープを行なう。
次に、素子分離領域１２を形成した半導体基板１１の表面に対して、温度が約５０℃の水酸化アンモニウム(ＮＨ４ＯＨ）、過酸化水素水(Ｈ２Ｏ２)及び水(Ｈ２Ｏ）との混合溶液によるＳＣ１洗浄と、希釈フッ酸（ＨＦ）による洗浄とを行なって、半導体基板１１の自然酸化膜を除去する。その後、洗浄された半導体基板１１を縦型電気炉に投入し、温度が約８００℃のパイロジェニック酸化を行なうことにより、半導体基板１１の主面上に膜厚が約５．５ｎｍの二酸化シリコンからなる第１のゲート絶縁膜１３Ａを形成する。続いて、フォトリソグラフィ法により、半導体基板１１上に第２の素子形成領域５２を開口部するレジストパターン１４を形成して、図１（ｂ）に示す状態となる。
次に、図１（ｃ）に示すように、レジストパターン１４をマスクとして、第１のゲート絶縁膜１３Ａの第２の素子形成領域５２に含まれる部分を緩衝フッ酸溶液を用いて除去する。その後、硫酸（Ｈ２ＳＯ４）と過酸化水素水との混合溶液によるピラニア（ｐｉｒａｎｈａ）洗浄（＝ＳＰＭ洗浄）を行なってレジストパターン１４を除去する。続いて、半導体基板１１の第２の素子形成領域５２に対して、第２のゲート絶縁膜形成の前洗浄として、５０℃の温度でＳＣ１洗浄を行なう。このＳＣ１洗浄により、第１のゲート絶縁膜１３Ａの膜厚は約０．２ｎｍ減じて５．３ｎｍ程度となる。
次に、図２（ａ）に示すように、急速熱処理装置（ラピッドサーマルプロセッサ：ＲＴＰ）に、図１（ｃ）の状態の半導体基板１１を投入し、温度が約９００℃の、常圧又は減圧の一酸化二窒素（Ｎ２Ｏ)ガスからなる酸窒化性雰囲気で酸窒化処理を行なうことにより、半導体基板１１の第２の素子形成領域５２に、膜厚が約１．８ｎｍの酸窒化シリコンからなる第２のゲート絶縁膜１５Ｂを形成する。このとき、第１のゲート絶縁膜１３Ａにも酸窒化処理により窒素原子が導入されると共にその膜厚が約５．５ｎｍに増大して、シリコン酸窒化膜からなる第１のゲート絶縁膜１３Ｂに改質される。なお、酸窒化性雰囲気には、一酸化二窒素に代えて、体積比が約１０％の一酸化窒素（ＮＯ）と約９０％の酸素（Ｏ２)との混合ガスを用いても良い。
次に、図２（ｂ）に示すように、第１のゲート絶縁膜１３Ｂ及び第２のゲート絶縁膜１５Ｂを窒素（Ｎ２)プラズマに暴露する窒化処理を行なう。ここで、図２（ｂ）に示すＮ＊ は窒素ラジカルを表わす。窒素プラズマの生成には、例えば、誘導結合型プラズマ装置又はヘリコン波プラズマ装置を用いる。誘導結合型プラズマ装置を用いる場合には、プラズマ生成の周波数は約１３．５６ＭＨｚ、高周波電力は約５００Ｗ、チャンバの圧力は約１．３３Ｐａ、基板温度は約３０℃として、窒素プラズマに約９０秒間暴露する。ここでは、基板バイアスは印加していない。ヘリコン波プラズマ装置を用いる場合には、プラズマ生成の周波数は約１３．５６ＭＨｚ、高周波電力は約５００Ｗ、チャンバの圧力は約１．３３Ｐａ、基板温度は約３０℃として、窒素プラズマに約１２０秒間暴露する。これらのうちいずれかの窒化処理を行なうことにより、第１のゲート絶縁膜１３Ｂ及び第２のゲート絶縁膜１５Ｂはそれぞれがさらに窒化されて第１のゲート絶縁膜１３Ｃ及び第２のゲート絶縁膜１５Ｃに改質される。
次に、窒素プラズマによる窒化処理をされた第１のゲート絶縁膜１３Ｃ及び第２のゲート絶縁膜１５Ｃの上に、例えばＣＶＤ法により、膜厚が約１５０ｎｍで粒径が約２０ｎｍの微小グレイン構造を持つ多結晶シリコンからなる導体膜を６８０℃の堆積温度で堆積する。その後、堆積した導体膜に対して所定のパターニングを行なうことにより、導体膜からなるゲート電極１６を形成し、図２（ｃ）に示す状態を得る。
この後、図示はしていないが、第１の素子形成領域５１及び第２の素子形成領域５２のそれぞれに所定のイオン注入を行なってＬＤＤ領域及びソースドレイン領域を形成し、トランジスタ構造を形成する。このとき、第１のゲート絶縁膜１３Ｃ及び第２のゲート絶縁膜１５Ｃは同時に形成され、その膜厚はそれぞれ約５．５ｎｍと約１．８ｎｍとなる。
なお、図２（ａ）に示した第２のゲート絶縁膜１５Ｂの形成工程における酸窒化処理は、ＲＴＰに代えて、一酸化二窒素から生成した窒素プラズマ及び酸素プラズマを含む酸窒化性雰囲気で行なってもよい。このようにすると、一酸化二窒素であっても低温で酸窒化処理を行なうことができるため、第１のゲート絶縁膜１３Ｂの膜厚の不要な増大を防止することができる。
また、図２（ｃ）に示すゲート電極形成用の導体膜を堆積する前に、第１のゲート絶縁膜１３Ｃ及び第２のゲート絶縁膜１５Ｃにおける窒素原子の安定化を図るため、常圧又は減圧下の非反応性雰囲気において約７００℃〜約１０００℃の温度で数十秒間のアニールを加えても良い。但し、本実施形態ではこの窒素安定化のアニールは行なっていない。
以下、第１のゲート絶縁膜１３Ｂ、１３Ｃ及び第２のゲート絶縁膜１５Ｂ、１５Ｃの窒素濃度プロファイルを説明する。
図３（ａ）及び図３（ｂ）は図２（ａ）に示した状態の第１のゲート絶縁膜１３Ｂ及び第２のゲート絶縁膜１５Ｂにおける窒素濃度プロファイルであって、図３（ａ）は第１のゲート絶縁膜１３Ｂを示し、図３（ｂ）は第２のゲート絶縁膜１５Ｂを示している。
図３（ａ）に示すように、膜厚が約５．５ｎｍの第１のゲート絶縁膜１３Ｂにおける窒素分布は、半導体基板１１との界面付近に約１．０ａｔｍ％のピーク値を持つ。一方、図３（ｂ）に示す膜厚が約１．８ｎｍの第２のゲート絶縁膜１５Ｂにおける窒素分布は絶縁膜中でブロードな分布を持ち、その濃度ピークは膜厚方向（基板面に垂直な方向）のほぼ中央付近に位置する。このときの窒素濃度は、二次イオン質量分析（ＳＩＭＳ）法により約１．５ａｔｍ％と評価される。
次に、誘導結合プラズマによる窒化処理後の窒素濃度プロファイルを説明する。
図４（ａ）及び図４（ｂ）は図２（ｂ）に示した状態の第１のゲート絶縁膜１３Ｃ及び第２のゲート絶縁膜１５Ｃにおける窒素濃度プロファイルであって、図４（ａ）は第１のゲート絶縁膜１３Ｃを示し、図４（ｂ）は第２のゲート絶縁膜１５Ｃを示している。
図４（ａ）に示すように、比較的に膜厚が大きい第１のゲート絶縁膜１３Ｃにおける窒素分布は、その表面付近に約１４ａｔｍ％の濃度を持つ第１のピークと、半導体基板１１との界面付近に約１ａｔｍ％の濃度を持つ第２のピークとを持つ。
一方、図４（ｂ）に示すように、比較的に膜厚が小さい第２のゲート絶縁膜１５Ｃにおける実線で表わした窒素分布は、破線で示すプラズマ窒化処理による濃度プロファイルと、一点鎖線で示す熱酸窒化処理による濃度プロファイルとの積分値となる。ここで、第２のゲート絶縁膜１５Ｃはその膜厚が約１．８ｎｍと、第１のゲート絶縁膜１３Ｃの膜厚の約３分の１であるため、窒素分布は膜中で相対的にブロードな分布を持つ。また、その濃度ピークは膜厚方向の中央付近よりに約１４ａｔｍ％の濃度を持つ。
図４（ｃ）は、比較用であって、第２のゲート絶縁膜１５Ｃの膜厚を約２．６ｎｍとして形成した場合の窒素濃度プロファイルを実線で表わしている。このように、第２のゲート絶縁膜１５Ｃの膜厚を約２．６ｎｍとやや厚くしても、窒素分布はほとんど変化しないことが分かる。窒素分布に影響を与えるのはプラズマ生成用の周波数と高周波電力とであるからである。
ここで、図４（ａ）及び図４（ｂ）に示すように、第１のゲート絶縁膜１３Ｃ及び第２のゲート絶縁膜１５Ｃにおける半導体基板１１との界面での窒素濃度は、いずれも約０．５ａｔｍ％を示している。このように、各ゲート絶縁膜１３Ｃ、１５Ｃにおける半導体基板１１との界面での窒素濃度が０．２ａｔｍ％〜３ａｔｍ％程度、より好ましくは０．５ａｔｍ％〜１ａｔｍ％程度に設定すると、各ゲート絶縁膜１３Ｃ、１５Ｃにおける半導体基板１１との界面特性が良好となるため、各ゲート絶縁膜１３Ｃ、１５Ｃにおける耐ストレス性が向上すると共に、該ゲート絶縁膜１３Ｃ、１５Ｃを介したゲートリーク電流を低減することができる。なお、各ゲート絶縁膜１３Ｃ、１５Ｃにおける半導体基板１１との界面での窒素濃度が３ａｔｍ％を越えると、ＭＯＳトランジスタのしきい値電圧が不安定となったり、キャリアの移動度が低下したりするため、好ましくない。
以下、第１の実施形態に係る第２のゲート絶縁膜１５Ｃを用いたＰチャネルトランジスタの電気的特性を説明する。
図５はＰチャネルトランジスタを構成する硼素がドープされたＰ型ゲート電極からの硼素の浸み出しによるしきい値電圧の変化の熱処理時間依存性を表わしている。図５の実線で示すように、膜厚が約１．８ｎｍの第２のゲート絶縁膜１５Ｃは、熱処理温度が約１０５０℃の場合には熱処理時間が６０秒までしきい値電圧の変動がない。さらには、熱処理温度を約１０００℃とすると、熱処理時間が７５秒を超えてもしきい値電圧の変動がない。破線は比較用であって、従来例による膜厚が２．６ｎｍのゲート絶縁膜は、熱処理温度が約１０００℃の場合であっても、３０秒間の加熱で既に０．３Ｖのしきい値電圧の変動が現われている。
図６はゲートリーク電流と二酸化シリコンに換算した容量換算膜厚値との関係を表わしている。ここで、○印は二酸化シリコンからなるゲート絶縁膜を表わし、△印は従来例によるゲート絶縁膜を表わし、×印が第１の実施形態に係る形成方法による第２のゲート絶縁膜を表わしている。また、各換算膜厚値には括弧内にエリプソメトリによる膜厚値を併記している。
図６に示すように、第１の実施形態に係る第２のゲート絶縁膜の膜厚を変化させることによって得られるシリコン酸窒化膜のゲートリーク電流と換算後の容量膜厚値との関係から、本実施形態に係るゲート絶縁膜は、換算後の容量膜厚値が従来例と同等であれば、ゲートリーク電流を１桁程度低減できることが分かる。
なお、第１の実施形態においては、第１のゲート酸化膜１３Ａは熱酸化膜として形成し、第２のゲート絶縁膜１５Ｂは、一酸化二窒素雰囲気又は一酸化窒素と酸素との混合雰囲気による熱酸窒化膜として形成したが、第２のゲート絶縁膜１５Ｂも熱酸化膜により形成しても同様の効果を得られることはいうまでもない。
但し、第２のゲート絶縁膜１５Ｂを熱酸化膜によって形成すると、絶縁膜の窒素濃度は第１の実施形態における第２のゲート絶縁膜１５Ｃほどの高濃度にすることはできない。なお、ここでいう窒素濃度はピーク値ではなく、窒素濃度の絶縁膜中における積分値である。なぜなら、ピーク濃度はプラズマ酸窒化により決定されるからである。この窒素濃度の絶縁膜中における積分値は、硼素の浸み出しの低減及びゲートリーク電流の低減に重要な影響を与える。
次に、窒素プラズマの暴露温度と絶縁膜の窒素濃度との関係を説明する。
図７は窒素プラズマの暴露温度を室温、３００℃、５５０℃及び７５０℃と変化させた場合の、二酸化シリコンからなる絶縁膜とシリコンからなる基板とにおける窒素分布を表わしている。なお、本願において、室温とは２０℃〜４０℃程度の温度をいう。図７から分かるように、絶縁膜に高い窒素濃度と非常に急峻な濃度分布を得るには室温付近での暴露が好ましい。基板温度は５００℃程度までであれば、窒素濃度及び窒素分布に与える影響は小さくほとんど無視できるため、プロセス温度としては室温から５００℃付近であればよい。
さらに、図７から分かるように、５５０℃以上の温度で窒素プラズマに暴露した場合は、基板が著しく窒化されてしまうと共に、図には示さないが絶縁膜における面内の膜厚分布及び窒素の濃度分布が著しく劣化する。さらに、温度を６００℃以上にまで高めた場合には、窒素ラジカルの絶縁膜表面での分解と熱拡散により、絶縁膜における均一で且つ浅い窒素分布を実現することは困難である。従って、窒素プラズマの暴露は室温付近が好ましく、最大でも５００℃程度以下とすることが好ましい。
なお、室温以下の暴露温度も可能ではあるが、著しい低温下では基板表面に結露等が発生するため、室温付近が推奨される。さらに、プロセスの簡便性、安定性、及び装置の実現性を考えると、プラズマの暴露温度は室温又は室温よりやや高めに設定するのが適当である。このように、第１の実施形態においては、室温付近で行なうプラズマによる窒化が重要な要因の一つとなる。
このように、室温から５００℃程度までのプロセス温度としては比較的に低温のプロセスにより絶縁膜（二酸化シリコン膜）に高濃度の窒素を導入するには、窒素ラジカルを高濃度とする必要がる。そこで、本実施形態においては、高濃度の窒素ラジカルを容易に得られるように、高密度プラズマをプラズマ源として用いている。また、水素原子はゲート絶縁膜の特性を劣化させるため、窒素ラジカルの発生に用いるガスは水素を含まない窒素が好ましい。
また、一般的なマイクロ波等を用いた低密度プラズマでは十分な窒素ラジカルを供給することができないため、絶縁膜に窒素を高濃度に導入することは極めて困難である。
さらに、第１の実施形態に係るゲート絶縁膜はチャージアップによる絶縁破壊を防止するため、チャージアップを発生させないようなプラズマ、すなわち均一なプラズマ分布が要求される。本実施形態の場合には、径が２００ｍｍ程度のウェハ面内の膜厚分布は、絶縁膜の膜厚が１．８ｎｍの場合で、±０．１ｎｍ（３σ：但し、σは標準偏差を表わす）を実現している。このような均一な膜厚分布、並びに窒素の濃度プロファイルは、ゲートリーク電流が０．２ｎｍの膜厚変化で１桁も変化することを考慮すれば必須である。
以上説明したように、第１の実施形態によると、第２のゲート絶縁膜１５Ｃは薄膜化されていても、ゲート電極１６からのドーパント原子の半導体基板１１への拡散を防止できると共にゲートリーク電流をも低減することができる。さらには、第２のゲート絶縁膜１５Ｃの誘電率が増大し、耐絶縁破壊性を向上することができる。
なお、第１の実施形態においては、第２のゲート絶縁膜１５Ｂの形成からプラズマ暴露による窒化処理までは個々の装置で行なっても良く、また、マルチチャンバ装置を用いることにより連続して、すなわち、第２ゲート絶縁膜１５Ｂを一のチャンバ内で形成した後、他のチャンバ内で窒化処理を行なっても良い。
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
図８（ａ）〜図８（ｄ）は本発明の第２の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。
まず、Ｐ型シリコンからなる半導体基板２１の上部の少なくとも第１の素子形成領域５１及び第２の素子形成領域５２を区画するシャロートレンチ分離からなる素子分離領域２２を形成する。続いて、図示はしていないが、半導体基板２１の上部にＰ型ウェル領域及びＮ型ウェル領域をそれぞれ形成し、さらにトランジスタのしきい値電圧調整用のチャネルドープを行なう。続いて、素子分離領域２２を形成した半導体基板２１の表面に対して、温度が約５０℃のＳＣ１洗浄と、希釈フッ酸（ＨＦ）による洗浄とを行なって、半導体基板２１の自然酸化膜を除去する。その後、半導体基板２１をＲＴＰ装置に投入し、温度が約１０００℃の水蒸気雰囲気でパイロジェニック酸化を行なうことにより、半導体基板２１の主面上に膜厚が約７．５ｎｍの二酸化シリコンからなる第１のゲート絶縁膜２３Ａを形成する。続いて、フォトリソグラフィ法により、半導体基板２１上に第２の素子形成領域５２を開口するレジストパターン２４を形成して、図８（ａ）に示す状態を得る。
次に、図８（ｂ）に示すように、レジストパターン２４をマスクとして、第１のゲート絶縁膜２３Ａの第２の素子形成領域５２に含まれる部分を緩衝フッ酸溶液を用いて除去し、続いて、レジストパターン２４をピラニア洗浄により除去する。その後、半導体基板２１の第２の素子形成領域５２に対して、第２のゲート絶縁膜形成の前洗浄として、５０℃の温度でＳＣ１洗浄を行なう。このＳＣ１洗浄により、第１のゲート絶縁膜２３Ａの膜厚は約０．２ｎｍ減じて７．３ｎｍ程度となる。
次に、図８（ｃ）に示すように、第２の素子形成領域５２を露出した半導体基板２１を、誘導結合プラズマによる窒素プラズマ及び酸素プラズマに暴露する。ここでは、プラズマガスに窒素が約９５％で酸素が約５％の混合ガスを用いると共に、周波数は約１３．５６ＭＨｚ、高周波電力は約５００Ｗ、チャンバの圧力は約１．３３Ｐａ、基板温度は約３０℃としている。この酸素プラズマ及び窒素プラズマによって、半導体基板２１には酸化と窒化とが同時に起こり、第２の素子形成領域５２に膜厚が約１．６ｎｍのプラズマ酸窒化膜である第２のゲート絶縁膜２５Ｃが形成される。このとき、第１のゲート絶縁膜２３Ａは窒素プラズマ及び酸素プラズマによる酸窒化により改質されて、第１のゲート絶縁膜２３Ｃとなり、その膜厚は７．５ｎｍとなる。
次に、第１のゲート絶縁膜２３Ｃ及び第２のゲート絶縁膜２５Ｃが形成された半導体基板２１に、ＣＶＤ法により、膜厚が約１５０ｎｍで粒径が約２０ｎｍの微小グレイン構造を持つ多結晶シリコンからなる導体膜を６８０℃の堆積温度で堆積する。その後、堆積した導体膜に対して所定のパターニングを行なうことにより、導体膜からなるゲート電極２６を形成し、図８（ｄ）に示す状態を得る。
この後、図示はしていないが、第１の素子形成領域５１及び第２の素子形成領域５２のそれぞれに所定のイオン注入を行なってＬＤＤ領域及びソースドレイン領域を形成し、トランジスタ構造を形成する。
以下、第２の実施形態に係る誘導結合プラズマによる酸窒化処理による第１のゲート絶縁膜２３Ｃ及び第２のゲート絶縁膜２５Ｃの窒素の濃度プロファイルを説明する。
図９（ａ）及び図９（ｂ）は第１のゲート絶縁膜２３Ｃ及び第２のゲート絶縁膜２５Ｃにおける窒素濃度プロファイルであって、図９（ａ）は第１のゲート絶縁膜２３Ｃを示し、図９（ｂ）は第２のゲート絶縁膜２５Ｃを示している。
図９（ａ）に示すように、第１のゲート絶縁膜２３Ｃにおける窒素分布は、膜の表面付近に約１５ａｔｍ％の濃度ピークを持つ。一方、図９（ｂ）に示す第２のゲート絶縁膜２５Ｃの窒素分布は膜中でブロードな分布を持ち、その濃度ピークは膜厚方向のほぼ中央付近に約１５ａｔｍ％の濃度を持つ。
第１及び第２のゲート絶縁膜２３Ｃ、２５Ｃにおける窒素濃度は、プラズマ源である酸素ガスと窒素ガスとの分圧を調整することによって行なうことができる。また、酸素ガスの導入と窒素ガスの導入とに時間差を与えることによっても窒素濃度を制御することができる。基本的には、窒素プラズマと酸素プラズマとを同時に発生させれば良いため、一酸化窒素等のガスを用いても同様の効果を期待できる。但し、一酸化二窒素は酸化力が強いため、薄膜の形成には適さない可能性がある。
以上説明したように、第２の実施形態によると、第２のゲート絶縁膜２５Ｃは薄膜化されていても、ゲート電極２６からのドーパント原子の半導体基板２１への拡散を防止できると共にゲートリーク電流をも低減することができる。さらには、第２のゲート絶縁膜２５Ｃの誘電率が増大し、耐絶縁破壊性を向上することができる。
（第３の実施形態）
以下、本発明の第３の実施形態について図面を参照しながら説明する。
図１０（ａ）〜図１０（ｃ）並びに図１１（ａ）及び図１１（ｂ）は本発明の第３の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。
まず、Ｐ型シリコンからなる半導体基板３１の上部の少なくとも第１の素子形成領域５１、第２の素子形成領域５２及び第３の素子形成領域５３を区画するシャロートレンチ分離からなる素子分離領域３２を形成する。続いて、図示はしていないが、半導体基板３１の上部にＰ型ウェル領域及びＮ型ウェル領域をそれぞれ形成し、さらにトランジスタのしきい値電圧調整用のチャネルドープを行なう。続いて、素子分離領域３２を形成した半導体基板３１の表面に対して、温度が約５０℃のＳＣ１洗浄と、希釈フッ酸（ＨＦ）による洗浄とを行なって、半導体基板３１の自然酸化膜を除去する。その後、半導体基板３１をＲＴＰ装置に投入し、温度が約１０５０℃の水蒸気雰囲気でパイロジェニック酸化を行なうことにより、半導体基板３１の主面上に膜厚が約５．５ｎｍの二酸化シリコンからなる第１のゲート絶縁膜３３Ａを形成する。続いて、フォトリソグラフィ法により、半導体基板３１上に第２の素子形成領域５２を開口する第１のレジストパターン３４を形成する。続いて、第１のレジストパターンをマスクとして、第２の素子形成領域５２に、例えばフッ素（Ｆ＋ ）イオンを約５×１０１４／ｃｍ２ のドーズ量で且つ約５ｋｅＶの加速エネルギーでイオン注入を行なって、図１０（ａ）に示す状態を得る。ここで、フッ素イオン注入の代わりにシリコン（Ｓｉ）イオンを用いても良いが、Ｓｉイオンを用いる場合には、注入エネルギー及びドーズ量を最適化する必要がある。
次に、図１０（ｂ）に示すように、第１のレジストパターン３４を除去した後、フォトリソグラフィ法により第１の素子形成領域５１を覆う第２のレジストパターン４４を形成する。続いて、第２のレジストパターン４４をマスクとして、第１のゲート絶縁膜３３Ａにおける第２の素子形成領域５２及び第３の素子形成領域５３に含まれる部分を希釈フッ酸溶液を用いて除去する。
次に、図１０（ｃ）に示すように、第２のレジストパターン４４をピラニア洗浄により除去した後、半導体基板３１の第２の素子形成領域５２に対して、第２のゲート絶縁膜及び第３のゲート絶縁膜形成の前洗浄として５０℃の温度でＳＣ１洗浄を行なう。ここでは希釈フッ酸による洗浄は行なわない。なぜなら、希釈フッ酸による最終処理は、第１の素子形成領域５１の第１のゲート絶縁膜３３Ａを選択的にエッチングして、その絶縁破壊信頼性を著しく劣化させるからである。続いて、ＲＴＰ装置に、半導体基板３１を投入し、体積比が約７０％の一酸化窒素（ＮＯ）と約３０％の酸素（Ｏ２)との混合ガスからなり、温度が約８５０℃の酸窒化性雰囲気で酸窒化処理を行なう。これにより、半導体基板３１の第２の素子形成領域５２上には、膜厚が約２．２ｎｍの酸窒化シリコンからなる第２のゲート絶縁膜３５Ｂが形成されると共に、第３の素子形成領域５３上には、膜厚が約１．８ｎｍの酸窒化シリコンからなる第３のゲート絶縁膜３６Ｂが形成される。
このように、半導体基板３１における第２の素子形成領域５２には、その表面近傍に増速酸化効果を有するフッ素イオンが高濃度に注入されているため、第２の素子形成領域５２に形成される第２のゲート絶縁膜３５Ｂの膜厚は、フッ素イオンが注入されていない第３の素子形成領域５３に形成される第３のゲート絶縁膜３６Ｂの膜厚よりも大きくなる。また、この酸窒化処理により、第１のゲート絶縁膜３３Ａにも酸窒化処理により窒素原子が導入されたシリコン酸窒化膜からなる第１のゲート絶縁膜３３Ｂに改質される。なお、このときの第１のゲート絶縁膜３３Ｂの膜厚の増大は僅かである。
第１のゲート絶縁膜３３Ｂの窒素分布は、半導体基板３１との界面付近のパイルアップ（蓄積）が主であるのに対し、第２のゲート絶縁膜３５Ｂ及び第３のゲート絶縁膜３６Ｂの窒素分布は膜厚方向のほぼ中央付近にピークを持つ。また、窒素濃度のピーク値は約６ａｔｍ％〜約８ａｔｍ％程度である。
次に、図１１（ａ）に示すように、第１のゲート絶縁膜３３Ｂ、第２のゲート絶縁膜３５Ｂ及び第３のゲート絶縁膜３６Ｂを形成した半導体基板３１を、誘導結合プラズマによる窒素プラズマに約１２０秒間暴露する。ここでは、プラズマ発生用の周波数は約１３．５６ＭＨｚ、高周波電力は約５００Ｗ、チャンバの圧力は約１．３３Ｐａ、基板温度は３０℃程度としている。この窒素プラズマを用いた窒化処理によって、第１のゲート絶縁膜３３Ｂは、表面付近と半導体基板３１との界面付近との２つのピークを持つシリコン酸窒化膜からなる第１のゲート絶縁膜３３Ｃに改質される。また、第２のゲート絶縁膜３５Ｂ及び第３のゲート絶縁膜３６Ｂは絶縁膜中の濃度分布がブロードで且つそのピーク値が約１５ａｔｍ％の高濃度の窒素を含むシリコン酸窒化膜からなる第２のゲート絶縁膜３５Ｃ及び第３のゲート絶縁膜３６Ｃにそれぞれ改質される。
次に、窒素プラズマによる窒化処理をなされた第１のゲート絶縁膜３３Ｃ、第２のゲート絶縁膜３５Ｃ及び第３のゲート絶縁膜３６Ｃの上に、ＣＶＤ法により、膜厚が約１５０ｎｍで約２０ａｔｍ％のゲルマニウム（Ｇｅ）を含む多結晶シリコンゲルマニウムからなる導体膜を約５５０℃の堆積温度で堆積する。その後、堆積した導体膜に対して所定のパターニングを行なうことにより、導体膜からなるゲート電極３７をそれぞれ形成し、図１１（ｂ）に示す状態を得る。
この後、図示はしていないが、第１の素子形成領域５１及び第２の素子形成領域５２のそれぞれに所定のイオン注入を行なってＬＤＤ領域及びソースドレイン領域を形成し、トランジスタ構造を形成する。
このように、第３の実施形態によると、膜厚が約５．５ｎｍの第１のゲート絶縁膜３３Ｃ、膜厚が約２．２ｎｍの第２のゲート絶縁膜３５Ｃ及び膜厚が約１．８ｎｍの第３のゲート絶縁膜３６Ｃと、それぞれ膜厚が異なる３種類のゲート絶縁膜を１つの半導体基板３１上に同時に形成できる。その上、相対的に膜厚が小さいシリコン酸窒化膜からなる第２及び第３のゲート絶縁膜３５Ｃ、３６Ｃは、その窒素の濃度プロファイルがブロードとなり、窒素濃度のピークが膜厚方向のほぼ中央付近に位置し且つそのピーク値が約１５ａｔｍ％と高濃度とすることができる。
これにより、第２及び第３のゲート絶縁膜３５Ｃ、３６Ｃは薄膜化されていても、ゲート電極３７からのドーパント原子の半導体基板３１への拡散を防止できると共にゲートリーク電流をも低減することができる。さらには、各ゲート絶縁膜３５Ｃ、３６Ｃの誘電率が増大し、耐絶縁破壊性を向上することができる。
なお、第３の実施形態においては、図１１（ａ）に示す工程でプラズマ窒化処理を行なうため、図１０（ｃ）に示す工程で形成する第２のゲート絶縁膜３５Ｂ及び第３のゲート絶縁膜３６Ｂの形成方法を、酸窒化処理に代えて酸化処理としてもよい。但し、各ゲート絶縁膜３５Ｃ、３６Ｃを酸化処理による酸化シリコンで形成すると、酸窒化シリコンで形成した場合と比べて、各絶縁膜３５Ｃ、３６Ｃの窒素濃度の積分値は小さくなる。従って、第２及び第３のゲート絶縁膜３５Ｃ、３６Ｃにおける各窒素濃度は、ゲートリーク電流が低減する度合い、及び硼素の浸み出しが抑制される度合い等に応じて窒化方法を決定すれば良い。
また、第２及び第３のゲート絶縁膜３５Ｂ、３６Ｂの組成を酸窒化シリコンとする場合であっても、酸窒化性雰囲気は一酸化窒素と酸素との混合雰囲気に限られず、一酸化窒素と一酸化二窒素との混合雰囲気、又は一酸化二窒素のみの雰囲気を用いても良い。すなわち、第２及び第３のゲート絶縁膜３５Ｃ、３６Ｃにおける各窒素濃度により、その形成方法を選択すればよい。
さらに、図１０（ｃ）に示すプラズマ窒化工程において、プラズマ源は窒素ガスに限られず、例えば、一酸化窒素ガスを用いた窒素プラズマ及び酸素プラズマによる酸窒化処理としても良い。言い換えれば、水素を含まない窒素プラズマを生成できれば良い。
また、第３の実施形態においては、ＭＯＳ型半導体装置のうち３種類の膜厚を持つゲート絶縁膜の形成方法について説明したが、膜厚を４種類以上とする場合には、フッ素イオンの注入ドーズ量が異なる素子形成領域を形成した後に、前述の酸窒化処理及びプラズマ窒化処理を行なえばよい。
１１ 半導体基板
１２ 素子分離領域
１３Ａ 第１のゲート絶縁膜
１３Ｂ 第１のゲート絶縁膜
１３Ｃ 第１のゲート絶縁膜
１４ レジストパターン
１５Ｂ 第２のゲート絶縁膜
１５Ｃ 第２のゲート絶縁膜
１６ ゲート電極
２１ 半導体基板
２２ 素子分離領域
２３Ａ 第１のゲート絶縁膜
２３Ｃ 第１のゲート絶縁膜
２４ レジストパターン
２５Ｃ 第２のゲート絶縁膜
２６ ゲート電極
３１ 半導体基板
３２ 素子分離領域
３３Ａ 第１のゲート絶縁膜
３３Ｂ 第１のゲート絶縁膜
３３Ｃ 第１のゲート絶縁膜
３４ 第１のレジストパターン
３５Ｂ 第２のゲート絶縁膜
３５Ｃ 第２のゲート絶縁膜
３６Ｂ 第３のゲート絶縁膜
３６Ｃ 第３のゲート絶縁膜
３７ ゲート電極
４４ 第２のレジストパターン
５１ 第１の素子形成領域
５２ 第２の素子形成領域
５３ 第３の素子形成領域

Claims (12)

  1. 半導体基板を第１の領域及び第２の領域に区画する第１の工程と、
    前記第１の領域上及び前記第２の領域上に、熱酸化膜からなる第１のゲート絶縁用膜を形成する第２の工程と、
    前記第１のゲート絶縁用膜における前記第２の領域に含まれる部分を除去する第３の工程と、
    前記第３の工程の後に、前記第１のゲート絶縁膜用膜を含む前記半導体基板の全面を窒素プラズマ及び酸素プラズマに暴露することにより、前記第２の領域上に膜厚が前記第１のゲート絶縁用膜よりも薄い第２のゲート絶縁膜を形成すると共に、前記第１のゲート絶縁膜を形成する第４の工程とを備え、
    前記第４の工程の窒素プラズマ及び酸素プラズマによって、
    前記第１のゲート絶縁膜には、前記窒素が前記半導体基板との界面に到達しないように表面部のみに導入され、
    前記第１のゲート絶縁膜の窒素濃度分布は、前記第１のゲート絶縁膜における膜厚方向の表面部に第１のピークと前記半導体基板の界面に前記第１のピークよりも小さい第２のピークとを有し、
    前記第２のゲート絶縁膜は、前記第２のゲート絶縁膜における膜厚方向の中央部にピークを持ち、且つ前記窒素が前記半導体基板との界面に到達するように導入され、
    前記前記第２のゲート絶縁膜の膜厚は２．０ｎｍ以下であることを特徴とする半導体装置の製造方法。
  2. 請求項１に記載の半導体装置の製造方法において、
    前記第２のゲート絶縁膜における前記半導体基板との界面部分の窒素濃度は、０．２ａｔｍ％以上で且つ３ａｔｍ％以下であることを特徴とする半導体装置の製造方法。
  3. 請求項１又は２に記載の半導体装置の製造方法において、
    前記第１のゲート絶縁膜における窒素濃度のピーク値は、１０ａｔｍ％以上で且つ４０ａｔｍ％以下であることを特徴とする半導体装置の製造方法。
  4. 半導体基板を第１の領域及び第２の領域に区画する第１の工程と、
    前記第１の領域上及び前記第２の領域上に、熱酸化膜からなる第１のゲート絶縁用膜を形成する第２の工程と、
    前記第１のゲート絶縁用膜における前記第２の領域に含まれる部分を除去する第３の工程と、
    前記第３の工程の後に、前記半導体基板における前記第２の領域上に、酸窒化性雰囲気で酸窒化処理を行うことにより、膜厚が前記第１のゲート絶縁用膜よりも薄い第２のゲート絶縁用膜を形成する第４の工程と、
    前記第１のゲート絶縁用膜及び前記第２のゲート絶縁用膜を窒素プラズマに暴露して、前記第１のゲート絶縁用膜及び前記第２のゲート絶縁用膜に窒素原子を導入することにより、前記第１のゲート絶縁用膜から第１のゲート絶縁膜を形成すると共に、前記第２のゲート絶縁用膜から第２のゲート絶縁膜を形成する第５の工程とを備え、
    前記第５の工程の窒素プラズマによって、
    前記第１のゲート絶縁膜の窒素濃度分布は、前記第１のゲート絶縁膜における膜厚方向の表面部に第１のピークと前記半導体基板の界面に前記第１のピークよりも小さい第２のピークとを有し、
    前記第２のゲート絶縁膜の窒素濃度分布は、前記第２のゲート絶縁膜における膜厚方向の中央部にピークを持ち、且つ窒素が前記半導体基板との界面に達するように導入され、
    前記第２のゲート絶縁膜の膜厚は２．０ｎｍ以下であり、
    前記第４の工程では、前記半導体基板に対して一酸化二窒素から生成された窒素プラズマ及び酸素プラズマを含む酸窒化性雰囲気で処理を行なうことにより、前記半導体基板上に酸窒化膜からなる前記第２のゲート絶縁用膜を形成することを特徴とする半導体装置の製造方法。
  5. 請求項４に記載の半導体装置の製造方法において、
    前記第２のゲート絶縁膜における前記半導体基板との界面部分の窒素濃度は、０．２ａｔｍ％以上で且つ３ａｔｍ％以下であることを特徴とする半導体装置の製造方法。
  6. 請求項４又は５に記載の半導体装置の製造方法において、
    前記第４の工程では、前記半導体基板に対して前記酸窒化性雰囲気で熱処理を行なうことにより、前記第１のゲート絶縁膜にも窒素が導入され、前記第１のゲート絶縁用膜が酸窒化膜に改質されることを特徴とする半導体装置の製造方法。
  7. 請求項４〜６のいずれか１項に記載の半導体装置の製造方法において、
    前記窒素プラズマは、温度が室温から５００℃までの高密度プラズマであることを特徴とする半導体装置の製造方法。
  8. 請求項４〜７のいずれか１項に記載の半導体装置の製造方法において、
    前記第１のゲート絶縁膜における窒素濃度のピーク値は、１０ａｔｍ％以上で且つ４０ａｔｍ％以下であることを特徴とする半導体装置の製造方法。
  9. 請求項４〜８のいずれか１項に記載の半導体装置の製造方法において、
    前記第５の工程において、前記窒素プラズマに酸素プラズマを加えることを特徴とする半導体装置の製造方法。
  10. 半導体基板を第１の領域、第２の領域及び第３の領域に区画する第１の工程と、
    前記第１の領域上、前記第２の領域上及び前記第３の領域上に、熱酸化膜からなる第１のゲート絶縁用膜を形成する第２の工程と、
    前記第１のゲート絶縁用膜における前記第２の領域及び前記第３の領域に含まれる部分を除去する第３の工程と、
    前記第３の工程の後に、酸窒化雰囲気で酸窒化処理を行うことにより、前記半導体基板における前記第２の領域上に、膜厚が前記第１のゲート絶縁用膜よりも小さい第２のゲート絶縁用膜を形成し、且つ、前記第３の領域上に膜厚が前記第２のゲート絶縁用膜よりも小さい第３のゲート絶縁用膜を形成する第４の工程と、
    前記第１のゲート絶縁用膜、前記第２のゲート絶縁用膜及び前記第３のゲート絶縁用膜を窒素プラズマに暴露して、前記第１のゲート絶縁用膜、前記第２のゲート絶縁用膜及び前記第３のゲート絶縁用膜に窒素原子を導入することにより、前記第１のゲート絶縁用膜から第１のゲート絶縁膜を形成し、前記第２のゲート絶縁用膜から第２のゲート絶縁膜を形成し、前記第３のゲート絶縁用膜から第３のゲート絶縁膜を形成する第５の工程とを備え、
    前記第５の工程の窒素プラズマによって、
    前記第１のゲート絶縁膜の窒素濃度分布は、前記第１のゲート絶縁膜における膜厚方向の表面部に第１のピークと前記半導体基板の界面に前記第１のピークよりも小さい第２のピークとを有し、
    前記第３のゲート絶縁膜の窒素濃度分布は、前記第３のゲート絶縁膜における膜厚方向の中央部にピークを持ち、且つ窒素が前記半導体基板との界面に達するように導入され、
    前記第３のゲート絶縁膜の膜厚は２．０ｎｍ以下であり、
    前記第２の工程の後に、前記半導体基板の前記第２の領域に増速酸化効果を生じさせる不純物イオンを注入する第６の工程をさらに備えていることを特徴とする半導体装置の製造方法。
  11. 請求項１０に記載の半導体装置の製造方法において、
    前記第３のゲート絶縁膜における前記半導体基板との界面部分の窒素濃度は、０．２ａｔｍ％以上で且つ３ａｔｍ％以下であることを特徴とする半導体装置の製造方法。
  12. 請求項１０又は１１に記載の半導体装置の製造方法において、
    前記不純物イオンはフッ素又はシリコンであり、前記フッ素又はシリコンを前記半導体基板の表面近傍に１×１０14ｃｍ-2以上で且つ５×１０15ｃｍ-2以下のドーズ量で注入することを特徴とする半導体装置の製造方法。
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Families Citing this family (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002343879A (ja) * 2001-05-15 2002-11-29 Nec Corp 半導体装置及びその製造方法
US6773999B2 (en) * 2001-07-18 2004-08-10 Matsushita Electric Industrial Co., Ltd. Method for treating thick and thin gate insulating film with nitrogen plasma
JP2004023008A (ja) * 2002-06-20 2004-01-22 Renesas Technology Corp 半導体集積回路装置およびその製造方法
KR20040010303A (ko) * 2002-07-23 2004-01-31 가부시끼가이샤 도시바 반도체 장치 및 그 제조 방법, 불휘발성 반도체 기억 장치및 그 제조 방법, 및 불휘발성 반도체 기억 장치를구비하는 전자 장치
JP4190940B2 (ja) * 2003-05-13 2008-12-03 エルピーダメモリ株式会社 半導体装置の製造方法
EP1496548B1 (en) * 2003-07-11 2008-01-02 STMicroelectronics S.r.l. Method for manufacturing differential isolation structures in a semiconductor electronic device and corresponding structure
US6821833B1 (en) * 2003-09-09 2004-11-23 International Business Machines Corporation Method for separately optimizing thin gate dielectric of PMOS and NMOS transistors within the same semiconductor chip and device manufactured thereby
JP2005101403A (ja) * 2003-09-26 2005-04-14 Oki Electric Ind Co Ltd 半導体装置のドライエッチング方法
JP4245466B2 (ja) * 2003-12-04 2009-03-25 Ｎｅｃエレクトロニクス株式会社 ノイズ除去回路
KR100521440B1 (ko) * 2003-12-27 2005-10-13 동부아남반도체 주식회사 ｎ채널형 모스 트랜지스터의 할로 영역 형성 방법
KR100553706B1 (ko) * 2004-02-17 2006-02-24 삼성전자주식회사 비휘발성 기억 소자 및 그 제조 방법
JP4040602B2 (ja) * 2004-05-14 2008-01-30 Ｎｅｃエレクトロニクス株式会社 半導体装置
KR100521452B1 (ko) * 2004-07-28 2005-10-12 동부아남반도체 주식회사 반도체 장치의 질화산화막 형성방법
JP4370223B2 (ja) 2004-08-16 2009-11-25 パナソニック株式会社 半導体装置の製造方法
JP4579637B2 (ja) * 2004-10-01 2010-11-10 東京エレクトロン株式会社 半導体記憶装置及びその製造方法
US7795156B2 (en) * 2004-11-05 2010-09-14 Hitachi Kokusai Electric Inc. Producing method of semiconductor device
KR100611784B1 (ko) * 2004-12-29 2006-08-10 주식회사 하이닉스반도체 다중 게이트절연막을 갖는 반도체장치 및 그의 제조 방법
US20060270066A1 (en) 2005-04-25 2006-11-30 Semiconductor Energy Laboratory Co., Ltd. Organic transistor, manufacturing method of semiconductor device and organic transistor
KR20080011215A (ko) * 2005-04-29 2008-01-31 어드밴스드 마이크로 디바이시즈, 인코포레이티드 다른 차단 특성의 게이트 유전체를 갖는 반도체 디바이스
DE102005020058B4 (de) * 2005-04-29 2011-07-07 Globalfoundries Inc. Herstellungsverfahren für ein Halbleiterbauelement mit Gatedielektrika mit unterschiedlichen Blockiereigenschaften
JP2006332404A (ja) * 2005-05-27 2006-12-07 Seiko Epson Corp 半導体装置の製造方法及び半導体装置
US7435651B2 (en) * 2005-09-12 2008-10-14 Texas Instruments Incorporated Method to obtain uniform nitrogen profile in gate dielectrics
US7932539B2 (en) * 2005-11-29 2011-04-26 The Hong Kong University Of Science And Technology Enhancement-mode III-N devices, circuits, and methods
US8044432B2 (en) * 2005-11-29 2011-10-25 The Hong Kong University Of Science And Technology Low density drain HEMTs
US7972915B2 (en) * 2005-11-29 2011-07-05 The Hong Kong University Of Science And Technology Monolithic integration of enhancement- and depletion-mode AlGaN/GaN HFETs
US7635655B2 (en) * 2006-03-30 2009-12-22 Tokyo Electron Limited Method for replacing a nitrous oxide based oxidation process with a nitric oxide based oxidation process for substrate processing
US20070228480A1 (en) * 2006-04-03 2007-10-04 Taiwan Semiconductor Manufacturing Co., Ltd. CMOS device having PMOS and NMOS transistors with different gate structures
US20080254642A1 (en) * 2007-04-16 2008-10-16 United Microelectronics Corp. Method of fabricating gate dielectric layer
KR100880230B1 (ko) * 2007-05-28 2009-01-28 주식회사 동부하이텍 반도체 소자 및 그의 제조 방법
JP2008300779A (ja) * 2007-06-04 2008-12-11 Elpida Memory Inc 半導体装置及びその製造方法
KR100877673B1 (ko) * 2007-06-26 2009-01-08 주식회사 동부하이텍 반도체 소자 제조방법
US8502323B2 (en) * 2007-08-03 2013-08-06 The Hong Kong University Of Science And Technology Reliable normally-off III-nitride active device structures, and related methods and systems
JP2009044051A (ja) * 2007-08-10 2009-02-26 Panasonic Corp 半導体装置及びその製造方法
US7928020B2 (en) * 2007-09-27 2011-04-19 Chartered Semiconductor Manufacturing Ltd. Method of fabricating a nitrogenated silicon oxide layer and MOS device having same
US8076699B2 (en) * 2008-04-02 2011-12-13 The Hong Kong Univ. Of Science And Technology Integrated HEMT and lateral field-effect rectifier combinations, methods, and systems
US7635648B2 (en) * 2008-04-10 2009-12-22 Applied Materials, Inc. Methods for fabricating dual material gate in a semiconductor device
JP2010027823A (ja) * 2008-07-18 2010-02-04 Nec Electronics Corp 半導体装置の製造方法および半導体装置
US20100084687A1 (en) * 2008-10-03 2010-04-08 The Hong Kong University Of Science And Technology Aluminum gallium nitride/gallium nitride high electron mobility transistors
US8673720B2 (en) * 2009-03-27 2014-03-18 National Semiconductor Corporation Structure and fabrication of field-effect transistor having nitrided gate dielectric layer with tailored vertical nitrogen concentration profile
US20100242961A1 (en) * 2009-03-31 2010-09-30 Nellcor Puritan Bennett Llc Systems and methods for preventing water damage in a breathing assistance system
CN102263021B (zh) * 2010-05-28 2013-06-19 中芯国际集成电路制造(上海)有限公司 一种低电压栅氧化层制备方法
US8470675B2 (en) * 2010-10-20 2013-06-25 Texas Instruments Incorporated Thick gate oxide for LDMOS and DEMOS
KR101858524B1 (ko) 2011-05-26 2018-05-18 삼성전자주식회사 반도체 소자의 제조 방법
JP6083930B2 (ja) 2012-01-18 2017-02-22 キヤノン株式会社 光電変換装置および撮像システム、光電変換装置の製造方法
US8962433B2 (en) * 2012-06-12 2015-02-24 United Microelectronics Corp. MOS transistor process
JP6003363B2 (ja) * 2012-08-03 2016-10-05 富士通セミコンダクター株式会社 半導体装置とその製造方法
US9412640B2 (en) 2013-01-25 2016-08-09 GlobalFoundries, Inc. Semiconductor device including substrate contact and related method
JP6206012B2 (ja) * 2013-09-06 2017-10-04 住友電気工業株式会社 炭化珪素半導体装置
US9508588B2 (en) * 2014-10-29 2016-11-29 GlobalFoundries, Inc. Methods for fabricating integrated circuits with isolation regions having uniform step heights
KR102378471B1 (ko) * 2017-09-18 2022-03-25 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
CN114446879A (zh) * 2020-11-02 2022-05-06 上海华力集成电路制造有限公司 整合不同厚度的栅介质层的制造方法
CN116364654A (zh) * 2021-12-28 2023-06-30 长鑫存储技术有限公司 一种半导体结构及其形成方法
US11862461B2 (en) 2021-12-28 2024-01-02 Changxin Memory Technologies, Inc. Method of forming oxide layer on a doped substrate using nitridation and oxidation process

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US19142A (en) * 1858-01-19 Corn-htjsker
US185693A (en) * 1876-12-26 Improvement in blacking-bottles
US130377A (en) * 1872-08-13 Improvement in lock-nuts
US72177A (en) * 1867-12-17 Constantin deexlbe
US52618A (en) * 1866-02-13 Improved lamp-wick adjuster
JP3830541B2 (ja) 1993-09-02 2006-10-04 株式会社ルネサステクノロジ 半導体装置及びその製造方法
JPH08139315A (ja) * 1994-11-09 1996-05-31 Mitsubishi Electric Corp Ｍｏｓトランジスタ、半導体装置及びそれらの製造方法
US5834351A (en) * 1995-08-25 1998-11-10 Macronix International, Co. Ltd. Nitridation process with peripheral region protection
US6136654A (en) 1996-06-07 2000-10-24 Texas Instruments Incorporated Method of forming thin silicon nitride or silicon oxynitride gate dielectrics
US6040249A (en) * 1996-08-12 2000-03-21 Texas Instruments Incorporated Method of improving diffusion barrier properties of gate oxides by applying ions or free radicals of nitrogen in low energy
EP0844668A3 (en) 1996-11-25 1999-02-03 Matsushita Electronics Corporation MOS structure of semiconductor device and method of manufacturing the same
JP3681525B2 (ja) 1996-11-25 2005-08-10 松下電器産業株式会社 半導体装置の製造方法
EP0847079A3 (en) 1996-12-05 1999-11-03 Texas Instruments Incorporated Method of manufacturing an MIS electrode
US5763922A (en) * 1997-02-28 1998-06-09 Intel Corporation CMOS integrated circuit having PMOS and NMOS devices with different gate dielectric layers
US6049249A (en) * 1997-09-08 2000-04-11 Hughes Electronics Corporation TWT with mismatched section for controlled gain variation with frequency
JP3967440B2 (ja) * 1997-12-09 2007-08-29 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
KR19990049409A (ko) 1997-12-12 1999-07-05 윤종용 서로 다른 두께의 게이트 산화막 형성 방법
TW434735B (en) 1998-02-20 2001-05-16 United Microelectronics Corp Tungsten etcher installed with a bottom electrode bias power supply
US6087229A (en) * 1998-03-09 2000-07-11 Lsi Logic Corporation Composite semiconductor gate dielectrics
JPH11317458A (ja) 1998-05-07 1999-11-16 Hitachi Ltd 半導体集積回路装置の製造方法および半導体集積回路装置
US6087236A (en) * 1998-11-24 2000-07-11 Intel Corporation Integrated circuit with multiple gate dielectric structures
JP2000216257A (ja) 1999-01-20 2000-08-04 Matsushita Electronics Industry Corp 半導体装置およびその製造方法
JP3505493B2 (ja) * 1999-09-16 2004-03-08 松下電器産業株式会社 半導体装置の製造方法
JP2002009169A (ja) * 2000-06-20 2002-01-11 Nec Corp 半導体装置とその製造方法
US6833329B1 (en) * 2000-06-22 2004-12-21 Micron Technology, Inc. Methods of forming oxide regions over semiconductor substrates
US6432786B2 (en) * 2000-08-10 2002-08-13 National Science Council Method of forming a gate oxide layer with an improved ability to resist the process damage
US6933248B2 (en) * 2000-10-19 2005-08-23 Texas Instruments Incorporated Method for transistor gate dielectric layer with uniform nitrogen concentration
US6436845B1 (en) * 2000-11-28 2002-08-20 Lsi Logic Corporation Silicon nitride and silicon dioxide gate insulator transistors and method of forming same in a hybrid integrated circuit
JP2002170825A (ja) * 2000-11-30 2002-06-14 Nec Corp 半導体装置及びｍｉｓ型半導体装置並びにその製造方法
US6893979B2 (en) * 2001-03-15 2005-05-17 International Business Machines Corporation Method for improved plasma nitridation of ultra thin gate dielectrics
JP2002368122A (ja) * 2001-06-12 2002-12-20 Nec Corp 半導体装置及びその製造方法
US6436771B1 (en) * 2001-07-12 2002-08-20 Taiwan Semiconductor Manufacturing Company Method of forming a semiconductor device with multiple thickness gate dielectric layers
US6773999B2 (en) * 2001-07-18 2004-08-10 Matsushita Electric Industrial Co., Ltd. Method for treating thick and thin gate insulating film with nitrogen plasma

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