JP5173097B2 - 半導体並列テスタ - Google Patents

Description

【０００１】
発明の分野
本発明は、概括的には半導体デバイスを検査する自動検査（試験）装置、特に比較的多数の半導体デバイスを並列に同時検査することができる半導体テスタに関する。
発明の背景
半導体製造者は、半導体デバイスの製造にさまざまな異なった処理を用いている。より重要な処理のうちの１つは、各チップのすべてを所定の基準に従って電子的に検査することに係わる。これは一般的に、デバイスの入力部を刺激して予想出力信号を発生し、また、実際の出力信号を監視して、実際および予想出力の一致を調べることを含む。テスト手順は、最初にウェハレベルで実施して製造処理の早い段階で不良デバイスを取り除き、その後パッケージ化デバイスのレベルで実施することが多い。
【０００２】
テスト処理を実施するために、半導体製造者は通常、一般的に自動検査装置（ＡＴＥ）またはテスタと呼ばれる高性能装置を使用する。製造環境用に設計されたＡＴＥは、多くの場合にかなり高コストであり、したがって各半導体デバイスの単価全体に影響を与える。したがって、半導体製造者は、デバイス単価を最小限に抑えて競争力を維持するために、ＡＴＥについて大幅なコスト削減をし、それの高コストを正当化しなければならないと理解している。
【０００３】
ＡＴＥが製造コスト低下に寄与する１つの方法は、被測定デバイス（ＤＵＴ：device-under-test）群を並列に同時検査することによるものである。これは一般的に、ピン数が比較的少ないメモリデバイスで行われ、デバイス処理能力を大幅に改善する。したがって、これは単価を引き下げる。従来の並列テスタは一般的に、個別に配置されたテストヘッドにかなり大きいケーブルバンドル（束）で接続されたコンピュータ駆動式テストコントローラまたはメインフレームユニットを含む。束は、集合的に第１バックプレーンアセンブリで終端している数百本の信号ケーブルを含む。テストヘッドは一般的に、各ＤＵＴのピンと電子的にインターフェースするために必要なピンエレクトロニクスを取り付けた複数の回路ボードを含む。ピンエレクトロニクスからの接続部は、第２バックプレーンアセンブリへ進み、それを通ってポゴ（pogo）またはプローブリング内に設けられた個々の両面ポゴピンまで延びている。第２バックプレーンアセンブリは、信号品質を最適化するため、高性能で高価なインピーダンス制御スキームを必要とする傾向がある比較的長いトレースパターンを用いて構成されている場合が多い。前述したインターフェース機構と同様のものが、Ｇｏｌｌａに対する米国特許第５，５４６，４０５号及びＦｒｅｄｒｉｃｋｓｏｎに対する米国特許第５，９０７，２４５号に開示されている。
【０００４】
一度に検査することができるＤＵＴの数を制限するものの１つが、プローブリングの構造に起因する。プローブリングの大きさは一般的に、半導体ウェハおよびウェハに係合するプローブカードの寸法によって決まる。半導体ウェハは、直径が２００ｍｍ程度であることが多く、これには信号経路指定用に３００〜３５０ｍｍ直径のプローブカードが必要である。ウェハは、微細チップ付きプローブによってアクセス可能な接触点を有する数十個のＤＵＴをひとまとめにして含む。ＤＵＴ接触点すなわち「ピン」に対応するテスタ内の各信号路は一般的に、最適信号品質を得るために５０オーム伝送線を含まなければならない。これには、各プローブリング信号路を接地（グラウンド）路で包囲しなければならないことが多い。
【０００５】
たとえば、それぞれが約３２本のピンを有する１６個のメモリデバイスを並列検査する従来のテスタは一般的に、プローブリング内に約５１２本の信号ポゴピンを必要とする。さらに、最適信号品質を確保するために、しばしば各信号ピンを複数の接地ポゴピンで包囲する。しかし、デバイスピンの数と共に高い並列性の必要性が増加し、有限のポゴリング内にますます多くの従来型信号および接地ポゴピンを配置する必要が生じると、一部でポゴ密度が各信号路の５０オーム特性を低下させ始める。
【０００６】
複雑なＡＴＥを用いている半導体製造者は、システムを「停止」させなければならなくなるまでの予想無中断作動時間にも関心を持っている。一般的に「平均故障前時間」またはＭＴＢＦと表されるこのパラメータは、単価の決定に重要な役割を果たす。ＭＴＢＦを最大にすることによって、より多くのＤＵＴを所定時間内に検査することができる。
【０００７】
従来の並列テスタでのＭＴＢＦの減少を引き起こす１つの問題は、信号路内の不良接続によって生じる信号品質低下に係わるものである。前述したように、一般的なテストヘッドを用いている従来の並列テスタは、多数のバックプレーンアセンブリを使用しており、個々の信号路用の終端および接続部が比較的多数になる。一般的に、１つの信号路用の終端および接続部が多くなるほど、それに伴って故障の確率が高くなる。
【０００８】
従来の並列テスタに見られる別の問題は、特定信号路の現場トラブルシューティングおよび修復の困難さに係わるものである。テスタを修復するための時間は、しばしば「平均修復時間」（ＭＴＴＲ）と呼ばれ、ＭＴＢＦとほぼ同様にして単価に影響を与える。一般的に、迅速なトラブルシューティングおよび修復または交換を無視して、信号路接続部をケーブル束、それぞれのバックプレーンアセンブリおよびポゴリング内のさまざまな領域に通すことが多い。その結果、接続部の１つに問題が発生した時、テスタのＭＴＴＲが比較的長くなることが多い。
【０００９】
必要であるがこれまでは得られなかったものは、各信号路に沿った信号品質に対する影響が最小である、多数のＤＵＴを並列に検査することができる並列半導体テスタである。さらに、デバイス処理能力を最大にし、それに伴って単価を引き下げるため、ＭＴＢＦが比較的高いと共にＭＴＴＲが比較的低いそのようなテスタが必要とされている。本発明の半導体テスタは、これらの必要性を満たすものである。
発明の概要
本発明の半導体並列テスタは、各テスタ信号路について信号完全性を低下させることなく、ＤＵＴグループ（群）を同時に検査することができるようにする。テスタはまた、信号相互接続部の複雑さを最小限に抑えることによって、平均故障間隔を大幅に改善する。さらに、テスタ構成素子の多くをモジュール化することによって、平均修復時間が大幅に短縮される。
【００１０】
上記利点を実現するために、本発明は１つの形態において、ハンドリング装置に固定された複数のＤＵＴを同時に検査するための半導体並列テスタを含む。検査システムは、システムテスト信号を初期化するシステムコントローラと、システムテスト信号に応答して、複数のＤＵＴに送るためのテストパターン信号を生成するピンエレクトロニクス・アセンブリとを含む。システムはさらに、ハンドリング装置およびピンエレクトロニクス・アセンブリ間に複数の直接信号路を規定する信号インターフェースを含む。
【００１１】
別の形態では、本発明は、半導体テスタ内でハンドリング装置およびピンエレクトロニクス・アセンブリ間に複数の直接信号路を確立する信号インターフェースを含む。信号インターフェースは、複数の軸方向開口キャビティを形成したほぼ円形のプローブリングを含む。キャビティは、間隔を置いて環状に配置されている。信号インターフェースはまた、複数のモジュラーハーネス・アセンブリを含む。モジュラーハーネス・アセンブリの各々は、それぞれの基端部および先端部を有する。基端部は、軸方向開口キャビティの１つに入れ子状に入れられる（ネスト状に入れられる：はめ込まれる）ポゴモジュールを含み、先端部は、ピンエレクトロニクス・アセンブリに係合する少なくとも１つのコネクタを含む。
【００１２】
さらに別の形態では、本発明は、半導体テスタプローバ・インターフェース内に高密度統合されるポゴピン・アセンブリを含む。ポゴピン・アセンブリは、中心導体およびシールドを有する同軸ケーブルを含む。シールドは、先端部で終端し、中心導体は、先端部から軸方向に突出して先端チップを形成している。ポゴピンが、ポゴレセプタクルによって先端チップに対して軸方向近接離間関係で固定されている。インピーダンス補償素子が、ケーブル及びポゴピンに接続している。
【００１３】
さらなる形態では、本発明は、半導体テスタに使用されるモジュラーピンエレクトロニクス・アセンブリを含む。ピンエレクトロニクス・アセンブリは、１対のフレーム部材を有するボードフレームを含む。フレーム部材の各々が、回路ボードを受けるように構成された少なくとも１つのＵ形ボーダを備えている。ヒンジアセンブリが、フレーム部材対の間に、フレーム部材をほぼ１８０度の関係に折り畳む（折り重ねる）ことができるように配置されている。
【００１４】
本発明は、以下のさらに詳細な説明および添付図面を参照すればさらに理解されるであろう。
発明の詳細な説明
次に図１を参照すると、概括的に１０と示される本発明の１つの実施形態に従った半導体テスタが、システムコントローラ１２と、システムコントローラに応答して、ハンドリング装置１４０内に配置された複数の被測定デバイス（ＤＵＴ）１６に送るためのテスト信号を生成するピンエレクトロニクス２０とを含む。信号インターフェース１５０が、ピンエレクトロニクスをハンドリング装置に接続するための複数の直接信号路を規定し、これによって複数の信号路の密度を最大にし、各信号路の接続数を最小にし、それに対応してテスタの信頼性を改善する。
【００１５】
さらに図１を参照すると、システムコントローラ１２および関連のピンエレクトロニクス２０を含むテスタ１０は、統合テストセルを形成する自立フレーム（図示せず）内に収容されている。統合テストセルフレームは、比較的小さい占有面積でクリーンルームの床面積を最小にする。フレームのさらなる詳細は、１９９９年１０月１日に出願されて本発明の譲受人に譲渡されている「統合テストセル(Integrated Test Cell)」と題する同時係属中の米国特許出願第０９／４１０８５７号に記載されており、その内容を参照として本明細書に援用する。
【００１６】
システムコントローラ１２は好ましくは、たとえば、数百ＭＨｚで動作するペンティアム（Ｒ）（Pentium（Ｒ））クラスのプロセッサを含むウィンドウズ（Ｒ）ＮＴプラットフォームベースのコンピュータを有する。４ＧＢハードドライブメモリ、６４ＭＢのＲＡＭメモリおよびＳＶＧＡコントローラ／モニタなどの周辺機器が、コンピュータを完成している。フラッシュメモリの検査の場合、以下にさらに詳細に説明するように、ＤＵＴ１６間の非同期テスト制御能力を与えるために、ピンエレクトロニクス２０内にローカルプロセッサ５６（図２）が配置される。フラッシュメモリ・デバイスの独特で幾分予測不可能な電気特性のため、これによってテスタの処理能力が相当に改善される。
【００１７】
次に図１、図２および図３を参照すると、ピンエレクトロニクス２０（図１）は、１対の対向配置されたカードケージ２４および２６（図３）内に取り付けられた複数のモジュール化ボードアセンブリ３０を含む。１６個のボードアセンブリを取り付けているのに加えて、各カードケージは好ましくは、５個の直流電源モジュール２８（図３）、電力コントローラモジュール（図示せず）、キャリブレーションボード（図示せず）および１つのバックプレーンアセンブリ２９を含む。バックプレーンアセンブリは、あらゆる望ましくないインピーダンス問題を最小限に抑えるために比較的短い信号トレース（図示せず）を用いている点で、従来のバックプレーンアセンブリと幾分異なっている。
【００１８】
各ＤＵＴ、特にフラッシュメモリ・デバイスを検査するために必要な高性能回路のために、大きい一体型回路ボードを製造するよりもむしろ小さい回路を統合してリンク接続することによってピンエレクトロニクスを形成することが、テスタの販売者に大きな製造上の利点を与えることを発明者は発見した。その利点には、はんだ接合部などで起きる不良がボード全体を無駄にする可能性がある回路ボード製造で、小さいアセンブリにすることによってボード歩留まりが改善されることが含まれる。各ボードアセンブリを小型ユニットに分割することによって、廃物にしてしまう可能性のある欠陥が生じた場合、大きく高価な一体型ボードではなく、比較的小さいボードを生産から取り除くだけでよい。
【００１９】
さらに図２を参照すると、各チャンネルボード・アセンブリ３０は、各部材３２および３４に分割された剛直な金属ボードフレームを含む。フレーム部材は、それぞれのチャンネルカード４０および４２の縁部を間に挟んだＴ形ボーダで形成されている。ヒンジアセンブリを形成する１対のヒンジ４４および４６が、両フレーム部材の後縁部４８および５０を結合して背部分を形成している。ヒンジアセンブリによって、フレーム部材は、バックプレーンアセンブリ２９に差し込まれた時にほぼ１８０度開いた関係になるようにして折り畳むことができるようにする。完全に組み付けた時の好適なボードフレーム・アセンブリの寸法は、約２０ｘ２０インチである。
【００２０】
フラッシュメモリ検査に使用する場合、チャンネルボード・アセンブリ３０内の２つのチャンネルカード４０および４２が好ましくは、３２チャンネルのチャンネルカードのそれぞれのコピーを有する（合計で６４チャンネル）。各チャンネルカードは、マサチューセッツ州、ボストンのテラダイン社(Teradyne, Inc.)が製造しているテラダイン型番Ｊ７５０インテグラテスタ(J750 Integra tester)に用いられているものと同様に形成される。精密力／測定機器（ＰＭＵ）（図示せず）が、チャンネルカードに取り付けられている。
【００２１】
各ボードアセンブリ３０内でチャンネルカード４０および４２と向き合わせて、第３ボード５２が配置されている。第３ボードは好ましくは、演算パターンジェネレータ（ＡＰＧ）５４と、個々のＤＵＴをその他の同時に検査されるＤＵＴ１６に対して非同期制御するためのステーションコントローラまたはローカルプロセッサ５６とを備えて構成されたメモリテストモジュール・アセンブリを含む。また、電圧電源（ＶＳ）５３、エラーキャッチラム（ＥＣＲ）５５、データバッファメモリ（ＤＢＭ）５７およびＤＵＴ電源（ＤＰＳ）５９の各モジュールが、ボードアセンブリ３０に取り付けられている。チャンネルカード４０および４２とメモリテストモジュール５２とは、一連の可撓リボンケーブルで相互接続され、さらに、バックプレーンアセンブリ２９（図１）にも接続されている。本発明のモジュール化の態様によれば、各ボードフレーム・アセンブリが、１つのＤＵＴ１６を検査するために必要な十分なテスタ資源をほぼ含む。したがって、３２個のＤＵＴを並列検査するために、合計で３２個のボードフレーム・アセンブリが２つのカードケージ２４及び２６内に設けられている。
【００２２】
キャリブレーションボード（図示せず）は、チャンネルボード・アセンブリ３０に隣接した位置で各カードケージ２４用のバックプレーンアセンブリ２９に差し込まれ、システム水晶時計（図示せず）と、ロードボードＩＤ通信装置（図示せず）とを含む。複数のタイミングキャリブレーション・マスタードライバ／比較回路（図示せず）も設けられている。
【００２３】
次に図１、図３及び図５を参照すると、バックプレーンアセンブリのトレース路を最短にする能力は、ピンエレクトロニクス２０からプローブリング６０までの信号路の経路設定する複数のモジュラーハーネス・アセンブリ７０を設けることによって得られる。これはまた、テスタ信号を組織的に分配するためのコンパクトな機構を提供する。プローブリングおよびハーネスアセンブリが集合して、信号インターフェース（図１）を構成する。
【００２４】
特に図４を参照すると、プローブリング６０は、半径方向に突出した周縁フランジ６２を含むほぼ円形のアルミニウム鋳造体を含む。それぞれポゴモジュール８０（図６）をはめ込むために、複数の端部開口キャビティ６４がリング内に環状に形成されている。それぞれキャリブレーションモジュール（図示せず）を収容するために、さらに２つの小型キャビティ６６がプローブリングの対向側部に形成されている。好ましくは、鋳造体は、直径が約１４インチ、厚さが３インチで、合計で１０個のキャビティが形成されている。自動調心機構（図示せず）にピボット接続するための隙間を提供するために、中央配置された矩形開口６８がリング内に形成されている。自動調心機構のさらなる詳細は、上記参照の「統合テストセル」と題する同時係属中の米国特許出願第０９／４１０８５７号に説明されている。
【００２５】
次に図２、図５及び図６を参照すると、ハーネスアセンブリ７０は、特定のそれぞれの信号路またはチャンネルに対して迅速なトラブルシューティングおよび効果的な現場修復を行うことができるように、ピンエレクトロニクス２０（図１）をプローブリング６０（図４）に好都合に接続している。特に図５を参照すると、各ハーネスアセンブリは、集合的にポゴモジュール８０付近で終端する信号および電源ケーブルのケーブル束６５を含む。束は、それぞれ第１〜第４ボードフレーム・アセンブリ７２、７４、７６、７８（図１）およびＤＵＴ電源ボード（図示せず）に接続されるＨＤＭコネクタ８１、８３、８５、８７および８９を含む複数のブランチ（分岐）６９、７１、７３、７５および７７を含む。各ハーネスは、４個のＤＵＴの検査を好都合にサポートし、保守点検および交換が容易にできる。
【００２６】
次に特に図６を参照すると、ポゴモジュール８０は、多角形壁８６から外向きに突出した上側取り付けフランジ８４を形成したアルミニウムハウジングを有する。壁は、狭い間隔で高密度配列した貫通穴９０を有する円筒形係合インターフェース８８を取り囲んで、それと一体成形されている。貫通穴は、それぞれの信号ポゴピン１３０を有する約９０個の信号ポゴピン・アセンブリ１１０を収容するように構成されている。貫通穴の間に、接地ポゴピン９４を収容するように高密度配列された下向き開口止まり穴（ブラインドボア）９２が設けられている。最適信号品質が得られるようにほぼ理想的な５０オーム伝送線環境を維持するため、各信号ポゴピンが１群の接地ポゴピンでほぼ取り囲まれている。
【００２７】
ポゴモジュール８０の係合表面８８の周囲に、複数の受け座（台座）９８を形成した多角形ポゴピンプロテクタ９６が同心状に配置されている。受け座は、多角形壁８６に配置されたのと同様に形成された内孔１０２と向き合って整合するように構成されて、それと協働してそれぞれのばね１０６を収容することができる。自動調心スナップリテーナ（図示せず）が、ポゴピンプロテクタをポゴモジュール８０に固定する。
【００２８】
キャリブレーションモジュール（図示せず）は、ポゴモジュール８０とほぼ同様であるが、キャリブレーションボード（図示せず）とプローブリング６０との間に必要な接続部の数が少ないのに対応して小さい寸法に形成されている。
【００２９】
次に図７を参照すると、各信号ポゴピン・アセンブリ１１０が、シールド導体１１２および中心導体１１４を含む高忠実度ＲＧ型同軸ケーブルを含む。各ケーブルは、約３７インチ長さであって、束ねられて前述したハーネスアセンブリ７０になる。各ケーブルの中心導体は、日本、東京理化電子（Rika Denshi）から入手可能な金属ポゴレセプタクル１１８のかしめ（クリンプ）部分１１７内で終端している。中央導体とポゴピンとの間のかしめ終端部が、気密キャビティ１１９を形成している。
【００３０】
本発明の重要な特徴の１つは、ポゴ部材接合部や終端部などによって生じるインピーダンスの不一致を補償するために、中心導体１１４およびかしめ部分１１７をほぼ包囲する絶縁体アセンブリ１２０を使用することに係わる。高密度パックされたプローブリングを通る各信号路に対して最適信号品質を確保するために、５０オーム伝送線インピーダンスに対する悪影響を補償することが特に重要である。
【００３１】
絶縁体アセンブリ１２０は、中心導体１１４の一部分を完全に包囲して接地フェルール１２４に当接するように形成された第１円筒形絶縁体１２２を含み、接地フェルール（ferrule）は、シールドに溶接され、貫通穴９０内に圧入されて、シールドおよびポゴモジュール８０間に接地路を形成している。第２絶縁体１２６が、第１絶縁体に隣接配置されており、Ｃ形構造を有し、ポゴレセプタクル１１８のかしめ部分１１７に相補的に係合する先端テーパ部分１２８を備えている。やはり理化電子から入手可能な信号ポゴピン１３０が、ポゴレセプタクルにはめ込まれており、プローブカード接点（図示せず）と接触する後退可能なチップ１３２を含む。
【００３２】
各ポゴモジュール８０内に並べて配置された信号および接地ポゴピン１３０および９４は、ハンドリング装置１４０上のプローブカード１３４（図６）に係合し、これはウェハレベル検査のために、好ましくはプローバ（図１及び図２）を含む。プローブカードは、直径が３００〜３５０ｍｍで、２０４８個の信号チャネルを支持することができ、また、１〜３２個のＤＵＴのピンに接続する接点（図示せず）を含んで比較的高レベルの並列性が得られるので、テスタの処理能力を最大にすることができる。好適なプローバは、日本、東京の東京エレクトロン社(Tokyo Electron Ltd)が製造しているＴＥＬ型Ｐ８ＸＬプローバである。
【００３３】
あるいは、ハンドリング装置１４０は、ニューハンプシャー州、ベッドフォードのキネトリックス社(Kinetrix, Inc.)から入手可能なガリレオ型(Galileo Model)ハンドラなどのハンドラ（図示せず）を含む。当該技術分野では周知のように、ハンドラは、プローブリングとインターフェースするロードボード（図示せず）に取り付けられたパッケージ化デバイスを検査できるようにする。
【００３４】
作動に先立って、半導体製造者は、数百個までのデバイスを備えた半導体ウェハ（図示せず）をプローバ１４０内に入れて、それを覆うようにプローブカード１３４を固定する。プローブカードは一般的に、各デバイスの個々の「ピン」と接触する係合機構を含み、後に信号および接地ポゴピン１３０および９４を介してプローブリング６０に接続できるようにする。好適なプローバの独特の機構の１つは、プローブ１４０をテスタ１０から取り出さなくても、ウェハまたはプローブカードのスワッピングを行う早替え機構(quick change mechanism)（図示せず）である。プローバおよびテスタが協働して検査システム２００を形成している。
【００３５】
動作を説明すると、テスタ１０のシステムコントローラ１２が、並列検査の進行および結果を監視するための好都合なオペレータインターフェースをユーザに提供している。フラッシュメモリ検査の場合、各ＤＵＴ１６に対して、製造仕様に従ったデバイスの機能動作を調べる複数の検査を行う。検査システムの作動をわかりやすくするために、以下の説明では、単一ＤＵＴの検査中の信号経路指定について述べる。
【００３６】
検査では一般的に、各ローカルプロセッサ５６によって実行されるソフトウェアに従って各ＡＰＧ５４がパターン信号を生成する。信号をチャンネルカード４０および４２によって分配し、ＤＵＴの個別ピンに対応した個々のチャンネルまたは信号路を定める。ある単一のデバイスに関連したチャンネルに沿って伝搬する信号が、チャンネルカードからバックプレーンアセンブリ２９へ送られ、そこで対応のＨＤＭコネクタを通って、１つのハーネスアセンブリ７０のブランチ部分を有する個々の同軸ケーブルへ伝達される。信号が高密度ポゴモジュール８０に到着して中央導体／ポゴピン接続部に沿って伝搬すると、接地フェルール９０の基部チップで５０オーム伝送線インピーダンスにわずかな低下が発生する。この低下は、絶縁体アセンブリ１２０が発生する逆作用(inverse effect)によって直ちに補償される。さらに、ポゴレセプタクルのかしめ部分１１７によってさらなるインピーダンス不一致が発生するが、これはＣ形第２絶縁体１２６の作用によって好都合に補償される。
【００３７】
伝搬信号は次に、それぞれの信号ポゴピンに沿って進み、各信号路の周囲を取り囲む接地ポゴピン９４によって比較的高品質のパルス波形が可能になる。信号は次に、プローブカード１３４に沿って送られ、半導体ウェハ（図示せず）および対象の特定ＤＵＴ１６に係合する微細電気プローブ（図示せず）に沿って移動する。用いる検査の種類に応じて、信号をＤＵＴ内の特定アドレスに書き込み、次に読み出して予想値と比較することができる。
【００３８】
当該技術分野の専門家であれば、本発明によって得られる多くの恩恵および利点を理解できるであろう。たとえば、製造環境において本発明のテスタを用いることは、バックプレーンアセンブリ２９から信号インターフェース１５０までが直接的に信号接続されているために特に好都合である。本発明者は、これによってテスタの「平均故障間隔時間」（ＭＴＢＦ）が大幅に増加し、それに対応して全体コストの低下が得られることを発見した。
【００３９】
しかし、時には矛盾したチャネルまたは信号路を修復または交換する必要があるであろう。これに関して、本発明のモジュラー構造は、全信号路を探し出す迅速トラブルシューティング能力を与えるので、潜在的な問題を断つ際に必要な時間が短縮される。さらに重要なことに、本発明のモジュール化によって、チャンネルボード・アセンブリ３０またはハーネスアセンブリ７０、さらにはポゴピン・アセンブリ１１０の効率的、かつ簡単な交換が、最小の労力および停止時間で可能になる。これによって、テスタの「平均修復時間」（ＭＴＦＲ）パラメータが大幅に減少し、このことも半導体の全体的な製造コストの低下に実質的に役立つ。
【００４０】
さらに、本発明の信号インターフェースは、プローブリングを通る信号統合性を犠牲にすることなく、従来寸法のウェハまたはロードボードに対してかなり大規模な並列検査を実施する方法を提供する。これは、いかなる伝送線の低下に対してもインピーダンスを補償する独特のポゴピン・アセンブリを設けることによって達成される。
【００４１】
以上に好適な実施形態を参照しながら本発明を具体的に示し説明してきたが、発明の精神および特許請求の範囲から逸脱することなく、形態および詳細にさまざまな変更を加えることができることは、当業者には理解されるであろう。
【００４２】
たとえば、上記のモジュラーの記載は、１つの検査ＤＵＴ専用のボードアセンブリおよびポゴモジュールを表しているが、本発明は、ピン数が比較的少ないＤＵＴの多数個の検査に使用することもできる。同じ点で、ピン数が比較的多い（たとえば、６４チャネルより多い）ＤＵＴは、複数の６４チャネルボードを組み合わせて検査してもよい。
【００４３】
また、本発明の並列性の態様を主にウェハレベルのプロ−ブの検査に関して説明してきたが、本発明は、ハンドラによって操作されて、プローブカードではなくロードボードによってインターフェースされるパッケージ後レベルのデバイスにも適用可能である。したがって、本発明の目的のために、ハンドリング装置という用語は、ハンドラまたはプローバのいずれの使用も表すように幅広く使用されている。
【図面の簡単な説明】
【図１】 本発明の１つの実施形態に従った半導体並列テスタの部分的なブロック図である。
【図２】 図１に示された展開状態のボードフレーム・アセンブリの上面図である。
【図３】 図１のテスタの部分正面図である。
【図４】 図２に示されたプローブリングの斜視図である。
【図５】 図１に示されたハーネスアセンブリのブロック図である。
【図６】 図１に示されたポゴモジュールの拡大半径方向断面図である。
【図７】 図６に示されたポゴピン・アセンブリの拡大分解軸方向断面図である。

Claims (10)

1. ハンドリング装置（１４０）に固定された複数のＤＵＴ（１６）を検査するための半導体テスタ（１０）であって、システムテスト信号を開始させるシステムコントローラ（１２）と、該システムテスト信号に応答して、前記複数のＤＵＴに印加するためのテストパターン信号を生成するピンエレクトロニクス・アセンブリ（２０）とを含む半導体テスタにおいて、
   前記ハンドリング装置に結合されたとき、前記ハンドリング装置と前記ピンエレクトロニクス・アセンブリとの間に複数の直接信号路（７０）を規定するように適応した信号インターフェース（１５０）を備え、前記信号インターフェースは、
   間隔を置いて環状に配置された複数の軸方向開口キャビティ（６４）を形成した円形のプローブリング（６０）と、
   複数のモジュラーハーネス・アセンブリ（７０）と、を含み前記複数のモジュラーハーネス・アセンブリの各々が、それぞれの基端部及び先端部を含み、該基端部は前記複数の軸方向開口キャビティの１つに入れ子状に入れられるポゴモジュール（８０）を含み、前記先端部は前記ピンエレクトロニクス・アセンブリに係合する少なくとも１つのコネクタ（８１−８９）を含むことを特徴とする半導体テスタ。
2. 請求項１に記載の半導体テスタ（１０）において、
   前記ポゴモジュールは、近接して離間される一連の貫通穴（９０）で形成され、該貫通穴の各々が、ポゴピン・アセンブリ（１１０）を受けるように構成されていることを特徴とする半導体テスタ。
3. 前記プローブリング（６０）は、鋳造体で形成されており、半径方向に突出した周縁フランジ（６２）を含み、前記プローブリングは、ピボットアームを受けるために中央に形成された端部開放スロット（６８）をさらに含む請求項１記載の半導体テスタ。
4. 前記ポゴモジュール（８０）は、アルミニウムハウジングを含む請求項１記載の半導体テスタ。
5. 前記ポゴモジュール（８０）は、格納可能なばね式ポゴピンプロテクタ（９６）を含む請求項１記載の半導体テスタ。
6. 前記複数のモジュラーハーネス・アセンブリ（７０）の各々は、ケーブルバンドルひずみ除去部を含む請求項１記載の半導体テスタ。
7. 前記ポゴピン・アセンブリ（１１０）は、
   中心導体（１１４）およびシールド（１１２）を有し、該シールドが先端部において終端し、前記中心導体が前記先端部から軸方向に突出して先端チップを形成している同軸ケーブルと、
   ポゴレセプタクル（１１８）を介して前記先端チップに対して近接して離間した軸方向関係に固定されたポゴピン（１３０）と、
   前記ケーブル及び前記ポゴピンに結合されたインピーダンス補償素子（１２０）とを含む請求項２記載の半導体テスタ。
8. 前記ピンエレクトロニクス・アセンブリは、複数の回路ボードを取り付けるヒンジ付きボードフレームと、バックプレーンアセンブリとを含み、該バックプレーン・アセンブリは、前記ヒンジ付きボードフレームと前記信号インターフェースとの間に配置されている請求項１記載の半導体テスタ。
9. 前記ピンエレクトロニクス・アセンブリは複数のボードアセンブリを含み、各ボードアセンブリは一つのＤＵＴを検査するために十分なテスタ資源を含む、請求項１記載の半導体テスタ。
10. ハンドリング装置に固定された複数のＤＵＴを検査するための半導体テスタであって、該ハンドリング装置は前記複数のＤＵＴに結合されたデバイスインターフェースボードを有し、該テスタは、
    システムテスト信号を初期化する手段と、
    前記システムテスト信号に応答して、前記複数のＤＵＴに印加するためのテストパターン信号を生成する手段と、
    前記ハンドリング装置と前記テストパターン信号を生成する手段との間のテストパターン信号をインターフェースする手段とであって、該インターフェースする手段は間隔を置いて環状に配置された複数の軸方向開口キャビティ（６４）を形成した円形のプローブリング（６０）と、複数のモジュラーハーネス・アセンブリ（７０）とを含み、該複数のモジュラーハーネス・アセンブリの各々は、それぞれの基端部及び先端部を有し、該基端部は、前記複数の軸方向開口キャビティの１つに入れ子状に入れられるポゴモジュール（８０）を含み、前記先端部は、ピンエレクトロニクス・アセンブリに係合する少なくとも１つのコネクタ（８１−８９）を含むことを特徴とする、
    半導体テスタ。

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