JP2003503712A - 半導体並列テスタ - Google Patents

半導体並列テスタ

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Abstract

(57)【要約】 ハンドリング装置に固定された複数のＤＵＴを同時検査するための半導体並列テスタが開示されている。検査システムは、システムテスト信号を初期化するシステムコントローラと、システムテスト信号に応答して、複数のＤＵＴに送るためのテストパターン信号を生成するピンエレクトロニクス・アセンブリとを含む。システムはさらに、ハンドリング装置およびピンエレクトロニクス・アセンブリ間に複数の直接信号路を定める信号インターフェースを含む。

Description

【発明の詳細な説明】
【０００１】発明の分野 本発明は、概括的には半導体デバイスを検査する自動検査（試験）装置、特に
比較的多数の半導体デバイスを並列に同時検査することができる半導体テスタに
関する。発明の背景 半導体製造者は、半導体デバイスの製造にさまざまな異なった処理を用いてい
る。より重要な処理のうちの１つは、各チップのすべてを所定の基準に従って電
子的に検査することに係わる。これは一般的に、デバイスの入力部を刺激して予
想出力信号を発生し、また、実際の出力信号を監視して、実際および予想出力の
一致を調べることを含む。テスト手順は、最初にウェハレベルで実施して製造処
理の早い段階で不良デバイスを取り除き、その後パッケージ化デバイスのレベル
で実施することが多い。
【０００２】 テスト処理を実施するために、半導体製造者は通常、一般的に自動検査装置（
ＡＴＥ）またはテスタと呼ばれる高性能装置を使用する。製造環境用に設計され
たＡＴＥは、多くの場合にかなり高コストであり、したがって各半導体デバイス
の単価全体に影響を与える。したがって、半導体製造者は、デバイス単価を最小
限に抑えて競争力を維持するために、ＡＴＥについて大幅なコスト削減をし、そ
れの高コストを正当化しなければならないと理解している。
【０００３】 ＡＴＥが製造コスト低下に寄与する１つの方法は、被測定デバイス（ＤＵＴ：
device-under-test）群を並列に同時検査することによるものである。これは一
般的に、ピン数が比較的少ないメモリデバイスで行われ、デバイス処理能力を大
幅に改善する。したがって、これは単価を引き下げる。従来の並列テスタは一般
的に、個別に配置されたテストヘッドにかなり大きいケーブルバンドル（束）で
接続されたコンピュータ駆動式テストコントローラまたはメインフレームユニッ
トを含む。束は、集合的に第１バックプレーンアセンブリで終端している数百本
の信号ケーブルを含む。テストヘッドは一般的に、各ＤＵＴのピンと電子的にイ
ンターフェースするために必要なピンエレクトロニクスを取り付けた複数の回路
ボードを含む。ピンエレクトロニクスからの接続部は、第２バックプレーンアセ
ンブリへ進み、それを通ってポゴ（pogo）またはプローブリング内に設けられた
個々の両面ポゴピンまで延びている。第２バックプレーンアセンブリは、信号品
質を最適化するため、高性能で高価なインピーダンス制御スキームを必要とする
傾向がある比較的長いトレースパターンを用いて構成されている場合が多い。
【０００４】 一度に検査することができるＤＵＴの数を制限するものの１つが、プローブリ
ングの構造に起因する。プローブリングの大きさは一般的に、半導体ウェハおよ
びウェハに係合するプローブカードの寸法によって決まる。半導体ウェハは、直
径が２００ｍｍ程度であることが多く、これには信号経路指定用に３００〜３５
０ｍｍ直径のプローブカードが必要である。ウェハは、微細チップ付きプローブ
によってアクセス可能な接触点を有する数十個のＤＵＴをひとまとめにして含む
。ＤＵＴ接触点すなわち「ピン」に対応するテスタ内の各信号路は一般的に、最
適信号品質を得るために５０オーム伝送線を含まなければならない。これには、
各プローブリング信号路を接地（グラウンド）路で包囲しなければならないこと
が多い。
【０００５】 たとえば、それぞれが約３２本のピンを有する１６個のメモリデバイスを並列
検査する従来のテスタは一般的に、プローブリング内に約５１２本の信号ポゴピ
ンを必要とする。さらに、最適信号品質を確保するために、しばしば各信号ピン
を複数の接地ポゴピンで包囲する。しかし、デバイスピンの数と共に高い並列性
の必要性が増加し、有限のポゴリング内にますます多くの従来型信号および接地
ポゴピンを配置する必要が生じると、一部でポゴ密度が各信号路の５０オーム特
性を低下させ始める。
【０００６】 複雑なＡＴＥを用いている半導体製造者は、システムを「停止」させなければ
ならなくなるまでの予想無中断作動時間にも関心を持っている。一般的に「平均
故障前時間」またはＭＴＢＦと表されるこのパラメータは、単価の決定に重要な
役割を果たす。ＭＴＢＦを最大にすることによって、より多くのＤＵＴを所定時
間内に検査することができる。
【０００７】 従来の並列テスタでのＭＴＢＦの減少を引き起こす１つの問題は、信号路内の
不良接続によって生じる信号品質低下に係わるものである。前述したように、一
般的なテストヘッドを用いている従来の並列テスタは、多数のバックプレーンア
センブリを使用しており、個々の信号路用の終端および接続部が比較的多数にな
る。一般的に、１つの信号路用の終端および接続部が多くなるほど、それに伴っ
て故障の確率が高くなる。
【０００８】 従来の並列テスタに見られる別の問題は、特定信号路の現場トラブルシューテ
ィングおよび修復の困難さに係わるものである。テスタを修復するための時間は
、しばしば「平均修復時間」（ＭＴＴＲ）と呼ばれ、ＭＴＢＦとほぼ同様にして
単価に影響を与える。一般的に、迅速なトラブルシューティングおよび修復また
は交換を無視して、信号路接続部をケーブル束、それぞれのバックプレーンアセ
ンブリおよびポゴリング内のさまざまな領域に通すことが多い。その結果、接続
部の１つに問題が発生した時、テスタのＭＴＴＲが比較的長くなることが多い。
【０００９】 必要であるがこれまでは得られなかったものは、各信号路に沿った信号品質に
対する影響が最小である、多数のＤＵＴを並列に検査することができる並列半導
体テスタである。さらに、デバイス処理能力を最大にし、それに伴って単価を引
き下げるため、ＭＴＢＦが比較的高いと共にＭＴＴＲが比較的低いそのようなテ
スタが必要とされている。本発明の半導体テスタは、これらの必要性を満たすも
のである。発明の概要 本発明の半導体並列テスタは、各テスタ信号路について信号完全性を低下させ
ることなく、ＤＵＴグループ（群）を同時に検査することができるようにする。
テスタはまた、信号相互接続部の複雑さを最小限に抑えることによって、平均故
障間隔を大幅に改善する。さらに、テスタ構成素子の多くをモジュール化するこ
とによって、平均修復時間が大幅に短縮される。
【００１０】 上記利点を実現するために、本発明は１つの形態において、ハンドリング装置
に固定された複数のＤＵＴを同時に検査するための半導体並列テスタを含む。検
査システムは、システムテスト信号を初期化するシステムコントローラと、シス
テムテスト信号に応答して、複数のＤＵＴに送るためのテストパターン信号を生
成するピンエレクトロニクス・アセンブリとを含む。システムはさらに、ハンド
リング装置およびピンエレクトロニクス・アセンブリ間に複数の直接信号路を規
定する信号インターフェースを含む。
【００１１】 別の形態では、本発明は、半導体テスタ内でハンドリング装置およびピンエレ
クトロニクス・アセンブリ間に複数の直接信号路を確立する信号インターフェー
スを含む。信号インターフェースは、複数の軸方向開口キャビティを形成したほ
ぼ円形のプローブリングを含む。キャビティは、間隔を置いて環状に配置されて
いる。信号インターフェースはまた、複数のモジュラーハーネス・アセンブリを
含む。モジュラーハーネス・アセンブリの各々は、それぞれの基端部および先端
部を有する。基端部は、軸方向開口キャビティの１つに入れ子状に入れられる（
ネスト状に入れられる：はめ込まれる）ポゴモジュールを含み、先端部は、ピン
エレクトロニクス・アセンブリに係合する少なくとも１つのコネクタを含む。
【００１２】 さらに別の形態では、本発明は、半導体テスタプローバ・インターフェース内
に高密度統合されるポゴピン・アセンブリを含む。ポゴピン・アセンブリは、中
心導体およびシールドを有する同軸ケーブルを含む。シールドは、先端部で終端
し、中心導体は、先端部から軸方向に突出して先端チップを形成している。ポゴ
ピンが、ポゴレセプタクルによって先端チップに対して軸方向近接離間関係で固
定されている。インピーダンス補償素子が、ケーブル及びポゴピンに接続してい
る。
【００１３】 さらなる形態では、本発明は、半導体テスタに使用されるモジュラーピンエレ
クトロニクス・アセンブリを含む。ピンエレクトロニクス・アセンブリは、１対
のフレーム部材を有するボードフレームを含む。フレーム部材の各々が、回路ボ
ードを受けるように構成された少なくとも１つのＵ形ボーダを備えている。ヒン
ジアセンブリが、フレーム部材対の間に、フレーム部材をほぼ１８０度の関係に
折り畳む（折り重ねる）ことができるように配置されている。
【００１４】 本発明は、以下のさらに詳細な説明および添付図面を参照すればさらに理解さ
れるであろう。発明の詳細な説明 次に図１を参照すると、概括的に１０と示される本発明の１つの実施形態に従
った半導体テスタが、システムコントローラ１２と、システムコントローラに応
答して、ハンドリング装置１４０内に配置された複数の被測定デバイス（ＤＵＴ
）１６に送るためのテスト信号を生成するピンエレクトロニクス２０とを含む。
信号インターフェース１５０が、ピンエレクトロニクスをハンドリング装置に接
続するための複数の直接信号路を規定し、これによって複数の信号路の密度を最
大にし、各信号路の接続数を最小にし、それに対応してテスタの信頼性を改善す
る。
【００１５】 さらに図１を参照すると、システムコントローラ１２および関連のピンエレク
トロニクス２０を含むテスタ１０は、統合テストセルを形成する自立フレーム（
図示せず）内に収容されている。統合テストセルフレームは、比較的小さい占有
面積でクリーンルームの床面積を最小にする。フレームのさらなる詳細は、１９
９９年１０月１日に出願されて本発明の譲受人に譲渡されている「統合テストセ
ル(Integrated Test Cell)」と題する同時係属中の米国特許出願第０９／４１０
８５７号に記載されており、その内容を参照として本明細書に援用する。
【００１６】 システムコントローラ１２は好ましくは、たとえば、数百ＭＨｚで動作するペ
ンティアム（Ｒ）（Pentium（Ｒ））クラスのプロセッサを含むウィンドウズ（
Ｒ）ＮＴプラットフォームベースのコンピュータを有する。４ＧＢハードドライ
ブメモリ、６４ＭＢのＲＡＭメモリおよびＳＶＧＡコントローラ／モニタなどの
周辺機器が、コンピュータを完成している。フラッシュメモリの検査の場合、以
下にさらに詳細に説明するように、ＤＵＴ１６間の非同期テスト制御能力を与え
るために、ピンエレクトロニクス２０内にローカルプロセッサ５６（図２）が配
置される。フラッシュメモリ・デバイスの独特で幾分予測不可能な電気特性のた
め、これによってテスタの処理能力が相当に改善される。
【００１７】 次に図１、図２および図３を参照すると、ピンエレクトロニクス２０（図１）
は、１対の対向配置されたカードケージ２４および２６（図３）内に取り付けら
れた複数のモジュール化ボードアセンブリ３０を含む。１６個のボードアセンブ
リを取り付けているのに加えて、各カードケージは好ましくは、５個の直流電源
モジュール２８（図３）、電力コントローラモジュール（図示せず）、キャリブ
レーションボード（図示せず）および１つのバックプレーンアセンブリ２９を含
む。バックプレーンアセンブリは、あらゆる望ましくないインピーダンス問題を
最小限に抑えるために比較的短い信号トレース（図示せず）を用いている点で、
従来のバックプレーンアセンブリと幾分異なっている。
【００１８】 各ＤＵＴ、特にフラッシュメモリ・デバイスを検査するために必要な高性能回
路のために、大きい一体型回路ボードを製造するよりもむしろ小さい回路を統合
してリンク接続することによってピンエレクトロニクスを形成することが、テス
タの販売者に大きな製造上の利点を与えることを発明者は発見した。その利点に
は、はんだ接合部などで起きる不良がボード全体を無駄にする可能性がある回路
ボード製造で、小さいアセンブリにすることによってボード歩留まりが改善され
ることが含まれる。各ボードアセンブリを小型ユニットに分割することによって
、廃物にしてしまう可能性のある欠陥が生じた場合、大きく高価な一体型ボード
ではなく、比較的小さいボードを生産から取り除くだけでよい。
【００１９】 さらに図２を参照すると、各チャンネルボード・アセンブリ３０は、各部材３
２および３４に分割された剛直な金属ボードフレームを含む。フレーム部材は、
それぞれのチャンネルカード４０および４２の縁部を間に挟んだＴ形ボーダで形
成されている。ヒンジアセンブリを形成する１対のヒンジ４４および４６が、両
フレーム部材の後縁部４８および５０を結合して背部分を形成している。ヒンジ
アセンブリによって、フレーム部材は、バックプレーンアセンブリ２９に差し込
まれた時にほぼ１８０度開いた関係になるようにして折り畳むことができるよう
にする。完全に組み付けた時の好適なボードフレーム・アセンブリの寸法は、約
２０ｘ２０インチである。
【００２０】 フラッシュメモリ検査に使用する場合、チャンネルボード・アセンブリ３０内
の２つのチャンネルカード４０および４２が好ましくは、３２チャンネルのチャ
ンネルカードのそれぞれのコピーを有する（合計で６４チャンネル）。各チャン
ネルカードは、マサチューセッツ州、ボストンのテラダイン社(Teradyne, Inc.)
が製造しているテラダイン型番Ｊ７５０インテグラテスタ(J750 Integra tester
)に用いられているものと同様に形成される。精密力／測定機器（ＰＭＵ）（図
示せず）が、チャンネルカードに取り付けられている。
【００２１】 各ボードアセンブリ３０内でチャンネルカード４０および４２と向き合わせて
、第３ボード５２が配置されている。第３ボードは好ましくは、演算パターンジ
ェネレータ（ＡＰＧ）５４と、個々のＤＵＴをその他の同時に検査されるＤＵＴ
１６に対して非同期制御するためのステーションコントローラまたはローカルプ
ロセッサ５６とを備えて構成されたメモリテストモジュール・アセンブリを含む
。また、電圧電源（ＶＳ）５３、エラーキャッチラム（ＥＣＲ）５５、データバ
ッファメモリ（ＤＢＭ）５７およびＤＵＴ電源（ＤＰＳ）５９の各モジュールが
、ボードアセンブリ３０に取り付けられている。チャンネルカード４０および４
２とメモリテストモジュール５２とは、一連の可撓リボンケーブルで相互接続さ
れ、さらに、バックプレーンアセンブリ２９（図１）にも接続されている。本発
明のモジュール化の態様によれば、各ボードフレーム・アセンブリが、１つのＤ
ＵＴ１６を検査するために必要な十分なテスタ資源をほぼ含む。したがって、３
２個のＤＵＴを並列検査するために、合計で３２個のボードフレーム・アセンブ
リが２つのカードケージ２４及び２６内に設けられている。
【００２２】 キャリブレーションボード（図示せず）は、チャンネルボード・アセンブリ３
０に隣接した位置で各カードケージ２４用のバックプレーンアセンブリ２９に差
し込まれ、システム水晶時計（図示せず）と、ロードボードＩＤ通信装置（図示
せず）とを含む。複数のタイミングキャリブレーション・マスタードライバ／比
較回路（図示せず）も設けられている。
【００２３】 次に図１、図３及び図５を参照すると、バックプレーンアセンブリのトレース
路を最短にする能力は、ピンエレクトロニクス２０からプローブリング６０まで
の信号路の経路設定する複数のモジュラーハーネス・アセンブリ７０を設けるこ
とによって得られる。これはまた、テスタ信号を組織的に分配するためのコンパ
クトな機構を提供する。プローブリングおよびハーネスアセンブリが集合して、
信号インターフェース（図１）を構成する。
【００２４】 特に図４を参照すると、プローブリング６０は、半径方向に突出した周縁フラ
ンジ６２を含むほぼ円形のアルミニウム鋳造体を含む。それぞれポゴモジュール
８０（図６）をはめ込むために、複数の端部開口キャビティ６４がリング内に環
状に形成されている。それぞれキャリブレーションモジュール（図示せず）を収
容するために、さらに２つの小型キャビティ６６がプローブリングの対向側部に
形成されている。好ましくは、鋳造体は、直径が約１４インチ、厚さが３インチ
で、合計で１０個のキャビティが形成されている。自動調心機構（図示せず）に
ピボット接続するための隙間を提供するために、中央配置された矩形開口６８が
リング内に形成されている。自動調心機構のさらなる詳細は、上記参照の「統合
テストセル」と題する同時係属中の米国特許出願第０９／４１０８５７号に説明
されている。
【００２５】 次に図２、図５及び図６を参照すると、ハーネスアセンブリ７０は、特定のそ
れぞれの信号路またはチャンネルに対して迅速なトラブルシューティングおよび
効果的な現場修復を行うことができるように、ピンエレクトロニクス２０（図１
）をプローブリング６０（図４）に好都合に接続している。特に図５を参照する
と、各ハーネスアセンブリは、集合的にポゴモジュール８０付近で終端する信号
および電源ケーブルのケーブル束６５を含む。束は、それぞれ第１〜第４ボード
フレーム・アセンブリ７２、７４、７６、７８（図１）およびＤＵＴ電源ボード
（図示せず）に接続されるＨＤＭコネクタ８１、８３、８５、８７および８９を
含む複数のブランチ（分岐）６９、７１、７３、７５および７７を含む。各ハー
ネスは、４個のＤＵＴの検査を好都合にサポートし、保守点検および交換が容易
にできる。
【００２６】 次に特に図６を参照すると、ポゴモジュール８０は、多角形壁８６から外向き
に突出した上側取り付けフランジ８４を形成したアルミニウムハウジングを有す
る。壁は、狭い間隔で高密度配列した貫通穴９０を有する円筒形係合インターフ
ェース８８を取り囲んで、それと一体成形されている。貫通穴は、それぞれの信
号ポゴピン１３０を有する約９０個の信号ポゴピン・アセンブリ１１０を収容す
るように構成されている。貫通穴の間に、接地ポゴピン９４を収容するように高
密度配列された下向き開口止まり穴（ブラインドボア）９２が設けられている。
最適信号品質が得られるようにほぼ理想的な５０オーム伝送線環境を維持するた
め、各信号ポゴピンが１群の接地ポゴピンでほぼ取り囲まれている。
【００２７】 ポゴモジュール８０の係合表面８８の周囲に、複数の受け座（台座）９８を形
成した多角形ポゴピンプロテクタ９６が同心状に配置されている。受け座は、多
角形壁８６に配置されたのと同様に形成された内孔１０２と向き合って整合する
ように構成されて、それと協働してそれぞれのばね１０６を収容することができ
る。自動調心スナップリテーナ（図示せず）が、ポゴピンプロテクタをポゴモジ
ュール８０に固定する。
【００２８】 キャリブレーションモジュール（図示せず）は、ポゴモジュール８０とほぼ同
様であるが、キャリブレーションボード（図示せず）とプローブリング６０との
間に必要な接続部の数が少ないのに対応して小さい寸法に形成されている。
【００２９】 次に図７を参照すると、各信号ポゴピン・アセンブリ１１０が、シールド導体
１１２および中心導体１１４を含む高忠実度ＲＧ型同軸ケーブルを含む。各ケー
ブルは、約３７インチ長さであって、束ねられて前述したハーネスアセンブリ７
０になる。各ケーブルの中心導体は、日本、東京理化電子（Rika Denshi）から
入手可能な金属ポゴレセプタクル１１８のかしめ（クリンプ）部分１１７内で終
端している。中央導体とポゴピンとの間のかしめ終端部が、気密キャビティ１１
９を形成している。
【００３０】 本発明の重要な特徴の１つは、ポゴ部材接合部や終端部などによって生じるイ
ンピーダンスの不一致を補償するために、中心導体１１４およびかしめ部分１１
７をほぼ包囲する絶縁体アセンブリ１２０を使用することに係わる。高密度パッ
クされたプローブリングを通る各信号路に対して最適信号品質を確保するために
、５０オーム伝送線インピーダンスに対する悪影響を補償することが特に重要で
ある。
【００３１】 絶縁体アセンブリ１２０は、中心導体１１４の一部分を完全に包囲して接地フ
ェルール１２４に当接するように形成された第１円筒形絶縁体１２２を含み、接
地フェルール（ferrule）は、シールドに溶接され、貫通穴９０内に圧入されて
、シールドおよびポゴモジュール８０間に接地路を形成している。第２絶縁体１
２６が、第１絶縁体に隣接配置されており、Ｃ形構造を有し、ポゴレセプタクル
１１８のかしめ部分１１７に相補的に係合する先端テーパ部分１２８を備えてい
る。やはり理化電子から入手可能な信号ポゴピン１３０が、ポゴレセプタクルに
はめ込まれており、プローブカード接点（図示せず）と接触する後退可能なチッ
プ１３２を含む。
【００３２】 各ポゴモジュール８０内に並べて配置された信号および接地ポゴピン１３０お
よび９４は、ハンドリング装置１４０上のプローブカード１３４（図６）に係合
し、これはウェハレベル検査のために、好ましくはプローバ（図１及び図２）を
含む。プローブカードは、直径が３００〜３５０ｍｍで、２０４８個の信号チャ
ネルを支持することができ、また、１〜３２個のＤＵＴのピンに接続する接点（
図示せず）を含んで比較的高レベルの並列性が得られるので、テスタの処理能力
を最大にすることができる。好適なプローバは、日本、東京の東京エレクトロン
社(Tokyo Electron Ltd)が製造しているＴＥＬ型Ｐ８ＸＬプローバである。
【００３３】 あるいは、ハンドリング装置１４０は、ニューハンプシャー州、ベッドフォー
ドのキネトリックス社(Kinetrix, Inc.)から入手可能なガリレオ型(Galileo Mod
el)ハンドラなどのハンドラ（図示せず）を含む。当該技術分野では周知のよう
に、ハンドラは、プローブリングとインターフェースするロードボード（図示せ
ず）に取り付けられたパッケージ化デバイスを検査できるようにする。
【００３４】 作動に先立って、半導体製造者は、数百個までのデバイスを備えた半導体ウェ
ハ（図示せず）をプローバ１４０内に入れて、それを覆うようにプローブカード
１３４を固定する。プローブカードは一般的に、各デバイスの個々の「ピン」と
接触する係合機構を含み、後に信号および接地ポゴピン１３０および９４を介し
てプローブリング６０に接続できるようにする。好適なプローバの独特の機構の
１つは、プローブ１４０をテスタ１０から取り出さなくても、ウェハまたはプロ
ーブカードのスワッピングを行う早替え機構(quick change mechanism)（図示せ
ず）である。プローバおよびテスタが協働して検査システム２００を形成してい
る。
【００３５】 動作を説明すると、テスタ１０のシステムコントローラ１２が、並列検査の進
行および結果を監視するための好都合なオペレータインターフェースをユーザに
提供している。フラッシュメモリ検査の場合、各ＤＵＴ１６に対して、製造仕様
に従ったデバイスの機能動作を調べる複数の検査を行う。検査システムの作動を
わかりやすくするために、以下の説明では、単一ＤＵＴの検査中の信号経路指定
について述べる。
【００３６】 検査では一般的に、各ローカルプロセッサ５６によって実行されるソフトウェ
アに従って各ＡＰＧ５４がパターン信号を生成する。信号をチャンネルカード４
０および４２によって分配し、ＤＵＴの個別ピンに対応した個々のチャンネルま
たは信号路を定める。ある単一のデバイスに関連したチャンネルに沿って伝搬す
る信号が、チャンネルカードからバックプレーンアセンブリ２９へ送られ、そこ
で対応のＨＤＭコネクタを通って、１つのハーネスアセンブリ７０のブランチ部
分を有する個々の同軸ケーブルへ伝達される。信号が高密度ポゴモジュール８０
に到着して中央導体／ポゴピン接続部に沿って伝搬すると、接地フェルール９０
の基部チップで５０オーム伝送線インピーダンスにわずかな低下が発生する。こ
の低下は、絶縁体アセンブリ１２０が発生する逆作用(inverse effect)によって
直ちに補償される。さらに、ポゴレセプタクルのかしめ部分１１７によってさら
なるインピーダンス不一致が発生するが、これはＣ形第２絶縁体１２６の作用に
よって好都合に補償される。
【００３７】 伝搬信号は次に、それぞれの信号ポゴピンに沿って進み、各信号路の周囲を取
り囲む接地ポゴピン９４によって比較的高品質のパルス波形が可能になる。信号
は次に、プローブカード１３４に沿って送られ、半導体ウェハ（図示せず）およ
び対象の特定ＤＵＴ１６に係合する微細電気プローブ（図示せず）に沿って移動
する。用いる検査の種類に応じて、信号をＤＵＴ内の特定アドレスに書き込み、
次に読み出して予想値と比較することができる。
【００３８】 当該技術分野の専門家であれば、本発明によって得られる多くの恩恵および利
点を理解できるであろう。たとえば、製造環境において本発明のテスタを用いる
ことは、バックプレーンアセンブリ２９から信号インターフェース１５０までが
直接的に信号接続されているために特に好都合である。本発明者は、これによっ
てテスタの「平均故障間隔時間」（ＭＴＢＦ）が大幅に増加し、それに対応して
全体コストの低下が得られることを発見した。
【００３９】 しかし、時には矛盾したチャネルまたは信号路を修復または交換する必要があ
るであろう。これに関して、本発明のモジュラー構造は、全信号路を探し出す迅
速トラブルシューティング能力を与えるので、潜在的な問題を断つ際に必要な時
間が短縮される。さらに重要なことに、本発明のモジュール化によって、チャン
ネルボード・アセンブリ３０またはハーネスアセンブリ７０、さらにはポゴピン
・アセンブリ１１０の効率的、かつ簡単な交換が、最小の労力および停止時間で
可能になる。これによって、テスタの「平均修復時間」（ＭＴＦＲ）パラメータ
が大幅に減少し、このことも半導体の全体的な製造コストの低下に実質的に役立
つ。
【００４０】 さらに、本発明の信号インターフェースは、プローブリングを通る信号統合性
を犠牲にすることなく、従来寸法のウェハまたはロードボードに対してかなり大
規模な並列検査を実施する方法を提供する。これは、いかなる伝送線の低下に対
してもインピーダンスを補償する独特のポゴピン・アセンブリを設けることによ
って達成される。
【００４１】 以上に好適な実施形態を参照しながら本発明を具体的に示し説明してきたが、
発明の精神および特許請求の範囲から逸脱することなく、形態および詳細にさま
ざまな変更を加えることができることは、当業者には理解されるであろう。
【００４２】 たとえば、上記のモジュラーの記載は、１つの検査ＤＵＴ専用のボードアセン
ブリおよびポゴモジュールを表しているが、本発明は、ピン数が比較的少ないＤ
ＵＴの多数個の検査に使用することもできる。同じ点で、ピン数が比較的多い（
たとえば、６４チャネルより多い）ＤＵＴは、複数の６４チャネルボードを組み
合わせて検査してもよい。
【００４３】 また、本発明の並列性の態様を主にウェハレベルのプロ−ブの検査に関して説
明してきたが、本発明は、ハンドラによって操作されて、プローブカードではな
くロードボードによってインターフェースされるパッケージ後レベルのデバイス
にも適用可能である。したがって、本発明の目的のために、ハンドリング装置と
いう用語は、ハンドラまたはプローバのいずれの使用も表すように幅広く使用さ
れている。
【図面の簡単な説明】
【図１】 本発明の１つの実施形態に従った半導体並列テスタの部分的なブロック図であ
る。
【図２】 図１に示された展開状態のボードフレーム・アセンブリの上面図である。
【図３】 図１のテスタの部分正面図である。
【図４】 図２に示されたプローブリングの斜視図である。
【図５】 図１に示されたハーネスアセンブリのブロック図である。
【図６】 図１に示されたポゴモジュールの拡大半径方向断面図である。
【図７】 図６に示されたポゴピン・アセンブリの拡大分解軸方向断面図である。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１３年９月１３日（２００１．９．１３）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の名称】 半導体並列テスタ
【特許請求の範囲】
【発明の詳細な説明】
【０００１】発明の分野 本発明は、概括的には半導体デバイスを検査する自動検査（試験）装置、特に
比較的多数の半導体デバイスを並列に同時検査することができる半導体テスタに
関する。発明の背景 半導体製造者は、半導体デバイスの製造にさまざまな異なった処理を用いてい
る。より重要な処理のうちの１つは、各チップのすべてを所定の基準に従って電
子的に検査することに係わる。これは一般的に、デバイスの入力部を刺激して予
想出力信号を発生し、また、実際の出力信号を監視して、実際および予想出力の
一致を調べることを含む。テスト手順は、最初にウェハレベルで実施して製造処
理の早い段階で不良デバイスを取り除き、その後パッケージ化デバイスのレベル
で実施することが多い。
【０００２】 テスト処理を実施するために、半導体製造者は通常、一般的に自動検査装置（
ＡＴＥ）またはテスタと呼ばれる高性能装置を使用する。製造環境用に設計され
たＡＴＥは、多くの場合にかなり高コストであり、したがって各半導体デバイス
の単価全体に影響を与える。したがって、半導体製造者は、デバイス単価を最小
限に抑えて競争力を維持するために、ＡＴＥについて大幅なコスト削減をし、そ
れの高コストを正当化しなければならないと理解している。
【０００３】 ＡＴＥが製造コスト低下に寄与する１つの方法は、被測定デバイス（ＤＵＴ：
device-under-test）群を並列に同時検査することによるものである。これは一
般的に、ピン数が比較的少ないメモリデバイスで行われ、デバイス処理能力を大
幅に改善する。したがって、これは単価を引き下げる。従来の並列テスタは一般
的に、個別に配置されたテストヘッドにかなり大きいケーブルバンドル（束）で
接続されたコンピュータ駆動式テストコントローラまたはメインフレームユニッ
トを含む。束は、集合的に第１バックプレーンアセンブリで終端している数百本
の信号ケーブルを含む。テストヘッドは一般的に、各ＤＵＴのピンと電子的にイ
ンターフェースするために必要なピンエレクトロニクスを取り付けた複数の回路
ボードを含む。ピンエレクトロニクスからの接続部は、第２バックプレーンアセ
ンブリへ進み、それを通ってポゴ（pogo）またはプローブリング内に設けられた
個々の両面ポゴピンまで延びている。第２バックプレーンアセンブリは、信号品
質を最適化するため、高性能で高価なインピーダンス制御スキームを必要とする
傾向がある比較的長いトレースパターンを用いて構成されている場合が多い。前
述したインターフェース機構と同様のものが、Ｇｏｌｌａに対する米国特許第５
，５４６，４０５号及びＦｒｅｄｒｉｃｋｓｏｎに対する米国特許第５，９０７
，２４５号に開示されている。
【０００４】 一度に検査することができるＤＵＴの数を制限するものの１つが、プローブリ
ングの構造に起因する。プローブリングの大きさは一般的に、半導体ウェハおよ
びウェハに係合するプローブカードの寸法によって決まる。半導体ウェハは、直
径が２００ｍｍ程度であることが多く、これには信号経路指定用に３００〜３５
０ｍｍ直径のプローブカードが必要である。ウェハは、微細チップ付きプローブ
によってアクセス可能な接触点を有する数十個のＤＵＴをひとまとめにして含む
。ＤＵＴ接触点すなわち「ピン」に対応するテスタ内の各信号路は一般的に、最
適信号品質を得るために５０オーム伝送線を含まなければならない。これには、
各プローブリング信号路を接地（グラウンド）路で包囲しなければならないこと
が多い。
【０００５】 たとえば、それぞれが約３２本のピンを有する１６個のメモリデバイスを並列
検査する従来のテスタは一般的に、プローブリング内に約５１２本の信号ポゴピ
ンを必要とする。さらに、最適信号品質を確保するために、しばしば各信号ピン
を複数の接地ポゴピンで包囲する。しかし、デバイスピンの数と共に高い並列性
の必要性が増加し、有限のポゴリング内にますます多くの従来型信号および接地
ポゴピンを配置する必要が生じると、一部でポゴ密度が各信号路の５０オーム特
性を低下させ始める。
【０００６】 複雑なＡＴＥを用いている半導体製造者は、システムを「停止」させなければ
ならなくなるまでの予想無中断作動時間にも関心を持っている。一般的に「平均
故障前時間」またはＭＴＢＦと表されるこのパラメータは、単価の決定に重要な
役割を果たす。ＭＴＢＦを最大にすることによって、より多くのＤＵＴを所定時
間内に検査することができる。
【０００７】 従来の並列テスタでのＭＴＢＦの減少を引き起こす１つの問題は、信号路内の
不良接続によって生じる信号品質低下に係わるものである。前述したように、一
般的なテストヘッドを用いている従来の並列テスタは、多数のバックプレーンア
センブリを使用しており、個々の信号路用の終端および接続部が比較的多数にな
る。一般的に、１つの信号路用の終端および接続部が多くなるほど、それに伴っ
て故障の確率が高くなる。
【０００８】 従来の並列テスタに見られる別の問題は、特定信号路の現場トラブルシューテ
ィングおよび修復の困難さに係わるものである。テスタを修復するための時間は
、しばしば「平均修復時間」（ＭＴＴＲ）と呼ばれ、ＭＴＢＦとほぼ同様にして
単価に影響を与える。一般的に、迅速なトラブルシューティングおよび修復また
は交換を無視して、信号路接続部をケーブル束、それぞれのバックプレーンアセ
ンブリおよびポゴリング内のさまざまな領域に通すことが多い。その結果、接続
部の１つに問題が発生した時、テスタのＭＴＴＲが比較的長くなることが多い。
【０００９】 必要であるがこれまでは得られなかったものは、各信号路に沿った信号品質に
対する影響が最小である、多数のＤＵＴを並列に検査することができる並列半導
体テスタである。さらに、デバイス処理能力を最大にし、それに伴って単価を引
き下げるため、ＭＴＢＦが比較的高いと共にＭＴＴＲが比較的低いそのようなテ
スタが必要とされている。本発明の半導体テスタは、これらの必要性を満たすも
のである。発明の概要 本発明の半導体並列テスタは、各テスタ信号路について信号完全性を低下させ
ることなく、ＤＵＴグループ（群）を同時に検査することができるようにする。
テスタはまた、信号相互接続部の複雑さを最小限に抑えることによって、平均故
障間隔を大幅に改善する。さらに、テスタ構成素子の多くをモジュール化するこ
とによって、平均修復時間が大幅に短縮される。
【００１０】 上記利点を実現するために、本発明は１つの形態において、ハンドリング装置
に固定された複数のＤＵＴを同時に検査するための半導体並列テスタを含む。検
査システムは、システムテスト信号を初期化するシステムコントローラと、シス
テムテスト信号に応答して、複数のＤＵＴに送るためのテストパターン信号を生
成するピンエレクトロニクス・アセンブリとを含む。システムはさらに、ハンド
リング装置およびピンエレクトロニクス・アセンブリ間に複数の直接信号路を規
定する信号インターフェースを含む。
【００１１】 別の形態では、本発明は、半導体テスタ内でハンドリング装置およびピンエレ
クトロニクス・アセンブリ間に複数の直接信号路を確立する信号インターフェー
スを含む。信号インターフェースは、複数の軸方向開口キャビティを形成したほ
ぼ円形のプローブリングを含む。キャビティは、間隔を置いて環状に配置されて
いる。信号インターフェースはまた、複数のモジュラーハーネス・アセンブリを
含む。モジュラーハーネス・アセンブリの各々は、それぞれの基端部および先端
部を有する。基端部は、軸方向開口キャビティの１つに入れ子状に入れられる（
ネスト状に入れられる：はめ込まれる）ポゴモジュールを含み、先端部は、ピン
エレクトロニクス・アセンブリに係合する少なくとも１つのコネクタを含む。
【００１２】 さらに別の形態では、本発明は、半導体テスタプローバ・インターフェース内
に高密度統合されるポゴピン・アセンブリを含む。ポゴピン・アセンブリは、中
心導体およびシールドを有する同軸ケーブルを含む。シールドは、先端部で終端
し、中心導体は、先端部から軸方向に突出して先端チップを形成している。ポゴ
ピンが、ポゴレセプタクルによって先端チップに対して軸方向近接離間関係で固
定されている。インピーダンス補償素子が、ケーブル及びポゴピンに接続してい
る。
【００１３】 さらなる形態では、本発明は、半導体テスタに使用されるモジュラーピンエレ
クトロニクス・アセンブリを含む。ピンエレクトロニクス・アセンブリは、１対
のフレーム部材を有するボードフレームを含む。フレーム部材の各々が、回路ボ
ードを受けるように構成された少なくとも１つのＵ形ボーダを備えている。ヒン
ジアセンブリが、フレーム部材対の間に、フレーム部材をほぼ１８０度の関係に
折り畳む（折り重ねる）ことができるように配置されている。
【００１４】 本発明は、以下のさらに詳細な説明および添付図面を参照すればさらに理解さ
れるであろう。発明の詳細な説明 次に図１を参照すると、概括的に１０と示される本発明の１つの実施形態に従
った半導体テスタが、システムコントローラ１２と、システムコントローラに応
答して、ハンドリング装置１４０内に配置された複数の被測定デバイス（ＤＵＴ
）１６に送るためのテスト信号を生成するピンエレクトロニクス２０とを含む。
信号インターフェース１５０が、ピンエレクトロニクスをハンドリング装置に接
続するための複数の直接信号路を規定し、これによって複数の信号路の密度を最
大にし、各信号路の接続数を最小にし、それに対応してテスタの信頼性を改善す
る。
【００１５】 さらに図１を参照すると、システムコントローラ１２および関連のピンエレク
トロニクス２０を含むテスタ１０は、統合テストセルを形成する自立フレーム（
図示せず）内に収容されている。統合テストセルフレームは、比較的小さい占有
面積でクリーンルームの床面積を最小にする。フレームのさらなる詳細は、１９
９９年１０月１日に出願されて本発明の譲受人に譲渡されている「統合テストセ
ル(Integrated Test Cell)」と題する同時係属中の米国特許出願第０９／４１０
８５７号に記載されており、その内容を参照として本明細書に援用する。
【００１６】 システムコントローラ１２は好ましくは、たとえば、数百ＭＨｚで動作するペ
ンティアム（Ｒ）（Pentium（Ｒ））クラスのプロセッサを含むウィンドウズ（
Ｒ）ＮＴプラットフォームベースのコンピュータを有する。４ＧＢハードドライ
ブメモリ、６４ＭＢのＲＡＭメモリおよびＳＶＧＡコントローラ／モニタなどの
周辺機器が、コンピュータを完成している。フラッシュメモリの検査の場合、以
下にさらに詳細に説明するように、ＤＵＴ１６間の非同期テスト制御能力を与え
るために、ピンエレクトロニクス２０内にローカルプロセッサ５６（図２）が配
置される。フラッシュメモリ・デバイスの独特で幾分予測不可能な電気特性のた
め、これによってテスタの処理能力が相当に改善される。
【００１７】 次に図１、図２および図３を参照すると、ピンエレクトロニクス２０（図１）
は、１対の対向配置されたカードケージ２４および２６（図３）内に取り付けら
れた複数のモジュール化ボードアセンブリ３０を含む。１６個のボードアセンブ
リを取り付けているのに加えて、各カードケージは好ましくは、５個の直流電源
モジュール２８（図３）、電力コントローラモジュール（図示せず）、キャリブ
レーションボード（図示せず）および１つのバックプレーンアセンブリ２９を含
む。バックプレーンアセンブリは、あらゆる望ましくないインピーダンス問題を
最小限に抑えるために比較的短い信号トレース（図示せず）を用いている点で、
従来のバックプレーンアセンブリと幾分異なっている。
【００１８】 各ＤＵＴ、特にフラッシュメモリ・デバイスを検査するために必要な高性能回
路のために、大きい一体型回路ボードを製造するよりもむしろ小さい回路を統合
してリンク接続することによってピンエレクトロニクスを形成することが、テス
タの販売者に大きな製造上の利点を与えることを発明者は発見した。その利点に
は、はんだ接合部などで起きる不良がボード全体を無駄にする可能性がある回路
ボード製造で、小さいアセンブリにすることによってボード歩留まりが改善され
ることが含まれる。各ボードアセンブリを小型ユニットに分割することによって
、廃物にしてしまう可能性のある欠陥が生じた場合、大きく高価な一体型ボード
ではなく、比較的小さいボードを生産から取り除くだけでよい。
【００１９】 さらに図２を参照すると、各チャンネルボード・アセンブリ３０は、各部材３
２および３４に分割された剛直な金属ボードフレームを含む。フレーム部材は、
それぞれのチャンネルカード４０および４２の縁部を間に挟んだＴ形ボーダで形
成されている。ヒンジアセンブリを形成する１対のヒンジ４４および４６が、両
フレーム部材の後縁部４８および５０を結合して背部分を形成している。ヒンジ
アセンブリによって、フレーム部材は、バックプレーンアセンブリ２９に差し込
まれた時にほぼ１８０度開いた関係になるようにして折り畳むことができるよう
にする。完全に組み付けた時の好適なボードフレーム・アセンブリの寸法は、約
２０ｘ２０インチである。
【００２０】 フラッシュメモリ検査に使用する場合、チャンネルボード・アセンブリ３０内
の２つのチャンネルカード４０および４２が好ましくは、３２チャンネルのチャ
ンネルカードのそれぞれのコピーを有する（合計で６４チャンネル）。各チャン
ネルカードは、マサチューセッツ州、ボストンのテラダイン社(Teradyne, Inc.)
が製造しているテラダイン型番Ｊ７５０インテグラテスタ(J750 Integra tester
)に用いられているものと同様に形成される。精密力／測定機器（ＰＭＵ）（図
示せず）が、チャンネルカードに取り付けられている。
【００２１】 各ボードアセンブリ３０内でチャンネルカード４０および４２と向き合わせて
、第３ボード５２が配置されている。第３ボードは好ましくは、演算パターンジ
ェネレータ（ＡＰＧ）５４と、個々のＤＵＴをその他の同時に検査されるＤＵＴ
１６に対して非同期制御するためのステーションコントローラまたはローカルプ
ロセッサ５６とを備えて構成されたメモリテストモジュール・アセンブリを含む
。また、電圧電源（ＶＳ）５３、エラーキャッチラム（ＥＣＲ）５５、データバ
ッファメモリ（ＤＢＭ）５７およびＤＵＴ電源（ＤＰＳ）５９の各モジュールが
、ボードアセンブリ３０に取り付けられている。チャンネルカード４０および４
２とメモリテストモジュール５２とは、一連の可撓リボンケーブルで相互接続さ
れ、さらに、バックプレーンアセンブリ２９（図１）にも接続されている。本発
明のモジュール化の態様によれば、各ボードフレーム・アセンブリが、１つのＤ
ＵＴ１６を検査するために必要な十分なテスタ資源をほぼ含む。したがって、３
２個のＤＵＴを並列検査するために、合計で３２個のボードフレーム・アセンブ
リが２つのカードケージ２４及び２６内に設けられている。
【００２２】 キャリブレーションボード（図示せず）は、チャンネルボード・アセンブリ３
０に隣接した位置で各カードケージ２４用のバックプレーンアセンブリ２９に差
し込まれ、システム水晶時計（図示せず）と、ロードボードＩＤ通信装置（図示
せず）とを含む。複数のタイミングキャリブレーション・マスタードライバ／比
較回路（図示せず）も設けられている。
【００２３】 次に図１、図３及び図５を参照すると、バックプレーンアセンブリのトレース
路を最短にする能力は、ピンエレクトロニクス２０からプローブリング６０まで
の信号路の経路設定する複数のモジュラーハーネス・アセンブリ７０を設けるこ
とによって得られる。これはまた、テスタ信号を組織的に分配するためのコンパ
クトな機構を提供する。プローブリングおよびハーネスアセンブリが集合して、
信号インターフェース（図１）を構成する。
【００２４】 特に図４を参照すると、プローブリング６０は、半径方向に突出した周縁フラ
ンジ６２を含むほぼ円形のアルミニウム鋳造体を含む。それぞれポゴモジュール
８０（図６）をはめ込むために、複数の端部開口キャビティ６４がリング内に環
状に形成されている。それぞれキャリブレーションモジュール（図示せず）を収
容するために、さらに２つの小型キャビティ６６がプローブリングの対向側部に
形成されている。好ましくは、鋳造体は、直径が約１４インチ、厚さが３インチ
で、合計で１０個のキャビティが形成されている。自動調心機構（図示せず）に
ピボット接続するための隙間を提供するために、中央配置された矩形開口６８が
リング内に形成されている。自動調心機構のさらなる詳細は、上記参照の「統合
テストセル」と題する同時係属中の米国特許出願第０９／４１０８５７号に説明
されている。
【００２５】 次に図２、図５及び図６を参照すると、ハーネスアセンブリ７０は、特定のそ
れぞれの信号路またはチャンネルに対して迅速なトラブルシューティングおよび
効果的な現場修復を行うことができるように、ピンエレクトロニクス２０（図１
）をプローブリング６０（図４）に好都合に接続している。特に図５を参照する
と、各ハーネスアセンブリは、集合的にポゴモジュール８０付近で終端する信号
および電源ケーブルのケーブル束６５を含む。束は、それぞれ第１〜第４ボード
フレーム・アセンブリ７２、７４、７６、７８（図１）およびＤＵＴ電源ボード
（図示せず）に接続されるＨＤＭコネクタ８１、８３、８５、８７および８９を
含む複数のブランチ（分岐）６９、７１、７３、７５および７７を含む。各ハー
ネスは、４個のＤＵＴの検査を好都合にサポートし、保守点検および交換が容易
にできる。
【００２６】 次に特に図６を参照すると、ポゴモジュール８０は、多角形壁８６から外向き
に突出した上側取り付けフランジ８４を形成したアルミニウムハウジングを有す
る。壁は、狭い間隔で高密度配列した貫通穴９０を有する円筒形係合インターフ
ェース８８を取り囲んで、それと一体成形されている。貫通穴は、それぞれの信
号ポゴピン１３０を有する約９０個の信号ポゴピン・アセンブリ１１０を収容す
るように構成されている。貫通穴の間に、接地ポゴピン９４を収容するように高
密度配列された下向き開口止まり穴（ブラインドボア）９２が設けられている。
最適信号品質が得られるようにほぼ理想的な５０オーム伝送線環境を維持するた
め、各信号ポゴピンが１群の接地ポゴピンでほぼ取り囲まれている。
【００２７】 ポゴモジュール８０の係合表面８８の周囲に、複数の受け座（台座）９８を形
成した多角形ポゴピンプロテクタ９６が同心状に配置されている。受け座は、多
角形壁８６に配置されたのと同様に形成された内孔１０２と向き合って整合する
ように構成されて、それと協働してそれぞれのばね１０６を収容することができ
る。自動調心スナップリテーナ（図示せず）が、ポゴピンプロテクタをポゴモジ
ュール８０に固定する。
【００２８】 キャリブレーションモジュール（図示せず）は、ポゴモジュール８０とほぼ同
様であるが、キャリブレーションボード（図示せず）とプローブリング６０との
間に必要な接続部の数が少ないのに対応して小さい寸法に形成されている。
【００２９】 次に図７を参照すると、各信号ポゴピン・アセンブリ１１０が、シールド導体
１１２および中心導体１１４を含む高忠実度ＲＧ型同軸ケーブルを含む。各ケー
ブルは、約３７インチ長さであって、束ねられて前述したハーネスアセンブリ７
０になる。各ケーブルの中心導体は、日本、東京理化電子（Rika Denshi）から
入手可能な金属ポゴレセプタクル１１８のかしめ（クリンプ）部分１１７内で終
端している。中央導体とポゴピンとの間のかしめ終端部が、気密キャビティ１１
９を形成している。
【００３０】 本発明の重要な特徴の１つは、ポゴ部材接合部や終端部などによって生じるイ
ンピーダンスの不一致を補償するために、中心導体１１４およびかしめ部分１１
７をほぼ包囲する絶縁体アセンブリ１２０を使用することに係わる。高密度パッ
クされたプローブリングを通る各信号路に対して最適信号品質を確保するために
、５０オーム伝送線インピーダンスに対する悪影響を補償することが特に重要で
ある。
【００３１】 絶縁体アセンブリ１２０は、中心導体１１４の一部分を完全に包囲して接地フ
ェルール１２４に当接するように形成された第１円筒形絶縁体１２２を含み、接
地フェルール（ferrule）は、シールドに溶接され、貫通穴９０内に圧入されて
、シールドおよびポゴモジュール８０間に接地路を形成している。第２絶縁体１
２６が、第１絶縁体に隣接配置されており、Ｃ形構造を有し、ポゴレセプタクル
１１８のかしめ部分１１７に相補的に係合する先端テーパ部分１２８を備えてい
る。やはり理化電子から入手可能な信号ポゴピン１３０が、ポゴレセプタクルに
はめ込まれており、プローブカード接点（図示せず）と接触する後退可能なチッ
プ１３２を含む。
【００３２】 各ポゴモジュール８０内に並べて配置された信号および接地ポゴピン１３０お
よび９４は、ハンドリング装置１４０上のプローブカード１３４（図６）に係合
し、これはウェハレベル検査のために、好ましくはプローバ（図１及び図２）を
含む。プローブカードは、直径が３００〜３５０ｍｍで、２０４８個の信号チャ
ネルを支持することができ、また、１〜３２個のＤＵＴのピンに接続する接点（
図示せず）を含んで比較的高レベルの並列性が得られるので、テスタの処理能力
を最大にすることができる。好適なプローバは、日本、東京の東京エレクトロン
社(Tokyo Electron Ltd)が製造しているＴＥＬ型Ｐ８ＸＬプローバである。
【００３３】 あるいは、ハンドリング装置１４０は、ニューハンプシャー州、ベッドフォー
ドのキネトリックス社(Kinetrix, Inc.)から入手可能なガリレオ型(Galileo Mod
el)ハンドラなどのハンドラ（図示せず）を含む。当該技術分野では周知のよう
に、ハンドラは、プローブリングとインターフェースするロードボード（図示せ
ず）に取り付けられたパッケージ化デバイスを検査できるようにする。
【００３４】 作動に先立って、半導体製造者は、数百個までのデバイスを備えた半導体ウェ
ハ（図示せず）をプローバ１４０内に入れて、それを覆うようにプローブカード
１３４を固定する。プローブカードは一般的に、各デバイスの個々の「ピン」と
接触する係合機構を含み、後に信号および接地ポゴピン１３０および９４を介し
てプローブリング６０に接続できるようにする。好適なプローバの独特の機構の
１つは、プローブ１４０をテスタ１０から取り出さなくても、ウェハまたはプロ
ーブカードのスワッピングを行う早替え機構(quick change mechanism)（図示せ
ず）である。プローバおよびテスタが協働して検査システム２００を形成してい
る。
【００３５】 動作を説明すると、テスタ１０のシステムコントローラ１２が、並列検査の進
行および結果を監視するための好都合なオペレータインターフェースをユーザに
提供している。フラッシュメモリ検査の場合、各ＤＵＴ１６に対して、製造仕様
に従ったデバイスの機能動作を調べる複数の検査を行う。検査システムの作動を
わかりやすくするために、以下の説明では、単一ＤＵＴの検査中の信号経路指定
について述べる。
【００３６】 検査では一般的に、各ローカルプロセッサ５６によって実行されるソフトウェ
アに従って各ＡＰＧ５４がパターン信号を生成する。信号をチャンネルカード４
０および４２によって分配し、ＤＵＴの個別ピンに対応した個々のチャンネルま
たは信号路を定める。ある単一のデバイスに関連したチャンネルに沿って伝搬す
る信号が、チャンネルカードからバックプレーンアセンブリ２９へ送られ、そこ
で対応のＨＤＭコネクタを通って、１つのハーネスアセンブリ７０のブランチ部
分を有する個々の同軸ケーブルへ伝達される。信号が高密度ポゴモジュール８０
に到着して中央導体／ポゴピン接続部に沿って伝搬すると、接地フェルール９０
の基部チップで５０オーム伝送線インピーダンスにわずかな低下が発生する。こ
の低下は、絶縁体アセンブリ１２０が発生する逆作用(inverse effect)によって
直ちに補償される。さらに、ポゴレセプタクルのかしめ部分１１７によってさら
なるインピーダンス不一致が発生するが、これはＣ形第２絶縁体１２６の作用に
よって好都合に補償される。
【００３７】 伝搬信号は次に、それぞれの信号ポゴピンに沿って進み、各信号路の周囲を取
り囲む接地ポゴピン９４によって比較的高品質のパルス波形が可能になる。信号
は次に、プローブカード１３４に沿って送られ、半導体ウェハ（図示せず）およ
び対象の特定ＤＵＴ１６に係合する微細電気プローブ（図示せず）に沿って移動
する。用いる検査の種類に応じて、信号をＤＵＴ内の特定アドレスに書き込み、
次に読み出して予想値と比較することができる。
【００３８】 当該技術分野の専門家であれば、本発明によって得られる多くの恩恵および利
点を理解できるであろう。たとえば、製造環境において本発明のテスタを用いる
ことは、バックプレーンアセンブリ２９から信号インターフェース１５０までが
直接的に信号接続されているために特に好都合である。本発明者は、これによっ
てテスタの「平均故障間隔時間」（ＭＴＢＦ）が大幅に増加し、それに対応して
全体コストの低下が得られることを発見した。
【００３９】 しかし、時には矛盾したチャネルまたは信号路を修復または交換する必要があ
るであろう。これに関して、本発明のモジュラー構造は、全信号路を探し出す迅
速トラブルシューティング能力を与えるので、潜在的な問題を断つ際に必要な時
間が短縮される。さらに重要なことに、本発明のモジュール化によって、チャン
ネルボード・アセンブリ３０またはハーネスアセンブリ７０、さらにはポゴピン
・アセンブリ１１０の効率的、かつ簡単な交換が、最小の労力および停止時間で
可能になる。これによって、テスタの「平均修復時間」（ＭＴＦＲ）パラメータ
が大幅に減少し、このことも半導体の全体的な製造コストの低下に実質的に役立
つ。
【００４０】 さらに、本発明の信号インターフェースは、プローブリングを通る信号統合性
を犠牲にすることなく、従来寸法のウェハまたはロードボードに対してかなり大
規模な並列検査を実施する方法を提供する。これは、いかなる伝送線の低下に対
してもインピーダンスを補償する独特のポゴピン・アセンブリを設けることによ
って達成される。
【００４１】 以上に好適な実施形態を参照しながら本発明を具体的に示し説明してきたが、
発明の精神および特許請求の範囲から逸脱することなく、形態および詳細にさま
ざまな変更を加えることができることは、当業者には理解されるであろう。
【００４２】 たとえば、上記のモジュラーの記載は、１つの検査ＤＵＴ専用のボードアセン
ブリおよびポゴモジュールを表しているが、本発明は、ピン数が比較的少ないＤ
ＵＴの多数個の検査に使用することもできる。同じ点で、ピン数が比較的多い（
たとえば、６４チャネルより多い）ＤＵＴは、複数の６４チャネルボードを組み
合わせて検査してもよい。
【００４３】 また、本発明の並列性の態様を主にウェハレベルのプロ−ブの検査に関して説
明してきたが、本発明は、ハンドラによって操作されて、プローブカードではな
くロードボードによってインターフェースされるパッケージ後レベルのデバイス
にも適用可能である。したがって、本発明の目的のために、ハンドリング装置と
いう用語は、ハンドラまたはプローバのいずれの使用も表すように幅広く使用さ
れている。
【図面の簡単な説明】
【図１】 本発明の１つの実施形態に従った半導体並列テスタの部分的なブロック図であ
る。
【図２】 図１に示された展開状態のボードフレーム・アセンブリの上面図である。
【図３】 図１のテスタの部分正面図である。
【図４】 図２に示されたプローブリングの斜視図である。
【図５】 図１に示されたハーネスアセンブリのブロック図である。
【図６】 図１に示されたポゴモジュールの拡大半径方向断面図である。
【図７】 図６に示されたポゴピン・アセンブリの拡大分解軸方向断面図である。
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Claims (26)

    【特許請求の範囲】
  1. 【請求項１】 ハンドリング装置に固定された複数のＤＵＴを検査するため
    の半導体テスタであって、 システムテスト信号を初期化するシステムコントローラと、 該システムテスト信号に応答して、前記複数のＤＵＴに送るためのテストパタ
    ーン信号を生成するピンエレクトロニクス・アセンブリと、 前記ハンドリング装置に接続された時、前記ハンドリング装置および前記ピン
    エレクトロニクス・アセンブリ間に複数の直接信号路を定めることができるよう
    にした信号インターフェースと、 を含む半導体テスタ。
  2. 【請求項２】 前記信号インターフェースは、 間隔を置いて環状に配置された複数の軸方向開口キャビティを形成したほぼ円
    形のプローブリングと、 複数のモジュラーハーネス・アセンブリとを含み、該複数のモジュラーハーネ
    ス・アセンブリの各々が、それぞれの基端部および先端部を有し、該基端部は、
    前記複数の軸方向開口キャビティの１つにはめ込まれるポゴモジュールを含み、
    前記先端部は、前記ピンエレクトロニクス・アセンブリに係合する少なくとも１
    つのコネクタを含む請求項１記載の半導体テスタ。
  3. 【請求項３】 前記プローブリングは、鋳造体で形成されており、半径方向
    に突出した周縁フランジを含み、前記プローブリングは、ピボットアームを収容
    するために中央に形成された端部開放スロットをさらに含む請求項２記載の半導
    体テスタ。
  4. 【請求項４】 前記ポゴモジュールは、近接して離間した一連の貫通穴を備
    え、該貫通穴の各々は、ポゴピン・アセンブリを収容できるように構成されてい
    る請求項２記載の半導体テスタ。
  5. 【請求項５】 前記ポゴモジュールは、アルミニウムハウジングを含む請求
    項２記載の半導体テスタ。
  6. 【請求項６】 前記ポゴモジュールは、格納可能なばね式ポゴピンプロテク
    タを含む請求項２記載の半導体テスタ。
  7. 【請求項７】 前記複数のモジュラーハーネス・アセンブリの各々は、ケー
    ブル束ひずみ除去部を含む請求項２記載の半導体テスタ。
  8. 【請求項８】 前記ポゴピン・アセンブリは、 中心導体およびシールドを有し、該シールドが先端部で終端し、前記中心導体
    が前記先端部から軸方向に突出して先端チップを規定している同軸ケーブルと、 ポゴレセプタクルによって前記先端チップに対して近接して離間した軸方向関
    係に固定されたポゴピンと、 前記ケーブル及び前記ポゴピンに接続されたインピーダンス補償素子とを含む
    請求項４記載の半導体テスタ。
  9. 【請求項９】 前記ピンエレクトロニクス・アセンブリは、複数の回路ボー
    ドを取り付けるヒンジ付きボードフレームと、バックプレーンアセンブリとを含
    み、該バックプレーンアセンブリは、前記ヒンジ付きボードフレームと前記信号
    インターフェースとの間に配置されている請求項１記載の半導体テスタ。
  10. 【請求項１０】 複数のＤＵＴを並列検査するための半導体検査システムで
    あって、 システムテスト信号を初期化するシステムコントローラと、 該システムテスト信号に応答して、前記複数のＤＵＴに印加するためのテスト
    パターン信号を生成するピンエレクトロニクス・アセンブリと、 検査中に前記複数のＤＵＴを固定することができるようにしたハンドリングア
    センブリと、 前記ハンドリング装置および前記ピンエレクトロニクス・アセンブリ間に複数
    の直接信号路を定める信号インターフェースと、 を含む半導体検査システム。
  11. 【請求項１１】 前記ハンドリング装置は、プローバを含む請求項１０記載
    の半導体検査システム。
  12. 【請求項１２】 前記ハンドリング装置は、ハンドラを含む請求項１０記載
    の半導体検査システム。
  13. 【請求項１３】 半導体検査システム内でハンドリング装置およびピンエレ
    クトロニクス・アセンブリ間に複数の直接信号路を定める信号インターフェース
    であって、 間隔を置いて環状に配置された複数の軸方向開口キャビティを形成したほぼ円
    形のプローブリングと、 複数のモジュラーハーネス・アセンブリとを含み、該複数のモジュラーハーネ
    ス・アセンブリの各々が、それぞれの基端部および先端部を有し、該基端部は、
    前記複数の軸方向開口キャビティの１つにはめ込まれるポゴモジュールを含み、
    前記先端部は、前記ピンエレクトロニクス・アセンブリに係合する少なくとも１
    つのコネクタを含む、 信号インターフェース。
  14. 【請求項１４】 前記プローブリングは、鋳造体で形成されており、半径方
    向に突出した周縁フランジを含み、前記プローブリングは、ピボットアームを収
    容するために中央に形成された端部開放スロットをさらに含む請求項１３記載の
    信号インターフェース。
  15. 【請求項１５】 前記ポゴモジュールは、近接して離間した一連の貫通穴を
    備え、該貫通穴の各々は、ポゴピン・アセンブリを収容できるように構成されて
    いる請求項１３記載の信号インターフェース。
  16. 【請求項１６】 前記ポゴモジュールは、アルミニウムハウジングを含む請
    求項１３記載の信号インターフェース。
  17. 【請求項１７】 前記ポゴモジュールは、格納可能なばね式ポゴピンプロテ
    クタを含む請求項１３記載の信号インターフェース。
  18. 【請求項１８】 前記ポゴピン・アセンブリは、 中心導体およびシールドを有し、該シールドが先端部で終端し、前記中心導体
    が前記先端部から軸方向に突出して先端チップを形成している同軸ケーブルと、 ポゴレセプタクルによって前記先端チップに対して狭い間隔を置いた軸方向関
    係に固定されたポゴピンと、 前記ケーブル及び前記ポゴピンに接続されたインピーダンス補償素子とを含む
    請求項１５記載の信号インターフェース。
  19. 【請求項１９】 半導体テスタ信号インターフェース内に高密度統合される
    ポゴピン・アセンブリであって、 中心導体およびシールドを有し、該シールドが先端部で終端し、前記中心導体
    が前記先端部から軸方向に突出して先端チップを形成している同軸ケーブルと、 ポゴレセプタクルによって前記先端チップに対して近接して離間した軸方向関
    係に固定されたポゴピンと、 前記ケーブル及び前記ポゴピンに接続されたインピーダンス補償素子とを含む
    ポゴピン・アセンブリ。
  20. 【請求項２０】 前記ケーブルは実質的に、５０オーム伝送線信号路を形成
    しており、該５０オーム伝送線のインピーダンスを変更するためにインピーダン
    ス不一致を生じる接続部を含み、 前記インピーダンス補償素子は、前記インピーダンス不一致を補償するように
    機能する請求項１９記載のポゴピン・アセンブリ。
  21. 【請求項２１】 前記インピーダンス補償素子は、 ほぼ前記先端部と前記ポゴレセプタクルとの間に位置して前記先端チップの周
    囲に同軸的に配置された第１絶縁体を有する絶縁体装置を含む請求項１９記載の
    ポゴピン・アセンブリ。
  22. 【請求項２２】 前記ポゴレセプタクルは、前記先端チップに係合する狭窄
    部分を備えている請求項１９記載のポゴピン・アセンブリ。
  23. 【請求項２３】 前記絶縁体装置は、 ほぼＣ形に形成されて、前記ポゴレセプタクル狭窄部分の周囲に同軸的に配置
    された第２絶縁体をさらに含む請求項２２記載のポゴピン・アセンブリ。
  24. 【請求項２４】 前記ポゴピンレセプタクルは、前記先端チップと協働して
    気密誘電キャビティを形成しており、前記キャビティは、測定可能なインピーダ
    ンス変化で前記５０オーム伝送線を変更し、前記第２絶縁体は、前記測定可能な
    インピーダンス変化を補償するように形成されている請求項２３記載のポゴピン
    ・アセンブリ。
  25. 【請求項２５】 半導体テスタに使用されるモジュラーピンエレクトロニク
    ス・アセンブリであって、 １対のフレーム部材を有し、該フレーム部材の各々に、回路ボードを受け取る
    ように構成された少なくとも１つのＴ形ボーダを形成したボードフレームと、 前記フレーム部材対の間に、前記フレーム部材をほぼ１８０度の関係に折り畳
    むことができるように配置されたヒンジアセンブリとを含むモジュラーピンエレ
    クトロニクス・アセンブリ。
  26. 【請求項２６】 前記フレーム部材対内で前記回路ボードを相互接続する可
    撓リボンケーブルをさらに含む請求項２５記載のモジュラーピンエレクトロニク
    ス・アセンブリ。
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