JP5059705B2 - 発光デバイス - Google Patents

Description

本発明は一般的に、極性および半極性半導体デバイスに用いられる材料に関し、より具体的には、発光ダイオード（ＬＥＤ）の直列抵抗を低減して、横方向電流拡がりを改良するための分極誘起バルクドーピング技術に関する。

発光ダイオード（ＬＥＤ）は、電気エネルギーを光に変換する固体デバイスであり、一般的には、反対極性にドープされた層に挟まれた、半導体材料の１つ又は２つ以上の活性層を備える。ドープされた層間にバイアスを印加すると、活性層に正孔と電子が注入されて、そこで再結合して光を発する。光は活性層から、かつＬＥＤの全ての表面から放出される。通常の高効率ＬＥＤは、ＬＥＤパッケージに取り付けられ、電気的コンタンクトをとるためにワイヤ・ボンドされ、透明媒質によって封止されたＬＥＤチップを備える。光の高効率取出しがＬＥＤを作製する上での主たる関心事である。

ＬＥＤの効率の有用な尺度は電力効率（ｗａｌｌ−ｐｌｕｇ ｅｆｆｉｃｉｅｎｃｙ）である。これは電気から光への電力変換の尺度である。ＬＥＤの電力効率を改良するために多くの努力がなされてきた。これを行う１つの方法は、ＬＥＤの直列抵抗を低減することであり、それは動作電圧を低減することにつながる。ＬＥＤの内部部品または層のそれぞれは、全直列抵抗に寄与する。それ故、任意の部品または層の抵抗を低減することは、ＬＥＤの全直列抵抗を低減することになる。ＬＥＤのｐ型およびｎ型クラッド層の抵抗を下げることは、横方向電流拡がりの改善につながり、特に、横方向電流拡がりが高電導度金属コンタクト層ではなく全て半導体層に起因するときはそうである。

米国特許出願公開第２００６／０２３１８６０ Ａｌ号明細書 Jena et al., "Realization of wide electron slabs by polarization bulk doping in graded III-V nitride semiconductor alloys," Applied Physics Letters, Vol. 81, No. 23 (Dec. 2002)

抵抗を低減するための公知の方法は、電子材料に不純物をバルクドーピングすることによる。不純物ドーピングでは、キャリア密度および輸送特性は、温度、ドーパント密度、および、不純物ドーピング及びフォノン散乱等の散乱機構によって決められる。キャリア移動度は、イオン化不純物散乱によって低減させられるのが常である。温度が低くなるとキャリア密度が低減する。これらの問題を研究した結果、変調ドーピングの領域が開けた。その結果、量子閉じ込め構造における低温でのキャリア移動度が数桁にわたって改良することが示された。

最近、（例えば、ＡｌＮ、ＢＮ、ＧａＮ、ＩｎＮのような）III族窒化物が、高電力マイクロ波電子素子およびＬＥＤ用途として重要な材料になっている。III族窒化物のような結晶は、ウルツァイト構造の［０００１］または［０００−１］方向に沿って成長すると、結晶構造に反転対称性が存在しないことに起因して大きな内蔵の（ｅｍｂｅｄｄｅｄ）電子分極電界を示す。このことは結晶の各単位胞内に双極子が存在することを示唆する。均一なバルク結晶表面では、結晶内の双極子は相殺し、対向する結晶表面に正味の反対極性の電荷が残る。これが自発分極として特徴付けられるものである。結晶に歪が加わることによっても、双極子が生成される。これは圧電分極と呼ばれるものである。自発分極と圧電分極は、通信、レーダ、赤外線撮像技術、トンネル接合ダイオード、高電子移動度トランジスタ、メモリ、集積光学その他多くの分野における応用のために開発されてきた。

最もよく知られた窒化物電子デバイスの１つである高電子移動度トランジスタ（ＨＥＭＴ）では、ＡｌＧａＮとＧａＮにおける強い自発分極電界および圧電分極電界が利用されて、ＡｌＧａＮ/ＧａＮヘテロ構造にほぼアンドープの２次元電子ガス（２ＤＥＧ）が生成されている（特許文献１参照）。このデバイスはマイクロ波周波数において優れた電力特性と効率特性を示すことが出来る。

ＨＥＭＴデバイスにおける分極ドーピングの研究の最近の結果、バルクドープされたキャリアとして用いることの出来る３次元電子スラブ（ｓｌａｂ）の開発に至った。これは、ＡｌＧａＮ/ＧａＮのような材料系のヘテロ接合をある距離にわたって傾斜させることによって、正の分極電荷（ｐｏｓｉｔｉｖｅ ｐｏｌａｒｉｚａｔｉｏｎ ｃｈａｒｇｅ）をバルク３次元分極バックグラウンド電荷（ｂｕｌｋ ｔｈｒｅｅ ｄｉｍｅｎｓｉｏｎａｌ ｐｏｌａｒｉｚａｔｉｏｎ ｂａｃｋｇｒｏｕｎｄ ｃｈａｒｇｅ）に広げることによって行われる。イオン化不純物散乱を取り除くことは、低温においてより大きな移動度と良好な動作を得る結果になる。実験結果によれば、同程度にドナーがドープされた系に比べて、分極ドープ系は、低温においてキャリア移動度が１桁以上の改善を示した（非特許文献１参照）。

発光デバイスの実施形態は、ｎ型半導体層と、ｐ型半導体層と、ｎ型半導体層とｐ型半導体層との間に挟まれた活性領域と、活性領域とは反対側のｎ型半導体層の面側に配置された３次元分極傾斜（３ＤＰＧ）構造とを備え、３次元分極傾斜（３ＤＰＧ）構造は、少なくとも一つの繰り返し可能な積層単位および最終層を備え、少なくとも１つの繰り返し可能な積層単位はｎ型半導体層と最終層との間に挟まれており、繰り返し可能な積層単位は、組成が後方傾斜しており、もしくは第１の材料から第２の材料へ傾斜距離にわたって組成が傾斜しており、かつ、ｎ型半導体層に隣接して配置されている後方傾斜層と、後方傾斜層に近接してｎ型半導体層の反対側に配置されたシリコン（Ｓｉ）デルタ・ドープ層とを備え、最終層は後方傾斜層と同じ構造の層であることを特徴とする発光デバイス。

ウルツァイト結晶構造の［０００１］方向に沿って成長した、3次元分極傾斜（３ＤＰＧ）横方向電流拡がり（ｌａｔｅｒａｌ ｃｕｒｒｅｎｔ ｓｐｒｅａｄｉｎｇ）デバイスの実施形態は、第１の材料から第２の材料まである傾斜距離にわたって組成が傾斜した後方傾斜（ｒｅｔｒｏｇｒａｔｅｄ）層と、前記後方傾斜層に隣接して配置されたシリコン（Ｓｉ）デルタ・ドープ層とを備え、前記第１の材料は、前記Ｓｉデルタ・ドープ層に隣接するように配置されている。

ウルツァイト結晶構造の［０００−１］方向に沿って成長した、3次元分極傾斜（３ＤＰＧ）横方向電流拡がりデバイスの実施形態は、第２の材料から第１の材料まである傾斜距離にわたって組成が傾斜した傾斜層と、前記傾斜層に隣接して配置されたシリコン（Ｓｉ）デルタ・ドープ層とを備え、前記第１の材料は、前記Ｓｉデルタ・ドープ層に隣接するように配置されている。

本発明によれば、ＬＥＤの直列抵抗を低減することができる。

本発明は、契約番号第ＵＳＡＦ０５−２−５５０７号のもとで米国政府の支援を受けてなされたものである。米国政府は、本発明に一定の権利を有する。

請求項に具現化された本発明は、半導体デバイスに用いるための改良された材料と材料構成を提供する。提供される新規な構造および方法は多くの異なる半導体用途において有用であるが、極性または半極性（ｓｅｍｉ−ｐｏｌａｒ）の窒化物ベースのＬＥＤ系において、デバイスの直列抵抗と動作電圧を低減するために用いるのが特に適している。

ＬＥＤの直列抵抗Ｒｓは、次式でモデル化できる。
Ｒ_ｓ≡Ｒ_ｃ（ｎ）＋Ｒ_ｃ（ｐ）＋Ｒ_ｂ（ｎ）＋Ｒ_ｂ（ｐ）
ここで、Ｒ_ｃ（ｎ）及びＲ_ｃ（ｐ）は、それぞれｎコンタクト及びｐコンタクトの接触抵抗を表し、Ｒ_ｂ（ｎ）及びＲ_ｂ（ｐ）は、それぞれｎ型エピタキシャル層およびｐ型エピタキシャル層のバルク抵抗を表す。例えば、約４６０ｎｍのＧａＮのＬＥＤは２．７ｅＶのバンドギャップを持つ。損失のない系であれば、ＬＥＤも２．７ｅＶの動作電圧を持つであろう。しかしながら、現実には、直列抵抗に寄与する各成分に関する電圧ペナルティ（ｐｅｎａｌｔｙ）が存在する。この電圧ペナルティは公称のバンドギャップ電圧を超える「過剰電圧」として記述できる。このように、各成分の直列抵抗を低減することにより過剰電圧は低減することができ、その結果、デバイスの電力効率とＬＥＤ内の横方向電流拡がりにおいて大きな改善が図られる。

窒化物ベースのＬＥＤにおいて要求される全過剰電圧への最大の寄与は、ｎ型層のバルク抵抗率から来るものである。また、これらの層において要求される過剰電圧は、ＬＥＤの動作電流の増大とともに増大する。固体発光デバイスがコストを低減するために高電流で動作する傾向にあるので、改良の可能性はより大きなものになる。また、バルクｎ型抵抗が高いと横方向電流拡がりを阻止することになり、電気的コンタクト付近での電流の集中が起こり、その結果、不均一な発光をするＬＥＤとなってしまう。

従来、ＬＥＤ内の半導体材料は、色々な半導体層の結晶格子内へ不純物を導入することによってドープされてきた。格子内の不純物の結果として、キャリアが格子を通って移動するときに不純物散乱によってキャリアの移動度が低減する。ドナーがドープされた材料はまた、温度が下がるとキャリア移動度が低減してしまう。熱的に活性化されるキャリアは低温で「凍結し（ｆｒｅｅｚｅ ｏｕｔ）」、その結果、キャリアのエネルギーが減少し、遮蔽（ｓｃｒｅｅｎｉｎｇ）が有効でなくなる。この結果、イオン化不純物散乱を増大させることになる。さらには、高濃度ドーピングは、しばしば、ひび割れ（ｃｒａｃｋｉｎｇ）や表面形状（ｓｕｒｆａｃｅ ｍｏｒｐｈｏｌｏｇｙ）の劣化などを招く。より厚い層を成長することは、バルク抵抗率を低減する別の方法であるが、大抵の場合、より厚い層はヘテロエピタキシーに関連した歪によってウェーハの湾曲（ｂｏｗｉｎｇ）やひび割れなどを招く。

本発明の実施形態は、バルク材料に過剰自由キャリアを誘起するために、極性窒化物デバイスのバンド構造を設計することによって、１つ又は２つ以上のエピタキシャル層の抵抗を低減する。電荷を増大させるための付加的不純物ドーピングとは異なり、これらの層は分極誘起のバルクドーピングを特徴とする。例えば、ＩｎＧａＮ／ＧａＮ等のヘテロ接合にわたる分極の不連続が、ヘテロ接合において固定の分極シート電荷を形成する。ヘテロ接合をある距離にわたって傾斜させると、シート電荷をバルク３次元（３Ｄ）分極バックグラウンド電荷に広げることができる。

固定バックグラウンド電荷は、ポアッソン方程式と電荷中性条件を満たすように、遠くのドナー様（ｄｏｎｏｒ−ｌｉｋｅ）の状態から自由キャリアを引き付ける。分極バルク電荷は、零活性化エネルギーを有する局所的ドナーとして振舞う。このようにして、移動可能な３Ｄ電子スラブが形成され、これは関連する低温における不純物散乱および性能劣化を持たない、バルクドープされたキャリアと同じように用いることが出来る。キャリアは高移動度を呈し、エピタキシャル層の抵抗は低減する。

エピタキシャル層の抵抗が下がることは、電子が活性領域へ到達するまでに結晶格子の中を垂直方向に、また横方向により容易に移動することを可能とする。キャリアが活性領域に到達する前に電流がデバイスの全幅にわたって拡がることができるので、格子の中の横方向移動が良好であることは重要である。このようにして、活性領域の全面積が再結合と発光に関与するようになる。

層、領域、または基板のようなある要素が別の要素の「上に」存在すると言われるとき、それが他の要素の上に直接に存在する場合もあれば、介在要素が存在する場合もあるということが理解される。更には、「内部に」、「外部に」、「上部に」、「上に」、「下部に」、「下に」、「の下へ」やその同義語のように、相対関係を表す用語は、本明細書では、１つの層または別の領域の関係を記述するために用いられる。これらの用語は、図に描かれている方向付けに加えて、デバイスの異なる方向付けも包含されることが意図されていることが理解されるだろう。

第１の、第２の等の用語は、本明細書では色々な要素、部品、領域、層および／または区画を記述するために用いられているが、これらの要素、部品、領域、層および／または区画はこれらの用語によって制限されるものではない。これらの用語は、１つの要素、部品、領域、層、または区画を別の領域、層、または区画と区別するためだけに用いられている。従って、第１の要素、部品、領域、層、または区画は、本発明の教示から逸脱することなく第２の要素、部品、領域、層、または区画と呼ぶことも出来たものである。

本願では「層」と「複数の層」は相互互換で用いられていることに注意されたい。半導体材料の単一の「層」は実際には材料のいくつかの個別の層を含含む場合があることを当業者は理解するだろう。同様に、材料のいくつかの「層」は機能的には単一の層と考えてもよい場合がある。言い換えると、「層」という用語は半導体材料の均一な層を指しているのではない。単一の「層」は副層（ｓｕｂ−ｌａｙｅｒｓ）に局在した色々なドーパント濃度と合金組成を含んでもよい。これらの副層は、例えば、バッファ層、コンタクト層、またはエッチ・ストップ層として機能してもよい。これらの副層は、単一の形成工程で形成されてもよいし、多段の工程で形成されてもよい。別段の定めがない限り、ある要素が材料の「層」または「複数の層」を備えると記述することによって請求項に具現化された本発明の技術範囲を制限しようと本出願人は意図していない。

本発明の実施形態は、本明細書では、本発明の理想化された実施形態の概略図である断面図の表示を参照して記述される。それ故に、例えば、製造技術および／または公差の結果として、図示の形状から変化することはありうる。本発明の実施形態は、本明細書に示した領域の特殊な形状に制限されるものと考えるべきものではなく、例えば、製造技術からくる形状のずれを含むべきものである。四角形または長方形として示され、または記述された領域は、一般的には通常の製造公差によって丸くなり、または曲がった形体を持つものである。このように、図示された領域は本来、概略的であり、その形状はデバイスの領域の正確な形状を示そうとするものではなく、本発明の技術範囲を制限しようとするものでもない。

図ｌａは、本発明の実施形態による、［０００１］結晶方向に沿って成長したエピタキシャルデバイス１００を示す。例えば、この構造の両端上のコンタクト（図示せず）を用いて、層間にバイアスを印加することができる。バイアスに応答して、荷電キャリアがｐ型層１０２とｎ型層１０４を通って活性領域１０６へ輸送され、そこで放射再結合が行われ、特定の波長範囲の光がデバイス１００から放出される。デバイス１００は、反射器、二次的光学系、波長変換材料等の素子を含む多くの異なるＬＥＤパッケージ内に含まれてもよい。

デバイス１００は、図示のように、ｎ型層１０４の活性領域１０６とは反対側に隣接して配置された３次元分極傾斜構造(３ＤＰＧ)１０８を含む。この特定の実施形態では、３ＤＰＧは、間にシリコン(Ｓｉ)デルタ・ドープ層ｌｌ２を挟んだ２つの分極傾斜層１１０を備える。傾斜層１１０は、Ａｌ_ｘＧａ_ｌ−ｘＮ、Ｉｎ_ｘＧａ_ｌ−ｘＮ、Ａｌ_ｘＩｎ_ｌ−ｘＮおよびＡｌ_ｘＧａ_ｙｌｎ_{ｌ−ｘ−ｙ}Ｎ(ここでｘ＋ｙ＝１)、または、Ａｌ_ｘＢ_ｙＧａ_ｚｌｎ_{(ｌ−ｘ−ｙ−ｚ）}Ｎ(ここでｘ＋ｙ＋ｚ＝１)等の任意の材料を含む、（Ａｌ、Ｂ、Ｇａ、Ｉｎ）Ｎ系において用いるための色々な材料を備えることが出来る。便宜上、本願では［０００１］と［０００−１］方向に沿って成長したＩｎＧａＮ/ＧａＮ系とＳｉデルタ・ドープ層だけを例示的な材料系として述べる。他の材料系(例えば、ＡｌＧａＮ/ＧａＮ、ＡｌＩｎＮ／ＧａＮ等)、他のデルタ・ドーピングの元素(たとえば、Ｍｇ、Ｂｅ、Ｚｎなど)、他の結晶成長方向(例えば、［ｌ０−１−ｌ］、［ｌ０−ｌｌ］、［ｌ０−１−３］、［ｌ０−１３］、［ｌｌ−２−２］など)およびその他の窒化物材料系もまた可能であることを理解されたい。

ここで傾斜層１１０は、（［０００１］方向またはＧａ面に沿っての成長に対して）傾斜層１１０の成長方向における幅に等しい距離にわたって、ＩｎＧａＮからＧａＮへ後方傾斜している。層１１０が後方傾斜しているので、最大のＩｎ密度をもつＩｎＧａＮは、ｎ型層１０４との接合から最も遠くに位置づけられる。図では、より大きなＩｎ濃度は、より暗い影を施した領域によって示されている。図１ａの矢印は、Ｉｎ濃度の減少の方向を示している。好適なる実施形態では、傾斜層１１０は、各傾斜層１１０に対して傾斜距離(すなわち成長方向における層の幅)にわたってＩｎ_０．１Ｇａ_０．９ＮからＧａＮへ後方傾斜している。ヘテロ接合を傾斜させることは、正の分極シート電荷をバルク３次元分極バックグラウンド電荷に拡げる。後方傾斜層に自由電荷が誘起されるので、分極誘起の電子がドーピングによって得られた既存の電子に加わり、両者が一緒になって構造１０８の全抵抗を低減する。３ＤＰＧ構造１０８は、荷電キャリアが３ＤＰＧの底面ｌｌ４上の色々な点から注入されることを可能にする。キャリアが横方向に容易に動くので、電流が活性領域１０６に到達するまでに、キャリアは活性領域１０６の全面にわたってより均一に拡がる。再結合のためによる多くの活性領域を利用することは、デバイスの発光の均一性、電力効率、および総合特性を大幅に改善する。

デバイスの電荷分布は、分極電界の発散によって与えられ、分極電界は層の成長方向にのみ変化する。好適な実施形態では、直線状の（ｌｉｎｅａｒ）後方傾斜が用いられる。直線状の後方傾斜は、ほぼ一様な電荷分布を生じる。しかしながら、たとえば放物線状の傾斜等、より珍しい傾斜を用いることで、非直線状の電荷分布を作ることも可能である。

図示のように、複数の傾斜層１１０を積み上げてより大きな３ＤＰＧ構造を作ることが可能である。しかしながら、１つの傾斜層の高密度ＩｎＧａＮと隣接する傾斜層のＧａＮ部分との間の界面での負のシート電荷は、電子ガスの後方空乏（ｂａｃｋ−ｄｅｐｌｅｔｉｏｎ）と、界面での電子分布の不連続をもたらす。これは伝導帯にこぶのような障壁を作り、その結果、電気的絶縁となる。後方空乏を補償するために、薄いＳｉデルタ・ドープ層ｌｌ２が傾斜層１１０間に挟まれる。Ｓｉデルタ・ドープ層ｌｌ２は伝導帯障壁を低減してほとんど平坦バンド（ｆｌａｔ−ｂａｎｄ）にする。Ｓｉデルタ・ドープされたＧａＮ層はこの分野ではよく知られていて、公知の有機金属化学気相堆積法(ＭＯＣＶＤ)を用いて成長することが出来る。Ｓｉデルタ・ドープされたＧａＮ層は後方空乏を補償し、デバイスの表面形態を劣化させることなく、垂直伝導率の連続性のために自由電荷を供給する。

図１ｂと図１ｃは、デバイス１００の高さ方向に(すなわち、この場合［０００１］の成長方向に)沿った電子密度分布を表すコンピュータ・シミュレーションのグラフである。ｎは所与の距離での電子数を表す。図ｌｂは、便宜のために、ｅＶ単位で測った価電子帯(Ｅ_ｖ)と伝導帯(Ｅ_ｃ)のエネルギーを示す。図ｌｃは、デバイス１００の成長方向に沿っての電子分布を示し、参考のために材料界面をグラフ上に明示した。グラフ上には３種のシミュレーション・データ・セットが示されている。それは後方傾斜層のないデバイスと、後方傾斜層はあるがＳｉデルタ・ドープ層を有しないデバイスと、後方傾斜層もＳｉデルタ・ドープ層もどちらも有するデバイスである。電子密度の第１の上昇１４０は、活性領域１０６内のどこかの、ｐ型層１０２(たとえば、ｐ−ＧａＮ)とｎ型層１０４(たとえば、ｎ−ＧａＮ)との界面で起こる。電子密度の第２の上昇１４２は、傾斜層１１０内の分極誘起バルクドーピングの結果であるが、ｎ型層１０４と傾斜層１１０のうちの１つとの界面で現れる。

第２の上昇のあとで、電子密度の鋭い正のスパイク１４４が現れ、これは鋭い負のスパイク１４６を伴う。この鋭い特徴は、２つの傾斜層１１０の間に挟まれたＳｉデルタ・ドープ層ｌｌ２に起因するものである。後方傾斜層を有するがＳｉデルタ・ドープ層を持たないデバイスは、傾斜層の間の界面で電子密度の大きな谷型の落ち込み１４８を示す。これは、上記したキャリアの後方空乏に起因するものである。この距離にわたってキャリアの密度が低いことは、界面を越えて、すなわち、構造に沿って垂直に流れる電流に対する大きな抵抗を導入することになり、望ましくない。谷１４８と比べて、Ｓｉデルタ・ドープされた領域を持つことを特徴とするデバイスが示す負のスパイク１４６ははるかに狭く(すなわち、ナノメートルの１ケタ台のオーダー)、はるかに抵抗の低い電流経路を提供する。その結果、電子流または経路に不連続が存在しない。後方傾斜層とＳｉデルタ・ドープされた領域を持つことを特徴とするデバイス１００は、優れた電子密度分布を示し、電流が活性領域へ流れるのを容易にする。

図２ａは、本発明の実施形態によるエピタキシャル・デバイス２００を示す。デバイス２００は、［０００１］方向に沿って成長され、デバイス１００と同様に機能し、いくつかの共通要素を共有する。この特定の実施形態では、３ＤＰＧ構造２Ｏ２は、更なる傾斜層とＳｉデルタ・ドープ層の対を持つことを特徴とする。この実施形態における傾斜層１１０は後方傾斜である。全電荷が保存されねばならないので、厚い傾斜層にわたって大きな電荷密度を得ることは出来ない。より高いバルク電荷を実現するために、いくつかの傾斜層１１０を互いの上に積層することが出来る。傾斜層１１０は、それらの間に存在するＳｉデルタ・ドープ層ｌｌ２により互いに結合され、それぞれの界面での荷電キャリアの後方空乏を補償する。傾斜層/デルタ・ドープ層の対は、繰り返し可能な積層単位２０４を形成する。所望の電荷密度を維持しながら、厚さを付け加えるために更なる積層単位を構造に付け加えることは容易である。その結果できる積層構造は、デバイスの抵抗を上げ、表面形態にひび割れやその他の不規則性を導入することにつながる過剰な外部からのドーパントを用いることなく、より大きな自由電子密度を持つ。

図２ｂは、デバイス２００の成長方向の距離(ｎｍ)にわたっての電子密度分布(ｎ＝電子数)を示しているコンピュータ・シミュレーションのグラフである。グラフは、便宜上、ｅＶ単位で測った価電子帯(Ｅ_ｖ)と伝導帯(Ｅ_ｃ)のエネルギーを同じグラフ上に示す。図１ｂに示したのと同様に、電子密度の第１と第２の上昇が、ｎ型層１０２のどちらかの側の材料界面にて起こる。薄いスパイク状の不連続２４０は傾斜層１１０の間に挟まれた複数のＳｉデルタ・ドープ層ｌｌ２によるものである。電子密度の急峻な落ち込みを示す小さな負のスパイクは十分に狭くて、傾斜層１１０から活性領域１０６への電流経路に大きな抵抗を導入することはない。

図３ａは、本発明の実施形態によるエピタキシャル・デバイス３００を示す。デバイス３００は、［０００１］方向に沿って成長し、デバイス１００と同様に機能し、多くの共通要素を共有する。この特定の実施形態では、３ＤＰＧ構造３０２は、Ｓｉデルタ・ドープ層１１２と傾斜層１１０との間に挟まれた一様ドープのスペーサ層（ｕｎｉｆｏｒｍｌｙ ｄｏｐｅｄ ｓｐａｃｅｒ ｌａｙｅｒ）３０４が存在することを特徴とする。傾斜層１１０と、Ｓｉデルタ・ドープ層１１２と、スペーサ層３０４とが繰り返し可能な積層単位３０６を形成する。積層単位は３ＤＰＧ構造３０２内で多数回繰り返されてもよい。含まれるそれぞれの積層単位はデバイス３００に厚さと電荷を付加する。

スペーサ層は、傾斜層１１０と同じ密度で不純物が一様にドープされている。例えばＩｎＧａＮ/ＧａＮ材料系では、スペーサ層３０４はＧａＮ層を含むことが出来る。スペーサ層３０４はより厚いデバイスを成長可能にする。厚い層はデバイス３００に必要な機械的支えを提供することが出来る。また、成長層の厚さが増大するので、結晶構造における欠陥密度が低減する。ＧａＮ層は、ＩｎＧａＮ層よりも高速に成長することができ、また成長条件がより適度なものであるので、ＧａＮ層を成長して表面形態を改善し、かつデバイスの厚さを付け加えることが時間的に効率がよい。

図３ｂは、デバイス３００の成長方向に沿っての電子密度分布のコンピュータ・シミュレーションを示す。分布は図１ｂと図２ｂのそれと同様である。Ｓｉデルタ・ドープされたスパイクの後で、電子密度は通常のようにドープされたｎ型層１０４のレベルまで低下する。これは、スペーサ層３０４が分極誘起のドーピングを持たないからである。レベルはスペーサ層３０４と別の傾斜層１１０との界面で再び上昇する。

図４ａは、本発明の実施形態によるエピタキシャル・デバイス４００を描いている。デバイス４００は、［０００１］方向に沿って成長し、デバイス３００に類似し、いくつかの共通要素を共有する。この特定の実施形態では、３ＤＰＧ構造４０２は一連の繰り返し可能な積層単位４０４を含む。それぞれの積層単位４０４は、スペーサ層４０６と、傾斜層４０８と、およびＳｉデルタ・ドープ層４１０とを含む。第１の積層単位４０４は、スペーサ層４０６がｎ型層４０７に近接するように配置される。最終層（ｔｅｒｍｉｎａｌ ｌａｙｅｒ）４１２は活性領域１０６から見て末端の積層単位４０４内のＳｉデルタ・ドープ層４１０に隣接している。ＩｎＧａＮ/ＧａＮ系では、最終層４１２は、例えば、ＩｎＧａＮ層またはＧａＮ層を含むことが出来る。ｐコンタクト４１４がｐ型層１０２上に配置される。ｎコンタクト４１６が最終層４１２上のｐコンタクト４１４とは反対の側の面に配置される。コンタクト４１４、４１６は一緒になってバイアス電源（図示せず）への接続を提供する。

さて、デバイス４００の好適な実施形態を記述する。図４ａは、完全な積層単位４０４を２つのみ示しているが、デバイスの側面に沿った破線は、付加的積層単位がｎ型層４０７との界面まで繰り返されてもよいことを示すように意図されている。デバイス４００の好適な実施形態は、３ＤＰＧ構造４０２内で１５−２０回繰り返される積層単位４０４を備える。それぞれの積層単位４０４は、厚さ約２５ｎｍの直線状に後方傾斜した後方傾斜層４０８(ｎ−Ｉｎ_０．1Ｇａ_０．９Ｎ→ｎ−ＧａＮ)と、厚さ約１ｎｍのＳｉデルタ・ドープ層４１０と、厚さ約１００ｎｍ、ドナードーピング濃度３ｅ１８ｃｍ^−３のｎ−ＧａＮスペーサ層４０６とを備える。好適な実施形態では、最終層４１２は、厚さ約５０ｎｍ、ドナードーピング濃度３ｅ１８ｃｍ^−３のｎ−ＧａＮ層を備え、ｎ型層４０７は、厚さ１μｍ、ドナードーピング濃度３ｅ１８ｃｍ^−３のｎ−ＧａＮ層を備える。

図４ｂは、上記した好適な実施形態のパラメータを用いてデバイス４００のコンピュータ・シミュレーションを行った結果を示す。グラフは、成長方向(ｎｍ)に沿った電子密度（ｎ）を表す。グラフはまた、便宜上、同じグラフ上にｅＶ単位で測った価電子帯(Ｅ_ｖ)と伝導帯(Ｅ_ｃ)のエネルギーを示す。グラフの左側の電子密度の第１の上昇４４０は、ドナー不純物でドープされてｎ型層となったｎ型層４０７での界面に起因するものである。グラフの右側の３つの塔状の（ｔｏｗｅｒ−ｌｉｋｅ）構造４３０は、３つの連続する積層単位４０４に起因する電子密度の増大を表す。図４ａには２つだけの積層単位４０４が示されたが、他の積層単位４０４を付け加えてもよいことを理解されたい。

３つの構造４３０のそれぞれは、傾斜層４Ｏ８と対応する初期上昇４４２、Ｓｉデルタ・ドープ層４１０と対応するスパイク状の特徴（ｓｐｉｋｅ ｆｅａｔｕｒｅ）４４４、およびスペーサ層４０６と対応する水平領域（ｌｅｖｅｌｅｄ−ｏｆｆ ｒｅｇｉｏｎ）４４６を含む。グラフは見やすいように縮小している。図４ｂでは３つの塔状の構造４３０が現れているが、好適な実施形態では、３ＤＰＧ構造４０２内の各積層単位４０４に対応して、１５〜２０個の塔状の構造がグラフ上に現れるであろうと理解される。

図５ａは、本発明の実施形態によるエピタキシャル構造５００を示す。デバイス５００は、［０００１］方向に沿って成長し、ある側面でデバイス３００、４００に類似し、いくつかの共通要素を共有する。３ＤＰＧ構造５０４はいくつかの積層単位５０６を含む。それぞれの積層単位５０６は、スペーサ層３０４と、傾斜層１１０と、Ｓｉデルタ・ドープ層ｌｌ２とを備える。ある実施形態では、３ＤＰＧ構造５０４内に１５〜２０個の積層単位５０６があってもよい。最終層４１２は、活性領域１０６から最も遠い積層単位５０６に隣接して配置されている。

この特定の実施形態は、上側ｎコンタクト５０２を持つことを特徴としている。上側ｎコンタクト５０２は、デバイスが、例えばフリップ・チップ・プロセスを用いて成長されるとき、製造工程を単純化するために用いられる。フリップ・チップ・プロセスはこの分野ではよく知られている。この実施形態では、ｎコンタクト５０２は３ＤＰＧ構造５０４内の傾斜層１１０の１つに接触している。３ＤＰＧ構造５０４内の任意の他の層をｎコンタクト５０２と接触させることも可能である。デバイスは、図５ａに示すように適当な層までエッチ・ダウンされる。あるいは、最上面から穴を形成し、貫通孔が下のｎコンタクトと接続するようにしてもよい。または、ｎコンタクトはデバイスの側面から接続をとってもよい。他の接続方法も用いることが出来る。

電流はｎコンタクト５０２からデバイスに入り、３ＤＰＧ構造５０４内の層にわたり横方向に拡がる。このように、電流はまず活性領域１０６から遠ざかるように流れて横方向に広がり、それから活性領域１０６に向かって垂直方向に流れる。３ＤＰＧ構造５０４は、電流が横方向に流れ、電流が活性領域１０６の全面積にわたって拡がり、発光再結合を増大させ発光の均一性を改良するための有効なチャネルを提供する。

図５ｂは、デバイス５００のコンピュータ・シミュレーションのグラフである。前のグラフと同様に、このグラフは成長方向に沿って(ｎｍ)の電子密度(ｎ)を示す。グラフは便宜上、同じグラフ上にｅＶ単位で測った価電子帯(Ｅ_ｖ)と伝導帯(Ｅ_ｃ)のエネルギーを示す。このグラフの特徴は、３ＤＰＧ構造５０４内の３つの積層単位５０６に対応する３つの塔状の特徴５４０と、ｐ−ｎ界面で起こる最初の上昇５４２とを有することである。設計の要請によって、３ＤＰＧ構造５０４内に含まれる積層単位はこれより多くても少なくてもよいということが理解されるだろう。塔状の特徴５４０は、ｎ型層１０４での電子密度の初期の上昇に近接している。厚い最終層４１２は、活性領域１０６から最も遠い積層単位５Ｏ６に隣接して配置される。最終層４１２は一様にドープされ、デバイス５００の機械的支えを提供するとともに、ｎ型層の全導電率を改善する。

図６ａは、本発明の実施形態によるエピタキシャル半導体デバイス６００を示す。デバイス６００は、ある側面でデバイス１００に類似しており、いくつかの共通要素を共有する。しかしながら、デバイス１００とは違って、デバイス６００は［０００−１］結晶方向に沿って成長される。例えば、ＧａＮ材料系では、［ＯＯ０−ｌ］方向は結晶のＮ面を表す。このデバイスは、ｎ型層１０４に隣接して配置された３ＤＰＧ６０２を特徴とする。この実施形態では、３ＤＰＧ６０２は、傾斜層６０４と、一様ドープのｎ型層６０６と、Ｓｉデルタ・ドープ層６０８とを備える。

傾斜層６０４は、Ａｌ_ｘＧａ_ｌ−ｘＮ、Ｉｎ_ｘＧａ_ｌ−ｘＮ、Ａｌ_ｘＩｎ_ｌ−ｘＮおよびＡｌ_ｘＧａ_ｙｌｎ_{ｌ−ｘ−ｙ}Ｎ(ここでｘ＋ｙ＝１)、または、（Ａｌ、Ｂ、Ｇａ、Ｉｎ）Ｎ材料系におけるＡｌ_ｘＢ_ｙＧａ_ｚｌｎ_{(ｌ−ｘ−ｙ−ｚ）}Ｎ(ここでｘ＋ｙ＋ｚ＝１)のような任意の材料を含むいろいろな材料を含むことが出来る。ここで、例えばＧａＮ/ＩｎＧａＮ材料系を用いて、傾斜層６０４は、［０００−１］結晶方向に沿って（図６ａにおける矢印で示したように）傾斜距離にわたってＧａＮからＩｎＧａＮへ組成傾斜している。ある実施形態では、傾斜層は、傾斜距離にわたってＧａＮからＩｎ_０．１Ｇａ_０．９Ｎへ直線状に傾斜をしている。他の組成を用いることも出来る。この層は非直線状（ｎｏｎ−ｌｉｎｅａｒｌｙ）に傾斜してもよい。上に論じたように、Ｓｉデルタ・ドープ層６０８は、傾斜層６０４とｎ型層１０４との間に挟まれていて、この界面での電子ガスの空乏を補償する。Ｓｉデルタ・ドープ層６０８は、傾斜層６０４のＩｎＧａＮの側に配置される。傾斜層６０４は傾斜していて、図ｌａに示した後方傾斜とは異なるので、Ｓｉデルタ・ドープ層６０８はｎ型層１０４に隣接している。

図６ｂは、デバイス６００のコンピュータ・シミュレーションのグラフである。グラフは、電子密度の第１の上昇６４０がｐ−ｎ接合で起こることを示している。Ｓｉデルタ・ドープ層６０８は電子の鋭いスパイク６４２を生じ、傾斜層６Ｏ４内に電子の増加したレベル６４４を伴う。図６ｃは、デバイス６００のコンピュータ・シミュレーションのもう１つのグラフである。このグラフは、傾斜層とＳｉデルタ・ドープ層を持たないデバイス、傾斜層を持つがＳｉデルタ・ドープ層を持たないデバイス、および傾斜層とＳｉデルタ・ドープ層の両方を持つデバイスに対するデータセットを含む。垂直の破線は、参照の容易さのために、デバイス内のいろいろな層を区分する線である。

図７ａは、本発明のある実施形態による半導体デバイス７００の断面である。デバイス７００はデバイス２００に類似し、いくつかの共通要素を共有する。デバイス７００は３ＤＰＧ７０２を備える。この実施形態では、（［０００−ｌ］結晶方向に沿って傾斜した）傾斜層６０４とＳｉデルタ・ドープ層６０８とが繰り返し可能な積層単位７０４を形成する。積層単位は、２つだけ図示されているが、これ以上または以下の積層単位を３ＤＰＧ７０２に導入することが出来ることは理解される。デバイスはまた、一様ドープのｎ型最終層６０６を含む。図７ｂは、上に論じたのと同様のデバイス７００のコンピュータ・シミュレーションのグラフであり、デバイスの予期される電子レベルを示す。このグラフは２周期のシミュレーションを示し、そのそれぞれは、図７ａに示した積層単位７０４の１つに対応している。

図８ａは、本発明の実施形態による半導体デバイス８００の断面図を示す。デバイス８００はデバイス３００に類似し、いくつかの共通要素を共有する。デバイスは３ＤＰＧ８０２を持つことを特徴とする。この実施形態では、３ＤＰＧは複数の積層単位を備え、そのそれぞれはＳｉデルタ・ドープ層６０８と、(［０００−１］結晶方向に沿って傾斜した)傾斜層６０４と、一様ドープのｎ型スペーサ層８０６とを含む。積層単位は２つのみが示されているが、これ以上または以下の積層単位を３ＤＰＧ８Ｏ２に導入することが出来ることは理解されよう。図８ｂは、デバイス８００のコンピュータ・シミュレーションである。グラフは２周期のシミュレーションを示し、それぞれは図８ａに示した積層単位８０４の１つに対応する。

図９ａは、半導体デバイス９００の断面図を示す。デバイス９００はデバイス４００に類似し、いくつかの共通要素を共有する。デバイス９００は３ＤＰＧ９０２を含む。この実施形態では、３ＤＰＧ９０２は複数の積層単位９０４を備え、そのそれぞれは、Ｓｉデルタ・ドープ層６０８と、傾斜層６０４と、一様ドープのｎ型スペーサ層８０６とを含む。積層単位９０４は２つのみ示されているが、積層単位９０４は３ＤＰＧ９Ｏ２内で多数回繰り返すことが出来ることは理解されよう。好適な実施形態では、積層単位９０４は３ＤＰＧ９０２内で１５〜２０回繰り返される。デバイス９００は、デバイス９００の端部上に配置されたｐコンタクト９０６及びｎコンタクト９０８を備え、ｐコンタクト９０６はｐ型層１０２への接続用であり、ｎコンタクト９０８はデバイス９００のｎ型側への接続用である。コンタクト９０６及び９０８は外部電圧装置（図示せず）に接続され、動作中のデバイスにバイアスを印加する。図９ｂは、デバイス９００のコンピュータ・シミュレーションのグラフである。グラフは２周期のシミュレーションを示し、そのそれぞれは図９ａに示した積層単位９０４の１つに対応する。好適な実施形態のグラフ全体は、１５から２０回の同様な周期を示し、その１つはデバイスに含まれるそれぞれの積層単位に対応するものであろう。

図１０ａは、本発明の実施形態による半導体デバイス１０００の断面図を示す。デバイス１０００はデバイス５００に類似し、いくつかの共通要素を共有する。デバイス１０００は３ＤＰＧ１００２を備えるが、それはいくつかの繰り返し可能な積層単位１００４を有し、そのそれぞれは、Ｓｉデルタ・ドープ層６０８と、(［０００−ｌ］結晶方向に沿って傾斜した)傾斜層６０４と、一様ドープのｎ型スペーサ層８０６とを含む。積層単位ｌ００４は２つしか示されていないが、好適な実施形態は３ＤＰＧ１００２内に積層単位を１５〜２０個有する。デバイス１０００は、図示のようにデバイス１０００の上側に配置されたｐコンタクト１００６とｎコンタクト１００８を持つように、フリップ・チップ工程で形成される。フリップ・チップ工程はこの分野では公知である。

この実施形態では、ｎコンタクト１００８は、３ＤＰＧ構造１００２内の傾斜層６０４の１つに上側から接触している。このようにして、電流はデバイス１０００の横方向に流れる。また、３ＤＰＧ構造１００２内の任意の他の層がｎコンタクト１００８と接続することも出来る。デバイスは図１０ａに示すように適当な層までエッチングされる。あるいは、最上面から穴を形成し、貫通孔が下のｎコンタクトと接続するようにしてもよい。または、３ＤＰＧ層はデバイスの側面から接続をとってもよい。他の接続方法も用いることが出来る。厚い一様ドープのｎ型層１０１０はデバイス１０００のｐ型層１０２とは反対側の端部上に配置される。厚い層１０１０はデバイス１０００にとって機械的な支えとなる。

図１０ｂは、デバイス１０００のコンピュータ・シミュレーションのグラフである。２周期のみ示されているが、これらは図１０ａの２つの積層単位１００４に対応するものである。３ＤＰＧ１００２内に含まれる更なる積層単位のそれぞれに対応して更なる周期が示されるであろうことは理解される。

本発明は、特定の好適な構造を参照して詳細に記述されたが、他の変形もまた可能である。それ故に、本発明の精神と技術範囲は上記の形態に限定されるべきではない。

［０００１］方向に沿って、すなわちＧａ面上に成長した、本発明の実施形態による発光デバイスの断面図である。 図１ａのデバイスに対応するコンピュータ・シミュレーションのグラフである。 図１ａのデバイスに対応する別のコンピュータ・シミュレーションのグラフである。 ［０００１］方向に沿って、すなわちＧａ面上に成長した、本発明の実施形態による発光デバイスの断面図である。 図２ａのデバイスに対応するコンピュータ・シミュレーションのグラフである。 ［０００１］方向に沿って、すなわちＧａ面上に成長した、本発明の実施形態による発光デバイスの断面図である。 図３ａのデバイスに対応するコンピュータ・シミュレーションのグラフである。 ［０００１］方向に沿って、すなわちＧａ面上に成長した、本発明の実施形態による発光デバイスの断面図である。 図４ａのデバイスに対応するコンピュータ・シミュレーションのグラフである。 ［０００１］方向に沿って、すなわちＧａ面上に成長した、本発明の実施形態による発光デバイスの断面図である。 図５ａのデバイスに対応するコンピュータ・シミュレーションのグラフである。 ［０００−１］方向に沿って、すなわちＮ面上に成長した、本発明の実施形態による発光デバイスの断面図である。 図６ａのデバイスに対応するコンピュータ・シミュレーションのグラフである。 図６ａのデバイスに対応する別のコンピュータ・シミュレーションのグラフである。 ［０００−１］方向に沿って、すなわちＮ面上に成長した、本発明の実施形態による発光デバイスの断面図である。 図７ａのデバイスに対応するコンピュータ・シミュレーションのグラフである。 ［０００−１］方向に沿って、すなわちＮ面上に成長した、本発明の実施形態による発光デバイスの断面図である。 図８ａのデバイスに対応するコンピュータ・シミュレーションのグラフである。 ［０００−１］方向に沿って、すなわちＮ面上に成長した、本発明の実施形態による発光デバイスの断面図である。 図９ａのデバイスに対応するコンピュータ・シミュレーションのグラフである。 ［０００−１］方向に沿って、すなわちＮ面上に成長した、本発明の実施形態による発光デバイスの断面図である。 図１０ａのデバイスに対応するコンピュータ・シミュレーションのグラフである。

Claims (8)

1. ｎ型半導体層と、
   ｐ型半導体層と、
   前記ｎ型半導体層と前記ｐ型半導体層との間に挟まれた活性領域と、
   前記活性領域とは反対側の前記ｎ型半導体層の面側に配置された３次元分極傾斜（３ＤＰＧ）構造と
   を備え、
   前記３次元分極傾斜（３ＤＰＧ）構造は、少なくとも一つの繰り返し可能な積層単位および最終層を備え、前記少なくとも１つの繰り返し可能な積層単位は前記ｎ型半導体層と前記最終層との間に挟まれており、
   前記繰り返し可能な積層単位は、組成が後方傾斜しており、もしくは第１の材料から第２の材料へ傾斜距離にわたって組成が傾斜しており、かつ、前記ｎ型半導体層に隣接して配置されている後方傾斜層と、前記後方傾斜層に近接して前記ｎ型半導体層の反対側に配置されたシリコン（Ｓｉ）デルタ・ドープ層とを備え、
   前記最終層は前記後方傾斜層と同じ構造の層である
   ことを特徴とする発光デバイス。
2. 前記３次元分極傾斜（３ＤＰＧ）構造は、ウルツァイト型結晶構造を有し、［０００１］結晶方向に沿って成長されることを特徴とする請求項１に記載の発光デバイス。
3. 前記後方傾斜層は、直線状の組成傾斜を有することを特徴とする請求項１または２に記載の発光デバイス。
4. 前記後方傾斜層は、非直線状の組成傾斜を有することを特徴とする請求項１から３のいずれか一項に記載の発光デバイス。
5. 前記繰り返し可能な積層単位は、前記シリコン（Ｓｉ）デルタ・ドープ層に隣接して前記後方傾斜層の反対側に配置されたｎ型スペーサ層を更に備えることを特徴とする請求項１から４のいずれか一項に記載の発光デバイス。
6. 前記繰り返し可能な積層単位は、前記３次元分極傾斜（３ＤＰＧ）構造内で１５から２０回繰り返されることを特徴とする請求項１から５のいずれか一項に記載の発光デバイス。
7. 前記３次元分極傾斜（３ＤＰＧ）構造は、ウルツァイト型結晶構造を有し、［０００−１］結晶方向に沿って成長されることを特徴とする請求項１から６のいずれか一項に記載の発光デバイス。
8. 前記後方傾斜層は不純物材料でドープされていないことを特徴とする請求項１から７のいずれか一項に記載の発光デバイス。

Images