JP4860231B2

JP4860231B2 - メモリシステム、半導体メモリ装置、及びこのシステムと装置の出力データストローブ信号発生方法

Info

Publication number: JP4860231B2
Application number: JP2005304593A
Authority: JP
Inventors: 朴光一; 張星珍; 宋鎬永
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2004-10-19
Filing date: 2005-10-19
Publication date: 2012-01-25
Anticipated expiration: 2025-10-19
Also published as: US7362648B2; US20100284231A1; TW200625334A; JP2006120307A; DE102005051206A1; DE102005051206B4; CN100405327C; CN1783028A; TWI291701B; US8004911B2; US20080144406A1; US7733715B2; US20060083081A1; KR100568546B1

Description

本発明は、メモリシステムに関し、特にリード動作時にプリアンブル信号を有した出力データストローブ信号を発生するメモリシステム、半導体メモリ装置、及びこのシステムと装置の出力データストローブ信号発生方法（Ｍｅｍｏｒｙｓｙｓｔｅｍ、ｓｅｍｉｃｏｎｄｕｃｔｏｒｍｅｍｏｒｙｄｅｖｉｃｅ、ａｎｄｏｕｔｐｕｔｓｔｒｏｂｅｓｉｇｎａｌｇｅｎｅｒａｔｉｎｇｍｅｔｈｏｄｔｈｅｒｅｏｆ）に関するものである。

一般に、メモリシステムは、メモリ制御部と半導体メモリ装置からなっており、メモリ制御部と半導体メモリ装置との間のデータ転送の際、入／出力データの正確なタイミングを知らせるためにデータとともに入／出力データストローブ信号を発生させる。

ダブルデータレート半導体メモリ装置の場合、クロック信号の上昇エッジと下降エッジとに同期してデータを入／出力する。入／出力データストローブ信号は、クロック信号に同期して発生されており、この装置はライト動作時に入力データストローブ信号とともに入力データストローブ信号によってサンプリングされた入力データを受信し、リード動作時に出力データストローブ信号とともに出力データを発信する。

ところが、メモリシステムの動作速度が増加することによってクロック信号の周波数が高くなり、半導体メモリ装置がリード動作時にクロック信号に同期して発生する出力データストローブ信号が、発生初期にロー出力電圧からハイ出力電圧にと安定されたスイングをしなくなる恐れがある。したがって、初期に転送される出力データストローブ信号とデータの発生タイミングとが不一致となる場合がある。

そこで、半導体メモリ装置は、出力データストローブ信号のストローブ信号が発生される前に固定された所定サイクルの間にプリアンブル信号を発生することによって、ストローブ信号の発生初期にストローブ信号が安定したスイングとなることができる。したがって、初期に転送される出力データストローブ信号と出力データの発生タイミングとが一致することになる。プリアンブル信号は、出力データストローブ信号のストローブ信号が発生する前に発生される信号で、クロック信号に同期して発生することになるが、初期に発生した信号は不安定なスイングとしてクロック信号と同期しない。しかしながら、固定された所定サイクルの間にトグリングされることによって漸次的にクロック信号に同期するようになる。

ところが、メモリ制御部に複数の半導体メモリ装置が接続され、出力データストローブ信号ライン及び出力データラインが共通で接続される場合は、複数の半導体メモリ装置におけるデータストローブ信号のプリアンブル信号のサイクル数が固定されていると、一つの半導体メモリ装置に対するリード動作後、直ちに他の一つの半導体メモリ装置に対するリード動作がなされると問題が発生する。

すなわち、一つの半導体メモリ装置から出力データストローブ信号のストローブ信号が発生するうちに、他の一つの半導体メモリ装置から出力データストローブ信号のプリアンブル信号が発生すると、ストローブ信号とプリアンブル信号との間に衝突が起きる。このようなことによって、他の一つの半導体メモリ装置に対するプリアンブル信号によって、一つの半導体メモリ装置に対するストローブ信号の発生タイミングが一つの半導体メモリ装置に対する出力データの発生タイミングとは不一致することもある。

本発明の目的は、複数の半導体メモリ装置に対するリード動作時に一つの装置から発生するストローブ信号と他の一つの装置から発生するプリアンブル信号との衝突を防ぐことができるメモリシステムを提供することにある。

本発明の他の目的は、出力データストローブ信号のプリアンブル信号のサイクル数を変更することができる半導体メモリ装置を提供することにある。

本発明のまた他の目的は、前記目的とは異なる目的を果たすためのメモリシステムと半導体メモリ装置の出力データストローブ信号発生方法を提供することにある。

前記目的を果たすための本発明のメモリシステムは、少なくとも二つの半導体メモリ装置、及び少なくとも二つの前記半導体メモリ装置を制御するメモリ制御部を備えて、前記メモリ制御部が前記少なくとも二つの半導体メモリ装置に命令信号を共通に印加し、チップ選択信号をそれぞれ印加し、前記少なくとも二つの半導体メモリ装置が出力データストローブ信号を共通ラインに出力し、前記半導体メモリ装置のそれぞれは前記命令信号及び前記チップ選択信号に応答してリード命令及びダミーリード命令を検出して、前記ダミーリード命令と前記リード命令との間のサイクル数でバースト長さに対応するサイクル数を差し引いた数をプリアンブルサイクル数として算出し、前記出力データストローブ信号のストローブ信号を発生する前に、算出されたプリアンブルサイクル数分のプリアンブル信号を発生することを特徴とする。

前記半導体メモリ装置のそれぞれは、前記命令信号及び前記チップ選択信号に応答して他の半導体メモリ装置のリード命令を検出することで、前記ダミーリード命令を検出できることを特徴とする。

前記他の目的を果たすための本発明の半導体メモリ装置は、命令信号及びチップ選択信号に応答してリード信号、ダミーリード信号、及びモード設定信号を発生する命令語デコーダ、前記モード設定信号に応答してバースト長さ信号及びＣＡＳレイテンシー信号を設定するモード設定部、及び前記リード信号と前記ダミーリード信号との間のサイクル数からバースト長さに対応するサイクル数を差し引いた数をプリアンブルサイクル数に算出してプリアンブルサイクル信号を発生するプリアンブルサイクルカウンタを備えることを特徴とする。

前記半導体メモリ装置は、前記リード信号に応答して前記出力データストローブ信号を発生し、前記出力データストローブ信号のストローブ信号を前記ＣＡＳレイテンシー信号に対応するサイクル分だけ遅延されて発生し、前記ストローブ信号を発生する前に前記プリアンブルサイクル信号に対応するサイクル分だけプリアンブル信号を発生する出力データストローブ信号発生部をさらに備えることを特徴とする。

前記命令語デコーダは、前記チップ選択信号が活性化されて、前記命令信号がリード命令を指定する信号であれば前記リード信号を発生し、前記チップ選択信号が非活性化となり、前記命令信号がリード命令を指定する信号であれば前記ダミーリード信号を発生することを特徴として、前記プリアンブルサイクルカウンタは前記ダミーリード信号または前記リード信号に応答して前記バースト長さに対応するサイクル分だけ遅延されて活性化し、次に入力される前記ダミーリード信号または前記リード信号に応答して非活性化されるイネーブル信号を発生するイネーブル信号発生器、前記イネーブル信号が活性化されると、クロック信号に応答してカウンティング動作を実行し、前記イネーブル信号が非活性化されるとカウンティング動作を終了しカウンティングされた信号を発生するプリアンブルサイクルカウンタ、及び前記カウンティングされた信号を保存して前記プリアンブルサイクル信号を発生するレジスタを備えることを特徴とする。

前記モード設定部は、前記モード設定信号に応答して最大プリアンブルサイクル信号をさらに設定することを特徴とし、前記プリアンブルサイクルカウンタは前記カウンティングされた信号が前記最大プリアンブルサイクル信号になると、前記カウンティング動作を中止することを特徴とし、前記レジスタは初期に前記最大プリアンブルサイクル信号を保存し、前記リード信号に応答して前記カウンティングされた信号を保存して前記プリアンブルサイクル信号を発生することを特徴とする。

前記イネーブル信号発生器は、前記ダミーリード信号と前記リード信号を論理和する論理和ゲート、前記クロック信号に応答して前記論理和ゲートの出力信号を前記バースト長さ信号に対応するサイクル分だけ遅延させるバースト長さ遅延器、及び前記バースト長さ遅延器の出力信号が活性化されると活性化になり、前記論理和ゲートの出力信号が活性化されると非活性化される前記イネーブル信号を発生するラッチを備えることを特徴として、前記バースト長さ遅延器は、所定数の従属接続されたＤフリップフロップを備えて、前記Ｄフリップフロップは前記論理和ゲートの出力信号が活性化されるとリセットされることを特徴とする。

前記プリアンブルサイクルカウンタは、比較信号に応答して前記クロック信号を発生する論理積ゲート、前記イネーブル信号が活性化されるとイネーブルされて前記論理積ゲートの出力信号に応答してカウンティング動作を実行して前記カウンティングされた信号を発生し、前記イネーブル信号が非活性化されるとリセットされるカウンタ、及び前記カウンティングされた信号と前記最大プリアンブルサイクル信号が同じであれば前記比較信号を発生する比較器を備えることを特徴とし、前記カウンタは前記論理積ゲートの出力信号に応答してカウンティング動作を実行する所定数の従属接続されたフリップフロップを備えることを特徴とし、前記フリップフロップのそれぞれは入力信号とカウンティング出力信号との論理積を演算して出力信号を発生する論理積ゲート、前記入力信号とカウンティング入力信号との排他的論理和を演算する排他的論理和ゲート、及び前記クロック信号に応答して前記排他的論理和ゲートの出力信号をラッチして前記カウンティング出力信号として発生するＤフリップフロップを備えて、前記フリップフロップの最初端の前記入力信号で前記イネーブル信号が印加されて、前記最初端のカウンティング入力信号で接地電圧が印加されて、前記最初端のフリップフロップを除いた残りのフリップフロップそれぞれの入力信号及びカウンティング入力信号で全端のフリップフロップの出力信号及びカウンティング出力信号がそれぞれ印加されることを特徴とする。

前記また他の目的を果たすための本発明によるメモリシステムの出力データストローブ信号発生方法は、少なくとも二つの半導体メモリ装置、及び前記半導体メモリ装置を制御するメモリ制御部を備えるメモリシステムの出力データストローブ信号発生方法において、前記メモリ制御部が前記半導体メモリ装置に命令信号を共通的に印加して、チップ選択信号をそれぞれ印加して前記半導体メモリ装置のうち、一つの半導体メモリ装置を選択し、前記半導体メモリ装置が出力データストローブ信号を共通ラインに出力し、前記半導体メモリ装置のそれぞれが前記命令信号及び前記チップ選択信号に応答してリード命令及びダミーリード命令を検出し、前記ダミーリード命令と前記リード命令との間のサイクル数からバースト長さに対応するサイクル数を差し引いた数をプリアンブルサイクル数として算出して、前記出力データストローブ信号のストローブ信号を発生する前に算出されたプリアンブルサイクル数分のプリアンブル信号を発生することを特徴とする。

前記また他の目的を果たすための本発明による半導体メモリ装置の出力データストローブ信号発生方法は、命令信号及びチップ選択信号に応答してリード信号、ダミーリード信号、及びモード設定信号を発生し、前記モード設定信号に応答してバースト長さ信号、ＣＡＳレイテンシー信号、及び最大プリアンブルサイクル信号を設定して、前記リード信号と前記ダミーリード信号との間のサイクル数からバースト長さに対応するサイクル数を差し引いた数をプリアンブルサイクル数として算出してプリアンブルサイクル信号を発生することを特徴とし、前記リード信号に応答して出力データストローブ信号を発生し、前記出力データストローブ信号のストローブ信号を前記ＣＡＳレイテンシー信号に対応するサイクル分だけ遅延して発生し、前記ストローブ信号を発生する前に前記プリアンブルサイクル信号に対応するサイクル分のプリアンブル信号を発生することを特徴とする。

前記チップ選択信号が活性化されて前記命令信号がリード命令を指定する信号であれば前記リード信号を発生し、前記チップ選択信号が非活性化されて前記命令信号がリード命令を指定する信号であれば前記ダミーリード信号を発生することを特徴とし、前記ダミーリード信号または前記リード信号に応答して前記バースト長さに対応するサイクル分だけ遅延して活性化されて、次に入力される前記ダミーリード信号または前記リード信号に応答して非活性化されるイネーブル信号を発生し、前記イネーブル信号が活性化されるとクロック信号に応答してカウンティング動作を実行し、前記カウンティングされた数が前記最大プリアンブルサイクル信号になればカウンティング動作を中止し、前記イネーブル信号が非活性化されればカウンティング動作を終了してカウンティングされた信号を発生して、初期に前記最大プリアンブルサイクル信号を保存し、前記リード信号に応答して前記カウンティングされた信号を保存して前記プリアンブルサイクル信号を発生することを特徴とする。

本発明のメモリシステムによれば、複数の半導体メモリ装置のそれぞれが他の半導体メモリ装置のリード動作を検出してプリアンブルサイクル数を可変することによって、一つの装置から発生するストローブ信号と他の一つの装置から発生されるプリアンブル信号との衝突を防ぐことができる。

本発明の半導体メモリ装置及びこの装置の出力データストローブ信号発生方法はデータバスの効率性を高めることができる。

以下、添付された図面を参照して本発明の半導体メモリ装置、この装置の出力データストローブ信号発生方法、及びこの装置を備えたメモリシステムを例示的に説明する。

図１は、本発明によるメモリシステムの実施例の構成を示すブロック図で、メモリ制御部１００及びｎ個の半導体メモリ装置２００−１〜２００−ｎで構成されている。

図１に示されたブロックのそれぞれの機能を次に説明する。

メモリ制御部１００は、反転チップ選択信号ＣＳＢ１、・・・、ＣＳＢｎ、クロック信号ＣＬＫ、命令信号ＣＯＭ、アドレス信号ＡＤＤ、入力データ信号ＤＩＮ、及び入力データストローブ信号ＤＱＳＩを出力し、出力データ信号ＤＯＵＴ及び出力データストローブ信号ＤＱＳＯを入力する。ｎ個の半導体メモリ装置２００−１〜２００−ｎのそれぞれはクロック信号ＣＬＫ、命令信号ＣＯＭ、アドレス信号ＡＤＤ、入力データ信号ＤＩＮ、及び入力データストローブ信号ＤＱＳＩを共通で受信し、反転チップ選択信号ＣＳＢ１、ＣＳＢ２、…、ＣＳＢｎをそれぞれ受信する。そして、出力データストローブ信号ＤＱＳＯ及び出力データ信号ＤＯＵＴを出力する。

図１に示すように本発明の好適な実施例のメモリシステムでは、反転チップ選択信号ＣＳＢ１、ＣＳＢ２、…、ＣＳＢｎに応答してｎ個の半導体メモリ装置２００−１〜２００−ｎのそれぞれが選択される。そして、クロック信号ＣＬＫ、命令信号ＣＯＭ、アドレス信号ＡＤＤに応答して、半導体メモリ装置２００−１〜２００−ｎのうち選択された半導体メモリ装置に対するライト動作またはリード動作が実行される。

図２は、図１に示された半導体メモリ装置の一実施例の構成を示すブロック図で、半導体メモリ装置の内部ブロックのうち、出力データストローブ信号ＤＱＳＯを発生することに係わるブロックのみを示したもので、このブロックは、命令語デコーダ１０、モード設定部１２、プリアンブルサイクルカウンタ１４、及び出力データストローブ信号ＤＱＳＯ発生器１６で構成されている。

図２に示されたブロックのそれぞれの機能を次に説明する。

命令語デコーダ１０は、クロック信号ＣＬＫに応答して反転チップ選択信号ＣＳＢ及び命令信号ＣＯＭを受信し、これらをデコーディングして、ダミーリード信号ＤＲＤ、リード信号ＲＤ、及びモード設定信号ＭＲＳを発生する。

モード設定部１２は、モード設定信号ＭＲＳに応答してアドレス信号ＡＤＤを受信し、これをデコーディングして、バースト長さ信号ＢＬ、ＣＡＳレイテンシー信号ＣＬ、及び最大プリアンブルサイクル信号ＮＰＲＥを発生する。モード設定信号ＭＲＳに応答して印加されるアドレス信号ＡＤＤはモード設定コードであり、メモリセル（図示せず）のアドレス信号ではない。そして、最大プリアンブルサイクル信号ＮＰＲＥは、最大プリアンブルサイクル数を示して、バースト長さ信号ＢＬはバースト長さを指定する信号であり、ＣＡＳレイテンシー信号ＣＬはＣＡＳレイテンシーを指定する信号である。

例えば、バースト長さを４及び８で設定することが可能とすれば、モード設定部１２はバースト長さ４に対応するモード設定コードが入力されると、バースト長さ信号ＢＬ４を「ハイ」レベルとし、バースト長さ８に対応するモード設定コードが入力されると、バースト長さ信号ＢＬ８を「ハイ」レベルとする。他の例として、モード設定部１２は、バースト長さ４に対応するモード設定信号が入力されると、バースト長さ信号ＢＬ４を「ロー」レベルとし、バースト長さ８に対応するモード設定信号が入力されると、バースト長さ信号ＢＬ８を「ロー」レベルとする。最大プリアンブルサイクル数、バースト長さ、及びＣＡＳレイトンシの一つ以上は、設計に基づいて装置によってまたはシステムによって変更することができる。

プリアンブルサイクルカウンタ１４は、ダミーリード信号ＤＲＤ、リード信号ＲＤ、最大プリアンブルサイクル信号ＮＰＲＥ、及びバースト長さ信号ＢＬを受信し、プリアンブルサイクル数を算出してプリアンブルサイクル信号ＰＲＥＣを発生する。すなわち、プリアンブルサイクルカウンタ１４は、ダミーリード信号ＤＲＤとリード信号ＲＤとの間のサイクル数からバースト長さに対応するサイクル数を差し引いた数をプリアンブルサイクル数として算出してプリアンブルサイクル信号ＰＲＥＣを発生し、このとき、算出されるプリアンブルサイクル数は最大プリアンブルサイクル数を超えることができない。

出力データストローブ信号発生器１６は、プリアンブルサイクル信号ＰＲＥＣ、バースト長さ信号ＢＬ、及びＣＡＳレイテンシー信号ＣＬを受信して出力データストローブ信号ＤＱＳＯを発生する。すなわち、出力データストローブ信号発生器１６はプリアンブルサイクル数に対応するサイクル分のプリアンブル信号を発生した後にバースト長さに対応するサイクル分のストローブ信号を発生する。そして、この際に発生されるストローブ信号は、リード命令が印加された後、ＣＡＳレイテンシーに対応するサイクル分だけ遅延した後にクロック信号ＣＬＫに同期して発生される。

図３は、図２に示された命令語デコーダ１０の実施例の構成を示すブロック図で、命令語デコーダ１０は、ダミーリード命令検出器１０−１、リード命令検出器１０−２、及びモード設定命令検出器１０−３で構成されている。

図３に示されたブロックのそれぞれの機能を次に説明する。

ダミーリード命令検出器１０−１は、クロック信号ＣＬＫの上昇エッジで「ハイ」レベルの反転チップ選択信号ＣＳＢ、「ハイ」レベルの反転ローアドレスストローブ信号ＲＡＳＢ、反転コラムアドレスストローブ信号ＣＡＳＢ、及び反転ライトイネーブル信号ＷＥＢが印加されるとダミーリード信号ＤＲＤを発生する。

リード命令検出器１０−２は、クロック信号ＣＬＫの上昇エッジで「ロー」レベルの反転チップ選択信号ＣＳＢ、「ハイ」レベルの反転ローアドレスストローブ信号ＲＡＳＢ、反転コラムアドレスストローブ信号ＣＡＳＢ、及び反転ライトイネーブル信号ＷＥＢが印加されるとリード信号ＲＤを発生する。例えば、リード命令検出器１０−２は、「ロー」レベルの反転チップ選択信号ＣＳＢ、及び「ハイ」レベルを有する反転ローアドレスストローブ信号ＲＡＳＢ、反転コラムアドレスストローブ信号ＣＡＳＢ、反転ライトイネーブル信号ＷＥＢがクロック信号ＣＬＫの上昇及び／又は下降エッジで印加されるとリード信号ＲＤを発生する。

モード設定命令検出器１０−３は、「ロー」レベルの反転チップ選択信号ＣＳＢ、反転ローアドレスストローブ信号ＲＡＳＢ、反転コラムアドレスストローブ信号ＣＡＳＢ、及び反転ライトイネーブル信号ＷＥＢが印加されるとモード設定信号ＭＲＳを発生する。

図４Ａは、図２に示されたプリアンブルサイクルカウンタ１４の一実施例の構成を示すブロック図で、カウンタイネーブル信号発生器１４−１、プリアンブルカウンタ１４−２、及びレジスタ１４−３で構成されている。

図４Ａに示されたブロックのそれぞれの機能を次に説明する。

カウンタイネーブル信号発生器１４−１は、ダミーリード信号ＤＲＤとリード信号ＲＤに応答してトグリングするイネーブル信号ＥＮを発生する。この際に発生するイネーブル信号ＥＮは、ダミーリード信号ＤＲＤまたはリード信号ＲＤが入力されるとクロック信号ＣＬＫに応答してバースト長さに対応するサイクル分だけ遅延された後に活性化されて、次のダミーリード信号ＤＲＤまたはリード信号ＲＤに応答して非活性化される。プリアンブルサイクルカウンタ１４−２は、イネーブル信号ＥＮに応答してイネーブルされてクロック信号ＣＬＫに応答してカウンティング動作を実行する。そして、カウンティングされた値が最大プリアンブルサイクル数になればカウンティング動作を中止する。レジスタ１４−３は、初期に最大プリアンブルサイクル信号ＮＰＲＥを保存し、この後リード信号ＲＤに応答してプリアンブルサイクルカウンタ１４−２から出力される値を保存し、この値をプリアンブルサイクル信号ＰＲＥＣとして発生する。

図４Ｂは、図２に示されたプリアンブルサイクルカウンタにおける他の実施例の構成を示すブロック図で、図４Ａのプリアンブルサイクルカウンタ１４−２をプリアンブルサイクルカウンタ１４−２’に代替して構成されている。

図４Ｂのブロックのうち、図４Ａのブロックと同一番号を有するブロックの機能は同一であり、その説明を省略し、異なるブロックの機能についてのみ説明をする。

プリアンブルサイクルカウンタ１４−２’はイネーブル信号ＥＮに応答してイネーブルされ、クロック信号ＣＬＫに応答してカウンティング動作を実行する。この際、プリアンブルサイクルカウンタ１４−２’は所定値のみまでをカウンティングする。

図５は、図４Ａ、Ｂに示されたカウンティングイネーブル信号発生器の実施例の構成を示す図で、論理和ゲート２０、バースト長さ遅延器２２、及びラッチ２４で構成されている。論理和ゲート２０は、ＮＯＲゲートＮＯＲとインバータＩ１で構成されて、ラッチ２４はインバータＩ２、Ｉ３、及びＮＡＮＤゲートＮＡ１、ＮＡ２で構成されている。

図５に示されたブロックのそれぞれの機能を次に説明する。

論理和ゲート２０は、ダミーリード信号ＤＲＤとリード信号ＲＤとの論理和を演算して信号ｂを発生する。バースト長さ遅延器２２は、論理和ゲート２０の出力信号ｂをクロック信号ＣＬＫに応答してバースト長さ信号ＢＬに対応するサイクル分だけ遅延して信号ａを発生し、信号ｂｂに応答してリセットされる。例えば、半導体メモリ装置がダブルデータレートで動作する場合において、バースト長さ遅延器２２は、バースト長さが４であれば信号ｂを２サイクル分だけ遅延させ、バースト長さが８であれば信号ｂを４サイクル分だけ遅延させる。ラッチ２４は、信号ａが活性化されるとイネーブル信号ＥＮを活性化し、信号ｂが活性化されるとイネーブル信号ＥＮを非活性化する。

図６は、図５に示されたバースト長さ遅延器２２の実施例の構成を示す図で、ＤフリップフロップＤＦ１、ＤＦ２、ＤＦ３、ＤＦ４及びスィッチＳＷ１〜ＳＷ４で構成されている。

図６は、半導体メモリ装置がダブルデータレートで動作し、バースト長さが４又は８で設定されうる場合の構成を示す図で、バースト長さが４に設定されるとバースト長さ信号ＢＬ４が「ハイ」レベルとなり、バースト長さが８に設定されるとバースト長さ信号ＢＬ８が「ハイ」レベルとなる。

バースト長さ信号ＢＬ４が「ハイ」レベルとなり、バースト長さ信号ＢＬ８が「ロー」レベルになれば、スィッチＳＷ１がオンとなり、スィッチＳＷ２〜ＳＷ４がオフとなる。この場合には、ＤフリップフロップＤＦ１、ＤＦ２が動作して信号ｂを２サイクル分だけ遅延させて信号ａを発生し、信号ｂｂに応答してリセットされる。

一方、バースト長さ信号ＢＬ４が「ロー」レベルとなり、バースト長さ信号ＢＬ８が「ハイ」になれば、スィッチＳＷ１がオフとなり、スィッチＳＷ２〜ＳＷ４がオンとなる。この場合、４個のＤフリップフロップＤＦ１〜ＤＦ４がクロック信号ＣＬＫに応答して信号ｂを４サイクル分だけ遅延させて信号ａを発生し、信号ｂｂに応答してリセットされる。

図７Ａは、図４Ａに示されたプリアンブルサイクルカウンタ１４−２の実施例の構成を示すブロック図で、プリアンブルサイクルカウンタは、論理積ゲート３０、カウンタ３２、及び比較器３４で構成されて、論理積ゲート３０はＮＡＮＤゲートＮＡ３とインバータＩ４で構成されて、カウンタ３２はフリップフロップＦＦ１〜ＦＦ３で構成される。

図７Ａは、半導体メモリ装置の最大プリアンブルサイクル信号ＮＰＲＥが３ビットで構成される場合の構成を示す図である。図７Ａに示されたブロックのそれぞれの機能を次に説明する。

論理積ゲート３０は、信号ｃに応答してクロック信号ＣＬＫを発生する。カウンタ３２は「ロー」レベルのイネーブル信号ＥＮに応答してリセットされて、「ハイ」レベルのイネーブル信号ＥＮが発生されると論理積ゲート３０の出力信号に応答してカウンティング動作を実行してプリアンブルサイクル数に対応する３ビットの信号Ｑ１〜Ｑ３を発生する。比較器３４は、３ビットの信号Ｑ１〜Ｑ３が３ビットの最大プリアンブルサイクル信号ＮＰＲＥ１、ＮＰＲＥ２、ＮＰＲＥ３と同一であれば「ロー」レベルの信号ｃを発生する。結果的に、比較器３４が「ロー」レベルの信号ｃを発生すると論理積ゲート３０の出力信号が「ロー」レベルとなり、これによってフリップフロップＦＦ１〜ＦＦ３がカウンティング動作を実行しなくなり、信号Ｑ１〜Ｑ３はイネーブル信号ＥＮが「ロー」レベルにディセーブルされるまで最終的にカウンティングされた信号Ｑ１〜Ｑ３を維持し、イネーブル信号ＥＮが「ロー」レベルでディセーブルされると信号Ｑ１〜Ｑ３が「ロー」レベルにリセットされる。すなわち、例えば最大プリアンブルサイクル信号ＮＰＲＥが「１０１」であれば、カウンタ３２はイネーブル信号ＥＮが「ハイ」レベルを維持する間にクロック信号ＣＬＫに応答して「１０１」までをカウンティングし、その後は、クロック信号ＣＬＫが発生しないので「１０１」を維持し、イネーブル信号ＥＮが「ロー」レベルにディセーブルされるとリセットされて「０００」の信号Ｑ１〜Ｑ３を発生する。

図７Ｂは、図４Ｂに示されたプリアンブルサイクルカウンタ１４−２’の実施例の構成を示すブロック図で、図７Ａの比較器３４を比較器３４’に代替して構成されている。

図７Ｂのブロックのうち、図７Ａのブロックと同一番号を有するブロックの機能は同じでありその説明を省略し、異なるブロックの機能について説明する。

比較器３４’は、３ビットの信号Ｑ１〜Ｑ３が所定値となると「ロー」レベルの信号ｃを発生する。例えば、比較器３４’は３ビットの信号Ｑ１〜Ｑ３が「１０１」になると、これを検出して「ロー」レベルの信号ｃを発生するように構成されたり、「１１０」になると、これを検出して「ロー」レベルの信号ｃを発生するように構成されたりする。これは、インバータまたはＮＡＮＤゲートのような簡単な論理ゲートを用いて構成することができる。

図８は、図７Ａ、Ｂに示されたフリップフロップの実施例の構成を示す図で、フリップフロップは、論理積ゲート４０、ＸＯＲゲートＸＯＲ、及びＤフリップフロップＤＦ５で構成されている。そして、論理積ゲート４０はＮＡＮＤゲートＮＡ４、及びインバータＩ５で構成されている。

図８に示された構成の機能を次に説明する。

論理積ゲート４０は、入力端子Ｃｉとカウンティング出力端子Ｑｉに出力される信号との論理積を演算して演算結果を出力端子Ｃｏとしてを発生する。ＸＯＲゲートＸＯＲは、入力端子Ｃｉとカウンティング入力端子Ｑｉ−１に印加される信号との排他的論理和を演算して二つの入力が同じであれば「ロー」レベルの信号を発生し、異なれば「ハイ」レベルの信号を発生する。ＤフリップフロップＤＦ５は、リセット端子ＲＥに印加されるイネーブル信号ＥＮの下降エッジに応答してリセットされ、クロック信号ＣＬＫに応答してＸＯＲゲートＸＯＲの出力信号をラッチしてカウンティング出力端子Ｑｉとして出力する。

すなわち、図８に示されたフリップフロップは、入力端子Ｃｉ及びカウンティング出力端子Ｑｉで「ハイ」レベルの信号が発生されると出力端子Ｃｏで「ハイ」レベルの信号を発生し、入力端子Ｃｉに印加される信号とカウンティング入力端子Ｑｉ−１に印加される信号が互いに異なればクロック信号ＣＬＫに応答して「ハイ」レベルの信号をラッチして「ハイ」レベルのカウンティング出力信号Ｑｉを発生する。

図９は、本発明の好適な実施例の半導体メモリ装置の動作を説明するための動作タイミング図で、メモリ制御部１００に二つの半導体メモリ装置２００−１、２００−２が接続された場合の動作を示したものである。ここでは、これらの半導体メモリ装置がダブルデータレートで動作し、ＣＡＳレイテンシーが６で、バースト長さが４に設定されて、最大プリアンブルサイクル信号ＮＰＲＥが「１００」に設定されている場合の動作を示したものである。

図９において、ＣＬＫ、ＣＯＭは半導体メモリ装置２００−１、２００−２に共通で印加されるクロック信号及び命令信号をそれぞれ示し、ＣＳＢ１は半導体メモリ装置２００−１に印加される反転チップ選択信号を、ＣＳＢ２は半導体メモリ装置２００−２に印加される反転チップ選択信号をそれぞれ示す。そして、ＲＤ１、ＤＲＤ１、ＥＮ１、Ｑ１１〜Ｑ１３、ＰＲＥＣ１は半導体メモリ装置２００−１の内部で発生する信号を、ＲＤ２、ＤＲＤ２、ＥＮ２、Ｑ２１〜Ｑ２３、ＰＲＥＣ２は半導体メモリ装置２００−２の内部で発生する信号を示す。ＤＱＳＯ、ＤＯＵＴは、半導体メモリ装置２００−１、２００−２から出力される出力データストローブ信号及び出力データをそれぞれ示す。

クロック信号ＣＬＫの上昇エッジで「ロー」レベルの反転チップ選択信号ＣＳＢ１及びリード命令を指定する命令信号ＣＯＭが印加されると、半導体メモリ装置２００−１の命令語デコーダ１０がリード信号ＲＤ１を発生し、半導体メモリ装置２００−２の命令語デコーダ１０がダミーリード信号ＤＲＤ２を発生する。そして、半導体メモリ装置２００−１のレジスタ１４−３は、リード信号ＲＤ１に応答してプリアンブルサイクルカウンタ１４−２または１４−２’から出力される設定されたプリアンブル初期値である「１００」の信号Ｑ１１〜Ｑ１３をプリアンブルサイクル信号ＰＲＥＣ１として発生する。

したがって、半導体メモリ装置２００−１は、期間Ｔ１で、４サイクル分のプリアンブル信号を発生し、期間Ｔ２で、ストローブ信号とともに出力データＤＯＵＴを発生する。

そして、半導体メモリ装置２００−１、２００−２のそれぞれのカウンタイネーブル信号発生器１４−１は、バースト長さに対応するサイクル分、すなわち、２サイクル分だけ遅延された後にイネーブル信号ＥＮ１、ＥＮ２を活性化する。それでは、半導体メモリ装置２００−１、２００−２のそれぞれのプリアンブルサイクルカウンタ１４−２または１４−２’がクロック信号ＣＬＫに応答してカウンティング動作を実行する。

一番目のリード命令を指定する命令信号ＣＯＭが印加された後、３サイクル後にクロック信号ＣＬＫの上昇エッジで「ロー」レベルの反転チップ選択信号ＣＳＢ２及びリード命令を指定する命令信号ＣＯＭが印加されると、半導体メモリ装置２００−２の命令語デコーダ１０がリード信号ＲＤ２を発生し、半導体メモリ装置２００−１の命令語デコーダ１０がダミーリード信号ＤＲＤ１を発生する。そうすると、半導体メモリ装置２００−１、２００−２のそれぞれのカウンタイネーブル信号発生器１４−１はイネーブル信号ＥＮ１、ＥＮ２を非活性化する。そうすると、半導体メモリ装置２００−１、２００−２のそれぞれのプリアンブルサイクルカウンタ１４−２または１４−２’のカウンティング動作が終了となり、「００１」の信号Ｑ１１〜Ｑ１３を発生する。

半導体メモリ装置２００−２のレジスタ１４−３はリード信号ＲＤ２に応答して「００１」の信号をプリアンブルサイクル信号ＰＲＥＣ２として発生する。すなわち、リード信号ＲＤ２がダミーリード信号ＤＲＤ２から３サイクル後にイネーブルされて、バースト長さＢＬが４として２サイクルに対応するので、プリアンブルサイクルは３サイクルから２サイクルを引いた１サイクルとなる。

したがって、期間Ｔ３で半導体メモリ装置２００−２は１サイクル分のプリアンブル信号を発生し、期間Ｔ４でストローブ信号とともに出力データＤＯＵＴを発生する。

上述したような動作を実行することによって、期間Ｔ５で半導体メモリ装置２００−１は「０１１」のプリアンブルサイクル信号ＰＲＥＣ１が発生されるので３サイクル分のプリアンブル信号を発生し、期間Ｔ６でストローブ信号とともに出力データＤＯＵＴを発生する。すなわち、リード信号ＲＤ１がダミーリード信号ＤＲＤ１から５サイクル後にイネーブルされ、バースト長さＢＬが４として２サイクルに対応するので、プリアンブルサイクルは５サイクルから２サイクルを引いた３サイクルとなる。

期間Ｔ７で半導体メモリ装置２００−２は「０００」のプリアンブルサイクル信号ＰＲＥＣ２が発生されるのでプリアンブル信号を発生しなくなり、ストローブ信号とともに出力データＤＯＵＴを発生する。すなわち、期間Ｔ７で半導体メモリ装置２００−２から出力されるデータＤＯＵＴは期間Ｔ６のストローブ信号が半導体メモリ装置２００−２のプリアンブル信号となってストローブ信号と出力データのタイミングとが一致するようになる。すなわち、リード信号ＲＤ２がダミーリード信号ＤＲＤ２から２サイクル後にイネーブルされ、バースト長さＢＬが４として２サイクルに対応するので、プリアンブルサイクルは２サイクルから２サイクルを引いた０サイクルとなる。

また、メモリ制御部１００がバースト長さに対応するサイクル分の遅延時間を有して半導体メモリ装置２００−１、２００−１に連続的なリード命令を印加することが可能である。これによって、データバスの効率性が高くなることになる。

上述した動作タイミング図に示すように本発明のメモリシステムは、プリアンブルサイクルが可変であることによって、二つの半導体メモリ装置２００−１、２００−２から出力されるストローブ信号とプリアンブル信号との間に衝突が発生しない。

上述の実施例では、メモリ制御部１００に二つの半導体メモリ装置２００−１、２００−２が接続して構成される場合を用いて説明したが、３個以上の半導体メモリ装置が接続される場合も同じ動作を実行する。

上述した実施例の半導体メモリ装置の出力データストローブ信号発生方法は、ダブルデータレートで動作し、バースト長さが可変である場合を例示して説明したが、シングルまたはクォドデータレートで動作してバースト長さが可変である場合及びシングルまたはクォドデータレートで動作してバースト長さが固定される場合にも適用可能である。例えば、バースト長さが固定される場合には、図５のバースト長さ遅延器が固定されたバースト長さに対応するサイクル分だけ遅延されるように設計すれば良い。

そして、上述の実施例では、メモリ制御部に複数の半導体メモリ装置が接続される場合を例示して説明したが、メモリ制御部にメモリモジュールが接続される場合にも適用することが可能である。すなわち、メモリ制御部にデュアルランクメモリモジュールが接続される場合に反転チップ選択信号だけ、互いに異なるラインを介してモジュールの前面部と後面部にそれぞれ印加されて、他の信号は共通ラインを介してメモリ制御部とモジュールの前面部と後面部との間に転送されるので本発明が適用できる。

上述では、本発明の好ましい実施形態を参照しながら説明したが、当該技術分野の熟練した当業者は、添付の特許請求範囲に記載された本発明の思想及び領域から逸脱しなし範囲で、本発明を多様に修正及び変更させることができる。

本発明によるメモリシステムの実施例の構成を示すブロック図である。図１に示された半導体メモリ装置の実施例の構成を示すブロック図である。図２に示された命令語デコーダの実施例の構成を示すブロック図である。図２に示されたプリアンブルサイクルカウンタの実施例の構成を示すブロック図である。図２に示されたプリアンブルサイクルカウンタの実施例の構成を示すブロック図である。図４Ａ、Ｂに示されたカウンティングイネーブル信号発生器の実施例の構成を示す図である。図５に示されたバースト長さ遅延器の実施例の構成を示す図である。図４Ａ、Ｂに示されたプリアンブルサイクルカウンタの実施例の構成を示すブロック図である。図４Ａ、Ｂに示されたプリアンブルサイクルカウンタの実施例の構成を示すブロック図である。図７Ａ、Ｂに示されたフリップフロップの実施例の構成を示す図である。本発明の好適な実施例の半導体メモリ装置の動作を説明するための動作タイミング図である。

符号の説明

１０：命令語デコーダ
１０−１：ダミーリード命令検出器
１０−２：リード命令検出器
１０−３：モード設定命令検出器
１２：モード設定部
１４：プリアンブルサイクルカウンタ
１４−１：カウンタイネーブル信号発生器
１４−２、１４−２’：プリアンブルサイクルカウンタ
１４−３：レジスタ
１６：ＤＱＳ信号発生器
２２：バースト長さ遅延器
３４、３４’：比較器
１００：メモリ制御部
２００：半導体メモリ装置

Claims

出力データストローブ信号ラインが共通に接続されている少なくとも二つの半導体メモリ装置と、
前記少なくとも二つの半導体メモリ装置を制御するメモリ制御部とを備えて、
前記メモリ制御部が前記少なくとも二つの半導体メモリ装置に命令信号及びチップ選択信号を印加し、前記少なくとも二つの半導体メモリ装置が出力データストローブ信号を出力し、
前記半導体メモリ装置のそれぞれは、
前記命令信号及び前記チップ選択信号に応答して、一の前記半導体メモリ装置へのリード命令及び他の前記半導体メモリ装置へのリード命令であるダミーリード命令を検出し、前記ダミーリード命令と前記リード命令との間のサイクル数からバースト長さに対応するサイクル数を差し引いた数として算出されたプリアンブルサイクル数に基づいて少なくとも一つのプリアンブル信号を発生することを特徴とするメモリシステム。
前記少なくとも二つの半導体メモリ装置に印加される前記チップ選択信号は、それぞれの半導体メモリ装置に対応するチップ選択信号であることを特徴とする請求項１記載のメモリシステム。
出力データストローブ信号ラインが複数の半導体メモリ装置で共通に接続されているメモリシステムが備える前記半導体メモリ装置であって、
命令信号及びチップ選択信号をデコーディングして一の前記半導体メモリ装置へのリード信号、他の前記半導体メモリ装置へのリード信号であるダミーリード信号、及びモード設定信号を発生する命令語デコーダと、
前記モード設定信号に応答してバースト長さ信号及びＣＡＳレイテンシー信号を設定するモード設定部と、
前記リード信号と前記ダミーリード信号との間のサイクル数からバースト長さに対応するサイクル数を差し引いた数として算出されたプリアンブルサイクル数に基づいてプリアンブルサイクル信号を発生するプリアンブルサイクルカウンタを備えることを特徴とする半導体メモリ装置。
出力データストローブ信号ラインが複数の半導体メモリ装置で共通に接続されているメモリシステムにおける出力データストローブ信号発生方法であって、
半導体メモリ装置のそれぞれで命令信号及びチップ選択信号を印加する段階と、
前記命令信号及び前記チップ選択信号に応答して一の前記半導体メモリ装置へのリード命令及び他の前記半導体メモリ装置へのリード命令であるダミーリード命令を検出する段階と、
前記リード命令と前記ダミーリード命令との間のサイクル数からバースト長さに対応するサイクル数を差し引いた数としてプリアンブルサイクル数を算出する段階と、
前記算出されたプリアンブルサイクル数に基づいて少なくとも一つのプリアンブル信号を発生する段階と、
を備えることを特徴とする出力データストローブ信号発生方法。
出力データストローブ信号ラインが複数の半導体メモリ装置で共通に接続されているメモリシステムにおける出力データストローブ信号発生方法であって、
命令信号及びチップ選択信号に応答して一の前記半導体メモリ装置へのリード信号、他の前記半導体メモリ装置へのリード信号であるダミーリード信号、及びモード設定信号を発生する段階と、
前記モード設定信号に応答してバースト長さ信号、ＣＡＳレイテンシー信号、及びプリアンブルサイクル信号を設定する段階と、
前記リード信号と前記ダミーリード信号との間のサイクル数からバースト長さに対応するサイクル数を差し引いた数としてプリアンブルサイクル数を算出する段階と、
前記算出されたプリアンブルサイクル数に基づいてプリアンブルサイクル信号を発生する段階を備えることを特徴とする出力データストローブ信号発生方法。