JP2006120307A5 - - Google Patents

Claims (10)

1. 少なくとも二つの半導体メモリ装置と、
   前記少なくとも二つの半導体メモリ装置を制御するメモリ制御部とを備えて、
   前記メモリ制御部が前記少なくとも二つの半導体メモリ装置に命令信号及びチップ選択信号を印加し、前記少なくとも二つの半導体メモリ装置が出力データストローブ信号を出力し、
   前記半導体メモリ装置のそれぞれは、
   前記命令信号及び前記チップ選択信号に応答してリード命令及びダミーリード命令を検出し、算出されたプリアンブルサイクル数に基づいて少なくとも一つのプリアンブル信号を発生することを特徴とするメモリシステム。
2. 前記算出されたプリアンブルサイクル数は、
   前記ダミーリード命令と前記リード命令との間のサイクル数からバースト長さに対応するサイクル数を差し引いた数であることを特徴とする請求項１記載のメモリシステム。
3. 前記メモリ制御部は、
   前記半導体メモリ装置の前記出力データストローブ信号を共通ラインによって出力することを特徴とする請求項１記載のメモリシステム。
4. 前記少なくとも二つの半導体メモリ装置に印加される前記チップ選択信号は、それぞれの半導体メモリ装置に対応するチップ選択信号であることを特徴とする請求項１記載のメモリシステム。
5. 命令信号及びチップ選択信号をデコーディングしてリード信号、ダミーリード信号、及びモード設定信号を発生する命令語デコーダと、
   前記モード設定信号に応答してバースト長さ信号及びＣＡＳレイテンシー信号を設定するモード設定部と、
   算出されたプリアンブルサイクル数に基づいてプリアンブルサイクル信号を発生するプリアンブルサイクルカウンタを備えることを特徴とする半導体メモリ装置。
6. 前記算出されたプリアンブルサイクル数は、
   前記リード信号と前記ダミーリード信号との間のサイクル数からバースト長さに対応するサイクル数を差し引いた数であることを特徴とする請求項５記載の半導体メモリ装置。
7. 半導体メモリ装置のそれぞれで命令信号及びチップ選択信号を印加する段階と、
   前記命令信号及び前記チップ選択信号に応答してリード命令及びダミーリード命令を検出する段階と、
   プリアンブルサイクル数を算出する段階と、
   前記算出されたプリアンブルサイクル数に基づいて少なくとも一つのプリアンブル信号を発生する段階と、
   を備えることを特徴とする出力データストローブ信号発生方法。
8. 前記プリアンブルサイクル数を算出する段階は、
   前記ダミーリード命令と前記リード命令との間のサイクル数からバースト長さに該当対応するサイクル数分だけを差し引くことを特徴として、
   前記方法は、
   前記半導体メモリ装置の前記出力データストローブ信号を共通ラインによって出力することを特徴とする請求項７記載の出力データストローブ信号発生方法。
9. 命令信号及びチップ選択信号に応答してリード信号、ダミーリード信号、及びモード設定信号を発生する段階と、
   前記モード設定信号に応答してバースト長さ信号、ＣＡＳレイテンシー信号、及びプリアンブルサイクル信号を設定する段階と、
   プリアンブルサイクル数を算出する段階と、
   前記算出されたプリアンブルサイクル数に基づいてプリアンブルサイクル信号を発生する段階を備えることを特徴とする出力データストローブ信号発生方法。
10. 前記プリアンブルサイクル数を算出する段階は、
    前記ダミーリード命令と前記リード命令との間のサイクル数からバースト長さに対応するサイクル数を差し引くことを特徴とする請求項９記載の出力データストローブ信号発生方法。